JPH0262118A - ゲート回路 - Google Patents
ゲート回路Info
- Publication number
- JPH0262118A JPH0262118A JP63213026A JP21302688A JPH0262118A JP H0262118 A JPH0262118 A JP H0262118A JP 63213026 A JP63213026 A JP 63213026A JP 21302688 A JP21302688 A JP 21302688A JP H0262118 A JPH0262118 A JP H0262118A
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- JP
- Japan
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- fet
- circuit
- channel
- group
- fets
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 101150079361 fet5 gene Proteins 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＡＮＤまたはＯＲ回路等のゲート回路に関し
、特に、使用する素子数を減少せしめて動作速度を高速
ならしめたＣＭＯＳゲート回路に関する。
、特に、使用する素子数を減少せしめて動作速度を高速
ならしめたＣＭＯＳゲート回路に関する。
［従来の技術］
従来この種の回路は、例えば、第４図の２人力ＡＮＤ回
路のように、ＰチャネルＦＥＴ４．５を並列に接続した
ＰチャネルＦＥＴ群６のドレインと、ＮチャネルＦＥＴ
Ｉ、２を直列に接続したＮチャネルＦＥＴ群３のドレイ
ンとの接続点を出力端子１８とするＮＡＮＤ回路１９を
楕成し、次に出力端子１８にＰチャネルＦＥＴ２０とＮ
チャネルＦＥＴ２１とからなるインバータ回路２２を接
続し、そして、各ＦＥＴのゲートを入力端子８．９に接
続し、出力端子７がらＡＮＤ出力を得てぃた。この回路
の動作は、例えば、入力端子８．９にハイレベルの信号
を与えると、ＰチャネルＦＥＴ４．５はともにオフ、ま
た、ＮチャネルＦＥＴ１．２は、ともにオンとなるため
、出力端子１８はローレベルとなる。したがって、Ｐチ
ャネルＦＥＴ２０はオン、ＮチャネルＦＥＴ２１は、オ
フとなるため、出力端子７は、ハイレベルとなる。
路のように、ＰチャネルＦＥＴ４．５を並列に接続した
ＰチャネルＦＥＴ群６のドレインと、ＮチャネルＦＥＴ
Ｉ、２を直列に接続したＮチャネルＦＥＴ群３のドレイ
ンとの接続点を出力端子１８とするＮＡＮＤ回路１９を
楕成し、次に出力端子１８にＰチャネルＦＥＴ２０とＮ
チャネルＦＥＴ２１とからなるインバータ回路２２を接
続し、そして、各ＦＥＴのゲートを入力端子８．９に接
続し、出力端子７がらＡＮＤ出力を得てぃた。この回路
の動作は、例えば、入力端子８．９にハイレベルの信号
を与えると、ＰチャネルＦＥＴ４．５はともにオフ、ま
た、ＮチャネルＦＥＴ１．２は、ともにオンとなるため
、出力端子１８はローレベルとなる。したがって、Ｐチ
ャネルＦＥＴ２０はオン、ＮチャネルＦＥＴ２１は、オ
フとなるため、出力端子７は、ハイレベルとなる。
次に、入力端子８の信号をハイレベルからローレベルに
変えると、ＰチャネルＦＥＴ４は、オフからオンに変化
、ＮチャネルＦＥＴ１はオンからオフに変化するため、
出力端子１８は、ローレベルからハイレベルに変化する
。したがって、ＰチャネルＦＥＴ２０は、オンからオフ
に変化し、ＮチャネルＦＥＴ２１は、オフからオンに変
化するため、出力端子７は、ハイレベルからローレベル
に変化する。よって、この回路は、正論理のＡＮＤ回路
として、また、鎖線で囲んだ部分１９はＮＡＮＤＡＮＤ
回路動作する。
変えると、ＰチャネルＦＥＴ４は、オフからオンに変化
、ＮチャネルＦＥＴ１はオンからオフに変化するため、
出力端子１８は、ローレベルからハイレベルに変化する
。したがって、ＰチャネルＦＥＴ２０は、オンからオフ
に変化し、ＮチャネルＦＥＴ２１は、オフからオンに変
化するため、出力端子７は、ハイレベルからローレベル
に変化する。よって、この回路は、正論理のＡＮＤ回路
として、また、鎖線で囲んだ部分１９はＮＡＮＤＡＮＤ
回路動作する。
なお、多入力ＡＮＤ回路も、ＰチャネルＦＥＴ群６内の
ＰチャネルＦＥＴ数およびＮチャネルＦＥＴ群３内のＮ
チャネルＦＥＴ数を増やすことによって実現できる。
ＰチャネルＦＥＴ数およびＮチャネルＦＥＴ群３内のＮ
チャネルＦＥＴ数を増やすことによって実現できる。
第５図は、従来の２人力ＮＡＮＤ回路例であって、第４
図のＡＮＤ回路に、更に、ＰチャネルＦＥＴ１４および
ＮチャネルＦＥＴ１５からなるドライブ用のインバータ
回路１６を接続し、インバータ回路１６のドレイン接続
点を出力端子１７とするものである。このような回路は
、ＮＡＮＤ回路１９のみでは次段を駆動する容量が不足
する場合に用いられる。
図のＡＮＤ回路に、更に、ＰチャネルＦＥＴ１４および
ＮチャネルＦＥＴ１５からなるドライブ用のインバータ
回路１６を接続し、インバータ回路１６のドレイン接続
点を出力端子１７とするものである。このような回路は
、ＮＡＮＤ回路１９のみでは次段を駆動する容量が不足
する場合に用いられる。
［発明が解決しようとする問題点］
上述した従来のＡＮＤ回路ば、ＮＡＮＤＡＮＤ回路バー
タ回路とを接続することによって構成されているため、
伝達遅延時間が長いという欠点を有する。同様に、ＯＲ
回路も、ＮＯＲ回路とインバータ回路とを接続すること
によって構成されているため、同様な欠点を有する。例
えば、チャネル長が３μｍの半導体集積回路での、２人
力ＡＮＤ回路および２人力ＯＲ回路の伝達遅延時間は４
３ｎＳであった。
タ回路とを接続することによって構成されているため、
伝達遅延時間が長いという欠点を有する。同様に、ＯＲ
回路も、ＮＯＲ回路とインバータ回路とを接続すること
によって構成されているため、同様な欠点を有する。例
えば、チャネル長が３μｍの半導体集積回路での、２人
力ＡＮＤ回路および２人力ＯＲ回路の伝達遅延時間は４
３ｎＳであった。
また、従来のＡＮＤ回路やＯＲ回路はインバータ回路を
必要とするため、使用素子数が増加し、そのため、ゲー
ト回路の占有面積が増加した。
必要とするため、使用素子数が増加し、そのため、ゲー
ト回路の占有面積が増加した。
［問題点を解決するための手段］
本発明のゲート回路は、互いに直列に接続された複数の
Ｎチャネル（またはＰチャネル）ＦＥＴからなる第１の
ＦＥＴ群の各ＦＥＴのうちそのソースが他のＦＥＴのド
レインと接続されていないＦＥＴのソースと、互いの並
列に接続された複数のＰチャネル（またはＮチャネル）
ＦＥＴからなる第２のＦＥＴ群の共通に接続されたソー
スとが出力端子に接続され、第１のＦＥＴ群のＦＥＴの
うち、そのドレインが他のＦＥＴのソースと接続されて
いないＦＥＴのドレインは、第１の電源に接続され、第
２のＦＥＴ群の共通に接続されたドレインは、第２の電
源に接続され、かつ、第１のＦＥＴ群の各々のＦＥＴの
ゲートと第２のＦＥＴ群の各々のＦＥＴのゲートとが複
数の入力端子のいずれかに接続されている。
Ｎチャネル（またはＰチャネル）ＦＥＴからなる第１の
ＦＥＴ群の各ＦＥＴのうちそのソースが他のＦＥＴのド
レインと接続されていないＦＥＴのソースと、互いの並
列に接続された複数のＰチャネル（またはＮチャネル）
ＦＥＴからなる第２のＦＥＴ群の共通に接続されたソー
スとが出力端子に接続され、第１のＦＥＴ群のＦＥＴの
うち、そのドレインが他のＦＥＴのソースと接続されて
いないＦＥＴのドレインは、第１の電源に接続され、第
２のＦＥＴ群の共通に接続されたドレインは、第２の電
源に接続され、かつ、第１のＦＥＴ群の各々のＦＥＴの
ゲートと第２のＦＥＴ群の各々のＦＥＴのゲートとが複
数の入力端子のいずれかに接続されている。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の２人力ＡＮＤ回路に関する実施例で
ある。同図において、第１のＮチャネルＦＥＴＩと第２
のＮチャネルＦＥＴ２とを直列に接続したＮチャネルＦ
ＥＴ群３の第１のＮチャネルＦＥＴ１のドレインを第１
の電源端子１０に接続し、第１のＰチャネルＦＥＴ４と
第２のＰチャネルＦＥＴ５とを並列に接続したＰチャネ
ルＦＥＴ群の共通に接続されたドレインを第２の電源端
子１１に接続し、かつ、第２のＮチャネルＦＥＴ２のソ
ースとＰチャネルＦＥＴ群の共通に接続されたソースと
を接続し、その接続点を出力端子７としている。さらに
、第１のＮチャネルＦＥＴ１のゲートと第１のＰチャネ
ルＦＥＴ４のゲートとの接続点を入力端子８とし、また
、第２のＮチャネルＦＥＴ２のゲートと第２のＰチャネ
ルＦＥＴ５との接続点を入力端子９としている。そして
、第１の電源端子１０は、電源ＶｐＤに、また、第２の
電源端子１１は、ＧＮＤに接続される。
ある。同図において、第１のＮチャネルＦＥＴＩと第２
のＮチャネルＦＥＴ２とを直列に接続したＮチャネルＦ
ＥＴ群３の第１のＮチャネルＦＥＴ１のドレインを第１
の電源端子１０に接続し、第１のＰチャネルＦＥＴ４と
第２のＰチャネルＦＥＴ５とを並列に接続したＰチャネ
ルＦＥＴ群の共通に接続されたドレインを第２の電源端
子１１に接続し、かつ、第２のＮチャネルＦＥＴ２のソ
ースとＰチャネルＦＥＴ群の共通に接続されたソースと
を接続し、その接続点を出力端子７としている。さらに
、第１のＮチャネルＦＥＴ１のゲートと第１のＰチャネ
ルＦＥＴ４のゲートとの接続点を入力端子８とし、また
、第２のＮチャネルＦＥＴ２のゲートと第２のＰチャネ
ルＦＥＴ５との接続点を入力端子９としている。そして
、第１の電源端子１０は、電源ＶｐＤに、また、第２の
電源端子１１は、ＧＮＤに接続される。
この回路の動作は、例えば、入力端子８．９にハイレベ
ルの信号を与えると、ＰチャネルＦＥＴ４．５はともに
オフ、またＮチャネルＦＥＴＩ、２は、ともにオンとな
って、出力端子７をハイレベルに保つ０次に、入力端子
８（または入力端子９）の信号をハイレベルからローレ
ベルに変えると、ＮチャネルＦＥＴＩ （またはＮチャ
ネルＦＥＴ２）がオフに変化し、ＰチャネルＦＥＴ４
（またはＰチャネルＦＥＴ５）がオフからオンに変化し
、出力をローレベルに変える。続いて一１入力端子９（
または入力端子８）をハイレベルからローレベルに変え
ると、ＮチャネルＦＥＴ２ （またはＮチャネルＦＥＴ
１）がオフ、ＰチャネルＦＥＴ５（またはＰチャネルＦ
ＥＴ４）がオンとなるが出カフは、ローレベルに留まる
。即ち、この回路１３は、正論理のＡＮＤ回路を構成し
ている。なお、多入力ＡＮＤ回路が必要な場合には、Ｎ
チャネルＦＥＴ群３のＮチャネルＦＥＴ数およびＰチャ
ネルＦＥＴ群６のＰチャネルＦＥＴ数を、増加させれば
よい。また、ＯＲ回路は、ＮチャネルＦＥＴ群３のＮチ
ャネルＦＥＴを並列に接続し、ＰチャネルＦＥＴ群６の
ＰチャネルＦＥＴを直列に接続することによって実現で
きる。
ルの信号を与えると、ＰチャネルＦＥＴ４．５はともに
オフ、またＮチャネルＦＥＴＩ、２は、ともにオンとな
って、出力端子７をハイレベルに保つ０次に、入力端子
８（または入力端子９）の信号をハイレベルからローレ
ベルに変えると、ＮチャネルＦＥＴＩ （またはＮチャ
ネルＦＥＴ２）がオフに変化し、ＰチャネルＦＥＴ４
（またはＰチャネルＦＥＴ５）がオフからオンに変化し
、出力をローレベルに変える。続いて一１入力端子９（
または入力端子８）をハイレベルからローレベルに変え
ると、ＮチャネルＦＥＴ２ （またはＮチャネルＦＥＴ
１）がオフ、ＰチャネルＦＥＴ５（またはＰチャネルＦ
ＥＴ４）がオンとなるが出カフは、ローレベルに留まる
。即ち、この回路１３は、正論理のＡＮＤ回路を構成し
ている。なお、多入力ＡＮＤ回路が必要な場合には、Ｎ
チャネルＦＥＴ群３のＮチャネルＦＥＴ数およびＰチャ
ネルＦＥＴ群６のＰチャネルＦＥＴ数を、増加させれば
よい。また、ＯＲ回路は、ＮチャネルＦＥＴ群３のＮチ
ャネルＦＥＴを並列に接続し、ＰチャネルＦＥＴ群６の
ＰチャネルＦＥＴを直列に接続することによって実現で
きる。
第２図は、第１図の実施例を集積化した半導体装置の断
面図であって、互いに対応している部分には、同一の引
用番号が付されているので、重複する説明は省略する。
面図であって、互いに対応している部分には、同一の引
用番号が付されているので、重複する説明は省略する。
第２図において、ＰチャネルＦＥＴ群６は、Ｎ基板２３
内に形成され、またＮチャネルＦＥＴ群３は、Ｎ基板２
３内に形成されたＰウェル２４内に形成されている。そ
して、Ｎ基板２３は、他のＮ基板と電位を分離するため
に、絶縁用ｐ＋層１２内に埋設され、ｐ＋層は電源Ｖ５
５と接続されている。
内に形成され、またＮチャネルＦＥＴ群３は、Ｎ基板２
３内に形成されたＰウェル２４内に形成されている。そ
して、Ｎ基板２３は、他のＮ基板と電位を分離するため
に、絶縁用ｐ＋層１２内に埋設され、ｐ＋層は電源Ｖ５
５と接続されている。
次に、本発明の他の実施例を第３図を参照して説明する
。この実施例は、ＮＡＮＤＡＮＤ回路実現したものであ
って、第１図の実施例のＡＮＤ回路１３の出力端子７に
、オン抵抗の小さいＰチャネルＦＥＴ１４とオン抵抗の
小さいＮチャネルＦＥＴ１５とからなるドライブ用イン
バータ回路１６を接続し、出力端子１７におけるドライ
ブ能力を大きくしたものである。これは、従来例である
第５図の構成、即ち、ＮＡＮＤＡＮＤ回路１ンバータ回
路２２とドライブ用インバータ回路１６とによって実現
したＮＡＮＤＡＮＤ回路て、インバータ回路２２が省略
できるため、伝達遅延時間を短くでき、また、半導体集
積装置のチップサイズを小さくすることができる。
。この実施例は、ＮＡＮＤＡＮＤ回路実現したものであ
って、第１図の実施例のＡＮＤ回路１３の出力端子７に
、オン抵抗の小さいＰチャネルＦＥＴ１４とオン抵抗の
小さいＮチャネルＦＥＴ１５とからなるドライブ用イン
バータ回路１６を接続し、出力端子１７におけるドライ
ブ能力を大きくしたものである。これは、従来例である
第５図の構成、即ち、ＮＡＮＤＡＮＤ回路１ンバータ回
路２２とドライブ用インバータ回路１６とによって実現
したＮＡＮＤＡＮＤ回路て、インバータ回路２２が省略
できるため、伝達遅延時間を短くでき、また、半導体集
積装置のチップサイズを小さくすることができる。
［発明の効果］
以上説明したように本発明は、ＮチャネルＦＥＴ群を電
源側とし、ＰチャネルＦＥＴ群をグランド側とすること
により、伝達遅延時間を短くできる。即ち、本発明によ
れば、２人力ＡＮＤ回路および２人力ＯＲ回路の伝達遅
延時間を２．８ｎＳとすることができ、従来例が要した
遅延時間４゜３ｎＳを大幅に短縮することができる。ま
た、本発明によれば、同一の機能を達成するのに少ない
素子数の回路ですむので、ゲート回路の占有面積を減少
させることができる。
源側とし、ＰチャネルＦＥＴ群をグランド側とすること
により、伝達遅延時間を短くできる。即ち、本発明によ
れば、２人力ＡＮＤ回路および２人力ＯＲ回路の伝達遅
延時間を２．８ｎＳとすることができ、従来例が要した
遅延時間４゜３ｎＳを大幅に短縮することができる。ま
た、本発明によれば、同一の機能を達成するのに少ない
素子数の回路ですむので、ゲート回路の占有面積を減少
させることができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図回路を集積化した半導体装置の断面図、第３図は
７本発明の他の実施例の回路図、第４図および第５図は
、従来例の回路図である。
第１図回路を集積化した半導体装置の断面図、第３図は
７本発明の他の実施例の回路図、第４図および第５図は
、従来例の回路図である。
１．２．１５．２１・・・ＮチャネルＦＥＴ、 ３、
・・ＮチャネルＦＥＴ群、 ４．５．１４．２０・・・
ＰチャネルＦＥＴ、 ６・・・ＰチャネルＦＥＴ群、７
．１７．１８・・・出力端子、 ８．９・・・入力端子
、 １０．１１・・・電源端子、 １２・・・ｐ＋層、
１３・・・ＡＮＤ回路。
・・ＮチャネルＦＥＴ群、 ４．５．１４．２０・・・
ＰチャネルＦＥＴ、 ６・・・ＰチャネルＦＥＴ群、７
．１７．１８・・・出力端子、 ８．９・・・入力端子
、 １０．１１・・・電源端子、 １２・・・ｐ＋層、
１３・・・ＡＮＤ回路。
Claims (1)
- 互いに直列に接続された複数のＮチャネル（またはＰチ
ャネル）ＦＥＴからなる第１のＦＥＴ群と、互いに並列
に接続された複数のＰチャネル（またはＮチャネル）Ｆ
ＥＴからなる第２のＦＥＴ群とを具備し、第１のＦＥＴ
群の各々のＦＥＴのゲートが、第２のＦＥＴ群の各々の
ＦＥＴのゲートのいずれかと接続されたゲート回路にお
いて、前記第１のＦＥＴ群のＦＥＴのうち、そのドレイ
ンが他のＦＥＴのソースと接続されていないＦＥＴのド
レインは、第１の電源に接続され、前記第２のＦＥＴ群
の共通に接続されたドレインは、第２の電源に接続され
、かつ、前記第１のＦＥＴ群のＦＥＴのうち、そのソー
スが他のＦＥＴのドレインと接続されていないＦＥＴの
ソースと、前記第２のＦＥＴ群の共通に接続されたソー
スとが接続されていることを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213026A JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213026A JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262118A true JPH0262118A (ja) | 1990-03-02 |
Family
ID=16632280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213026A Pending JPH0262118A (ja) | 1988-08-27 | 1988-08-27 | ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| JP2005072609A (ja) * | 2004-09-27 | 2005-03-17 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-08-27 JP JP63213026A patent/JPH0262118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003063046A (ja) * | 2001-08-23 | 2003-03-05 | Rohm Co Ltd | プリンタの駆動装置 |
| JP2005072609A (ja) * | 2004-09-27 | 2005-03-17 | Fujitsu Ltd | 半導体装置 |
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