JP4739451B2 - 多相パルス発生器 - Google Patents

Description

本発明は、多相パルス発生器に関する。このような発生器は、例えば、ディスプレイなどのデバイス内に使用できる。

図１は、典型的なアクティブマトリクスディスプレイを示す。このようなディスプレイは、Ｍ行，Ｎ列に配列された複数の画素のマトリクス２により構成されている。それぞれの行、列は電極に接続されており、列の電極はデータドライバ４のＮ個の出力に、行の電極は走査ドライバ６のＭ個の出力に接続されている。

上記複数の画素は、一度に一行ずつアドレスされる。上記走査ドライバはＭ相クロック発生器を含んでおり、該Ｍ相クロック発生器は、図２に示す一連のクロックパルスを生成する。クロック位相ＯＵＴ_ｉはそれぞれ、行ｉの活性化(activation)を制御する。通常、上記パルスは重なり合わず、２つのパルスが同時にハイ（高）になることはない。

一行にある画素は、すべて同時にアドレスされてもよく、ｂ個の画素からなるＢ個のブロック（ｂＢ＝Ｎ）ごとに処理されてもよい。後者の場合、上記データドライバは、それぞれのクロックパルスＯＵＴ_ｉがブロックｉを活性化させる、前述したタイプのＢ位相クロック発生器を備えていてもよい。

ディスプレイの通常の動作は、画素上に上から下へ、また左から右へと、図２に示すタイミングに応じてデータをサンプリングするものである。しかしながら、画素上に下から上へ、および／または右から左へ、データがサンプリングされるように、サンプリングの方向が切り替え可能であることが、一般的に要求される。こうすれば、入力データを並び替えることなく、表示された画像を鏡像反転したり、回転したりすることができる。上記のような並び替えは、例えば画像全体を記憶するのに十分なメモリなどのような、多くの回路の追加を必要とする。

この場合、クロック発生器は、双方向に動作して図２に示すクロックパルス、または図３に示すタイプのクロックパルスの何れかを生成することができる必要もある。図３に示すパルスＯＵＴ_ｉも各々、段ｉを活性化させる。しかし、図２ではパルスＯＵＴ_ｉはパルス_ｉ−１の後に発生するのに対して、図３ではパルスＯＵＴ_ｉがパルスＯＵＴ_ｉ−１の前に発生する。

上述したタイプのクロック発生器をディスプレイ基板上に直接形成し、ディスプレイに必要な接続の数を減少させることもできる。これによって、コネクタの占有領域の面積が減少すると共に、ディスプレイが機械的に、より頑丈になるので、これは有利である。

このようなクロック発生器は、シフトレジスタから形成することができる。シフトレジスタは、クロック信号に応じて、一連のデータをその長さに沿って(along its length)段から段へ順次シフトすることができる、多段回路である。一般に、シフトレジスタは、任意の一連のデータをシフトすることができる。しかしながら、シフトレジスタが、走査ドライバ内またはデータドライバ内のクロック発生器として使用される場合、単一のハイ状態をその長さに沿ってシフトすることしか必要ではない。このようなシフトレジスタは、「ウォーキングワン(walking one)」シフトレジスタと呼ばれ、任意の一連のデータをシフトできても、できなくてもよい。

このような用途に使用される公知のタイプのクロック発生器は、図４に示すような、クロック信号ＣＫによって制御される縦続接続の複数のＤタイプフリップフロップ（ＤＦＦ）１２で構成されるシフトレジスタである。ＣＫ信号の立ち上がりエッジの各々において、ＤＦＦ１２_ｉのＱ出力のデータが、ＤＦＦ１２_ｉ＋１のＤ入力上へサンプリングされ、ＤＦＦ１２_ｉ＋１のＱ出力に送られる。これにより、データは、上記シフトレジスタに沿って一度に一段ずつ送られる。単一の「１」が第一のＤＦＦ１２_１のＤ入力上へサンプリングされる場合、シフトレジスタの出力Ｑ_ｉは、概ね図２に示す形になると考えられる。

しかしながら、このタイプのシフトレジスタには、走査ドライバで使用される複数のパルスを生成することが必要な場合には、二つの不都合がある。一つ目は、パルス同士でエッジが一致する（つまり、Ｑ_ｉが立ち上がる時にＱ_ｉ＋１が立ち下がる）ことである。二つ目は、上記シフトレジスタの走査方向を逆転させるための簡単な方法がないということである。上記シフトレジスタは、Ｑ_ｉの立ち下がりとＱ_ｉ＋１の立ち上がりとの間の時間を制御するためには、それぞれの段の間に一つまたは複数の回路素子を追加しなければならない。上記シフトレジスタは、走査の方向を制御するためには、Ｑ_ｉをＤ_ｉ−１およびＤ_ｉ＋１の何れにも接続できるように複数のスイッチを含むことが必要である。このように回路素子およびスイッチを追加することによって、回路に必要とされる領域の面積が増大し、また、追加の複数の制御信号が必要となる（一般に、スイッチは、ｎチャンネルトランジスタとｐチャンネルトランジスタとからなり、そのスイッチの導通を制御するための制御信号ＵＤおよびその相補信号ＵＤＢの両方を必要とする）。特に、上記複数のスイッチおよびそれらに関連する配線は、同様な個数の論理トランジスタよりも、大きな物理的領域を占有するので、スイッチを取り除くことが望ましい。

米国特許第５，２８２，２３４号には、そのようなクロック発生器の例が開示されている。その例を図５に示す。この場合、シフトレジスタは、パルス同士でエッジが一致することを避けるための追加の素子（アナログスイッチ、ヒステリシスを有するインバータ、およびキャパシタ）を備える一連のフリップフロップ１４と、伝達方向を制御するための一組のスイッチ１６〜２２とからなっている。

米国特許第６，３７７，０９９号には、このようなタイプのクロック発生器の他の例が開示されている。その例を図６に示す。この場合、フリップフロップ２４はリセット・セット型（ＲＳＦＦ）であり、クロックの通過を制御するための追加のゲート２６を備えている。ゲート２６の出力が、次段のＲＳＦＦ２４_ｉ＋１をセットし、前段のＲＳＦＦ２４_ｉ−１をリセットする。このシフトレジスタを双方向に動作させるためには、ゲート２６_ｉの出力を、ＲＳＦＦ２４_ｉ−１のセット入力またはＲＳＦＦ２４_ｉ＋１のセット入力に接続し、かつＲＳＦＦ２４_ｉ＋１のリセット入力またはＲＳＦＦ２４_ｉ−１のリセット入力に接続するためのスイッチが必要とされる。

米国特許出願公開第２００４／０１５０６１Ａ１号には、別のタイプのシフトレジスタが開示されている。このシフトレジスタを図７に示す。このタイプのシフトレジスタは、縦続接続された複数のＲＳＦＦ２５からなるが、双方向動作のためのスイッチを必要としない。しかしながら、このシフトレジスタは、少なくとも３つのクロック信号を必要とし、また、それらの出力が重なり合うため、重なり合わない複数の出力パルスを生成するためのロジックおよび／または信号を追加する必要がある。クロックの追加によって、シフトレジスタを制御する回路がより複雑になり、また、シフトレジスタがディスプレイ基板上に形成されている場合にはディスプレイへの接続の数が増える。

上述したシフトレジスタは全て、シフトレジスタの一端に取り付けられたスタートパルス発生器によって活性化させられる。それらの走査の方向は、（ｉ）クロックの開始点の選択と、クロックの順序の何れか一方の選択との組み合わせ、または（ｉｉ）追加の一つまたは複数の信号、によって制御される。

本発明の第一の態様によれば、ｎ段（ｎは１より大きい）を備える多相パルス発生器であって、１≦ｉ≦ｎを満たすｉの全てについて第ｉ段の各々は、第一の記憶素子を有する第一の副段(substage)と、第二の記憶素子を有する第二の副段とを備え、１＜ｊ≦ｎを満たすｊの全てについて第ｊ段の各々の第一の記憶素子は、第（ｊ−１）段によってセットされるように構成されており、第ｉ段の各々の第一の副段は、上記第一の記憶素子がセットされている間、段出力パルスを供給するように構成されており、第ｉ段の各々の第二の記憶素子は、上記段出力パルスによってセットされるように構成されており、第ｉ段の各々の第二の副段は、段出力パルスの後、上記第二の記憶素子がセットされている間、上記第一の記憶素子をリセット状態に保持するように構成されている多相パルス発生器が提供される。

ｎは、２より大きくてもよい。

上記第一の記憶素子は、リセット・オーバー・セット・フリップフロップ(reset-over-set flip flop)を備えていてもよい。

上記第二の記憶素子は、リセット・オーバー・セット・フリップフロップを備えていてもよい。

上記第一の副段は、上記第一の記憶素子に接続され、かつクロック入力とに接続された第一のゲート構成を備え、上記第一のゲート構成は、上記第一の記憶素子がセットされている間、上記クロック入力からのクロックパルスを上記段出力パルスとして通す(pass)ように構成されていてもよい。

上記第二の副段は、上記第二の記憶素子と上記第一の記憶素子のリセット入力との間に接続された第二のゲート構成を備え、上記第二のゲート構成は、上記段出力パルスの間、上記第一の記憶素子のリセットを禁止するように構成されていてもよい。

第ｊ段の各々の上記第一の記憶素子のセット入力は、第（ｊ−１）段の各々の上記第２の副段の出力に接続されていてもよい。それに代えて、第ｊ段の各々の上記第一の記憶素子のセット入力は、第（ｊ−１）段からの上記段出力パルスを受け取るように構成されていてもよい。

１≦ｋ≦（ｎ−ａ） （ａ≧１）を満たすｋの全てについて第ｋ段の各々の上記第一および第二の記憶素子は、第（ｋ＋ａ）段によってリセットされるように構成されていてもよい。第ｋ段の上記第一の記憶素子および第二の記憶素子は、第（ｋ＋ａ）段（ａは２以上）の上記段出力パルスによってリセットされるように構成されており、ａ≧２であってもよい。それに代えて、第ｋ段の上記第一の記憶素子および第二の記憶素子は、第（ｋ＋ａ）段の上記第二の副段の出力によってリセットされるように構成されていてもよい。

第１段の上記第一の記憶素子は、第一のスタートパルスによってセットされるように構成されていてもよい。

１≦l≦ｎを満たすlの全てについて第l段の各々の上記第一の記憶素子は、第（l＋１）段によってセットされるように構成されていてもよい。第ｎ段の上記第一の記憶素子は、第二のスタートパルスによってセットされるように構成されていてもよい。

第l段の各々の上記第一の記憶素子のセット入力は、第（l＋１）段の各々の第二の副段の出力に接続されていてもよい。それに代えて、第l段の各々の上記第一の記憶素子のセット入力は、第（l＋１）段からの上記段出力パルスを受け取るように接続されていてもよい。

（ｂ＋１）＜ｍ≦ｎ （ｂ≧１）を満たすｍの全てについて第ｍ段の各々の上記第一の記憶素子および第二の記憶素子は、第（ｍ−ｂ）段によってリセットされるように構成されていてもよい。第ｍ段の各々の上記第一の記憶素子および第二の記憶素子は、第（ｍ−ｂ）段の段出力パルスによってリセットされるように構成され、ｂ≧２であってもよい。それに代えて、第ｍ段の各々の上記第一の記憶素子および第二の記憶素子は、第（ｍ−ｂ）段の上記第二の副段の出力によってリセットされるように構成されていてもよい。

全ての段の上記第一の記憶素子および第二の記憶素子は、共通のリセット信号によってリセットされるように構成されていてもよい。

本発明の第二の態様によれば、本発明の第一の態様の多相パルス発生器を備えているデバイスが提供される。

上記デバイスは、ディスプレイを備えていてもよい。

上記デバイスは、アクティブマトリクスデバイスを備えていてもよい。

上記デバイスは、液晶デバイスを備えていてもよい。

したがって、本発明は、単一クロックを用いて動作させることが可能な多相パルス発生器を提供できる。また、双方向に動作可能で、かつ動作方向を制御するためのいかなる信号をも追加する必要がない多相パルス発生器を提供することができる。さらに、重なり合わない出力パルスを供給する多相パルス発生器を提供することができる。これにより、当該多相パルス発生器を制御する回路を比較的単純にでき、また、ディスプレイ基板上に当該多相パルス発生器を形成した実施形態においては、ディスプレイ基板への接続の数を減らすことができる。上記第二の副段は全体を論理回路で実現でき、段と段との間の接続の数を減らすことが可能である。それゆえ、上記多相パルス発生器は、その占有領域の面積が減少した構成にすることができる。

図１は、公知のタイプのアクティブマトリクスディスプレイを示す概略ブロック図である。 図２は、図１に示すディスプレイにおける典型的な走査ドライバの出力パルスを示す波形図である。 図３は、逆方向モードの動作のための、走査ドライバの出力パルスを示す波形図である。 図４は、走査ドライバ内に使用される公知のタイプのシフトレジスタを示す概略ブロック図である。 図５は、走査ドライバ内に使用される公知のタイプのシフトレジスタを示す概略ブロック図である。 図６は、走査ドライバ内に使用される公知のタイプのシフトレジスタを示す概略ブロック図である。 図７は、走査ドライバ内に使用される公知のタイプのシフトレジスタを示す概略ブロック図である。 図８は、本発明の実施形態に係る多相パルス発生器を示す概略ブロック図である。 図９は、図８に示す多相パルス発生器の段の一つを示す概略ブロック図である。 図１０は、図８に示す多相パルス発生器の動作を示す波形図である。 図１１は、図９に示す段の回路図である。 図１２は、本発明の他の実施形態に係る多相パルス発生器を示す概略ブロック図である。 図１３は、図１２に示す多相パルス発生器の段の一つを示す概略ブロック図である。 図１４は、図１２に示す多相パルス発生器の動作を示す波形図である。 図１５は、図１３に示す段の回路図である。 図１６は、本発明のさらに他の実施形態に係る多相パルス発生器の一つの段を示す概略ブロック図である。

第一の実施形態を図８および図９に示す。図８は、シフトレジスタの互いに隣接する段２８，３０，３２の間の接続を示している。各段は、２つの入力ＩＮ１およびＩＮ２と、クロック入力ＣＫと、リセット入力ＲＳＴと、「ロック」出力ＬＯＣＫと、主出力ＯＵＴとを備えている。第ｎ段について説明すると、ＩＮ１は隣接する段のロック出力ＬＯＣＫ_ｎ＋１に接続され、ＩＮ２は隣接する段のロック出力ＬＯＣＫ_ｎ−１に接続され、ＣＫはシフトレジスタクロックＣＫに接続され、ＲＳＴはグローバルリセット信号ＲＳＴに接続され、ＬＯＣＫは隣接する２つの段のＩＮ１_ｎ−１およびＩＮ１_ｎ＋１の両方に接続され、ＯＵＴはシフトレジスタのｎ番目の出力ＯＵＴ_ｎに接続されている。

左端の段２８および右端の段３２の場合、入力の一つがスタートパルスを受け取るように接続されている。段２８のＩＮ１は左スタートパルスＳＴＡＲＴ_Ｌを受け取るように接続され、段３２のＩＮ２は右スタートパルスＳＴＡＲＴ_Ｒを受け取るように接続されている。

図９は、図８に示す複数の段のうちの一つの段を構成する構成要素を示している。第一の記憶素子が、リセット・オーバー・セット・フリップフロップ３４（ＲＯＳＦＦ：リセット入力上の活性(active)信号がセット入力上の活性信号に優先するＲＳＦＦ）として具現化されている。第二の記憶素子は、ＲＳＦＦ３６として具現化されている。入力ＩＮ１およびＩＮ２はＯＲゲート３８の入力に接続されており、ＯＲゲート３８の出力はＲＯＳＦＦ３４のセット入力Ｓに接続されている。ＲＯＳＦＦ３４のＱ出力はＡＮＤゲート４０の一方の入力に接続されており、ＡＮＤゲート４０の他方の入力はクロック入力ＣＫに接続されている。ＡＮＤゲート４０の出力は、当該段の出力ＯＵＴに接続されており、また、ＲＳＦＦ３６のセット入力およびインバータ４２の入力にも接続されている。ＲＳＦＦ３６のＱ出力およびインバータ４２の出力は、ＡＮＤゲート４４の入力に接続されている。ＡＮＤゲート４４の出力は、ロック出力ＬＯＣＫを形成しており、また、ＯＲゲート３９の第一の入力に接続されている。リセット入力ＲＳＴは、ＲＳＦＦ３６のリセット入力に接続され、かつＯＲゲート３９の第二の入力に接続されている。ＯＲゲート３９の出力は、ＲＯＳＦＦ３４のリセット入力Ｒに接続されている。

図１０は、「左から右」モードでのシフトレジスタの動作を示す。信号Ｑは、図９に示すノードＱの信号を指す。Ｑ信号およびＬＯＣＫ信号の下付数字は、図８における段の符号を指す。

動作の開始時には、全てのＲＯＳＦＦ３４およびＲＳＦＦ３６が、それぞれのリセット状態、すなわちそれぞれのＱ出力がロー（低）の状態、となっている。この状態は、リセット入力ＲＳＴをハイ状態まで上昇させ、それによってＯＲゲート３９の出力を上昇させ、その結果としてＲＯＳＦＦ３４およびＲＳＦＦ３６のＲ入力にハイ状態を付与することで、実現できる。

この動作を、図８に示す３０のような中間の第ｎ段に関して以下に説明する。入力ＩＮ１（ノードＬＯＣＫ_ｎ＋１に接続されている）および入力ＩＮ２（ノードＬＯＣＫ_ｎ−１に接続されている）の一方がハイになったときに、第ｎ段３０のＯＲゲート３８の出力がハイとなり、第ｎ段３０のＲＯＳＦＦ３４がセットされる。これにより、第ｎ段３０が活性化させられる。ＲＯＳＦＦ３４がセットされると、そのＱ出力がハイとなり、ＡＮＤゲート４０の出力がＡＮＤゲート４０の他の入力ＣＫと同じ状態となる。クロックＣＫが立ち上がると、これが、ＡＮＤゲート４０を通して出力ＯＵＴへ送られ、出力パルスＯＵＴ_ｎを形成する。ＯＵＴがハイになると、インバータ４２の出力がローにされ、これによってＡＮＤゲート４４の出力がローにされ、それゆえＬＯＣＫがローのままとなる。加えて、ＯＵＴがハイになると、ＲＳＦＦ３６がセットされ、そのＱ出力がハイとなる。クロックＣＫが立ち下がると、ＡＮＤゲート４０の出力も立ち下がり、ＯＵＴも立ち下がる。インバータ４２の出力が立ち上がり、ＡＮＤゲート４４の出力ＬＯＣＫも立ち上がる。ＬＯＣＫのハイ状態は、ＲＳＴが立ち上がるまで継続する。ＬＯＣＫのハイ状態は、ＲＯＳＦＦ３４をリセットし、ＩＮ２がハイになったときにＲＯＳＦＦ３４が再セットされることを回避する。

動作モードは、「左から右」モードでは、左端の段２８が前段のロック出力によってではなくＳＴＡＲＴ_Ｌによって活性化させられ、「右から左」モードでは、右端の段３２が前段のロック出力によってではなくＳＴＡＲＴ_Ｒによって活性化させられることを除いて、「左から右」モードおよび「右から左」モードの両方において全ての段で同様である。

第一の記憶素子３４は、当該段が活性状態である（つまりクロックパルスを通して出力へ送ることが可能にされている）間だけセットされ、第二の記憶素子３６は、当該段が前もって活性状態にされている場合にはセットされたままとなることが分かる。

ブロック３４，３６，３８，４０，４２，４４は、いかなる標準的な方法でも実現できる。加えて、図１１は、論理ゲート３８，３９，４０，４２，４４のいくつかの論理機能がフリップフロップ３４、３６に組み込まれた第二の実施形態を示す。これにより、必要とされるトランジスタの数を少なくすることができる。

図１１に示す回路は、ｐチャンネルトランジスタ４６、４８、５０、５２、６４、６８、７４、７６、７８、８４、および８６と、ｎチャンネルトランジスタ５４、５６、５８、６０、６２、６６、７０、７２、７３、８０、８２、８８、および９０と、インバータ９２および９６と、ＮＡＮＤゲート９４とからなる。ｐチャンネルトランジスタ４６、４８、６４、７６、および８４のソースはそれぞれ、ハイの基準電圧用の電源Ｖｄｄに接続されており、ｎチャンネルトランジスタ５６、５８、６２、６６、７０、７２、８０、８２、８８、および９０のソースはそれぞれ、ローの基準電圧用の電源Ｖｓｓに接続されている。インバータ９２および９６とＮＡＮＤゲート９４とは、同一の電源に内部で接続されている。

トランジスタ４８および５６のゲートは第一の入力ＩＮ１に接続され、トランジスタ５０および５８のゲートは第二の入力ＩＮ２に接続され、トランジスタ７３および７４のソースはクロック入力ＣＫに接続され、トランジスタ６４、６６、８４、および９０のゲートはリセット入力ＲＳＴに接続され、トランジスタ７２、７３、および７４のドレインとトランジスタ７６および８０のゲートとは出力ＯＵＴに接続されていると共にインバータ９２の入力に接続され、インバータ９６の出力は出力ＬＯＣＫに接続されている。

トランジスタ４６、５４、６６、６８、および７０のドレインは、互いに接続されていると共にトランジスタ５２、６０、および７３のゲートに接続されており、トランジスタ５６および５８のドレインは、互いに接続されていると共にトランジスタ５４のソースに接続されており、トランジスタ４６、５４、および６２のゲートは、互いに接続されていると共に、インバータ９６の入力に接続され、かつＮＡＮＤゲート９４の出力に接続されており、トランジスタ５２および６０のドレインは、互いに接続されていると共に、トランジスタ６８、７０、７２、および７４のゲートに接続されており、トランジスタ４８のドレインはトランジスタ５０のソースに接続されており、トランジスタ５０のドレインはトランジスタ５２のソースに接続されており、トランジスタ６２のドレインはトランジスタ６０のソースに接続されており、トランジスタ６４のドレインはトランジスタ６８のソースに接続されており、トランジスタ７６のドレインはトランジスタ７８のソースに接続されており、トランジスタ８４のドレインはトランジスタ８６のソースに接続されており、トランジスタ７８、８０、および８２のドレインは、互いに接続されていると共にトランジスタ８６および８８のゲートに接続されており、トランジスタ８６、８８、および９０のドレインは、互いに接続されていると共に、ＮＡＮＤゲート９４の第二の入力に接続され、かつトランジスタ７８および８２のゲートに接続されており、インバータ９２の出力はＮＡＮＤゲート９４の第一の入力に接続されている。

したがって、トランジスタ４６〜７０は、第一の記憶素子として動作し、ＩＮ１またはＩＮ２の何れかのハイ状態によってセットされると共にＲＳＴのハイ状態またはＮＡＮＤゲート９４の出力のロー状態によってリセットされることができる。トランジスタ５２、６０、６８、および７０は、１対の交差結合インバータであり、双安定系を形成し、セット状態またはリセット状態を記憶する。したがって、トランジスタ４６〜７０は、ＲＯＳＦＦ３４並びにＯＲゲート３８および３９の機能を内蔵している。トランジスタ７３、７４、および７２は、ＡＮＤゲート４０の機能を果たす。トランジスタ７８、８２、８６、および８８は、双安定の１対の交差結合インバータを形成し、トランジスタ７６〜９０は、ＲＳＦＦ３６の機能を果たす。

図１２は、本発明の第三の実施形態に係る、３段シフトレジスタを示す。このシフトレジスタは、図８に示す段２８、３０、３２に類似した段９８、１００、および１０２を備えている。接続も同様であるため、図８と図１２との相違点のみに焦点を当てて説明を行う。ブロック９８，１００，１０２は、ＬＯＣＫ出力を有しておらず、その代わりにそれぞれの出力から隣接段の入力ＩＮ１および入力ＩＮ２への接続を有している。また、２つのクロックＣＫ１およびＣＫ２があり、ＣＫ１は奇数段のＣＫ入力に接続され、ＣＫ２は偶数段のＣＫ入力に接続されている。他の点では、図８および図１２のシフトレジスタは同様である。

図１３は、図１２に示す複数の段のうちの一つの段を構成する構成要素を示している。この設計は、ＬＯＣＫ出力がないことを除いて図９に示す段の設計と同じであるため、説明を繰り返さない。

図１４は、「左から右」モードでの上記シフトレジスタの動作を示している。この動作は、図１０に示す動作と同様であるため、相違点のみに焦点を当てて説明を行う。２つのクロックは互い違いの(alternate)パルスを担持しており、「ＣＫ１ ＯＲ ＣＫ２」の論理結合は図１０に示すＣＫと等しい。また、各段のＱノードは、前段の出力ＬＯＣＫではなく前段の出力ＯＵＴが立ち上がったときに立ち上がる。これは、前段に接続されたクロックの立ち下がりエッジではなく前段に接続されたクロックの立ち上がりエッジで起こる。

図１５は、第四の実施形態を示す。この実施形態では、インバータ１１２およびＡＮＤゲート１１４の論理機能がＲＯＳＦＦ１０４に組み込まれている。この設計は図１１に示す設計と同様であるため、相違点のみについて説明する。トランジスタ４６がトランジスタ１４８で置き換えられ、トランジスタ６２がトランジスタ１４８で置き換えられている。論理ゲート９２〜９６が取り除かれ、トランジスタ７８のドレインが、ＮＡＮＤゲート９４の入力に接続される代わりにトランジスタ１１８および１４８のゲートに接続されている。追加のトランジスタ１５０が設けられており、トランジスタ１５０および１４８のソースが互いに接続されると共にトランジスタ１５０および１４８のドレインが互いに接続されるように、トランジスタ１５０はトランジスタ１４８と並列に接続されている。もう１つの追加のトランジスタ１１６が設けられており、トランジスタ１１６のソースがＶＤＤに接続されると共にトランジスタ１１６のドレインがトランジスタ１１８のソースに接続されるように、トランジスタ１１６はトランジスタ１１８に直列に接続されている。トランジスタ１１６および１５０のゲートは、出力ＯＵＴに接続されている。

したがって、トランジスタ１１６〜１５４は、図１３に示す、ＲＯＳＦＦ１０４および論理ゲート１０８〜１１４の機能を果たす。

図１１に示す段と比較すると、図１５に示す段は、トランジスタの数が少ない点で有利であるが、クロック信号を追加する必要がある。

上述した論理機能が他の様々な形態で実施可能であることが、当業者にとって明らかであろう。

図１６は、第五の実施形態を示す。この実施形態では、各段が、隣接する段から、グローバルリセット信号に加えて、リセット信号ＲＳＴ１およびＲＳＴ２を受け取ることができる。上記段は、図９に示す段と同様であるため、相違点のみについて説明する。入力ＲＳＴ１およびＲＳＴ２はＯＲゲート１５８の入力に接続され、ＯＲゲート１５８の出力はＯＲゲート１５６の第二の入力に接続されている。グローバルリセット信号入力ＲＳＴはＯＲゲート１５６の第一の入力に接続されている。ＯＲゲート１５６の出力は、図９に示すＲＳＴ入力と同様に接続されている。

段ｎの入力ＲＳＴ１およびＲＳＴ２は、段（ｎ＋ａ）および段（ｎ−ｂ）（ａ，ｂ≧２）の出力ＯＵＴに接続されていてもよく、段（ｎ＋ｃ）および段（ｎ−ｄ）（ｃ，ｄ≧１）の出力ＬＯＣＫに接続されていてもよい。隣接する段（ｎ＋１）および（ｎ−１）の活性期間が終了すると、段ｎが活性化させられる可能性はなくなり、ｎ段のＬＯＣＫ信号をを非活性状態に戻すことができる。この実施形態によれば、シフトレジスタの各段が２つの出力パルス（クロックＣＫの単一パルスのコピー、およびより長いパルスであるＬＯＣＫ）を生成することが可能となる。

前述したように、２つのＯＲゲート１５６および１５８の論理機能を単一の３入力ＯＲゲートに統合できること、これらの論理機能をフリップフロップに組み込めることは、当業者にとって明らかであろう。

さらに、前述した実施形態はどれも、単一方向で使用するなら、簡略化することができる。簡略化する場合、各段から第二の入力ＩＮ２を省略し、ＬＯＣＫ出力またはＯＵＴ出力を、前段ではなく後段の入力のみに接続する。簡略化する場合、図９および図１３においては、ＩＮ１をＲＯＳＦＦ３４／１０４のＳ入力Ｓに直接接続し、ＯＲゲート３８／１０８を省略する。簡略化する場合、図１１および図１５においては、ｎトランジスタ５８および１４４を取り除いてｎトランジスタ５８および１４４を開回路で置き換え、ｐトランジスタ５０および１２２を取り除いてｐトランジスタ５０および１２２を短絡回路で置き換える。簡略化する場合、図１６においては、第二のリセット入力ＲＳＴ２を省略し、ＯＲゲート１５８を取り除いて、ＯＲゲート１５８を、入力ＲＳＴ１とＯＲゲート１５６の第二の入力との間に接続した短絡回路で置き換える。

本発明の実施形態に係る多相パルス発生器は、図１に示すタイプのアクティブマトリクスデバイス、例えば液晶デバイスなどに使用することができる。例えば、上記多相パルス発生器は、そのようなアクティブマトリクスデバイスの走査ドライバおよび／またはデータドライバ内の多相クロック発生器として使用できる。

Claims (25)

1. ｎ段（ｎは１より大きい）を備える多相パルス発生器であって、
   １≦ｉ≦ｎを満たすｉの全てについて第ｉ段の各々は、
   第一の記憶素子を有する第一の副段と、
   第二の記憶素子を有する第二の副段とを備え、
   １＜ｊ≦ｎを満たすｊの全てについて第ｊ段の各々の第一の記憶素子は、第（ｊ−１）段によってセットされるように構成されており、
   第ｉ段の各々の第一の副段は、上記第一の記憶素子がセットされている間、段出力パルスを供給するように構成されており、
   第ｉ段の各々の第二の記憶素子は、上記段出力パルスによってセットされるように構成されており、
   第ｉ段の各々の第二の副段は、段出力パルスの後、上記第二の記憶素子がセットされている間、上記第一の記憶素子をリセット状態に保持するように構成されている多相パルス発生器。
2. ｎは２より大きい請求項１に記載の多相パルス発生器。
3. 上記第一の記憶素子は、リセット・オーバー・セット・フリップフロップを備えている請求項１または２に記載の多相パルス発生器。
4. 上記第二の記憶素子は、リセット・オーバー・セット・フリップフロップを備えている請求項１〜３の何れか１項に記載の多相パルス発生器。
5. 上記第一の副段は、上記第一の記憶素子に接続され、かつクロック入力に接続された第一のゲート構成を備え、
   上記第一のゲート構成は、上記第一の記憶素子がセットされている間、上記クロック入力からのクロックパルスを上記段出力パルスとして通すように構成されている請求項１〜４の何れか１項に記載の多相パルス発生器。
6. 上記第二の副段は、上記第二の記憶素子と上記第一の記憶素子のリセット入力との間に接続された第二のゲート構成を備え、
   上記第二のゲート構成は、段出力パルスの間、上記第一の記憶素子のリセットを禁止するように構成されている請求項１〜５の何れか１項に記載の多相パルス発生器。
7. 第ｊ段の各々の上記第一の記憶素子のセット入力は、第（ｊ−１）段の各々の上記第２の副段の出力に接続されている請求項１〜６の何れか１項に記載の多相パルス発生器。
8. 第ｊ段の各々の上記第一の記憶素子のセット入力は、第（ｊ−１）段からの上記段出力パルスを受け取るように接続されている請求項１〜６の何れか１項に記載の多相パルス発生器。
9. 上記段は、交互の段が、互い違いのクロックパルスをクロックパルス源から受け取るように構成されている請求項８に記載の多相パルス発生器。
10. １≦ｋ≦（ｎ−ａ） （ａ≧１）を満たすｋの全てについて第ｋ段の各々の上記第一の記憶素子および上記第二の記憶素子は、第（ｋ＋ａ）段によってリセットされるように構成されている請求項１〜９の何れか１項に記載の多相パルス発生器。
11. 第ｋ段の各々の上記第一の記憶素子および上記第二の記憶素子は、第（ｋ＋ａ）段の上記段出力パルスによってリセットされるように構成されており、ａ≧２である、請求項８または９に従属する場合の請求項１０に記載の多相パルス発生器。
12. 第ｋ段の各々の上記第一の記憶素子および上記第二の記憶素子は、第（ｋ＋ａ）段の上記第二の副段の出力によってリセットされるように構成されている、請求項７に従属する場合の請求項１０に記載の多相パルス発生器。
13. 第１段の上記第一の記憶素子は、第一のスタートパルスによってセットされるように構成されている請求項１〜１２の何れか１項に記載の多相パルス発生器。
14. １≦l≦ｎを満たすlの全てについて第l段（lは以上ｎより小さい）の各々の上記第一の記憶素子は、第（l＋１）段によってセットされるように構成されている請求項１〜１３の何れか１項に記載の多相パルス発生器。
15. 第ｎ段の上記第一の記憶素子は、第二のスタートパルスによってセットされるように構成されている請求項１４に記載の多相パルス発生器。
16. 第l段それぞれの上記第一の記憶素子のセット入力は、第（l＋１）段の各々の第二の副段の出力に接続されている請求項１４または１５に記載の多相パルス発生器。
17. 第l段の各々の上記第一の記憶素子のセット入力は、第（l＋１）段からの上記段出力パルスを受け取るように接続されている請求項１４または１５に記載の多相パルス発生器。
18. （ｂ＋１）＜ｍ≦ｎ （ｂ≧１）を満たすｍの全てについて第ｍ段の各々の上記第一の記憶素子および上記第二の記憶素子は、第（ｍ−ｂ）段によってリセットされるように構成されている請求項１４〜１７の何れか１項に記載の多相パルス発生器。
19. 第ｍ段の各々の上記第一の記憶素子および第二の記憶素子は、第（ｍ−ｂ）段の上記段出力パルスによってリセットされるように構成されており、ｂ≧２である、請求項１７に従属する場合の請求項１８に記載の多相パルス発生器。
20. 第ｍ段の各々の上記第一の記憶素子および第二の記憶素子は、第（ｍ−ｂ）段の上記第二の副段の出力によってリセットされるように構成されている、請求項１６に従属する場合の請求項１８に記載の多相パルス発生器。
21. 全ての段の上記第一の記憶素子および第二の記憶素子は、共通のリセット信号によってリセットされるように構成されている請求項１〜２０の何れか１項に記載の多相パルス発生器。
22. 請求項１〜２１の何れか１項に記載の多相パルス発生器を備えているデバイス。
23. ディスプレイを備えている請求項２２に記載のデバイス。
24. アクティブマトリクスデバイスを備えている請求項２２または２３に記載のデバイス。
25. 液晶デバイスを備えている請求項２２〜２４の何れか１項に記載のデバイス。

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