JP3482910B2 - 走査回路 - Google Patents
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- G09G3/3611—Control of matrices with row and column drivers
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
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Description
【０００１】
【発明の属する技術分野】本発明は、走査回路に関し、
特に双方向走査可能な走査回路に関する。
特に双方向走査可能な走査回路に関する。
【０００２】
【従来の技術】液晶表示装置の小型化、低コスト化を目
的として、液晶表示基板と同じ基板上に、画素マトリク
スのデータ線、ゲート線を駆動するデータドライバ回路
や、ゲートドライバ回路の周辺駆動回路を集積化する技
術開発が進んでいる。周辺駆動回路を構成している各種
回路の中で、ゲート走査パルス信号や、サンプリングパ
ルス信号を生成する走査回路は、重要な回路要素の一つ
となっている。
的として、液晶表示基板と同じ基板上に、画素マトリク
スのデータ線、ゲート線を駆動するデータドライバ回路
や、ゲートドライバ回路の周辺駆動回路を集積化する技
術開発が進んでいる。周辺駆動回路を構成している各種
回路の中で、ゲート走査パルス信号や、サンプリングパ
ルス信号を生成する走査回路は、重要な回路要素の一つ
となっている。
【０００３】そして、この走査回路には、液晶ディスプ
レイの表示反転機能等の高機能化に対応するために、双
方向走査が可能であることが求められている。特に、液
晶表示装置を液晶プロジェクタのライトバルブに用いる
場合は、プロジェクタ内の光学系とプロジェクタの使用
形態により、映像を上下、左右に反転する機能が必要と
なり、双方向走査回路が必須の回路となっている。
レイの表示反転機能等の高機能化に対応するために、双
方向走査が可能であることが求められている。特に、液
晶表示装置を液晶プロジェクタのライトバルブに用いる
場合は、プロジェクタ内の光学系とプロジェクタの使用
形態により、映像を上下、左右に反転する機能が必要と
なり、双方向走査回路が必須の回路となっている。
【０００４】この種の双方向走査回路として、例えば特
開平７−１３４２７７号公報には、図７に示すような構
成が開示されている。図７を参照すると、右シフトスタ
ートパルスが入力される第１の入力端子ＳＴＲ、および
左シフトスタートパルスが入力される第２の入力端子Ｓ
ＴＬに対応して、前段からの信号をクロックＡ、Ｂによ
り次段へ転送する互いに直列接続された転送部トランス
ファゲート１０３−１〜１０３−（Ｎ＋１）と、転送さ
れるパルス信号の振幅減衰を防ぐためのフィードバック
回路１０４−１〜１０４−Ｎと、フィードバック回路１
０４−１〜１０４−Ｎの出力を、それぞれＯＵＴ１〜Ｏ
ＵＴＮとして出力する出力バッファ回路１０５−１〜１
０５−Ｎとを備えて構成されている。フィードバック回
路１０４−１〜１０４−Ｎは、図７に示すように、入力
端と出力端を互いに接続したインバータ１０６−１〜１
０６−Ｎとクロックトインバータ１１０−１〜１１０−
Ｎを備えて構成されており、クロックトインバータ１１
０−１〜１１０−Ｎはクロック信号Ｃ、Ｄによりオン・
オフ制御されている。
開平７−１３４２７７号公報には、図７に示すような構
成が開示されている。図７を参照すると、右シフトスタ
ートパルスが入力される第１の入力端子ＳＴＲ、および
左シフトスタートパルスが入力される第２の入力端子Ｓ
ＴＬに対応して、前段からの信号をクロックＡ、Ｂによ
り次段へ転送する互いに直列接続された転送部トランス
ファゲート１０３−１〜１０３−（Ｎ＋１）と、転送さ
れるパルス信号の振幅減衰を防ぐためのフィードバック
回路１０４−１〜１０４−Ｎと、フィードバック回路１
０４−１〜１０４−Ｎの出力を、それぞれＯＵＴ１〜Ｏ
ＵＴＮとして出力する出力バッファ回路１０５−１〜１
０５−Ｎとを備えて構成されている。フィードバック回
路１０４−１〜１０４−Ｎは、図７に示すように、入力
端と出力端を互いに接続したインバータ１０６−１〜１
０６−Ｎとクロックトインバータ１１０−１〜１１０−
Ｎを備えて構成されており、クロックトインバータ１１
０−１〜１１０−Ｎはクロック信号Ｃ、Ｄによりオン・
オフ制御されている。
【０００５】転送部トランスファゲート１０３−１〜１
０３−（Ｎ＋１）を構成するｎチャネルＭＯＳトランジ
スタとｐチャネルＭＯＳトランジスタのゲートには、各
段毎交互に、クロックＡ、Ｂが入れ替えて入力される。
フィードバック回路１０４−１〜１０４−Ｎのクロック
トインバータ１１０−１〜１１０−Ｎには、各段毎、交
互に、クロックＣ、Ｄが入れ替えて入力される。
０３−（Ｎ＋１）を構成するｎチャネルＭＯＳトランジ
スタとｐチャネルＭＯＳトランジスタのゲートには、各
段毎交互に、クロックＡ、Ｂが入れ替えて入力される。
フィードバック回路１０４−１〜１０４−Ｎのクロック
トインバータ１１０−１〜１１０−Ｎには、各段毎、交
互に、クロックＣ、Ｄが入れ替えて入力される。
【０００６】図１０は、クロックトインバータ１１０−
１〜１１０−Ｎの回路構成を示す図である。図１０
（ａ）に、クロック信号Ｃ及びＤを、それぞれｎチャネ
ルＭＯＳトランジスタＴ２及びｐチャネルＭＯＳトラン
ジスタＴ１のゲートに供給するクロックトインバータ回
路（トランジスタＴ３、Ｔ４）のシンボルと回路構成を
示す。また、図１０（ｂ）に、クロック信号Ｄ及びＣ
を、それぞれｎチャネルＭＯＳトランジスタＴ２及びｐ
チャネルＭＯＳトランジスタＴ１のゲートに供給するク
ロックトインバータ回路（トランジスタＴ３、Ｔ４）の
シンボルと回路構成を示す。ｐチャネルＭＯＳトランジ
スタＴ１のドレインとｎチャネルＭＯＳトランジスタＴ
２のドレインの間に接続され、ゲートが共通接続され入
力端子に接続され、ドレインが共通接続され出力端子に
接続されたｐチャネルＭＯＳトランジスタＴ３とｎチャ
ネルＭＯＳトランジスタＴ４は、ＣＭＯＳインバータを
構成しており、相補クロックＣ、Ｄの値により電源ＶＤ
Ｄ、ＶＳＳ間の電流パスをオン・オフしてＣＭＯＳイン
バータの動作をオン・オフさせる。
１〜１１０−Ｎの回路構成を示す図である。図１０
（ａ）に、クロック信号Ｃ及びＤを、それぞれｎチャネ
ルＭＯＳトランジスタＴ２及びｐチャネルＭＯＳトラン
ジスタＴ１のゲートに供給するクロックトインバータ回
路（トランジスタＴ３、Ｔ４）のシンボルと回路構成を
示す。また、図１０（ｂ）に、クロック信号Ｄ及びＣ
を、それぞれｎチャネルＭＯＳトランジスタＴ２及びｐ
チャネルＭＯＳトランジスタＴ１のゲートに供給するク
ロックトインバータ回路（トランジスタＴ３、Ｔ４）の
シンボルと回路構成を示す。ｐチャネルＭＯＳトランジ
スタＴ１のドレインとｎチャネルＭＯＳトランジスタＴ
２のドレインの間に接続され、ゲートが共通接続され入
力端子に接続され、ドレインが共通接続され出力端子に
接続されたｐチャネルＭＯＳトランジスタＴ３とｎチャ
ネルＭＯＳトランジスタＴ４は、ＣＭＯＳインバータを
構成しており、相補クロックＣ、Ｄの値により電源ＶＤ
Ｄ、ＶＳＳ間の電流パスをオン・オフしてＣＭＯＳイン
バータの動作をオン・オフさせる。
【０００７】図８は、図７に示した従来の走査回路の動
作を説明するためのタイミングチャートであり、右シフ
トの場合、クロックＡ〜Ｄ、端子ＳＴＲ、ＯＵＴ１〜Ｏ
ＵＴＮの信号波形を示すタイミングチャートである。
作を説明するためのタイミングチャートであり、右シフ
トの場合、クロックＡ〜Ｄ、端子ＳＴＲ、ＯＵＴ１〜Ｏ
ＵＴＮの信号波形を示すタイミングチャートである。
【０００８】右シフトの場合、スタートパルスＳＴＲを
第１の入力端子ＳＴＲに、図８に示すタイミングで入力
し、第２の入力端子ＳＴＬは開放する。また、クロック
信号Ａ及びＤを共通のクロックφとし、かつ、クロック
信号Ｂ及びＣを共通のクロック信号φ￣（クロックφの
反転信号）とする。すなわちクロックＡ、Ｂは相補的２
相信号であり、Ｃ、Ｄも同じく相補的２相信号である。
第１の入力端子ＳＴＲに、図８に示すタイミングで入力
し、第２の入力端子ＳＴＬは開放する。また、クロック
信号Ａ及びＤを共通のクロックφとし、かつ、クロック
信号Ｂ及びＣを共通のクロック信号φ￣（クロックφの
反転信号）とする。すなわちクロックＡ、Ｂは相補的２
相信号であり、Ｃ、Ｄも同じく相補的２相信号である。
【０００９】このように、クロック信号Ａ〜Ｄを設定す
ることにより、右シフトの走査回路が形成され、走査出
力ＯＵＴ１からＯＵＴＮの順にシフトした走査パルス信
号が出力される。
ることにより、右シフトの走査回路が形成され、走査出
力ＯＵＴ１からＯＵＴＮの順にシフトした走査パルス信
号が出力される。
【００１０】図９は、左シフトの場合のタイミングチャ
ートを示したものである。左シフトの場合、スタートパ
ルスＳＴＬを第２の入力端子に、図９に示すタイミング
で入力し、第１の入力端子ＳＴＲは開放する。また、ク
ロック信号Ａ及びＣを共通のクロックφとし、クロック
信号Ｂ及びＤを共通のクロック信号φ￣とする。右シフ
トの場合に対して、クロック信号ＣとＤを入換えた設定
となっている。
ートを示したものである。左シフトの場合、スタートパ
ルスＳＴＬを第２の入力端子に、図９に示すタイミング
で入力し、第１の入力端子ＳＴＲは開放する。また、ク
ロック信号Ａ及びＣを共通のクロックφとし、クロック
信号Ｂ及びＤを共通のクロック信号φ￣とする。右シフ
トの場合に対して、クロック信号ＣとＤを入換えた設定
となっている。
【００１１】このように設定することにより、左シフト
の走査回路が形成され、走査出力ＯＵＴＮからＯＵＴ１
の順に、シフトした走査パルス信号が出力される。
の走査回路が形成され、走査出力ＯＵＴＮからＯＵＴ１
の順に、シフトした走査パルス信号が出力される。
【００１２】図７に示した走査回路を用いることによ
り、シフト方向切換えのための付加回路が無くてもシフ
ト方向を切換えて動作させることができる。
り、シフト方向切換えのための付加回路が無くてもシフ
ト方向を切換えて動作させることができる。
【００１３】
【発明が解決しようとする課題】しかしながら、図７に
示した従来の双方向走査回路では、制御に用いるクロッ
ク信号Ａ〜Ｄの間で位相のずれが生じた場合に誤動作し
やすく、制御クロック間の位相のずれに対する動作マー
ジンが非常に小さい、という問題がある。
示した従来の双方向走査回路では、制御に用いるクロッ
ク信号Ａ〜Ｄの間で位相のずれが生じた場合に誤動作し
やすく、制御クロック間の位相のずれに対する動作マー
ジンが非常に小さい、という問題がある。
【００１４】双方向シフトレジスタ回路を制御する４本
のクロックの間で位相のずれが生じ、クロック信号Ｃ、
Ｄがクロック信号Ａ、Ｂに対して遅れる位相のずれがク
ロックＡ〜Ｄ間に生じると、フィードバック回路の動作
（オン）タイミングが、パルスを転送するトランスファ
ゲートの動作（オン）タイミングに対して遅延し、転送
部を転送されるパルス信号の振幅が、該遅延分だけ減衰
してしまう。そして、転送されるパルス信号の電圧振幅
がフィードバック回路のしきい値以下まで減衰してしま
うと、パルス転送が不可能となる。
のクロックの間で位相のずれが生じ、クロック信号Ｃ、
Ｄがクロック信号Ａ、Ｂに対して遅れる位相のずれがク
ロックＡ〜Ｄ間に生じると、フィードバック回路の動作
（オン）タイミングが、パルスを転送するトランスファ
ゲートの動作（オン）タイミングに対して遅延し、転送
部を転送されるパルス信号の振幅が、該遅延分だけ減衰
してしまう。そして、転送されるパルス信号の電圧振幅
がフィードバック回路のしきい値以下まで減衰してしま
うと、パルス転送が不可能となる。
【００１５】このため、従来の走査回路において、この
様な位相のずれに対する動作マージンは非常に小さなも
のとなる。その結果、誤動作しやすく、またタイミング
設計の容易化も困難である。
様な位相のずれに対する動作マージンは非常に小さなも
のとなる。その結果、誤動作しやすく、またタイミング
設計の容易化も困難である。
【００１６】したがって本発明は、上記課題の認識に基
づきなされたものであって、その目的は、クロック信号
の位相のずれに対する動作マージンを広げ、動作を安定
なものとする走査回路を提供することにある。
づきなされたものであって、その目的は、クロック信号
の位相のずれに対する動作マージンを広げ、動作を安定
なものとする走査回路を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成する本発
明の走査回路は、上記したクロック信号Ａ、Ｂをクロッ
ク信号Ｃ、Ｄに対して遅らせることにより、クロック信
号の位相のずれに対する動作マージンを広げるものであ
る。より詳細には、本発明は、トランスファゲートが複
数段直列接続され信号を転送する転送部と、前記トラン
スファゲート間の接続点にそれぞれ接続され前記転送部
を転送される信号の振幅の減衰を防ぐための複数のフィ
ードバック回路とを備え、前記転送部に供給する２相ク
ロックに対して、前記フィードバック回路へ供給する２
相クロックの位相を正転、反転することにより、シフト
方向を制御する双方向シフトレジスタを備えた走査回路
において、入力端子から２相クロックを入力し、制御信
号の値に基づき、前記入力した２相のクロックを正転、
反転した信号をそれぞれ出力する位相反転回路と、前記
入力した２相のクロックをそれぞれ遅延させて出力する
遅延回路と、を備え、前記位相反転回路から出力される
２相クロックに対して前記遅延回路からの２相クロック
は遅延され、前記転送部の前記複数段のトランスファゲ
ートには前記遅延回路で遅延された２相クロックが交互
に相を切り替えて供給され、前記フィードバック回路に
は前記位相反転回路からの２相クロックが交互に相を切
り替えて供給され、前記遅延回路は、前記遅延回路から
前記複数段のトランスファゲートに出力される２相クロ
ックが、前記位相反転回路の出力信号に対して必ず遅れ
るように構成されている。
明の走査回路は、上記したクロック信号Ａ、Ｂをクロッ
ク信号Ｃ、Ｄに対して遅らせることにより、クロック信
号の位相のずれに対する動作マージンを広げるものであ
る。より詳細には、本発明は、トランスファゲートが複
数段直列接続され信号を転送する転送部と、前記トラン
スファゲート間の接続点にそれぞれ接続され前記転送部
を転送される信号の振幅の減衰を防ぐための複数のフィ
ードバック回路とを備え、前記転送部に供給する２相ク
ロックに対して、前記フィードバック回路へ供給する２
相クロックの位相を正転、反転することにより、シフト
方向を制御する双方向シフトレジスタを備えた走査回路
において、入力端子から２相クロックを入力し、制御信
号の値に基づき、前記入力した２相のクロックを正転、
反転した信号をそれぞれ出力する位相反転回路と、前記
入力した２相のクロックをそれぞれ遅延させて出力する
遅延回路と、を備え、前記位相反転回路から出力される
２相クロックに対して前記遅延回路からの２相クロック
は遅延され、前記転送部の前記複数段のトランスファゲ
ートには前記遅延回路で遅延された２相クロックが交互
に相を切り替えて供給され、前記フィードバック回路に
は前記位相反転回路からの２相クロックが交互に相を切
り替えて供給され、前記遅延回路は、前記遅延回路から
前記複数段のトランスファゲートに出力される２相クロ
ックが、前記位相反転回路の出力信号に対して必ず遅れ
るように構成されている。
【００１８】
【発明の実施の形態】本発明の走査回路は、４本のクロ
ック信号によって制御される双方向シフトレジスタ回路
と、その制御クロック配線上に付加された遅延回路とを
備えて構成され、外部回路より供給される制御クロック
間に生じる位相のずれに対して、大きな動作マージンを
もつようにしたものである。
ック信号によって制御される双方向シフトレジスタ回路
と、その制御クロック配線上に付加された遅延回路とを
備えて構成され、外部回路より供給される制御クロック
間に生じる位相のずれに対して、大きな動作マージンを
もつようにしたものである。
【００１９】双方向シフトレジスタ回路は、前段からの
パルス信号を転送するためのトランスファゲートを制御
するクロックＡ、Ｂと、転送されるパルス信号の振幅減
衰を防ぐためのフィードバック回路を制御するクロック
Ｃ、Ｄとの計４本のクロック信号によって動作し、クロ
ックＣ、Ｄの位相を正転／反転させることによって、シ
フト方向を選択することができる。
パルス信号を転送するためのトランスファゲートを制御
するクロックＡ、Ｂと、転送されるパルス信号の振幅減
衰を防ぐためのフィードバック回路を制御するクロック
Ｃ、Ｄとの計４本のクロック信号によって動作し、クロ
ックＣ、Ｄの位相を正転／反転させることによって、シ
フト方向を選択することができる。
【００２０】ところで、図７に示した従来の走査回路に
おいて、クロック信号Ｃ、Ｄがクロック信号Ａ、Ｂに対
して遅れる位相のずれに対して、クロック信号Ａ、Ｂが
クロック信号Ｃ、Ｄに対して遅れる場合は、フィードバ
ック回路の動作タイミングが、スタートパルスを転送す
るトランスファゲートの動作タイミングより速く、転送
パルスの振幅減衰が起こることはない。すなわち、この
ような位相のずれに対する動作マージンは大きい。
おいて、クロック信号Ｃ、Ｄがクロック信号Ａ、Ｂに対
して遅れる位相のずれに対して、クロック信号Ａ、Ｂが
クロック信号Ｃ、Ｄに対して遅れる場合は、フィードバ
ック回路の動作タイミングが、スタートパルスを転送す
るトランスファゲートの動作タイミングより速く、転送
パルスの振幅減衰が起こることはない。すなわち、この
ような位相のずれに対する動作マージンは大きい。
【００２１】本発明者らは、上記知見に基づき、本発明
を創案するに到った。すなわち、本発明においては、制
御クロック配線に遅延回路を付加し、クロックＡ、Ｂを
クロックＣ、Ｄに対して常に遅らせることによって、制
御クロック間に位相のずれが生じ、クロックＣ、Ｄがク
ロックＡ、Ｂに遅れたときの動作マージンを確保し、従
来例よりも制御クロック間の位相のずれに対する動作マ
ージンを大きくしている。
を創案するに到った。すなわち、本発明においては、制
御クロック配線に遅延回路を付加し、クロックＡ、Ｂを
クロックＣ、Ｄに対して常に遅らせることによって、制
御クロック間に位相のずれが生じ、クロックＣ、Ｄがク
ロックＡ、Ｂに遅れたときの動作マージンを確保し、従
来例よりも制御クロック間の位相のずれに対する動作マ
ージンを大きくしている。
【００２２】本発明の走査回路は、その好ましい実施の
形態において、トランスファゲートが複数段直列接続さ
れてなる転送部トランスファゲートと、前記トランスフ
ァゲート間の接続点にそれぞれ接続された複数のフィー
ドバック回路とを備えた双方向走査回路において、入力
端子から２相クロックを入力し、前記入力した２相のク
ロックを制御信号の値に基づき正転／反転した信号を出
力する位相反転回路（１０９）と、前記入力した２相の
クロックを遅延させる遅延回路（１０１）とを備え、位
相反転回路（１０９）から出力される２相クロックに対
して前記遅延回路（１０１）からの２相クロックが遅延
され、転送部トランスファゲート（１０３）には前記遅
延回路（１０１）で遅延された２相クロックが供給さ
れ、前記双方向シフトレジスタのフィードバック回路
（１０４）には前記位相反転回路からの２相クロックが
供給される。
形態において、トランスファゲートが複数段直列接続さ
れてなる転送部トランスファゲートと、前記トランスフ
ァゲート間の接続点にそれぞれ接続された複数のフィー
ドバック回路とを備えた双方向走査回路において、入力
端子から２相クロックを入力し、前記入力した２相のク
ロックを制御信号の値に基づき正転／反転した信号を出
力する位相反転回路（１０９）と、前記入力した２相の
クロックを遅延させる遅延回路（１０１）とを備え、位
相反転回路（１０９）から出力される２相クロックに対
して前記遅延回路（１０１）からの２相クロックが遅延
され、転送部トランスファゲート（１０３）には前記遅
延回路（１０１）で遅延された２相クロックが供給さ
れ、前記双方向シフトレジスタのフィードバック回路
（１０４）には前記位相反転回路からの２相クロックが
供給される。
【００２３】本発明の実施の形態において、フィードバ
ック回路（１０４）は、転送部トランスファゲート（１
０３）を構成するトランスファゲート間の接続点に入力
端を接続した第１のインバータ（１０６）と、入力端
が、第１のインバータの出力端（１０６）に接続され、
出力端が、第１のインバータ（１０６）の入力端に、フ
ィードバック回路に供給されるクロックでオン・オフ制
御されるトランスファゲート（１０８）を介して接続さ
れる第２のインバータ（１０７）とを備える。
ック回路（１０４）は、転送部トランスファゲート（１
０３）を構成するトランスファゲート間の接続点に入力
端を接続した第１のインバータ（１０６）と、入力端
が、第１のインバータの出力端（１０６）に接続され、
出力端が、第１のインバータ（１０６）の入力端に、フ
ィードバック回路に供給されるクロックでオン・オフ制
御されるトランスファゲート（１０８）を介して接続さ
れる第２のインバータ（１０７）とを備える。
【００２４】本発明の実施の形態において、フィードバ
ック回路（１０４）は、転送部トランスファゲート（１
０３）を構成するトランスファゲート間の接続点に入力
端を接続した第１のインバータ（１０６）と、入力端
が、前記第１のインバータの出力端に接続され、出力端
が、第１のインバータ（１０６）の入力端に接続され前
記フィードバック回路に供給されるクロックでオン・オ
フ制御されるクロックドインバータ（１１０）とを備え
た構成としてもよい。
ック回路（１０４）は、転送部トランスファゲート（１
０３）を構成するトランスファゲート間の接続点に入力
端を接続した第１のインバータ（１０６）と、入力端
が、前記第１のインバータの出力端に接続され、出力端
が、第１のインバータ（１０６）の入力端に接続され前
記フィードバック回路に供給されるクロックでオン・オ
フ制御されるクロックドインバータ（１１０）とを備え
た構成としてもよい。
【００２５】
【参考例】本発明の参考例について図面を参照して以下
に説明する。図１は、本発明の走査回路の参考例の構成
を示す図である。図１を参照すると、この走査回路は、
クロックＡ〜Ｄの４相クロックで制御を行う双方向シフ
トレジスタ回路１００と、クロックＡ、Ｂをクロック
Ｃ、Ｄに対して遅延させる遅延回路１０１を備えて構成
される。
に説明する。図１は、本発明の走査回路の参考例の構成
を示す図である。図１を参照すると、この走査回路は、
クロックＡ〜Ｄの４相クロックで制御を行う双方向シフ
トレジスタ回路１００と、クロックＡ、Ｂをクロック
Ｃ、Ｄに対して遅延させる遅延回路１０１を備えて構成
される。
【００２６】双方向シフトレジスタ回路は、入力端子Ｓ
Ｔに入力されるスタートパルスを、クロックＡ、Ｂを、
各段毎交互に、ｎチャネルＭＯＳトランジスタ、ｐチャ
ネルＭＯＳトランジスタのゲートにそれぞれ入力し、逐
次次段へ転送する互いに直列接続されたＮ段の転送部ト
ランスファゲート（ＣＭＯＳトランスファゲート）１０
３−１〜１０３−（Ｎ＋１）と、転送されるパルス信号
の振幅減衰を防ぐフィードバック回路１０４−１〜１０
４−Ｎと、フィードバック回路の出力をそれぞれＯＵＴ
１〜ＯＵＴＮへ出力するための出力バッファ回路１０５
−１〜１０５−Ｎとを備えて構成されている。
Ｔに入力されるスタートパルスを、クロックＡ、Ｂを、
各段毎交互に、ｎチャネルＭＯＳトランジスタ、ｐチャ
ネルＭＯＳトランジスタのゲートにそれぞれ入力し、逐
次次段へ転送する互いに直列接続されたＮ段の転送部ト
ランスファゲート（ＣＭＯＳトランスファゲート）１０
３−１〜１０３−（Ｎ＋１）と、転送されるパルス信号
の振幅減衰を防ぐフィードバック回路１０４−１〜１０
４−Ｎと、フィードバック回路の出力をそれぞれＯＵＴ
１〜ＯＵＴＮへ出力するための出力バッファ回路１０５
−１〜１０５−Ｎとを備えて構成されている。
【００２７】フィードバック回路１０４−１〜１０４−
Ｎは、転送部トランスファゲート１０３−１〜１０３−
Ｎのそれぞれの接続点に入力端がそれぞれ接続されたイ
ンバータ１０６−１〜１０６−Ｎと、インバータ１０６
−１〜１０６−Ｎの出力端に入力端がそれぞれ接続され
たインバータ１０７−１〜１０７−Ｎと、インバータ１
０７−１〜１０７−Ｎの出力端と転送部トランスファゲ
ート１０３−１〜１０３−Ｎの接続点との間に挿入さ
れ、クロックＣ、Ｄを、各段毎交互に、ｎチャネルＭＯ
Ｓトランジスタ、ｐチャネルＭＯＳトランジスタのゲー
トにそれぞれ入力するトランスファゲート１０８−１〜
１０８−Ｎとを備えている。インバータ１０７−１〜１
０７−Ｎはトランスファゲート１０８−１〜１０８−Ｎ
を介してインバータ１０６−１〜１０６−Ｎの入力端に
それぞれ接続されフィードバック回路を構成する。
Ｎは、転送部トランスファゲート１０３−１〜１０３−
Ｎのそれぞれの接続点に入力端がそれぞれ接続されたイ
ンバータ１０６−１〜１０６−Ｎと、インバータ１０６
−１〜１０６−Ｎの出力端に入力端がそれぞれ接続され
たインバータ１０７−１〜１０７−Ｎと、インバータ１
０７−１〜１０７−Ｎの出力端と転送部トランスファゲ
ート１０３−１〜１０３−Ｎの接続点との間に挿入さ
れ、クロックＣ、Ｄを、各段毎交互に、ｎチャネルＭＯ
Ｓトランジスタ、ｐチャネルＭＯＳトランジスタのゲー
トにそれぞれ入力するトランスファゲート１０８−１〜
１０８−Ｎとを備えている。インバータ１０７−１〜１
０７−Ｎはトランスファゲート１０８−１〜１０８−Ｎ
を介してインバータ１０６−１〜１０６−Ｎの入力端に
それぞれ接続されフィードバック回路を構成する。
【００２８】相補的２相信号クロックＡ、Ｂによって、
隣り合う転送部トランスファゲート１０３−１〜１０３
−（Ｎ＋１）が交互にＯＮ／ＯＦＦを繰り返すように、
転送部トランスファゲートのｐチャネルＭＯＳトランジ
スタ、及びｎチャネルＭＯＳトランジスタの各ゲート
は、偶数番目と奇数番目で交互にクロックＡ、Ｂに接続
されている。
隣り合う転送部トランスファゲート１０３−１〜１０３
−（Ｎ＋１）が交互にＯＮ／ＯＦＦを繰り返すように、
転送部トランスファゲートのｐチャネルＭＯＳトランジ
スタ、及びｎチャネルＭＯＳトランジスタの各ゲート
は、偶数番目と奇数番目で交互にクロックＡ、Ｂに接続
されている。
【００２９】また相補的２相信号クロックＣ、Ｄによっ
て、隣り合うフィードバック回路のトランスファゲート
が交互にＯＮ／ＯＦＦを繰り返すように、フィードバッ
ク回路のトランスファゲート１０８−１〜１０８−Ｎの
ｎチャネルＭＯＳトランジスタ、及びｐチャネルＭＯＳ
トランジスタの各ゲートは、偶数番目と奇数番目で交互
にクロックＣ、Ｄに接続されている。
て、隣り合うフィードバック回路のトランスファゲート
が交互にＯＮ／ＯＦＦを繰り返すように、フィードバッ
ク回路のトランスファゲート１０８−１〜１０８−Ｎの
ｎチャネルＭＯＳトランジスタ、及びｐチャネルＭＯＳ
トランジスタの各ゲートは、偶数番目と奇数番目で交互
にクロックＣ、Ｄに接続されている。
【００３０】また、フィードバック回路は、インバータ
１０７−１〜１０７−Ｎとトランスファゲート１０８−
１〜１０８−Ｎを図１０に示したクロックトインバータ
で構成される場合もある。
１０７−１〜１０７−Ｎとトランスファゲート１０８−
１〜１０８−Ｎを図１０に示したクロックトインバータ
で構成される場合もある。
【００３１】遅延回路１０１は、双方向シフトレジスタ
１００の転送部トランスファゲート１０３−１〜１０３
−（Ｎ＋１）のＯＮ／ＯＦＦタイミングをフィードバッ
ク回路１０４−１〜１０４−ＮのＯＮ／ＯＦＦタイミン
グより遅らせるために、クロック入力端子Ａ、Ｂと転送
部トランスファゲートの制御クロック線の間に、偶数段
のインバータ１０１−１〜１０１−２Ｍ、１０２−１〜
１０２−２Ｍをそれぞれ直列接続することによって構成
されている。
１００の転送部トランスファゲート１０３−１〜１０３
−（Ｎ＋１）のＯＮ／ＯＦＦタイミングをフィードバッ
ク回路１０４−１〜１０４−ＮのＯＮ／ＯＦＦタイミン
グより遅らせるために、クロック入力端子Ａ、Ｂと転送
部トランスファゲートの制御クロック線の間に、偶数段
のインバータ１０１−１〜１０１−２Ｍ、１０２−１〜
１０２−２Ｍをそれぞれ直列接続することによって構成
されている。
【００３２】また、遅延回路１０１は、直列接続したイ
ンバータよりなる構成に限定されず、ＮＡＮＤゲート等
による構成や、その他の論理素子によって構成されるこ
とができる。
ンバータよりなる構成に限定されず、ＮＡＮＤゲート等
による構成や、その他の論理素子によって構成されるこ
とができる。
【００３３】本発明の参考例の走査回路は、制御クロッ
クの設定により双方向走査が可能であり、以後、スター
トパルスがＯＵＴ１からＯＵＴＮへと昇順に逐次転送さ
れる場合を右シフト、スタートパルスがＯＵＴＮからＯ
ＵＴ１へと降順に逐次転送される場合を左シフトとす
る。
クの設定により双方向走査が可能であり、以後、スター
トパルスがＯＵＴ１からＯＵＴＮへと昇順に逐次転送さ
れる場合を右シフト、スタートパルスがＯＵＴＮからＯ
ＵＴ１へと降順に逐次転送される場合を左シフトとす
る。
【００３４】図２は、本発明の参考例における走査回路
の右シフトのタイミング動作を説明するためのタイミン
グチャートであり、図３は左シフトの動作を説明するた
めのタイミングチャートである。図２、図３には、図１
の各端子、及びクロックＡ〜Ｄの信号波形が示されてい
る。
の右シフトのタイミング動作を説明するためのタイミン
グチャートであり、図３は左シフトの動作を説明するた
めのタイミングチャートである。図２、図３には、図１
の各端子、及びクロックＡ〜Ｄの信号波形が示されてい
る。
【００３５】走査回路を右シフトで動作させるときは、
各クロック入力端子Ａ〜Ｄには、図２に示すように、入
力端子ＡとＤに同相クロック信号、入力端子ＢとＣに逆
相クロック信号を与える。入力端子Ａ、Ｂに与えられた
クロック信号は、遅延回路１０１によって遅延され、双
方向シフトレジスタの転送部トランスファゲート１０３
の制御クロックＡ、Ｂとして用い、入力端子Ｃ、Ｄに与
えられたクロック信号は、そのままフィードバック回路
１０４の制御クロックＣ、Ｄとして用いている。
各クロック入力端子Ａ〜Ｄには、図２に示すように、入
力端子ＡとＤに同相クロック信号、入力端子ＢとＣに逆
相クロック信号を与える。入力端子Ａ、Ｂに与えられた
クロック信号は、遅延回路１０１によって遅延され、双
方向シフトレジスタの転送部トランスファゲート１０３
の制御クロックＡ、Ｂとして用い、入力端子Ｃ、Ｄに与
えられたクロック信号は、そのままフィードバック回路
１０４の制御クロックＣ、Ｄとして用いている。
【００３６】図２に示すようなスタートパルス信号が入
力端子ＳＴに入力されると、タイムポイント（１）で、
クロックＡ、Ｂにより転送部トランスファゲート１０３
−１はＯＦＦからＯＮとなり、また、クロックＣはＬｏ
ｗレベル、クロックＤはＨｉｇｈレベルであるためフィ
ードバック回路１０４−１のトランスファゲート１０８
−１はＯＦＦとされており、タイムポイント（１）以
後、フィードバック回１０４−１のインバータ１０６−
１と出力バッファ回路１０５−１を経て、出力端子ＯＵ
Ｔ１に、スタートパルス信号が出力される。
力端子ＳＴに入力されると、タイムポイント（１）で、
クロックＡ、Ｂにより転送部トランスファゲート１０３
−１はＯＦＦからＯＮとなり、また、クロックＣはＬｏ
ｗレベル、クロックＤはＨｉｇｈレベルであるためフィ
ードバック回路１０４−１のトランスファゲート１０８
−１はＯＦＦとされており、タイムポイント（１）以
後、フィードバック回１０４−１のインバータ１０６−
１と出力バッファ回路１０５−１を経て、出力端子ＯＵ
Ｔ１に、スタートパルス信号が出力される。
【００３７】次にタイムポイント（２）で、転送部トラ
ンスファゲート１０３−２がＯＦＦからＯＮとなり、出
力ＯＵＴ１のパルス信号の遅延転送が行われる。
ンスファゲート１０３−２がＯＦＦからＯＮとなり、出
力ＯＵＴ１のパルス信号の遅延転送が行われる。
【００３８】遅延回路１０１による遅延時間分だけ、ク
ロックＡ、ＢはクロックＣ、Ｄに遅れているため、タイ
ムポイント（２）のとき、フィードバック回路１０４−
１のトランスファゲート１０８−１は、クロックＣ、Ｄ
がそれぞれＨｉｇｈ、Ｌｏｗレベルであるため既にＯＮ
状態とされ、タイムポイント（２）でトランスファゲー
ト１０３−１がＯＮからＯＦＦになっても、パルス信号
の振幅は減衰することなく、トランスファゲート１０３
−２、インバータ１０６−２、出力バッファ回路１０５
−２から出力ＯＵＴ２へ転送される。
ロックＡ、ＢはクロックＣ、Ｄに遅れているため、タイ
ムポイント（２）のとき、フィードバック回路１０４−
１のトランスファゲート１０８−１は、クロックＣ、Ｄ
がそれぞれＨｉｇｈ、Ｌｏｗレベルであるため既にＯＮ
状態とされ、タイムポイント（２）でトランスファゲー
ト１０３−１がＯＮからＯＦＦになっても、パルス信号
の振幅は減衰することなく、トランスファゲート１０３
−２、インバータ１０６−２、出力バッファ回路１０５
−２から出力ＯＵＴ２へ転送される。
【００３９】次にタイムポイント（３）で、パルス信号
は出力ＯＵＴ２から出力ＯＵＴ３へ転送される。
は出力ＯＵＴ２から出力ＯＵＴ３へ転送される。
【００４０】タイムポイント（３）よりも遅延時間（ｔ
ｄ）分だけ速く（タイムポイントａ）、フィードバック
回路１０４−２のトランスファゲート１０８−２がＯＮ
となり、このとき、同時に、フィードバック回路１０４
−１のトランスファゲート１０８−１はＯＦＦとなる
が、トランスファゲート１０３−１はＯＦＦであり、ト
ランスファゲート１０３−２、トランスファゲート１０
８−２がＯＮであるため、出力ＯＵＴ１の状態は変化し
ない。
ｄ）分だけ速く（タイムポイントａ）、フィードバック
回路１０４−２のトランスファゲート１０８−２がＯＮ
となり、このとき、同時に、フィードバック回路１０４
−１のトランスファゲート１０８−１はＯＦＦとなる
が、トランスファゲート１０３−１はＯＦＦであり、ト
ランスファゲート１０３−２、トランスファゲート１０
８−２がＯＮであるため、出力ＯＵＴ１の状態は変化し
ない。
【００４１】この後、タイムポイント（３）で、トラン
スファゲート１０３−１がＯＮ、トランスファゲート１
０３−２がＯＦＦとなると、ＯＵＴ１は再び入力端子Ｓ
Ｔのレベルと等電位のＬｏｗレベルとなる。
スファゲート１０３−１がＯＮ、トランスファゲート１
０３−２がＯＦＦとなると、ＯＵＴ１は再び入力端子Ｓ
Ｔのレベルと等電位のＬｏｗレベルとなる。
【００４２】以上の動作を繰り返しにより、クロック
Ａ、Ｂに同期した走査パルス信号が出力ＯＵＴ１からＯ
ＵＴＮの順に出力される。
Ａ、Ｂに同期した走査パルス信号が出力ＯＵＴ１からＯ
ＵＴＮの順に出力される。
【００４３】走査回路を左シフトで動作させるときは、
各クロック入力端子には、図３に示すように、入力端子
ＡとＣに同相クロック信号、入力端子ＢとＤに逆相クロ
ック信号を与える。入力端子Ａ、Ｂに与えられたクロッ
ク信号は、遅延回路１０１によって遅延させて双方向シ
フトレジスタ１００の転送部トランスファゲート１０３
の制御クロックＡ、Ｂとして用い、入力端子Ｃ、Ｄに与
えられたクロック信号は、そのままフィードバック回路
１０４の制御クロックＣ、Ｄとして用いる。
各クロック入力端子には、図３に示すように、入力端子
ＡとＣに同相クロック信号、入力端子ＢとＤに逆相クロ
ック信号を与える。入力端子Ａ、Ｂに与えられたクロッ
ク信号は、遅延回路１０１によって遅延させて双方向シ
フトレジスタ１００の転送部トランスファゲート１０３
の制御クロックＡ、Ｂとして用い、入力端子Ｃ、Ｄに与
えられたクロック信号は、そのままフィードバック回路
１０４の制御クロックＣ、Ｄとして用いる。
【００４４】図３に示すように、スタートパルス信号が
入力端子ＳＴに入力されると、タイムポイント（１）
で、クロックＡ、Ｂにより、転送部トランスファゲート
１０３−（Ｎ＋１）はＯＦＦからＯＮとなり、また、フ
ィードバック回路１０４−Ｎのトランスファゲート１０
８−ＮはＯＦＦであるため、タイムポイント（１）以
後、フィードバック回路１０４−Ｎのインバータ１０６
−Ｎと出力バッファ回路１０５−Ｎを経て、出力ＯＵＴ
Ｎにスタートパルス信号が出力される。
入力端子ＳＴに入力されると、タイムポイント（１）
で、クロックＡ、Ｂにより、転送部トランスファゲート
１０３−（Ｎ＋１）はＯＦＦからＯＮとなり、また、フ
ィードバック回路１０４−Ｎのトランスファゲート１０
８−ＮはＯＦＦであるため、タイムポイント（１）以
後、フィードバック回路１０４−Ｎのインバータ１０６
−Ｎと出力バッファ回路１０５−Ｎを経て、出力ＯＵＴ
Ｎにスタートパルス信号が出力される。
【００４５】次にタイムポイント（２）で、トランスフ
ァゲート１０３−ＮがＯＦＦからＯＮとなり、出力ＯＵ
ＴＮのパルス信号の遅延転送が行われる。遅延回路１０
１による遅延時間分だけ、クロックＡ、Ｂはクロック
Ｃ、Ｄに遅れているため、タイムポイント（２）のとき
フィードバック回路１０４−Ｎのトランスファゲート１
０８−Ｎは、クロックＣ、Ｄによって既にＯＮであり、
タイムポイント（２）で転送部トランスファゲート１０
３−（Ｎ＋１）がＯＮからＯＦＦになっても、パルス信
号の振幅は減衰することなく、出力ＯＵＴ（Ｎ−１）へ
転送される。
ァゲート１０３−ＮがＯＦＦからＯＮとなり、出力ＯＵ
ＴＮのパルス信号の遅延転送が行われる。遅延回路１０
１による遅延時間分だけ、クロックＡ、Ｂはクロック
Ｃ、Ｄに遅れているため、タイムポイント（２）のとき
フィードバック回路１０４−Ｎのトランスファゲート１
０８−Ｎは、クロックＣ、Ｄによって既にＯＮであり、
タイムポイント（２）で転送部トランスファゲート１０
３−（Ｎ＋１）がＯＮからＯＦＦになっても、パルス信
号の振幅は減衰することなく、出力ＯＵＴ（Ｎ−１）へ
転送される。
【００４６】次にタイムポイント（３）で出力ＯＵＴ
（Ｎ−１）から出力ＯＵＴ（Ｎ−２）への転送となる。
（Ｎ−１）から出力ＯＵＴ（Ｎ−２）への転送となる。
【００４７】タイムポイント（３）よりも遅延時間（ｔ
ｄ）分だけ速く（タイムポイントａ）、フィードバック
回路１０４−（Ｎ−１）のトランスファゲート１０８−
（Ｎ−１）がＯＮとなる。このとき、同時に、フィード
バック回路１０４−Ｎのトランスファゲート１０８−Ｎ
はＯＦＦとなるが、トランスファゲート１０３−（Ｎ＋
１）はＯＦＦ、トランスファゲート１０３−ＮがＯＮで
あり、トランスファゲート１０８−（Ｎ−１）がＯＮで
あるため、出力ＯＵＴＮの状態は変化しない。
ｄ）分だけ速く（タイムポイントａ）、フィードバック
回路１０４−（Ｎ−１）のトランスファゲート１０８−
（Ｎ−１）がＯＮとなる。このとき、同時に、フィード
バック回路１０４−Ｎのトランスファゲート１０８−Ｎ
はＯＦＦとなるが、トランスファゲート１０３−（Ｎ＋
１）はＯＦＦ、トランスファゲート１０３−ＮがＯＮで
あり、トランスファゲート１０８−（Ｎ−１）がＯＮで
あるため、出力ＯＵＴＮの状態は変化しない。
【００４８】この後、タイムポイント（３）で、トラン
スファゲート１０１−（Ｎ＋１）がＯＮ、トランスファ
ゲート１０１−ＮがＯＦＦとなると、出力ＯＵＴＮは再
び入力端子ＳＴのレベルとなる。
スファゲート１０１−（Ｎ＋１）がＯＮ、トランスファ
ゲート１０１−ＮがＯＦＦとなると、出力ＯＵＴＮは再
び入力端子ＳＴのレベルとなる。
【００４９】以上の動作を繰り返しにより、クロック
Ａ、Ｂに同期した走査パルス信号がＯＵＴＮからＯＵＴ
１の順に出力される。
Ａ、Ｂに同期した走査パルス信号がＯＵＴＮからＯＵＴ
１の順に出力される。
【００５０】本発明の参考例の走査回路によれば、制御
クロック配線上に遅延回路を設けたことによって、各ク
ロック間に位相のずれが生じた場合の動作マージンを拡
大する事ができる。
クロック配線上に遅延回路を設けたことによって、各ク
ロック間に位相のずれが生じた場合の動作マージンを拡
大する事ができる。
【００５１】本発明の参考によれば、走査回路内部に遅
延回路を加えたことにより、外部回路より入力される制
御クロック間に、前に述べたような位相のずれが生じた
としても設計した遅延時間の範囲内での動作を保証する
ことができる。
延回路を加えたことにより、外部回路より入力される制
御クロック間に、前に述べたような位相のずれが生じた
としても設計した遅延時間の範囲内での動作を保証する
ことができる。
【００５２】
【実施例】図４は、本発明の実施例の構成を示す図であ
る。本発明の実施例は、図１の中で示した本発明の参考
例の双方向シフトレジスタ回路と遅延回路に、位相反転
回路１０９を加えた構成である。
る。本発明の実施例は、図１の中で示した本発明の参考
例の双方向シフトレジスタ回路と遅延回路に、位相反転
回路１０９を加えた構成である。
【００５３】走査回路を制御するクロック信号１、２を
それぞれ遅延回路１０１と位相反転回路１０９に分配す
るために、入力端子１には、遅延回路１０１の一方の入
力端と位相反転回路１０９の一方の入力端が並列接続さ
れ、入力端子２には、遅延回路１０１の他方の入力端と
位相反転回路１０９の他方の入力端が並列接続されてい
る。遅延回路１０１は、前記第１の実施例と同様に、直
列接続されたインバータ１０１−１〜１０１−Ｍ、１０
２−１〜１０２−Ｍによって構成されており、遅延回路
１０１の出力は、双方向シフトレジスタ回路１００の転
送部トランスファゲート１０３にクロックＡ、Ｂとして
接続されている。
それぞれ遅延回路１０１と位相反転回路１０９に分配す
るために、入力端子１には、遅延回路１０１の一方の入
力端と位相反転回路１０９の一方の入力端が並列接続さ
れ、入力端子２には、遅延回路１０１の他方の入力端と
位相反転回路１０９の他方の入力端が並列接続されてい
る。遅延回路１０１は、前記第１の実施例と同様に、直
列接続されたインバータ１０１−１〜１０１−Ｍ、１０
２−１〜１０２−Ｍによって構成されており、遅延回路
１０１の出力は、双方向シフトレジスタ回路１００の転
送部トランスファゲート１０３にクロックＡ、Ｂとして
接続されている。
【００５４】位相反転回路１０９は、図４のように、シ
フト方向制御信号のレベルに応じて、入力されるクロッ
クの反転／非反転が行えるように、２つのＥｘＯＲゲー
ト（排他的論理和）１０９−１、１０９−２で構成さ
れ，ＥｘＯＲゲート（排他的論理和）１０９−１、１０
９−２の２つの入力端には、それぞれ、入力端子１とシ
フト方向制御信号、入力端子２とシフト方向制御信号が
入力される。なお、位相反転回路１０９の構成として、
シフト方向制御信号と入力端子の信号との論理演算の結
果がＥｘＯＲと等価となるものあればよく、シフト方向
制御信号等の論理に応じた論理回路で構成され、位相反
転回路１０９の構成はＥｘＯＲゲートに限定されるもの
ではない。
フト方向制御信号のレベルに応じて、入力されるクロッ
クの反転／非反転が行えるように、２つのＥｘＯＲゲー
ト（排他的論理和）１０９−１、１０９−２で構成さ
れ，ＥｘＯＲゲート（排他的論理和）１０９−１、１０
９−２の２つの入力端には、それぞれ、入力端子１とシ
フト方向制御信号、入力端子２とシフト方向制御信号が
入力される。なお、位相反転回路１０９の構成として、
シフト方向制御信号と入力端子の信号との論理演算の結
果がＥｘＯＲと等価となるものあればよく、シフト方向
制御信号等の論理に応じた論理回路で構成され、位相反
転回路１０９の構成はＥｘＯＲゲートに限定されるもの
ではない。
【００５５】位相反転回路１０９の出力は、双方向シフ
トレジスタ回路１００のフィードバック回路１０４のト
ランスファゲート１０８にクロックＣ、Ｄとして接続さ
れている。
トレジスタ回路１００のフィードバック回路１０４のト
ランスファゲート１０８にクロックＣ、Ｄとして接続さ
れている。
【００５６】遅延回路１０１からの出力であるクロック
Ａ、Ｂが、位相反転回路１０９の出力Ｃ、Ｄに対して、
必ず遅れるように、遅延回路１０４は構成されている。
Ａ、Ｂが、位相反転回路１０９の出力Ｃ、Ｄに対して、
必ず遅れるように、遅延回路１０４は構成されている。
【００５７】図４に示した本発明の実施例の走査回路の
動作について、図５、及び図６のタイミングチャートを
参照して説明する。
動作について、図５、及び図６のタイミングチャートを
参照して説明する。
【００５８】図４に示した走査回路は、シフト方向制御
信号のレベルに応じて、双方向走査が可能であり、前記
本発明の参考例の動作と同様に、スタートパルスがＯＵ
Ｔ１からＯＵＴＮへと昇順に逐次転送される場合を右シ
フト、スタートパルスがＯＵＴＮからＯＵＴ１へと降順
に逐次転送される場合を左シフトとする。図５は、本発
明の実施例における右シフト時のタイミングチャートで
あり、図６は、本発明の第２の実施例における左シフト
時のタイミングチャートである。
信号のレベルに応じて、双方向走査が可能であり、前記
本発明の参考例の動作と同様に、スタートパルスがＯＵ
Ｔ１からＯＵＴＮへと昇順に逐次転送される場合を右シ
フト、スタートパルスがＯＵＴＮからＯＵＴ１へと降順
に逐次転送される場合を左シフトとする。図５は、本発
明の実施例における右シフト時のタイミングチャートで
あり、図６は、本発明の第２の実施例における左シフト
時のタイミングチャートである。
【００５９】入力端子１、２に相補的２相信号を入力
し、それぞれを遅延回路１０１と位相反転回路１０９に
分配し、遅延回路１０１の出力を双方向シフトレジスタ
回路の転送部トランスファゲートを制御するクロック
Ａ、Ｂとして用い、位相反転回路１０９の出力を双方向
シフトレジスタ回路１００のフィードバック回路１０４
のトランスファゲートを制御するクロックＣ、Ｄとして
用いる。遅延回路１０１により、クロックＡ、Ｂは、ク
ロックＣ、Ｄより確実に遅延される。また、位相反転回
路１０９のシフト方向制御信号のＨｉｇｈ／Ｌｏｗによ
って、クロックＣ、Ｄへの出力を、入力端子１、２から
の信号の同相／逆相に切り換えることができる。
し、それぞれを遅延回路１０１と位相反転回路１０９に
分配し、遅延回路１０１の出力を双方向シフトレジスタ
回路の転送部トランスファゲートを制御するクロック
Ａ、Ｂとして用い、位相反転回路１０９の出力を双方向
シフトレジスタ回路１００のフィードバック回路１０４
のトランスファゲートを制御するクロックＣ、Ｄとして
用いる。遅延回路１０１により、クロックＡ、Ｂは、ク
ロックＣ、Ｄより確実に遅延される。また、位相反転回
路１０９のシフト方向制御信号のＨｉｇｈ／Ｌｏｗによ
って、クロックＣ、Ｄへの出力を、入力端子１、２から
の信号の同相／逆相に切り換えることができる。
【００６０】図５に示すように、シフト方向制御信号が
Ｈｉｇｈレベルのとき、クロックＡ〜Ｄは、図２に示し
たものと同様に、右シフトのタイミングとなる。また図
６に示すように、シフト方向制御信号がＬｏｗレベルの
とき、図３と同様に、左シフトのタイミングとなる。
Ｈｉｇｈレベルのとき、クロックＡ〜Ｄは、図２に示し
たものと同様に、右シフトのタイミングとなる。また図
６に示すように、シフト方向制御信号がＬｏｗレベルの
とき、図３と同様に、左シフトのタイミングとなる。
【００６１】本発明の実施例と、前記本発明の参考例と
の相違点は、双方向シフトレジスタへのクロックＡ〜Ｄ
の供給のための構成にあり、図４の入力端子１、２より
入力された２相信号から、遅延回路１０１と位相反転回
路１０９によって供給されるクロックＡ〜Ｄによる双方
向シフトレジスタ回路の動作は、図２、図３を用いて本
発明の参考例で説明した動作と同じである。
の相違点は、双方向シフトレジスタへのクロックＡ〜Ｄ
の供給のための構成にあり、図４の入力端子１、２より
入力された２相信号から、遅延回路１０１と位相反転回
路１０９によって供給されるクロックＡ〜Ｄによる双方
向シフトレジスタ回路の動作は、図２、図３を用いて本
発明の参考例で説明した動作と同じである。
【００６２】本発明の実施例の走査回路は、遅延回路に
よって双方向シフトレジスタ回路の制御クロックを、ク
ロックＡ、ＢがクロックＣ、Ｄに必ず遅れるようになっ
ているので、制御クロック間に生じる位相のずれに対す
る動作マージンを拡大する事ができる。さらに、双方向
シフトレジスタの４相の制御クロックを、走査回路内部
で２相クロックから生成するようにしたことで、外部回
路を単純化することができる。また、走査回路の制御線
が従来のものより減ることで、端子数を削減している。
よって双方向シフトレジスタ回路の制御クロックを、ク
ロックＡ、ＢがクロックＣ、Ｄに必ず遅れるようになっ
ているので、制御クロック間に生じる位相のずれに対す
る動作マージンを拡大する事ができる。さらに、双方向
シフトレジスタの４相の制御クロックを、走査回路内部
で２相クロックから生成するようにしたことで、外部回
路を単純化することができる。また、走査回路の制御線
が従来のものより減ることで、端子数を削減している。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
走査回路内部に遅延回路を加えたことにより、外部回路
より入力される制御クロック間に、前に述べたような位
相のずれが生じたとしても設計した遅延時間の範囲内で
の動作を保証することができる。
走査回路内部に遅延回路を加えたことにより、外部回路
より入力される制御クロック間に、前に述べたような位
相のずれが生じたとしても設計した遅延時間の範囲内で
の動作を保証することができる。
【００６４】また本発明によれば、双方向シフトレジス
タの４相の制御クロックを、走査回路内部で２相クロッ
クから生成するようにしたことにより、外部回路を単純
化することができるとともに、走査回路の制御線を削減
し、端子数を削減している。
タの４相の制御クロックを、走査回路内部で２相クロッ
クから生成するようにしたことにより、外部回路を単純
化することができるとともに、走査回路の制御線を削減
し、端子数を削減している。
【図１】本発明の参考例の構成を示す図である。
【図２】本発明の参考例における右シフト動作のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図３】本発明の参考例における左シフト動作のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図４】本発明の実施例の構成を示す図である。
【図５】本発明の実施例における右シフト動作のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図６】本発明の実施例における左シフト動作のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図７】従来の走査回路の構成を示す図である。
【図８】従来の走査回路の右シフト動作のタイミングチ
ャートを示す図である。
ャートを示す図である。
【図９】従来の走査回路の左シフト動作のタイミングチ
ャートを示す図である。
ャートを示す図である。
【図１０】クロックトインバータの構成を示す図であ
る。
る。
１００ 双方向シフトレジスタ
１０１ 遅延回路
１０３ 転送部トランスファゲート
１０４ フィードバック回路
１０５ 出力バッファ回路
１０６ インバータ
１０７ インバータ
１０８ トランスファゲート
１０９ 位相反転回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 3/20 ６５０ Ｇ０９Ｇ 3/20 ６５０Ｅ
(56)参考文献 特開 平７−134277（ＪＰ，Ａ)
特開 平10−334685（ＪＰ，Ａ)
特開 平10−74062（ＪＰ，Ａ)
特開 平５−35213（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133
G11C 19/00
Claims (2)
- 【請求項１】 トランスファゲートが複数段直列接続さ
れ信号を転送する転送部と、前記トランスファゲート間
の接続点にそれぞれ接続され前記転送部を転送される信
号の振幅の減衰を防ぐための複数のフィードバック回路
とを備え、前記転送部に供給する２相クロックに対し
て、前記フィードバック回路へ供給する２相クロックの
位相を正転、反転することにより、シフト方向を制御す
る双方向シフトレジスタを備えた走査回路において、入
力端子から２相クロックを入力し、制御信号の値に基づ
き、前記入力した２相のクロックを正転、反転した信号
をそれぞれ出力する位相反転回路と、前記入力した２相
のクロックをそれぞれ遅延させて出力する遅延回路と、
を備え、前記位相反転回路から出力される２相クロック
に対して前記遅延回路からの２相クロックは遅延され、
前記転送部の前記複数段のトランスファゲートには前記
遅延回路で遅延された２相クロックが交互に相を切り替
えて供給され、前記フィードバック回路には前記位相反
転回路からの２相クロックが交互に相を切り替えて供給
され、前記遅延回路は、前記遅延回路から前記複数段の
トランスファゲートに出力される２相クロックが、前記
位相反転回路の出力信号に対して必ず遅れるように構成
されている、ことを特徴とする走査回路。 - 【請求項２】 前記フィードバック回路が、前記転送部
を構成するトランスファゲート間の接続点に入力端を接
続した第１のインバータと、入力端が、前記第１のイン
バータの出力端に接続され、出力端が、前記第１のイン
バータの入力端に接続され前記フィードバック回路に供
給されるクロックでオン・オフ制御されるクロックドイ
ンバータと、を備えたことを特徴とする請求項１記載の
走査回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907899A JP3482910B2 (ja) | 1999-05-28 | 1999-05-28 | 走査回路 |
| TW089108255A TW500956B (en) | 1999-05-28 | 2000-05-01 | Scanning circuit |
| KR10-2000-0028174A KR100371505B1 (ko) | 1999-05-28 | 2000-05-24 | 주사회로 |
| US09/577,843 US6876352B1 (en) | 1999-05-28 | 2000-05-25 | Scanning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907899A JP3482910B2 (ja) | 1999-05-28 | 1999-05-28 | 走査回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000338937A JP2000338937A (ja) | 2000-12-08 |
| JP3482910B2 true JP3482910B2 (ja) | 2004-01-06 |
Family
ID=15467221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907899A Expired - Lifetime JP3482910B2 (ja) | 1999-05-28 | 1999-05-28 | 走査回路 |
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| JP (1) | JP3482910B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002162928A (ja) * | 2000-11-28 | 2002-06-07 | Nec Corp | 走査回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100788391B1 (ko) * | 2001-02-27 | 2007-12-31 | 엘지.필립스 엘시디 주식회사 | 액정표시패널의 양 방향 구동 회로 |
| TW562964B (en) * | 2001-03-08 | 2003-11-21 | Sanyo Electric Co | Image display device |
| JP4202110B2 (ja) * | 2002-03-26 | 2008-12-24 | シャープ株式会社 | 表示装置及び駆動方法並びにプロジェクタ装置 |
| KR100745406B1 (ko) * | 2002-06-10 | 2007-08-02 | 삼성전자주식회사 | 양방향 쉬프트 기능을 가지는 비정질-실리콘 박막트랜지스터 게이트 구동 쉬프트 레지스터 |
| JP4016201B2 (ja) * | 2003-04-08 | 2007-12-05 | ソニー株式会社 | 表示装置 |
| KR101014173B1 (ko) * | 2004-01-15 | 2011-02-14 | 삼성전자주식회사 | 구동회로 및 이를 갖는 표시장치 |
| JP4591664B2 (ja) * | 2004-07-07 | 2010-12-01 | ソニー株式会社 | 液晶表示装置 |
| JP4475128B2 (ja) * | 2005-02-01 | 2010-06-09 | セイコーエプソン株式会社 | シフトレジスタ、その制御方法、電気光学装置及び電子機器 |
| KR101112213B1 (ko) * | 2005-03-30 | 2012-02-27 | 삼성전자주식회사 | 게이트 구동회로 및 이를 갖는 표시장치 |
| KR100658269B1 (ko) * | 2005-09-20 | 2006-12-14 | 삼성에스디아이 주식회사 | 주사 구동회로와 이를 이용한 유기 전계발광 장치 |
| KR100669472B1 (ko) | 2005-12-13 | 2007-01-16 | 삼성에스디아이 주식회사 | 발광 표시 장치 및 그 구동 방법 |
| WO2007108177A1 (ja) * | 2006-03-23 | 2007-09-27 | Sharp Kabushiki Kaisha | 表示装置およびその駆動方法 |
| GB2446187A (en) * | 2007-01-30 | 2008-08-06 | Sharp Kk | A bidirectional scan pulse generator for an active matrix LCD display |
| JP5473686B2 (ja) | 2010-03-11 | 2014-04-16 | 三菱電機株式会社 | 走査線駆動回路 |
| CN105225625B (zh) * | 2015-11-05 | 2018-01-23 | 京东方科技集团股份有限公司 | 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置 |
| TWI811066B (zh) * | 2022-08-17 | 2023-08-01 | 大陸商北京集創北方科技股份有限公司 | Led顯示器之消影電路、led驅動晶片及led顯示裝置 |
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|---|---|---|---|---|
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| JPH073750B2 (ja) | 1983-11-22 | 1995-01-18 | セイコーエプソン株式会社 | 半導体集積回路 |
| US5287025A (en) * | 1991-04-23 | 1994-02-15 | Matsushita Electric Industrial Co., Ltd. | Timing control circuit |
| JP2697385B2 (ja) | 1991-07-30 | 1998-01-14 | 日本電気株式会社 | 走査回路およびその駆動方法 |
| JP2646974B2 (ja) | 1993-11-11 | 1997-08-27 | 日本電気株式会社 | 走査回路およびその駆動方法 |
| JPH1074062A (ja) | 1996-08-30 | 1998-03-17 | Sanyo Electric Co Ltd | 双方向シフトレジスタ及び液晶表示装置 |
| JP3202655B2 (ja) | 1997-05-29 | 2001-08-27 | 日本電気株式会社 | シフトレジスタ装置、その駆動方法 |
| TW491954B (en) * | 1997-11-10 | 2002-06-21 | Hitachi Device Eng | Liquid crystal display device |
-
1999
- 1999-05-28 JP JP14907899A patent/JP3482910B2/ja not_active Expired - Lifetime
-
2000
- 2000-05-01 TW TW089108255A patent/TW500956B/zh not_active IP Right Cessation
- 2000-05-24 KR KR10-2000-0028174A patent/KR100371505B1/ko active IP Right Grant
- 2000-05-25 US US09/577,843 patent/US6876352B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002162928A (ja) * | 2000-11-28 | 2002-06-07 | Nec Corp | 走査回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000338937A (ja) | 2000-12-08 |
| US6876352B1 (en) | 2005-04-05 |
| KR100371505B1 (ko) | 2003-02-06 |
| KR20000077409A (ko) | 2000-12-26 |
| TW500956B (en) | 2002-09-01 |
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