KR100530558B1 - 시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및액티브 매트릭스 장치 - Google Patents

시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및액티브 매트릭스 장치 Download PDF

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KR100530558B1 KR10-2004-0004689A KR20040004689A KR100530558B1 KR 100530558 B1 KR100530558 B1 KR 100530558B1 KR 20040004689 A KR20040004689 A KR 20040004689A KR 100530558 B1 KR100530558 B1 KR 100530558B1
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Abstract

예를 들어, 액티브 매트릭스 액정 표시장치용 스캔 및 데이터 라인 드라이버에서 사용되는 시프트 레지스터가 제공된다. 이 시프트 레지스터는 X 스테이지를 포함하며, 이 X는 3보다 큰 정수이다. 클록 신호 발생기는 Y 위상 클록 신호를 공급하고, 여기서 Y는 2보다 크다. 각 스테이지는 플립플롭 및 논리 회로를 포함하며, 선행하는 스테이지 출력으로부터의 세트 인에이블 신호를 즉시 수신한다. 양방향 동작을 제공하기 위해, 또한, 중간 스테이지의 각각은 후속되는 스테이지 출력으로부터의 세트 인에이블 신호를 즉시 수신한다. 클록 신호 발생기는 시프트 레지스터 동작을 위한 첫번째 순서로 순방향으로 그리고 시프트 레지스터 동작을 위한 반대 순서로 역방향으로 클록 펄스를 공급한다.

Description

시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및 액티브 매트릭스 장치{SHIFT REGISTER, DRIVER FOR ACTIVE MATRIX DEVICE, AND ACTIVE MATRIX DEVICE}
본 발명은 시프트 레지스터에 관한 것이다. 이러한 시프트 레지스터는, 예를 들어, 액티브 매트릭스 표시장치에서 행 및/또는 열 선택 신호를 발생하도록 표시장치용 구동 회로에서 사용될 수 있다. 또한, 본 발명은 그러한 레지스터를 비롯한 액티브 매트릭스 장치용 드라이버, 그러한 드라이버를 비롯한 액티브 매트릭스 장치, 및 액정 표시장치와 같은 표시장치에 관한 것이다.
도 1은 예를 들어, N개 행과 M개 열 화소(픽셀)로 이루어지는 액티브 매트릭스(1)를 포함하는, 전형적인 액정 타입의 액티브 매트릭스 표시장치를 도시한다. 열은 M-위상 클록 발생기를 구비하는 데이터 라인 드라이버(2)에 접속된 M개 열 전극에 접속된다. 행은 N-위상 클록 발생기를 구비하는 스캔 라인 드라이버(3)에 접속된 N개 행 전극에 접속된다. 이러한 타입의 전형적인 표시장치에서, M-위상 클록 발생기는 한번에 하나의 행씩 액티브 매트릭스(1)를 리프레시하기 위한 입력 데이터를 샘플링하도록 데이터 레이트로 클록 펄스를 생성해야 한다. N-위상 클록 발생기는 매 행마다 액티브 매트릭스(1)를 리프레시위한 스캔 라인을 한번에 하나씩 구동하도록 스캔 레이트로 펄스를 생성해야 한다.
데이터가 좌측으로부터 우측으로의 데이터 라인으로 샘플링되고, 스캔 라인이 액티브 매트릭스(1)의 최상위측으로부터 최하위측으로 구동되도록 하는 것이 이러한 타입의 표시장치의 정상적인 동작이다. 드라이버(2, 3)가 차지하는 영역을 줄이거나 최소화하는 것이 바람직하다. 예를 들어, 이들 드라이버가 패널 표시장치의 기판 상에 집적되면, 그 패널용으로 보다 작은 베젤 크기를 이용할 수 있게 된다. 이에 더하여 또는 다른 방법으로, 패널 크기를 증가시키지 않고 추가 회로를 집적할 수 있게 된다.
일부 응용에 있어서는, 데이터가 우측으로부터 좌측으로의 데이터 라인으로 샘플링되고/되거나, 스캔 라인이 액티브 매트릭스(1)의 최하위측으로부터 최상위측으로 구동되도록, 데이터 및/또는 스캔 펄스의 순서를 역으로 할 수 있는 것이 바람직하다. 예를 들어, 이를 통해서 화상 데이터를 표시장치에 공급하는 데이터 버퍼에 추가 메모리를 필요로 하지 않고 화상 왜곡의 위험 없이 화상을 반전, 반사, 또는 회전시킬 수 있다. 이러한 구성의 공통적인 응용은, 호스트 장치에서 보다 잘 맞도록 제조된 후에 표시장치 패널의 회전이 가능하도록 한 것이다.
도 1의 드라이버(2, 3)에서 사용하는데 적절한 것으로 공지된 타입의 다상 클록 발생기는, 캐스케이드 D-타입 플립플롭 형태인 시프트 레지스터를 포함한다. 이 시프트 레지스터는 플립플롭의 체인을 따라 단일 저장 논리 상태를 전달하도록 클록에 의해 제어된다. 예를 들어, 도 2는 그러한 시프트 레지스터의 5개 출력(OUT1 내지 OUT5)에서 나타나는 파형의 일예를 도시한다. 이들 5개의 위상 클록 펄스는 그 출력 상에서 차례로 나타나며 서로 중첩되지 않는다. 도 3은 연속적인 클록 펄스의 쌍 간에 중첩이 존재하는 다른 구성을 도시한다.
도 4는 그러한 응용에 적절하며 GB2 345 207에 개시되어 있는 시프트 레지스터의 다른 타입을 도시한다. 이 간략화된 예에서, 시프트 레지스터는 5개의 스테이지를 포함하며, 각 스테이지는 리셋-세트 플립플롭(11 - 15) 및 게이트 회로(16 - 20)를 포함하며, 이러한 각 게이트 회로는 상보 클록 펄스(CK, CKB)를 수신한다. 각 게이트 회로는 동일한 스테이지의 플립플롭(RSFF)으로부터의 상보 출력(Q, QB)을 수신하기 위한 상보 입력(G, B)을 구비하며, 상보 클록 입력(CK, CKB)을 구비한다. 제1, 제3 및 제5 스테이지에서, 게이트 클록 입력(CK, CKB)은 클록 신호(CK, CKB)를 각각 수신하는 한편, 제2 및 제4 스테이지에서, 클록 입력(CK, CKB)은 클록 신호(CKB, CK)를 각각 수신한다.
시프트 레지스터의 중간 스테이지에서, 게이트 회로의 출력(O)은, 시프트 레지스터의 출력을 포함하고, 또한 선행하는 스테이지의 플립플롭의 리셋 입력(R)에 그리고 후속하는 스테이지의 플립플롭의 세트 입력(S)에 공급된다. 게이트 회로가 인에이블되면, 제1, 제3, 및 제5 스테이지의 게이트 회로(16, 18, 20)는 클록 신호(CK)의 상승 에지에 응답하여 하이 상태를 자신들의 출력(O)에 공급하는 반면, 제2 및 제4 스테이지의 게이트 회로(17, 19)는 클록 신호(CK)의 하강 에지에 응답한다.
동작시, 예를 들어, 제2 스테이지의 플립플롭(12)이 세트되면, 이 플립플롭의 직접 또는 비반전(non-inverting) 출력(Q)은 논리 하이 레벨에 있는 반면, 이 플립플롭의 반전된 또는 상보 출력(QB)은 논리 로우 레벨에 있게 되어, 게이트 회로(17)가 인에이블된다. 클록 신호(CK)의 다음 하강 에지의 도달에 응답하여, 게이트 회로(2)는 하이 상태를 자신의 출력(O)에 전달하고, 이것은 플립플롭(13)을 세트하며 플립플롭(11)을 리셋한다. 플립플롭(13)에 의해 게이트 회로(18)가 인에이블되며 이제 이 게이트 회로(18)는 클록 신호(CK)의 다음 상승 에지에서 플립플롭(14)을 세트하고 플립플롭(12)을 리셋한다.
도 4에 도시한 시트프 레지스터가 발생하는 출력 신호는 연속하는 출력 펄스 간에 중첩되는 다상 클록을 형성한다. 시프트 레지스터의 응용에 따라, 이러한 중첩을 이용하거나 제거하여도 된다.
이러한 타입의 시프트 레지스터는, 예를 들어 송신 게이트를 이용하여 세트 및 리셋 신호의 전달 방향을 제어함으로써 양방향으로 만들어진다. 그러나, 이는 트랜지스터를 추가로 필요로 하며 그 시프트 레지스터의 길이를 따라 연장되는 업/다운 제어 라인을 필요로 한다.
미국특허번호 제5,410,583호, 제6,339,631호, 및 제6,345,085호는, 각 스테이지가 클록 신호중 하나를 자신의 출력에 전달하는 시프트 레지스터의 구성에 입력 다상 클록 신호가 공급되는 다른 구성을 개시하고 있다. 각 스테이지는 선행하는 스테이지의 출력에 의해 인에이블되며 클록의 다른 클록 신호에 의해 디스에이블된다. 이러한 구성은, 비교적 컴팩트하지만 nMOS 패스 트랜지스터에 의존하며, 사용되는 집적 기술에 따라 이러한 트랜지스터는 상보 송신 게이트로 대체될 수 있으며, 이에 따라 그러한 시프트 레지스터의 크기를 증가시킨다. 양방향 동작을 제공하는 기술은 개시되어 있지 않다.
미국특허번호 제5,859,630호는 양방향 동작이 가능한 유사한 타입의 구성을 개시하고 있다. 다상 클록 입력 상에 클록 펄스가 나타나는 순서는 시프트 레지스터의 시프팅 방향을 결정한다. 이러한 기술은 시프팅 방향을 제어하기 위한 송신 게이트를 필요로 하지 않지만, 각 스테이지는, 단일 트랜지스터가 신호를 전달하도록 제어하는 2개의 병렬 제어 회로를 필요로 한다는 점에서 더 복잡해진다. 또한, 각 스테이지는 선행하는 2개 스테이지 및 후속하는 2개 스테이지에 접속되어야 함으로 추가 접속이 필요하게 된다.
본 명세서에서 "리셋-오버-세트 플립플롭 회로"라는 용어는, 리셋이 세트보다 우선 순위를 갖는 플립플롭으로서 동작하는 임의의 회로를 의미한다. 따라서, 리셋 입력에서 액티브 리셋 신호가 존재할 때, 이 플립플롭은 세트 입력에서 리셋되거나 신호의 상태에 관계없이 리셋 상태를 유지한다. 세트 입력에서 액티브 세팅 신호가 수신되면, 플립플롭은 그 리셋 입력에서 액티브 리셋 신호가 없는 경우에만 세트된다(이것은 리셋 입력에서 인액티브 리셋 신호에 등가이다).
본 발명의 제1 태양에 따르면, X 스테이지(31 - 35) 및 Y 클록 입력(CK1 - CK3)를 포함하는 시프트 레지스터를 제공하며, 여기서 X는 3보다 큰 정수이고 Y는 2보다 큰 정수이고, 각 x번째 스테이지(32 - 35)는 (x-1)번째 스테이지(31 - 34)의 출력(Q, QB)으로부터의 세트 인에이블 신호를 수신하도록 구성된 플립플롭 및 논리 회로(36 - 50)를 구비하며, 각 x에 대하여 1 < x ≤X가 성립하는 것을 특징으로 하며, 그리고 세트 인에이블 신호가 존재하는 경우 y번째 클록 입력(CK1 - CK3)에서 클록 신호의 제1 레벨 또는 리딩 에지에 응답하여 세트되도록, 그리고 각 y에 대하여 y번째 클록 입력(CK1 - CK2)에서 클록 신호의 제2 레벨 또는 트레일링 에지에 응답하여 리셋되도록, 각 (nY + y)번째 스테이지(31 - 35)가 구성되는 것을 특징으로 하고, 여기서 O < y ≤Y이고 n이 음이 아닌 정수이다.
제1 스테이지는 시작 펄스 입력으로부터 시작 펄스를 수신하도록 구성되어도 된다.
각 플립플롭 및 논리 회로는 상기한 바와 같은 리셋-오버-세트 플립플롭 회로를 구비하여도 된다. 이 리셋-오버-세트 플립플롭 회로는 리셋-세트 플립플롭, 및 AND 게이트를 구비하여도 되며, 여기서 AND 게이트는 그 플립플롭의 세트 입력에 접속된 출력, y번째 클록 입력에 접속된 제1 입력, 및 (x-1)번째 스테이지의 출력에 접속된 제2 입력을 갖는다.
리셋-오버-세트 플립플롭 회로는 y번째 클록 입력에 접속된 상보 리셋 입력을 구비하여도 된다.
각 스테이지는 리셋 신호의 레벨을 시프팅하기 위한 레벨 시프터를 구비하여도 된다.
레지스터는, Y개의 클록 입력에 각각 접속된 Y개의 다상 출력을 갖는 클록 신호 발생기를 구비하여도 된다. 이 클록 신호 발생기는, 서로 중첩되며 인접하는 위상 쌍으로 된 클록 신호를, 다상 클록 신호에 공급하도록 구성되어도 된다. 인접하지 않은 위상의 클록 신호는 중첩되지 않아도 된다.
각 x번째 스테이지는 (x+1)번째 스테이지의 출력으로부터의 세트 인에이블 신호를 수신하도록 구성되어도 된다. x번째 스테이지는 시작 펄스 입력으로부터의 시작 펄스를 수신하도록 구성되어도 된다. 리셋-오버-세트 플립플롭 회로는, AND 게이트의 제2 입력에 접속된 출력 및 (x-1)번째와 (x+1)번째 스테이지의 출력에 접속된 입력을 갖는 OR 게이트를 구비하여도 된다.
클록 신호 발생기는 제1 내지 Y번째 클록 입력의 각각에 또는 Y번째 클록 입력 내지 제1 클록 입력의 각각에 클록 펄스를 차례로 공급하도록 제어가능하다.
클록 신호 발생기는 클록 입력에 인액티브 클록 신호를 동시에 공급하도록 제어가능하다.
클록 신호 발생기는 클록 입력에 액티브 클록 신호를 동시에 공급하도록 제어가능하다.
레지스터는 스테이지로부터의 중첩하는 출력 펄스를 비중첩(non-overlapping) 펄스로 변환하는 구성을 구비하여도 된다. 이 구성은, 타이밍 펄스를 발생하는 펄스 발생기, 및 X개의 논리 회로를 구비하여도 되며, 여기서 각 타이밍 펄스는 스테이지의 각 출력 신호의 상승 에지 후의 상승 에지 및 각 출력 신호의 하강 에지 전의 하강 에지를 갖고, x번째 논리 회로의 각각은 타이밍 펄스와 x번째 스테이지의 출력 신호에 대하여 논리 AND 연산을 수행하도록 구성된다. 각 타이밍 펄스의 상승 에지는 각 출력 신호에 선행하는 출력 신호의 하강 에지 후에 발생할 수 있고, 각 타이밍 펄스의 하강 에지는 각 출력 신호를 뒤따르는 출력 신호의 상승 에지 전에 발생할 수 있다.
그 대안으로, 그 구성은, 복수의 논리 회로를 구비하여도 되며, 여기서 x번째 논리 회로의 각각은 x번째 스테이지의 직접 출력, 및 (x-1)번째와 (x+1)번째 스테이지의 반전 출력에 대하여 논리 AND 연산을 수행하도록 구성된다. 또다른 대안으로, 그 구성은 복수의 논리 회로를 구비하여도 되며, 여기서 x번째 논리 회로의 각각은 x번째 스테이지의 직접 출력, 및 (x-1)번째 또는 (x+1)번째 스테이지의 반전 출력에 대하여 논리 AND 연산을 수행하도록 구성된다.
레지스터는 스테이지로부터의 출력 펄스를 동시 펄스 그룹으로 변환하는 구성을 구비하여도 된다. 이 구성은 타이밍 펄스를 발생하는 펄스 발생기, 및 X개의 논리 회로를 구비하여도 되며, 여기서 각 타이밍 펄스는 스테이지의 각 그룹의 출력 펄스와 중첩되며, 각 x번째 논리 회로는 타이밍 펄스와 x번째 스테이지의 출력 펄스에 대하여 논리 AND 연산을 수행하도록 구성된다. 각 타이밍 펄스의 상승 에지는 각 그룹의 모든 출력 신호의 상승 에지 후에 발생할 수 있고, 각 타이밍 펄스의 하강 에지는 각 그룹의 모든 출력 신호의 하강 에지 전에 발생할 수 있다.
Y는 3이어도 된다.
클록 입력의 각각은 상보 클록 신호를 수신하기 위한 상보 입력이어도 된다.
레지스터는 CMOS 집적 회로를 구비하여도 된다.
본 발명의 제2 태양에 따르면, 본 발명의 제1 태양에 따른 레지스터를 포함하는, 액티브 매트릭스 장치용 드라이버를 제공한다.
본 발명의 제3 태양에 따르면, 본 발명의 제2 태양에 따른 적어도 하나의 드라이버를 포함하는, 액티브 매트릭스 장치를 제공한다.
이 장치는 액정 표시장치를 포함해도 된다.
따라서, 예를 들어, 공지된 시프트 레지스터 영역보다 작은 집적 회로 영역을 필요로 하는 비교적 컴팩트한 시프트 레지스터를 제공할 수 있다. 양방향에 관한 실시예에서, 멀티플렉서가 신호 방향을 제어할 필요가 없으며 이에 따라 그러한 멀티플렉서를 제어하기 위한 접속이 필요없다. 각 플립플롭 회로는 하나의 출력을 하나의 스테이지 또는 이 스테이지에 이웃하는 스테이지에만 공급하는데 필요하다. 또한, 양방향 시프팅을 제공하기 위해 큰 회로 블록을 복제할 필요가 없다.
시프트 레지스터의 스테이지 수에 따라, 시작 펄스를 수신하기 위해 어느 쪽 단부를 접속해야 하는지를 제어할 필요가 없다. 제1 스테이지 및 최종 스테이지가 상이한 클록 입력에 접속되면, 이들 스테이지는 시작 펄스를 수신할 수 있으며 어느 쪽 시프팅 방향에서든 정확한 동작을 얻게 된다. 제1 스테이지 및 최종 스테이지가 동일한 클록 입력에 접속되면, 시작 펄스는 시프팅 방향에 따라 이들 스테이지 간에 스위칭될 수 있고 또는 시프트 레지스터의 양쪽 또는 한쪽 단부에 더미 스테이지가 추가될 수 있다.
시프트 레지스터 출력 펄스의 중첩을 제어하는 것이 바람직한 실시예에서, 이것은 레지스터 자체 내에 추가 논리 회로부를 필요로 하지 않고 클록 신호를 조정함으로써 가능해진다. 또한, 표시장치의 하나 또는 그 이상의 드라이버 회로에서 그 시프트 레지스터가 사용될 때 유사한 기술을 이용하여 표시장치의 해상도를 제어할 수 있다. 많은 실시예에서, 비동기 리셋 구성은, 적절한 클록 신호를 공급함으로써 얻을 수 있기 때문에 필요하지 않다.
<실시예>
액티브 하이 리셋(R) 및 세트(S) 입력을 갖는 표준 RS 플립플롭은 다음의 진리값(truth) 표에 따라 동작한다.
R S Qn
0 0 Qn-1
0 1 1
1 0 0
1 1 X
여기서 X는 정의되지 않거나 허용되지 않는 상태이며, 0은 논리 로우 레벨이고, 1은 논리 하이 레벨이며, Qn은 출력 상태이고, Qn-1은 이전 출력 상태이다.
액티브 하이 리셋 및 세트 입력을 갖는 리셋-오버-세트 플립플롭은 다음의 진리값 표에 따라 동작한다.
R S Qn
0 0 Qn-1
0 1 1
1 0 0
1 1 0
본 실시예에서는 액티브 로우 리셋 액티브 하이 세트 리셋-오버-세트 플립플롭을 이용하며, 이러한 회로는 다음의 진리값 표에 따라 동작한다.
RB S Qn
0 0 0
0 1 0
1 0 Qn-1
1 1 1
리셋-오버-세트 플립플롭은 많은 상이한 방식으로 구현될 수 있으며 다양한 예가 본 실시예에서 개시된다.
설명의 편의상, 도 5는 3상 클록에 의해 제어되는 5개 스테이지의 시프트 레지스터를 도시한다. 제1 스테이지 내지 제 5 스테이지(31 ~ 35)의 각각은, 리셋-오버-세트 플립플롭의 형태를 갖고, 리셋-세트 플립플롭(RSFF; 36 ~ 40)의 각각, AND 게이트(41 ~ 45)의 각각, OR 게이트(46 ~ 50)의 각각, 및 클록 신호 발생기(51)를 구비한다. 시프트 레지스터는 클록 신호 발생기(51)의 다상 클록 출력에 대응하여 접속된 3개의 클록 입력(CK1, CK2, CK3), 및 클록 신호 발생기(51)의 출력에 대응하여 접속된 시작 펄스 입력(SP)을 구비한다.
플립플롭(36 내지 40)은, 시프트 레지스터의 출력(OUT1 내지 OUT5)을 형성하는 비반전 또는 직접 출력(Q)을 갖는다. 각 플립플롭은 해당 스테이지의 AND 게이트의 출력에 접속된 세트 입력(S), 및 적절한 클록 입력에 접속된 상보 또는 반전(액티브 로우) 리셋 입력(RB)을 갖는다. 상술하면, 제1 및 제4 스테이지의 플립플롭(36 및 39)의 반전된 리셋 입력은 제1 클록 입력(CK1)에 접속되고, 제2 및 제5 스테이지의 플립플롭(37, 40)의 반전된 리셋 입력은 제2 클록 입력(CK2)에 접속되며, 제3 스테이지의 플립플롭(38)의 반전된 리셋 입력은 제3 클록 입력(CK3)에 접속된다. 일반적으로, Y 클록 입력을 갖는 시프트 레지스터에 대하여, 각 (nY + y)번째 스테이지 시프트 레지스터 리셋 입력은 y번째 클록 입력에 접속되며, 여기서 O < y ≤Y이고 n은 음이 아닌 정수이다. 실제로, 양방향 시프트 레지스터의 정확한 동작을 위해서는 최소한 3개의 다상 클록 입력이 필요하다.
각 스테이지의 AND 게이트의 입력은 해당 스테이지의 OR 게이트의 출력에 접속되고 또한 해당 스테이지의 플립플롭의 반전된 리셋 입력에 접속된다. 각 중간 스테이지의 OR 게이트의 입력은 선행하는 스테이지 및 후속하는 스테이지의 출력에 각각 접속된다. 제1 스테이지(31)에서, OR 게이트(46)의 입력은 제2 스테이지(32)의 출력에 접속되고 시작 펄스 입력(SP)에 접속된다. 역으로, 최종 스테이지(35)의 OR 게이트(50)의 입력은 선행하는 스테이지(34)의 출력에 접속되고 시작 펄스 입력(SP)에 접속된다.
도 6 및 도 7은 순방향 및 역방향으로 시프팅하기 위한 도 5의 시프트 레지스터의 여러 회로 노드에서 발생하는 파형을 각각 도시하는 타이밍 도이다. 도 6에 도시한 바와 같이, 시작 펄스는 시작 펄스 입력(SP)에 공급되고, 이 시작 펄스와 중첩하는 제1 클록 펄스는 제1 클록 입력(CK1)에 공급된다. 이에 따라, 제1 스테이지(31)의 플립플롭(36)은 자신의 출력(OUT1)에서 출력 펄스를 공급하도록 세트된다. 출력 하이 논리 레벨 신호는 그 다음 스테이지(42)의 OR 게이트(47)에 공급되지만 이 스테이지는 제2 클록 입력(CK2)의 로우 논리 레벨 때문에 리셋 상태를 유지한다.
제2 클록 입력(CK2)이 하이 논리 레벨로 스위칭되면, 제2 플립플롭(37)의 리셋이 디스에이블되며 플립플롭(37)은 OR 게이트(47) 및 AND 게이트(42)를 통해 세트된다. 따라서, 이 플립플롭의 출력(Q)은 상승하게 된다. 제1 클록 입력(CK1)이 로우 논리 레벨로 스위칭되면, 제1 스테이지(31)의 플립플롭(36)은 리셋되고 자신의 출력은 로우 논리 레벨로 스위칭되어 제1 스테이지의 출력 펄스의 종료를 마킹하게 된다.
이러한 동작이 반복되어 시프트 레지스터에서의 시작 펄스가 스테이지마다 각 클록 펄스만큼 효율적으로 시프팅되면서 도 6에 도시한 바와 같이 대응하는 출력 펄스가 중첩한다. 상술하면, 연속 쌍의 출력 펄스는 서로 중첩하지만 비연속(non-consecutive) 쌍의 출력 펄스는 중첩하지 않는다. 각 출력 펄스의 상승 에지 및 하강 에지는 클록 펄스의 상승 에지 및 하강 에지에 의해 트리거된다.
도 7은 시프트 레지스터의 역방향 동작을 위해 발생하는 신호를 도시한다. 이 경우, 제5 스테이지 또는 최종 스테이지(35)의 플립플롭(40)에서의 시작 펄스를 입력하는 제1 클록 펄스는 제2 클록 입력(CK2)에 공급된다. 클록 펄스 순서는 도 6에 도시한 순서와 반대이며, 이에 따라 각 중간 스테이지마다 역방향 시프팅 방향에 대하여 각 플립플롭이 인접하는 더 높은 차수의 스테이지에 의해 세트되고 인접하는 더 낮은 차수의 스테이지에 의해 리셋되어, 시작 펄스가 최종 스테이지(35)로부터 제1 스테이지(31)로 클록 펄스와 동기하여 점진적으로 시프트된다.
클록 신호는 이전에 세트된 스테이지가 리셋되기 전에 각 스테이지가 세트되도록 충분히 중첩되어야 한다. 또한, 시작 펄스는 제1 클록 펄스의 액티브 에지와 중첩해야 하지만 후속하는 임의의 클록 펄스 액티브 에지와는 중첩되지 않아야 한다.
시프트 레지스터는 최소 3개의 클록 입력 및 3개의 클록 위상을 필요로 하지만 3개보다 많은 위상을 갖출 수도 있다. 도 8은, 각 제4번째 스테이지의 리셋 입력이 클록 입력(CK1 내지 CK4)에 각각 접속되는 제1 내지 제4, 제5 내지 제8, 제9 내지 제12 등의 스테이지와 동일한 클록 입력에 접속되는 시프트 레지스터와 함께 사용될 수 있는 4상 클록을 도시한다. 클록 위상의 순서를 역으로 하고 제1 클록 펄스를 최종 스테이지에 공급함으로 인해 상기한 바와 같은 역방향 시프팅이 발생한다.
도 9에 도시한 시프트 레지스터는 도 5에 도시한 시프트 레지스터와 비교하여 플립플롭(36 내지 40)의 각각이 리셋-오버-세트 플립플롭을 구비하여 AND 게이트(41 내지 45)가 불필요하여 생략되어 있다는 점에서 상이하다. 플립플롭(36 내지 40)의 각 반전된 리셋 입력(RB) 상의 논리 로우 레벨 신호는 스테이지를 리셋하여 세트되는 것을 방지한다. 세트-입력(S) 상의 하이 논리 레벨 신호는 그 스테이지의 리셋 입력(RB) 상의 하이 논리 레벨과 일치하게 되면 그 스테이지를 세트만 하게 된다.
도 10은 OR 게이트(46)의 기능이 인에이블 입력(EN1 및 EN2)에 의해 플립플롭에 내장된 시프트 레지스터를 도시한다. 도 11은 도 10의 시프트 레지스터의 전형적인 스테이지(31)를 보다 상세히 도시한다. 이 스테이지는 n형 트랜지스터(60 내지 65) 및 p형 트랜지스터(66 내지 69)를 구비하는 상보 절연 게이트 금속 산화물 반도체 박막 트랜지스터에 의해 구현된다. 트랜지스터(60, 61)의 각각의 게이트는 인에이블 입력(EN1, EN2)에 접속된다. 트랜지스터(60, 61)의 소스는 네거티브 공급 라인(vss)에 접속되는 반면, 이들 트랜지스터의 드레인은 트랜지스터(62)의 소스에 접속된다. 클록 입력(CK)은 트랜지스터(62, 66, 63, 68)의 게이트에 접속된다. 트랜지스터(66)의 드레인은 트랜지스터(62)의 드레인에 접속되고, 트랜지스터(66)의 소스는 파지티브 공급 라인(vddd)에 접속된다.
트랜지스터(62, 66)의 각각의 드레인은 트랜지스터(64, 67)의 드레인, 트랜지스터(65, 69)의 게이트, 및 반전된 출력(QB)에 접속된다. 트랜지스터(63, 64, 67, 68)는 공급 라인(vss)과 공급 라인(vddd) 사이에서 직렬로 접속된다. 트랜지스터(64, 67)는 상보 인버터로서 동작한다.
트랜지스터(65, 69)는 공급 라인(vss)과 공급 라인(vddd) 사이에 직렬로 배열되고 상보 인버터로서 동작한다. 트랜지스터(65, 69)의 드레인은 트랜지스터(64, 67)의 게이트, 및 직접 출력(Q)에 접속된다. 따라서, 플립플롭은 입력 게이팅 구성을 갖는 교차 접속 쌍을 이루는 인버터로서 구성된다.
도 12는 도 10에 도시한 시프트 레지스터에 사용하기 적절한 스테이지(31)의 다른 예를 도시한다. 이 스테이지는 저 전압 액티브-로우 클록 신호와 함께 사용하기에 적절하며 클록 신호(CKB)용 단일-종단 레벨 시프터를 구비한다.
또한, 도 12에 도시한 스테이지는 트랜지스터(65, 69)에 의해 형성된 상보 인버터를 구비한다. 또한, 인에이블 입력(EN1, EN2)의 각각은 n형 트랜지스터(60, 61)의 게이트에 공급된다. 트랜지스터(60, 61)의 소스 및 또다른 n형 트랜지스터(70)의 소스는 반전된 클록 입력(CKB)에 접속되는 한편, 이들 트랜지스터의 드레인은 트랜지스터(65, 69)의 게이트에 접속되고 트랜지스터(71)의 드레인에 접속되며, 이 트랜지스터(71)의 게이트는 네거티브 공급 라인(vss)에 그리고 소스는 파지티브 공급 라인(vddd)에 접속된다. 트랜지스터(70)의 게이트는 출력(Q)에 접속된다.
인에이블 입력(EN1, EN2) 상에 논리 하이 레벨이 존재할 때, 플립플롭은 클록 입력(CKB)에서 논리 로우 레벨에 의해 세트되고 출력(Q)은 하이 논리 레벨로 스위칭된다. 이것은 출력(Q)으로부터 트랜지스터(70)의 게이트로의 피드백에 의해 유지되어 그 상태는 인에이블 신호가 부재일 때 유지된다. 클록 신호(CKB)가 하이 논리 레벨로 스위칭되면, 플립플롭은 리셋된다. 출력(Q)은 레벨 시프터의 트랜지스터(70)로 피드백되기 전에 버퍼링될 수 있다. (클록 신호의 상보 신호가 아닌) 하나의 클록 신호만이 필요하며 하이 논리 레벨 클록 신호는 어떠한 비동기 리셋 구성이 필요하지 않도록 플립플롭의 리셋을 보장한다.
도 13은, 도 12에 도시한 스테이지와 유사한 방식으로 기능을 갖지만 트랜지스터(72, 73)를 구비한 출력 인버터와, 인에이블 입력과 3개 입력 NAND 게이트(75)에 공급되는 피드백 신호가 추가된 스테이지(31)를 도시하며, 그 출력은 트랜지스터(70)의 게이트에 접속된다. 이러한 구성은 레벨 시프터가 더 밸런싱되는 이점을 갖는다. 상술하면, 하나의 풀다운 트랜지스터(70)만이 존재하는 반면, 도 12의 구성에서는, 2개의 풀다운 트랜지스터(70과 61, 또는 70과 60)가 한번에 동작가능하다.
도 14는, 플립플롭(36 내지 40)이 3개의 위상 상보 클록 입력(CK1, CK1B; CK2, CK2B; CK3, CK3B)에 접속된 상보 클록 입력(CK, CKB)을 갖는다는 점에서 도 10에 도시한 시프트 레지스터와 상이한 시프트 레지스터를 도시한다. 도 15에 도시한 스테이지는, 인버터(72, 73)가 생략되어 있고 레벨 시프터가 트랜지스터(70, 71) 및 트랜지스터(76, 77, 78)를 구비한 이중-종단 레벨 시프터라는 점에서 도 13에 도시한 스테이지와 상이하다. 게이트(75)의 출력은 트랜지스터(76, 77)의 게이트에 접속되고, 각 트랜지스터의 소스는 네거티브 공급 라인(vss) 및 파지티브 공급 라인(vddd)에 접속된다. 트랜지스터(76, 77, 78)의 드레인은 서로 접속되고 트랜지스터(70, 78)의 게이트에 함께 접속된다. 트랜지스터(78)의 소스는 직접 클록 입력(CK)에 접속된다. 이러한 구성은, 프로세스 변동에 대하여 레벨 시프팅 동작이 단일-종단 레벨 시프터보다 빠르고 더 로버스트하다는 이점을 갖는다.
도 16에 도시한 스테이지(31)는 저 전압 상보 클록 신호와 함께 사용하기 위한 2개의 단일-종단 레벨 시프터를 구비한다. 세트 및 리셋 기능은 모두, 반전된 클록 입력(CKB)에서 로우 논리 레벨이 스테이지를 세트하고, 클록 입력(CK)에서 로우 논리 레벨이 그 스테이지가 이미 세트되어 있다면 그 스테이지를 리셋하는, "액티브 로우"이다. 비동기 리셋(OB)이 또한 필요하다.
비동기 리셋 입력(OB)은 트랜지스터(71)의 게이트에 접속되고 트랜지스터(80)의 게이트에 접속되며 이 트랜지스터(80)의 소스는 네거티브 공급 라인(vss)에 그리고 그 드레인은 트랜지스터(72)의 소스에 접속된다. 반전된 출력(QB)은 트랜지스터(82)의 게이트에 접속되고, 이 트랜지스터의 소스는 파지티브 공급 라인(vddd)에 접속되며 그 드레인은 트랜지스터(81)의 게이트에 접속된다. 트랜지스터(81)의 드레인은 직접 출력(Q)에 접속되고 그 소스는 클록 입력(CK)에 접속된다. 교차 접속 인버터는 트랜지스터(72, 73과 65, 69)에 의해 형성되며, 레벨 시프팅 및 OR 구성은 상기한 바와 같이 트랜지스터(60, 61)에 의해 제공된다.
상기한 바와 같이, 상기한 시프트 레지스터의 출력 펄스는 클록 신호와 거의 동일한 양만큼 중첩한다. 이러한 중첩이 적절한 응용에 이용될 수 있지만, 이 중첩은, 도 1에 도시한 스캔 라인 드라이버(3)와 같이 비중첩(non-overlapping) 다상 클록 신호를 요구하는 다른 응용을 위한 도 17에 도시한 구성에 의해 제거될 수 있다. 이 구성은, 시프트 레지스터로부터의 각 위상 출력의 실제 펄스폭을 결정하기 위한 펄스폭 제어 신호로서 기능하는 펄스를 공급하는 출력(PWC)을 갖는 타이밍 펄스 발생기(85)를 포함한다. 출력(PWC)은 AND 게이트(86 내지 90)의 제1 입력에 접속되고, 그 제2 입력은 플립플롭(36 내지 40)의 출력에 각각 접속된다. 게이트(86 내지 90)의 출력은, 출력(SL1 내지 SL5)을 각각 형성하고, 액티브 매트릭스에 스캔 신호를 공급하는데 사용될 수 있다.
도 17에 도시한 구성의 동작을 나타내는 타이밍 도는 도 18에 도시되어 있다. 각 시프트 레지스터 출력(OUT1 내지 OUT6)은 신호(PWC)와 AND 논리 처리되어 다상 비중첩(multi-phase non-overlapping) 스캔 신호(SL1 내지 SL6)를 각각 제공하게 된다. 스캔 신호의 듀레이션은 신호(PWC)의 펄스폭을 변경함으로써 변경될 수 있으며, 타이밍 펄스 발생기(85)는 스캔 펄스폭의 선택이 가능하도록 제어 또는 프로그래밍될 수 있다.
도 19는 도 18에 도시한 구성과 유사한 형태의 비중첩 스캔 라인 신호(SL1 내지 SL5)를 제공하기 위해 중첩을 제거하는 다른 구성을 간략화하여 도시한다. 이 경우, 플립플롭(36 내지 40)은 직접 출력(Q) 및 반전 출력(QB)을 구비하며, 각 플립플롭의 직접 출력은 각 AND 게이트(91 내지 95)의 제1 입력에 공급되며, 이 게이트의 출력은 각 스캔 라인 신호(SL1 내지 SL5)를 공급한다. 각 게이트(91 내지 95)는 선행하는 스테이지 및 후속하는 스테이지의 반전 출력(QB)에 접속된 제2 및 제3 입력을 구비한다. 이러한 구성은, 비중첩이며 비중첩 에지를 갖는 스캔 펄스를 제공한다.
도 20은 도 19에 도시한 구성의 변형 예를 도시하며, 여기서 게이트(91 내지 95)의 각각은 2개의 입력을 갖고 제2 입력은 후속하는 스테이지의 플립플롭의 반전 출력(QB)에 접속된다. 이러한 구성은, 실질적으로 비중첩이며 일치 에지(coincident edge)를 갖는 스캔 펄스를 제공한다.
상기한 많은 실시예에서, 비동기 리셋은 불필요하며, 클록 신호 발생기(51)는, 플립플롭(36 내지 40) 모두를 리셋하도록 모든 클록 입력에 소정의 논리 레벨을 공급하도록 구성될 수 있다. 상술하면, 모든 클록 입력을 인액티브 상태로 동시에 세트하는 것은, 예를 들어 스캔 라인 드라이버에서 스캐닝 사이클을 시작하기 전에 또는 데이터 라인 드라이버에서 행 리프레시 사이클을 시작하기 전에 리셋용으로 이용될 수 있다. 반대로, 모든 클록 입력을 액티브 상태로 시작 펄스로서 동시에 세트하는 것은, 도 21에 도시한 바와 같이 모든 스테이지를 세트하는데 사용될 수 있다. 이후, 모든 스테이지가 상기한 바와 같이 리셋될 수 있다. 이것은, 예를 들어, 새로운 라인의 각각 또는 행 리프레시 사이클의 시작에서 모든 데이터 라인을 중간 데이터 값으로 프리차지하도록 데이터 라인 드라이버에서 이용될 수 있다. 클록 신호 발생기(51)는 이러한 기능을 자동적으로, 선택적으로, 또는 프로그래밍에 따라 수행하도록 구성될 수 있다.
상기한 중첩 펄스를 발생하는 실시예를 이용하여 다중 해상도 기능을 제공할 수 있는 표시장치 드라이버를 제공할 수 있다. 이것은, 클록 신호 발생기(51)에 의해 공급되는 클록 입력에서의 클록 펄스의 펄스폭을 변경함으로써, 추가 회로부를 요구하지 않고 이루어질 수 있다. 이것은 도 22의 상부에 도시되어 있다.
고 해상도 동작 모드에서, 시프트 레지스터는 예를 들어 도 6 및 도 7을 참조하여 상기한 바와 같이 동작되어, 이 시프트 레지스터의 출력 신호 간에 비교적 작은 중첩이 존재한다. 도 22의 상부에 도시한 바와 같이 확장된 클록 펄스(CK1 내지 CK3)를 공급함으로써 해상도는 감소될 수 있으며, 이 예에서, 시프트 레지스터 출력은 쌍 단위로 효과적으로 액티베이트된다. 데이터 드라이버 및 스캔 드라이버가 모두 이 모드에서 동작하면, 표시 해상도는 1/4로 감소되며, 예를 들면 VGA로부터 QVGA로 된다. 이 경우, 출력 펄스 쌍 간의 중첩은 확장되어, 예를 들어, 출력 펄스(OUT1 및 OUT2)의 상당한 중첩이 발생한다. 데이터 라인 드라이버에서 데이터가 사용될 때, 래치되는 이 데이터는 출력 펄스(OUT1 및 OUT2)의 하강 에지에 걸쳐 일정하게 유지되어야 하며 이후 출력 신호(OUT3 및 OUT4)의 하강 에지 전에 변경되어야 한다. 이 타이밍을 채용함으로써, 데이터의 아이템은 데이터 라인 쌍 상으로 래치된다.
도 22에 도시한 기술은 도 17에 도시한 구성과 함께 이용할 수 있어, 출력 펄스의 쌍이 동일한 타이밍을 갖고 각 쌍의 하강 에지가 그 다음 쌍의 상승 에지 전에 발생한다. 도 22의 하부는 도시한 파형을 갖는 타이밍 펄스 발생기(85)로부터의 PWC 신호와 상부에 도시한 신호로 구현되는 방식을 도시하고 있다.
상기한 실시예는, 양방향에 관한 것이며, 발생기(51)에 의해 공급되는 클록 펄스의 순서에 따라 시프트 레지스터의 최종 스테이지 측으로 또는 제1 스테이지 측으로 시작 펄스를 시프팅할 수 있다. 그러나, 단방향 시프트 레지스터를 제공할 수도 있으며 도 23은 이러한 레지스터의 일예를 도시한다. 이 시프트 레지스터는 도 5에 도시한 것과 동일한 형태이지만 각 스테이지(32 내지 35)는 선행하는 스테이지(31 내지 34)로부터만 각각 세팅 신호를 수신한다. 따라서, OR 게이트(46 내지 50)는 불필요하여 도 23의 시프트 레지스터에 생략되어 있다.
도 23의 시프트 레지스터의 동작은, 도 6에 도시한 파형을 갖는 순방향에 있어서 도 5에서의 시프트 레지스터의 동작과 동일하다. 따라서, 클록 입력(CK1)에서의 제1 클록 펄스는 시작 펄스(SP1)를 클록하여 제1 스테이지(31)의 플립플롭(36)내에 입력된다. 플립플롭(36)의 Q 출력은 논리 하이 레벨로 스위칭되고 이 신호는 제2 스테이지(32)의 AND 게이트(42)의 제1 입력에 공급된다. 그러나, 제2 클록 입력(CK2)에서의 클록 신호는 논리 로우 레벨이어서 게이트(42)가 논리 하이 레벨을 플립플롭(37)의 세트 입력(S)에 전달하는 것이 방지되며 플립플롭(37)을 리셋 상태로 유지한다.
제2 클록 입력(CK2)에서의 클록 신호가 논리 하이 레벨로 되면, 플립플롭(37)의 액티브 로우 리셋 입력(RB)은 더 이상 이 플립플롭을 리셋으로 유지하지 못한다. 게이트(42)의 양측 입력은 논리 하이 레벨에 있어서 논리 하이 레벨 신호는 플립플롭(37)의 액티브 하이 세트 입력(S)에 공급되고, 이에 따라 그 플립플립이 세트되며 자신의 출력(Q)에서 논리 하이 레벨을 공급하게 된다. 제1 클록 입력(CK1)에서의 신호 레벨이 논리 로우 레벨로 되면, 제1 플립플롭(36)은 리셋되며 그 출력(Q)은 논리 로우 레벨로 스위칭되어 출력(OUT1)에서의 출력 펄스의 종료를 마킹하게 된다. 이후, 이 이벤트 사이클이 각 클록 펄스마다 반복되어 출력(OUT1 내지 OUT5)은 중첩 클록 펄스를 차례로 발생시키며 이 때 시작 펄스는 시프트 레지스터의 최종 스테이지 측으로 효율적으로 시프팅된다.
다른 양방향 실시예는 상기한 바와 유사하게 수정되어 단방향 시프트 레지스터를 제공한다.
도 24는 저 전압 클록 신호를 수용할 수 있는 또다른 단방향 시프트 레지스터를 도시하며, 도 25는 그 시프트 레지스터의 복수의 스테이지 중의 하나를 보다 상세히 도시한다. 스테이지(36 내지 40)의 각각은 상보 출력(Q, QB), 클록 입력(CK), 및 반전 입력(ENB) 및 반전 제로잉 입력(ZEROB)을 구비한다. 각 인에이블 입력(ENB)은 선행하는 스테이지의 상보 출력(QB)에 접속된다. 각 제로잉 입력(ZEROB)은 선행하는 스테이지 전의 스테이지의 상보 출력에 접속된다. 따라서, 각 스테이지는. 선행하는 스테이지 전의 스테이지가 세트되면 제로화되고 선행하는 스테이지가 인에이블되면 인에이블된다. 도 25는 (31)과 같은 스테이지 중의 하나를 보다 상세히 도시한다. 트랜지스터(65 및 69)에 의해 형성된 상보 인버터에 더하여, 이 스테이지는 n형 트랜지스터(100 내지 104), p형 트랜지스터(105 내지 108), 인버터(109 내지 111), 및 커패시터(112)를 구비한다. 트랜지스터(105 내지 107)는, 자신의 소스가 파지티브 공급 라인(vddd)에 접속되고 자신의 드레인이 서로 접속되어 트랜지스터(108)의 소스에 접속된 형태로 병렬로 접속된다. 트랜지스터(105 내지 107)의 게이트는 제로잉 입력(ZEROB), 인에이블 입력(ENB), 및 상보 출력(QB)에 각각 접속된다. 또한, 제로잉 입력(ZEROB)은 인버터(109)의 입력에 접속되고, 이 인버터의 출력은 트랜지스터(100, 104)의 게이트에 접속된다. 트랜지스터(101)의 게이트는 상보 출력(QB)에 접속되고 트랜지스터(100, 101)는 트랜지스터(102, 108)의 게이트와 드레인 간에 직렬로 접속된다. 트랜지스터(102)의 게이트는 커패시터(112)에 의해 클록 입력(CK)에 접속되고 트랜지스터(102)의 소스는 네거티브 공급 라인(VSS)에 접속된다.
트랜지스터(102, 108)의 드레인은 트랜지스터(65, 69)의 게이트에 접속되고 트랜지스터(105 내지 107)의 드레인은 트랜지스터(69)의 소스에 접속된다. 트랜지스터(65, 69)의 드레인은 트랜지스터(103, 104)의 드레인과 캐스케이트-접속형 인버터(110, 111)에 접속되며, 이것은 상보 출력(QB) 및 직접 출력(Q)을 각각 공급한다. 트랜지스터(103, 104)의 소스는 네거티브 공급 라인(VSS)에 접속되고 트랜지스터(103)의 게이트는 리셋 입력(RST)에 접속된다.
제로잉 입력(ZEROB)이 논리 로우 레벨 상태에 있도록 액티브인 경우, 그 스테이지는 제로화되는 한편 클록 입력(CK)도 논리 로우 레벨에 있다. 트랜지스터(102, 108)에 의해 형성되는 인버터의 입력 및 출력은 서로 접속되는 한편, 전력은 트랜지스터(65와 69, 102와 108)에 의해 형성되는 인버터에 공급된다. 커패시터(112)의 상부판은 인버터(102, 108)의 스위칭-포인트 전압을 저장한다.
이전의 스테이지가 세트되면, 그 스테이지는 전원을 인버터(102, 108)에 접속함으로써 인에이블되어, 인버터의 입력은 스위칭-포인트 전압으로 복귀한다. 입력(CK)에서 클록 신호가 논리 하이 레벨로 되면, 인버터(102, 108)에 공급되는 입력 전압을 상승시키기 위해 커패시터(112) 양단에 걸쳐 전하가 주입되며, 이에 따라 그 출력이 논리 로우 레벨로 스위칭된다. 인버터(65와 69, 110과 111)는 인버터(102, 108)의 출력에서의 레벨을 참 논리값으로 복구하며, 그 이유는, 인버터(102, 108)의 입력이 파지티브 공급 전압에 도달하지 못하면, 인버터의 출력이 로우 상태로 스위칭되더라도 여전히 네거티브 공급 전압보다 높은 상태에 있을 수 있기 때문이다.
스테이지가 세트되면, 트랜지스터(107)는 인버터(102와 108, 65와 69)로의 전력을 유지한다. 트랜지스터(101)는 스위칭 오프되고 전하를 인버터(102, 108)의 입력 내에 주입한다. 후속하여 클록 신호가 논리 로우 레벨로 되면, 이에 따라 전하가 주입되고 트랜지스터(101)에 의해 인버터의 입력이 스위칭-포인트 전압보다 낮게 강하되어 그 스테이지가 리셋된다.
트랜지스터(101)는 생략되어도 된다. 그러나, 제로잉 입력(ZEROB)에서 제로잉 펄스의 트레일링 에지에 의해 전하가 주입되어, 인버터(102, 108)의 입력이 실제로 인에이블 위상의 시작에서 그 스위칭-포인트보다 약간 아래에 존재할 수 있다. 트랜지스터(101)가 존재함으로써 상스 에지가 느려지는 대신에 클록 신호의 하강 에지에 대하여 보다 빠른 응답이 가능하다.
도 26은 도 24에 도시한 시프트 레지스터의 양방향 예를 도시한다. 각 n번째 스테이지는, 시프팅 방향에 따라 (n-2)번째 또는 (n+2)번째 스테이지에 의해 제로화되고 (n-1)번째 또는 (n+1)번째 스테이지에 의해 인에이블된다.
복수의 스테이지 중의 하나가 도 27에 도시되며, 이 스테이지는 인버터(109)가 NAND 게이트(115)로 대체된 점에서 도 25의 것과 다르며, 여기서 이 게이트의 입력은 제로잉 입력(ZEROB1, ZEROB2)에 접속되고, 트랜지스터(105, 106)의 게이트는 인에이블 입력(ENB1, ENB2)에 접속된다. 또한, 트랜지스터(116)가 트랜지스터(69)와 트랜지스터(105 내지 107) 사이에 직렬로 추가 접속되고, 여기서 이 트랜지스터(116)의 게이트는 NAND 게이트(115)의 출력에 접속된다. 또한, 3개의 직렬-접속형 트랜지스터(117)는 인버터(65, 69)의 출력과 네거티브 공급 라인 사이에 접속되고, 여기서 이 트랜지스터의 게이트는 인에이블 입력(ENB1, ENB2)과 상보 출력(QB)에 접속된다. 이러한 구성은 공지된 단방향 시프트 레지스터에 비교할 때 기판 점유 면적이 감소되는 이점을 갖는다. 따라서, 이러한 시프트 레지스터가 표시 패널의 표시 기판 상에 집적될 때, 그 패널 표시 화상 영역을 둘러싸는 패널의 크기가 감소될 수 있고, 이에 따라 표시 패널용으로 더 작은 베젤 크기를 가질 수 있다. 그 대안으로 또는 그 구성에 추가하여, 절약된 영역의 모두 또는 일부를 이용함으로써, 경우에 따라서는 그 패널 영역의 증가를 필요로 하는 회로를 추가로 집적할 수 있다.
본 발명에 따르면, 공지된 단방향 시프트 레지스터에 비교할 때 기판 점유 면적이 감소되는 이점을 갖는다. 따라서, 이러한 시프트 레지스터가 표시 패널의 표시 기판 상에 집적될 때, 그 패널 표시 화상 영역을 둘러싸는 패널의 크기가 감소될 수 있고 이에 따라 표시 패널용으로 더 작은 베젤 크기를 가질 수 있다. 그 대안으로 또는 그 구성에 추가하여, 절약된 영역의 모두 또는 일부를 이용함으로써, 그 패널 영역의 증가를 필요로 하는 회로를 추가로 집적할 수 있다.
도 1은 액티브 매트릭스 액정 표시장치의 개략적인 블록도.
도 2 및 도 3은 공지된 타입의 시프트 레지스터의 출력 신호를 나타내는 타이밍도.
도 4는 공지된 시프트 레지스터의 개략적인 블록도.
도 5는 본 발명의 일실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 6 및 도 7은 순방향 및 역방향 동작용으로 도 5의 시프트 레지스터 내에서 발생하는 파형을 나타내는 타이밍도.
도 8은 본 발명의 다른 실시예에서의 4-위상 클록을 나타내는 타이밍도.
도 9는 본 발명의 또다른 실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 10은 본 발명의 또다른 실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 11은 도 10에 도시한 시프트 레지스터의 스테이지들중 하나의 회로도.
도 12는 도 10의 시프트 레지스터에서 사용될 수 있는 스테이지의 다른 타입의 회로도.
도 13은 도 10의 시프트 레지스터에서 사용될 수 있는 스테이지의 또다른 타입의 회로도.
도 14는 본 발명의 또다른 실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 15는 도 14의 시프트 레지스터의 스테이지들중 하나의 회로도.
도 16은 도 14의 시프트 레지스터에서 사용될 수 있는 스테이지들중 또다른 타입의 회로도.
도 17은 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 간략화된 개략적인 블록도.
도 18은 도 17의 시프트 레지스터에서 발생하는 파형을 나타내는 타이밍도.
도 19는 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 간략화된 개략적인 블록도.
도 20은 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 21은 별도의 비동기 리셋 입력을 필요로 하지 않으며 데이터 라인 프리차징을 제공하는 시프트 레지스터에서 발생하는 파형을 나타내는 타이밍도.
도 22는 멀티 해상도 표시장치용 시프트 레지스터에서 발생하는 파형을 나타내는 타이밍도.
도 23은 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 24는 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 25는 도 24에 도시한 시프트 레지스터의 스테이지들중 하나의 회로도.
도 26은 본 발명의 또다른 일실시예를 구성하는 시프트 레지스터의 개략적인 블록도.
도 27은 도 26에 도시한 시프트 레지스터의 스테이지들중 하나의 회로도.
* 도면의 주요 부분에 대한 부호 설명 *
1 액티브 매트릭스 2 데이터 라인 드라이버
3 스캔 라인 드라이버 12 플립플롭
18 게이트 회로 31 제1 스테이지
32 제2 스테이지 46 OR 게이트
51 클록 신호 발생기

Claims (29)

  1. 출력과 Y 클록 입력을 갖는 복수개의 X 스테이지를 포함하는 시프트 레지스터로서,
    상기 X는 3보다 큰 정수이고 상기 Y는 2보다 큰 정수이며,
    1 < x ≤X를 만족하는 각 x에 대하여 상기 스테이지 중의 각 x번째 스테이지는, 상기 스테이지 중의 (x-1)번째 스테이지의 상기 출력으로부터 세트 인에이블 신호를 수신하도록 구성된 플립플롭과 논리 회로를 구비하며,
    상기 스테이지 중의 각 (nY + y) 번째 스테이지는, 상기 세트 인에이블 신호가 존재하는 경우 상기 클록 입력 중의 y번째 클록 입력에서 클록 신호의 제1 레벨과 리딩 에지 중의 하나에 응답하여 세트되고, O < y ≤Y를 만족하는 각 y에 대하여 상기 y번째 클록 입력에서 상기 클록 신호의 제2 레벨과 트레일링 에지 중의 하나에 응답하여 리셋되도록 구성되고,
    상기 n은 음이 아닌 정수인 것을 특징으로 하는 시프트 레지스터.
  2. 제1항에 있어서,
    시작 펄스 입력을 포함하며,
    상기 스테이지 중의 제1 스테이지는 상기 시작 펄스 입력으로부터의 시작 펄스를 수신하는 것을 특징으로 하는 시프트 레지스터.
  3. 제1항에 있어서,
    상기 플립플롭과 논리 회로의 각각은 리셋-오버-세트 플립플롭 회로를 구비하는 것을 특징으로 하는 시프트 레지스터.
  4. 제3항에 있어서,
    상기 리셋-오버-세트 플립플롭 회로는,
    세트 입력을 갖는 리셋-세트 플립플롭과,
    상기 플립플롭의 상기 세트 입력에 접속된 출력, 상기 클록 입력의 y번째 클록 입력에 접속된 제1 입력, 및 상기 (x-1)번째 스테이지의 상기 출력에 접속된 제2 입력을 갖는, AND 게이트를 구비하는 것을 특징으로 하는 시프트 레지스터.
  5. 제3항에 있어서,
    상기 리셋-오버-세트 플립플롭 회로는 상기 y번째 클록 입력에 접속된 상보 리셋 입력을 구비하는 것을 특징으로 하는 시프트 레지스터.
  6. 제1항에 있어서,
    상기 스테이지의 각각은 리셋 신호의 레벨을 시프팅하는 레벨 시프터를 구비하는 것을 특징으로 하는 시프트 레지스터.
  7. 제1항에 있어서,
    상기 Y 클록 입력에 각각 접속된 Y개의 다상 출력을 구비한 클록 신호 발생기를 포함하는 것을 특징으로 하는 시프트 레지스터.
  8. 제7항에 있어서,
    상기 클록 신호 발생기는, 다상 클록 신호에, 상기 위상 중 인접하는 위상 쌍의 상기 클록 신호를 공급하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  9. 제8항에 있어서,
    상기 위상 중의 비인접 위상의 상기 클록 신호는 비중첩되는 것을 특징으로 하는 시프트 레지스터.
  10. 제1항에 있어서,
    상기 각 x번째 스테이지는 상기 스테이지 중의 상기 (x+1)번째 스테이지로부터의 세트 인에이블 신호를 수신하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  11. 제10항에 있어서,
    시작 펄스 입력을 구비하며,
    상기 스테이지 중의 X번째 스테이지는 상기 시작 펄스 입력으로부터의 시작 펄스를 수신하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  12. 제4항에 있어서,
    상기 리셋-오버-세트 플립플롭 회로는,
    상기 AND 게이트의 상기 제2 입력에 접속된 출력과,
    상기 (x-1)번째 스테이지의 상기 출력에 그리고 상기 스테이지 중의 (x+1)번째 스테이지의 출력에 접속된 입력을 갖는 OR 게이트를 구비하는 것을 특징으로 하는 시프트 레지스터.
  13. 제7항에 있어서,
    상기 클록 신호 발생기는, 상기 제1 클록 입력 내지 상기 Y번째 클록 입력 중의 하나에, 그리고 상기 Y번째 클록 입력 내지 제1 클록 입력에, 각각 클록 펄스를 차례로 공급하도록 제어가능한 것을 특징으로 하는 시프트 레지스터.
  14. 제7항에 있어서,
    상기 클록 신호 발생기는 상기 클록 입력에 인액티브 클록 신호를 동시에 공급하도록 제어가능한 것을 특징으로 하는 시프트 레지스터.
  15. 제7항에 있어서,
    상기 클록 신호 발생기는 상기 클록 입력에 액티브 클록 신호를 동시에 공급하도록 제어가능한 것을 특징으로 하는 시프트 레지스터.
  16. 제1항에 있어서,
    상기 스테이지로부터의 중첩 출력 펄스를 비중첩 펄스로 변환하는 장치를 포함하는 것을 특징으로 하는 시프트 레지스터.
  17. 제16항에 있어서,
    상기 장치는 복수의 타이밍 펄스를 발생하는 펄스 발생기와,
    X개의 논리 회로를 구비하며,
    상기 타이밍 펄스의 각각은 상기 스테이지의 상기 출력 신호의 각각의 상승 에지 후의 상승 에지, 및 상기 각 출력 신호의 하강 에지 전의 하강 에지를 갖고,
    상기 X개의 논리 회로의 각 x번째 논리 회로는 상기 x번째 스테이지의 상기 출력 신호와 상기 타이밍 펄스에 대하여 논리 AND 연산을 수행하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  18. 제17항에 있어서,
    상기 타이밍 펄스의 각각의 상기 상승 에지는, 상기 각 출력 신호보다 선행하는 상기 출력 신호 중의 하나의 하강 에지 후에 발생하고,
    상기 타이밍 펄스의 각각의 상기 하강 에지는, 상기 각 출력 신호를 뒤따르는 상기 출력 신호 중의 다른 하나의 상승 에지 전에 발생하는 것을 특징으로 하는 시프트 레지스터.
  19. 제16항에 있어서,
    상기 스테이지의 각각은 직접 출력 및 반전 출력을 갖고,
    상기 장치는 복수의 논리 회로를 구비하며,
    상기 논리 회로의 각 x번째 논리 회로는, 상기 x번째 스테이지의 상기 직접 출력과 상기 스테이지의 (x+1)번째 및 (x-1)번째 스테이지의 상기 반전 출력에 대하여 논리 AND 연산을 수행하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  20. 제16항에 있어서,
    상기 스테이지의 각각은 직접 출력 및 반전 출력을 갖고,
    상기 장치는 복수의 논리 회로를 구비하며,
    상기 논리 회로의 각 x번째 논리 회로는, 상기 x번째 스테이지의 상기 직접 출력과 상기 스테이지의 (x+1)번째 및 (x-1)번째 스테이지 중의 하나의 상기 반전 출력에 대하여 논리 AND 연산을 수행하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  21. 제1항에 있어서,
    상기 스테이지로부터의 출력 펄스를 동시 펄스 그룹으로 변환하는 장치를 포함하는 것을 특징으로 하는 시프트 레지스터.
  22. 제21항에 있어서,
    상기 장치는 복수의 타이밍 펄스를 발생하는 펄스 발생기와,
    X개의 논리 회로를 구비하며,
    상기 타이밍 펄스의 각각은 상기 스테이지의 각 그룹의 상기 출력 펄스와 중첩되고, 상기 X개의 논리 회로의 각 x번째 논리 회로는 상기 x번째 스테이지의 상기 출력 펄스와 상기 타이밍 펄스에 대하여 논리 AND 연산을 수행하도록 구성되는 것을 특징으로 하는 시프트 레지스터.
  23. 제22항에 있어서,
    상기 타이밍 펄스의 각각의 상승 에지는, 상기 각 그룹의 상기 출력 신호 모두의 상승 에지 후에 발생하고,
    상기 타이밍 펄스의 각각의 하강 에지는, 상기 각 그룹의 상기 출력 신호 모두의 하강 에지 전에 발생하는 것을 특징으로 하는 시프트 레지스터.
  24. 제1항에 있어서,
    상기 Y는 3인 것을 특징으로 하는 시프트 레지스터.
  25. 제1항에 있어서,
    상기 클록 입력의 각각은 상보 클록 신호를 수신하는 상보 클록 입력인 것을 특징으로 하는 시프트 레지스터.
  26. 제1항에 있어서,
    CMOS 집적 회로를 포함하는 것을 특징으로 하는 시프트 레지스터.
  27. 시프트 레지스터를 포함하는 액티브 매트릭스 장치용 드라이버로서,
    상기 시프트 레지스터는,
    출력과 Y 클록 입력을 갖는 복수개의 X 스테이지를 포함하며,
    상기 X는 3보다 큰 정수이고 상기 Y는 2보다 큰 정수이며,
    1 < x ≤X를 만족하는 각 x에 대하여 상기 스테이지 중의 각 x번째 스테이지는, 상기 스테이지 중의 (x-1)번째 스테이지의 상기 출력으로부터의 세트 인에이블 신호를 수신하도록 구성된 플립플롭과 논리 회로를 구비하며,
    상기 스테이지 중의 각 (nY + y) 번째 스테이지는, 상기 세트 인에이블 신호가 존재하는 경우 상기 클록 입력 중의 y번째 클록 입력에서 클록 신호의 제1 레벨과 리딩 에지 중의 하나에 응답하여 세트되고, O < y ≤Y를 만족하는 각 y에 대하여 상기 y번째 클록 입력에서 상기 클록 신호의 제2 레벨과 트레일링 에지 중의 하나에 응답하여 리셋되도록 구성되고,
    상기 n은 음이 아닌 정수인 것을 특징으로 하는 액티브 매트릭스 장치용 드라이버.
  28. 시프트 레지스터를 구비하는 적어도 하나의 드라이버를 포함하는 액티브 매트릭스 장치로서,
    상기 시프트 레지스터는,
    출력과 Y 클록 입력을 갖는 복수개의 X 스테이지를 포함하며,
    상기 X는 3보다 큰 정수이고 상기 Y는 2보다 큰 정수이며,
    1 < x ≤X를 만족하는 각 x에 대하여 상기 스테이지 중의 각 x번째 스테이지는, 상기 스테이지 중의 (x-1)번째 스테이지의 상기 출력으로부터의 세트 인에이블 신호를 수신하도록 구성된 플립플롭과 논리 회로를 구비하며,
    상기 스테이지 중의 각 (nY + y) 번째 스테이지는, 상기 세트 인에이블 신호가 존재하는 경우 상기 클록 입력 중의 y번째 클록 입력에서 클록 신호의 제1 레벨과 리딩 에지 중의 하나에 응답하여 세트되고, O < y ≤Y를 만족하는 각 y에 대하여 상기 y번째 클록 입력에서 상기 클록 신호의 제2 레벨과 트레일링 에지 중의 하나에 응답하여 리셋되도록 구성되고,
    상기 n은 음이 아닌 정수인 것을 특징으로 하는 액티브 매트릭스 장치.
  29. 제28항에 있어서,
    액정 표시 장치를 포함하는 것을 특징으로 하는 액티브 매트릭스 장치.
KR10-2004-0004689A 2003-01-25 2004-01-26 시프트 레지스터, 액티브 매트릭스 장치용 드라이버, 및액티브 매트릭스 장치 KR100530558B1 (ko)

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