KR101117738B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 표시장치를 개시한다.
본 발명은 ALS 라인 및 ALS 라인에 연결된 ALS 구동부를 제거하고 후단의 게이트 라인을 이용함으로써 화소 개구율 및 외곽 블랙매트릭스의 폭을 줄일 수 있는 표시장치를 제공한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는, 화소 개구율이 증가하고 외곽 블랙매트릭스의 폭을 줄일 수 있는 표시 장치에 관한 것이다.
액정표시장치(Liquid Crystal Display Device, LCD)는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 노트북 컴퓨터 또는 휴대용 텔레비젼 등의 표시장치로서 널리 사용되고 있다.
이러한 액정표시장치는 매트릭스 형태로 배열된 다수의 제어용 스위치들에 인가되는 신호에 따라 광의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.
도 1 및 도 2는 종래의 액정표시장치에서 액정패널(100)의 구조를 개략적으로 도시한 회로도 및 평면도이다.
도 1 및 도 2를 참조하면, 액정패널(100)은 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)이 교차되어 형성된 다수의 화소영역(P)을 구비하고, 각 화소영역(P)은 박막 트랜지스터(Thin Film Transistor)(T), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다.
상기 박막 트랜지스터(T)는 게이트 전극(10)이 게이트 라인(GL1 내지 GLn)에 접속되고, 소스전극(20)이 데이터 라인(DL1 내지 DLm)에 접속되며, 드레인 전극(30)이 화소 전극(40)에 접속된다.
상기 액정 커패시터(Clc)는 박막 트랜지스터(T)에 접속되어 화소 전극(90)과 공통전극(미도시) 사이의 전계에 의해 구동된다. 상기 액정 커패시터(Clc)는 화소 전극(40)에 데이터 전압이 인가되고, 공통전압 라인(Vcom)으로 공통전압이 인가될 때 액정층에 전계에 의한 액정분자들의 배열이 바뀌면서 투과되는 빛의 광량을 조절하거나 빛을 차단하게 된다.
상기 스토리지 커패시터(Cst)는 상기 화소 전극(40)과, 상기 게이트 라인(GL1 내지 GLn)과 평행하게 형성된 별도의 ALS(Active Level Shift) 라인(ALSL1 내지 ALSLn)의 일정 영역을 일 전극으로 하여 구성된다. ALS 구동부(130)는 상기 ALS 라인(ALSL1 내지 ALSLn)으로 ALS 전압(Va)을 인가한다.
스토리지 커패시터(Cst)는 박막 트랜지스터(T)의 게이트 전극(10)에 하이 게이트 전압(Vgh)이 인가되어 박막 트랜지스터(T)가 턴 온 된 후, 화소 전극(40)에 데이터 전압(Vd)이 인가되면, 데이터 전압(화소 전압)(Vd)과 ALS 전압(Va) 사이의 전압 차에 해당하는 전하량을 충전한다. 스토리지 커패시터(Cst)에 충전된 전하량은 박막 트랜지스터(T)의 게이트 전극(10)에 로우 게이트 전압(Vgl)이 인가되어 박막 트랜지스터(T)가 턴 오프되는 기간 동안 플로팅되어 있는 화소 전극(40)에 공급되어 액정의 구동이 유지되도록 한다.
상기와 같은 단일 게이트(single bank gate) 구조의 경우, 상기 화소 전극(40)을 구동시키기 위한 게이트 구동부(Gate Driver)(110)와 소비전력을 줄이기 위하여 사용하는 ALS 구동부(130)는 각각 액정패널(100)의 좌우 외곽 블랙매트릭스(BM) 영역에 배치된다. 한편, 이중 게이트(dual bank gate) 구조의 경우, 액정패널(100)의 외곽 BM 좌측에 홀수 게이트 라인과 연결된 게이트 구동부(110)와 짝수 ALS 라인이 연결된 ALS 구동부(130)가 구비되고, 외곽 BM 우측에 짝수 게이트 라인과 연결된 게이트 구동부(110)와 홀수 ALS 라인이 연결된 ALS 구동부(130)가 배치된다.
따라서 별도의 ALS 라인의 배치로 인해 화소 개구율이 낮고, 슬림한 외곽 BM화의 요구를 만족하기가 어렵다. 종래에 높은 개구율을 확보하기 위해 스토리지 커패시터, 데이터 라인, 게이트 라인 및 박막 트랜지스터의 크기를 줄이거나 투명화하는 방안이 사용되고 있으나, 투명전극은 전기저항이 높기 때문에 회로에서 신호전달시 신호 지연이 크게 발생하는 문제점이 있다.
본 발명은 화소 개구율이 증가된 액정표시장치 및 그의 구동 방법을 제공하는 것을 목적으로 한다.
본 발명은 외곽 블랙매트릭스 폭이 감소된 액정표시장치 및 그의 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 바람직한 일 실시예에 따른 표시장치는, 다수의 데이터 라인 및 다수의 게이트 라인이 서로 교차하여 정의된 다수의 화소영역을 구비하는 패널; 상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 데이터 신호를 인가하는 데이터 구동부; 및 상기 다수의 게이트 라인과 연결되고, 상기 게이트 라인에 게이트 신호를 순차적으로 공급하며, 상기 화소영역 내의 스위칭 소자의 오프 구간에서 제1 게이트 로우 전압 및 제2 게이트 로우 전압 중 하나를 선택하여 출력하는 게이트 구동부;를 포함할 수 있다.
본 발명에 있어서, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압은 전단의 화소영역의 화소 전압을 부스팅시킬 수 있다.
본 발명에 있어서, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압은 상기 전단의 화소영역의 스위칭 소자의 오프 구간에서 상기 전단의 화소 전압을 부스팅시킬 수 있다.
본 발명에 있어서, 상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압은 프레임마다 교대로 출력될 수 있다.
본 발명에 있어서, 상기 게이트 구동부는 상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압 중 하나를 선택하여 출력하는 로우레벨신호선택부;를 포함할 수 있다.
본 발명에 있어서, 상기 로우레벨신호선택부는 멀티플렉서일 수 있다.
본 발명에 있어서, 상기 패널은, 상기 데이터 라인과 상기 게이트 라인에 연결되는 상기 스위칭 소자; 상기 스위칭 소자와 연결되고, 일부분이 후단의 게이트 라인과 오버랩되는 화소전극; 상기 화소전극과 대향하는 공통전극 간에 형성되는 액정 커패시터; 및 상기 화소전극과 상기 후단의 게이트 라인 간에 형성되는 스토리지 커패시터;를 포함할 수 있다.
본 발명에 있어서, 상기 스위칭 소자는 박막 트랜지스터일 수 있다.
본 발명의 바람직한 일 실시예에 따른 표시장치는, 서로 교차하여 패널의 화소영역을 정의하는 다수의 데이터 라인 및 다수의 게이트 라인; 상기 데이터 라인과 상기 게이트 라인에 연결되는 박막 트랜지스터; 상기 박막 트랜지스터와 연결되고, 일부분이 후단의 게이트 라인과 오버랩되는 화소전극; 상기 화소전극과 대향하는 공통전극 간에 형성되는 액정 커패시터; 및 상기 화소전극과 상기 후단의 게이트 라인 간에 형성되는 스토리지 커패시터;를 포함할 수 있다.
본 발명의 표시장치는 ALS 라인 및 ALS 라인에 연결된 ALS 구동부를 제거하고, 화소전극과 후단의 게이트 라인 간에 커패시터를 형성함으로써 화소 전압을 부스팅시킨다. 따라서 화소 개구율을 증가시키고, 패널의 외곽 블랙매트릭스 폭을 줄여 외곽 블랙매트릭스의 슬림화가 가능해진다.
또한 별도의 ALS 회로를 구동하지 않음으로써 저소비전력으로 액정표시장치를 구동할 수 있다.
도 1 및 도 2는 종래의 액정표시장치에서 액정패널의 구조를 개략적으로 도시한 회로도 및 평면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치에서 액정패널의 구조를 개략적으로 도시한 회로도이다.
도 5a 및 도 5b는 도 4의 액정패널의 구조를 개략적으로 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 라인에 인가되는 게이트 전압의 타이밍도를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 게이트 라인 및 데이터 라인의 전압에 따라 화소 전압의 변화를 도시하는 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동부의 게이트 구동 회로의 개략적인 블록도이다.
이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들은 명세서의 명확성을 위해 두께를 확대하여 나타내었다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 액정표시장치를 개략적으로 나타낸 도면이다.
도 3a 및 도 3b를 참조하면, 좌측은 종래의 액정표시장치이고, 우측은 ALS 구동부가 제거된 본 발명의 액정표시장치이다.
종래의 액정표시장치는 외곽 블랙매트릭스의 좌우 측에 게이트 구동부(30, 30a/30b) 및 ALS 구동부(40, 40a/40b)를 포함한다. 반면 본 발명의 액정표시장치는 ALS 구동부(40, 40a/40b)를 제거하고, ALS 구동부(40, 40a/40b)의 기능을 겸하는 게이트 구동부(30', 30a'/30b')를 구비한다. 게이트 구동부(30', 30a'/30b')는 게이트 로우 전압의 레벨을 두 단계로 설정하여 박막 트랜지스터의 오프 구간에서 프레임마다 교대로 게이트 라인에 출력한다. 따라서 게이트 로우 전압으로 인해 전단의 화소 전압을 소정 레벨 부스팅시킬 수 있다.
본 발명의 액정표시장치는 ALS 구동부(40, 40a/40b)를 제거함으로써 좌우 외곽 블랙매트릭스의 폭을 감소시켜 액정패널의 사이즈를 증가시키고, ALS 구동부(40, 40a/40b)와 접속된 ALS 라인 또한 제거할 수 있으므로 화소의 개구율 또한 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치에서 액정패널(200)의 구조를 개략적으로 도시한 회로도이고, 도 5a 및 도 5b는 도 4의 액정패널(200)의 구조를 개략적으로 도시한 평면도이다.
도 4, 도 5a 및 도 5b를 참조하면, 액정패널(200)은 두 장의 기판 사이에 액정층을 구비함으로써 형성된다. 액정패널(200)의 제1기판에는 데이터 라인(DL1 내지 DLm), 게이트 라인(GL1 내지 GLn), 박막 트랜지스터(Thin Film Transistor)(T), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)가 형성된다. 액정패널(200)의 제2기판에는 블랙매트릭스(BM), 컬러필터 및 공통전극이 형성된다.
액정패널(200)의 외곽 BM에는 게이트 라인(GL1 내지 GLn)에 게이트 전압(Vg)을 인가하는 게이트 구동부(210)와 데이터 라인(DL1 내지 DLm)에 데이터 전압(Vd)을 인가하는 데이터 구동부(220)가 구비된다.
게이트 구동부(210)는 다수의 게이트 라인(GL1 내지 GLn)을 통하여 액정패널(200)에 게이트 온/오프 전압으로써 게이트 전압(Vg)을 갖는 게이트 신호를 생성하여 순차적으로 공급할 수 있다. 게이트 온/오프 전압에 의해 박막 트랜지스터(T)가 온 또는 오프된다. 게이트 구동부(210)는 박막 트랜지스터(T)의 오프 구간에서 제1 게이트 로우 전압 및 제2 게이트 로우 전압 중 하나를 선택하여 출력한다. 상기 제1 게이트 로우 전압 및 제2 게이트 로우 전압은 전단의 화소 전압을 부스팅시킨다.
데이터 구동부(220)는 다수의 데이터 라인(DL1 내지 DLm)을 통하여 액정패널(200)에 데이터 전압(Vd)을 갖는 데이터 신호를 순차적으로 공급할 수 있다.
게이트 라인(GL1 내지 GLn)은 일정하게 이격되어 행으로 배열되고, 데이터 라인(DL1 내지 DLm)은 일정하게 이격되어 열로 배열된다. 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)은 매트릭스 형태로 배열되며, 이때 그 교차부에는 하나의 화소영역(P)이 형성된다. 화소영역(P)은 화면을 형성하는 최소 단위로서, 게이트 전압(Vg)에 의하여 스위칭되고, 데이터 신호(Vd)에 의하여 투광도가 결정된다.
게이트 라인들(GL1 내지 GLn)은 제1 데이터 라인(DL1) 쪽에서 제m 데이터 라인(DLm) 쪽으로 연장되고, 제1 데이터 라인(DL1)과 전기적으로 연결된 화소영역으로부터 제m 데이터 라인(DLm)과 전기적으로 연결된 화소영역으로 게이트 전압이 인가된다.
n번째 화소영역의 게이트 라인(GLn)은 n-1번째 화소영역의 ALS 라인 역할을 수행한다. 게이트 라인(GLn)에 인가되는 게이트 전압(Vg)은 박막 트랜지스터(T)를 온 시키는 게이트 하이 전압(Vgh)과 박막 트랜지스터(T)를 오프 시키는 게이트 로우 전압(Vgl)이 주기적으로 변한다. 이때 게이트 로우 전압(Vgl)은 서로 다른 전압 레벨(Vgl1, Vgl2)로 설정되어 프레임마다 교대로 인가된다.
본 실시예는 종래의 게이트 라인(GL1 내지 GLn) 사이에 게이트 라인(GL)과 평행하게 이격되어 형성된 ALS 라인들을 제거함으로써 화소영역(P)에 형성된 ALS 라인에 의한 개구율 손실을 줄일 수 있다.
하나의 화소영역(P)에는 박막 트랜지스터(T), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)가 포함된다.
박막 트랜지스터(T)는 게이트 전극(60)이 게이트 라인(GL1 내지 GLn)에 전기적으로 연결되고, 제1전극(드레인 전극 또는 소스 전극)(70)이 데이터 라인(DL1 내지 DLm)에 전기적으로 연결되고, 제2전극(소스 전극 또는 드레인 전극)(80)이 화소전극(90)에 전기적으로 연결된다. 박막 트랜지스터(T)는 게이트 전극(60)에 게이트 하이 전압(Vgh)이 인가되면 턴 온 되어 데이터 라인(DL1 내지 DLm)에서 인가되는 데이터 전압(Vd)을 화소 전극(90)으로 전달한다.
액정 커패시터(Clc)는 하나의 화소영역(P)에서 상기 화소 전극(90)과 상기 공통전극(미도시)에 의해 형성된다. 상기 화소 전극(90)에는 게이트 구동부(210)로부터 게이트 라인(GL1 내지 GLn)을 통해 공급되는 게이트 전압(Vg)에 응답하여 데이터 구동부(220)로부터 데이터 라인(DL1 내지 DLm)을 통해 공급되는 데이터 전압(Vd)이 인가되고, 상기 공통전극에는 공통전압(Vcom)이 인가되어 전계를 형성하게 된다.
스토리지 커패시터(Cst)는 상기 화소 전극(90)과 후단의 게이트 라인(GL)과의 사이에서 박막 트랜지스터(T)가 턴 오프인 동안 액정 커패시터(Clc)의 충전 전압을 유지시키기 위해 형성된다. 화소 전극(90)의 일부분은 도 5a에 도시된 바와 같이 후단의 게이트 라인(GL)의 소정 영역과 오버랩되어 스토리지 커패시터(Cst)를 형성할 수 있으며, 절연막 등에 의해 후단의 게이트 라인과 이격되도록 형성될 수 있다. 또한, 화소 전극(90)의 일부분은 도 5b에 도시된 바와 같이 후단의 게이트 라인(GL) 및 후단의 게이트 라인(GL)으로부터 연장된 투명 전극의 소정 영역과 오버랩되어 충분한 용량의 스토리지 커패시터(Cst)를 형성할 수 있다.
즉, n번째 화소영역의 화소 전극(90)은 n+1번째 화소영역의 게이트 라인(GLn+1)의 소정 영역과 오버랩되도록 형성된다. 예를 들면, 제1게이트 라인(GL1)의 제어를 받는 박막 트랜지스터(T1)에 접속된 화소 전극(90)은 제2게이트 라인(GL2)과 오버랩되고, 상기 박막 트랜지스터(T1)에 접속된 스토리지 커패시터(Cst)는 상기 박막 트랜지스터(T1)에 접속된 화소 전극(90)과 제2게이트 라인(GL2)에 의해 형성된다.
n+1번째 화소영역의 게이트 라인(GLn+1)에 인가된 게이트 로우 전압은 n번째 화소영역의 ALS 전압으로 이용되고, 따라서 n번째 화소 전압(Vp)이 게이트 로우 전압을 기초로 정해지는 소정 레벨만큼 부스팅되어 ALS 회로와 동일한 효과를 나타낸다.
상기 실시예는 도 3a의 단일 게이트(single bank gate) 구조를 예로서 설명하고 있으며, 도시되지 않았으나 도 3b의 이중 게이트(dual bank gate) 구조의 경우에도 동일하게 적용될 수 있음은 물론이다.
이중 게이트(dual bank gate) 구조의 경우, 액정패널(200)의 외곽 BM의 좌우측에 게이트 구동부가 구비된다. 좌우측 중 일측의 게이트 구동부로부터 게이트 전압을 인가받는 홀수번째 게이트 라인은 제m 데이터 라인(Dm) 쪽에서 제1 데이터 라인(D1) 쪽으로 연장되고, 타측의 게이트 구동부로부터 게이트 전압을 인가받는 짝수번째 게이트 라인은 제1 데이터 라인(D1)쪽에서 제m 데이터 라인(Dm)쪽으로 연장된다. 홀수번째 게이트 라인과 짝수번째 게이트 라인의 연장방향은 서로 반대일 수 있다.
단일 게이트 구조와 마찬가지로, 이중 게이트 구조에서도 게이트 라인과 평행하게 구비되었던 종래의 ALS 라인을 제거하고, 후단의 게이트 라인을 해당 화소의 ALS 라인으로 활용함으로써 좌우측 게이트 구동부와 함께 구비되던 종래의 좌우측 ALS 구동부가 필요치 않게 된다.
여기서 게이트 구동부는 게이트 로우 전압을 두 개의 서로 다른 레벨로 생성하여 프레임마다 번갈아 게이트 라인에 출력한다. n+1번째 화소영역의 게이트 라인(GLn+1)에 인가된 게이트 로우 전압은 n번째 화소영역의 ALS 전압으로 이용되고, 따라서 n번째 화소 전압(Vp)이 소정 전압 레벨로 부스팅되어 ALS 회로와 동일한 효과를 나타낼 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 라인에 인가되는 게이트 전압의 타이밍도를 나타낸다.
도 6(a) 및 도 6(b)는 종래의 박막 트랜지스터(T)를 동작시키기 위해 요구되는 게이트 전압(Vg') 및 ALS 전압(Va)의 타이밍도이다.
도 6(a)를 참조하면, 게이트 전압(Vg')은 박막 트랜지스터(T)를 턴 온 시키는 게이트 하이 전압(Vgh')과 박막 트랜지스터(T)를 턴 오프 시키는 게이트 로우 전압(Vgl')이 주기마다 번갈아 입력된다. 도 6(b)를 참조하면, 박막 트랜지스터(T)가 오프 상태일 때 액정 구동을 유지하기 위해 요구되는 ALS 전압(Va)은 상이한 전압 레벨의 Va1과 Va2가 주기마다 번갈아 입력되어, 공통전압(Vcom)을 기준으로 전압차 ΔV1'과 ΔV2'를 갖게 된다. 따라서 게이트 하이 전압(Vgh')이 게이트 라인에 인가되면 박막 트랜지스터(T)는 턴 온되고, 데이터 전압이 데이터 라인을 통해 화소 전극에 인가되어 화소 전극은 화소 전압(Vp)을 갖게 된다. 게이트 로우 전압(Vgl')이 게이트 라인에 인가되면 박막 트랜지스터(T)는 턴 오프되고, 화소 전극이 플로팅될 때 ALS 라인을 통해 인가되는 ALS 전압(Va1 또는 Va2)에 의해 화소 전압(Vp)이 ΔV1' 또는 ΔV2' 만큼 부스팅된다.
본 발명은 종래의 별도의 ALS 라인을 통해 인가되는 ALS 전압의 역할을 후단의 게이트 라인에 인가되는 게이트 로우 전압의 레벨을 변화시킴으로써 수행한다.
도 6(c)는 본 발명의 일 실시예에 따라 게이트 라인에 인가되는 게이트 전압(Vg)의 타이밍도이다. 도 6(c)를 참조하면, 한 프레임에서, 게이트 전압(Vg)은 박막 트랜지스터(T)를 턴 온 시키는 구간에서 게이트 하이 전압(Vgh)을 유지하고, 박막 트랜지스터(T)를 턴 오프 시키는 구간에서 제1 게이트 로우 전압(Vgl1) 또는 제2 게이트 로우 전압(Vgl2)을 유지한다. 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2)은 전압 레벨이 상이하여 기준 전압(Vref)을 기준으로 ΔV1 또는 ΔV2의 전압 차를 가진다. 여기서 기준 전압(Vref)은 게이트 하이 전압(Vgh)과 게이트 로우 전압 (Vgl)에 의해 설정될 수 있으며, 일 예로서, 공통전압(Vcom)일 수 있다. 전압 차(ΔV1, ΔV2)는 전단 화소 전압의 부스팅에 요구되는 전압 레벨 값에 따라 설정될 수 있으며, 종래의 ALS 전압(Va)의 전압 차(ΔV1', ΔV2')와 동일하게 설정할 수 있다. 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2)은 전단 화소영역의 박막 트랜지스터(T)의 오프 구간에서 전단의 화소 전압 레벨을 ΔV1 또는 ΔV2 만큼 부스팅시킨다.
도 6(d)는 본 발명의 일 실시예에 따라 데이터 라인에 인가되는 데이터 전압(Vd)의 타이밍도이다. 도 6(d)를 참조하면, 데이터 전압(Vd)은 구동 주파수에 따라 일정한 주기로 DC 파형을 갖는 공통전압(Vcom)을 기준으로 전압(V1과 V2)이 반전되어 인가된다.
도 7은 본 발명의 일 실시예에 따른 게이트 라인 및 데이터 라인의 전압에 따라 화소 전압의 변화를 도시하는 타이밍도이다.
도 7을 참조하면, 각 게이트 라인(GL)에 게이트 전압(Vg)이 게이트 하이 전압(Vgh)과 게이트 로우 전압(Vgl)으로 프레임마다 인가되며, 게이트 로우 전압(Vgl)은 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2)이 번갈아 입력된다. 데이터 전압(Vd)은 DC 파형을 갖는 공통전압(Vcom)을 기준으로 전압(V1과 V2)이 반전되어 인가된다. 각 화소영역의 화소 전압은 상기 데이터 전압(Vd)과 후단의 게이트 로우 전압(Vgl1/Vgl2)에 의해 전압 레벨이 결정된다.
먼저, n번째 게이트 라인(GLn)을 통해 박막 트랜지스터(T)의 게이트 전극에 게이트 하이 전압(Vgh)이 인가되면 n번째 화소영역의 박막 트랜지스터(T)가 턴 온 되고, 데이터 라인(DL)을 통해 n번째 화소영역의 화소 전극에 데이터 전압(Vd)이 인가된다. 이때 데이터 전압(Vd)은 V2이고, n번째 화소영역의 화소 전압(Vp(n)) 은 데이터 전압(Vd)과 동일한 값(V2)이 된다. n번째 화소영역의 게이트 하이 전압(Vgh)이 게이트 로우 전압(Vgl)으로 레벨 쉬프팅되면, n번째 화소영역의 박막 트랜지스터(T)가 턴 오프된다. 여기서 게이트 로우 전압(Vgl)은 박막 트랜지스터(T)가 오프인 동안 제1 게이트 로우 전압(Vgl1)을 유지한다.
n번째 화소의 박막 트랜지스터(T)가 턴 오프될 때, n+1번째 게이트 라인(GLn+1)의 게이트 전극에 게이트 하이 전압(Vgh)이 인가되어 n+1번째 화소영역의 박막 트랜지스터가 턴 온 되고, 데이터 라인(DL)을 통해 n+1번째 화소영역의 화소 전극에 데이터 전압(Vd)이 인가된다. 이때 데이터 전압(Vd)은 V1이고, n+1번째 화소영역의 화소 전압(Vp)은 데이터 전압(Vd)과 동일한 값(V1)이 된다. 동시에 n번째 화소영역의 화소 전압(Vp(n))은 n+1번째 게이트 라인(GLn+1)의 게이트 하이 전압(Vgh)에 의해 소정 레벨 상승한다. 예를 들어, n번째 화소의 화소 전압(Vp(n))은 게이트 하이 전압(Vgh)의 절반인 Vgh/2 만큼 상승할 수 있다. n+1번째 화소영역의 게이트 하이 전압(Vgh)이 게이트 로우 전압(Vgl)으로 레벨 쉬프팅되면, n+1번째 화소영역의 박막 트랜지스터(T)는 턴 오프된다. 여기서 게이트 로우 전압(Vgl)은 n+1번째 화소의 박막 트랜지스터(T)가 오프인 동안 제2 게이트 로우 전압(Vgl2)을 유지한다. 이때 n번째 화소영역의 화소 전압(Vp(n))은 전압(V2)에서 소정 레벨 부스팅된 전압 레벨을 유지하며, 도 6에서 설명한 바와 같이 ΔV2 만큼 부스팅될 수 있다. 본 실시예에서는 설명의 편의를 위해 ΔV1 과 ΔV2를 동일하게 설정(ΔV1=ΔV2)하고, 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2)의 전압 레벨 차를 ΔV(ΔV1+ΔV2=ΔV)로 설정하였다. 따라서 n번째 화소영역의 화소 전압(Vp(n))은 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2) 간의 전압 레벨 차(ΔV)의 절반인 ΔV/2 만큼 부스팅된다. 한편, n+1번째 화소영역의 화소 전압(Vp(n+1))은 n+2번째 게이트 라인(GLn+2)의 게이트 하이 전압(Vgh)에 의해 소정 레벨 상승한 후, n+2번째 게이트 라인(GLn+2)의 제1 게이트 로우 전압(Vgl1)에 의해 전압(V1)에서 소정 레벨(예를 들어, ΔV/2)만큼 부스팅된다.
도 8은 본 발명의 일 실시예에 따른 게이트 구동부의 게이트 구동 회로의 개략적인 블록도이다.
도 8을 참조하면, 게이트 구동 회로는 게이트 제어 신호(Vgs)에 따라 액정 패널의 게이트 라인에 특정 펄스 신호를 인가하며, 하이레벨신호 생성부(61), 로우레벨신호 생성부(63), 신호 선택부(65) 및 게이트 전압 생성부(67)를 포함한다.
하이레벨신호 생성부(61)는 박막 트랜지스터(T)를 턴 온 시키는 게이트 하이 전압(Vgh)을 생성하여 출력한다.
로우레벨신호 생성부(63)는 박막 트랜지스터(T)를 턴 오프 시키는 게이트 로우 전압(Vgl)을 생성하여 출력한다. 이때 로우레벨신호 생성부(63)는 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2)을 생성하여 출력한다.
신호 선택부(65)는 로우레벨신호 생성부(63)에서 출력되는 제1 게이트 로우 전압(Vgl1)과 제2 게이트 로우 전압(Vgl2) 중 하나를 선택하여 출력하며, 멀티플렉서(MUX)를 포함할 수 있다.
게이트 전압 생성부(67)는 쉬프트 레지스터로부터의 게이트 제어 신호(Vgs)에 따라 프레임마다 게이트 온/오프 전압을 생성한다. 게이트 전압 생성부(67)는 게이트 하이 전압(Vgh)과 제1 게이트 로우 전압(Vgl1) 또는 제2 게이트 로우 전압(Vgl2)을 쉬프팅하며 출력한다.
게이트 구동 회로는 게이트 라인의 부하를 감안하여 상기 게이트 전압 생성부(67)로부터 출력되는 전류를 증폭하는 버퍼(미도시)를 추가로 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
200: 액정패널 210: 게이트 구동부
220: 데이터 구동부 GL: 게이트 라인
DL: 데이터 라인 Vd: 데이터 전압
Vg: 게이트 전압 Vp: 화소 전압

Claims (16)

  1. 다수의 데이터 라인 및 다수의 게이트 라인이 서로 교차하여 정의된 다수의 화소영역을 구비하는 패널;
    상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 제1 레벨과 상기 제1 레벨보다 낮은 제2 레벨의 데이터 신호를 교대로 인가하는 데이터 구동부; 및
    상기 다수의 게이트 라인과 연결되고, 상기 게이트 라인에 게이트 신호를 순차적으로 공급하며, 인접하는 게이트 라인 간에 상이한 레벨의 게이트 로우 전압이 인가되도록 게이트 라인에 제1 게이트 로우 전압과 상기 제1 게이트 로우 전압보다 높은 레벨의 제2 게이트 로우 전압을 프레임마다 교대로 인가하는 게이트 구동부;를 포함하고,
    n번째 게이트 라인에 정의된 화소영역의 화소전압이 n+1번째 게이트 라인에 인가되는 상기 제1 게이트 로우 전압 또는 상기 제2 게이트 로우 전압에 의해 부스팅되며,
    상기 n+1번째 게이트 라인에 정의된 화소영역으로 상기 제1레벨의 데이터 신호가 인가되는 프레임에서 상기 n+1번째 게이트 라인으로 제1 게이트 로우 전압이 인가되어, 상기 n번째 게이트 라인에 정의된 화소영역의 화소전압이 부스팅되고,
    상기 n+1번째 게이트 라인에 정의된 화소영역으로 상기 제2레벨의 데이터 신호가 인가되는 프레임에서 상기 n+1번째 게이트 라인으로 제2 게이트 로우 전압이 인가되어, 상기 n번째 게이트 라인에 정의된 화소영역의 화소전압이 부스팅되는 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압은 전단의 화소영역의 스위칭 소자의 오프 구간에서 상기 전단의 화소영역의 화소 전압을 부스팅시키는 것을 특징으로 하는 표시장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 구동부는 상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압 중 하나를 선택하여 출력하는 로우레벨신호선택부;를 포함하는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서,
    상기 로우레벨신호선택부는 멀티플렉서인 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서, 상기 패널은,
    상기 데이터 라인과 상기 게이트 라인에 연결되는 스위칭 소자;
    상기 스위칭 소자와 연결되고, 일부분이 후단의 게이트 라인과 오버랩되는 화소전극;
    상기 화소전극과 대향하는 공통전극 간에 형성되는 액정 커패시터; 및
    상기 화소전극과 상기 후단의 게이트 라인 간에 형성되는 스토리지 커패시터;를 포함하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서,
    상기 스위칭 소자는 박막 트랜지스터인 것을 특징으로 하는 표시장치.
  9. 서로 교차하여 패널의 화소영역을 정의하는 다수의 데이터 라인 및 다수의 게이트 라인;
    상기 데이터 라인과 상기 게이트 라인에 연결되는 박막 트랜지스터;
    상기 박막 트랜지스터와 연결되고, 일부분이 후단의 게이트 라인과 오버랩되는 화소전극;
    상기 화소전극과 대향하는 공통전극 간에 형성되는 액정 커패시터; 및
    상기 화소전극과 상기 후단의 게이트 라인 간에 형성되는 스토리지 커패시터;를 포함하고,
    상기 데이터 라인으로 제1 레벨과 상기 제1 레벨보다 낮은 제2 레벨의 데이터 신호가 교대로 인가되고,
    게이트 라인에 제1 게이트 로우 전압과 상기 제1 게이트 로우 전압보다 높은 레벨의 제2 게이트 로우 전압이 프레임마다 교대로 인가되어 인접하는 게이트 라인 간에 상이한 레벨의 게이트 로우 전압이 인가되고,
    n번째 게이트 라인에 정의된 화소영역의 화소전극의 화소전압이 n+1번째 게이트 라인에 인가되는 상기 제1 게이트 로우 전압 또는 상기 제2 게이트 로우 전압에 의해 부스팅되며,
    상기 n+1번째 게이트 라인에 정의된 화소영역으로 상기 제1레벨의 데이터 신호가 인가되는 프레임에서 상기 n+1번째 게이트 라인으로 제1 게이트 로우 전압이 인가되어, 상기 n번째 게이트 라인에 정의된 화소영역의 화소전압이 부스팅되고,
    상기 n+1번째 게이트 라인에 정의된 화소영역으로 상기 제2레벨의 데이터 신호가 인가되는 프레임에서 상기 n+1번째 게이트 라인으로 제2 게이트 로우 전압이 인가되어, 상기 n번째 게이트 라인에 정의된 화소영역의 화소전압이 부스팅되는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서,
    상기 게이트 라인은 게이트 하이 전압을 상기 박막 트랜지스터에 인가하여 턴 온시키고, 상기 제1 게이트 로우 전압 또는 상기 제2 게이트 로우 전압을 상기 박막 트랜지스터에 인가하여 턴 오프 시키는 것을 특징으로 하는 표시장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 게이트 로우 전압 및 상기 제2 게이트 로우 전압 중 하나를 선택하여 출력하는 게이트 구동부;를 더 포함하는 것을 특징으로 하는 표시장치.
  13. 삭제
  14. 제9항에 있어서,
    상기 박막 트랜지스터는 게이트 전극이 상기 게이트 라인에 연결되고, 제1전극이 상기 데이터 라인에 연결되고, 제2전극이 상기 화소전극에 연결되는 것을 특징으로 하는 표시장치.
  15. 삭제
  16. 삭제
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