KR20080091996A - 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의구동 방법 - Google Patents

쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의구동 방법 Download PDF

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Abstract

본 발명은 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법을 제공하는 것이다.
본 발명의 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.

Description

쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법{SHIFT REGISTER, LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME, AND METHOD OF DRIVING THE SAME}
도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 화소 영역의 평면도이다.
도 3은 도 1에 도시된 게이트 구동부의 구성을 도시한 블록이다..
도 4는 도 3에 도시된 스테이지의 상세 회로도이다..
도 5는 도 4에 도시된 스테이지의 구동 파형도이다.
< 도면의 주요부분에 대한 설명>
100 : 액정 표시 패널 110 : 데이터 구동부
120 : 게이트 구동부 102 : 게이트 라인
104 : 데이터 라인 118 : 화소 전극
본 발명은 액정 표시 장치에 관한 것으로, 특히 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시 장치는 화소 영역들이 매트릭스 형태로 배열된 액정 표시 패널과 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
액정 표시 패널은 다수개의 게이트 라인과 다수개의 데이터 라인이 서로 수직하게 교차 배열되어 화소 영역이 정의되고, 각 박막 트랜지스터와 접속되어 각 화소 영역에 형성된 액정 커패시터와, 액정 커패시터와 병렬 접속된 스토리지 커패시터를 구비한다. 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터는 게이트 라인의 스캔 신호에 따라 턴-온되어 데이터 라인의 데이터 신호를 각 화소 전극에 인가한다.
화소 전극과 전단 게이트 라인 사이에 형성된 전단 게이트 방식의 스토리지 커패시터 또는 화소 전극과 공통 라인 사이에 형성된 컴 온 방식의 스토리지 커패시터를 통해 액정 커패시터에 충전된 데이터 전압이 일정하게 유지된다. 최근에는 화소 전극을 가로지르도록 형성된 공통 라인에 의해 개구율이 감소되는 컴 온 방식의 스토리지 커패시터보다 전단 게이트 라인을 사용한 전단 게이트 방식의 스토리지 커패시터를 이용하는 추세이다. 그러나, 전단 게이트 라인을 사용한 전단 게이트 방식의 스토리지 커패시터는 게이트 라인 저항으로 인해 화소 전압 충전시 게이트 라인에 부하가 걸릴 수 있다.
따라서, 본 발명의 기술적 과제는 게이트 라인의 저항을 감소시킬 수 있는 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따라 게이트 라인 및 데이터 라인이 서로 교차하여 화소 영역을 정의하는 액정 표시 패널; 상기 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터; 상기 박막 트랜지스터에 접속되며, 상기 화소 영역에 형성된 화소 전극; 상기 화소 전극과 전단 게이트 라인에 형성되며 액정 커패시터에 충전된 데이터 전압을 일정하게 유지시키는 스토리지 커패시터; 및 상기 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 쉬프트 레지스터를 구비하며, 상기 쉬프트 레지스터에 제1 및 제2 풀-다운 트랜지스터를 이용해서 게이트 라인 저항을 감소시킬 수 있는 게이트 구동부를 포함하는 액정 표시 장치에 있어서, 상기 쉬프트 레지스터는 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터; 제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및 상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터의 구동 방법은 제1 노드의 전압에 응답하여 턴-온된 풀-업 트랜지스터를 통해 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 단계; 및 제2 노드의 전압에 응답하여 턴-온된 제1 풀-다운 트랜지스터를 통해 상기 게이트 라인으로 로우 전압을 유지함과 동시에 상기 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터를 턴-온시켜 상기 클럭 신호의 로우 전압을 동시에 상기 게이트 라인으로 출력하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 1을 참조하면, 액정 표시 장치는 액정 표시 패널(100)과, 액정 표시 패널(100)의 데이터 라인(DL1 내지 DLm)을 구동하기 위한 데이터 구동부(110)와, 액정 표시 패널(100)의 게이트 라인(GL0 내지 GLn)을 구동하기 위한 게이트 구동부(120)를 포함한다.
액정 표시 패널(150)은 서로 교차하여 화소 영역을 정의하는 게이트 라인(GL0 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과, 상기 각 게이트 라인(GL)과 데 이터 라인(DL)이 교차하는 부분에 형성되는 박막 트랜지스터(TFT)와, 각 박막 트랜지스터(TFT)와 접속되어 각 화소 영역에 형성된 액정 커패시터(Clc), 액정 커패시터(Clc)와 병렬 접속된 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)와 접속된 화소 전극과 공통 전극 사이에 위치하는 액정으로 구성된다. 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)으로부터의 게이트 온 전압(Von)에 의해 턴-온되어 데이터 라인(DL1 내지 DLm)으로부터의 데이터 전압을 화소 전극에 공급하여 데이터 전압과 공통 전압(Vcom)과 차전압이 액정 커패시터(Clc)에 충전되게 한다. 그리고 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)으로부터 게이트 오프 전압(Voff)에 의해 턴-오프되어 액정 커패시터(Clc)에 충전된 전압이 유지되게 한다. 이때, 스토리지 커패시터(Cst)는 도 2에 도시된 바와 같이 화소 전극(118)과 전단 게이트 라인(GLi-1) 사이에 형성되어 액정 커패시터(Clc)에 충전된 데이터 전압을 안정적으로 유지시킨다.
데이터 구동부(110)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동부(120)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급한다.
구체적으로, 게이트 구동부(120)는 도 3에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지를 구비하는 쉬프트 레지스터를 포함한다. 도 3에 도시된 제1 내지 제n 스테이지에는 저전위 구동 전압(VSS)과 함 께 클럭 신호(CLK)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(CLK)에 응답하여 제1 게이트 라인(GL1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(GL2 내지 GLn) 각각에 스캔 펄스를 순차적으로 출력한다. 다시 말하여, 제1 내지 제n 스테이지는 동일한 회로 구성을 갖으며, 클럭 신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭 신호가 공급된다.
도 4는 도 3에 도시된 쉬프트 레지스터 중 제1 스테이지의 상세 회로 구성을 도시한 것이다.
도 4에 도시된 제1 스테이지는 스타트 펄스(Vst)에 의해 제어되는 제1 트랜지스터(T1)와, 제1 노드(Q1)의 제어에 의해 제1 클럭 신호(CLK1)의 하이 전압을 출력 라인으로 출력하는 풀-업 트랜지스터(FU-T)와, 제2 노드(Q2)의 제어에 의해 제1 클럭 신호(CLK1)를 출력 라인으로 출력하는 제1 풀-다운 트랜지스터(FD-T1)와, 다음단 게이트 라인에 공급되는 출력 신호 즉, 게이트 온 전압(Von)의 제어에 의해 제1 클럭 신호(CLK1)를 출력하는 제2 풀-다운 트랜지스터(FD-T2)와, 다음단 게이트 라인에 공급되는 출력 신호의 제어에 의해 제1 노드(Q1)를 방전시키는 제2 트랜지스터(T2)를 포함한다. 이러한 제1 스테이지에는 저전압 전압(VSS)과 스타트 펄스(Vst)가 공급되고, 위상이 서로 다른 제1 내지 제3 클럭 신호(CLK1 내지 CLK3)가 공급된다.
제1 트랜지스터(T1)는 이전단 출력 단자 또는 스타트 펄스(Vst)에 게이트 및 드레인 단자가 연결되고, 제1 노드(Q1)에 소스 단자가 연결된다. 제2 트랜지스터(T2)는 제1 노드(Q1)에 드레인 단자가 연결되고, 다음단 출력 단자 즉, 제2 게이트 라인(GL2)의 출력 단자에 게이트 단자가 연결되고, 저전압 구동 단자(VSS)에 소스 단자가 연결된다.
풀-업 트랜지스터(FU-T)는 제1 노드(Q1)에 게이트 단자가 연결되고, 클럭 단자에 드레인 단자가 연결되고, 제2 노드(Q2)에 소스 단자가 연결된다.
제1 풀-다운 트랜지스터(FD-T1)는 제2 노드(Q2)에 게이트 및 드레인 단자가 연결되고, 클럭 단자에 소스 단자가 연결된다.
제2 풀-다운 트랜지스터(FD-T2)는 다음단 게이트 라인 즉, 제2 게이트 라인(GL2)에 게이트 단자가 연결되고, 제2 노드(Q2)에 드레인 단자가 연결되고, 클럭 단자에 소스 단자가 연결된다. 제2 풀-다운 트랜지스터(FD-T2)의 게이트 단자는 다음단 게이트 라인 이외에도 다음단 클럭 단자에도 연결될 수 있다. 다음단 클럭 단자에 연결될 경우, 제2 풀-다운 트랜지스터(FD-T2)의 문턱 전압이 쉬프트되는 현상이 발생될 수 있으므로 클럭 단자보다는 다음단 게이트 라인에 연결되는 것이 바람직하다. 제2 풀-다운 트랜지스터(FD-T2)는 제1 풀-다운 트랜지스터(FD-T1)와 병렬로 연결되며, 다음단 화소 전압 충전시 현재단 게이트 라인 저항이 작아야 할 시점에만 동작하면 된다.
이러한 제1 스테이지의 구동 방법을 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다.
A기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴- 온되어 스타트 펄스(Vst)의 하이 전압은 제1 노드(Q1)에 프리-차지된다. 제1 노드(Q1)에 프리-차지된 하이 전압에 의해 풀-업 NMOS 트랜지스터(FU-T)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 라인, 즉 제1 게이트 라인(GL1)으로 공급된다. 이와 동시에, 턴-온된 풀-업 트랜지스터(FU-T)에 의해 제2 노드(Q2)가 로우 상태가 되어 제1 풀-다운 트랜지스터(FD-T1)는 턴-오프된다. 따라서, A기간에서 게이트 오프 전압(Voff)이 제1 게이트 라인(GL1)으로 공급된다.
B기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 제1 노드(Q1)는 하이 상태로 플로팅되고, 풀-업 NMOS 트랜지스터(FU-T)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제1 노드(Q1)는 풀-업 NMOS 트랜지스터(FU-T)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 커패시터의 영향으로 부트스트래핑(Bootstapping)된다. 이에 따라, 제1 노드(Q1) 전압이 더욱 상승하여 풀-업 NMOS 트랜지스터(FU-T)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 제1 게이트 라인(GL1)으로 빠르게 공급된다. 이와 동시에, 제1 클럭 신호(CLK1)의 하이 전압에 의해 제2 노드(Q1)는 하이 상태가 된다. 하이 상태의 제2 노드(Q2)에 의해 제1 풀-다운 트랜지스터(FD-T1)의 소스 단자와 드레인 단자 간에는 전압차가 없으므로 제1 풀-다운 트랜지스터(FD-T1)는 턴-오프된다. 따라서, B기간에서 게이트 온 전압(Von)이 제1 게이트 라인(GL1)으로 공급된다.
C기간에서 제2 게이트 라인(GL2)에 게이트 온 전압(Von)이 공급됨과 동시에 그 게이트 온 전압(Von)에 의해 제2 트랜지스터(T2)가 턴-온됨에 따라 제1 노 드(Q1)는 저전위 구동 전압(VSS)으로 신속하게 방전될 수 있다. 저전위 구동 전압(VSS)의 제2 노드(Q2)에 의해 풀-업 트랜지스터(FU-T)는 턴-오프되므로 제2 노드(Q2)는 하이 상태를 유지하게 된다. 하이 상태의 제2 노드(Q2)에 의해 제1 풀-다운 트랜지스터(FD-T1)가 턴-온 되고, 제2 풀-다운 트랜지스터(FD-T2)도 제2 게이트 라인(GL2)에 공급된 게이트 온 전압(Von)에 의해 턴-온됨으로써 제1 클럭 신호(CLK1)의 로우 전압은 제1 게이트 라인(GL1)으로 공급하게 된다. 따라서, C기간에서 게이트 오프 전압(Voff)이 제1 게이트 라인(GL1)으로 공급된다.
이와 같이, 현재단 게이트 라인 즉, 제2 게이트 라인(GL2)에 게이트 온 전압(Von)이 공급되는 C 기간에는 현재단 액정 커패시터(Clc)의 스토리지 커패시터(Cst)로 이용되는 이전단 게이트 라인, 제1 게이트 라인(GL1)의 저항을 병렬로 연결된 제1 및 제2 풀-다운 트랜지스터(FD-T1,FD-T2)를 이용하여 감소시킨다. 이때, 이전단 게이트 라인 저항은 제2 풀-다운 트랜지스터(FD-T2)의 채널 폭을 풀-업 트랜지스터(FU-T)의 채널 폭보다 넓게 형성됨에 따라 더욱 감소시킬 수 있다. 이와 같이 이전단 게이트 라인에 부하가 걸리지 않으므로 현재단 화소 전극의 화소 전압 충전시에도 지연 현상을 방지할 수 있다.
제2 내지 제n 스테이지는 제1 스테이지와 동일한 구조를 가지며, 제1 스테이지의 구동 방법과 동일하다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터 및 이를 가지는 액정 표시 장치, 이의 구동 방법은 게이트 라인에 순차적으로 스캔 펄스를 공급하는 스테 이지에 제1 및 제2 풀-다운 트랜지스터를 구비한다. 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터는 다음단 게이트 라인의 출력 신호에 따라 게이트 라인으로 게이트 오프 전압을 출력함으로써 게이트 라인 저항을 감소시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터;
    제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및
    상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 노드의 전압을 제어하도록 스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 턴 온되는 제1 트랜지스터; 및
    상기 다음단 게이트 라인의 출력 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 풀-다운 트랜지스터의 채널 폭은 상기 풀-업 트랜지스터의 채널폭보다 넓은 것을 특징으로 하는 쉬프트 레지스터.
  6. 게이트 라인 및 데이터 라인이 서로 교차하여 화소 영역을 정의하는 액정 표시 패널;
    상기 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터에 접속되며, 상기 화소 영역에 형성된 화소 전극;
    상기 화소 전극과 전단 게이트 라인에 형성되며 액정 커패시터에 충전된 데이터 전압을 일정하게 유지시키는 스토리지 커패시터; 및
    상기 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 쉬프트 레지스터를 구비하며, 상기 쉬프트 레지스터에 제1 및 제2 풀-다운 트랜지스터를 이용해서 게이트 라인 저항을 감소시킬 수 있는 게이트 구동부를 포함하는 액정 표시 장치에 있어서,
    상기 쉬프트 레지스터는
    제1 노드의 전압에 응답하여 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 풀-업 트랜지스터;
    제2 노드의 전압에 응답하여 상기 게이트 라인을 로우 전압으로 유지하는 제1 풀-다운 트랜지스터; 및
    상기 제1 풀-다운 트랜지스터와 병렬로 연결되어 상기 클럭 신호의 로우 전압을 상기 게이트 라인으로 출력하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 액정 표시 장치.
  8. 제6항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 액정 표시 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 노드의 전압을 제어하도록 스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 턴 온되는 제1 트랜지스터; 및
    상기 다음단 게이트 라인의 출력 신호에 응답하여 상기 제1 노드의 전압을 방전시키는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  10. 제7항 또는 제8항에 있어서,
    상기 제2 풀다운 트랜지스터의 채널 폭은 상기 풀-업 트랜지스터의 채널폭보다 넓은 것을 특징으로 하는 액정 표시 장치.
  11. 제1 노드의 전압에 응답하여 턴-온된 풀-업 트랜지스터를 통해 클럭 신호의 하이 전압을 게이트 라인으로 출력하는 단계; 및
    제2 노드의 전압에 응답하여 턴-온된 제1 풀-다운 트랜지스터를 통해 상기 게이트 라인을 로우 전압으로 유지함과 동시에 상기 제1 풀-다운 트랜지스터와 병렬로 연결된 제2 풀-다운 트랜지스터를 턴-온시켜 상기 클럭 신호의 로우 전압을 동시에 상기 게이트 라인으로 출력하는 단계를 포함하는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.
  12. 제11항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 게이트 라인과 인접한 다음단 게이트 라인의 출력 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.
  13. 제11항에 있어서,
    상기 제2 풀-다운 트랜지스터는 상기 클럭 신호에 응답하여 턴-온되는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.
  14. 제12항 또는 제13항에 있어서,
    스타트 펄스 또는 이전단 게이트 라인의 출력 신호에 의해 제1 트랜지스터를 턴-온시켜 상기 제1 노드의 전압을 제어하는 단계; 및
    상기 다음단 게이트 라인의 출력 신호에 응답하여 제2 트랜지스터를 턴-온시켜 상기 제1 노드의 전압을 방전시키는 단계를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104851382A (zh) * 2015-05-29 2015-08-19 京东方科技集团股份有限公司 一种移位寄存器单元、移位寄存器和显示装置
CN105632441A (zh) * 2016-02-26 2016-06-01 深圳市华星光电技术有限公司 栅极驱动电路
KR20190031869A (ko) * 2017-09-18 2019-03-27 엘지디스플레이 주식회사 스캔 구동부 및 이를 포함한 전계발광표시장치
US10460690B2 (en) * 2009-03-26 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902068B1 (ko) * 2002-12-30 2009-06-09 삼성전자주식회사 게이트 구동회로 및 이를 갖는 액정표시장치
KR101027827B1 (ko) * 2004-04-30 2011-04-07 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 구동 방법
KR20060079043A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 쉬프트 레지스터

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460690B2 (en) * 2009-03-26 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
US11114054B2 (en) 2009-03-26 2021-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104851382A (zh) * 2015-05-29 2015-08-19 京东方科技集团股份有限公司 一种移位寄存器单元、移位寄存器和显示装置
CN104851382B (zh) * 2015-05-29 2017-08-29 京东方科技集团股份有限公司 一种移位寄存器单元、移位寄存器和显示装置
CN105632441A (zh) * 2016-02-26 2016-06-01 深圳市华星光电技术有限公司 栅极驱动电路
KR20190031869A (ko) * 2017-09-18 2019-03-27 엘지디스플레이 주식회사 스캔 구동부 및 이를 포함한 전계발광표시장치

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