KR101520807B1 - 게이트 구동회로 및 이를 갖는 표시장치 - Google Patents

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Abstract

표시장치에 채용되어 표시특성을 향상시키기 위한 게이트 구동회로 및 이를 갖는 표시장치가 개시된다. 게이트 구동회로에 구비되는 각 스테이지는 충전부, 구동부, 방전부, 홀딩부 및 홀딩 제어부를 포함한다. 구동부는 제1 노드를 통해 충전부에 연결되고, 제1 노드가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시켜 출력 노드를 통해 게이트 신호를 출력한다. 방전부는 제1 노드에 연결되고, 다음 스테이지에서 인가되는 게이트 신호에 따라 제1 노드의 전위를 제1 오프전압으로 방전시킨다. 홀딩부는 출력 노드 및 제1 노드에 연결되고, 제1 클럭신호에 따라 제1 노드의 전위를 제1 오프전압으로 홀딩한다. 홀딩 제어부는 제1 노드 및 홀딩부에 연결되고, 제1 클럭신호 및 제2 클럭신호를 수신하며, 제2 클럭신호에 따라 제2 노드를 통해 홀딩부의 전위를 제2 오프전압으로 홀딩시켜 홀딩부의 플로팅을 차단한다. 이에 따라, 게이트 구동회로에 구비되는 트랜지스터에 서로 다른 오프전압들을 제공하여 트랜지스터의 오프특성을 개선하므로써, 게이트 구동회로의 신뢰성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVE CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 표시장치에 채용되어 표시특성을 향상시키기 위한 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시 패널의 하부에 배치되어 상기 액정 표시 패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정표시장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동부 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 이러한 상기 게이트 구동부 및 데이터 구동부는 칩(chip) 형태로 이루어져 표시 패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동부를 표시 기판상에 어몰퍼스 실리콘 게이트(Amorphous Silicon Gate; ASG) 형태로 집적하는 방식이 주목받고 있다.
한편, 게이트 구동회로에 채용되는 쉬프트 레지스터에서, 상기 쉬프트 레지스터의 단위 스테이지에 구비되는 트랜지스터들의 게이트-소스 전압(Vgs)은 0 볼트이다. 상기 게이트-소스 전압(Vgs)이 0 볼트인 상태에서 오프 전류(Ioff)가 증가하면 트랜지스터의 오프특성에 문제가 발생된다. 이에 따라, 크로스토크나 게이트 블록 불량(gate block defect)과 같은 불량이 발생되어 액정표시장치의 표시불량이 발생된다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구비되는 트랜지스터의 오프특성을 개선하기 위해 서로 다른 오프전압들을 수신하는 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 게이트 구동회로는 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력한다. 상기 각 스테이지는 충전부, 구동부, 방전부, 홀딩부 및 홀딩 제어부를 포함한다. 상기 충전부는 스캔개시신호 또는 전단 스테이지에서 제공되는 캐리 신호를 충전한다. 상기 구동부는 제1 노드를 통해 상기 충전부에 연결되고, 상기 제1 노드가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력한다. 상기 방전부는 상기 제1 노드에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드의 전위를 제1 오프전압으로 방전시킨다. 상기 홀딩부는 상기 출력 노드 및 상기 제1 노드에 연결되고, 상기 제1 클럭신호에 따라 상기 제1 노드의 전위를 상기 제1 오프전압으로 홀딩한다. 상기 홀딩 제어부는 상기 제1 노드 및 상기 홀딩부에 연결되고, 상기 제1 클럭신호 및 제2 클럭신호를 수신하며, 상기 제2 클럭신호에 따라 제2 노드를 통해 상기 홀딩부의 전위를 제2 오프전압으로 홀딩시켜 상기 홀딩부의 플로팅을 차단한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 표시장치는 표시 패널, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함한다. 상기 데이터 구동회로는 상기 데이터 라인들에 데이터 전압을 제공한다. 상기 게이트 구동회로는 복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 충전부, 구동부, 방전부, 홀딩부 및 홀딩 제어부를 포함한다. 상기 충전부는 스캔개시신호 또는 전단 스테이지에서 제공되는 캐리 신호를 충전한다. 상기 구동부는 제1 노드를 통해 상기 충전부에 연결되고, 상기 제1 노드가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력한다. 상기 방전부는 상기 제1 노드에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드의 전위를 제1 오프전압으로 방전시킨다. 상기 홀딩부는 상기 출력 노드 및 상기 제1 노드에 연결되고, 상기 제1 클럭신호에 따라 상기 제1 노드의 전위를 상기 제1 오프전압으로 홀딩한다. 상기 홀딩 제어부는 상기 제1 노드 및 상기 홀딩부에 연결되고, 상기 제1 클럭신호 및 제2 클럭신호를 수신하며, 상기 제2 클럭신호에 따라 제2 노드를 통해 상기 홀딩부의 전위를 제2 오프전압으로 홀딩시켜 상기 홀딩부의 플로팅을 차단한다.
이러한 게이트 구동회로 및 이를 갖는 표시장치에 의하면, 표시영역에 게이트 신호를 제공하는 게이트 구동회로에 구비되는 트랜지스터에 서로 다른 오프전압들을 제공하여 트랜지스터의 오프특성을 개선하므로써, 상기 게이트 구동회로의 신뢰성을 향상시킬 수 있다. 또한, 상기한 게이트 구동회로를 채용하는 표시장치의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 게이트 구동회로의 단위 스테이지를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 단위 스테이지의 동작을 설명하기 위한 파형도이다. 도 3은 도 1에 도시된 오프전압들의 상대적인 크기를 설명하는 파형도이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예 1에 따른 게이트 구동회로는 복수의 스테이지들이 연결되고, 첫번째 스테이지에는 스캔개시신호(STV)가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 신호로서 게이트 라인에 출력한다. 각 단위 스테이지는 버퍼부(110), 충전부(120), 구동부(130), 방전부(140), 홀딩부(150) 및 홀딩 제어부(160)를 포함한다.
상기 버퍼부(110)는 상기 스캔개시신호(STV) 또는 전단 스테이지에서 제공되는 캐리신호를 수신한다. 상기 캐리신호는 전단 스테이지에서 출력되는 게이트 신호일 수 있다. 상기 버퍼부(110)는 버퍼 트랜지스터(Q12)를 포함할 수 있다. 상기 버퍼 트랜지스터(Q12)의 게이트와 드레인은 공통 연결되어 상기 스캔개시신호(STV) 또는 상기 캐리신호를 제공받고, 상기 버퍼 트랜지스터(Q12)의 소스는 상기 버퍼부(110)에 연결된다.
상기 충전부(120)는 충전 캐패시터(Cb)를 포함하고, 상기 버퍼부(110)를 통해 제공되는 상기 스캔개시신호(STV) 또는 상기 캐리신호를 충전한다.
상기 구동부(130)는 제1 노드(T1)를 통해 상기 충전부(120)에 연결되고, 상기 제1 노드(T1)가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시 켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력한다. 상기 구동부(130)는 풀업 트랜지스터(Q11) 및 풀다운 트랜지스터(Q16)를 포함할 수 있다. 상기 풀업 트랜지스터(Q11)는 제1 클럭신호를 수신하는 드레인과, 상기 충전 캐패시터(Cb)의 일단에 연결된 게이트와, 상기 충전 캐패시터(Cb)의 타단 및 상기 출력 노드에 연결된 소스를 포함한다. 상기 충전 캐패시터(Cb)의 일단은 제1 노드(T1)로 정의된다. 상기 풀다운 트랜지스터(Q16)는 상기 출력 노드에 연결된 드레인과, 제1 클럭신호(CKB)를 수신하는 게이트와, 제3 오프전압(Voff3)을 수신하는 소스를 포함한다.
상기 방전부(140)는 상기 제1 노드(T1)에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드(T1)의 전위를 제1 오프전압(Voff1)으로 방전시킨다. 상기 방전부(140)는 상기 충전부(120)에 연결된 드레인과, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호를 수신하는 게이트와, 상기 제1 오프전압(Voff1)을 수신하는 소스를 포함하는 방전 트랜지스터(Q13)를 포함할 수 있다.
상기 홀딩부(150)는 상기 출력 노드 및 상기 제1 노드(T1)에 연결되고, 상기 제1 클럭신호에 따라 상기 제1 노드(T1)의 전위를 상기 제1 오프전압으로 홀딩한다.
상기 홀딩부(150)는 제1 홀딩 트랜지스터(Q14) 및 제2 홀딩 트랜지스터(Q15)를 포함할 수 있다. 상기 제1 홀딩 트랜지스터(Q14)는 상기 충전부(120)에 연결된 드레인과, 상기 제1 클럭신호(CK)를 수신하는 게이트와, 상기 제1 오프전압(Voff1)을 수신하는 소스를 갖는다. 상기 제2 홀딩 트랜지스터(Q15)는 상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터(Q14)의 게이트에 연결된 게이트와, 제3 오프전압(Voff3)을 수신하는 소스를 갖는다.
상기 홀딩 제어부(160)는 상기 제1 노드(T1) 및 상기 홀딩부(150)에 연결되고, 상기 제1 클럭신호(CK) 및 제2 클럭신호(CKB)를 수신하며, 상기 제2 클럭신호(CKB)에 따라 제2 노드(T2)를 통해 상기 홀딩부(150)의 전위를 제2 오프전압(Voff2)으로 홀딩시켜 상기 홀딩부(150)의 플로팅을 차단한다.
상기 홀딩 제어부(160)는 제1 홀딩 제어 트랜지스터(Q18) 및 제2 홀딩 제어 트랜지스터(Q17)를 포함할 수 있다. 상기 제1 홀딩 제어 트랜지스터(Q18)는 전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호(CKB)를 수신하는 게이트와, 상기 제1 노드(T1)에 연결된 소스를 갖는다. 상기 제2 홀딩 제어 트랜지스터(Q17)는 상기 제1 클럭신호(CK)를 수신하는 드레인과, 상기 제1 노드(T1)에 연결된 게이트와, 제2 오프전압(Voff2)을 수신하는 소스를 갖는다. 상기 홀딩 제어부(160)는 상기 제1 클럭신호(CK)가 인가되는 클럭단과 상기 제2 노드(T2)간 개재된 커플링 캐패시터(Cc)를 더 포함할 수 있다.
동작시, 제2 클럭신호(CKB) 및 전단 게이트 출력(Gn-1)이 하이가 되면, 버퍼 트랜지스터(Q12)와 풀다운 트랜지스터(Q16)가 턴-온된다. 그러면 트랜지스터(Q12)는 고전압을 제1 노드(T1)로 전달하여 풀업 트랜지스터(Q11) 및 제2 홀딩 제어 트랜지스터(Q17)를 턴-온시킨다. 이에 따라, 제2 홀딩 제어 트랜지스터(Q17)는 제2 오프전압(Voff2)을 제2 노드(T2)로, 풀다운 트랜지스터(Q16)는 제1 오프전압(Voff1)을 게이트 신호가 출력되는 출력단으로 전달한다. 또한, 풀업 트랜지스 터(Q11)가 턴-온되어 제1 클럭신호(CK)가 상기 출력단으로 출력되는데, 이때 제1 클럭신호(CK)가 제1 오프전압(Voff1)이므로, 게이트 출력(Gn)은 제1 오프전압(Voff1)을 유지한다. 이와 동시에, 충전 캐패시터(Cb)는 고전압과 제1 오프전압(Voff1)의 차에 해당하는 크기의 전압을 충전한다. 이때, 후단 게이트 출력(Gn+1)이 로우이므로 방전 트랜지스터(Q13) 및 제1 및 제2 홀딩 트랜지스터들(Q14, Q15)은 턴-오프 상태이다.
이어, 제1 클럭신호(CK)가 하이가 되고 제2 클록신호(CKB)가 로우가 되면, 제2 홀딩 트랜지스터(Q15) 및 풀다운 트랜지스터(Q16)가 턴-오프된다. 이에 따라, 게이트 신호가 출력되는 출력단은 제3 오프전압(Voff3)과는 차단되는 동시에 제1 클럭신호(CK)에 연결되어 고전압을 게이트 출력(Gn)으로서 출력한다. 이때, 충전 캐패시터(Cb)에는 고전압과 제3 오프전압(Voff3)의 차에 해당하는 전압이 충전된다. 한편, 커플링 캐패시터(Cc)의 일단, 즉 제1 노드(T1)의 전위는 고전압만큼 더 상승한다.
이어, 제1 클럭신호(CK)가 로우가 되면, 제1 노드(T1)가 플로팅 상태이므로 이전 전압을 유지하여 풀업 트랜지스터(Q11)는 턴-온 상태를 유지하고, 게이트 신호가 출력되는 출력단은 로우인 제1 클럭신호(CK)를 출력한다. 또한, 제2 홀딩 제어 트랜지스터(Q17) 역시 턴-온 상태를 유지하므로 제2 노드(T2)는 제2 오프전압(Voff2)을 유지한다.
다음, 후단 게이트 출력(Gn+1)이 하이가 되면, 방전 트랜지스터(Q13)가 턴-온되어 제1 오프전압(Voff1)을 제1 노드(T1)로 전달한다. 이에 따라, 풀업 트랜지 스터(Q11)가 턴-오프되어 제1 클럭신호(CK)와 출력단의 연결이 차단된다.
이와 동시에, 제2 클럭신호(CKB)가 하이가 되어 풀다운 트랜지스터(Q16)가 턴-온되면서 출력단과 제1 오프전압(Voff1)이 연결되므로, 상기 출력단은 제3 오프전압(Voff3)을 계속해서 내보낸다. 또한, 제2 홀딩 제어 트랜지스터(Q17)가 턴-오프되면서 제2 노드(T2)는 플로팅 상태가 되므로 제2 노드(T2)는 이전 전압인 제2 오프전압(Voff2)을 유지한다. 이때, 제2 홀딩 제어 트랜지스터(Q17)의 제어 단자는 제1 노드(T1)에, 입력 단자는 제1 게이트 오프 전압(Voff1)에 연결되어 있으며, 제어 단자와 입력 단자 사이의 전압, 즉 게이트와 소스 사이의 전압(Vgs)은 제2 오프전압(Voff2)과 제1 오프전압(Voff1)의 차에 해당하므로 음의 값을 갖는다.
본 발명의 실시예 1에 따르면, 서로 다른 오프전압, 즉 제1 오프전압(Voff1), 제2 오프전압(Voff2) 및 제3 오프전압(Voff3)이 게이트 구동회로의 단위 스테이지에 인가되어, 트랜지스터들의 오프특성이 개선된다.
본 실시예에 따르면, 서로 다른 오프전압은 도 3에 도시된 바와 같다.
즉, 상기 제1 및 제3 오프전압들(Voff1, Voff3)의 레벨은 상기 게이트 신호(Gn)의 오프레벨과 동일하다. 상기 제2 오프전압(Voff2)의 레벨은 상기 제1 오프전압(Voff1)의 레벨보다 높으며, 상기 제2 오프전압(Voff2)은 상기 제1 클럭신호(CK)의 오프레벨보다 낮다. 예를들어, 상기 제1 및 제3 오프전압들(Voff1, Voff3)의 레벨 및 상기 게이트 신호(Gn)의 오프레벨은 -12V이다.
턴-오프된 풀업 트랜지스터(Q11)의 게이트-소스 전압(Vgs)은 제1 오프전압에서 제3 오프전압(Voff3)을 감산한 값이다. 상기 풀업 트랜지스터(Q11)의 게이트-소 스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 풀업 트랜지스터(Q11)를 통해 누설되는 전류는 감소될 수 있다. 또한, 턴-오프된 버퍼 트랜지스터(Q12)의 게이트-소스 전압(Vgs)은 제3 오프전압(Voff3)에서 제1 오프전압을 감산한 값이다. 상기 버퍼 트랜지스터(Q12)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 버퍼 트랜지스터(Q12)를 통해 누설되는 전류는 감소될 수 있다. 또한, 턴-오프된 방전 트랜지스터(Q13)의 게이트-소스 전압(Vgs)은 제3 오프전압(Voff3)에서 제1 오프전압을 감산한 값이다. 상기 방전 트랜지스터(Q13)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 방전 트랜지스터(Q13)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 풀업, 버퍼 및 방전 트랜지스터들(Q11, Q12, Q13)의 게이트-소스 전압(Vgs)을 고려할 때, 제1 오프전압(Voff1)과 제3 오프전압(Voff3)의 레벨을 동일하게 하면, 상기 풀업, 버퍼 및 방전 트랜지스터들(Q11, Q12, Q13)의 오프특성은 최적화될 수 있다.
한편, 턴-오프된 제1 홀딩 트랜지스터(Q14)의 게이트-소스 전압(Vgs)은, 제7 트랜지스터의 턴-온 구간동안, 제2 오프전압(Voff2)에서 제1 오프전압을 감산한 값 또는 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값이다. 상기 클럭 오프전압(CLK_Voff)은 제1 클럭신호(CK) 또는 제2 클럭신호(CKB)의 로우 레벨이다. 상기 제1 홀딩 트랜지스터(Q14)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 트랜지스터(Q14)를 통해 누설되는 전류는 감소될 수 있다. 또한, 턴-오프된 제1 홀딩 트랜지스터(Q15)의 게이트-소스 전압(Vgs)은 제2 오프전압(Voff2)에서 제3 오프전압(Voff3)을 감산한 값 또는 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값이다. 상기 제1 홀딩 트랜지스터(Q15)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 트랜지스터(Q15)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 제1 및 제2 홀딩 트랜지스터들(Q14, Q15)의 게이트-소스 전압(Vgs)을 고려할 때, 제2 홀딩 제어 트랜지스터(Q17)의 턴-오프 구간동안 제1 오프전압(Voff1)은 제2 오프전압(Voff2)보다 크고, 제2 홀딩 제어 트랜지스터(Q17)의 턴-오프 구간동안 제3 오프전압(Voff3)은 제2 오프전압(Voff2)보다 크며, 제1 오프전압(Voff1)은 클럭 오프전압보다 크고, 제3 오프전압(Voff3)은 클럭 오프전압보다 크면, 제1 및 제2 홀딩 트랜지스터들(Q14, Q15)의 오프특성이 개선된다.
한편, 턴-오프된 풀다운 트랜지스터(Q16)의 게이트-소스 전압(Vgs)은 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값이다. 상기 풀다운 트랜지스터(Q16)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 풀다운 트랜지스터(Q16)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 풀다운 트랜지스터(Q16)의 게이트-소스 전압(Vgs)을 고려할 때, 제3 오프전압(Voff3)이 클럭 오프전압보다 크면, 풀다운 트랜지스터(Q16)의 오프특성이 개선된다.
한편, 턴-오프된 제2 홀딩 제어 제7 트랜지스터(Q17)의 게이트-소스 전압(Vgs)은 제1 오프전압에서 제2 오프전압(Voff2)을 감산한 값이다. 상기 제2 홀딩 제어 트랜지스터(Q17)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치 하면, 상기 제2 홀딩 제어 트랜지스터(Q17)를 통해 누설되는 전류는 감소될 수 있다.
제2 홀딩 제어 트랜지스터(Q17)의 게이트-소스 전압(Vgs)을 고려할 때, 제2 오프전압(Voff2)이 제1 오프전압보다 크면, 제2 홀딩 제어 트랜지스터(Q17)의 오프특성이 개선된다.
한편, 턴-오프된 제1 홀딩 제어 트랜지스터(Q18)의 게이트-소스 전압(Vgs)은 클럭 오프전압(CLK_Voff)에서 제1 오프전압을 감산한 값이다. 상기 제1 홀딩 제어 트랜지스터(Q18)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 제어 트랜지스터(Q18)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 제1 홀딩 제어 트랜지스터(Q18)의 게이트-소스 전압(Vgs)을 고려할 때, 제1 오프전압(Voff1)이 클럭 오프전압보다 크면, 제1 홀딩 제어 트랜지스터(Q18)의 오프특성이 개선된다.
이러한 사항을 고려할 때, 하기하는 수학식 1에 따른 오프전압들이 게이트 구동회로의 단위 스테이지들에 적용하면, 각 스테이지에 구비되는 트랜지스터들중 제2 홀딩 제어 트랜지스터(Q17)를 제외한 나머지 트랜지스터들의 오프특성이 개선될 수 있다.
Figure 112009000352632-pat00001
즉, 방전 트랜지스터(Q13) 및 제1 홀딩 트랜지스터(Q14)의 소스에는 제1 오 프전압(Voff1)이 인가되고, 제2 홀딩 제어 트랜지스터(Q17)의 소스에는 제2 오프전압(Voff2)이 인가되며, 제2 홀딩 트랜지스터(Q15)의 소스 및 풀다운 트랜지스터(Q16)의 소스에는 제3 오프전압(Voff3)이 인가되면, 게이트 구동회로의 단위 스테이지에 구비되는 트랜지스터들의 오프특성이 개선된다.
도 4는 도 1에 도시된 단위 스테이지를 갖는 게이트 구동회로(200)의 일례에 따른 동작을 설명하는 블록도이다.
도 1 및 도 4를 참조하면, 각각의 스테이지들에는 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 오프전압(Voff1), 제2 오프전압(Voff2) 및 제3 오프전압(Voff3)이 인가된다. 상기 제1 및 제3 오프전압들(Voff1, Voff3)의 레벨은 각 스테이지들에서 출력되는 게이트 신호들(G1, G2, G3, G4 등)의 오프레벨과 동일하다. 상기 제2 오프전압(Voff2)의 레벨은 상기 제1 오프전압(Voff1)의 레벨보다 높으며, 상기 제2 오프전압(Voff2)은 상기 제1 클럭신호(CK)의 오프레벨보다 낮다.
1H 시간(또는 첫 번째 게이트 라인(GL1)을 액티브시키는 시간)에 스캔개시신호(STV)가 제1 스테이지(STG1)에 인가됨에 따라, 제1 스테이지(STG1)의 제1 노드(T1)는 충전된다. 상기 1H 시간은 하기하는 수학식 2에 의해 정의된다.
Figure 112009000352632-pat00002
예를들어, 구동 주파수(f)가 60㎐이고, 해상도가 XGA(1024*768) 모드라면, 1H의 시간은 1/60 * 1/768 = 21.7㎲이다.
이어, 2H 시간에 제1 게이트 라인(GL1)에는 제1 게이트 신호(G1)가 출력되고, 상기 제1 게이트 신호(G1)는 제2 스테이지(STG2)에 출력되어, 제2 스테이지(STG2)의 제1 노드(T1)는 충전된다.
이어, 3H 시간에 제2 게이트 라인(GL2)에는 제2 게이트 신호(G2)가 출력되고, 상기 제2 게이트 신호(GL2)는 제3 스테이지(STG3)에 출력되어, 제3 스테이지(STG3)의 제1 노드(T1)는 충전된다. 또한, 상기 제1 게이트 라인(GL1)을 리셋시키기 위해, 상기 제2 게이트 신호(GL2)는 상기 제1 스테이지(STG1)의 방전부에 제공되어, 상기 제1 스테이지(STG1)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
이어, 4H 시간에 제3 게이트 라인(GL3)에는 제3 게이트 신호(G3)가 출력되고, 상기 제3 게이트 신호(GL3)는 제4 스테이지(STG4)에 출력되어 제4 스테이지(STG4)의 제1 노드는 충전된다. 또한, 상기 제2 게이트 라인(GL2)을 리셋시키기 위해, 상기 제3 게이트 신호(GL3)는 상기 제2 스테이지(STG2)의 방전부에 제공되어, 상기 제2 스테이지(STG2)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
이어, 5H 시간에 제4 게이트 라인(GL4)에는 제4 게이트 신호(G4)가 출력되고, 상기 제4 게이트 신호(GL4)는 제5 스테이지(미도시)에 출력되어 제5 스테이지의 제1 노드는 충전된다. 또한, 상기 제3 게이트 라인(GL3)을 리셋시키기 위해, 상기 제4 게이트 신호(GL4)는 상기 제3 스테이지(STG3)의 방전부에 제공되어, 상기 제3 스테이지(STG3)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 게이트 구동회로의 단위 스테이지를 설명 하는 회로도이다. 도 6은 도 5에 도시된 단위 스테이지의 동작을 설명하기 위한 파형도이다. 도 7은 도 5에 도시된 오프전압들의 상대적인 크기를 설명하는 파형도이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예 2에 따른 게이트 구동회로는 복수의 스테이지들이 연결되고, 첫번째 스테이지에는 스캔개시신호(STV)가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력한다. 각 단위 스테이지(300)는 버퍼부(310), 충전부(320), 구동부(330), 방전부(340), 홀딩부(350) 및 홀딩 제어부(360)를 포함한다.
상기 버퍼부(310)는 상기 스캔개시신호(STV) 또는 전단 스테이지에서 제공되는 상기 캐리신호를 수신한다. 본 실시예에서, 도 6에 도시되는 단위 스테이지는 n번째 스테이지(여기서, n은 2보다 큰 자연수)이고, 상기 전단 스테이지는 (n-1)번째 스테이지이다.
상기 충전부(320)는 상기 버퍼부(310)를 통해 제공되는 상기 스캔개시신호(STV) 또는 상기 캐리신호를 충전한다.
상기 구동부(330)는 제1 노드(T1)를 통해 상기 충전부(320)에 연결되고, 상기 제1 노드(T1)가 하이레벨로 충전됨에 따라, 제1 클럭신호(CK)의 하이레벨을 풀-업시켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력한다. 상기 구동부(330)는 풀업 트랜지스터(Q21) 및 풀다운 트랜지스터(Q26)를 포함할 수 있다. 상기 풀업 트랜지스터(Q21)는 제1 클럭신호를 수신하는 드레인과, 상기 충전 캐패시터(Cb)의 일단에 연결된 게이트와, 상기 충전 캐패시터(Cb)의 타단 및 상기 출력 노드에 연결 된 소스를 포함한다. 상기 충전 캐패시터(Cb)의 일단은 제1 노드(T1)로 정의된다. 상기 풀다운 트랜지스터(Q26)는 상기 출력 노드에 연결된 드레인과, 제1 클럭신호(CKB)를 수신하는 게이트와, 제3 오프전압(Voff3)을 수신하는 소스를 포함한다.
상기 방전부(340)는 상기 제1 노드(T1)에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드(T1)의 전위를 제1 오프전압으로 방전시킨다. 상기 방전부(340)는 상기 충전부(320)에 연결된 드레인과, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호(Gn+1)를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 포함하는 방전 트랜지스터(Q23)를 포함할 수 있다.
상기 홀딩부(350)는 상기 출력 노드 및 상기 제1 노드(T1)에 연결되고, 상기 제1 클럭신호(CK)에 따라 상기 제1 노드(T1)의 전위를 상기 제1 오프전압(Voff1)으로 홀딩한다.
상기 홀딩부(350)는 제1 홀딩 트랜지스터(Q24) 및 제2 홀딩 트랜지스터(Q25)를 포함할 수 있다. 상기 제1 홀딩 트랜지스터(Q24)는 상기 제1 노드에 연결된 드레인과, 상기 제1 클럭신호(CK)를 수신하는 게이트와, 상기 제1 오프전압(Voff1)을 수신하는 소스를 갖는다. 상기 제2 홀딩 트랜지스터(Q25)는 상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터(Q24)의 게이트에 연결된 게이트와, 제1 오프전압을 수신하는 소스를 갖는다.
상기 홀딩 제어부(360)는 상기 제1 노드(T1) 및 상기 홀딩부(350)에 연결되고, 상기 제1 클럭신호(CK) 및 제2 클럭신호(CKB)를 수신하며, 상기 제2 클럭신호(CKB)에 따라 제2 노드(T2)를 통해 상기 홀딩부(350)의 전위를 제2 오프전 압(Voff2)으로 홀딩시켜 상기 홀딩부(350)의 플로팅을 차단한다.
상기 홀딩 제어부(360)는 제1 홀딩 제어 트랜지스터(Q28), 제2 홀딩 제어 트랜지스터(Q27), 제3 홀딩 제어 트랜지스터(Q29) 및 제4 홀딩 제어 트랜지스터(Q30)를 포함한다.
상기 제1 홀딩 제어 트랜지스터(Q28)는 전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호(CKB)를 수신하는 게이트와, 상기 제1 노드에 연결된 소스를 갖는다. 상기 제2 홀딩 제어 트랜지스터(Q27)는 상기 제1 클럭신호(CK)를 수신하는 드레인과, 제2 오프전압(Voff2)을 수신하는 소스를 갖는다. 상기 제3 홀딩 제어 트랜지스터(Q29)는 드레인과 게이트가 공통 연결되어 상기 게이트 신호를 수신하고, 소스가 상기 제2 홀딩 제어 트랜지스터(Q27)의 게이트에 연결된다. 상기 제4 홀딩 제어 트랜지스터(Q30)는 드레인이 상기 제1 홀딩 제어 트랜지스터(Q28)의 게이트에 연결되고, 게이트가 제2 클럭신호(CKB)를 수신하며, 소스가 제2 오프전압(Voff2)을 수신한다. 상기 홀딩 제어부(360)는 상기 제1 클럭신호(CK)가 인가되는 클럭단과 상기 제2 노드(T2)간 개재된 커플링 캐패시터(Cc)를 더 포함할 수 있다.
본 발명의 실시예 2에 따르면, 서로 다른 오프전압, 즉 제1 오프전압(Voff1), 제2 오프전압(Voff2) 및 클럭 오프전압(CLK_Voff)이 게이트 구동회로의 단위 스테이지에 인가되어, 트랜지스터들의 오프특성이 개선된다.
본 실시예에 따르면, 서로 다른 오프전압은 도 7에 도시된 바와 같다.
즉, 상기 제1 오프전압(Voff1)의 레벨은 상기 게이트 신호의 오프레벨과 동 일하고, 상기 제2 오프전압(Voff2)의 레벨은 상기 제1 오프전압(Voff1)의 레벨보다 낮으며, 상기 제1 클럭신호(CK)의 로우 레벨은 상기 제2 오프전압(Voff2)보다 낮다. 상기 제1 오프전압(Voff1)의 레벨과 상기 게이트 신호의 오프레벨은 -12V이고, 상기 제2 오프전압(Voff2)의 레벨은 -14.5V이며, 상기 제1 클럭신호(CK)의 로우 레벨은 -17V이다.
턴-오프된 풀업 트랜지스터(Q21)의 게이트-소스 전압(Vgs)은 제1 오프전압(Voff1)에서 제3 오프전압(Voff3)을 감산한 값이다. 상기 풀업 트랜지스터(Q21)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 풀업 트랜지스터(Q21)를 통해 누설되는 전류는 감소될 수 있다. 본 실시예에서, 풀업 트랜지스터(Q21)의 게이트-소스 전압(Vgs)은 0V이다.
턴-오프된 버퍼 트랜지스터(Q22)의 게이트-소스 전압(Vgs)은 제1 오프전압(Voff1)에서 제1 오프전압(Voff1)을 감산한 값이다. 상기 버퍼 트랜지스터(Q22)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 버퍼 트랜지스터(Q22)를 통해 누설되는 전류는 감소될 수 있다. 본 실시예에서, 버퍼 트랜지스터(Q22)의 게이트-소스 전압(Vgs)은 0V이다.
턴-오프된 방전 트랜지스터(Q23)의 게이트-소스 전압(Vgs)은 제1 오프전압(Voff1)에서 제1 오프전압(Voff1)을 감산한 값이다. 상기 방전 트랜지스터(Q23)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 방전 트랜지스터(Q23)를 통해 누설되는 전류는 감소될 수 있다. 본 실시예에서, 방전 트랜지스터(Q23)의 게이트-소스 전압(Vgs)은 0V이다.
따라서, 풀업, 버퍼 및 방전 트랜지스터들(Q21, Q22, Q23)의 게이트-소스 전압(Vgs)을 고려할 때, 제1 오프전압(Voff1)과 제1 오프전압(Voff1)의 레벨을 동일하게 하면, 풀업, 버퍼 및 방전 트랜지스터들(Q21, Q22, Q23)의 오프특성이 최적화될 수 있다.
턴-오프된 제1 홀딩 트랜지스터(Q24)의 게이트-소스 전압(Vgs)은, 제7 트랜지스터의 턴-온 구간동안, 제2 오프전압에서 제1 오프전압(Voff1)을 감산한 값 또는 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값이다. 여기서, 제1 홀딩 트랜지스터(Q24)의 게이트-소스 전압(Vgs)은 -2.5V이다. 또한, 상기 제1 홀딩 트랜지스터(Q24)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 트랜지스터(Q24)를 통해 누설되는 전류는 감소될 수 있다. 여기서, 제1 홀딩 트랜지스터(Q24)의 게이트-소스 전압(Vgs)은 -5V이다.
턴-오프된 제1 홀딩 트랜지스터(Q25)의 게이트-소스 전압(Vgs)은 제2 오프전압에서 제3 오프전압(Voff3)을 감산한 값 또는 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값이다. 여기서, 제2 오프전압에서 제3 오프전압(Voff3)을 감산한 값은 -2.5V이고, 클럭 오프전압(CLK_Voff)에서 제3 오프전압(Voff3)을 감산한 값은 -5V이다.
상기 제1 홀딩 트랜지스터(Q25)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 트랜지스터(Q25)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 풀다운 트랜지스터(Q26)의 게이트-소스 전압(Vgs)을 고려할 때, 제3 오프전압(Voff3)이 클럭 오프전압보다 크면, 풀다운 트랜지스터(Q26)의 오프특성이 개선된다.
턴-오프된 제1 홀딩 제어 트랜지스터(Q28)의 게이트-소스 전압(Vgs)은 클럭 오프전압(CLK_Voff)에서 제1 오프전압(Voff1)을 감산한 값이다. 본 실시예에서, 제1 홀딩 제어 트랜지스터(Q28)의 게이트-소스 전압(Vgs)은 -5V이다.
상기 제1 홀딩 제어 트랜지스터(Q28)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제1 홀딩 제어 트랜지스터(Q28)를 통해 누설되는 전류는 감소될 수 있다.
따라서, 제1 홀딩 제어 트랜지스터(Q28)의 게이트-소스 전압(Vgs)을 고려할 때, 제1 오프전압(Voff1)이 클럭 오프전압보다 크면, 제1 홀딩 제어 트랜지스터(Q28)의 오프특성이 개선된다.
턴-오프된 제2 홀딩 제어 제7 트랜지스터(Q27)의 게이트-소스 전압(Vgs)은 제1 오프전압(Voff1)에서 제2 오프전압을 감산한 값이다. 여기서, 제2 홀딩 제어 제7 트랜지스터(Q27)의 게이트-소스 전압(Vgs)은 0V이다.
상기 제2 홀딩 제어 트랜지스터(Q27)의 게이트-소스 전압(Vgs)이 0보다 작거나 같은 전위에 위치하면, 상기 제2 홀딩 제어 트랜지스터(Q27)를 통해 누설되는 전류는 감소될 수 있다.
제2 홀딩 제어 트랜지스터(Q27)의 게이트-소스 전압(Vgs)을 고려할 때, 제2 오프전압(Voff2)이 제1 오프전압(Voff1)보다 크면, 제2 홀딩 제어 트랜지스터(Q27)의 오프특성이 개선된다.
턴-오프된 제4 홀딩 제어 트랜지스터(Q30)의 게이트-소스 전압(Vgs)은 클럭 오프전압(CLK_Voff)에서 제2 오프전압을 감산한 값이다. 여기서, 제4 홀딩 제어 트랜지스터(Q30)의 게이트-소스 전압(Vgs)은 -2.5V이다.
한편, 턴-오프된 제3 홀딩 제어 트랜지스터(Q29)의 게이트-소스 전압(Vgs)은 제1 오프전압(Voff1)에서 제2 오프전압을 감산한 값이다. 여기서, 제3 홀딩 제어 트랜지스터(Q29)의 게이트-소스 전압(Vgs)은 +2.5V이다.
제3 홀딩 제어 트랜지스터(Q29)의 동작을 보면, 턴-온 구간 이후 턴-오프 구간에서는 제2 클럭신호(CKB)에 의해 클럭 오프 레벨을 계속 유지한다. 따라서, 제3 홀딩 제어 트랜지스터(Q29)의 오프특성은 무시할 수 있다.
따라서, 10개의 트랜지스터들로 단위 스테이지를 구성하는 게이트 구동회로에서, 3-레벨 오프전압을 적용하므로써 게이트 구동회로의 오프특성을 개선할 수 있다.
도 8은 도 5에 도시된 단위 스테이지를 갖는 게이트 구동회로(400)의 일례에 따른 동작을 설명하는 블록도이다.
도 5 및 도 8을 참조하면, 각각의 스테이지들에는 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 오프전압(Voff1) 및 제2 오프전압(Voff2)이 인가된다. 즉, 상기 제1 오프전압(Voff1)의 레벨은 상기 게이트 신호의 오프레벨과 동일하고, 상기 제2 오프전압(Voff2)의 레벨은 상기 제1 오프전압(Voff1)의 레벨보다 낮으며, 상기 제1 클럭신호(CK)의 로우 레벨은 상기 제2 오프전압(Voff2)보다 낮다.
1H 시간(또는 첫 번째 게이트 라인(GL1)을 액티브시키는 시간)에 스캔개시신 호(STV)가 제1 스테이지(STG1)에 인가됨에 따라, 제1 스테이지(STG1)의 제1 노드(T1)는 충전된다.
이어, 2H 시간에 제1 게이트 라인(GL1)에는 제1 게이트 신호(G1)가 출력되고, 상기 제1 게이트 신호(G1)는 제2 스테이지(STG2)에 출력되어 제2 스테이지(STG2)의 제1 노드(T1)는 충전된다.
이어, 3H 시간에 제2 게이트 라인(GL2)에는 제2 게이트 신호(G2)가 출력되고, 상기 제2 게이트 신호(GL2)는 제3 스테이지(STG3)에 출력되어 제3 스테이지(STG3)의 제1 노드(T1)는 충전된다. 또한, 상기 제1 게이트 라인(GL1)을 리셋시키기 위해, 상기 제2 게이트 신호(GL2)는 상기 제1 스테이지(STG1)의 방전부에 제공되어, 상기 제1 스테이지(STG1)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
이어, 4H 시간에 제3 게이트 라인(GL3)에는 제3 게이트 신호(G3)가 출력되고, 상기 제3 게이트 신호(GL3)는 제4 스테이지(STG4)에 출력되어 제4 스테이지(STG4)의 제1 노드(T1)는 충전된다. 또한, 상기 제2 게이트 라인(GL2)을 리셋시키기 위해, 상기 제3 게이트 신호(GL3)는 상기 제2 스테이지(STG2)의 방전부에 제공되어, 상기 제2 스테이지(STG2)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
이어, 5H 시간에 제4 게이트 라인(GL4)에는 제4 게이트 신호(G4)가 출력되고, 상기 제4 게이트 신호(GL4)는 제5 스테이지(미도시)에 출력되어 제5 스테이지의 제1 노드(T1)는 충전된다. 또한, 상기 제3 게이트 라인(GL3)을 리셋시키기 위해, 상기 제4 게이트 신호(GL4)는 상기 제3 스테이지(STG3)의 방전부에 제공되어, 상기 제3 스테이지(STG3)의 제1 노드(T1)에 충전된 전하를 방전시킨다.
도 9는 본 발명에 의한 게이트 구동회로가 채용된 표시 패널의 평면도이다.
도 9를 참조하면, 본 발명의 표시 패널, 즉 TFT 기판(612a) 위에는 표시 셀 어레이 회로(650), 데이터 구동회로(660), 게이트 구동회로(670), 데이터 구동회로 외부연결단자(662, 663) 및 게이트 구동회로 외부연결단자부(669)가 TFT 공정시 함께 형성된다.
상기 표시 셀 어레이 회로(650)는 컬럼 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)(여기서, m은 자연수)과 로우방향으로 연장된 n 개의 게이트 라인들(GL1~GLn) (여기서, n은 자연수)을 포함한다.
상기 데이터 라인들(DL1~DLm)과 상기 게이트 라인들(GL1~GLn)과 전기적으로 연결되는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 라인(DLi)에 연결되고, 게이트는 게이트 라인(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소스는 투명화소전극(PE)에 연결된다. 투명화소전극(PE)과 칼라필터 기판(612b)에 형성된 투명공통전극(CE)의 사이에 액정(LC)이 위치하게 된다. 상기 스위칭 트랜지스터(ST) 및 투명화소전극(PE)은 화소부를 정의할 수 있다.
그러므로, 투명화소전극(PE)과 투명공통전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
상기 데이터 구동회로(660)는 쉬프트 레지스터(664)와 1600개의 스위칭 트랜지스터들(SWT)을 포함한다. 528개의 스위칭 트랜지스터들(SWT)은 200개씩 8개의 데이터 라인블록(BL1~BL8)을 형성한다.
각 데이터 라인블록(BLi)은 200개의 데이터 입력단자로 구성된 외부입력단 자(163)에 200개의 입력단자들이 공통으로 연결되고, 대응하는 200개의 데이터 라인들에 200개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(164)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록선택단자가 연결된다.
1,600개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 라인에 소스가 연결되고, 200개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, 1,600개의 데이터 라인들은 200개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(664)의 8개의 블록선택신호에 의해 순차적으로 각 블록들이 선택된다.
쉬프트 레지스터(664)는 3단자의 외부연결단자(662)를 통하여 제1 클럭신호(CKH), 제2 클럭신호(CKHB), 블록선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(664)의 출력단자들은 각각 대응하는 라인 블록들의 블록선택단자에 연결된다.
상기 게이트 구동회로(670)는 도 4에서 설명된 게이트 구동회로(200) 또는 도 8에서 설명된 게이트 구동회로(400)를 포함할 수 있다.
도 9에서, 상기 게이트 구동회로(670)는 상기 TFT 기판(612a)의 단변에 대응하여 형성되고, 상기 데이터 구동회로(660)는 상기 TFT 기판(612a)의 장변에 대응하여 형성된다. 한편, 상기 게이트 구동회로(670)는 상기 TFT 기판(612a)의 장변에 대응하여 형성되고, 상기 데이터 구동회로(660)는 상기 TFT 기판(612a)의 단변에 대응하여 형성될 수 있다. 여기서, 상기 표시 셀 어레이 회로(650)에는 로우 방향으로 연장된 m 개의 데이터 라인들(DL1~DLm)과 컬럼방향으로 연장된 n 개의 게이트 라인들(GL1~GLn)을 형성될 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 표시영역에 게이트 신호를 제공하는 게이트 구동회로에 구비되는 트랜지스터에 서로 다른 오프전압들을 제공하여 트랜지스터의 오프특성을 개선하므로써, 상기 게이트 구동회로의 신뢰성을 향상시킬 수 있다. 또한, 상기한 게이트 구동회로를 채용하는 표시장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 게이트 구동회로의 단위 스테이지를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 단위 스테이지의 동작을 설명하기 위한 파형도이다.
도 3은 도 1에 도시된 오프전압들의 상대적인 크기를 설명하는 파형도이다.
도 4는 도 1에 도시된 단위 스테이지를 갖는 게이트 구동회로의 일례에 따른 동작을 설명하는 블록도이다.
도 5는 본 발명의 실시예 2에 따른 게이트 구동회로의 단위 스테이지를 설명하는 회로도이다.
도 6은 도 5에 도시된 단위 스테이지의 동작을 설명하기 위한 파형도이다.
도 7은 도 5에 도시된 오프전압들의 상대적인 크기를 설명하는 파형도이다.
도 8은 도 5에 도시된 단위 스테이지를 갖는 게이트 구동회로의 일례에 따른 동작을 설명하는 블록도이다.
도 9는 본 발명에 의한 게이트 구동회로가 채용된 표시 패널의 평면도이다.

Claims (20)

  1. 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하는 게이트 구동회로에서, 상기 각 스테이지는,
    스캔개시신호 또는 전단 스테이지에서 제공되는 캐리신호를 충전하는 충전부;
    제1 노드를 통해 상기 충전부에 연결되고, 상기 제1 노드가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력하는 구동부;
    상기 제1 노드에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드의 전위를 제1 오프전압으로 방전시키는 방전부;
    상기 출력 노드 및 상기 제1 노드에 연결되고, 상기 제1 클럭신호에 따라 상기 제1 노드의 전위를 상기 제1 오프전압으로 홀딩하는 홀딩부; 및
    상기 제1 노드 및 상기 홀딩부에 연결되고, 상기 제1 클럭신호 및 제2 클럭신호를 수신하며, 상기 제2 클럭신호에 따라 제2 노드를 통해 상기 홀딩부의 전위를 제2 오프전압으로 홀딩시켜 상기 홀딩부의 플로팅을 차단하는 홀딩 제어부를 포함하고,
    상기 홀딩부는
    상기 충전부에 연결된 드레인과, 상기 제1 클럭신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 갖는 제1 홀딩 트랜지스터; 및
    상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터의 게이트에 연결된 게이트와, 제3 오프전압을 수신하는 소스를 갖는 제2 홀딩 트랜지스터를 포함하고,
    상기 홀딩 제어부는,
    전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호를 수신하는 게이트와, 상기 제1 노드에 연결된 소스를 갖는 제1 홀딩 제어 트랜지스터; 및
    상기 제1 클럭신호를 수신하는 드레인과, 상기 제1 노드에 연결된 게이트와, 제2 오프전압을 수신하는 소스를 갖는 제2 홀딩 제어 트랜지스터를 포함하고,
    상기 제1 및 제3 오프전압들의 레벨은 상기 게이트 신호의 오프레벨과 동일하고, 상기 제2 오프전압의 레벨은 상기 제1 오프전압의 레벨보다 높으며, 상기 제2 오프전압은 상기 제1 클럭신호의 오프레벨보다 낮은 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 구동부는 상기 제2 클럭신호의 오프레벨에 따라 로우 레벨의 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동회로.
  3. 제1항에 있어서, 상기 제2 클럭신호의 위상은 상기 제1 클럭신호의 위상에 반전된 것을 특징으로 하는 게이트 구동회로.
  4. 삭제
  5. 제1항에 있어서, 상기 방전부는
    상기 충전부에 연결된 드레인과, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 포함하는 방전 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제1 및 제3 오프전압들의 레벨 및 상기 게이트 신호의 오프레벨은 -12V인 것을 특징으로 하는 게이트 구동회로.
  9. 제1항에 있어서, 상기 홀딩 제어부는 상기 제1 클럭신호가 인가되는 클럭단과 상기 제2 노드간 개재된 커플링 캐패시터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제1항에 있어서, 상기 홀딩부는
    상기 제1 노드에 연결된 드레인과, 상기 제1 클럭신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 갖는 제1 홀딩 트랜지스터; 및
    상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터의 게이트에 연결된 게이트와, 제1 오프전압을 수신하는 소스를 갖는 제2 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제10항에 있어서, 상기 방전부는
    상기 충전부에 연결된 드레인과, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 포함하는 방전 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  12. 제10항에 있어서, 상기 홀딩 제어부는,
    전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호를 수신하는 게이트와, 상기 제1 노드에 연결된 소스를 갖는 제1 홀딩 제어 트랜지스터;
    상기 제1 클럭신호를 수신하는 드레인과, 제2 오프전압을 수신하는 소스를 갖는 제2 홀딩 제어 트랜지스터;
    드레인과 게이트가 공통 연결되어 상기 게이트 신호를 수신하고, 소스가 상기 제2 홀딩 제어 트랜지스터의 게이트에 연결된 제3 홀딩 제어 트랜지스터; 및
    드레인이 상기 제1 홀딩 제어 트랜지스터의 게이트에 연결되고, 게이트가 제2 클럭신호를 수신하며, 소스가 제2 오프전압을 수신하는 제4 홀딩 제어 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  13. 제12항에 있어서, 상기 제1 오프전압의 레벨은 상기 게이트 신호의 오프레벨 과 동일하고, 상기 제2 오프전압의 레벨은 상기 제1 오프전압의 레벨보다 낮으며, 상기 제1 클럭신호의 로우 레벨은 상기 제2 오프전압보다 낮은 것을 특징으로 하는 게이트 구동회로.
  14. 제13항에 있어서, 상기 제1 오프전압의 레벨과 상기 게이트 신호의 오프레벨은 -12V이고, 상기 제2 오프전압의 레벨은 -14.5V이며, 상기 제1 클럭신호의 로우 레벨은 -17V인 것을 특징으로 하는 게이트 구동회로.
  15. 제12항에 있어서, 상기 홀딩제어부는 상기 제1 클럭신호가 인가되는 제1 클럭단과 상기 제2 노드간에 개재된 커플링 캐패시터를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  16. 서로 교차하는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소부들을 포함하는 표시 패널;
    상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동회로; 및
    복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 순차적으로 출력하는 게이트 구동회로를 포함하고, 상기 각 스테이지는,
    스캔개시신호 또는 전단 스테이지에서 제공되는 캐리신호를 충전하는 충전부;
    제1 노드를 통해 상기 충전부에 연결되고, 상기 제1 노드가 하이레벨로 충전됨에 따라, 제1 클럭신호의 하이레벨을 풀-업시켜 출력 노드를 통해 하이레벨의 게이트 신호를 출력하는 구동부;
    상기 제1 노드에 연결되고, 다음 스테이지에서 인가되는 하이레벨의 게이트 신호에 따라 상기 제1 노드의 전위를 제1 오프전압으로 방전시키는 방전부;
    상기 출력 노드 및 상기 제1 노드에 연결되고, 상기 제1 클럭신호에 따라 상기 제1 노드의 전위를 상기 제1 오프전압으로 홀딩하는 홀딩부; 및
    상기 제1 노드 및 상기 홀딩부에 연결되고, 상기 제1 클럭신호 및 제2 클럭신호를 수신하며, 상기 제2 클럭신호에 따라 제2 노드를 통해 상기 홀딩부의 전위를 제2 오프전압으로 홀딩시켜 상기 홀딩부의 플로팅을 차단하는 홀딩 제어부를 포함하고,
    상기 홀딩부는
    상기 제1 노드에 연결된 드레인과, 상기 제1 클럭신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 갖는 제1 홀딩 트랜지스터; 및
    상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터의 게이트에 연결된 게이트와, 제1 오프전압을 수신하는 소스를 갖는 제2 홀딩 트랜지스터를 포함하고,
    상기 홀딩 제어부는,
    전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호를 수신하는 게이트와, 상기 제1 노드에 연결된 소스를 갖는 제1 홀딩 제어 트랜지스터;
    상기 제1 클럭신호를 수신하는 드레인과, 제2 오프전압을 수신하는 소스를 갖는 제2 홀딩 제어 트랜지스터;
    드레인과 게이트가 공통 연결되어 상기 게이트 신호를 수신하고, 소스가 상기 제2 홀딩 제어 트랜지스터의 게이트에 연결된 제3 홀딩 제어 트랜지스터; 및
    드레인이 상기 제1 홀딩 제어 트랜지스터의 게이트에 연결되고, 게이트가 제2 클럭신호를 수신하며, 소스가 제2 오프전압을 수신하는 제4 홀딩 제어 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 홀딩부는
    상기 충전부에 연결된 드레인과, 상기 제1 클럭신호를 수신하는 게이트와, 상기 제1 오프전압을 수신하는 소스를 갖는 제1 홀딩 트랜지스터; 및
    상기 출력 노드에 연결된 드레인과, 상기 제1 홀딩 트랜지스터의 게이트에 연결된 게이트와, 제3 오프전압을 수신하는 소스를 갖는 제2 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 홀딩 제어부는,
    전단 스테이지의 출력신호를 수신하는 드레인과, 제2 클럭신호를 수신하는 게이트와, 상기 제1 노드에 연결된 소스를 갖는 제1 홀딩 제어 트랜지스터; 및
    상기 제1 클럭신호를 수신하는 드레인과, 상기 제1 노드에 연결된 게이트와, 제2 오프전압을 수신하는 소스를 갖는 제2 홀딩 제어 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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