KR102253623B1 - 게이트 구동 회로 - Google Patents

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Abstract

게이트 구동 회로는 표시 패널에 포함된 제1 게이트 라인을 구동하는 제1 구동 스테이지를 포함한다. 제1 구동 스테이지는 제1 노드의 전압에 응답하여 제1 클럭 신호를 기반으로 상기 제1 캐리 신호를 출력하는 제1 출력 트랜지스터, 상기 제1 노드 전압에 응답하여 상기 제1 클럭 신호를 기반으로 제1 게이트 신호를 출력하는 제2 출력 트랜지스터, 제2 클럭 신호를 제2 노드로 제공하는 제1 제어 트랜지스터; 및 상기 제2 노드의 전압에 응답하여 개시 신호를 상기 제1 노드로 제공하는 제2 제어 트랜지스터, 및 상기 제1 캐리 신호에 응답하여 상기 제1 노드로 제1 방전 전압을 제공하는 제3 제어 트랜지스터를 포함한다.

Description

게이트 구동 회로{GATE DRIVING CIRCUIT}
본 발명은 표시 장치의 게이트 구동 회로에 관한 것으로, 좀 더 상세하게는 표시 패널에 집적된 게이트 구동 회로에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함한다. 복수의 화소들 각각은 복수의 게이트 라인들 및 복수의 데이터 라인들과 각각 연결된다. 표시 장치는 복수의 게이트 라인들을 각각 제어하는 게이트 구동 회로 및 복수의 데이터 라인들을 각각 제어하는 데이터 구동 회로를 포함한다. 게이트 구동 회로는 복수의 게이트 라인들 각각에 게이터 신호를 제공하고, 데이터 구동 회로는 복수의 데이터 라인들 각각에 데이터 신호를 제공한다.
게이트 구동 회로는 복수의 구동 스테이지 회로들(이하에서, '구동 스테이지'라 칭한다.)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들 각각은 복수의 게이트 라인들 각각에 대응하는 게이트 신호를 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.
본 발명의 목적은 향상된 성능 및 신뢰성을 갖는 게이트 구동 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 표시 패널에 포함된 제1 게이트 라인을 구동하는 제1 구동 스테이지를 포함하는 게이트 구동 회로에 있어서, 상기 제1 구동 스테이지는, 제1 노드의 전압에 응답하여 제1 클럭 신호를 기반으로 상기 제1 캐리 신호를 출력하는 제1 출력 트랜지스터; 상기 제1 노드 전압에 응답하여 상기 제1 클럭 신호를 기반으로 제1 게이트 신호를 출력하는 제2 출력 트랜지스터; 제2 클럭 신호를 제2 노드로 제공하는 제1 제어 트랜지스터; 및 상기 제2 노드의 전압에 응답하여 개시 신호를 상기 제1 노드로 제공하는 제2 제어 트랜지스터; 및 상기 제1 캐리 신호에 응답하여 상기 제1 노드로 제1 방전 전압을 제공하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 개시 신호는 외부 장치로부터 수신되는 신호이고, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호인 것을 특징으로 한다.
실시 예로서, 상기 제1 제어 트랜지스터는 상기 제2 클럭 신호를 공통으로 수신하는 입력 전극과 제어 전극, 및 상기 제2 노드와 접속된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제2 제어 트랜지스터는 상기 개시 신호를 수신하는 입력 전극, 상기 제2 노드와 접속된 제어 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제3 제어 트랜지스터는 상기 제1 방전 전압을 수신하는 입력 전극, 상기 제1 캐리 신호를 수신하는 제어 전극, 및 상기 제2 노드와 접속된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 게이트 구동 회로는 상기 표시 패널에 포함된 제2 게이트 라인을 구동하는 제2 구동 스테이지를 더 포함하고, 상기 제1 구동 스테이지는 상기 제1 캐리 신호를 상기 제2 구동 스테이지로 제공하는 것을 특징으로 한다.
실시 예로서, 상기 제1 구동 스테이지는 상기 제1 클럭 신호를 기반으로 제3 노드로 스위칭 신호를 출력하는 인버터부를 더 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제1 구동 스테이지는 상기 제2 캐리 신호에 응답하여 상게 제1 노드로 상기 제1 방전 전압을 제공하는 제4 제어 트랜지스터; 및 상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 노드로 상기 제1 방전 전압을 제공하는 제5 제어 트랜지스터를 더 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제1 구동 스테이지는 상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 게이트 신호에 제2 방전 전압을 제공하는 제1 풀다운 트랜지스터; 상기 제2 캐리 신호에 응답하여 상기 제1 게이트 신호에 상기 제2 방전 전압을 제공하는 제2 풀다운 트랜지스터; 상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 캐리 신호에 상기 제1 방전 전압을 제공하는 제3 풀다운 트랜지스터; 및 상기 제2 캐리 신호에 응답하여 상기 제1 캐리 신호에 상기 제1 방전 전압을 제공하는 제4 풀다운 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 표시 패널에 포함된 복수의 게이트 라인들을 각각 제어하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로에 있어서, 상기 복수의 구동 스테이지들 중 첫 번째 구동 스테이지는 제1 노드의 전압에 응답하여, 클럭 신호를 기반으로 생성된 제1 캐리 신호 및 제1 게이트 신호를 출력하는 출력부; 상기 클럭 신호를 기반으로 제2 노드의 스위칭 신호를 출력하는 인버터부; 상기 복수의 구동 스테이지들 중 상기 제1 캐리 신호를 수신하는 두 번째 구동 스테이지로부터 수신된 제2 캐리 신호 및 상기 스위칭 신호에 응답하여 상기 제1 캐리 신호 및 상기 제1 게이트 신호를 다운시키는 풀다운부; 및 외부 장치로부터 개시 신호를 수신하고, 상기 수신된 개시 신호, 상기 제1 캐리 신호, 및 상기 스위칭 신호를 기반으로 상기 제1 노드의 전압을 제어하는 제어부를 포함하되, 상기 제어부는 상기 스위칭 신호에 응답하여 상기 개시 신호를 기반으로 상기 제1 노드의 전압을 충전하는 것을 특징으로 한다.
실시 예로서, 상기 개시 신호는 상기 게이트 구동 회로의 동작 개시를 가리키는 신호인 것을 특징으로 한다.
실시 예로서, 상기 출력부는 상기 제1 노드와 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극, 및 상기 제1 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터; 및 상기 제1 노드와 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극, 및 상기 제1 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제어부는 제3 노드의 전압에 응답하여 상기 개시 신호를 상기 제1 노드로 제공하는 제1 제어 트랜지스터;
상기 스위칭 신호를 상기 제3 노드로 제공하는 제2 제어 트랜지스터; 및 상기 제1 캐리 신호에 응답하여 제1 방전 신호를 상기 제3 노드로 제공하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제1 제어 트랜지스터는 상기 개시 신호를 수신하는 입력 전극, 상기 제3 노드와 연결된 제어 전극, 및 상기 제1 노드와 연결된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제2 제어 트랜지스터는 상기 제2 노드와 공통으로 연결된 입력 전극과 제어 전극, 및 상기 제3 노드와 연결된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제3 제어 트랜지스터는 상기 제1 방전 전압을 수신하는 입력 전극, 상기 제1 캐리 신호를 수신하는 제어 전극, 및 상기 제3 노드와 연결된 출력 전극을 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제어부는 상기 제2 캐리 신호를 수신하는 제어 전극, 제1 방전 전압을 수신하는 입력 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 제4 제어 트랜지스터; 및 상기 제1 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 제5 제어 트랜지스터를 더 포함하는 것을 특징으로 한다.
실시 예로서, 상기 풀다운부는 상기 스위칭 신호 또는 상기 제2 캐리 신호에 응답하여 상기 제1 게이트 신호를 다운시키는 제1 풀다운부; 및 상기 스위칭 신호 또는 상기 제2 캐리 신호에 응답하여 상기 제1 캐리 신호를 다운시키는 제2 풀다운부를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제1 풀다운부는 제2 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제1 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제1 풀다운 트랜지스터; 및 상기 제2 방전 전압을 수신하는 입력 전극, 상기 제2 캐리 신호를 수신하는 제어 전극, 및 상기 제1 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 한다.
실시 예로서, 상기 제1 풀다운부는 제2 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제2 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제1 풀다운 트랜지스터; 및 상기 제2 방전 전압을 수신하는 입력 전극, 상기 제2 캐리 신호를 수신하는 제어 전극, 및 상기 제2 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 개시 신호의 지연으로 인하여 프리차지 시간 감소하더라도, 출력부를 제어하는 노드의 전압을 안정되게 프리차지 및 유지함으로써 향상된 성능 및 신뢰성을 갖는 게이트 구동 회로가 제공된다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 실시 예에 따른 표시 장치에서 사용되는 신호들의 타이밍도이다.
도 3은 도 1의 복수의 화소들 중 어느 하나의 화소를 예시적으로 보여주는 등가 회로도이다.
도 4는 도 1의 복수의 화소들 중 어느 하나의 화소를 예시적으로 보여주는 단면도이다.
도 5는 도 1의 게이트 구동 회로를 상세하게 보여주는 블록도이다.
도 6은 도 5의 복수의 구동 스테이지들 중 제3 구동 스테이지를 예시적으로 보여주는 회로도이다.
도 7은 도 6의 제3 구동 스테이지의 동작을 설명하기 위한 파형도이다.
도 8은 도 5의 복수의 구동 스테이지들 중 제1 구동 스테이지를 보여주는 회로도이다.
도 9는 도 8의 제1 구동 스테이지의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 제1 구동 스테이지를 보여주는 회로도이다.
도 11은 본 발명의 다른 실시 예에 따른 표시 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 실시 예에 따른 표시 장치에서 사용되는 신호들의 타이밍도이다. 도 1 및 도 2를 참조하면, 표시 장치(100)는 표시 패널(DP, Display Panel), 게이트 구동 회로(110), 및 데이터 구동 회로(120)를 포함한다.
표시 패널(DP)은 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 영동 표시 패널(electrophoretic display panel), 일렉트로웨팅 표시 패널(electrowetting display panel) 등과 같은 다양한 표시 패널을 포함할 수 있다.
이하에서, 간결한 설명을 위하여, 표시 패널(DP)은 액정 표시 패널인 것으로 가정한다. 그러나, 본 발명에 따른 표시 패널(DP)이 이에 한정되는 것은 아니며, 본 발명에 따른 표시 패널(DP)은 상술된 표시 패널들 또는 다른 표시 패널들로 구현될 수 있다. 예시적으로, 액정 표시 패널을 포함하는 액정 표시 장치는 편광자(미도시), 백라이트 유닛(미도시) 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1) 및 제1 기판(DS1)과 이격된 제2 기판(DS2)을 포함한다. 예시적으로, 표시 패널(DP)은 제1 기판(DS1) 및 제2 기판(DS2) 사이에 배치된 액정층을 더 포함한다. 표시 패널(DP)의 평면상에서, 표시 패널(DP)은 복수의 화소들(PX11~PXnm)이 배치된 표시 영역(DA) 및 표시 영역을 둘러싸는 비표시 영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)을 포함한다. 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLm)은 서로 교차되어 배치된다. 복수의 게이트 라인들(GL1~GLn)은 게이트 구동 회로(110)와 연결된다. 복수의 데이터 라인들(DL1~DLm)은 데이터 구동 회로(120)와 연결된다.
복수의 화소들(PX11~PXnm) 각각은 복수의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다. 복수 개의 화소들(PX11~PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11~PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 표시 패널(DP)은 제1 기판(DS1)의 비표시 영역(NDA)에 배치된 더미 게이트 라인을 더 포함할 수 있다. 예시적으로, 더미 게이트 라인에는 화소들이 연결되지 않을 수 있다. 더미 게이트 라인은 게이트 구동 회로(110)와 연결될 수 있다.
게이트 구동 회로(110) 및 데이터 구동 회로(120)는 신호 제어부(SC, 예를 들어, 타이밍 컨트롤러)로부터 제어 신호를 수신한다. 신호 제어부(SC)는 메인 회로 기판(MCB)에 실장될 수 있다. 신호 제어부(SC)는 외부 그래픽 제어부(미도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호 및 클럭 신호들을 포함할 수 있다.
수직 동기 신호(Vsync)는 프레임 구간들(Fn-1, Fn, Fn+1)을 구별하는 신호이다. 수평 동기 신호(Hsync)는 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호이다. 데이터 인에이블 신호는 데이터가 들어오는 구역을 표시하기 위한 신호로써, 데이터가 출력되는 구간 동안만 하이 레벨이다. 클럭 신호는 일정 주기 간격으로 토글하는 신호이다.
게이트 구동 회로(110)는 프레임 구간들(Fn-1, Fn, Fn+1) 동안에 신호 제어부(SC)로부터 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(GS1~GSn)을 생성하고, 게이트 신호들(GS1~GSn)를 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들(GS1~GSn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동 회로(110)는 박막 공정을 통해 화소들(PX11~PXnm)과 함께 형성될 수 있다. 예시적으로, 게이트 구동 회로(110)는 비표시영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태 또는 OSG(Oxide Semiconductor TFT Gate driver circuit) 형태로 실장 될 수 있다.
예시적으로, 표시 장치(100)는 적어도 2개 이상의 게이트 구동 회로들을 포함할 수 있다. 적어도 2개 이상의 게이트 구동 회로들 중 일부는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들(즉, 제1 방향의 말단)에 연결되고, 나머지는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들(즉, 제2 방향의 말단)에 연결될 수 있다. 또한, 적어도 2개 이상의 게이트 구동 회로들 중 일부는 홀수 번째 게이트 라인들에 연결되고, 나머지는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동 회로(120)는 신호 제어부(SC)로부터 수신된 제어 신호(이하에서, '데이터 신호'라 칭한다.)를 응답하여 신호 제어부(SC)로부터 제공된 영상 데이터를 기반으로 계조 전압들을 생성한다. 데이터 구동 회로(120)는 계조 전압들을 데이터 전압들(DS)로써 복수의 데이터 라인들(DL1~DLm)에 제공한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Fn-1, Fn, Fn+1)에 따라 반전될 수 있다. 데이터 구동 회로(120)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동 회로(120)는 구동 칩(121) 및 구동 칩(121)이 실장된 연성 회로 기판(122)을 포함할 수 있다. 데이터 구동 회로(120)는 복수의 구동 칩들(121) 및 복수의 연성 회로 기판들(122)을 포함할 수 있다. 연성 회로 기판(122)은 메인 회로 기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수의 구동 칩들(121)은 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들을 구동할 수 있다. 예를 들어, 복수의 구동 칩들(121)은 복수의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호(또는 데이터 전압)을 제공할 수 있다. 예시적으로, 복수의 구동 칩들(121) 중 어느 하나는 복수의 데이터 라인들(DL1~DLm) 중 적어도 두 개의 데이터 라인을 구동할 수 있다.
도 1은 테이프 캐리어 패키지(TCP; Tape Carrier Package) 타입의 데이터 구동 회로(120)를 예시적으로 도시하였다. 예시적으로, 데이터 구동 회로(120)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.
도 3은 도 1의 복수의 화소들 중 어느 하나의 화소를 예시적으로 보여주는 등가 회로도이다. 도 4는 도 1의 복수의 화소들 중 어느 하나의 화소를 예시적으로 보여주는 단면도이다. 예시적으로, 도 1의 복수의 화소들(PX11~PXnm) 각각은 도 3 및 도 4에 도시된 화소(PXij)와 유사한 구조를 가질 수 있다.
도 3 및 도 4를 참조하면, 화소(PXij)는 화소 박막 트랜지스터(TR, 이하에서, '화소 트랜지스터'라 칭한다.), 액정 캐패시터(Clc), 및 스토리지 캐패시터(Cst)를 포함한다. 이하에서 기재되는 트랜지스터는 박막 트랜지스터를 의미한다. 예시적으로, 스토리지 캐패시터(Cst)는 생략될 수 있다.
화소 트랜지스터(TR)는 제i 게이트 라인(GLi) 및 제j 데이터 라인(DLj)과 전기적으로 연결된다. 예를 들어, 화소 트랜지스터(TR)의 제어 전극은 제i 게이트 라인(GLi)과 전기적으로 연결되고, 입력 전극은 제j 데이터 라인(DLj)과 전기적으로 연결된다. 화소 트랜지스터(TR)는 제i 게이트 라인(GLi)으로부터 수신한 게이트 신호에 응답하여, 제j 데이터 라인(DLj)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TR)의 출력 전극과 전기적으로 연결되고, 화소 트랜지스터(TR)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 4에 도시된 바와 같이, 화소 트랜지스터(TR)는 제i 게이트 라인(GLi)에 연결된 제어 전극(GE), 제어 전극(GE)에 중첩하는 활성화부(AL), 제j 데이터 라인(DLj)에 연결된 입력 전극(SE), 및 입력 전극(SE)과 이격되어 배치된 출력 전극(DE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 스토리지 라인(STL)의 일부분을 포함한다.
제1 기판(DS1)의 상부 면에 제i 게이트 라인(GLi) 및 스토리지 라인(STL)이 배치된다. 제어 전극(GE)은 제i 게이트 라인(GLi)으로부터 분기된다. 제i 게이트 라인(GLi) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(CRT), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 제i 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄 층과 구리 층을 포함할 수 있다.
제1 기판(DS1)의 에 제어 전극(GE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 유기막이거나, 무기막일 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어 전극(GE)과 중첩하는 활성화부(AL)가 배치된다. 활성화부(AL)는 반도체층과 오믹 컨택층을 포함할 수 있다. 제1 절연층(10) 상에 반도체층이 배치되고, 반도체 상에 오믹 컨택층이 배치된다.
반도체층은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층은 일체의 형상을 가질 수 있다.
활성화부(AL) 상에 출력 전극(DE)과 입력 전극(SE)이 배치된다. 출력 전극(DE)과 입력 전극(SE)은 서로 이격되어 배치된다. 출력 전극(DE)과 입력 전극(SE) 각각은 제어 전극(GE)에 부분적으로 중첩한다.
좀 더 구체적으로, 출력 전극(DE)과 입력 전극(SE)은 활성화부(AL) 상에 배치된다. 평면상에서, 출력 전극(DE)은 활성화부(AL)의 하나의 부분에 완전히 중첩하고, 입력 전극(SE)은 활성화부(AL)의 다른 하나의 부분에 완전히 중첩할 수 있다.
제1 절연층(10) 상에 활성화부(AL), 출력 전극(DE), 및 입력 전극(SE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제2 절연층(20)은 유기막이거나, 무기막일 수 있다. 제2 절연층(20)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
도 1에는 스태거 구조를 갖는 화소 트랜지스터(TR)를 예시적으로 도시하였으나, 화소 트랜지스터(TR)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TR)는 플래너 구조를 가질 수도 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공한다. 제3 절연층(30)은 유기물을 포함할 수 있다.
제3 절연층(30) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하는 컨택홀(CH)을 통해 출력 전극(DE)에 연결된다. 제3 절연층(30) 상에 화소전극(PE)을 커버하는 배향막(미 도시)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF) 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE) 상에 공통전극(CE)을 커버하는 배향막(미 도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 3에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 도 3에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 다시 말해, 본 실시예에 따른 액정 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 5는 도 1의 게이트 구동 회로를 상세하게 보여주는 블록도이다. 도 5를 참조하면, 게이트 구동 회로(110)는 복수의 구동 스테이지들(SRC1~SCRn)을 포함한다. 복수의 구동 스테이지들(SRC1~SRCn)은 서로 종속적으로(또는 직렬로) 연결된다. 이하에서, 간결한 설명을 위하여, 제1 구동 스테이지(SCR1)는 복수의 구동 스테이지들(SRC1~SRCn) 중 첫번째 구동 스테이지이고, 제1 내지 제n 구동 스테이지들(SRC1~SRCn)은 순차적으로 직렬 연결된 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
복수의 구동 스테이지들(SRC1~SRCn)은 복수의 게이트 라인들(GL1~GLn)에 각각 연결된다. 복수의 구동 스테이지들(SRC1~SRCn) 각각은 연결된 게이트 라인에 게이트 신호들(GS1~GSn)을 제공한다. 예시적으로, 복수의 구동 스테이지들(SRC1~SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
게이트 구동 회로(110)는 복수 개의 구동 스테이지들(SRC1~SRCn) 중 말단에 배치된 구동 스테이지(SRCn)와 연결된 더미 스테이지(SRC-D1)를 더 포함할 수 있다. 더미 스테이지(SRC-D1)는 더미 게이트 라인(GL-D1)에 연결된다. 예시적으로, 더미 스테이지(SRC-D1)의 개수는 증가 또는 감소할 수 있다. 더미 스테이지(SRC-D1)의 개수가 변화함에 따라 더미 게이트 라인(GL-D1)의 개수 또한 변화할 수 있다. 더미 스테이지들(SRC-D1)은 복수의 구동 스테이지들(SRC1~SRCn)과 유사한 구조를 가질 수 있다. 또는 더미 스테이지(SRC-D1)는 복수의 구동 스테이지들(SRC1~SRCn)과 다른 구조를 가질 수 있다.
복수의 구동 스테이지들(SRC1~SRCn) 각각은 출력 단자(OUT), 캐리 단자(CRT), 입력 단자(IN), 클럭 단자(CK), 제1 전압 입력 단자(V1), 제2 전압 입력 단자(V2), 및 제어 단자(CT)를 포함한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 출력 단자(OUT)는 복수의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 연결된다. 복수의 구동 스테이지들(SRC1~SRCn)로부터 생성된 게이트 신호들(GS1~GSn)은 복수의 구동 스테이지들(SRC1~SRCn) 각각의 출력 단자(OUT)를 통해 복수의 게이트 라인들(GL1~GLn)로 제공된다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CRT)는 해당 구동 스테이지 다음의 구동 스테이지의 입력 단자(IN)와 전기적으로 연결된다. 예를 들어, 제3 구동 스테이지(SRC3)의 캐리 단자(CRT)는 다음의 구동 스테이지인 제4 구동 스테이지(SRC4)의 입력 단자(IN)와 전기적으로 연결된다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 캐리 단자(CRT)는 캐리 신호(CRS1~CRSn)를 출력한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 입력 단자(IN)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예를 들어, 제3 구동 스테이지(SRC3)의 입력 단자(IN)는 이전 구동 스테이지인 제2 구동 스테이지(SRC2)의 캐리 신호(CRS2)를 수신한다. 복수의 구동 스테이지들(SRC1~SRCn) 중 첫 번째 구동 스테이지인 제1 구동 스테이지(SRC1)의 입력 단자(IN)는 게이트 구동 회로(110)의 구동을 개시하는 개시 신호(STV)를 수신한다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 제어 단자(CT)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 신호를 수신한다. 예를 들어, 제3 구동 스테이지(SRC3)의 제어 단자(CT)는 다음 구동 스테이지인 제4 구동 스테이지(SRC4)의 제4 캐리 신호(CRS4)를 수신한다. 예시적으로, 더미 스테이지(SCR-D)의 제어 단자(CT)는 개시 신호(STV)를 수신할 수 있다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)를 수신할 수 있다. 예를 들어, 복수의 구동 스테이지들(SRC1~SRCn) 중 홀수 번째 구동 스테이지들(즉, SRC1, SRC3, SRC5)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수의 구동 스테이지들(SRC1~SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다. 제2 클럭 신호(CKVB)는 제1 클럭 신호(CKV)가 반전된 신호일 수 있다.
복수의 구동 스테이지들(SRC1~SRCn) 각각의 제1 전압 입력 단자(V1)는 제1 방전 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1~SRCn) 각각의 제2 전압 입력 단자(V2)는 제2 방전 전압(VSS2)을 수신한다. 제2 방전 전압(VSS2)은 제1 방전 전압(VSS1)보다 낮은 레벨을 가질 수 있다.
예시적으로, 복수의 구동 스테이지들(SRC1~SRCn) 각각은 회로 구성에 따라 출력 단자(OUT), 입력 단자(IN), 캐리 단자(CRT), 제1 및 제2 제어 단자들(CT), 클럭 단자(CK), 제1 전압 입력 단자(V1), 및 제2 전압 입력 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예를 들어, 제1 전압 입력 단자(V1), 및 제2 전압 입력 단자(V2) 중 어느 하나는 생략될 수 있다. 또한, 복수의 구동 스테이지들(SRC1~SRCn)의 연결 관계도 변경될 수 있다.
예시적으로, 복수의 구동 스테이지들(SRC1~SRCn) 중 첫 번째 구동 스테이지인 제1 구동 스테이지(SRC1)는 나머지 구동 스테이지들(SRC2~SRCn)과 다른 구조를 가질 수 있다. 예를 들어, 제2 내지 제n 구동 스테이지들(SRC2~SRCn)은 각각의 입력 단자를 통해 이전 구동 스테이지의 캐리 신호를 수신하는 반면에, 제1 구동 스테이지(SRC1)는 입력 단자를 통해 개시 신호(STV)를 수신할 수 있다. 또한, 제2 내지 제n 구동 스테이지들(SRC2~SRCn)은 각각의 클럭 단자(CK)를 통해 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 중 어느 하나를 수신하는 반면에, 제1 구동 스테이지(SRC1)는 반전 클럭 단자(CKB)를 더 포함하고, 클럭 단자(CK)를 통해 제1 클럭 신호(CKV)를 수신하고, 반전 클럭 단자(CKB)를 통해 제2 클럭 신호(CKVB)를 수신할 수 있다.
예시적으로, 개시 신호(STV)는 게이트 구동 회로(110)의 동작 개시를 알리는 신호이고, 신호 제어부(SC)로부터 제공될 수 있다.
예시적으로, 제1 구동 스테이지(SRC1)는 제1 클럭 신호(CKV)를 기반으로 제1 캐리 신호(CRS1) 및 제1 게이트 신호(GS1)를 생성하고, 제2 클럭 신호(CKVB)를 사용하여 제1 캐리 신호(CRS1) 및 제1 게이트 신호(GS1)를 생성하기 위한 제1 노드(NQ)를 프리차징할 수 있다. 제1 구동 스테이지(SRC1)의 상세한 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 6은 도 5의 복수의 구동 스테이지들 중 제3 구동 스테이지를 예시적으로 보여주는 회로도이다. 예시적으로, 도 6을 참조하여 제3 구동 스테이지(SRC3)가 설명되나, 제1 구동 스테이지(SRC1)를 제외한 나머지 구동 스테이지들(SRC2, SRC4~SRCn) 또한 제3 구동 스테이지(SRC3)와 유사한 구조를 가질 수 있다.
도 6을 참조하면, 제3 구동 스테이지(SRC3)는 출력부(111-1, 111-2), 제어부(112), 인버터부(113), 및 풀다운부(114-1, 114-2)를 포함한다. 출력부(111-1, 111-2)는 제3 게이트 신호(GS3)를 출력하는 제1 출력부(111-1) 및 제3 캐리 신호(CRS3)를 출력하는 제2 출력부(111-2)를 포함한다. 풀다운부(114-1, 114-2)는 출력 단자(OUT)를 다운시키는 제1 풀다운부(114-1) 및 캐리 단자(CRT)를 다운시키는 제2 풀다운부(114-2)를 포함한다. 제3 구동 스테이지(SRC3)의 회로는 예시적인 것에 불과하며, 이는 변경될 수 있다.
제1 출력부(111-1)는 제1 출력 트랜지스터(TR_O1)를 포함한다. 제1 출력 트랜지스터(TR_O1)는 제1 클럭 신호(CKV)를 수신하는 입력 전극, 제1 노드(NQ, 또는 제어 노드)에 접속된 제어 전극, 및 제3 게이트 신호(GS3)를 출력하는 출력 전극을 포함한다. 제1 출력 트랜지스터(TR_O1)는 제1 노드(NQ)의 전압에 응답하여 클럭 신호(CKV)에 기반된 제3 게이트 신호(GS3)를 출력한다.
제2 출력부(111-2)는 제2 출력 트랜지스터(TR_O2)를 포함한다. 제2 출력 트랜지스터(TR_O2)는 제1 클럭 신호(CKV)를 수신하는 입력 전극, 제1 노드(NQ)에 접속된 제어 전극, 및 제3 캐리 신호(CRS3)를 출력하는 출력 전극을 포함한다. 제2 출력 트랜지스터(TR_O2)는 제1 노드(NQ)의 전압에 응답하여 클럭 신호(CKV)에 기반된 제3 캐리 신호(CRS3)를 출력한다.
제어부(112)는 제1 출력부(111-1) 및 제2 출력부(111-2)의 동작을 제어한다. 제어부(112)는 제2 구동 스테이지(SRC2, 즉, 이전 구동 스테이지)로부터 출력된 제2 캐리 신호(CRS2)를 입력 단자(IN)를 통해 수신한다. 제어부(112)는 입력 단자(IN)를 통해 수신된 제2 캐리 신호(CRS2)에 응답하여 제1 출력부(111-1) 및 제2 출력부(111-2)를 턴-온 시킨다. 제어부(112)는 제4 구동 스테이지(SRC4, 즉, 다음 구동 스테이지)로부터 출력된 제4 캐리 신호(CRS4)에 응답하여, 제1 출력부(111-1) 및 제2 출력부(111-2)의 턴-오프 시킨다. 예시적으로, 제어부(112)는 인버터부(113)로부터 출력된 스위칭 신호에 따라 제1 출력부(111-1) 및 제2 출력부(111-2)의 턴-오프를 유지시킨다.
제어부(112)는 제1 제어 트랜지스터(TR_C1), 제2 제어 트랜지스터(TR_C2), 제3 제어 트랜지스터(TR_C3), 및 캐패시터(CAP)를 포함한다.
제1 제어 트랜지스터(TR_C1)는 제1 노드(NQ)와 접속된 출력 전극, 및 입력 단자(IN)와 공통으로 접속된 제어 전극 및 입력 전극을 포함한다. 제1 제어 트랜지스터(TR_C1)는 입력 단자(IN)로부터 제1 노드(NQ)로 전류 패스가 형성되도록 다이오드 접속될 수 있다. 제1 제어 트랜지스터(TR_C1)는 입력 단자(IN)로부터 수신되는 신호(즉, 제2 캐리 신호(CRS2))를 제1 노드(NQ)로 제공할 수 있다. 제1 노드(NQ)는 제1 제어 트랜지스터(TR_C1)로부터 제공되는 제2 캐리 신호(CRS2)에 의해 전위가 상승할 수 있다.
캐패시터(CAP)는 제1 출력부(111-1)의 제1 출력 트랜지스터(TR1)의 제어 단자 및 출력 단자 사이에 제공된다. 또는 캐패시터(CAP)는 출력 단자(OUT) 및 제1 노드(NQ) 사이에 제공된다.
제2 제어 트랜지스터(TR_C2)는 제2 전압 입력 단자(V2)와 제1 노드(NQ) 사이에 제공된다. 제2 제어 트랜지스터(TR_C2)의 제어 전극은 제어 단자(CT)에 접속된다. 제2 제어 트랜지스터(TR_C2)는 제어 단자(CT)로부터 제공되는 제4 캐리 신호(CRS4)에 응답하여 제1 노드(NQ)에 제2 방전 전압(VSS2)을 제공한다.
제3 제어 트랜지스터(TR_C3)는 제2 전압 입력 단자(V2)와 제1 노드(NQ) 사이에 제공된다. 제3 제어 트랜지스터(TR_C3)의 제어 전극은 제2 노드(NB, 또는 출력 노드)에 접속된다. 제2 노드(NB)는 인버터부(130)의 출력 단자와 연결된다. 제3 제어 트랜지스터(TR_C3)은 인버터부(130)로부터 출력된 스위칭 신호에 응답하여 제1 노드(NQ)에 제2 방전 전압(VSS2)을 제공한다.
예시적으로, 제2 제어 트랜지스터(TR_C2)의 개수 또는 제3 제어 트랜지스터(TR_C3)의 개수는 증가할 수 있다. 제2 제어 트랜지스터(TR_C2)의 개수 또는 제3 제어 트랜지스터(TR_C3)의 개수가 증가할 경우, 각 트랜지스터는 서로 직렬 연결될 수 있다. 또한, 제2 제어 트랜지스터(TR_C2) 및 제3 제어 트랜지스터(TR_C3) 중 어느 하나는 제2 전압 입력 단자(V2)가 아닌 제1 전압 입력 단자(V1)에 접속될 수 있다.
계속해서, 도 6을 참조하면, 인버터부(113)는 제2 노드(NB)의 스위칭 신호를 출력한다. 인버터부(113)는 제1 내지 제4 인버터 트랜지스터들(TR_I1, TR_I2, TR_I3, TR_I4)을 포함한다. 제1 인버터 트랜지스터(TR_I1)는 클럭 단자(CK)에 공통으로 연결된 입력 전극과 제어 전극, 및 제2 인버터 트랜지스터(TR_I2)의 제어 전극에 연결된 출력 전극을 포함한다. 제2 인버터 트랜지스터(TR_I2)는 클럭 단자(CK)에 연결된 입력 전극, 제2 노드(NB)에 연결된 출력 전극을 포함한다.
제3 인버터 트랜지스터(TR_I3)는 제1 인버터 트랜지스터(TR_I1)의 출력 전극에 연결된 출력 전극, 캐리 단자(CRT)에 연결된 제어 전극, 및 제2 전압 입력단자(V2)에 연결된 입력 전극을 포함한다. 제4 인버터 트랜지스터(TR_I4)는 제2 노드(NB)에 연결된 출력 전극, 캐리 단자(CRT)에 연결된 제어 전극, 및 제2 전압 입력단자(V2)에 연결된 입력 전극을 포함한다. 예시적으로, 제3 및 제4 인버터 트랜지스터(TR_I3, TR_I4)의 제어 전극은 출력 단자(OUT)에 연결될 수 있고, 제3 및 제4 인버터 트랜지스터(TR_I3, TR_I4)의 출력 전극은 제1 전압 입력단자(V1)에 연결될 수 있다.
제1 풀다운부(114-1)는 제1 풀다운 트랜지스터(TR_D1) 및 제2 풀다운 트랜지스터(TR_D2)를 포함한다. 제1 풀다운 트랜지스터(TR_D1)는 제1 전압 입력단자(V1)에 접속된 입력 전극, 제2 노드(NB)에 접속된 제어 전극, 및 출력 단자(OUT)에 접속된 출력 전극을 포함한다. 제2 풀다운 트랜지스터(TR_D2)는 제1 전압 입력단자(V1)에 접속된 입력 전극, 제어 단자(CT)에 접속된 제어 전극, 및 출력 단자(OUT)에 접속된 출력 전극을 포함한다. 예시적으로, 제1 풀다운 트랜지스터(TR_D1)의 입력 전극 및 제2 풀다운 트랜지스터(TR_D2)의 입력 전극 중 적어도 어느 하나는 제2 전압 입력단자(V2)에 연결될 수 있다.
제2 풀다운부(114-2)는 제3 풀다운 트랜지스터(TR_D3) 및 제4 풀다운 트랜지스터(TR_D4)를 포함한다. 제3 풀다운 트랜지스터(TR_D3)는 제2 전압 입력 단자(V2)에 접속된 입력 전극, 제2 노드(NB)에 접속된 제어 전극, 및 캐리 단자(CRT)에 접속된 출력 전극을 포함한다. 제4 풀다운 트랜지스터(TR_D4)는 제2 전압 입력단자(V2)에 접속된 입력 전극, 제어 단자(CT)에 접속된 제어 전극, 및 캐리 단자(CRT)에 접속된 출력 전극을 포함한다. 예시적으로, 제3 풀다운 트랜지스터(TR_D3)의 입력 전극 및 제4 풀다운 트랜지스터(TR_D4)의 입력 전극 중 적어도 어느 하나는 제1 전압 입력 단자(V1)에 연결될 수도 있다.
도 7은 도 6의 제3 구동 스테이지의 동작을 설명하기 위한 파형도이다. 도 6 및 도 7을 참조하면, 제3 구동 스테이지(SRC3)는 입력 단자(IN)를 통해 제2 구동 스테이지(SRC2)로부터 제2 캐리 신호(CRS2)를 수신한다. 제2 캐리 신호(CRS2)는 제2 수평 구간(HP2) 동안 고전압(VH-C)일 수 있다. 제3 구동 스테이지(SRC3)의 제1 제어 트랜지스터(TR_C1)는 제2 수평 구간(HP2) 동안 고전압(VC-H)의 제2 캐리 신호(CRS2)를 제1 노드(NQ)로 제공할 수 있다. 이 때, 제1 노드(NQ)는 제1 전압(VQ1)으로 프리차지될 수 있다. 예시적으로, 제1 전압(VQ1)은 제2 캐리 신호(CRS2)의 고전압(VH-C)보다 소정의 레벨만큼 낮은 전압일 수 있다. 예시적으로, 고전압(VH-C)은 약 10V일 수 있다. 저전압(VL-C)은 고전압(VH-C)보다 낮은 전압일 수 있다. 저전압(VL-C)은 제2 방전 전압(VSS2)와 동일한 레벨을 가질 수 있다.
이후, 제3 수평 구간(HP3)에서, 제2 캐리 신호(CRS2)는 저전압(VL-C)으로 하강하고, 제1 클럭 신호(CKV)는 고전압(VH-C)으로 상승할 수 있다. 제2 수평 구간(HP2)에서 제1 노드(NQ)가 제1 전압(VQ1)으로 프리차지되었기 때문에, 제3 구동 스테이지(SRC3)의 제1 및 제2 출력 트랜지스터들(TR_O1, TR_O2)은 턴-온 상태일 수 있다. 제3 수평 구간(HP3)동안 제1 클럭 신호(CKV)가 고전압(VH-C)으로 상승함에 따라, 제3 구동 스테이지(SRC3)의 제1 노드(NQ)는 제2 전압(VQ2)으로 충전되고, 이에 따라, 제1 및 제2 출력 트랜지스터들(TR_O1, TR_O2)은 각각 제3 게이트 신호(GS3) 및 제3 캐리 신호(CRS3)를 출력할 수 있다.
이 후, 제4 수평 구간(HP4)에서, 제1 클럭 신호(CKV)가 저전압(VL-C)으로 하강하고, 제4 캐리 신호(CRS4)가 고전압(VH-C)으로 상승한다. 제4 수평 구간(HP4)에서, 제3 구동 스테이지(SRC3)의 인버터부(113)는 제1 클럭 신호(CKV)의 반전된 신호를 제2 노드(NB)의 스위칭 신호로서 출력한다. 제4 수평 구간(HP4)에서, 제3 구동 스테이지(SRC3)의 제1 및 제2 풀다운부들(114-1, 114-2)은 제2 노드(NB)의 스위칭 신호 및 제4 캐리 신호(CRS4)에 응답하여, 제3 게이트 신호(GS3) 및 제3 캐리 신호(CRS3)를 저전압(VL-C)으로 하강시킨다.
예시적으로, 다른 구동 스테이지들(SRC2~SRCn) 또한 상술된 동작 방법을 기반으로 각각의 게이트 신호 및 캐리 신호를 출력할 수 있다.
도 8은 도 5의 복수의 구동 스테이지들 중 제1 구동 스테이지를 보여주는 회로도이다. 예시적으로, 복수의 구동 스테이지들(SRC1~SRCn) 중 제1 구동 스테이지(SRC1)를 제외한 나머지 구동 스테이지들(SRC2~SRCn)은 도 6에 도시된 제3 구동 스테이지(SRC3)와 유사한 구조를 가질 수 있으며, 도 7을 참조하여 설명된 방법을 기반으로 동작할 수 있다.
그러나, 본 발명에 따른 제1 구동 스테이지(SRC1)는 도 6의 제3 구동 스테이지(SRC3)와 다른 구조를 가질 수 있다. 이하에서, 간결한 설명을 위하여, 중복되는 구성에 대한 설명은 생략되며, 제1 구동 스테이지(SRC1) 및 제3 구동 스테이지(SRC3)의 차이점이 중점적으로 설명된다.
도 7을 참조하면, 제1 구동 스테이지(SRC1)는 출력부(1110-1, 1110-2), 제어부(1120), 인버터부(1130), 및 풀다운부(1140-1, 1140-2)를 포함한다. 출력부(1110-1, 1110-2)는 제1 및 제2 출력 트랜지스터들(TR_O1, TR_O2)를 포함한다. 인버터부(1130)는 제1 내지 제4 인버터 트랜지스터(TR_I1~TR_I4)를 포함한다. 풀다운부(1140-1, 1140-2)는 제1 내지 제4 풀다운 트랜지스터(TR_D1~TR_D4)를 포함한다. 출력부(1110-1, 1110-2), 인버터부(1130), 및 풀다운부(1140-1, 1140-2)는 도 6의 제3 구동 스테이지(SRC3)의 출력부(111-1, 111-2), 인버터부(113), 및 풀다운부(114-1, 114-2)와 동일하므로, 이에 대한 설명은 생략된다.
제어부(1120)는 제1 내지 제5 제어 트랜지스터들(TR_C1~TR_C5)을 포함한다. 제1 제어 트랜지스터(TR_C1)는 입력 단자(IN)와 연결된 입력 전극, 제3 노드(NC)와 연결된 제어 전극, 및 제1 노드(NQ)와 연결된 출력 전극을 포함한다. 제1 제어 트랜지스터(TR_C1)는 제3 노드(NC)의 전압에 응답하여 입력 단자(IN)로부터 수신되는 신호를 제1 노드(NQ)로 제공할 수 있다. 제1 노드(NQ)는 제1 제어 트랜지스터(TR_C1)를 통해 제공되는 신호에 의해 제1 전압(VQ1)으로 프리차지된다. 예시적으로, 제1 구동 스테이지(SRC1)는 입력 단자(IN)를 통해 개시 신호(STV)를 수신한다. 즉, 제1 제어 트랜지스터(TR_C1)는 개시 신호(STV)를 제1 노드(NQ)로 제공할 수 있다.
제2 및 제3 제어 트랜지스터들(TR_C2, TR_C3)은 도 6을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
제4 제어 트랜지스터(TR_C4)는 반전 클럭 단자(CKB)와 공통으로 접속된 입력 전극과 제어 전극, 및 제3 노드(NC)와 접속된 출력 전극을 포함한다. 제4 제어 트랜지스터(TR_C4)는 반전 클럭 단자(CKB)로부터 제3 노드(NC)로 전류 패스가 형성되도록 다이오드 접속된다. 제4 제어 트랜지스터(TR_C4)는 반전 클럭 단자(CKB)로부터 제공되는 제2 클럭 신호(CKVB)를 제3 노드(NC)로 제공할 수 있다. 이에 따라, 제1 제어 트랜지스터(TR_C1)는 반전 클럭 단자(CKB)로부터 제공되는 제2 클럭 신호(CKVB)에 응답하여 구동될 수 있다.
제5 제어 트랜지스터(TR_C5)는 제2 전압 입력 단자(V2)와 접속된 입력 전극, 캐리 단자(CRT)와 접속된 제어 전극, 및 제3 노드(NC)와 접속된 출력 전극을 포함한다. 제5 제어 트랜지스터(TR_C5)는 제1 캐리 신호(CRS1)에 응답하여 제2 전압 입력 단자(V2)로부터 제공되는 제2 방전 전압(VSS2)을 제3 노드(NC)로 제공할 수 있다.
예시적으로, 종래의 게이트 구동 회로에 포함된 제1 구동 스테이지는 도 6을 참조하여 설명된 제3 구동 스테이지(SRC3)와 동일한 구조를 가질 수 있다. 이 경우, 개시 신호(STV)가 소정의 시간만큼 지연될 경우, 제1 노드(NQ)의 전압이 충분히 프리차지되지 않을 수 있다. 다시 말해서, 개시 신호(STV)가 소정의 시간만큼 지연될 경우, 제1 노드(NQ)의 프리차징 시간이 감소하게 되고, 이로 인하여 제1 노드(NQ)의 전압이 제1 전압(VQ1)으로 프리차지되지 않는다. 이에 따라, 출력부로부터 출력되는 제1 게이트 신호의 특성이 나빠질 수 있다.
본 발명의 실시 예에 따른 게이트 구동 회로(110)에 포함된 제1 구동 스테이지(SRC1)의 제1 제어 트랜지스터(TR_C1)는 제2 클럭 신호(CKVB)에 응답하여 개시 신호(STV)를 제1 노드(NQ)로 제공한다. 이에 따라, 제1 노드(NQ)에 대한 프리차징 시간이 감소되더라도, 제1 노드(NQ)의 전압을 제1 전압(VQ1)까지 상승시킬 수 있다. 이에 대한 상세한 설명은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 9는 도 8의 제1 구동 스테이지의 동작을 설명하기 위한 도면이다. 예시적으로, 이상적인 경우의 개시 신호(STV)는 제0 수평 구간(HP0) 동안 고전압(VH-C)일 것이다. 도 9에서는, 본 발명에 따른 게이트 구동 회로의 특징을 설명하기 위하여, 개시 신호(STV)는 제1 시간(t1)만큼 지연된 것으로 가정한다. 즉, 개시 신호(STV)가 고전압(VH-C)인 구간은 제0 수평 구간(HP0)의 일부 및 제1 수평 구간(HP1)의 일부와 중첩될 수 있다. 수평 구간들은 하나의 프레임 구간을 기준으로 정의되고, 제0 수평 구간은 해당 프레임 구간의 첫번째 수평 구간으로 정의될 수 있다.
예시적으로, 제1 라인(L01)은 본 발명에 따른 제1 구동 스테이지(SRC1)에서의 제1 노드(NQ)의 전압을 가리키고, 제2 라인(L02)은 종래 기술에 따른 제1 구동 스테이지(즉, 첫번째 구동 스테이지)의 제1 노드(NQ)의 전압을 가리킨다.
도 8 및 도 9를 참조하면, 이상적인 경우, 제1 구동 스테이지(SRC1)의 제1 노드(NQ)의 프리차징 시간은 제0 수평 구간(HP0)일 것이다. 그러나, 개시 신호(STV)가 제1 시간(t1)만큼 지연됨에 따라, 제1 구동 스테이지(SRC1)의 제1 노드(NQ)의 프리차징 시간은 제2 시간(t2)으로 단축된다. 즉, 개시 신호(STV)가 제1 시간(t1)만큼 지연됨에 따라, 제1 구동 스테이지(SRC1)의 제1 노드(NQ)의 프리차징 시간이 감소된다.
예시적으로, 앞서 설명된 바와 같이 종래의 제1 구동 스테이지는 도 6의 제3 구동 스테이지(SRC3)와 동일한 구조를 가질 수 있다. 이 경우, 제2 라인(L02)과 같이, 종래의 제1 구동 스테이지는 입력 단자 및 제1 노드(NQ) 사이에 다이오드 접속된 제어 트랜지스터로 인하여 제1 노드(NQ)의 전압이 제1 전압(VQ1)보다 낮은 전압(VQ1')으로 프리차지될 수 있다.
그러나, 본 발명에 따른 제1 구동 스테이지(SRC1)의 제1 제어 트랜지스터(TR_C1)는 제2 클럭 신호(CKVB)에 의해 구동되어 개시 신호(STV)를 제1 노드(NQ)로 제공하기 때문에, 제1 라인(L01)과 같이 제2 시간(t2)동안 제1 노드(NQ)의 전압이 제1 전압(VQ1)까지 프리차지될 수 있다. 즉, 제1 노드(NQ)의 전압을 제1 전압(VQ1)까지 충분히 프리차징시킴으로써 클럭 신호(CKV)에 따른 제1 게이트 신호(GS1)의 출력 파형이 개선될 수 있다.
이 후, 제1 수평 구간(HP1) 중간에 개시 신호(STV)가 저전압(VL-C)으로 하강할 수 있다. 이 때, 종래의 제1 구동 스테이지의 제어 트랜지스터는 입력 단자(IN)로부터 제1 노드(NQ)로 다이오드 접속되기 때문에, 저전압(VL-C)으로 하강하는 개시 신호(SVT)에 의해 제1 노드(NQ)의 전압이 낮아질 수 있다. (도 9의 제1 영역(A1) 참조)
그러나, 본 발명의 실시 예에 따른 제1 구동 스테이지(SRC1)의 제1 제어 트랜지스터(TR_C1)는 제2 클럭 신호(CKVB)에 의해 구동되기 때문에, 제2 수평 구간(HP2)동안 턴-오프 상태를 유지할 것이다. 즉, 개시 신호(STV)를 제1 노드(NQ)로 제공하는 제1 제어 트랜지스터(TR_C1)가 제1 수평 구간(HP1) 동안 턴-오프 상태를 유지하기 때문에, 개시 신호(STV)가 저전압(VL-C)으로 낮아지더라도 제1 노드(NQ)의 전압은 일정하게 유지될 것이다. 즉, 개시 신호(STV) 및 제1 노드(NQ) 사이의 커플링이 방지된다.
상술된 바와 같이, 개시 신호(STV)의 지연으로 인하여 프리차지 시간이 감소하더라도, 본 발명의 실시 예에 따른 게이트 구동 회로(110)의 제1 구동 스테이지(SRC1)는 제1 노드(NQ)의 전압을 제1 전압(VQ1)까지 프리차지할 수 있으며, 개시 신호(STV)가 하강하는 시점에 발생하는 개시 신호(STV)와 제1 노드(NQ) 사이의 커플링을 방지할 수 있다. 따라서, 향상된 성능을 갖는 게이트 구동 회로가 제공된다.
도 10은 본 발명의 다른 실시 예에 따른 제1 구동 스테이지를 보여주는 회로도이다. 도 10을 참조하면, 제1 구동 스테이지(SRC1-1)는 출력부(1110-1, 1110-2), 제어부(1120'), 인버터부(1130), 및 풀다운부(1140-1, 1140-2)를 포함한다. 출력부(1110-1, 1110-2)는 제1 및 제2 출력 트랜지스터들(TR_O1, TR_O2)를 포함한다. 제어부(1120')는 제1 내지 제 5 제어 트랜지스터들(TR_C1~TR_C5)을 포함한다. 인버터부(1130)는 제1 내지 제4 인버터 트랜지스터(TR_I1~TR_I4)를 포함한다. 풀다운부(1140-1, 1140-2)는 제1 내지 제4 풀다운 트랜지스터(TR_D1~TR_D4)를 포함한다. 출력부(1110-1, 1110-2), 인버터부(1130), 및 풀다운부(1140-1, 1140-2)는 도 6의 제3 구동 스테이지(SRC3)의 출력부(111-1, 111-2), 인버터부(113), 및 풀다운부(114-1, 114-2)와 동일하므로, 이에 대한 설명은 생략된다.
도 8의 제1 구동 스테이지(SRC1)와 달리 도 10의 제1 구동 스테이지(SRC1-1)는 제2 클럭 신호(CKVB)를 수신하지 않는다. 대신에, 제1 구동 스테이지(SRC1-1)의 제4 제어 트랜지스터(TR_C4)의 입력 전극은 제2 노드(NB)와 접속된다. 즉, 인버터부(1130)로부터 출력되는 제2 노드(NB)의 스위칭 신호는 제1 클럭 신호(CKV)와 동기화된 신호일 수 있고, 제1 수평 구간(HP1)을 제외하고 제1 클럭 신호(CKV)와 실질적으로 동일한 신호일 수 있다. 즉, 제1 구동 스테이지(SRC1-1)는 제2 클럭 신호(CKVB) 대신에 제2 노드(NB)의 스위칭 신호(즉, 인버터부(1130)의 출력 신호)를 기반으로 동작할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 표시 장치를 예시적으로 보여주는 블록도이다. 표시 장치(200)는 표시 패널(DP, Display Panel), 게이트 구동 회로(210-1, 210-2), 및 데이터 구동 회로(220)를 포함한다. 표시 장치(200)에 포함된 제1 기판(DS1), 제2 기판(DS2), 제어 회로(SC), 메인 회로 기판(MCB), 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1~DLm), 복수의 화소들(PX11~PXnm), 표시 영역(DA), 및 비표시 영역(NDA)은 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 11의 표시 장치(200)는 도 1의 표시 장치(100)와 달리 제1 및 제2 게이트 구동 회로들(210-1, 210-2)을 포함한다. 제1 게이트 구동 회로(210-1)는 표시 패널(DP) 상에서 제1 방향의 말단에 배치되고, 제1 방향의 말단에서 복수의 게이트 라인들(GL1~GLn)과 연결될 수 있다. 제2 게이트 구동 회로(210-2)는 표시 패널(DP) 상에서 제2 방향의 말단에 배치되고, 제2 방향의 말단에서 복수의 게이트 라인들(GL1~GLn)과 연결될 수 있다. 예시적으로, 제1 및 제2 게이트 구동 회로들(210-1, 210-2)은 제1 표시 영역(DA1)상의 복수의 게이트 라인들(GL1~GLn) 및 제2 표시 영역(DA2) 상의 복수의 게이트 라인들(GL1~GLn)을 각각 구동할 수 있다.
예시적으로, 제1 및 제2 게이트 구동 회로들(210-1, 210-2)은 신호 제어부(SC)로부터 제어 신호들을 수신하여 동작할 수 있다. 제1 및 제2 구동 회로들(210-1, 210-2)이 복수의 게이트 라인들(GL1~GLn)을 동시에 구동하기 때문에, 신호 제어부(SC)로부터 수신된 신호들은 동일한 위상을 가져야 할 것이다. 그러나, 신호 제어부(SC)와 제1 및 제2 게이트 구동 회로들(210-1, 210-2) 사이의 거리, 내부 배선, 내부 기생 캐패시터 등의 요인으로 인하여 제1 및 제2 게이트 구동 회로들(210-1, 210-2)이 수신하는 제어 신호들은 서로 다른 위상을 가질 수 있다. 이 때, 제1 및 제2 게이트 구동 회로들(210-1, 210-2)의 제1 구동 스테이지들에서 도 9를 참조하여 설명된 바와 같은 문제점이 발생할 수 있다.
본 발명에 실시 예에 따른 게이트 구동 회로는 제2 클럭 신호(CKVB) 또는 제2 클럭 신호(CKVB)와 위상이 반대인 제1 클럭 신호(CKV)에 응답하여 개시 신호(STV)를 제1 노드(NQ)로 제공하기 때문에, 상술된 바와 같이 제어 신호들의 위상이 바뀌더라도 안정된 게이트 신호를 출력할 수 있다. 따라서, 향상된 성능 및 향상된 신뢰성을 갖는 게이트 구동 회로가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 표시 장치 DP: 표시패널
DS1: 제1 기판 DS2: 제2 기판
110: 게이트 구동 회로 120: 데이터 구동 회로
MCB: 메인 회로기판 SRC1~SRCn: 구동 스테이지
111-1: 제1 출력부 111-2: 제2 출력부
112: 제어부 113: 인버터부
114-1: 제1 풀다운부 114-2: 제2 풀다운부

Claims (20)

  1. 표시 패널에 포함된 복수의 게이트 라인들을 구동하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로에 있어서,
    복수의 게이트 라인들 중 제1 게이트 라인을 구동하는 상기 복수의 구동 스테이지들 중 제1 구동 스테이지는,
    제1 노드의 전압에 응답하여 제1 클럭 신호를 기반으로 제1 캐리 신호를 출력하는 제1 출력 트랜지스터;
    상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 기반으로 제1 게이트 신호를 출력하는 제2 출력 트랜지스터;
    상기 제1 클럭 신호와 위상이 다른 제2 클럭 신호를 제2 노드에 제공하는 제1 제어 트랜지스터; 및
    상기 제2 노드의 전압에 응답하여 개시 신호를 상기 제1 노드로 제공하는 제2 제어 트랜지스터; 및
    상기 제1 캐리 신호에 응답하여 상기 제2 노드로 제1 방전 전압을 제공하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 개시 신호는 외부 장치로부터 수신되는 신호이고, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 반전 신호인 것을 특징으로 하는 게이트 구동 회로.
  3. 제 1 항에 있어서,
    상기 제1 제어 트랜지스터는 상기 제2 클럭 신호를 공통으로 수신하는 입력 전극과 제어 전극, 및 상기 제2 노드와 접속된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 1 항에 있어서,
    상기 제2 제어 트랜지스터는 상기 개시 신호를 수신하는 입력 전극, 상기 제2 노드와 접속된 제어 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 1 항에 있어서,
    상기 제3 제어 트랜지스터는 상기 제1 방전 전압을 수신하는 입력 전극, 상기 제1 캐리 신호를 수신하는 제어 전극, 및 상기 제2 노드와 접속된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 1 항에 있어서,
    상기 표시 패널에 포함된 제2 게이트 라인을 구동하는 제2 구동 스테이지를 더 포함하고,
    상기 제1 구동 스테이지는 상기 제1 캐리 신호를 상기 제2 구동 스테이지로 제공하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 6 항에 있어서,
    상기 제1 구동 스테이지는 상기 제1 클럭 신호를 기반으로 제3 노드로 스위칭 신호를 출력하는 인버터부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 제1 구동 스테이지는
    제2 캐리 신호에 응답하여 상게 제1 노드로 상기 제1 방전 전압을 제공하는 제4 제어 트랜지스터; 및
    상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 노드로 상기 제1 방전 전압을 제공하는 제5 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 8 항에 있어서,
    상기 제1 구동 스테이지는
    상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 게이트 신호에 제2 방전 전압을 제공하는 제1 풀다운 트랜지스터;
    상기 제2 캐리 신호에 응답하여 상기 제1 게이트 신호에 상기 제2 방전 전압을 제공하는 제2 풀다운 트랜지스터;
    상기 제3 노드의 상기 스위칭 신호에 응답하여 상기 제1 캐리 신호에 상기 제1 방전 전압을 제공하는 제3 풀다운 트랜지스터; 및
    상기 제2 캐리 신호에 응답하여 상기 제1 캐리 신호에 상기 제1 방전 전압을 제공하는 제4 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 표시 패널에 포함된 복수의 게이트 라인들을 각각 제어하는 복수의 구동 스테이지들을 포함하는 게이트 구동 회로에 있어서,
    상기 복수의 구동 스테이지들 중 첫 번째 구동 스테이지는,
    제1 노드의 전압에 응답하여, 클럭 신호를 기반으로 생성된 제1 캐리 신호 및 제1 게이트 신호를 출력하는 출력부;
    상기 클럭 신호를 기반으로 상기 클럭 신호와 위상이 다른 제2 노드의 스위칭 신호를 출력하는 인버터부;
    상기 복수의 구동 스테이지들 중 상기 제1 캐리 신호를 수신하는 두 번째 구동 스테이지로부터 수신된 제2 캐리 신호 및 상기 스위칭 신호에 응답하여 상기 제1 캐리 신호 및 상기 제1 게이트 신호를 다운시키는 풀다운부; 및
    외부 장치로부터 개시 신호를 수신하고, 상기 수신된 개시 신호, 상기 제1 캐리 신호, 및 상기 스위칭 신호를 기반으로 상기 제1 노드의 전압을 제어하는 제어부를 포함하되,
    상기 제어부는 상기 스위칭 신호에 응답하여 상기 개시 신호를 기반으로 상기 제1 노드의 전압을 충전하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제 10 항에 있어서,
    상기 개시 신호는 상기 게이트 구동 회로의 동작 개시를 가리키는 신호인 것을 특징으로 하는 게이트 구동 회로.
  12. 제 10 항에 있어서,
    상기 출력부는
    상기 제1 노드와 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극, 및 상기 제1 게이트 신호를 출력하는 출력 전극을 포함하는 제1 출력 트랜지스터; 및
    상기 제1 노드와 접속된 제어 전극, 상기 클럭 신호를 수신하는 입력 전극, 및 상기 제1 캐리 신호를 출력하는 출력 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제 12 항에 있어서,
    상기 제어부는
    제3 노드의 전압에 응답하여 상기 개시 신호를 상기 제1 노드로 제공하는 제1 제어 트랜지스터;
    상기 스위칭 신호를 상기 제3 노드로 제공하는 제2 제어 트랜지스터; 및
    상기 제1 캐리 신호에 응답하여 제1 방전 전압을 상기 제3 노드로 제공하는 제3 제어 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  14. 제 13 항에 있어서,
    상기 제1 제어 트랜지스터는 상기 개시 신호를 수신하는 입력 전극, 상기 제3 노드와 연결된 제어 전극, 및 상기 제1 노드와 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  15. 제 13 항에 있어서,
    상기 제2 제어 트랜지스터는 상기 제2 노드와 공통으로 연결된 입력 전극과 제어 전극, 및 상기 제3 노드와 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  16. 제 13 항에 있어서,
    상기 제3 제어 트랜지스터는 상기 제1 방전 전압을 수신하는 입력 전극, 상기 제1 캐리 신호를 수신하는 제어 전극, 및 상기 제3 노드와 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  17. 제 13 항에 있어서,
    상기 제어부는
    상기 제2 캐리 신호를 수신하는 제어 전극, 제1 방전 전압을 수신하는 입력 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 제4 제어 트랜지스터; 및
    상기 제1 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제1 노드와 접속된 출력 전극을 포함하는 제5 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  18. 제 17 항에 있어서,
    상기 풀다운부는
    상기 스위칭 신호 또는 상기 제2 캐리 신호에 응답하여 상기 제1 게이트 신호를 다운시키는 제1 풀다운부; 및
    상기 스위칭 신호 또는 상기 제2 캐리 신호에 응답하여 상기 제1 캐리 신호를 다운시키는 제2 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  19. 제 18 항에 있어서,
    상기 제1 풀다운부는
    제2 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제1 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제1 풀다운 트랜지스터; 및
    상기 제2 방전 전압을 수신하는 입력 전극, 상기 제2 캐리 신호를 수신하는 제어 전극, 및 상기 제1 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  20. 제 18 항에 있어서,
    상기 제1 풀다운부는
    제2 방전 전압을 수신하는 입력 전극, 상기 스위칭 신호를 수신하는 제어 전극, 및 상기 제2 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제1 풀다운 트랜지스터; 및
    상기 제2 방전 전압을 수신하는 입력 전극, 상기 제2 캐리 신호를 수신하는 제어 전극, 및 상기 제2 출력 트랜지스터의 출력 전극과 접속된 출력 전극을 포함하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
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