KR20100075141A

KR20100075141A - 게이트 구동회로 및 이를 구비한 표시 장치

Info

Publication number: KR20100075141A
Application number: KR1020080133763A
Authority: KR
Inventors: 박경호; 이성영
Original assignee: 삼성전자주식회사
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2010-07-02
Also published as: US20100156474A1

Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 부스트업부, 제1 유지부 및 제2 유지부를 포함한다. 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 로우 전압으로 풀-다운 시킨다. 부스트업부는 클럭 신호에 응답하여 클럭 신호 보다 위상이 앞선 클럭 신호에 의해 충전된 전압을 부스트업(Boost-Up)하여 제2 노드에 부스팅 전압을 인가한다. 제1 유지부는 제2 노드의 부스팅 전압에 응답하여 제1 노드를 로우 전압으로 유지시킨다. 제2 유지부는 클럭 신호의 하이 전압에 응답하여 제m 게이트 신호를 로우 전압으로 유지시킨다.

부스팅 전압, 유지부, 게이트 신호, 로우 전압, 고온 노이즈

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}

본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 고온 노이즈를 개선하기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것이다.

최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.

이러한 ASG 는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 유지부를 포함하는 구조가 제시되어 왔다.

그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하 였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 개선이 요구된다.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 장시간 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다

본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 부스트업부, 제1 유지부 및 제2 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 상기 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 로우 전압으로 풀-다운 시킨다. 상기 부스트업부는 상기 클럭 신호에 응답하여 상기 클럭 신호 보다 위상이 앞선 클럭 신호에 의해 충전된 전압을 부스트업(Boost-Up)하여 제2 노드에 부스팅 전압을 인가한다. 상기 제1 유지부는 상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 로우 전압으로 유지시킨다. 상기 제2 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시킨다.

상기한 본 발명의 다른 목적을 위한 일 실시예에 따른 표시 장치는 표시 패널, 소스 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 소스 구동회로는 상기 소스 배선들에 데이터 신호들을 출력한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하며, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 부스트업부, 제1 유지부 및 제2 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 상기 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 로우 전압으로 풀-다운 시킨다. 상기 부스트업부는 상기 클럭 신호에 응답하여 상기 클럭 신호 보다 위상이 앞선 클럭 신호에 의해 충전된 전압을 부스트업(Boost-Up)하여 제2 노드에 부스팅 전압을 인가한다. 상기 제1 유지부는 상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 로우 전압으로 유지시킨다. 상기 제2 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시킨다.

본 발명의 실시예에 따르면, 제1 유지부의 제어부에 부스팅 전압을 인가함으 로써 상기 제1 유지부의 문턱 전압의 쉬프팅 마진을 최대로 확보할 수 있다. 이에 따라서 고온 환경에서 열화로 인해 상기 제1 유지부의 문턱 전압이 쉬프팅되어 발생되는 게이트 구동회로의 고온 노이즈를 제거할 수 있다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정 하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.

상기 게이트 구동회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터 는 복수의 스테이지들(SRCm-1, SRCm, SRCm+1)(m은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.

상기 소스 구동회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 집적될 수도 있다.

도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제n 스테이지(SRC1 ~ SRCn)와, 더미 스테이지(SRCd)를 포함한다.

제1 내지 제n 스테이지(SRC1 ~ SRCn)는 n 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 n개의 게이트 신호들을 순차적으로 출력한다. 상기 더미 스테이지(SRCd)는 상기 제n 스테이지(SRCn)의 구동을 제어하고, 게이트 배선과 플로팅된다.

각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 전압 단자(VT), 제1 출력단자(OT1) 및 제2 출력 단자(OT2)를 포함한다.

상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제1 클럭바 신호(CKB1) 또는 제2 클럭바 신호(CKB2)를 수신한다. 상기 클럭 신호들(CK1, CK2, CKB1, CKB2)은 하이 전압(VDD)과 로우 전압(VSS)으로 이루어지고, 2H 의 펄스 폭 및 4H 주기를 가진다. 상기 H 는 수평 주기이다.

상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)보다 위상이 1H 지연된다. 상기 제1 클럭바 신호(CKB1)는 상기 제1 클럭 신호(CK1)의 위상과 반전되고, 상기 제2 클럭 신호(CK2) 보다 위상이 1H 지연된다. 상기 제2 클럭바 신호(CKB2)는 상기 제2 클럭 신호(CK2)의 위상과 반전되고, 상기 제1 클럭바 신호(CKB1) 보다 위상이 1H 지연된다.

예를 들면, 4K-3(K는 자연수) 번째 스테이지(SRC1)의 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 4K-2 번째 스테이지(SRC2)의 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신하고, 4K-1 번째 스테이지(SRC3)의 제1 클럭 단자(CT1)는 상기 제1 클럭바 신호(CKB1)를 수신하며, 4K 번째 스테이지(SRC4)의 제1 클럭 단자(CT1)는 상기 제2 클럭바 신호(CKB2)를 수신한다.

상기 제2 클럭 단자(CT2)는 상기 제1 클럭 단자(CT1)에 수신된 클럭 신호와 위상이 반전된 클럭바 신호를 수신한다.

예를 들면, 4K-3(K는 자연수) 번째 스테이지(SRC1)의 제2 클럭 단자(CT2)는 상기 제1 클럭바 신호(CKB1)를 수신하고, 4K-2 번째 스테이지(SRC2)의 제2 클럭 단자(CT2)는 상기 제2 클럭바 신호(CKB2)를 수신하고, 4K-1 번째 스테이지(SRC3)의 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK1)를 수신하며, 4K 번째 스테이 지(SRC4)의 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신한다.

상기 제3 클럭 단자(CT3)는 상기 제1 클럭 단자(CT1)에 수신된 클럭 신호 보다 위상이 1H 앞선 클럭 신호를 수신한다. 즉, 상기 제3 클럭 단자(CT3)에 수신되는 클럭 신호는 상기 제1 클럭 단자(CT1)에 수신된 클럭 신호 보다 위상이 1H 지연된다.

예를 들면, 4K-3 번째 스테이지(SRC1)의 제3 클럭 단자(CT3)는 상기 제1 클럭 신호(CK1) 보다 위상이 1H 앞선 제2 클럭바 신호(CKB2)를 수신하고, 4K-2 번째 스테이지(SRC2)의 제3 클럭 단자(CT3)는 상기 제2 클럭 신호(CK2) 보다 위상이 1H 앞선 제1 클럭 신호(CK1)를 수신하고, 4K-1 번째 스테이지(SRC3)의 제3 클럭 단자(CT3)는 상기 제1 클럭바 신호(CKB1) 보다 위상이 1H 앞선 제2 클럭 신호(CK2)를 수신하며, 4K 번째 스테이지(SRC4)의 제3 클럭 단자(CT3)는 상기 제2 클럭바 신호(CKB2) 보다 위상이 1H 앞선 제1 클럭바 신호(CKB1)를 수신한다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 제2 내지 더미 스테이지(SRC2 ~ SRCd1)의 상기 제1 입력 단자(IN1)는 이전 스테이지(SRC1 ~ SRCn)의 캐리 신호를 각각 수신한다.

상기 제2 입력 단자(IN2)는 수직개시신호(STV) 또는 이전 스테이지의 출력 신호인 게이트 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신하고, 제2 내지 더미 스테이지(SRC2 ~ SRCd1)의 상기 제1 입력 단자(IN1)는 이전 스테이지(SRC1 ~ SRCn)로부터 출력되는 게이트 신호(G1, G2, G3,.., Gn)를 각각 수신한다.

상기 제3 입력 단자(IN3)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)를 수신한다. 상기 제1 스테이지 내지 제n 스테이지(SRC1 ~ SRCn)의 상기 제2 입력 단자(IN3)는 다음 스테이지의 게이트 신호(G1, G2, G3,.., Gn)를 각각 수신하고, 상기 더미 스테이지(SRCd)의 상기 제3 입력 단자(IN3)는 상기 수직개시신호(STV)를 수신한다. 상기 더미 스테이지(SRCd)의 상기 제3 입력 단자(IN3)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.

상기 전압 단자(VT)는 상기 로우 전압(VSS)을 수신한다.

상기 제1 출력 단자(OT1)는 해당하는 게이트 배선과 전기적으로 연결되어 게이트 신호를 출력한다.

상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다.

도 3은 도 2에 도시된 스테이지에 대한 상세한 회로도이다. 도 4는 도 3에 도시된 게이트 구동회로에 따른 입출력신호의 파형도들이다.

도 2 및 도 3을 참조하면, 제m 스테이지(SRCm)는 제1 버퍼부(210), 제1 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 제1 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283), 제4 유지부(284), 부스트업부(295) 및 제2 스위칭부(297)를 포함한다.

상기 제1 버퍼부(210)는 제4 트랜지스터(TFT4)를 포함하고, 제어부와 입력부가 상기 제1 입력 단자(IN1)와 연결되고 출력부가 제1 노드(Q)와 연결된다. 상기 제1 노드(Q)는 상기 제1 충전부(220)의 일단과 연결된다. 상기 제1 버퍼부(210)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압이 수신되면, 상기 제1 충전부(220)는 상기 하이 전압에 대응하는 제1 전압(V1)을 충전한다.

상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함하고, 제어부가 상기 제1 노드(Q)에 연결되고, 입력부가 제1 클럭 단자(CT1)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어부가 상기 제1 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 제1 충전부(220)의 일단은 상기 제1 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결된 커패시터를 포함한다.

상기 풀업부(230)의 제어부에는 상기 제1 충전부(220)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 제1 클럭 신호(CK1)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어부와 연결된 상기 제1 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT1)으로 부스팅 된다. 즉, 상기 제1 노드(Q)는 m-1 번째 구간(tm-1)의 초기 1H 동안에는 상기 제1 전압(V1)이 인가되고, m 번째 구간(tm)에는 상기 부스팅 전압(VBT1)을 갖는다.

상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT1)이 인가되는 상기 m 번째 구간(tm) 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압을 제m 게이트 신호(Gm)의 하이 전압으로 출력한다.

상기 캐리부(240)는 제15 트랜지스터(TFT15)를 포함하고, 제어부가 상기 제1 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(240)는 상기 제1 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)의 하이 전압(VDD)을 제m 캐리 신호(CRm)로 출력한다.

상기 방전부(250)는 제9 트랜지스터(TFT9)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고, 입력부가 상기 제1 노드(Q)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 방전부(250)는 상기 제3 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 제1 노드(Q)의 전압을 상기 전압 단자(VT)에 인가되는 상기 로우 전압(VSS)으로 방전시킨다.

상기 풀다운부(260)는 제2 트랜지스터(TFT2)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 풀다운부(260)는 상기 제3 입력 단자(IN3)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 방전시킨다.

상기 제1 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함한다. 상기 제12 트랜지스터(TFT12)는 제어부와 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 상기 제13 트랜지스터(TFT13)의 입력부 및 상기 제7 트랜지스터(TFT7)와 연결된다. 상기 제7 트랜지스터(TFT7)는 제어부와 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제3 노드(N)에 연결된다.

상기 제13 트랜지스터(TFT13)는 제어부가 상기 출력 노드(O)에 연결되고 입력부가 제12 트랜지스터(TFT12)와 연결되고 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제8 트랜지스터(TFT8)는 제어부가 상기 출력 노드(O)에 연결되고 입력부가 상기 제3 노드(N)에 연결되고 출력부가 상기 전압 단자(VT)에 연결된다.

상기 제1 스위칭부(270)는 상기 출력 노드(O)에 하이 전압이 인가되는 프레임의 m 번째 구간(tm) 동안에, 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)를 상기 전압 단자(VT)에 인가된 상기 로우 전압(VSS)으로 방전시킨다. 즉, 상기 출력 노드(O)의 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 제1 클럭 신호(CK1)의 하이 전압은 상기 로우 전압(VSS)으로 방전된다.

상기 제1 스위칭부(270)는 상기 출력 노드(O)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-오프 되고 이에 따라 상기 제3 노드(N)에는 상기 제1 클럭 신호(CK1)가 인가된다.

상기 제1 유지부(281)는 제10 트랜지스터(TFT10)를 포함하고, 제어부가 제2 노드(T)에 연결되고 입력부가 상기 제1 노드(Q)에 연결되고 출력부가 상기 출력 노드(O)에 연결된다. 상기 제2 노드(T)는 상기 제1 클럭 단자(CT1)와 전기적으로 연결된다. 상기 제1 유지부(281)는 상기 프레임 중 상기 m 번째 구간(tm)을 제외한 프레임의 나머지 구간 동안에 상기 제1 클럭 신호(CK1)에 응답하여 상기 제1 노드(Q)와 상기 출력 노드(O)를 쇼트시켜 상기 제1 노드(Q) 및 상기 출력 노드(O)를 상기 로우 전압(VSS)으로 유지시킨다.

상기 제2 유지부(282)는 제3 트랜지스터(TFT3)를 포함하고, 제어부가 상기 제3 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제2 유지부(282)는 상기 프레임의 나머지 구간 동안 상기 제1 클럭 신호(CK1)에 응답하여 상기 출력 노드(0)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.

상기 제3 유지부(283)는 제11 트랜지스터(TFT11)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 제1 입력 단자(IN2)에 연결되고 출력부가 제1 노드(Q)에 연결된다. 상기 제3 유지부(283)는 상기 프레임의 나머지 구간 동안 상기 제2 클럭 단자(CT2)에 수신된 제1 클럭바 신호(CKB1)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제m-1 캐리 신호(CRm-1)의 로우 전압으로 유지시킨다.

상기 제4 유지부(284)는 제5 트랜지스터(TFT5)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 상기 출력 노드(O)에 연결되고 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제4 유지부(284)는 상기 프레임의 나머지 구간 동안 상기 제1 클럭바 신호(CKB1)에 응답하여 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.

상기 부스트업(Boost-Up)부(295)는 상기 제2 노드(T)의 전압을 일정 레벨로 부스팅한다. 이에 따라서, 상기 제1 유지부(281)의 제어부에 부스팅된 하이 레벨의 게이트 전압을 인가함으로써 고온 환경에서 문턱전압의 쉬프트 마진을 용이하게 확보할 수 있다.

상기 부스트업부(295)는 제2 버퍼부(291), 제2 충전부(292) 및 부스팅 부(293)를 포함한다. 상기 제2 버퍼부(291)는 제16 트랜지스터(TFT16)를 포함하고, 제어부와 입력부가 상기 제3 클럭 단자(CT3)에 연결되고 출력부가 상기 제2 노드(T)에 연결된다. 상기 제2 충전부(292)는 일단이 상기 부스팅부(293)에 연결되고 타단이 상기 제2 노드(T)에 연결된다. 상기 부스팅부(293)는 제어부가 상기 제2 노드(T)에 연결되고 입력부가 상기 제1 클럭 단자(CT1)에 연결되고 출력부가 상기 제2 충전부(292)의 타단에 연결된다. 상기 제2 충전부(292)는 상기 부스팅부(293)의 기생 커패시터일 수 있다.

상기 제3 클럭 단자(CT3)에는 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1) 보다 1H 위상이 앞선 제2 클럭바 신호(CKB2)가 수신된다. 상기 제 2 버퍼부(291)는 상기 제2 클럭바 신호(CKB2)의 하이 전압이 수신되면 상기 제2 버퍼부(292)는 턴-온 되어 상기 부스팅부(293)를 턴-온 시킨다. 이때 상기 제2 충전부(292)에는 상기 제2 클럭바 신호(CKB2)의 하이 전압에 대응하는 전압이 충전된다. 이어, 상기 제1 클럭 신호(CK1)의 하이 전압이 수신되면 상기 부스팅부(293)는 상기 제1 클럭 신호(CK1)의 하이 전압은 상기 제2 노드(T)에 전달된다. 이때, 상기 제2 노드(T)는 상기 제2 충전부(292)를 통해 부트스트랩(Bootstrap)되어 부스팅 전압(VTB2)을 가진다. 예컨대, 상기 제1 클럭 신호(CK1)의 하이 전압이 약 27V 인 경우 상기 부스팅된 상기 제2 노드(T)의 하이 전압은 약 40V 이상이 될 수 있다.

상기 부스트업부(295)는 상기 제2 노드(T)(또는 상기 제1 유지부(281)의 제어부)에 상기 제1 클럭 신호(CK1)에 동기를 맞춰 상기 부스팅 전압(VTB2)을 인가한 다.

상기 제2 스위칭부(297)는 상기 제1 노드가 하이 전압을 가지는 프레임의 구간 동안 상기 제2 노드(T)의 전압을 상기 로우 전압(VSS)으로 유지시킨다. 상기 제2 스위칭부(297)는 제18 트랜지스터(TFT18) 및 제19 트랜지스터(TFT19)를 포함한다. 상기 제18 트랜지스터(TFT18)는 제어부가 제2 입력 단자(IN2)와 연결되고 입력부가 상기 제2 노드(T)와 연결되고 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제19 트랜지스터(TFT19)는 제어부가 상기 출력 노드(O)에 연결되고 입력부가 상기 제2 노드(T)에 연결되고 출력부가 상기 전압 단자(VT)에 연결된다.

상기 제18 트랜지스터(TFT18)는 상기 제2 입력 단자(IN2)에 수신된 제m-1 게이트 신호(Gm-1)에 응답하여 상기 제2 노드(T)의 전압을 상기 로우 전압(VSS)으로 유지시키고, 상기 제19 트랜지스터(TFT19)는 상기 출력 노드(O)의 하이 전압에 응답하여 상기 제2 노드(T)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.

도 5는 도 3에 도시된 제1 유지부의 전류-전압 특성을 나타낸 개념도이다.

도 3 및 도 5를 참조하면, 상기 제1 유지부(281)의 상기 제10 트랜지스터(TFT10)는 상기 프레임의 나머지 구간 동안 제m 게이트 신호의 로우 전압(VSS)을 유지시키는 기능을 수행한다.

상기 제10 트랜지스터(TFT10)는 장시간 구동되면 문턱 전압(Vth)이 쉬프트될 수 있다. 상기 문턱 전압(Vth)이 쉬프트되면 상기 제10 트랜지스터(TFT10)를 턴-온 시키는 게이트 전압 역시 증가하여야 상기 제10 트랜지스터(TFT10)가 정상적으로 구동하게 될 수 있다. 그러나, 상기 게이트 전압은 상기 제1 클럭 신호(CK1)의 하이 전압으로 설정됨에 따라서 고온 환경에서 상기 제10 트랜지스터(TFT10)는 누설 전류가 발생하게 된다. 상기 고온 환경에서 상기 제10 트랜지스터(TFT10)가 정상적으로 구동되지 않음에 따라 상기 프레임의 나머지 구간 동안 상기 제m 게이트 신호의 로우 전압(VSS)을 유지시키지 못하므로 고온 노이즈가 발생할 수 있다.

이에 본 발명의 실시예에서는 상기 제10 트랜지스터(TFT10)의 게이트 전압을 상기 부스트업부(295)를 통해 약 27V에서 약 40V 이상으로 부스팅된 전압이 제공하게 된다. 상기 제10 트랜지스터(TFT10)의 게이트 전압이 40V 이상으로 증가됨에 따라 상기 고온 환경에서 상기 문턱 전압(Vth)이 쉬프팅되어도 상기 제10 트랜지스터(TFT10)는 정상적으로 구동될 수 있다.

도 6은 도 3에 도시된 제1 유지부의 문턱 전압에 따른 게이트 신호의 파형도들이다.

도 3 및 도 6을 참조하면, 상기 제1 유지부(281)의 게이트 전압, 즉 부스팅 전압(VBT2)을 이용하여 약 40 V 까지 확장한 경우, 상기 제1 유지부(281)의 문턱 전압(Vth)의 변화에 따른 게이트 신호의 파형도들이다.

예를 들면, 샘플 1(#1)은 상기 제1 유지부(281), 상기 제10 트랜지스터(TFT10)의 문턱 전압(Vth)이 0V 쉬프팅된 경우이고, 샘플 2(#2)는 상기 제10 트랜지스터(TFT10)의 문턱 전압(Vth)이 20V 쉬프팅된 경우, 샘플 3(#3)은 상기 제10 트랜지스터(TFT10)의 문턱 전압(Vth)이 30V 쉬프팅된 경우이며, 샘플 4(#4)는 상기 제10 트랜지스터(TFT10)의 문턱 전압(Vth)이 35V 쉬프팅된 경우(#4)에서 게이트 신호(Gm) 및 상기 제2 노드(T)의 신호를 측정하였다.

도시된 바와 같이, 상기 게이트 신호(Gm)는 하이 전압이 유지되는 m 번째 구간(tm)을 제외한 프레임의 나머지 구간에서는 로우 전압을 유지하였다. 구체적으로, 상기 샘플 1, 2, 3 및 4(#1, #2, #3, #4) 모두 상기 프레임의 나머지 구간 동안 리플 노이즈 없이 거의 일정하게 로우 전압을 유지함을 확인할 수 있었다.

이와 같이, 상기 제1 유지부(281)의 게이트 전압을 상기 제1 클럭 신호(CK1)의 하이 전압(VDD) 보다 높은 약 40 V의 상기 부스팅 전압(VBT2)을 이용함으로써 문턱 전압(Vth)의 쉬프팅 마진을 약 40V 정도 까지 확보할 수 있었다.

실시예 2

도 7은 본 발명의 실시예 2에 따른 게이트 구동회로의 블록도이다. 이하에서 실시예 1과 실질적으로 동일한 구성요소에 대해서는 반복되는 설명을 간략하게 설명한다.

도 1 및 도 7을 참조하면, 상기 게이트 구동회로(200a)는 서로 종속적으로 연결된 6K-5번째 스테이지(SRCm), 6K-4 번째 스테이지(SRCm+1), 6K-3 번째 스테이지(SRCm+2), 6K-2 번째 스테이지(SRCm+3), 6K-1 번째 스테이지(SRCm+4) 및 6K 번째 스테이지(SRCm+5)를 포함한다.

상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK1), 제2 클럭 신호, 제3 클럭 신호, 제1 클럭바 신호(CKB1), 제2 클럭바 신호(CK2) 또는 제3 클럭바 신호(CKB3)를 수신한다. 상기 클럭 신호들(CK1, CK2, CK3, CKB1, CKB2, CKB3)은 하이 전압(VDD)과 로우 전압(VSS)으로 이루어지고, 3H 의 펄스 폭 및 6H 주기를 가진다. 상기 H 는 수평 주기이다.

상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)보다 위상이 1H 지연된다. 상기 제3 클럭 신호(CK3)는 상기 제2 클럭 신호(CK2)보다 위상이 1H 지연된다. 상기 제1 클럭바 신호(CKB1)는 상기 제1 클럭 신호(CK1)의 위상과 반전되고, 상기 제3 클럭 신호(CK3) 보다 위상이 1H 지연된다. 상기 제2 클럭바 신호(CKB2)는 상기 제2 클럭 신호(CK2)의 위상과 반전되고, 상기 제1 클럭바 신호(CKB1) 보다 위상이 1H 지연된다. 상기 제3 클럭바 신호(CKB3)는 상기 제3 클럭 신호(CK3)의 위상과 반전되고, 상기 제2 클럭바 신호(CKB2) 보다 위상이 1H 지연된다.

예를 들면, 6K-5(K는 자연수) 번째 스테이지(SRCm)의 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 6K-4 번째 스테이지(SRCm+1)의 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신하고, 6K-3 번째 스테이지(SRCm+2)의 제1 클럭 단자(CT1)는 상기 제3 클럭 신호(CK3)를 수신하고, 6K-2 번째 스테이지(SRCm+3)의 제1 클럭 단자(CT1)는 상기 제1 클럭바 신호(CKB1)를 수신하고, 6K-1 번째 스테이지(SRCm+4)의 제1 클럭 단자(CT1)는 상기 제2 클럭바 신호(CKB2)를 수신하고, 6K 번째 스테이지(SRCm+5)의 제1 클럭 단자(CT1)는 상기 제3 클럭바 신호(CKB3)를 수신한다.

상기 제2 클럭 단자(CT2)는 상기 제1 클럭 단자(CT1)에 수신된 클럭 신호와 위상이 반전된 클럭 신호를 수신한다.

예를 들면, 6K-5(K는 자연수) 번째 스테이지(SRCm)의 제2 클럭 단자(CT2)는 상기 제1 클럭바 신호(CKB1)를 수신하고, 6K-4 번째 스테이지(SRCm+1)의 제2 클럭 단자(CT2)는 상기 제2 클럭바 신호(CKB2)를 수신하고, 6K-3 번째 스테이지(SRCm+2)의 제2 클럭 단자(CT2)는 상기 제3 클럭바 신호(CKB3)를 수신하고, 6K-2 번째 스테이지(SRCm+3)의 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK1)를 수신하고, 6K-1 번째 스테이지(SRCm+4)의 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신하고, 6K 번째 스테이지(SRCm+5)의 제2 클럭 단자(CT2)는 상기 제3 클럭 신호(CK3)를 수신한다.

예를 들면, 6K-5(K는 자연수) 번째 스테이지(SRCm)의 제3 클럭 단자(CT3)는 상기 제3 클럭바 신호(CKB3)를 수신하고, 6K-4 번째 스테이지(SRCm+1)의 제3 클럭 단자(CT3)는 상기 제1 클럭 신호(CK1)를 수신하고, 6K-3 번째 스테이지(SRCm+2)의 제3 클럭 단자(CT3)는 상기 제2 클럭 신호(CK2)를 수신하고, 6K-2 번째 스테이지(SRCm+3)의 제3 클럭 단자(CT3)는 상기 제3 클럭 신호(CK3)를 수신하고, 6K-1 번째 스테이지(SRCm+4)의 제3 클럭 단자(CT3)는 상기 제1 클럭바 신호(CKB1)를 수신하고, 6K 번째 스테이지(SRCm+5)의 제3 클럭 단자(CT3)는 상기 제2 클럭바 신 호(CKB2)를 수신한다.

상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 나머지 스테이지의 상기 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 수신한다.

상기 제2 입력 단자(IN2)는 수직개시신호(STV) 또는 이전 스테이지의 출력 신호인 게이트 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신하고, 나머지 스테이지의 상기 제1 입력 단자(IN1)는 이전 스테이지의 게이트 신호를 수신한다.

상기 제3 입력 단자(IN3)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)를 수신한다. 마지막 스테이지(또는 더미 스테이지)의 상기 제3 입력 단자(IN3)는 다음 프레임에 해당하는 수직개시신호일 수 있다.

상기 전압 단자(VT)는 상기 로우 전압(VSS)을 수신한다.

상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다.

도 8은 도 7에 도시된 게이트 구동회로의 입출력신호에 대한 파형도들이다.

도 3 및 도 8을 참조하면, 제m 스테이지(SRCm)는 제1 버퍼부(210), 제1 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 제1 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283), 제4 유지부(284), 부스트업부(295) 및 제2 스위칭부(297)를 포함한다.

상기 제m 스테이지(SRCm)는 도 3에서 설명된 실시예 1의 구성 요소와 실질적으로 동일하고 이에 따른 구동 방식도 실질적으로 동일하므로 반복되는 설명은 생략한다. 단, 상기 부스트업부(295)의 제2 버퍼부(291)에 수신되는 클럭 신호가 다르다.

예를 들면, 상기 제1 클럭 단자(CT1)에 상기 제1 클럭 신호(CK1)가 수신되고, 상기 제2 클럭 단자(CT2)에 상기 제1 클럭바 신호(CKB1)가 수신되는 경우, 상기 제3 클럭 단자(CT3)에는 상기 제1 클럭 신호(CK1) 보다 위상이 1H 앞선 상기 제3 클럭바 신호(CKB3)가 수신된다. 따라서, 상기 제2 노드(T)는 상기 제1 클럭 신호(CK1)에 동기된 부스팅 전압(VSB2)을 가진다. 또한, 상기 제2 스위칭부(297)에 의해 상기 제1 노드(Q)가 하이 전압을 가지는 프레임의 구간 동안 상기 제2 노드(T)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.

본 발명의 실시예들에 따르면, 제1 유지부의 제어부에 인가되는 제어 전압을 부스팅된 부스팅 전압을 인가함으로써 상기 제1 유지부의 문턱 전압의 쉬프팅 마진을 최대로 확보할 수 있다. 이에 따라서 고온 환경에서 열화로 인해 상기 제1 유지부의 문턱 전압이 쉬프팅되어 발생되는 게이트 구동회로의 고온 노이즈를 제거할 수 있다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나 지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.

도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.

도 3은 도 2에 도시된 스테이지에 대한 상세한 회로도이다.

도 4는 도 3에 도시된 게이트 구동회로에 따른 입출력신호의 파형도들이다.

도 7은 본 발명의 실시예 2에 따른 게이트 구동회로의 블록도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 표시 패널 200, 300 : 게이트 구동회로

SRCm : 제m 스테이지 SRCm-1 : 제m-1 스테이지

210 : 제1 버퍼부 220 : 제1 충전부

230 : 풀업부 240 : 캐리부

250 : 방전부 260 : 풀다운부

270 : 제1 스위칭부 281 : 제1 유지부

282 : 제2 유지부 283 : 제3 유지부

284 : 제4 유지부 295 : 부스트업부

291 : 제2 버퍼부 292 : 제2 충전부

293 : 부스팅부 297 : 제2 스위칭부

400 : 소스 구동회로 500 : 인쇄회로기판

Claims

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는

제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력하는 풀업부;

제m+1 게이트 신호의 하이 전압에 응답하여 상기 제m 게이트 신호의 하이 전압을 로우 전압으로 풀-다운 시키는 풀다운부;

상기 클럭 신호에 응답하여 상기 클럭 신호 보다 위상이 앞선 클럭 신호에 의해 충전된 전압을 부스트업(Boost-Up)하여 제2 노드에 부스팅 전압을 인가하는 부스트업부;

상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 로우 전압으로 유지시키는 제1 유지부; 및

상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 제2 유지부를 포함하는 게이트 구동회로.
제1항에 있어서, 상기 제m 게이트 신호가 하이 전압인 구간 동안 제3 노드를 상기 로우 전압으로 유지시키고, 상기 제m 게이트 신호가 로우 전압인 구간 동안 상기 제3 노드에 하이 전압을 인가하는 제1 스위칭부를 더 포함하는 게이트 구동회로.
제2항에 있어서, 상기 제1 유지부는 상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 제m 게이트 신호의 로우 전압으로 유지시키고,

상기 제2 유지부는 상기 제3 노드의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 클럭 신호와 위상이 반전된 클럭바 신호의 하이 전압에 응답하여 상기 제1 노드를 제m-1 캐리 신호의 로우 전압으로 유지시키는 제3 유지부; 및

상기 클럭바 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 제4 유지부를 더 포함하는 게이트 구동회로.
제4항에 있어서, 상기 제1 노드가 하이 전압인 구간 동안 상기 제2 노드를 상기 로우 전압으로 유지시키고, 상기 제1 노드가 상기 로우 전압인 구간 동안 상기 제2 노드에 하이 전압을 인가하는 제2 스위칭부를 더 포함하는 게이트 구동회로.
제5항에 있어서, 상기 풀업부는 상기 제1 노드와 연결된 제어부와 상기 클럭 신호가 수신되는 제1 클럭 단자와 연결된 입력부 및 상기 제m 게이트 신호를 출력하는 출력 노드와 연결된 출력부를 포함하고,

상기 풀다운부는 상기 제m+1 게이트 신호가 수신되는 제3 입력 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 로우 전압을 수신하는 전압 단자와 연결된 출력부를 포함하고,

상기 제1 유지부는 상기 제2 노드와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 출력 노드와 연결된 출력부를 포함하고,

상기 제2 유지부는 상기 제3 노드와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 전압 단자와 연결된 출력부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제6항에 있어서, 상기 제3 유지부는 상기 클럭바 신호를 수신하는 제2 클럭 단자와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제m-1 캐리 신호를 수신하는 제1 입력 단자와 연결된 출력부를 포함하고,

상기 제4 유지부는 상기 제2 클럭 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 전압 단자와 연결된 출력부를 포함하는 것을 특징으로 하는 게이트 구동회로.
제7항에 있어서, 상기 제1 입력 단자에 연결된 제어부와 입력부와, 상기 제1 노드에 연결된 출력부를 포함하는 제1 버퍼부;

상기 제1 노드에 연결된 일단과 상기 출력 노드에 연결된 타단을 포함하는 제1 충전부;

상기 제3 입력 단자에 연결된 제어부와 상기 제1 노드에 연결된 입력부 및 상기 전압 단자에 연결된 출력부를 포함하는 방전부; 및

상기 제1 노드에 연결된 제어부와 상기 제1 클럭 단자에 연결된 입력부를 포함하고, 제m 캐리 신호를 출력하는 캐리부를 더 포함하는 게이트 구동회로.
제6항에 있어서, 상기 부스트업부는

상기 앞선 클럭 신호를 수신하는 제3 클럭 단자와 연결된 제어부 및 입력부와, 상기 제2 노드와 연결된 출력부를 포함하는 제2 버퍼부;

상기 제2 노드에 연결된 제어부 및 출력부와, 상기 제1 클럭 단자에 연결된 입력부를 포함하는 부스팅부; 및

상기 부스팅부의 출력부에 연결된 일단과 상기 제2 노드에 연결된 타단을 포함하는 제2 충전부를 포함하는 게이트 구동회로.
제9항에 있어서, 상기 제2 스위칭부는

제m-1 게이트 신호를 수신하는 제2 입력 단자에 연결된 제어부와 상기 제2 노드에 연결된 입력부와 상기 전압 단자에 연결된 출력부를 포함하는 제1 트랜지스터; 및

상기 출력 노드에 연결된 제어부와 상기 제2 노드에 연결된 입력부와 상기 전압 단자에 연결된 출력부를 포함하는 제2 트랜지스터를 포함하는 게이트 구동회로.
제10항에 있어서, 상기 앞선 클럭 신호는 상기 클럭 신호 보다 위상이 1H(H 는 수평 주기) 앞선 것을 특징으로 하는 게이트 구동회로.
서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;

상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로; 및

상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하며,

제m(m은 자연수) 스테이지는

제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력하는 풀업부;

제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 로우 전압으로 풀-다운 시키는 풀다운부;

상기 클럭 신호에 응답하여 상기 클럭 신호 보다 위상이 앞선 클럭 신호에 의해 충전된 전압을 부스트업(Boost-Up)하여 제2 노드에 부스팅 전압을 인가하는 부스트업부;

상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 로우 전압으로 유지시키는 제1 유지부; 및

상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 제2 유지부를 포함하는 표시 장치.
제12항에 있어서, 상기 제m 스테이지는

상기 제m 게이트 신호가 하이 전압인 구간 동안 제3 노드를 상기 로우 전압으로 유지시키고, 상기 제m 게이트 신호가 로우 전압인 구간 동안 상기 제3 노드에 하이 전압을 인가하는 제1 스위칭부를 더 포함하고,

상기 제1 유지부는 상기 제2 노드의 부스팅 전압에 응답하여 상기 제1 노드를 상기 제m 게이트 신호의 로우 전압으로 유지시키고, 상기 제2 유지부는 상기 제3 노드의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제m 스테이지는

상기 클럭 신호와 위상이 반전된 클럭바 신호의 하이 전압에 응답하여 상기 제1 노드를 제m-1 캐리 신호의 로우 전압으로 유지시키는 제3 유지부; 및

상기 클럭바 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 로우 전압으로 유지시키는 제4 유지부를 더 포함하는 표시 장치.
제14항에 있어서, 상기 제m 스테이지는

상기 제1 노드가 하이 전압인 구간 동안 상기 제2 노드를 상기 로우 전압으로 유지시키고, 상기 제1 노드가 상기 로우 전압인 구간 동안 상기 제2 노드에 하 이 전압을 인가하는 제2 스위칭부를 더 포함하는 표시 장치.
제15항에 있어서, 상기 풀업부는 상기 제1 노드와 연결된 제어부와 상기 클럭 신호가 수신되는 제1 클럭 단자와 연결된 입력부 및 상기 제m 게이트 신호를 출력하는 출력 노드와 연결된 출력부를 포함하고,

상기 풀다운부는 상기 제m+1 게이트 신호가 수신되는 제3 입력 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 로우 전압을 수신하는 전압 단자와 연결된 출력부를 포함하고,

상기 제1 유지부는 상기 제2 노드와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 출력 노드와 연결된 출력부를 포함하고,

상기 제2 유지부는 상기 제3 노드와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 전압 단자와 연결된 출력부를 포함하고,

상기 제3 유지부는 상기 클럭바 신호를 수신하는 제2 클럭 단자와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제m-1 캐리 신호를 수신하는 제1 입력 단자와 연결된 출력부를 포함하고,

상기 제4 유지부는 상기 제2 클럭 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 전압 단자와 연결된 출력부를 포함하는 것을 특징으로 하는 표시 장치.
제16항에 있어서,

상기 제1 입력 단자에 연결된 제어부와 입력부와, 상기 제1 노드에 연결된 출력부를 포함하는 제1 버퍼부;

상기 제1 노드에 연결된 일단과 상기 출력 노드에 연결된 타단을 포함하는 제1 충전부;

상기 제3 입력 단자에 연결된 제어부와 상기 제1 노드에 연결된 입력부 및 상기 전압 단자에 연결된 출력부를 포함하는 방전부; 및

상기 제1 노드에 연결된 제어부와 상기 제1 클럭 단자에 연결된 입력부를 포함하고, 제m 캐리 신호를 출력하는 캐리부를 더 포함하는 표시 장치.
제16항에 있어서, 상기 부스트업부는

상기 앞선 클럭 신호를 수신하는 제3 클럭 단자와 연결된 제어부 및 입력부와, 상기 제2 노드와 연결된 출력부를 포함하는 제2 버퍼부;

상기 제2 노드에 연결된 제어부 및 출력부와, 상기 제1 클럭 단자에 연결된 입력부를 포함하는 부스팅부; 및

상기 부스팅부의 출력부에 연결된 일단과 상기 제2 노드에 연결된 타단을 포함하는 제2 충전부를 포함하는 표시 장치.
제18항에 있어서, 상기 제2 스위칭부는

제m-1 게이트 신호를 수신하는 제2 입력 단자에 연결된 제어부와 상기 제2 노드에 연결된 입력부와 상기 전압 단자에 연결된 출력부를 포함하는 제1 트랜지스 터; 및

상기 출력 노드에 연결된 제어부와 상기 제2 노드에 연결된 입력부와 상기 전압 단자에 연결된 출력부를 포함하는 제2 트랜지스터를 포함하는 표시 장치.
제19항에 있어서, 상기 앞선 클럭 신호는 상기 클럭 신호 보다 위상이 1H(H 는 수평 주기) 앞선 것을 특징으로 하는 표시 장치.