KR101543281B1 - 게이트 구동회로 및 이를 구비한 표시 장치 - Google Patents

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Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 제1 유지부 및 제2 유지부를 포함한다. 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운 시킨다. 제1 유지부는 클럭 신호의 하이 전압에 응답하여 제1 노드의 전압을 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 유지시킨다. 제2 유지부는 클럭 신호의 하이 전압에 응답하여 제m 게이트 신호를 제1 로우 전압으로 유지시킨다.
Figure R1020090013666
풀업부, 누설 전류, 로우 전압, 리플, 고온 노이즈

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 장시간 구동 신뢰성을 향상시키기 위한 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것이다.
최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.
이러한 ASG 는 지속적으로 위상이 변화하는 클럭 신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭 신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 유지부를 포함하는 구조가 제시되어 왔다.
그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하 였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 개선이 요구된다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 장시간 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 제1 유지부 및 제2 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 상기 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운 시킨다. 상기 제1 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제1 노드의 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 유지시킨다. 상기 제2 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 제1 로우 전압으로 유지시킨다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 소스 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 소스 구동회로는 상기 소스 배선들에 데이터 신호들을 출력한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하며, 제m(m은 자연수) 스테이지는 풀업부, 풀다운부, 제1 유지부 및 제2 유지부를 포함한다. 상기 풀업부는 제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력한다. 상기 풀다운부는 제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운 시킨다. 상기 제1 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제1 노드의 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 유지시킨다. 상기 제2 유지부는 상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 제1 로우 전압으로 유지시킨다.
본 발명의 실시예들에 따르면, 게이트 신호의 로우 전압이 유지하는 구간 동안 풀업부의 제어단에 네가티브 전압을 인가함으로써 고온에서 상기 풀업부의 누설전류 절대값을 감소시켜 고온 노이즈를 제거할 수 있다. 또한, 다음 스테이지의 캐리 신호를 이용하여 방전부를 제어함으로써 상기 방전부가 장기간 구동시 열화되는 것을 막을 수 있다. 또한, 보상 충전부를 이용하여 상기 Q 노드가 로우 전압으로 방전하는 방전 시간을 증가시켜 다음단 게이트 신호에 의한 커플링으로 일시적인 범프를 개선할 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정 하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 소스 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 전기적으로 연결된 스위칭 소자(TFT)와, 상기 스위칭 소자(TFT)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 게이트 구동회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCm-1, SRCm, SRCm+1)(m은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선들의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.
상기 소스 구동회로(400)는 상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 집적될 수도 있다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제n 스테이지(SRC1 ~ SRCn)와, 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.
제1 내지 제n 스테이지(SRC1 ~ SRCn)는 n 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 n개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제1 스테이지(SRC1)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제n 스테이지(SRCn)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다.
각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 입력 단 자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1), 제2 출력 단자(OT2) 및 제3 출력 단자(OT3)를 포함한다.
상기 제1 클럭 단자(CT1)는 클럭 신호(CK) 또는 상기 클럭 신호(CK)와 위상이 반전된 반전 클럭 신호(CKB)를 수신한다. 예를 들면, 홀수 번째 스테이지(SRCd1, SRC2, SRC4,..., SRCn)의 상기 제1 클럭 단자(CT1)는 상기 클럭 신호(CK)를 수신하고, 짝수 번째 스테이지(SRC1, SRC3,..., SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 반전 클럭 신호(CKB)를 수신한다. 상기 클럭 신호(CK) 및 상기 반전 클럭 신호(CKB)는 하이 전압(VDD)과 제1 로우 전압(VSS1)으로 이루어진다.
상기 제2 클럭 단자(CT2)는 이전 스테이지의 제2 노드(N)(이하 'N 노드'라 명칭함)의 신호, 즉, 노드 신호를 수신한다. 상기 노드 신호는 상기 클럭 신호 또는 상기 반전 클럭 신호에 동기되고, 상기 클럭 신호(CK) 또는 상기 반전 클럭 신호(CKB)의 하이 전압 보다 낮은 레벨을 갖는다. 예를 들면, 상기 홀수 번째 스테이지(SRC2, SRC4,..., SRCn)의 제2 클럭 단자(CT2)는 상기 반전 클럭 신호(CKB)에 동기된 노드 신호를 수신하고, 상기 짝수 번째 스테이지(SRC1, SRC3,..., SRCd2)의 상기 제2 클럭 단자(CT2)는 상기 클럭 신호(CK)에 동기된 노드 신호를 수신한다. 상기 제1 더미 스테이지(SRCd1)의 제2 클럭 단자(CT2)는 전기적으로 플로팅(floating)될 수 있다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 예를 들면, 첫 번째 스테이지인, 제1 더미 스테이지(SRCd1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제1 더미 스테 이지(SRCd1)를 제외한 스테이지들(SRC1, SRC2,..., SRCn, SRCd2)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 각각 수신한다.
상기 제2 입력 단자(IN2)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 더미 스테이지 내지 제n 스테이지(SRCd1 ~ SRCn)의 상기 제2 입력 단자(IN2)는 다음 스테이지의 출력 신호를 각각 수신하고, 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력 단자(IN2)에 수신되는 수직개시신호(STV)는 다음 프레임에 해당하는 수직개시신호일 수 있다.
제1 전압 단자(VT1)는 상기 제1 로우 전압(VSS1)을 수신한다. 상기 제1 로우 전압(VSS1)은 제1 로우 레벨을 가지며, 상기 제1 로우 레벨은 약 -7 V 이다. 상기 제1 로우 레벨은 게이트 신호의 방전 레벨에 대응한다.
상기 제2 전압 단자(VT2)는 상기 제1 로우 레벨(VSS1) 보다 낮은 제2 로우 레벨을 가지는 제2 로우 전압(VSS2)을 수신한다. 상기 제2 로우 레벨은 약 -12V 이고, 상기 스테이지에 포함된 제1 노드(Q)(이하, 'Q 노드' 명칭함)의 방전 레벨에 대응한다.
상기 제1 출력 단자(OT1)는 해당하는 게이트 배선과 전기적으로 연결되어 게이트 신호를 출력한다. 상기 제1 출력 단자(OT1)는 이전 스테이지의 제2 입력 단자(IN2)와 전기적으로 연결된다. 상기 제1 더미 스테이지(SRCd1)의 제1 출력 단자(OT1)는 전기적으로 플로팅될 수 있다.
상기 제2 출력 단자(OT2)는 상기 캐리 신호를 출력한다. 상기 제2 출력 단 자(OT2)는 다음 스테이지의 상기 제1 입력 단자(IN1)와 전기적으로 연결된다. 상기 제2 더미 스테이지(SRCd2)의 제2 출력 단자(OT2)는 전기적으로 플로팅될 수 있다.
상기 제3 출력 단자(OT3)는 상기 노드 신호를 출력한다. 상기 제3 출력 단자(OT3)는 다음 스테이지의 제1 클럭 단자(CT2)와 전기적으로 연결된다.
도 3은 도 2에 도시된 스테이지에 대한 상세한 회로도이다. 도 4는 도 3에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 3 및 도 4를 참조하면, 제m 스테이지(SRCm)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283) 및 제4 유지부(284)를 포함한다.
상기 버퍼부(210)는 제4 트랜지스터(TFT4)를 포함하고, 제어부와 입력부가 상기 제1 입력 단자(IN1)와 연결되고 출력부가 Q 노드(Q)와 연결된다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다. 상기 버퍼부(210)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함하고, 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 제1 클럭 단자(CT1)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결되는 커패시터(C1)이다.
상기 풀업부(230)의 제어부에는 상기 충전부(220)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 m-1 번째 구간(Tm-1)에는 상기 제1 전압(V1)을 갖고, m 번째 구간(Tm)에는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 상기 m 번째 구간(Tm) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 게이트 신호(Gm)의 하이 전압(VDD)으로 출력한다.
상기 캐리부(240)는 제15 트랜지스터(TFT15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(240)는 상기 제어부와 출력부를 연결하는 커패시터(C2)를 더 포함한다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 캐리 신호(CRm)로 출력한다.
상기 방전부(250)는 제9 트랜지스터(TFT9)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 방전부(250)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전시킨다.
상기 풀다운부(260)는 제2 트랜지스터(TFT2)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전시킨다.
상기 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함한다. 상기 제12 트랜지스터(TFT12)는 제어부와 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 상기 제13 트랜지스터(TFT13)의 입력부 및 상기 제7 트랜지스터(TFT7)의 제어부와 연결된다. 상기 제7 트랜지스터(TFT7)는 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 상기 제8 트랜지스터(TFT8)의 입력부와 연결된다. 상기 제7 트랜지스터(TFT7)의 출력부는 N 노드(N)에 연결된다.
상기 제13 트랜지스터(TFT13)는 제어부가 상기 Q 노드(Q)에 연결되고 입력부가 제12 트랜지스터(TFT12)와 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제8 트랜지스터(TFT8)는 제어부가 상기 Q 노드(Q)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 상기 출력부가 상기 제2 전압 단자(VT2)에 연결된다.
상기 스위칭부(270)는 상기 Q 노드(Q)에 하이 전압이 인가되는 프레임의 (m-1) 및 (m)번째 구간(Tm-1, Tm) 동안에, 상기 N 노드(N)는 상기 제2 로우 전압(VSS2)으로 방전시킨다. 즉, 상기 Q 노드(Q)에 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 N 노드(N)는 상 기 제2 로우 전압(VSS2)으로 방전된다.
상기 스위칭부(270)는 상기 Q 노드(Q)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 상기 N 노드(N)에는 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 제m 노드 신호(CKNm)가 인가된다. 즉, 상기 Q 노드(Q)에 로우 전압이 인가되면 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-오프 되고 이에 따라 상기 N 노드(N)에는 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨의 하이 전압(Vdd)을 갖는 상기 제m 노드 신호(CKNm)가 인가된다. 상기 제m 노드 신호(CKNm)의 하이 전압(Vdd)은 상기 클럭 신호(CK)가 상기 제7 및 제12 트랜지스터들(TFT7, TFT12) 및 기생 커패시터들을 경유함에 따라서 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.
상기 제1 유지부(281)는 제10 트랜지스터(TFT10)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제1 유지부(281)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 프레임의 나머지 구간 동안의 상기 제m 노드 신호(CKNm)는 상기 클럭 신호(CK)와 위상이 동일하다.
상기 제2 유지부(282)는 제3 트랜지스터(TFT3)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제2 유지부(282)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제3 유지부(283)는 제11 트랜지스터(TFT11)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제3 유지부(283)는 상기 프레임의 나머지 구간 동안 상기 제2 클럭 단자(CT2)에 수신된 제m-1 노드 신호(CKNm-1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 프레임의 나머지 구간 동안의 상기 제m-1 노드 신호(CKNm-1)는 상기 반전 클럭 신호(CKB)의 위상과 동일하다.
상기 제4 유지부(284)는 제5 트랜지스터(TFT5)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 상기 출력 노드(O)에 연결되고 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제4 유지부(284)는 상기 프레임의 나머지 구간 동안 상기 제m-1 노드 신호(CKNm-1)에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
도 5는 도 3에 도시된 트랜지스터의 전류-전압 특성을 나타낸 개념도이다.
도 3 및 도 5를 참조하면, 상기 풀업부(230)의 제1 트랜지스터(TFT1)의 전류 전압 특성을 측정하였다. 상기 제1 트랜지스터(TFT1)의 게이트와 소스 사이의 게이트/소스 전압(VGS)이 약 0V 인 경우(E1)의 드레인 전류는 약 10-8 A 이었고, 상기 게이트/소스 전압(VGS)이 약 -5 V 인 경우(E2) 상기 드레인 전류는 약 10-9 A 이었다. 상기 드레인 전류는 상기 게이트/소스 전압(VGS)이 0V 보다 작은 -5V 의 경우 작음을 확인할 수 있다. 상기 게이트/소스 전압(VGS)은 Q 노드의 전압(Qnode_V)과 출력 노드(Onode_V)의 전압의 차로 정의될 수 있다(VGS = Qnode_V - Onode_V).
게이트 구동회로는 고온에서 노이즈가 유발될 수 있다. 예를 들면, 상온에서 실제 표시 패널의 동작 온도는 백라이트로 인하여 상온이 아닌 약 35도 내지 약 40도 가 된다. 온도가 상승하게 되면 상기 제1 트랜지스터(TFT1)의 전류는 상승된 온도로 인하여 드레인 전류가 증가하게(Vth 감소) 되며 이에 따라 게이트/소스 전압(VGS)에서의 전류값이 상기 도 5에 도시된 측정값보다 더욱 증가하게 될 수 있다. 증가된 누설 전류는 상기 캐리부(240)의 제15 트랜지스터(TFT15)를 통해 다음 스테이지의 Q 노드(Q)에 유입되고 이에 의해 다음 스테이지가 구동되어야 하는 구간이 아닌 구간에서 다음 스테이지의 제1 트랜지스터(TFT1)가 부트스트랩핑되어 고온 노이즈를 발생시킬 수 있다.
따라서 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설계하게 하면 게이트/소스 전압(VGS)이 0V 일 때의 드레인 전류 보다 작아지므로 고온에서 드레인 전류의 증가로 발생하는 고온 노이즈의 문제점을 해결할 수 있다.
도 6a 및 도 6b는 비교예에 따른 Q 노드와 출력 노드를 측정한 시뮬레이션 결과이다. 도 7은 본 발명의 실시예 1에 따른 Q 노드와 출력 노드를 측정한 시뮬레 이션 결과이다.
도 6a 및 도 6b를 참조하면, 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)을 0V 로 설계하였을 때 상기 Q 노드와 출력 노드에서 측정된 신호의 파형들이다. 즉, 상기 게이트/소스 전압(VGS)을 0V 로 설계하기 위해서는 상기 Q 노드(Q) 및 출력 노드(O)의 로우 전압을 각각 -7V로 유지한다. 이에 따라서 상기 게이트/소스 전압(VGS)은 -7-(-7)= 0V 가 된다.
상기 비교예에 따르면, 상기 출력 노드의 신호는 1H 동안 하이 전압을 출력한 후 나머지 구간 동안에 로우 전압(-7V)로 유지됨을 알 수 있다. 상기 Q 노드(Q)의 신호는 상기 출력 노드(O)의 신호가 하이 전압을 출력하는 상기 1H 구간에서 부스팅된 전압을 출력한 이후 나머지 구간에서 상기 로우 전압(-7V)으로 유지됨을 알 수 있다. 상기 나머지 구간 동안 상기 출력 노드(N)의 신호는 리플(Rp1)을 포함하며, 상기 리플(Rp1)은 최대 2V 정도임을 확인 할 수 있었다. 상기 리플(Rp1)은 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)이 된다.
도 7을 참조하면, 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)을 -5 V 로 설계하였을 때 상기 Q 노드와 출력 노드에서 측정된 신호의 파형들이다. 즉, 상기 게이트/소스 전압(VGS)을 -5V 로 설계하기 위해서는 상기 Q 노드의 로우 전압을 -12 V로 유지하고, 상기 출력 노드의 로우 전압을 -7 V로 유지한다. 이에 따라서 상기 게이트/소스 전압(VGS)은 -12-(-7)= -5V 가 된다.
상기 실시예 1에 따르면, 상기 출력 노드(O)의 신호는 1H 구간에서 하이 전압을 출력하고 나머지 구간에서는 상기 제1 로우 전압(VSS1=-7V)으로 유지됨을 알 수 있다. 상기 Q 노드(Q)의 신호는 상기 출력 노드(O)의 신호가 하이 전압을 출력하는 상기 1H 구간에서 부스팅된 전압을 출력한 이후 나머지 구간에서 상기 제2 로우 전압(VSS2=-12V)으로 유지됨을 알 수 있다. 상기 나머지 구간 동안 상기 출력 노드(N)의 신호는 리플(Rp2)을 포함하며, 상기 리플(Rp2)은 최대 -2V 정도임을 확인 할 수 있었다. 상기 리플(Rp2)이 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)이 된다.
결과적으로 상기 실시예 1의 상기 리플(Rp2)은 최대 -2V 정도이고, 상기 비교예의 상기 리플(Rp1)은 최대 2V 정도가 되므로, 상기 리플에 의한 드레인 전류는 상기 실시예 1이 작음을 확인할 수 있다. 따라서, 상기 실시예 1과 같이 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)을 네가티브 전압으로 설계함으로써 게이트 구동회로의 고온 노이즈를 개선할 수 있다.
실시예 2
도 8은 본 발명의 실시예 2에 따른 스테이지에 대한 회로도이다. 이하에서 실시예 1과 실질적으로 동일한 구성요소에 대해서는 반복되는 설명을 간략하게 설명한다.
도 3 및 도 8을 참조하면, 제m 스테이지(SRCm)는 버퍼부(310), 충전부(320), 풀업부(330), 캐리부(340), 방전부(350), 풀다운부(360), 스위칭부(370), 제1 유지부(381), 제2 유지부(382), 제3 유지부(383) 및 제4 유지부(384)를 포함한다.
상기 버퍼부(310)는 제4 트랜지스터(TFT4)를 포함하고, 제어부와 입력부가 상기 제1 입력 단자(IN1)와 연결되고 출력부가 Q 노드(Q)와 연결된다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다. 상기 버퍼부(210)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(330)는 제1 트랜지스터(TFT1)를 포함하고, 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 제1 클럭 단자(CT1)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(330)의 제어부에는 상기 충전부(320)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(330)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(330)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 상기 m 번째 구간(Tm) 동안, 상기 풀업부(330)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 게이트 신호(Gm)의 하이 전압(VDD)으로 출력한다.
상기 캐리부(340)는 제15 트랜지스터(TFT15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(340)는 상기 제어부와 출력부를 연결하는 커패시터(C)를 더 포함한다. 상기 캐리부(340)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전 압(VDD)을 제m 캐리 신호(CRm)로 출력한다.
상기 방전부(350)는 제9 트랜지스터(TFT9)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 방전부(350)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전시킨다.
상기 스위칭부(370)는 커패시터(Cs)와 제12 트랜지스터(TFT12)를 포함한다. 상기 커패시터(Cs)는 일단이 상기 제1 클럭 단자(CT1)에 연결되고 타단이 N 노드(N)에 연결된다. 상기 제2 트랜지스터(TFT12)는 제어부가 상기 Q 노드(Q)에 연결되고 입력부가 상기 N 노드(N)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다.
상기 스위칭부(370)의 상기 제12 트랜지스터(TFT12)는 상기 Q 노드(Q)에 하이 전압이 인가되는 프레임의 (m-1) 및 (m)번째 구간(Tm-1, Tm) 동안 턴-온 되어 상기 N 노드(N)를 상기 제2 로우 전압(VSS2)으로 방전시킨다. 상기 12 트랜지스터(TFT12)는 상기 Q 노드(Q)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 턴-오프 되어 상기 N 노드(N)에 상기 클럭 신호(CK)와 위상이 동일한 제m 노드 신호(CKNm)를 인가한다. 상기 제m 노드 신호(CKNm)의 하이 전압(Vdd)은 상기 커패시터(Cs)의 용량에 따라서 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.
상기 제1 유지부(381)는 제10 트랜지스터(TFT10)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제1 유지부(381)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다.
상기 제2 유지부(382)는 제3 트랜지스터(TFT3)를 포함하고, 제어부가 상기 N 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제2 유지부(382)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제3 유지부(383)는 제11 트랜지스터(TFT11)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 제3 유지부(383)는 상기 프레임의 나머지 구간 동안 상기 제2 클럭 단자(CT2)에 수신된 제m-1 노드 신호(CKNm-1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다.
상기 제4 유지부(384)는 제5 트랜지스터(TFT5)를 포함하고, 제어부가 상기 제2 클럭 단자(CT2)에 연결되고 입력부가 상기 출력 노드(O)에 연결되고 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 제4 유지부(384)는 상기 프레임의 나머지 구간 동안 상기 제m-1 노드 신호(CKNm-1)에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 실시예 2는 상기 실시예 1과 비교할 때, 상기 게이트/소스 전압(VGS)을 네가티브 전압으로 설계하여 고온 노이즈를 개선할 수 있음은 물론, 상기 제1 내지 제4 유지부들(381, 382, 383, 384)이 장시간 구동시 열화되는 것을 방지할 수 있다. 즉, 상기 커패시터(Cs)의 용량을 조절하여 상기 제m 노드 신호(CKNm) 및 제m-1 노드 신호(CKNm-1)의 하이 레벨을 제어함으로써 상기 제1 내지 제4 유지부들(381, 382, 383, 384)의 제어부에 인가되는 제어 신호의 레벨을 제어할 수 있다. 따라서 상기 제1 내지 제4 유지부들(381, 382, 383, 384)의 열화를 방지하여 고온 노이즈를 개선할 수 있다.
도 9는 도 8에 도시된 Q 노드와 출력 노드를 측정한 시뮬레이션 결과이다.
도 8 및 도 9를 참조하면, 상기 제1 트랜지스터(TFT1)의 게이트/소스 전압(VGS)을 -5 V 로 설계하고 상기 스위칭부(370)의 커패시터(Cs)의 용량을 3p 하였을 때 상기 Q 노드(Q), N 노드(N) 및 출력 노드(O)에서 측정된 신호의 파형들이다.
상기 출력 노드(O)의 신호는 1H 구간에서 하이 전압을 출력하고 나머지 구간에서는 상기 제1 로우 전압(VSS1=-7V)으로 유지됨을 알 수 있다. 상기 Q 노드(Q)의 신호는 상기 출력 노드(O)의 신호가 하이 전압을 출력하는 상기 1H 구간에서 부스팅된 전압을 출력한 이후 나머지 구간에서 상기 제2 로우 전압(VSS2=-12V)으로 유지됨을 알 수 있다. 상기 N 노드(N)의 신호는 하이 전압(약 7V)이 상기 출력 노드(O)의 하이 전압(약 25V)보다 낮음을 알 수 있다.
따라서, 상기 N 노드(N)의 신호를 제어신호로 하여 상기 출력 노드(N)의 신 호를 로우 레벨로 유지하는 경우 리플(Rp3)의 피크가 완만하였다.
상기 실시예 2에 따르면, 상기 출력 노드(O)의 신호는 1H 동안 하이 전압을 출력한 후 나머지 구간 동안에 발생된 리플(VGS)은 최대 -2V 정도임을 알 수 있었다. 또한, 상기 N 노드(N)의 신호 레벨을 상기 커패시터(Cs)의 용량으로 제어함으로써 상기 리플(Rp3)의 피크가 완만하게 개선되었다.
결과적으로 상기 게이트/소스 전압(VGS)을 네가티브 전압으로 설계하여 고온 노이즈를 개선할 수 있고 또한, 상기 제1 내지 제4 유지부들(381, 382, 383, 384)이 장시간 구동시 열화되는 것을 방지할 수 있다.
실시예 3
도 10은 본 발명의 실시예 3에 따른 게이트 구동회로에 대한 블록도이다.
도 10을 참조하면, 상기 게이트 구동회로(200A)는 서로 종속적으로 연결된 제1 내지 제n 스테이지(SRC1 ~ SRCn)와, 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.
제1 내지 제n 스테이지(SRC1 ~ SRCn)는 n 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 n개의 게이트 신호들을 순차적으로 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제1 스테이지(SRC1)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제n 스테이지(SRCn)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다.
각 스테이지는 도 2에 도시된 스테이지와 비교하면 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1), 제2 출력 단자(OT2) 및 제3 출력 단자(OT3)를 포함하고, 또한 제3 입력 단자(IN3)를 더 포함한다. 상기 제2 더미 스테이지(SRCd2)의 제3 출력 단자(OT3)는 전기적으로 플로팅될 수 있다.
상기 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1), 제2 출력 단자(OT2) 및 제3 출력 단자(OT3)는 도 2에서 설명된 바와 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 제3 입력 단자(IN3)는 다음 스테이지의 제2 출력 단자(OT2)로부터 출력되는 캐리 신호를 수신한다. 예를 들면, 제1 스테이지(SRC1)의 제3 입력 단자(IN3)는 제2 스테이지(SRC2)의 제2 출력 단자(OT2)로부터 출력되는 제2 캐리 신호를 수신한다. 상기 제2 캐리 신호는 상기 제1 스테이지(SRC1)의 방전부(미도시)를 제어한다.
도 11은 도 10에 도시된 스테이지에 대한 상세한 회로도이다. 도 12는 도 10에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 11에 도시된 제m 스테이지는 방전부(255) 및 보상 충전부(290)를 제외하고 도 3에 도시된 제m 스테이지의 구성 요소와 실질적으로 동일하다. 이하에서는 동일한 구성요소에 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 한다.
도 11 및 도 12를 참조하면, 제m 스테이지(SRCm)는 버퍼부(210), 충전 부(220), 풀업부(230), 캐리부(240), 방전부(255), 풀다운부(260), 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283), 제4 유지부(284) 및 보상 충전부(290)를 포함한다.
상기 버퍼부(210)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함하고, 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결된다.
상기 풀업부(230)의 제어부에는 상기 충전부(220)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다.
상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 상기 m 번째 구간(Tm) 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 게이트 신호(Gm)의 하이 전압(VDD)으로 출력한다.
상기 캐리부(240)는 제15 트랜지스터(TFT15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부 가 제2 출력 단자(OT2)에 연결된다. 상기 캐리부(240)는 상기 제어부와 출력부를 연결하는 커패시터(C)를 더 포함한다. 상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 캐리 신호(CRm)로 출력하고 상기 Q 노드(Q)에 제2 로우 전압(VSS2)이 인가되면 상기 제2 로우 전압(VSS2)의 제m 캐리 신호(CRm)를 출력한다. 상기 캐리부(240)는 상기 m 번째 구간(Tm)에는 하이 전압(VDD)의 제m 캐리 신호(CRm)를 출력하고 프레임의 나머지 구간에는 상기 제2 로우 전압(VSS2)으로 방전된다.
상기 방전부(255)는 제9 트랜지스터(TFT9)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제2 전압 단자(VT2)에 연결된다. 상기 방전부(255)는 상기 제3 입력 단자(IN3)에 제m+1 캐리 신호(CRm+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전시킨다.
상기 제m+1 캐리 신호(CRm+1)는 m+1 번째 구간(Tm+1)에서는 하이 전압(VDD)을 갖고, 나머지 프레임 구간에는 제2 로우 전압(VSS2)을 가진다. 상기 제m 스테이지(SRCm)가 제1 로우 전압(VSS1)의 제m 게이트 신호(Gm)를 출력하는 구간 동안 상기 방전부(255)의 게이트/소스 전압(VGS)은 0V 가 된다. 즉, 상기 방전부(255)의 입력부에는 상기 Q 노드(Q)의 제2 로우 전압(VSS2)이 인가되고, 제어부에는 상기 제m+1 캐리 신호(CRm+1)의 제2 로우 전압(VSS2)이 인가되므로, 상기 방전부(255)의 게이트/소스 전압(VGS)은 -12V-(-12V) = 0V 가 된다.
상기 방전부(255)의 바이어스 컨디션(Bias Condition)을 0V 로 유지함으로써 고온 열화를 막을 수 있다. 장시간 구동에 의해 상기 제1 내지 제4 유지부들(281, 282, 283, 284)이 모두 손상될 경우 상기 방전부(255)에 의해 상기 풀업부(230)의 게이트/소스 전압(VGS)을 네가티브(negative)로 유지할 수 있다. 이에 따라서 고온 마진을 확보할 수 있다.
상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)가 수신되면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전시킨다.
상기 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함한다. 상기 스위칭부(270)는 상기 Q 노드(Q)에 하이 전압이 인가되는 프레임의 (m-1) 및 (m)번째 구간(Tm-1, Tm) 동안에, 상기 N 노드(N)를 상기 제2 로우 전압(VSS2)으로 방전시킨다. 즉, 상기 Q 노드(Q)에 하이 전압에 응답하여 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-온 되고 이에 따라 상기 N 노드(N)는 상기 제2 로우 전압(VSS2)으로 방전된다.
상기 스위칭부(270)는 상기 Q 노드(Q)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 상기 N 노드(N)에는 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 제m 노드 신호(CKNm)가 인가된다. 즉, 상기 Q 노드(Q)에 로우 전압이 인가되면 상기 제8 및 제13 트랜지스터들(TFT8, TFT13)은 턴-오프 되고 이에 따라 상기 N 노드(N)에는 상기 클럭 신호(CK)의 하이 전압(VDD) 보 다 낮은 레벨의 하이 전압(Vdd)을 갖는 상기 제m 노드 신호(CKNm)가 인가된다. 상기 제m 노드 신호(CKNm)의 하이 전압(Vdd)은 상기 클럭 신호(CK)가 상기 제7 및 제12 트랜지스터들(TFT7, TFT12) 및 기생 커패시터들을 경유함에 따라서 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.
상기 제1 유지부(281)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 프레임의 나머지 구간 동안의 상기 제m 노드 신호(CKNm)는 상기 클럭 신호(CK)와 위상이 동일하다. 상기 제2 유지부(282)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제3 유지부(283)는 상기 프레임의 나머지 구간 동안 상기 제2 클럭 단자(CT2)에 수신된 제m-1 노드 신호(CKNm-1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 프레임의 나머지 구간 동안의 상기 제m-1 노드 신호(CKNm-1)는 상기 반전 클럭 신호(CKB)의 위상과 동일하다. 상기 제4 유지부(284)는 상기 프레임의 나머지 구간 동안 상기 제m-1 노드 신호(CKNm-1)에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 보상 충전부(290)는 커패시터(Cc)를 포함하고, 상기 제2 클럭 단자(CT2)에 연결되고 타단은 상기 Q 노드(Q)와 연결된다. 상기 제2 클럭 단자(CT2)는 상기 제m-1 노드 신호(CKNm-1)를 수신한다. 상기 보상 충전부(290)는 상기 Q 노 드(Q)가 상기 제2 로우 전압(VSS2)으로 방전되는 방전 시간을 증가시킨다.
상기 Q 노드(Q)는 부스트랩핑된 전압에서 제1 유지부(281)를 통해 상기 제2 로우 전압(VSS2)으로 방전한다. 상기 제1 유지부(281)는 상기 보상 충전부(290)에 충전된 전압을 이용하여 상기 Q 노드(Q)의 방전 시간을 증가시킨다.
예를 들면, 상기 Q 노드(Q)의 부스트랩핑된 전압이 약 48V 이고, 상기 제1 로우 전압(VSS1)이 약 -7V 이고, 상기 제2 로우 전압(VSS2)이 약 -12V 인 경우, 상기 Q 노드(Q)는 상기 제2 유지부(281)를 통해 -12V 로 빠르게 방전된다. 상기 Q 노드(Q)의 방전 시간이 짧아짐에 따라서 상기 풀업부(230)의 제1 트랜지스터(TFT1)를 통해 상기 출력 노드(O)의 전압이 -7V 로 방전되는 시간이 감소하게 된다. 결국, 상기 출력 노드(O)는 상기 풀다운부(260)가 턴-온 되기전 까지 플로팅 상태가 된다. 이에 따라서 상기 출력 노드(O)는 제m+1 게이트 신호(Gm+1)에 의한 커플링으로 상기 제m 게이트 신호(Gm)의 폴링 에지 부분에 일시적인 범프(Bump)를 발생한다.
따라서, 상기 보상 충전부(290)는 상기 제1 유지부(281)의 구동 시간, 즉 상기 Q 노드(Q)의 방전 시간을 증가시킴으로써 상기 제m 게이트 신호(Gm)와 상기 제m+1 게이트 신호(Gm+1)간의 커플링에 의한 상기 제m 게이트 신호(Gm)의 범프(Bump)를 개선할 수 있다.
상기 보상 충전부(290)의 커패시터(Cc)에 인가되는 상기 제m-1 노드 신호(CKNm-1)는 상기 Q 노드(Q)의 전압(Qm)과 위상이 반전됨에 따라서 상기 Q 노드(Q)의 전압(Qm)의 하강시 상승하게 되므로 상기 Q 노드(Q)의 방전 시간을 증가시킬 수 있다. 또한, 상기 Q 노드(Q)가 상기 충전부(210)에 의해 프리 챠징(Pre- Charging)되는 구간(Tm-1)에 상기 제m-1 노드 신호(CKNm-1)는 로우 전압 상태이므로 상기 Q 노드(Q)의 프리 챠징이 용이할 수 있다.
도 13은 도 11에 도시된 Q 노드 및 캐리 신호를 측정한 시뮬레이션 결과이다.
도 11 및 도 13을 참조하면, 게이트 구동회로에 약 -7V의 제1 로우 전압(VSS1)과, 약 -12V의 제2 로우 전압(VSS2), 및 하이 전압(VDD)이 약 21V 이고 로우 전압이 약 -7V 인 클럭 신호(CK)를 제공하여 구동하였다.
m 번째 구간(Tm)에서, 상기 제m 스테이지의 Q 노드(Q)는 약 50 V로 부트스트랩핑되었고, 상기 제m 스테이지의 캐리부(240)는 하이 전압(약 24V)의 제m 캐리 신호(CRm)를 출력하였다. 이후, 프레임의 나머지 구간(Tm+1,..)에서, 상기 Q 노드(Q)는 제2 로우 전압(VSS2 = 약 -12V)으로 방전되었고, 상기 캐리부(240)는 상기 제2 로우 전압(VSS2 = 약 -12V)으로 방전된 제m 캐리 신호(CRm)를 출력하였다.
따라서, 제m 스테이지(SRCm)의 방전부(255)는 제m+1 스테이지(SRCm+1)의 제m+1 캐리 신호(CRm+1)를 제어신호로 사용할 경우, 상기 방전부(255)가 턴-오프 되는 상기 나머지 구간(Tm+1,..)에 상기 방전부(255)의 게이트/소스 전압(VGS)을 0V 로 유지시킬 수 있다. 장시간 구동에 의해 상기 제1 내지 제4 유지부들(281, 282, 283, 284)이 모두 손상될 경우 상기 방전부(255)에 의해 상기 풀업부(230)의 게이트/소스 전압(VGS)을 네가티브(negative)로 유지할 수 있다. 이에 따라서 고온 마진을 확보할 수 있다.
도 14는 도 11에 도시된 출력 노드를 측정한 시뮬레이션 결과이다.
도 11 및 도 14를 참조하면, 상기 보상 충전부(290)의 커패시터(Cc)의 용량을 1p 로 설계한 게이트 구동회로에 약 -7V의 제1 로우 전압(VSS1)과, 약 -12V의 제2 로우 전압(VSS2), 및 하이 전압(VDD)이 약 24V 이고 로우 전압이 약 -7V 인 클럭 신호(CK)를 제공하여 구동하였다.
상기 Q 노드(Q)는 m 번째 구간(Tm)에서 약 55V 로 부트스트랩핑되었고, m+1 번째 구간(Tm+1)에서 상기 제2 유지부(281)를 통해 -12V 로 빠르게 방전되었다. 이때, 출력 노드(O)는 상기 Q 노드(Q)의 신호에 응답하여 m 번째 구간(Tm)에서 약 24V 의 제m 게이트 신호(Gm)을 출력하고, m+1 번째 구간(Tm+1)에서 상기 풀다운부(260)를 통해 약 -7V 로 방전되었다. 상기 Q 노드(Q)는 상기 보상 충전부(290)에 충전된 전압에 의해 상기 제1 유지부(281)를 통해 -12 V로 방전되는 방전 시간이 증가하였고, 상기 풀다운부(260)가 턴-온되기 전까지 상기 출력 노드(O)가 플로팅되는 것을 방지할 수 있었다.
결과적으로 도시된 바와 같이, 상기 출력 노드(O)의 신호, 제m 게이트 신호(Gm)는 상기 제m+1 게이트 신호(Gm+1)에 의한 커플링으로 일시적인 범프(BP)(Bump)를 완화시킬 수 있었다.
실시예 4
도 15는 본 발명의 실시예 4에 따른 스테이지에 대한 회로도이다. 도 15에 도시된 제m 스테이지는 방전부(355) 및 보상 충전부(390)를 제외하고 도 8에 도시 된 제m 스테이지의 구성 요소와 실질적으로 동일하다. 이하에서는 동일한 구성요소에 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 한다.
도 12 및 도 15를 참조하면, 제m 스테이지(SRCm)는 버퍼부(310), 충전부(320), 풀업부(330), 캐리부(340), 방전부(355), 풀다운부(360), 스위칭부(370), 제1 유지부(381), 제2 유지부(382), 제3 유지부(383), 제4 유지부(384) 및 보상 충전부(390)를 포함한다.
상기 버퍼부(310)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압(VDD)이 수신되면, 상기 충전부(220)는 상기 하이 전압(VDD)에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(230)의 제어부에는 상기 충전부(320)에 충전된 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(330)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(330)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 상기 m 번째 구간(Tm) 동안, 상기 풀업부(330)는 상기 클럭 신호(CK)의 하이 전압(VDD)을 제m 게이트 신호(Gm)의 하이 전압(VDD)으로 출력한다.
상기 캐리부(340)는 제15 트랜지스터(TFT15)를 포함하고, 상기 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 상기 제1 클럭 단자(CT1)에 연결되고, 출력부가 제2 출력 단자(OT1)에 연결된다. 상기 캐리부(340)는 상기 제어부와 출력부를 연결하는 커패시터(C)를 더 포함한다. 상기 캐리부(340)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전 압(VDD)을 제m 캐리 신호(CRm)로 출력하고 상기 Q 노드(Q)에 제2 로우 전압(VSS2)이 인가되면 상기 제2 로우 전압(VSS2)의 제m 캐리 신호(CRm)를 출력한다. 상기 캐리부(240)는 상기 m 번째 구간(Tm)에는 하이 전압(VDD)의 제m 캐리 신호(CRm)를 출력하고 프레임의 나머지 구간에는 상기 제2 로우 전압(VSS2)으로 방전된다.
상기 방전부(355)는 제9 트랜지스터(TFT9)를 포함하고, 제어부가 상기 제3 입력 단자(IN3)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 제1 전압 단자(VT1)에 연결된다. 상기 방전부(355)는 상기 제3 입력 단자(IN3)에 제m+1 캐리 신호(CRm+1)가 수신되면 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전시킨다.
상기 제m+1 캐리 신호(CRm+1)는 m+1 번째 구간(Tm+1)에서는 하이 전압(VDD)을 갖고, 나머지 프레임 구간에는 제2 로우 전압(VSS2)을 가진다. 상기 제m 스테이지(SRCm)가 제1 로우 전압(VSS1)의 제m 게이트 신호(Gm)를 출력하는 구간 동안 상기 방전부(355)의 게이트/소스의 전압(VGS)은 0V 가 된다. 즉, 상기 방전부(355)의 입력부에는 제2 로우 전압(VSS2)으로 상기 Q 노드(Q)의 전압이 인가되고, 제어부에는 상기 제m+1 캐리 신호(CRm+1)의 제2 로우 전압(VSS2)이 인가되므로, 상기 방전부(355)의 게이트/소스 전압(VGS)은 -12V-(-12V) = 0V 가 된다.
상기 방전부(355)의 바이어스 컨디션(Bias Condition)을 0V 로 유지함으로써 고온 열화를 막을 수 있다. 장시간 구동에 의해 상기 제1 내지 제4 유지부들(381, 382, 383, 384)이 모두 손상될 경우 상기 방전부(355)에 의해 상기 풀업부(330)의 게이트/소스 전압(VGS)을 네가티브(negative)로 유지할 수 있다. 이에 따라서 고온 마진을 확보할 수 있다.
상기 스위칭부(370)의 상기 제12 트랜지스터(TFT12)는 상기 Q 노드(Q)에 하이 전압이 인가되는 프레임의 (m-1) 및 (m)번째 구간(Tm-1, Tm) 동안 턴-온 되어 상기 클럭 신호(CK)를 상기 제2 로우 전압(VSS2)으로 방전시킨다. 상기 12 트랜지스터(TFT12)는 상기 Q 노드(Q)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 턴-오프 되어 상기 N 노드(N)에 상기 클럭 신호(CK)와 위상이 동일한 제m 노드 신호(CKNm)를 인가한다. 상기 제m 노드 신호(CKNm)의 하이 전압(Vdd)은 상기 커패시터(Cs)의 용량에 따라서 상기 클럭 신호(CK)의 하이 전압(VDD) 보다 낮은 레벨을 가진다.
상기 제1 유지부(381)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 제2 유지부(382)는 상기 프레임의 나머지 구간 동안 제m 노드 신호(CKNm)에 응답하여 상기 출력 노드(0)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 제3 유지부(383)는 상기 프레임의 나머지 구간 동안 상기 제2 클럭 단자(CT2)에 수신된 제m-1 노드 신호(CKNm-1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지시킨다. 상기 제4 유지부(384)는 상기 프레임의 나머지 구간 동안 상기 제m-1 노드 신호(CKNm-1)에 응답하여 상기 출력 노드(O)의 전압을 상기 제1 로우 전압(VSS1)으로 유지시킨다.
상기 보상 충전부(390)는 커패시터(Cc)를 포함하고, 상기 제2 클럭 단자(CT2)에 연결되고 타단은 상기 Q 노드(Q)와 연결된다. 상기 제2 클럭 단자(CT2)는 상기 제m-1 노드 신호(CKNm-1)를 수신한다. 상기 보상 충전부(290)는 상기 Q 노드(Q)가 상기 제2 로우 전압(VSS2)으로 방전되는 방전 시간을 증가시킨다.
상기 Q 노드(Q)는 부스트랩핑된 전압에서 제1 유지부(381)를 통해 상기 제2 로우 전압(VSS2)으로 방전한다. 상기 제1 유지부(381)는 상기 보상 충전부(290)에 충전된 전압을 이용하여 상기 Q 노드(Q)의 방전 시간을 증가시킨다. 상기 보상 충전부(290)는 상기 제1 유지부(281)의 구동 시간, 즉 상기 Q 노드(Q)의 방전 시간을 증가시킴으로써 상기 제m 게이트 신호(Gm)와 상기 제m+1 게이트 신호(Gm+1)간의 커플링에 의한 상기 제m 게이트 신호(Gm)의 범프(Bump)를 개선할 수 있다.
상기 보상 충전부(390)의 커패시터(Cc)에 인가되는 상기 제m-1 노드 신호(CKNm-1)는 상기 Q 노드(Q)의 전압(Qm)과 위상이 반전됨에 따라서 상기 Q 노드(Q)의 전압(Qm)의 하강시 상승하게 되므로 상기 Q 노드(Q)의 방전 시간을 증가시킬 수 있다. 또한, 상기 Q 노드(Q)가 상기 충전부(210)에 의해 프리 챠징(Pre-Charging)되는 구간(Tm-1)에 상기 제m-1 노드 신호(CKNm-1)는 로우 전압 상태이므로 상기 Q 노드(Q)의 프리 챠징이 용이할 수 있다.
본 발명의 실시예들에 따르면, 풀업부의 제어부와 입력부 사이의 전압을 네가티브 전압을 가지도록 상기 풀업부를 설계함으로써 상기 풀업부의 출력 전류를 감소시켜 고온 노이즈를 개선할 수 있다. 게이트 신호를 로우 레벨로 유지시키는 유지부의 제어신호의 레벨을 감소하여 상기 유지부가 장시간 구동시 열화되는 것을 방지할 수 있다.
또한, 방전부의 제어신호로 다음 스테이지의 캐리 신호를 이용함으로써 상기 방전부가 장기간 구동시 열화되는 것을 막을 수 있다. 또한, 보상 충전부를 이용하여 상기 Q 노드가 로우 전압으로 방전하는 방전 시간을 증가시켜 다음단 게이트 신호에 의한 커플링으로 일시적인 범프를 개선할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 스테이지에 대한 회로도이다.
도 4는 도 3에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 5는 도 3에 도시된 풀업부의 전류-전압 특성을 나타낸 개념도이다.
도 6a 및 도 6b는 비교예에 따른 Q 노드와 출력 노드를 측정한 시뮬레이션 결과이다.
도 7은 본 발명의 실시예 1에 따른 Q 노드와 출력 노드를 측정한 시뮬레이션 결과이다.
도 8은 본 발명의 실시예 2에 따른 스테이지에 대한 회로도이다.
도 9는 도 8에 도시된 Q 노드와 출력 노드를 측정한 시뮬레이션 결과이다.
도 10은 본 발명의 실시예 3에 따른 게이트 구동회로에 대한 블록도이다.
도 11은 도 10에 도시된 스테이지에 대한 상세한 회로도이다.
도 12는 도 10에 도시된 게이트 구동회로의 입출력신호의 파형도들이다.
도 13은 도 12에 도시된 Q 노드 및 제2 출력단자를 측정한 시뮬레이션 결과이다.
도 14는 도 12에 도시된 출력 노드를 측정한 시뮬레이션 결과이다.
도 15는 본 발명의 실시예 4에 따른 스테이지에 대한 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200, 300 : 게이트 구동회로
SRCm : 제m 스테이지 SRCm-1 : 제m-1 스테이지
210, 310 : 버퍼부 220, 320 : 충전부
230, 330 : 풀업부 240, 340 : 캐리부
260, 360 : 풀다운부 290, 390 : 보상 충전부
270, 370 : 스위칭부 281, 381 : 제1 유지부
282, 382 : 제2 유지부 283, 383 : 제3 유지부
284, 384 : 제4 유지부 400 : 소스 구동회로
500 : 인쇄회로기판 250, 350, 255, 355 : 방전부

Claims (20)

  1. 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제m(m은 자연수) 스테이지는
    제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력하는 풀업부;
    제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운 시키는 풀다운부;
    상기 클럭 신호에 응답하여 상기 제1 노드의 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 유지시키는 제1 유지부;
    상기 클럭 신호에 응답하여 상기 제m 게이트 신호를 상기 제1 로우 전압으로 유지시키는 제2 유지부;
    상기 제1 노드에 연결된 제어부와 상기 클럭 신호를 수신하는 제1 클럭 단자에 연결된 입력부와 커패시터를 통해 제1 노드와 연결된 출력부를 포함하는 캐리부; 및
    제m+1 스테이지의 제m+1 캐리 신호를 수신하는 제3 입력 단자와 연결된 제어부와 상기 제1 노드에 연결된 입력부 및 상기 제2 전압 단자에 연결된 출력부를 포함하는 방전부를 포함하는 게이트 구동회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제m 게이트 신호의 하이 전압이 출력되는 제m 구간 동안 제2 노드를 상기 제2 로우 전압으로 방전시키고, 프레임 중 상기 제m 구간을 제외한 나머지 구간 동안 상기 제2 노드에 상기 클럭 신호와 동기된 신호를 인가하는 스위칭부를 더 포함하며,
    상기 제1 및 제2 유지부의 제어부들은 상기 제2 노드에 연결된 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 제m-1 스테이지의 제2 노드에 걸린 신호를 수신하는 제2 클럭 단자와 연결된 일단과, 상기 제1 노드와 연결된 타단을 포함하는 커패시터로 이루어진 보상 충전부를 더 포함하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 풀업부는 상기 제1 노드와 연결된 제어부와 상기 클럭 신호가 수신되는 제1 클럭 단자와 연결된 입력부 및 상기 제m 게이트 신호를 출력 하는 출력 노드와 연결된 출력부를 포함하고,
    상기 풀다운부는 상기 제m+1 게이트 신호가 수신되는 제2 입력 단자와 연결된 제어부와 상기 출력 노드와 연결된 연결된 입력부 및 상기 제1 로우 전압을 수신하는 제1 전압 단자와 연결된 출력부를 포함하고,
    상기 제1 유지부는 상기 제2 노드와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제2 로우 전압을 수신하는 제2 전압 단자와 연결된 출력부를 포함하고,
    상기 제2 유지부는 상기 제2 노드와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 제1 전압 단자와 연결된 출력부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  7. 제6항에 있어서, 상기 제2 클럭 단자와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제2 전압 단자와 연결된 출력부를 포함하는 제3 유지부; 및
    상기 제2 클럭 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 제1 전압 단자와 연결된 출력부를 포함하는 제4 유지부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제7항에 있어서, 제m-1 캐리 신호를 수신하는 제1 입력 단자에 연결된 제어부와 입력부와, 상기 제1 노드에 연결된 출력부를 포함하는 버퍼부; 및
    상기 제1 노드에 연결된 일단과 상기 출력 노드에 연결된 타단을 포함하는 충전부를 더 포함하는 게이트 구동회로.
  9. 제6항에 있어서, 상기 스위칭부는
    상기 제1 클럭 단자와 연결되어 상기 클럭 신호의 하이 전압에 응답하여 턴-온 되는 제1 트랜지스터와, 상기 제1 노드에 연결되어 상기 제1 노드의 하이 전압에 응답하여 턴-온 되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제6항에 있어서, 상기 스위칭부는
    상기 제1 클럭 단자와 연결되어 일단과 상기 제2 노드와 연결된 타단을 포함하는 커패시터와, 상기 제1 노드에 연결된 제어부와 상기 제2 노드에 연결된 입력부 및 상기 제2 전압 단자에 연결된 출력부를 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 서로 교차하는 게이트 배선들 및 소스 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 소스 배선들에 데이터 신호들을 출력하는 소스 구동회로; 및
    상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로를 포함하며,
    제m(m은 자연수) 스테이지는
    제1 노드의 하이 전압에 응답하여 클럭 신호의 하이 전압을 제m 게이트 신호(m은 자연수)의 하이 전압으로 출력하는 풀업부;
    제m+1 게이트 신호의 하이 전압에 응답하여 제m 게이트 신호의 하이 전압을 제1 로우 전압으로 풀-다운 시키는 풀다운부;
    상기 클럭 신호의 하이 전압에 응답하여 상기 제1 노드의 전압을 상기 제1 로우 전압 보다 낮은 레벨의 제2 로우 전압으로 유지시키는 제1 유지부; 및
    상기 클럭 신호의 하이 전압에 응답하여 상기 제m 게이트 신호를 상기 제1 로우 전압으로 유지시키는 제2 유지부;
    상기 제1 노드에 연결된 제어부와 상기 클럭 신호를 수신하는 제1 클럭 단자에 연결된 입력부와 커패시터를 통해 제1 노드와 연결된 출력부를 포함하는 캐리부; 및
    제m+1 스테이지의 제m+1 캐리 신호를 수신하는 제3 입력 단자와 연결된 제어부와 상기 제1 노드에 연결된 입력부 및 상기 제2 전압 단자에 연결된 출력부를 포함하는 방전부를 포함하는 표시 장치.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서, 상기 제m(m은 자연수) 스테이지는 상기 제m 게이트 신호의 하이 전압이 출력되는 제m 구간 동안 제2 노드를 상기 제2 로우 전압으로 방전시키고, 프레임 중 상기 제m 구간을 제외한 나머지 구간 동안 상기 제2 노드에 상기 클럭 신호와 동기된 신호를 인가하는 스위칭부를 더 포함하며,
    상기 제1 및 제2 유지부의 제어부들은 상기 제2 노드에 연결된 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제m(m은 자연수) 스테이지는 제m-1 스테이지의 제2 노드에 걸린 신호를 수신하는 제2 클럭 단자와 연결된 일단과, 상기 제1 노드와 연결된 타단을 포함하는 커패시터로 이루어진 보상 충전부를 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 풀업부는 상기 제1 노드와 연결된 제어부와 상기 클럭 신호가 수신되는 제1 클럭 단자와 연결된 입력부 및 상기 제m 게이트 신호를 출력하는 출력 노드와 연결된 출력부를 포함하고,
    상기 풀다운부는 상기 제m+1 게이트 신호가 수신되는 제2 입력 단자와 연결된 제어부와 상기 출력 노드와 연결된 연결된 입력부 및 상기 제1 로우 전압을 수 신하는 제1 전압 단자와 연결된 출력부를 포함하고,
    상기 제1 유지부는 상기 제2 노드와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제2 로우 전압을 수신하는 제2 전압 단자와 연결된 출력부를 포함하고,
    상기 제2 유지부는 상기 제2 노드와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 제1 전압 단자와 연결된 출력부를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제m(m은 자연수) 스테이지는,
    상기 제2 클럭 단자와 연결된 제어부와 상기 제1 노드와 연결된 입력부 및 상기 제2 전압 단자와 연결된 출력부를 포함하는 제3 유지부; 및
    상기 제2 클럭 단자와 연결된 제어부와 상기 출력 노드와 연결된 입력부 및 상기 제1 전압 단자와 연결된 출력부를 포함하는 제4 유지부를 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제m(m은 자연수) 스테이지는제m-1 캐리 신호를 수신하는 제1 입력 단자에 연결된 제어부와 입력부와, 상기 제1 노드에 연결된 출력부를 포함하는 버퍼부; 및
    상기 제1 노드에 연결된 일단과 상기 출력 노드에 연결된 타단을 포함하는 충전부를 더 포함하는 표시 장치.
  19. 제16항에 있어서, 상기 스위칭부는
    상기 제1 클럭 단자와 연결되어 상기 클럭 신호의 하이 전압에 응답하여 턴-온 되는 제1 트랜지스터와, 상기 제1 노드에 연결되어 상기 제1 노드의 하이 전압에 응답하여 턴-온 되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제16항에 있어서, 상기 스위칭부는
    상기 제1 클럭 단자와 연결되어 일단과 상기 제2 노드와 연결된 타단을 포함하는 커패시터와, 상기 제1 노드에 연결된 제어부와 상기 제2 노드에 연결된 입력부 및 상기 제2 전압 단자에 연결된 출력부를 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
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