KR102529079B1 - 표시 장치의 게이트 드라이버 - Google Patents

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Abstract

본 발명의 안정적으로 출력을 발생할 수 있는 표시 장치의 게이트 드라이버에 관한 것으로, 표시 패널의 게이트 라인을 구동하기 위한 스테이지를 포함하며; 스테이지는, 스테이지의 세트 제어 단자에 연결된 게이트 전극을 포함하며, 스테이지의 세트 제어 단자 및 고전압 입력 단자 중 어느 하나와 상기 스테이지의 세트 노드 사이에 연결된 제 1 스위칭 소자; 스테이지의 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 세트 노드와 스테이지의 오프 전압 입력 단자 사이에 연결된 제 2 스위칭 소자; 리세트 노드에 연결된 게이트 전극을 포함하며, 세트 노드와 오프 전압 입력 단자 사이에 연결된 제 3 스위칭 소자; 세트 노드에 연결된 게이트 전극을 포함하며, 스테이지의 출력 단자와 스테이지의 클럭 입력 단자 사이에 연결된 출력 스위칭 소자; 클럭 입력 단자와 리세트 노드 사이에 연결된 복수의 커패시터들; 및 출력 단자에 연결된 게이트 전극을 포함하며, 복수의 커패시터들 사이의 노드와 직류 전압이 인가되는 직류 전압 입력 단자 사이에 연결된 제 4 스위칭 소자를 포함한다.

Description

표시 장치의 게이트 드라이버{GATE DRIVER OF DISPLAY DEVICE}
본 발명의 게이트 드라이버에 관한 것으로, 특히 안정적으로 출력을 발생할 수 있는 표시 장치의 게이트 드라이버에 대한 것이다.
통상의 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 화소 영역들이 매트릭스 형태로 배열된 표시 패널과 이 표시 패널을 구동하기 위한 구동 회로를 구비한다.
표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 게이트 라인들은 게이트 신호들에 의해 구동되는데, 이러한 게이트 신호들은 게이트 드라이버에 의해 발생된다.
게이트 드라이버는 게이트 신호들을 출력하는 쉬프트 레지스터를 포함하며, 이 쉬프트 레지스터는 게이트 신호들을 출력하는 복수의 스테이지들을 포함한다.
각 스테이지는 게이트 신호를 출력한 후 다음 프레임 기간까지 리세트된 상태를 유지되어야 한다. 그래야만 게이트 드라이버의 정상적인 출력이 가능하다. 그러나, 스테이지 내부의 노드에 누적된 전압이 정상적으로 방전되지 못하는 경우, 그 스테이지로부터 한 프레임 기간 동안 2회 이상의 게이트 신호들이 출력되는 멀티 출력 현상이 발생될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 안정적으로 출력을 발생할 수 있는 표시 장치의 게이트 드라이버를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 게이트 드라이버는, 표시 패널의 게이트 라인을 구동하기 위한 스테이지를 포함하며; 스테이지는, 스테이지의 세트 제어 단자에 연결된 게이트 전극을 포함하며, 스테이지의 세트 제어 단자 및 고전압 입력 단자 중 어느 하나와 상기 스테이지의 세트 노드 사이에 연결된 제 1 스위칭 소자; 스테이지의 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 세트 노드와 스테이지의 오프 전압 입력 단자 사이에 연결된 제 2 스위칭 소자; 리세트 노드에 연결된 게이트 전극을 포함하며, 세트 노드와 오프 전압 입력 단자 사이에 연결된 제 3 스위칭 소자; 세트 노드에 연결된 게이트 전극을 포함하며, 스테이지의 출력 단자와 스테이지의 클럭 입력 단자 사이에 연결된 출력 스위칭 소자; 클럭 입력 단자와 리세트 노드 사이에 연결된 복수의 커패시터들; 및 출력 단자에 연결된 게이트 전극을 포함하며, 복수의 커패시터들 사이의 노드와 직류 전압이 인가되는 직류 전압 입력 단자 사이에 연결된 제 4 스위칭 소자를 포함한다.
직류 전압 입력 단자와 오프 전압 입력 단자가 동일한 단자이다.
스테이지는, 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 복수의 커패시터들 사이의 노드와 직류 전압 입력 단자 사이에 연결된 제 5 스위칭 소자들 더 포함한다.
제 4 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드는 제 5 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드와 동일하다.
제 4 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드는 제 5 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드와 다르다.
출력 단자는, 스테이지의 게이트 신호가 출력되는 게이트 출력 단자; 및 스테이지의 캐리 신호가 출력되는 캐리 출력 단자를 포함한다.
제 4 스위칭 소자의 게이트 전극은 게이트 출력 단자 및 캐리 출력 단자 중 어느 하나에 연결된다.
오프 전압 입력 단자는, 제 1 저전압이 인가되는 제 1 오프 전압 입력 단자; 및 제 1 저전압보다 더 작은 제 2 저전압이 인가되는 제 2 오프 전압 입력 단자를 포함한다.
제 4 스위칭 소자는 제 1 오프 전압 입력 단자 및 제 2 오프 전압 입력 단자 중 어느 하나에 연결된다.
출력 스위칭 소자는, 세트 노드에 연결된 게이트 전극을 포함하며, 클럭 입력 단자와 게이트 출력 단자 사이에 연결된 게이트 출력 스위칭 소자; 및 세트 노드에 연결된 게이트 전극을 포함하며, 클럭 입력 단자와 캐리 출력 단자 사이에 연결된 캐리 출력 스위칭 소자를 포함한다.
스테이지는, 리세트 노드에 연결된 게이트 전극을 포함하며, 출력 단자와 오프 전압 입력 단자 사이에 연결된 출력 방전 스위칭 소자를 더 포함한다.
오프 전압 입력 단자는, 제 1 저전압이 인가되는 제 1 오프 전압 입력 단자; 및 제 1 저전압보다 더 작은 제 2 저전압이 인가되는 제 2 오프 전압 입력 단자를 포함하며, 출력 방전 스위칭 소자는, 리세트 노드에 연결된 게이트 전극을 포함하며, 게이트 출력 단자와 제 1 오프 전압 입력 단자 사이에 연결된 제 1 게이트 방전 스위칭 소자; 및 리세트 노드에 연결된 게이트 전극을 포함하며, 캐리 출력 단자와 제 2 오프 전압 입력 단자 사이에 연결된 제 1 캐리 방전 스위칭 소자를 포함한다.
출력 방전 스위칭 소자는, 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 게이트 출력 단자와 제 1 오프 전압 입력 단자 사이에 연결된 제 2 게이트 방전 스위칭 소자; 및 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 캐리 출력 단자와 제 2 오프 전압 입력 단자 사이에 연결된 제 2 캐리 방전 스위칭 소자 중 적어도 하나를 더 포함한다.
스테이지는, 스테이지의 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 세트 노드와 오프 전압 입력 단자 사이에 연결된 제 6 스위칭 소자; 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 게이트 출력 단자와 오프 전압 입력 단자에 연결된 제 7 스위칭 소자; 및 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 캐리 출력 단자와 오프 전압 입력 단자 사이에 연결된 제 8 스위칭 소자 중 적어도 하나를 더 포함한다.
스테이지는 클럭 입력 단자의 신호 및 출력 단자의 신호를 근거로 리세트 노드의 신호를 제어하는 인버터부를 더 포함한다.
인버터부는, 게이트 전극을 포함하며, 클럭 입력 단자와 리세트 노드 사이에 연결된 제 9 스위칭 소자; 클럭 입력 단자에 연결된 게이트 전극을 포함하며, 클럭 입력 단자와 제 9 스위칭 소자의 게이트 전극 사이에 연결된 제 10 스위칭 소자; 출력 단자에 연결된 게이트 전극을 포함하며, 제 9 스위칭 소자의 게이트 전극과 오프 전압 입력 단자 사이에 연결된 제 11 스위칭 소자; 및 출력 단자에 연결된 게이트 전극을 포함하며, 리세트 노드와 오프 전압 입력 단자 사이에 연결된 제 12 스위칭 소자를 포함한다.
한 프레임 기간 중 스테이지보다 더 먼저 게이트 신호 및 캐리 신호 중 적어도 하나를 출력하고, 이 게이트 신호 및 캐리 신호 중 어느 하나를 스테이지의 세트 제어 단자로 공급하는 전단 스테이지를 더 포함한다.
한 프레임 기간 중 스테이지보다 더 나중에 게이트 신호 및 캐리 신호 중 적어도 하나를 출력하고, 이 게이트 신호 및 캐리 신호 중 어느 하나를 스테이지의 리세트 제어 단자로 공급하는 후단 스테이지를 더 포함한다.
본 발명에 따른 표시 장치의 게이트 드라이버는 다음과 같은 효과를 제공한다.
첫째, 스테이지의 리세트 노드가 주기적으로 방전됨에 따라 멀티 출력이 방지될 수 있다. 즉, 스테이지의 출력이 안정화될 수 있다.
둘째, 2개의 커패시터들 및 이들의 노드를 제어하는 1개 또는 2개의 스위칭 소자를 포함하는 상당히 단순한 방전 구조를 통해 리세트 노드가 주기적으로 방전될 수 있으므로, 스테이지의 크기가 감소될 수 있다. 이에 따라 표시 패널에서의 게이트 드라이버의 점유 면적이 감소되어 표시 장치의 베젤(bezel) 두께가 줄어들 수 있다.
도 1은 본 발명의 한 실시예에 따른 게이트 드라이버를 포함한 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 드라이버에 포함된 쉬프트 레지스터에 대한 블록 구성도이다.
도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호들 및 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면이다.
도 4는 도 2의 제 n 스테이지에 대한 상세 구성도이다.
도 5a 내지 도 5d는 제 n 스테이지의 기간별 동작을 설명하기 위한 도면이다.
도 6은 도 2의 제 n 스테이지에 대한 다른 구성도이다.
도 7은 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 8은 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 9a 내지 도 9f는 도 4의 제 1 커패시터 및 제 2 커패시터의 형성 방법을 설명하기 위한 도면이다.
도 10은 도 2의 제 n 스테이지에 대한 또 다른 상세 구성도이다.
도 11은 도 4의 제 n 스테이지에 대한 모의실험 결과를 나타낸 도면이다.
도 12a 및 도 12b는 도 4의 구조를 갖는 본 발명의 제 n 스테이지에 대한 모의실험 결과와 종래의 제 n 스테이지에 대한 모의실험 결과를 비교 설명하기 위한 도면이다.
도 13은 도 6의 제 n 스테이지에 대한 모의실험 결과를 나타낸 도면이다.
도 14a 및 도 14b는 도 6의 구조를 갖는 본 발명의 제 n 스테이지에 대한 모의실험 결과와 종래의 제 n 스테이지에 대한 모의실험 결과를 비교 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 14b를 참조로 본 발명에 따른 표시 장치의 게이트 드라이버를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 게이트 드라이버를 포함한 표시 장치를 나타낸 도면이다.
본 발명의 표시 장치(500)는 도 1에 도시된 바와 같이, 표시 패널(105), 데이터 드라이버(271), 게이트 드라이버(266), 회로 기판(400), 전원 공급부(605) 및 타이밍 컨트롤러(800)를 포함한다.
타이밍 컨트롤러(800) 및 전원 공급부(605)는 회로 기판(400) 상에 위치한다.
타이밍 컨트롤러(800)는 시스템(도시되지 않음)에 구비된 그래픽 컨트롤러(도시되지 않음)로부터 출력된 수직 동기 신호, 수평 동기 신호, 영상 데이터 신호 및 기준 클럭 신호를 공급받는다.
타이밍 컨트롤러(800)와 시스템 사이에 인터페이스회로(도시되지 않음)가 구비되는 바, 시스템으로부터 출력된 위 신호들은 인터페이스회로를 통해 타이밍 컨트롤러(800)로 입력된다. 인터페이스회로는 타이밍 컨트롤러(800)에 내장될 수도 있다.
타이밍 컨트롤러(800)는 수직 동기 신호, 수평 동기 신호 및 기준 클럭 신호를 이용하여 게이트 드라이버(266)를 제어하기 위한 게이트 제어 신호와 데이터 드라이버(271)를 제어하기 위한 데이터 제어 신호를 생성한다.
게이트 제어 신호는 클럭 신호들, 수직 개시 신호 및 공통 리세트 제어 신호를 포함할 수 있다.
데이터 제어 신호는 소스 스타트 펄스(Source Start Pulse), 소스 쉬프트 클럭(Source Shift Clock), 소스 출력 제어 신호(Source Output Enable), 극성 반전 제어 신호(POL: Polarity Signal) 등을 포함한다.
또한, 타이밍 컨트롤러(800)는 시스템을 통해 입력되는 영상 데이터 신호들을 재정렬하고, 그리고 이 재정렬된 영상 데이터 신호들을 데이터 드라이버(271)에 공급한다.
표시 패널(105)은 표시 영역(105a)과 비표시 영역(105b)으로 구분된다.
표시 패널(105)은 액정 패널 또는 유기 발광 다이오드 패널 등과 같은 다양한 종류의 표시 장치에 사용되는 패널일 수 있다.
표시 패널(105)은, 복수의 데이터 라인들(DL1 내지 DLj), 복수의 게이트 라인들(GL1 내지 GLi) 및 복수의 화소들(PX11 내지 PXij)을 포함한다. 여기서, i 및 j는 각각 1보다 큰 자연수이다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(105b)으로 연장되어 데이터 드라이버(271)에 접속된다.
데이터 드라이버(271)는 복수의 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)을 포함한다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(800)로부터 디지털 영상 데이터 신호들 및 데이터 제어 신호를 공급받는다.
데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 데이터 제어 신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 예를 들어, 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러(800)로부터의 디지털 영상 데이터 신호들을 전원 공급부(605)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(310_1, 310_2, ... 310_k)는 데이터 캐리어(320_1, 320_2, ..., 320_k)에 실장된다. 데이터 캐리어들(320_1, 320_2, ..., 320_k)은 회로 기판(400)과 표시 패널(105) 사이에 접속된다. 예를 들어, 데이터 캐리어들(320_1, 320_2, ..., 320_k) 각각은 회로 기판(400)과 표시 패널(105)의 비표시 영역(105b) 사이에 전기적으로 연결될 수 있다.
데이터 캐리어(320_1, 320_2, ..., 320_k)는 타이밍 컨트롤러(800) 및 전원 공급부(605)로부터의 각종 신호들을 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 캐리어(320_1)는 타이밍 컨트롤러(800) 및 전원 공급부(605)로부터의 각종 신호들을 게이트 드라이버(266)로 전송하기 위한 보조 배선들(944)을 더 포함할 수 있는 바, 이 보조 배선들(944)은 표시 패널(105)에 위치한 패널 배선들(911)에 연결된다. 이 패널 배선들(911)은 보조 배선들(944)과 게이트 드라이버(266)를 서로 연결한다. 패널 배선들(911)은 라인-온-글라스(line-on-glass) 방식으로 표시 패널(105)의 비표시 영역(105b) 상에 형성될 수 있다.
화소들(PX11 내지 PXij)은 표시 패널(105)의 표시 영역(105a)에 위치한다. 화소들(PX11 내지 PXij)은 행렬 형태로 배열된다. 화소들(PX11 내지 PXij)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소를 포함한다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소를 이룬다.
제 p 수평라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 여기서, p는 1보다 크거나 같고 i보다 작거나 같은 자연수이다.
각 화소는, 도시되지 않았지만, 화소 트랜지스터, 액정용량 커패시터 및 보조용량 커패시터를 포함할 수 있다. 화소 트랜지스터는 박막 트랜지스터(Thin Film Transistor)이다.
화소 트랜지스터는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 화소 트랜지스터는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터 및 보조용량 커패시터로 공급한다.
액정용량 커패시터는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조용량 커패시터는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 전송 라인일 수 있다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(266)에 의해 구동되는 바, 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다.
타이밍 컨트롤러(800)로부터의 클럭 신호들 및 전원 공급부(605)로부터의 오프 전압들은 보조 배선들(944) 및 패널 배선들(911)을 통해 게이트 드라이버(266)의 쉬프트 레지스터에 공급된다.
도 2는 도 1의 게이트 드라이버에 포함된 쉬프트 레지스터에 대한 블록 구성도이고, 도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호들 및 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면이다.
쉬프트 레지스터(SR)는, 도 2에 도시된 바와 같이, 제 1 내지 제 i 스테이지들(STG1, ..., STGn-1, STGn, STGn+1, ..., STGi) 및 더미 스테이지(STGi+1)를 포함한다.
전술된 패널 배선들(911)은 수직 라인(STL), 제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2), 제 1 오프 라인(VSL1), 제 2 오프 라인(VSL2) 및 제어 라인(VCL)을 포함한다.
제 1 내지 제 i 스테이지들(STG1 내지 STGi)은 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 일 대 일로 접속된다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n 게이트 라인(GLn)에 접속된다.
각 스테이지(STG1 내지 STGi)는 자신에게 접속된 게이트 라인들(GL1 내지 GLi)을 구동한다. 예를 들어, 제 n 스테이지(STGn)는 제 n 게이트 라인(GLn)으로 제 n 게이트 신호(GTn)를 공급함으로써 그 제 n 게이트 라인(GLn)을 구동한다.
더미 스테이지(STGi+1)는 제 i 스테이지(STGi)를 리세트시키기 위한 더미 캐리 신호(CRi+1)를 출력한다. 더미 스테이지는 2개 이상 구비될 수 있다.
각 스테이지(STG1 내지 STGi)는 세트 제어 단자(ST), 리세트 제어 단자(RT), 게이트 출력 단자(GOT), 캐리 출력 단자(COT), 클럭 입력 단자(CLT), 제 1 오프 전압 입력 단자(OVT1), 제 2 오프 전압 입력 단자(OVT2) 및 공통 리세트 제어 단자(CRT)를 포함한다.
각 스테이지(STG1 내지 STGi)는 자신의 세트 제어 단자(ST)를 통해 세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 세트 제어 신호는, 한 프레임 기간(FR) 중 이 특정 스테이지보다 먼저 동작되는 스테이지들(즉, 전단 스테이지들) 중 적어도 하나로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n-1 스테이지(STGn-1)로부터 출력된 제 n-1 캐리 신호(CRn-1)를 입력 받는다. 이와 달리, 세트 제어 신호는 제 n-y 스테이지(y는 2보다 크고 n보다 작은 자연수)와 같이 더 전단에 위치한 스테이지로부터로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
한 프레임 기간(FR) 중 가장 먼저 동작하는 제 1 스테이지(STG1)에 입력되는 세트 제어 신호는 그 한 프레임 기간(FR)의 시작을 알리는 수직 개시 신호(STV)일 수 있다. 이 수직 개시 신호(STV)는 타이밍 컨트롤러(800)로부터 제공될 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 리세트 제어 단자(RT)를 통해 리세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 리세트 제어 신호는, 한 프레임 기간(FR) 중 이 특정 스테이지보다 더 늦게 동작하는 스테이지들(즉, 후단 스테이지들) 중 적어도 하나로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n+1 스테이지(STGn+1)로부터 출력된 제 n+1 캐리 신호(CRn+1)를 입력받는다. 이와 달리, 리세트 제어 신호는 제 n+z 스테이지(z는 2보다 큰 자연수)와 같이 더 후단에 위치한 스테이지로부터로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
한 프레임 기간(FR)에서, 게이트 라인을 구동하기 위한 스테이지들 중 가장 마지막으로 동작하는 제 i 스테이지(STGi)에 공급되는 리세트 제어 신호는 더미 캐리 신호(CRi+1)이다. 더미 캐리 신호(CRi+1)는 더미 스테이지(STGn+1)로부터 출력된다. 이와 달리, 전술된 수직 개시 신호(STV)가 이 마지막 번째 스테이지(STGi)의 리세트 제어 신호로서 사용될 수도 있다.
한 프레임 기간(FR) 중 가장 마지막으로 동작하는 더미 스테이지(STGi+1)에 공급되는 리세트 제어 신호는 전술된 수직 개시 신호(STV)일 수 있다. 더미 스테이지(STGi+1)는 게이트 라인에 연결되지 않는다.
여기서, 한 프레임 기간(FR)은, 도 3에 도시된 바와 같이, 액티브 기간(A) 및 블랭크 기간(B)으로 구분되는 바, 액티브 기간(A)은 수직 개시 신호(STV), 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)가 정상적으로 출력되는 기간이며, 블랭크 기간(B)은 다음 프레임 기간에 필요한 각종 신호들이 세팅되는 기간이다. 단, 영상을 표시하는데 필요한 영상 데이터 신호는 상술된 각종 신호들에 포함되지 않는다. 즉, 이 영상 데이터 신호는 이 블랭크 기간(B)에 발생되지 않는다.
각 스테이지(STG1 내지 STGi+1)는 자신의 공통 리세트 제어 단자(CRT)를 통해 공통 리세트 제어 신호(CRS)를 입력 받는다. 공통 리세트 제어 신호(CRS)는 한 프레임 기간(FR)의 블랭크 기간(B)에 각 스테이지(STG1 내지 STGi+1)에 공급될 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 게이트 출력 단자(GOT)를 통해 게이트 신호를 출력한다. 각 스테이지(STG1 내지 STGi)로부터의 게이트 신호들(GT1 내지 GTi)은 게이트 라인들(GL1 내지 GLi)에 공급될 수 있다.
예를 들어, 제 n 스테이지(STGn)로부터 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn)에 공급된다. 이와 달리, 제 n 스테이지(STGn)로부터 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn) 및 제 n-1 스테이지(STGn-1)에 공급될 수 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn) 및 제 n-y 스테이지에 공급될 수도 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn), 제 n-1 스테이지(STGn-1) 및 제 n+1 스테이지(STGn+1)로 공급될 수도 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn), 제 n-y 스테이지 및 제 n+z 스테이지에 공급될 수도 있다.
각 스테이지(STG1 내지 STGi)는 자신의 캐리 출력 단자(COT)를 통해 캐리 신호를 출력한다.
예를 들어, 제 n 스테이지(STGn)는 이의 캐리 출력 단자(COT)를 통해 제 n 캐리 신호(CRn)를 출력한다. 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1)로 공급될 수 있다. 이와 달리, 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1) 및 제 n+1 스테이지(STGn+1)로 공급될 수도 있다. 이와 달리, 제 n 캐리 신호(CRn)는 제 n-y 스테이지 및 제 n+z 스테이지로 공급될 수도 있다.
각 스테이지(STG1 내지 STGi)는 자신의 클럭 입력 단자(CLT)를 통해 클럭 신호를 입력 받는다.
예를 들어, 홀수 번째 스테이지들(STG1, ... STGn, ... STGi+1)은 제 1 클럭 신호(CLK1)를 입력 받고, 짝수 번째 스테이지들(..., STGn-1, STGn+1, ... STGi)은 제 2 클럭 신호(CLK2)를 입력 받는다. 이와 달리, 홀수 번째 스테이지들(STG1, ... STGn, ... STGi+1)이 제 2 클럭 신호(CLK2)를 입력받고, 짝수 번째 스테이지들(..., STGn-1, STGn+1, ... STGi)이 제 1 클럭 신호(CLK1)를 입력받는 것도 가능하다. 제 2 클럭 신호(CLK2)는 제 1 클럭 신호(CLK1)에 대하여 180도 반전된 위상을 갖는다.
제 1 및 제 2 클럭 신호(CLK1, CLK2)는 각 스테이지(STG1 내지 STGi)의 게이트 신호 및 캐리 신호를 생성하는데 사용되는 신호들로서, 각 스테이지(STG1 내지 STGi)는 이들 제 1 및 제 2 클럭 신호들(CLK1, CLK2) 중 어느 하나를 공급받아 게이트 신호 및 캐리 신호를 출력한다.
예를 들어, 홀수 번째 스테이지들(STG1, ..., STGn, ..., STGi+1)은 제 1 클럭 신호(CLK1)를 공급받아 게이트 신호 및 캐리 신호를 출력하며, 짝수 번째 스테이지들(..., STGn-1, STGn+1, ...STGi)은 제 2 클럭 신호(CLK2)를 공급받아 게이트 신호 및 캐리 신호를 출력한다.
제 1 클럭 신호(CLK1)는 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 1 클럭 신호(CLK1)의 고전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다. 마찬가지로, 제 2 클럭 신호(CLK2)는 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 2 클럭 신호(CLK2)의 고전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다.
제 1 클럭 신호(CLK1)의 저전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-오프 시킬 수 있는 레벨을 갖는다. 마찬가지로, 제 2 클럭 신호(CLK2)의 저전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭소자를 턴-오프 시킬 수 있는 레벨을 갖는다.
수직 개시 신호(STV)는 한 프레임 기간(FR) 중 시간적으로 가장 먼저 구동되는 제 1 스테이지(STG1)에 공급된다. 수직 개시 신호(STV)는 그 제 1 스테이지(STG1)를 세트 시키는 역할을 한다.
수직 개시 신호(STV)는 한 프레임 기간(FR)에서 제 1 및 제 2 클럭 신호들(CLK1, CLK2)보다 먼저 출력된다. 각 클럭 신호(CLK1, CLK2)는 한 프레임 기간(FR) 동안 여러 번의 고전압을 갖지만, 수직 개시 신호(STV)는 그 한 프레임 기간(FR) 동안 단 한번 고전압을 갖는다. 수직 개시 신호(STV)는 클럭 신호(CLK1 또는 CLK2)보다 낮은 주파수를 갖는다.
도 3에는 위상차를 갖는 2종의 클럭 신호들(CLK1, CLK2), 즉 2상의 클럭 신호들이 사용되는 예가 나타나 있으나, 이 외에도 위상차를 갖는 3상 이상의 클럭 신호들이 사용될 수도 있다.
도시되지 않았지만, 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 중첩되게 출력될 수 있다. 예를 들어, 제 1 클럭 신호(CLK1)의 하이 구간이 전반부 구간과 후반부 구간으로 구분되고, 마찬가지로 제 2 클럭 신호(CLK2)의 하이 구간이 전반부 구간과 후반부 구간으로 구분될 때, 제 1 클럭 신호(CLK1)의 후반부 구간과 제 2 클럭 신호(CLK2)의 전반부 구간이 시간적으로 중첩될 수 있다.
또한, 수직 개시 신호(STV)는 제 1 및 제 2 클럭 신호들(CLK1, CLK2) 중 어느 하나와 중첩될 수 있다. 이때, 수직 개시 신호는 그 클럭 신호와 완전히 중첩되거나 또는 일부 중첩될 수 있다.
제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는 타이밍 컨트롤러(800)로부터 제공될 수 있다. 타이밍 컨트롤러(800)로부터 출력된 제 1 클럭 신호(CLK1)는 제 1 클럭 라인(CL1)을 통해 홀수 번째 스테이지들에 공급될 수 있다. 타이밍 컨트롤러(800)로부터 출력된 제 2 클럭 신호(CLK2)는 제 2 클럭 라인(CL2)을 통해 짝수 번째 스테이지들에 공급될 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 제 1 오프 전압 입력 단자(OVT1)를 통해 제 1 오프 전압(VSS1)을 입력받는다. 제 1 오프 전압(VSS1)은 직류 전압이다.
각 스테이지(STG1 내지 STGi)는 자신의 제 2 오프 전압 입력 단자(OVT2)를 통해 제 2 오프 전압(VSS2)을 입력받는다. 제 2 오프 전압(VSS2)은 직류 전압으로서, 전술된 제 1 오프 전압(VSS1)보다 더 작은 레벨을 가질 수 있다. 예를 들어, 제 1 오프 전압(VSS1)은 -12[V]일 때, 제 2 오프 전압(VSS2)은 -14[V]일 수 있다.
전술된 제 1 클럭 신호(CLK1)의 저전압은 제 2 오프 전압(VSS2)과 동일한 레벨을 가질 수 있다. 마찬가지로, 전술된 제 2 클럭 신호(CLK2)의 저전압은 제 2 오프 전압(VSS2)과 동일한 레벨을 가질 수 있다.
제 1 오프 전압(VSS1) 및 제 2 오프 전압(VSS2)은 전원 공급부(605)로부터 제공될 수 있다. 전원 공급부(605)로부터 출력된 제 1 오프 전압(VSS1)은 제 1 오프 라인(VSL1)을 통해 모든 스테이지들(STG1 내지 STGi+1)에 공통으로 공급된다. 전원 공급부(605)로부터 출력된 제 2 오프 전압(VSS2)은 제 2 오프 라인(VSL2)을 통해 모든 스테이지들(STG1 내지 STGi+1)에 공통으로 공급된다.
더미 스테이지(STGi+1)는 전술된 어느 하나의 스테이지와 동일한 구성을 갖는다. 다만, 더미 스테이지(STGi+1)는, 도 2에 도시된 바와 같이, 게이트 출력 단자(GOT)를 포함하지 않을 수 있다.
이러한 구성을 갖는 스테이지들(STG1 내지 STGi) 및 더미 스테이지(STGi+1)는, 한 프레임 기간(FR) 동안 제 1 스테이지(STG1)부터 제 i 스테이지(STGi)까지 차례로 게이트 신호들(GT1 내지 GTi) 및 캐리 신호들(CR1 내지 CRi)을 발생시킨다. 제 i 스테이지(STGi)로부터 마지막 게이트 신호(GTi) 및 마지막 캐리 신호(CRi)가 발생된 후 더미 스테이지(STGi+1)가 더미 캐리 신호(CRi+1)를 출력한다. 이 더미 캐리 신호(CRi+1)는 제 i 스테이지(STGi)로만 인가된다.
도 3에서, 제 1 내지 제 n+2 게이트 신호들(GT1 내지 GTn+2)는 실선으로 표시되어 있으며, 제 1 내지 제 n+2 캐리 신호들(CR1 내지 CRn+2)은 점선으로 표시되어 있다.
도 4는 도 2의 제 n 스테이지(STGn)에 대한 상세 구성도이다.
제 n 스테이지(STGn)는, 도 4에 도시된 바와 같이, 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함할 수 있다.
제 n 스테이지(STGn)의 제 1 스위칭 소자(Tr1)는 세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 세트 제어 신호는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)일 수 있다. 제 n 스테이지(STGn)의 제 1 스위칭 소자(Tr1)는 제 n-1 캐리 신호(CRn-1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 제 1 스위칭 소자(Tr1)는 세트 제어 단자(ST)에 접속된 게이트 전극을 포함하며, 세트 제어 단자(ST)와 세트 노드(Q) 사이에 연결된다.
도시되지 않았지만, 제 n 스테이지(STGn)는 고전압 입력 단자를 더 포함할 수 있는 바, 이와 같은 경우, 제 n 스테이지(STGn)의 제 1 스위칭 소자(Tr1)의 드레인 전극(또는 소스 전극)은 세트 제어 단자(ST) 대신 고전압 입력 단자에 연결될 수 있다. 이 고전압 입력 단자는 직류 고전압을 전송할 수 있는 바, 이 직류 고전압은 온 전압(Von)과 동일한 레벨을 가질 수 있다.
한편, 제 1 스테이지(STG1)의 제 1 스위칭 소자(Tr1)는 세트 제어 신호로서 수직 개시 신호(STV)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 2 스위칭 소자(Tr2)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 스위칭 소자(Tr2)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 2 스위칭 소자(Tr2)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
한편, 더미 스테이지(STGi+1)의 제 2 스위칭 소자(Tr2)는 리세트 제어 신호로서 수직 개시 신호(STV)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 3 스위칭 소자(Tr3)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
제 n 스테이지(STGn)의 부트스트랩핑 커패시터(Cbst)는 제 n 스테이지(STGn)의 세트 노드(Q)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT) 사이에 연결된다. 이 부트스트랩핑 커패시터(Cbst)는 게이트 출력 스위칭 소자(TGO)의 게이트 전극과 소스 전극(또는 드레인 전극) 사이에 형성된 기생 커패시터일 수 있다.
제 n 스테이지(STGn)의 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 제 n 스테이지(STGn)의 리세트 노드(Qb) 사이에 연결된다. 예를 들어, 제 1 커패시터(C1)는 그 클럭 입력 단자(CLT)와 커패시터 노드(cn) 사이에 연결되며, 제 2 커패시터(C2)는 그 커패시터 노드(cn)와 리세트 노드(Qb) 사이에 연결된다. 제 4 및 제 5 스위칭 소자(Tr4, Tr5)가 턴-오프된 상태일 때, 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 클럭 입력 단자(CLT)와 리세트 노드(Qb) 사이에 직렬로 접속된다.
제 n 스테이지(STGn)의 제 4 스위칭 소자(Tr4)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 신호에 따라 제 n 스테이지(STGn)의 커패시터 노드(cn)에 직류 전압을 공급한다. 이 직류 전압은, 예를 들어, 제 1 오프 전압(VSS1)일 수 있다. 제 n 스테이지(STGn)의 제 4 스위칭 소자(Tr4)는 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 커패시터 노드(cn)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 4 스위칭 소자(Tr4)는 캐리 출력 단자(COT)에 접속된 게이트 전극을 포함하며, 커패시터 노드(cn)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
한편, 도시되지 않았지만, 제 n 스테이지(STGn)의 제 4 스위칭 소자(Tr4)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT) 대신 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 연결될 수도 있다.
제 n 스테이지(STGn)의 제 5 스위칭 소자(Tr5)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 인가된 신호에 따라 제 n 스테이지(STGn)의 커패시터 노드(cn)에 직류 전압을 공급한다. 이 직류 전압은, 예를 들어, 제 1 오프 전압(VSS1) 일 수 있다. 또한, 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 5 스위칭 소자(Tr5)는 리세트 제어 단자(RT)에 인가된 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 커패시터 노드(cn)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 5 스위칭 소자(Tr5)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 커패시터 노드(cn)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
한편, 더미 스테이지(STGi+1)의 제 5 스위칭 소자(Tr5)는 리세트 제어 신호로서 수직 개시 신호(STV)를 공급받을 수 있다.
한편, 도시되지 않았지만, 제 n 스테이지(STGn)의 제 5 스위칭 소자(Tr5)는 제 n+1 스테이지(STGn+1)의 캐리 출력 단자 대신 제 n+1 스테이지(STGn+1)의 게이트 출력 단자에 연결될 수도 있다.
또한, 제 n 스테이지(STGn)는 제 5 스위칭 소자(Tr5)를 포함하지 않을 수도 있다.
제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6)는 제 n 스테이지(STGn)의 공통 리세트 제어 단자(CRT)에 인가된 공통 리세트 제어 신호(CRS)에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6)는 공통 리세트 제어 신호(CRS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 6 스위칭 소자(Tr6)는 공통 리세트 제어 단자(CRT)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
제 n 스테이지(STGn)의 제 7 스위칭 소자(Tr7)는 제 n 스테이지(STGn)의 공통 리세트 제어 단자(CRT)에 인가된 공통 리세트 제어 신호(CRS)에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 제 n 스테이지(STGn)의 제 7 스위칭 소자(Tr7)는 공통 리세트 제어 신호(CRS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 7 스위칭 소자(Tr7)는 공통 리세트 제어 단자(CRT)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 제 8 스위칭 소자(Tr8)는 제 n 스테이지(STGn)의 공통 리세트 제어 단자(CRT)에 인가된 공통 리세트 제어 신호(CRS)에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 제 n 스테이지(STGn)의 제 8 스위칭 소자(Tr8)는 공통 리세트 제어 신호(CRS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 8 스위칭 소자(Tr8)는 공통 리세트 제어 단자(CRT)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(TGO)는 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된 신호에 따라 제 n 게이트 신호(GTn)를 출력한다. 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(TGO)는 그 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 게이트 출력 단자(GOT)를 전기적으로 연결한다. 이를 위해, 게이트 출력 스위칭 소자(TGO)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 게이트 출력 단자(GOT) 사이에 연결된다.
제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(TCO)는 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된 신호에 따라 제 n 캐리 신호(CRn)를 출력한다. 제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(TCO)는 그 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 캐리 출력 단자(COT)를 전기적으로 연결한다. 이를 위해, 캐리 출력 스위칭 소자(TCO)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 캐리 출력 단자(COT) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(TGD1)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(TGD1)는 그 리세트 노드(Qb)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 게이트 방전 스위칭 소자(TGD1)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(TGD2)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 인가된 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(TGD2)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 게이트 방전 스위칭 소자(TGD2)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
한편, 더미 스테이지(STGi+1)의 제 2 게이트 방전 스위칭 소자(TGD2)는 리세트 제어 신호로서 수직 개시 신호(STV)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(TCD1)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(TCD1)는 그 리세트 노드(Qb)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 1 캐리 방전 스위칭 소자(TCD1)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(TCD2)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 인가된 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(TCD2)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 2 캐리 방전 스위칭 소자(TCD2)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
한편, 더미 스테이지(STGi+1)의 제 2 캐리 방전 스위칭 소자(TCD2)는 리세트 제어 신호로서 수직 개시 신호(STV)를 공급받을 수 있다.
도 3, 도 5a 내지 도 5d를 참조로 하여 제 n 스테이지(STGn)의 동작을 상세히 설명하면 다음과 같다.
도 5a 내지 도 5d는 제 n 스테이지(STGn)의 기간별 동작을 설명하기 위한 도면이다. 도 5a 내지 도 5d에서, 원형의 점선으로 둘러싸인 스위칭 소자는 턴-온 상태인 스위칭 소자이며, 이를 제외한 나머지 스위칭 소자들은 턴-오프 상태인 스위칭 소자이다. 또한, 도 5a 내지 도 5에서 점선으로 둘러싸인 도번은 그것이 가리키는 신호가 온 전압, 예를 들어 고전압의 레벨을 갖는 것임을 의미한다.
1) 세트 기간(Ts)
먼저, 도 3 및 도 5a를 참조로 제 n 스테이지(STGn)의 세트 기간(Ts)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 세트 기간(Ts) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되며, 그리고 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GTn-1) 및 제 n-1 캐리 신호(CRn-1)는 각각 온 전압(Von)에 해당하는 고전압 레벨로 유지된다. 또한, 도시되지 않았지만, 이 제 n 스테이지(STGn)의 세트 기간(Ts)에, 공통 리세트 제어 신호(CRS)는 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지될 수 있다.
제 n-1 스테이지(STGn-1)로부터 출력된 고전압 레벨의 제 n-1 캐리 신호(CRn-1)는 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1)의 게이트 전극으로 인가된다. 그러면, 제 n 스테이지(STGn)의 제 1 스위칭 소자(Tr1)가 턴-온되며, 이 턴-온된 제 1 스위칭 소자(Tr1)를 통해 고전압 레벨의 제 n-1 캐리 신호(CRn-1)가 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)가 턴-온된다.
턴-온된 게이트 출력 스위칭 소자(TGO)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)로 인가된다. 이에 따라, 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)가 방전된다. 예를 들어, 도 3의 확대도(점선으로 둘러싸인 부분)에는 제 n 게이트 신호(GTn)와 제 n 캐리 신호(CRn)가 분리되어 도시되어 있는 바, 이 확대도에 도시된 바와 같이, 세트 기간(Ts)에 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)의 전압은 제 2 오프 전압(VSS2)과 실질적으로 동일한 레벨을 가질 수 있다.
턴-온된 캐리 출력 스위칭 소자(TCO)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 n 스테이지(STGn)의 캐리 출력 단자(COT)로 인가된다. 이에 따라, 제 n 스테이지(STGn)의 캐리 출력 단자(COT)가 방전된다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 세트 기간(Ts)에 제 n 스테이지(STGn)의 캐리 출력 단자(COT)의 전압은 제 2 오프 전압(VSS2)과 실질적으로 동일한 레벨을 가질 수 있다.
방전된 캐리 출력 단자(COT)에 게이트 전극을 통해 접속된 제 4 스위칭 소자(Tr4)는 턴-오프된다.
도 3에 도시된 바와 같이, 이 세트 기간(Ts)에 제 n+1 캐리 신호(CRn+1)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 제 n+1 캐리 신호(CRn+1)를 게이트 전극을 통해 공급받는 제 n 스테이지(STGn)의 제 2 스위칭 소자(Tr2), 제 5 스위칭 소자(Tr5), 제 2 게이트 방전 스위칭 소자(TGD2) 및 제 2 캐리 방전 스위칭 소자(TCD2)는 각각 턴-오프된다.
또한, 이 세트 기간(Ts)에 공통 리세트 제어 신호(CRS)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 공통 리세트 제어 신호(CRS)를 게이트 전극을 통해 공급받는 제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)는 각각 턴-오프된다.
전술된 제 4 스위칭 소자(Tr4) 및 제 5 스위칭 소자(Tr5)가 턴-오프됨에 따라, 이 세트 기간(Ts)에 제 n 스테이지(STGn)의 커패시터 노드(cn)는 실질적으로 플로팅 상태이다. 이에 따라, 클럭 입력 단자(CLT)로부터의 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 1 커패시터(C1)의 커플링 효과에 의해 커패시터 노드(cn)로 인가되며, 그리고 그 커패시터 노드(cn)로부터의 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 2 커패시터(C2)의 커플링 효과에 의해 리세트 노드(Qb)로 인가된다. 그러면, 제 n 스테이지(STGn)의 리세트 노드(Qb)가 방전되고, 이 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3), 제 1 게이트 방전 스위칭 소자(TGD1) 및 제 1 캐리 방전 스위칭 소자(TCD1)가 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 세트 기간(Ts)에, 제 n 스테이지(STGn)의 세트 노드(Q)가 고전압으로 충전되는 반면, 그 제 n 스테이지(STGn)의 리세트 노드(Qb)가 저전압으로 방전된다. 즉, 제 n 스테이지(STGn)의 세트 기간(Ts)에 제 n 스테이지(STGn)가 세트된다.
2) 출력 기간(To)
이어서, 도 3 및 도 5b를 참조로 제 n 스테이지(STGn)의 출력 기간(To)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 출력 기간(To) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GTn-1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 그리고 그 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지된다. 또한, 도시되지 않았지만, 이 제 n 스테이지(STGn)의 출력 기간(To)에, 공통 리세트 제어 신호(CRS)는 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지될 수 있다.
제 n-1 스테이지(STGn-1)로부터 출력된 저전압 레벨의 제 n-1 캐리 신호(CRn-1)는 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1)의 게이트 전극으로 인가된다. 이에 따라, 제 1 스위칭 소자(Tr1)가 턴-오프된다.
이 제 1 스위칭 소자(Tr1)가 턴-오프됨에 따라, 이 출력 기간(To)에 제 n 스테이지(STGn)의 세트 노드(Q)는 플로팅(floating)된다. 이 플로팅 상태의 세트 노드(Q)는 전술된 세트 기간(Ts)에 인가되었던 고전압 레벨의 제 n-1 캐리 신호(CRn-1)에 의해 충전 상태로 유지된다. 따라서, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)가 턴-온된 상태로 유지된다.
이 출력 기간(To)에 고전압 레벨의 제 1 클럭 신호(CLK1)는 턴-온 상태인 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)로 인가된다. 이때, 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)의 각 기생 커패시터에 의한 커플링 현상에 따라, 제 1 클럭 신호(CLK1)가 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)로 인가될 때, 세트 노드(Q)의 신호가 부트스트랩핑(bootstrapping)된다.
또한, 그 세트 노드(Q)가 부트스트랩핑될 때, 부트스트랩핑 커패시터(Cbst)의 커플링 현상에 따라, 게이트 출력 단자(GOT)의 신호도 부트스트랩핑된다. 따라서, 턴-온된 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)는 거의 손실 없이 고전압 레벨의 제 1 클럭 신호(CLK1)를 출력한다.
턴-온된 게이트 출력 스위칭 소자(TGO)는 게이트 출력 단자(GOT)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GTn)로서 출력한다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 출력 기간(To)에 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)의 전압은 온 전압(Von)과 실질적으로 동일한 레벨을 가질 수 있다.
제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 통해 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn)에 공급된다.
턴-온된 캐리 출력 스위칭 소자(TCO)는 캐리 출력 단자(COT)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)를 제 n 캐리 신호(CRn)로서 출력한다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 출력 기간(To)에 제 n 스테이지(STGn)의 캐리 출력 단자(COT)의 전압은 온 전압(Von)과 실질적으로 동일한 레벨을 가질 수 있다.
제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 통해 출력된 고전압 레벨의 제 n 캐리 신호(CRn)는 그 제 n 스테이지(STGn)에 구비된 제 4 스위칭 소자(Tr4)의 게이트 전극으로 인가된다. 이에 따라, 제 4 스위칭 소자(Tr4)는 턴-온되며, 턴-온된 제 4 스위칭 소자(Tr4)를 통해 직류 전압인 제 1 오프 전압(VSS1)이 커패시터 노드(cn)로 공급된다.
이와 같이, 제 n 스테이지(STGn)의 출력 기간(To)에 직류 전압이 커패시터 노드(cn)에 공급됨에 따라 제 1 및 제 2 커패시터(C1, C2)의 커플링 효과가 사라진다. 이에 따라, 이 출력 기간(To)에 클럭 입력 단자(CLT)에 인가된 고전압 레벨의 제 1 클럭 신호(CLK1)는 제 n 스테이지(STGn)의 리세트 노드(Qb)로 인가되지 않는다.
그러므로, 그 출력 기간(To) 동안 그 리세트 노드(Qb)의 전압은 변화 없이 그대로 유지된다. 다시 말하여, 그 리세트 노드(Qb)는 전술된 세트 기간(Ts)에 인가되었던 저전압 레벨의 제 1 클럭 신호(CLK1)에 의해 방전된 상태로 유지된다.
따라서, 출력 기간(To) 동안, 그 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3), 제 1 게이트 방전 스위칭 소자(TGD1) 및 제 1 캐리 방전 스위칭 소자(TCD1)가 턴-오프된 상태로 유지된다.
이와 같이, 제 n 스테이지(STGn)의 출력 기간(To)에 제 1 및 제 2 커패시터(C1, C2)는 그 커플링 기능을 수행하지 않으므로, 이 출력 기간(To)에 제 n 스테이지(STGn)로부터 제 n 게이트 신호(GTn) 및 제 n 캐리 신호(CRn)가 정상적으로 출력될 수 있다.
또한, 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 통해 출력된 제 n 캐리 신호(CRn)는 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)로 입력된다. 다시 말하여, 제 n 캐리 신호(CRn)는 제 n+1 스테이지(STGn+1)에 구비된 제 1 스위칭 소자의 게이트 전극 및 드레인 전극에 공급된다. 또한, 그 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1)에 구비된 제 2 스위칭 소자, 제 5 스위칭 소자 및 제 2 게이트 방전 스위칭 소자의 각 게이트 전극에 공급된다. 이에 따라, 제 n+1 스테이지(STGn+1)는 세트되고, 제 n-1 스테이지(STGn-1)는 리세트된다.
또한, 이 세트 기간(Ts)에 공통 리세트 제어 신호(CRS)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 공통 리세트 제어 신호(CRS)를 게이트 전극을 통해 공급받는 제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)는 각각 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 출력 기간(To)에 이 제 n 스테이지(STGn)로부터 제 n 게이트 신호(GTn) 및 제 n 캐리 신호(CRn)가 출력된다. 그리고, 제 n 캐리 신호(CRn)에 의해 제 n+1 스테이지(STGn+1)는 세트되는 반면, 제 n-1 스테이지(STGn-1)는 리세트된다.
3) 리세트 기간(Trs)
다음으로, 도 3 및 도 5c를 참조로 제 n 스테이지(STGn)의 리세트 기간(Trs)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 리세트 기간(Trs) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되며, 그리고 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호(GTn+1) 및 제 n+1 캐리 신호(CRn+1)는 각각 온 전압(Von)에 해당하는 고전압 레벨로 유지된다. 또한, 도시되지 않았지만, 이 제 n 스테이지(STGn)의 리세트 기간(Trs)에, 공통 리세트 제어 신호(CRS)는 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지될 수 있다.
고전압 레벨의 제 n+1 캐리 신호(CRn+1)는 제 n 스테이지(STGn)에 구비된 제 2 스위칭 소자(Tr2), 제 5 스위칭 소자(Tr5), 제 2 게이트 방전 스위칭 소자(TGD2) 및 제 2 캐리 방전 스위칭 소자(TCD2)의 각 게이트 전극으로 인가된다. 그러면, 제 2 스위칭 소자(Tr2), 제 5 스위칭 소자(Tr5), 제 2 게이트 방전 스위칭 소자(TGD2) 및 제 2 캐리 방전 스위칭 소자(TCD2)가 턴-온된다.
턴-온된 제 2 스위칭 소자(Tr2)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 그러면, 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)가 턴-오프된다.
턴-온된 제 5 스위칭 소자(Tr5)를 통해 직류 전압인 제 1 오프 전압(VSS1)이 커패시터 노드(cn)로 인가된다. 이에 따라, 전술된 바와 같이, 제 1 커패시터(C1) 및 제 2 커패시터(C2)의 커플링 효과가 사라진다.
따라서, 그 리세트 노드(Qb)는 전술된 세트 기간(Ts)에 인가되었던 저전압 레벨의 제 1 클럭 신호(CLK1)에 의해 방전된 상태로 유지된다.
따라서, 리세트 기간(Trs) 동안, 그 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3), 제 1 게이트 방전 스위칭 소자(TGD1) 및 제 1 캐리 방전 스위칭 소자(TCD1)가 턴-오프된 상태로 유지된다.
턴-온된 제 2 게이트 방전 스위칭 소자(TGD2)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 리세트 기간(Trs)에 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)의 전압은 제 1 오프 전압(VSS1)과 실질적으로 동일한 레벨을 가질 수 있다. 따라서, 그 게이트 출력 단자(GOT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
턴-온된 제 2 캐리 방전 스위칭 소자(TCD2)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된다. 예를 들어, 도 3의 확대도에 도시된 바와 같이, 리세트 기간(Trs)에 제 n 스테이지(STGn)의 캐리 출력 단자(COT)의 전압은 제 2 오프 전압(VSS2)과 실질적으로 동일한 레벨을 가질 수 있다. 이에 따라, 캐리 출력 단자(COT)가 방전된다.
이때, 그 방전된 캐리 출력 단자(COT)에 접속된 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)가 방전된다. 그러면, 제 n+1 스테이지(STGn+1)에 구비된 제 1 스위칭 소자가 턴-오프된다. 그리고 제 n-1 스테이지(STGn-1)에 구비된 제 2 스위칭 소자, 제 5 스위칭 소자, 제 2 게이트 방전 스위칭 소자 및 제 2 캐리 방전 스위칭 소자가 턴-오프된다.
또한, 이 세트 기간(Ts)에 공통 리세트 제어 신호(CRS)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 공통 리세트 제어 신호(CRS)를 게이트 전극을 통해 공급받는 제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)는 각각 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 리세트 기간(Trs)에 세트 노드(Q)가 저전압으로 방전됨에 따라 제 n 스테이지(STGn)가 리세트된다.
4) 홀딩 기간(Th)
이어서, 도 3 및 도 5d를 참조로 제 n 스테이지(STGn)의 홀딩 기간(Th)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 홀딩 기간(Th) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GTn-1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 그 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 제 n 스테이지(STGn)로부터의 제 n 게이트 신호(GTn)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 그 제 n 스테이지(STGn)로부터의 제 n 캐리 신호(CRn)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호(GTn+1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 그리고 그 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지된다. 또한, 도시되지 않았지만, 이 제 n 스테이지(STGn)의 홀딩 기간(Th)에, 공통 리세트 제어 신호(CRS)는 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지될 수 있다.
저전압 레벨의 제 n-1 캐리 신호(CRn-1)를 게이트 전극을 통해 공급받는 제 1 스위칭 소자(Tr1)는 턴-오프된다.
저전압 레벨의 제 n 캐리 신호(CRn)를 게이트 전극을 통해 공급받는 제 4 스위칭 소자(Tr1)는 턴-오프된다.
저전압 레벨의 제 n+1 캐리 신호(CRn+1)를 게이트 전극을 통해 공급받는 제 2 스위칭 소자(Tr2), 제 5 스위칭 소자(Tr5), 제 2 게이트 방전 스위칭 소자(TGD2) 및 제 2 캐리 방전 스위칭 소자(TCD2)는 턴-오프된다.
이 홀딩 기간(Th)에 제 4 스위칭 소자(Tr4) 및 제 5 스위칭 소자(Tr5)가 모두 턴-오프됨에 따라, 이 홀딩 기간(Th)에 제 n 스테이지(STGn)의 커패시터 노드(cn)는 플로팅 상태로 변경된다. 이에 따라, 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 커플링 기능을 수행할 수 있다. 즉, 클럭 입력 단자(CLT)로부터의 고전압 레벨의 제 1 클럭 신호(CLK1)가 제 1 커패시터(C1)의 커플링 효과에 의해 커패시터 노드(cn)로 인가되며, 그리고 그 커패시터 노드(cn)로부터의 고전압 레벨의 제 1 클럭 신호(CLK1)가 제 2 커패시터(C2)의 커플링 효과에 의해 리세트 노드(Qb)로 인가된다. 그러면, 제 n 스테이지(STGn)의 리세트 노드(Qb)가 방전되고, 이 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 3 스위칭 소자(Tr3), 제 1 게이트 방전 스위칭 소자(TGD1) 및 제 1 캐리 방전 스위칭 소자(TCD1)가 턴-온된다.
턴-온된 제 3 스위칭 소자(Tr3)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 세트 노드(Q)로 인가된다. 이에 따라, 세트 노드(Q)가 방전되고, 그 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)가 턴-오프된다.
턴-온된 제 1 게이트 방전 스위칭 소자(TGD1)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된다. 이에 따라, 게이트 출력 단자(GOT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
턴-온된 제 1 캐리 방전 스위칭 소자(TCD1)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된다. 이에 따라, 제 n 스테이지(STGn)의 캐리 출력 단자(COT), 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)가 방전된다.
한편, 제 1 클럭 신호(CLK1)는 주기적으로 고전압 레벨 및 저전압 레벨을 갖는 바, 그 제 1 클럭 신호(CLK1)가 고전압 레벨로 유지될 때마다, 리세트된 제 n 스테이지(STGn)에 구비된 제 1 및 제 2 커패시터(C1, C2)의 커플링 효과에 의해 그 제 n 스테이지(STGn)의 리세트 노드(Qb)가 제 1 클럭 신호(CLK1)에 의해 충전된다.
이 리세트 노드(Qb)가 충전될 때마다 제 3 스위칭 소자(Tr3), 제 1 게이트 방전 스위칭 소자(TGD1) 및 제 1 캐리 방전 스위칭 소자(TCD1)가 턴-온되어 세트 노드(Q), 게이트 출력 단자(GOT) 및 캐리 출력 단자(COT)가 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)에 의해 안정화된다. 결국, 리세트된 제 n 스테이지(STGn)의 리세트 노드(Qb), 게이트 출력 단자(GOT) 및 캐리 출력 단자(COT)는, 그 제 n 스테이지(STGn)가 다시 세트될 때까지 제 1 클럭 신호(CLK1)에 맞춰 주기적으로 방전된다.
또한, 이 세트 기간(Ts)에 공통 리세트 제어 신호(CRS)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 공통 리세트 제어 신호(CRS)를 게이트 전극을 통해 공급받는 제 n 스테이지(STGn)의 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)는 각각 턴-오프된다.
한편, 도시되지 않았지만, 블랭크 기간(B)에 공통 리세트 제어 신호(CRS)가 고전압 레벨로 유지된다. 한편, 이 블랭크 기간(B)에 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는 각각 저전압 레벨로 유지된다.
공통 리세트 제어 신호(CRS)는 제 n 스테이지(STGn)에 구비된 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)의 각 게이트 전극으로 인가된다. 이에 따라, 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7) 및 제 8 스위칭 소자(Tr8)가 각각 턴-온된다,
턴-온된 제 6 스위칭 소자(Tr6)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 이에 따라, 제 n 스테이지(STGn)의 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 게이트 출력 스위칭 소자(TGO) 및 캐리 출력 스위칭 소자(TCO)가 턴-오프된다.
턴-온된 제 7 스위칭 소자(Tr7)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된다. 이에 따라, 게이트 출력 단자(GOT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
턴-온된 제 8 스위칭 소자(Tr8)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된다. 이에 따라, 제 n 스테이지(STGn)의 캐리 출력 단자(COT), 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)가 방전된다.
공통 리세트 제어 신호(CRS)는 제 n 스테이지(STGn)를 포함한 모든 스테이지(STG1 내지 STGi+1)에 공통으로 공급된다. 따라서, 블랭크 기간(B)에 모든 스테이지들(STG1 내지 STGi+1)은 전술된 제 n 스테이지(STGn)와 동일한 방식으로 동작한다.
도 6은 도 2의 제 n 스테이지(STGn)에 대한 다른 구성도이다.
제 n 스테이지(STGn)는, 도 6에 도시된 바와 같이, 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 포함할 수 있다.
도 6의 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 전술된 도 4의 그것들과 동일하므로, 위에 열거된 도 6의 구성 요소들은 도 4 및 관련 기재를 참조한다.
도 6에 도시된 제 n 스테이지(STGn)의 제 4 스위칭 소자(Tr4)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 신호에 따라 제 n 스테이지(STGn)의 커패시터 노드(cn)에 직류 전압을 공급한다. 이 직류 전압은, 예를 들어, 제 2 오프 전압(VSS2)일 수 있다. 제 n 스테이지(STGn)의 제 4 스위칭 소자(Tr4)는 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 커패시터 노드(cn)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 4 스위칭 소자(Tr4)는 캐리 출력 단자(COT)에 접속된 게이트 전극을 포함하며, 커패시터 노드(cn)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
도 6에 도시된 제 n 스테이지(STGn)의 제 5 스위칭 소자(Tr5)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 인가된 신호에 따라 제 n 스테이지(STGn)의 커패시터 노드(cn)에 직류 전압을 공급한다. 이 직류 전압은, 예를 들어, 제 2 오프 전압(VSS2)일 수 있다. 또한, 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 5 스위칭 소자(Tr5)는 리세트 제어 단자(RT)에 인가된 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 커패시터 노드(cn)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 5 스위칭 소자(Tr5)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 커패시터 노드(cn)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
도 7은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
제 n 스테이지(STGn)는, 도 7에 도시된 바와 같이, 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 제 9 스위칭 소자(Tr9), 제 10 스위칭 소자(Tr10), 제 11 스위칭 소자(Tr11), 제 12 스위칭 소자(Tr12), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1), 제 2 커패시터(C2) 및 인버터부(INV)를 포함할 수 있다.
도 7의 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 전술된 도 4의 그것들과 동일하므로, 위에 열거된 도 7의 구성 요소들은 도 4 및 관련 기재를 참조한다.
제 n 스테이지(STGn)의 인버터부(INV)는 외부로부터의 제 1 제어 신호 및 제 2 제어 신호에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 충전 또는 방전시킨다.
제 1 제어 신호는 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)에 인가된 신호, 즉 제 1 클럭 신호(CLK1)일 수 있다. 제 2 제어 신호는 제 n 스테이지(STGn)의 게이트 출력 단자(GOT) 또는 캐리 출력 단자(COT)에 인가된 신호일 수 있다. 즉, 제 2 제어 신호는 제 n 게이트 신호(GTn) 또는 제 n 캐리 신호(CRn)일 수 있다.
도 7의 제 n 스테이지(STGn)에 구비된 인버터부(INV)는 제 9 스위칭 소자(Tr9), 제 10 스위칭 소자(Tr10), 제 11 스위칭 소자(Tr11) 및 제 12 스위칭 소자(Tr12)를 포함할 수 있다.
제 n 스테이지(STGn)의 제 9 스위칭 소자(Tr9)는 이의 게이트 전극에 인가된 신호에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 충전 또는 방전한다. 제 n 스테이지(STGn)의 제 9 스위칭 소자(Tr9)는 그 게이트 전극에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 리세트 노드(Qb)를 전기적으로 연결한다. 이를 위해, 제 9 스위칭 소자(Tr9)는 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 리세트 노드(Qb) 사이에 연결된다.
제 n 스테이지(STGn)의 제 10 스위칭 소자(Tr10)는 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)에 인가된 제 1 클럭 신호(CLK1)에 따라 제 n 스테이지(STGn)에 구비된 제 9 스위칭 소자(Tr9)의 게이트 전극을 충전한다. 제 n 스테이지(STGn)의 제 10 스위칭 소자(Tr10)는 제 1 클럭 신호(CLK1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 클럭 입력 단자(CLT)와 제 9 스위칭 소자(Tr9)의 게이트 전극을 전기적으로 연결한다. 이를 위해, 제 10 스위칭 소자(Tr10)는 클럭 입력 단자(CLT)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 제 9 스위칭 소자(Tr9)의 게이트 전극 사이에 연결된다.
제 n 스테이지(STGn)의 제 11 스위칭 소자(Tr11)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn)에 따라 제 n 스테이지(STGn)에 구비된 제 9 스위칭 소자(Tr9)의 게이트 전극을 방전한다. 제 n 스테이지(STGn)의 제 11 스위칭 소자(Tr11)는 제 n 캐리 신호(CRn)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 9 스위칭 소자(Tr9)의 게이트 전극과 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 11 스위칭 소자(Tr11)는 캐리 출력 단자(COT)에 접속된 게이트 전극을 포함하며, 제 9 스위칭 소자(Tr9)의 게이트 전극과 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
한편, 도시되지 않았지만, 제 n 스테이지(STGn)의 제 11 스위칭 소자(Tr11)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT) 대신 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 연결될 수도 있다.
또 한편, 제 n 스테이지(STGn)의 제 11 스위칭 소자(Tr11)는 제 2 오프 전압 입력 단자(OVT2) 대신 제 1 오프 전압 입력 단자(OVT1)에 연결될 수도 있다.
제 n 스테이지(STGn)의 제 12 스위칭 소자(Tr12)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn)에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 방전한다. 제 n 스테이지(STGn)의 제 12 스위칭 소자(Tr12)는 제 n 캐리 신호(CRn)에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 12 스위칭 소자(Tr12)는 캐리 출력 단자(COT)에 접속된 게이트 전극을 포함하며, 리세트 노드(Qb)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
한편, 도시되지 않았지만, 제 n 스테이지(STGn)의 제 12 스위칭 소자(Tr12)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT) 대신 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 연결될 수도 있다.
또 한편, 제 n 스테이지(STGn)의 제 12 스위칭 소자(Tr12)는 제 2 오프 전압 입력 단자(OVT2) 대신 제 1 오프 전압 입력 단자(OVT1)에 연결될 수도 있다.
도 8은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
제 n 스테이지(STGn)는, 도 8에 도시된 바와 같이, 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 제 9 스위칭 소자(Tr9), 제 10 스위칭 소자(Tr10), 제 11 스위칭 소자(Tr11), 제 12 스위칭 소자(Tr12), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1), 제 2 커패시터(C2) 및 인버터부(INV)를 포함할 수 있다.
도 8의 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 전술된 도 4의 그것들과 동일하므로, 위에 열거된 도 8의 구성 요소들은 도 4 및 관련 기재를 참조한다.
도 8의 제 n 스테이지(STGn)에 구비된 제 4 스위칭 소자(Tr4) 및 제 5 스위칭 소자(Tr5)는 전술된 도 6의 그것들과 동일하므로, 위에 열거된 도 8의 구성 요소들은 도 6 및 관련 기재를 참조한다.
도 8의 제 n 스테이지(STGn)에 구비된 제 9 스위칭 소자(Tr9), 제 10 스위칭 소자(Tr10), 제 11 스위칭 소자(Tr11) 및 제 12 스위칭 소자(Tr12)는 전술된 도 7의 그것들과 동일하므로, 위에 열거된 도 8의 구성 요소들은 도 7 및 관련 기재를 참조한다.
도 9a 내지 도 9f는 도 4의 제 1 커패시터 및 제 2 커패시터의 형성 방법을 설명하기 위한 도면이다.
표시 장치는, 도 9a에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 게이트 절연막(802), 제 2 도전층(902), 층간 절연막(803), 유기막(804), 제 3 도전층(903) 및 보호막(805)을 포함할 수 있다.
제 1 도전층(901), 게이트 절연막(802), 제 2 도전층(902), 층간 절연막(803), 유기막(804), 제 3 도전층(903) 및 보호막(805)은 기판(801) 상에 순차적으로 적층된다.
제 1 도전층(901)은 전술된 화소 트랜지스터의 게이트 전극과 동일한 재질로 이루어지며, 그 화소 트랜지스터의 게이트 전극과 동일한 층상에 위치할 수 있다.
제 2 도전층(902)은 전술된 화소 트랜지스터의 소스 전극 및 드레인 전극과 동일한 재질로 이루어지며, 그 화소 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층상에 위치할 수 있다.
제 3 도전층(903)은 전술된 화소 트랜지스터의 화소 전극과 동일한 재질로 이루어지며, 그 화소 트랜지스터의 화소 전극과 동일한 층상에 위치할 수 있다.
화소 전극의 데이터 전압과 중간 공통 전극의 공통 전압에 의해 수평 전계가 발생될 수 있다.
도 9a에 도시된 바와 같이, 제 1 커패시터(C1)는 제 1 도전층(901), 그 제 1 도전층(901)과 중첩된 제 2 도전층(902), 제 1 도전층(901)과 제 2 도전층(902) 사이에 위치한 게이트 절연막(802)을 포함할 수 있다.
도 9a에 도시된 바와 같이, 제 2 커패시터(C2)는 제 2 도전층(902), 그 제 2 도전층(902)과 중첩된 제 3 도전층(903), 제 2 도전층(902)과 제 3 도전층(903) 사이에 위치한 층간 절연막(803) 및 유기막(804)을 포함할 수 있다. 표시 패널(105)의 표시 영역(105a)에서 보호막(805) 상에 화소 전극이 위치할 수 있다.
또한, 표시 장치는, 도 9b에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 게이트 절연막(802), 제 2 도전층(902), 층간 절연막(803), 제 3 도전층(903) 및 보호막(805)을 포함할 수 있다. 표시 패널(105)의 표시 영역(105a)에서 보호막(805) 상에 화소 전극이 위치할 수 있다.
도 9b에 도시된 바와 같이, 제 1 커패시터(C1)는 제 1 도전층(901), 그 제 1 도전층(901)과 중첩된 제 2 도전층(902), 제 1 도전층(901)과 제 2 도전층(902) 사이에 위치한 게이트 절연막(802)을 포함할 수 있다.
도 9b에 도시된 바와 같이, 제 2 커패시터(C2)는 제 2 도전층(902), 그 제 2 도전층(902)과 중첩된 제 3 도전층(903), 제 2 도전층(902)과 제 3 도전층(903) 사이에 위치한 층간 절연막(803)을 포함할 수 있다.
또한, 표시 장치는, 도 9c에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 게이트 절연막(802), 제 2 도전층(902), 층간 절연막(803), 유기막(804), 보호막(805) 및 제 4 도전층(904)을 포함할 수 있다. 제 4 도전층(904)은 화소 전극과 동일한 재질로 이루어질 수 있으며, 그 화소 전극과 동일한 층상에 위치할 수 있다. 표시 패널(105)의 표시 영역(105a)에서 유기막(804)과 보호막(805) 사이에 전술된 중간 공통 전극이 위치할 수 있다.
도 9c에 도시된 바와 같이, 제 1 커패시터(C1)는 제 1 도전층(901), 그 제 1 도전층(901)과 중첩된 제 2 도전층(902), 제 1 도전층(901)과 제 2 도전층(902) 사이에 위치한 게이트 절연막(802)을 포함할 수 있다.
도 9c에 도시된 바와 같이, 제 2 커패시터(C2)는 제 2 도전층(902), 그 제 2 도전층(902)과 중첩된 제 4 도전층(904), 제 2 도전층(902)과 제 4 도전층(904) 사이에 위치한 층간 절연막(803), 유기막(804) 및 보호막(805)을 포함할 수 있다.
또한, 표시 장치는, 도 9d에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 게이트 절연막(802), 제 2 도전층(902), 층간 절연막(803), 보호막(805) 및 제 4 도전층(904)을 포함할 수 있다. 표시 패널(105)의 표시 영역(105a)에서 층간 절연막(803)과 보호막(805) 사이에 전술된 중간 공통 전극이 위치할 수 있다.
도 9d에 도시된 바와 같이, 제 1 커패시터(C1)는 제 1 도전층(901), 그 제 1 도전층(901)과 중첩된 제 2 도전층(902), 제 1 도전층(901)과 제 2 도전층(902) 사이에 위치한 게이트 절연막(802)을 포함할 수 있다.
도 9d에 도시된 바와 같이, 제 2 커패시터(C2)는 제 2 도전층(902), 그 제 2 도전층(902)과 중첩된 제 4 도전층(904), 제 2 도전층(902)과 제 4 도전층(904) 사이에 위치한 층간 절연막(803) 및 보호막(805)을 포함할 수 있다.
또한, 표시 장치는, 도 9e에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 제 2 도전층(902), 층간 절연막(803), 유기막(804), 제 3 도전층(903), 보호막(805) 및 제 4 도전층(904)을 포함할 수 있다. 제 1 도전층(901)과 제 2 도전층(902)은 게이트 절연막(802)의 콘택홀을 통해 서로 연결된다. 여기서, 콘택홀을 통해 연결된 제 1 도전층(901) 및 제 2 도전층(902)을 이중층(900)으로 정의한다.
도 9e에 도시된 바와 같이, 제 1 커패시터(C1)는 이중층(900), 그 이중층(900)과 중첩된 제 3 도전층(903), 이중층(900)과 제 3 도전층(903) 사이에 위치한 층간 절연막(803) 및 유기막(804)을 포함할 수 있다.
도 9e에 도시된 바와 같이, 제 2 커패시터(C2)는 제 3 도전층(903), 그 제 3 도전층(903)과 중첩된 제 4 도전층(904), 제 3 도전층(903)과 제 4 도전층(904) 사이에 위치한 보호막(805)을 포함할 수 있다.
또한, 표시 장치는, 도 9f에 도시된 바와 같이, 기판(801), 제 1 도전층(901), 제 2 도전층(902), 층간 절연막(803), 제 3 도전층(903), 보호막(805) 및 제 4 도전층(904)을 포함할 수 있다. 제 1 도전층(901)과 제 2 도전층(902)은 게이트 절연막(802)의 콘택홀을 통해 서로 연결된다. 여기서, 콘택홀을 통해 연결된 제 1 도전층(901) 및 제 2 도전층(902)을 이중층(900)으로 정의한다.
도 9f에 도시된 바와 같이, 제 1 커패시터(C1)는 이중층(900), 그 이중층(900)과 중첩된 제 3 도전층(903), 이중층(900)과 제 3 도전층(903) 사이에 위치한 층간 절연막(803)을 포함할 수 있다.
도 9f에 도시된 바와 같이, 제 2 커패시터(C2)는 제 3 도전층(903), 그 제 3 도전층(903)과 중첩된 제 4 도전층(904), 제 3 도전층(903)과 제 4 도전층(904) 사이에 위치한 보호막(805)을 포함할 수 있다.
전술된 도 9a 내지 도 9f의 구조는 전술된 도 6, 도 7 및 도 8의 제 1 및 제 2 커패시터(C1, C2)에 적용될 수 있다.
도 10은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 상세 구성도이다.
제 n 스테이지(STGn)는, 도 10에 도시된 바와 같이, 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1), 제 2 커패시터(C2) 및 제 3 커패시터(C3)를 포함할 수 있다.
도 10의 제 n 스테이지(STGn)에 구비된 제 1 스위칭 소자(Tr1), 제 2 스위칭 소자(Tr2), 제 3 스위칭 소자(Tr3), 제 4 스위칭 소자(Tr4), 제 5 스위칭 소자(Tr5), 제 6 스위칭 소자(Tr6), 제 7 스위칭 소자(Tr7), 제 8 스위칭 소자(Tr8), 게이트 출력 스위칭 소자(TGO), 캐리 출력 스위칭 소자(TCO), 제 1 게이트 방전 스위칭 소자(TGD1), 제 2 게이트 방전 스위칭 소자(TGD2), 제 1 캐리 방전 스위칭 소자(TCD1), 제 2 캐리 방전 스위칭 소자(TCD2), 부트스트랩핑 커패시터(Cbst), 제 1 커패시터(C1) 및 제 2 커패시터(C2)는 전술된 도 4의 그것들과 동일하므로, 위에 열거된 도 7의 구성 요소들은 도 4 및 관련 기재를 참조한다.
제 n 스테이지(STGn)의 제 3 커패시터(C3)는 제 2 커패시터(C2)와 리세트 노드(Qb) 사이에 연결된다.
제 4 스위칭 소자(Tr4)가 연결된 복수의 커패시터들 사이의 노드는 제 5 스위칭 소자(Tr5)가 연결된 복수의 커패시터들 사이의 노드와 다를 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제 1 커패시터(C1)와 제 2 커패시터(C2)가 연결된 노드를 제 1 커패시터 노드(cn1)로 정의하고, 제 2 커패시터(C2)와 제 3 커패시터(C3)가 연결된 노드를 제 2 커패시터 노드(cn2)로 정의할 때, 제 4 스위칭 소자(Tr4)는 제 1 커패시터 노드(cn1)에 연결되고, 제 5 스위칭 소자(Tr5)는 제 2 커패시터 노드(cn2)에 연결될 수 있다.
한편, 도시되지 않았지만, 제 4 스위칭 소자(Tr4)와 제 5 스위칭 소자(Tr5)는 동일한 커패시터 노드에 연결될 수도 있다. 예를 들어, 제 4 스위칭 소자(Tr4)의 드레인 전극(또는 소스 전극) 및 제 5 스위칭 소자(Tr5)의 드레인 전극(또는 소스 전극)은 각각 제 2 커패시터 노드(cn2)에 연결될 수 있다.
또한, 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 리세트 노드(Qb) 사이에는 2개 이상의 커패시터들이 연결될 수 있다. 제 4 및 제 5 스위칭 소자(Tr4, Tr5)가 턴-오프된 상태일 때, 2개 이상의 커패시터들은 클럭 입력 단자(CLT)와 리세트 노드(Qb) 사이에 직렬로 접속된다.
도 11은 도 4의 제 n 스테이지(STGn)에 대한 모의실험 결과를 나타낸 도면이다.
도 11에 도시된 바와 같이, 제 n 스테이지(STGn)로부터의 제 n 게이트 신호(GTn), 제 n 스테이지(STGn)의 세트 노드(Q)의 전압(VQ; 이하, 세트 노드 전압) 및 제 n 스테이지(STGn)의 리세트 노드(Qb)의 전압(VQb; 이하, 리세트 노드 전압)은 정상적인 크기를 갖는다.
특히, 출력 기간(To)에 제 1 클럭 신호(CLK1)가 고전압 레벨을 가짐에도 불구하고, 그 출력 기간(To)에 리세트 노드 전압(VQb)이 정상적인 저전압 레벨로 유지될 수 있다. 이는 그 출력 기간(To)에, 전술된 제 4 스위칭 소자(Tr4)에 의해 커패시터 노드(cn)가 직류 전압으로 유지될 수 있기 때문이다.
이와 같이 그 출력 기간(To)에 리세트 노드 전압(VQb)이 정상적인 저전압 레벨 유지될 수 있으므로, 그 출력 기간(To)에 세트 노드 전압(VQ)은 정상적으로 부트스트랩핑될 수 있다.
또한, 그 출력 기간(To)에 세트 노드 전압(VQ)이 정상적으로 부트스트랩핑되므로, 그 출력 기간(To)에 제 n 게이트 신호(GTn)가 정상적인 크기로 출력될 수 있다. 한편, 도 11에 도시되지 않았지만, 그 출력 기간(To)에 제 n 캐리 신호(CRn) 역시 정상적인 크기로 출력될 수 있다.
한편, 도 11에 도시된 바와 같이, 출력 기간(To)의 시작 지점에서 리세트 노드 전압(VQb)이 극히 짧은 시간 동안 오버슈트(overshoot)되고, 그 출력 기간(To)의 종료 지점에서 리세트 노드 전압(VQb)이 극히 짧은 시간 동안 언더슈트(undershoot)되는 바, 그 오버슈트 전압은 제 1 클럭 신호(CLK1)가 저전압 레벨에서 고전압 레벨로 천이할 때 발생되며, 그 언더슈트 전압은 제 1 클럭 신호(CLK1)가 고전압 레벨에서 저전압 레벨로 천이할 때 발생된다. 이 오버슈트 전압 및 언더슈트 전압은 리세트 노드(Qb)에 주기적으로 인가되는 저전압 레벨의 제 1 클럭 신호(CLK1)에 의해 제거될 수 있다.
도 12a 및 도 12b는 도 4의 구조를 갖는 본 발명의 제 n 스테이지(STGn)에 대한 모의실험 결과와 종래의 제 n 스테이지에 대한 모의실험 결과를 비교 설명하기 위한 도면이다.
도 12a의 표들은 본 발명의 제 n 스테이지(STGn) 및 종래의 제 n 스테이지가 60°C의 온도에서 500시간 동안 동작된 후 이들 각각으로부터 검출된 세트 노드 전압, 게이트 신호 및 리세트 노드 전압의 파형을 보여준다.
도 12a에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 크다. 또한, 그 세트 기간(Ts) 및 출력 기간(To)을 제외한 나머지 기간들 중 일부에서 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 작다. 이와 같이, 본 발명의 세트 노드 전압(VQ_1)이 종래의 세트 노드 전압(VQ_2)보다 모든 기간에서 더 안정적이다.
또한, 도 12a에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 게이트 신호(GTn_1)와 종래의 게이트 신호(GTn_2)는 거의 동일한 크기를 갖는다.
또한, 도 12a에 도시된 바와 같이, 본 발명의 리세트 노드 전압(VQb_1)은 종래의 리세트 노드 전압(VQb_2)보다 더 작은 저전압 레벨을 갖는다. 따라서, 본 발명의 리세트 노드 전압(VQb_1)이 종래의 세트 노드 전압(VQb_2)보다 더 안정적이다.
도 12b의 표들은 본 발명의 제 n 스테이지(STGn) 및 종래의 제 n 스테이지가 0°C의 온도에서 500시간 동안 동작된 후 이들 각각으로부터 검출된 세트 노드 전압, 게이트 신호 및 리세트 노드 전압의 파형을 보여준다.
도 12b에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 크다. 또한, 그 세트 기간(Ts) 및 출력 기간(To)을 제외한 나머지 기간들 중 일부에서 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 작다. 이와 같이, 본 발명의 세트 노드 전압(VQ_1)이 종래의 세트 노드 전압(VQ_2)보다 모든 기간에서 더 안정적이다.
또한, 도 12b에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 게이트 신호(GTn_1)와 종래의 게이트 신호(GTn_2)는 거의 동일한 크기를 갖는다. 그러나, 본 발명의 게이트 신호(GTn_1)가 종래의 게이트 신호(GTn_2)보다 좀 더 안정적인 형태를 갖는다.
또한, 도 12b에 도시된 바와 같이, 본 발명의 리세트 노드 전압(VQb_1)은 종래의 리세트 노드 전압(VQb_2)보다 더 작은 저전압 레벨을 갖는다. 따라서, 본 발명의 리세트 노드 전압(VQb_1)이 종래의 세트 노드 전압(VQb_2)보다 더 안정적이다.
도 13은 도 6의 제 n 스테이지에 대한 모의실험 결과를 나타낸 도면이다.
도 13에 도시된 바와 같이, 제 n 스테이지(STGn)로부터의 제 n 게이트 신호(GTn), 제 n 스테이지(STGn)의 세트 노드(Q)의 전압(VQ) 및 제 n 스테이지(STGn)의 리세트 노드(Qb)의 전압(VQb)은 정상적인 크기를 갖는다.
특히, 출력 기간(To)에 제 1 클럭 신호(CLK1)가 고전압 레벨을 가짐에도 불구하고, 그 출력 기간(To)에 리세트 노드(Qb)의 전압이 정상적인 저전압 레벨로 유지될 수 있다. 이는 그 출력 기간(To)에, 전술된 제 4 스위칭 소자(Tr4)에 의해 커패시터 노드(cn)가 직류 전압으로 유지될 수 있기 때문이다.
이와 같이 그 출력 기간(To)에 리세트 노드(Qb)의 전압이 정상적인 저전압 레벨 유지될 수 있으므로, 그 출력 기간(To)에 세트 노드(Q)의 전압은 정상적으로 부트스트랩핑될 수 있다.
또한, 그 출력 기간(To)에 세트 노드(Q)가 정상적으로 부트스트랩핑되므로, 그 출력 기간(To)에 제 n 게이트 신호(GTn)가 정상적인 크기로 출력될 수 있다. 한편, 도 13에 도시되지 않았지만, 그 출력 기간(To)에 제 n 캐리 신호(CRn) 역시 정상적인 크기로 출력될 수 있다.
한편, 도 13에 도시된 바와 같이, 출력 기간(To)의 시작 지점에서 리세트 노드(Qb)의 전압이 극히 짧은 시간 동안 오버슈트(overshoot)되고, 그 출력 기간(To)의 종료 지점에서 리세트 노드(Qb)의 전압이 극히 짧은 시간 동안 언더슈트(undershoot)되는 바, 그 오버슈트 전압은 제 1 클럭 신호(CLK1)가 저전압 레벨에서 고전압 레벨로 천이할 때 발생되며, 그 언더슈트 전압은 제 1 클럭 신호(CLK1)가 고전압 레벨에서 저전압 레벨로 천이할 때 발생된다. 이 오버슈트 전압 및 언더슈트 전압은 리세트 노드(Qb)에 주기적으로 인가되는 저전압 레벨의 제 1 클럭 신호(CLK1)에 의해 제거될 수 있다.
도 14a 및 도 14b는 도 6의 구조를 갖는 본 발명의 제 n 스테이지(STGn)에 대한 모의실험 결과와 종래의 제 n 스테이지에 대한 모의실험 결과를 비교 설명하기 위한 도면이다.
도 14a의 표들은 본 발명의 제 n 스테이지(STGn) 및 종래의 제 n 스테이지가 60°C의 온도에서 500시간 동안 동작된 후 이들 각각으로부터 검출된 세트 노드 전압, 게이트 신호 및 리세트 노드 전압의 파형을 보여준다.
도 14a에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 크다. 또한, 그 세트 기간(Ts) 및 출력 기간(To)을 제외한 나머지 기간들 중 일부에서 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 작다. 이와 같이, 본 발명의 세트 노드 전압(VQ_1)이 종래의 세트 노드 전압(VQ_2)보다 모든 기간에서 더 안정적이다.
또한, 도 14a에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 게이트 신호(GTn_1)와 종래의 게이트 신호(GTn_2)는 거의 동일한 크기를 갖는다.
또한, 도 14a에 도시된 바와 같이, 본 발명의 리세트 노드 전압(VQb_1)은 종래의 리세트 노드 전압(VQb_2)보다 더 작은 저전압 레벨을 갖는다. 따라서, 본 발명의 리세트 노드 전압(VQb_1)이 종래의 세트 노드 전압(VQb_2)보다 더 안정적이다.
도 14b의 표들은 본 발명의 제 n 스테이지(STGn) 및 종래의 제 n 스테이지가 0°C의 온도에서 500시간 동안 동작된 후 이들 각각으로부터 검출된 세트 노드 전압, 게이트 신호 및 리세트 노드 전압의 파형을 보여준다.
도 14b에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)과 거의 동일하다. 그러나, 세트 기간(Ts) 및 출력 기간(To)을 제외한 나머지 기간들 중 일부에서 본 발명의 세트 노드 전압(VQ_1)은 종래의 세트 노드 전압(VQ_2)보다 더 작다. 이와 같이, 본 발명의 세트 노드 전압(VQ_1)이 종래의 세트 노드 전압(VQ_2)보다 대부분의 기간에서 더 안정적이다.
또한, 도 14b에 도시된 바와 같이, 세트 기간(Ts) 및 출력 기간(To)에, 본 발명의 게이트 신호(GTn_1)와 종래의 게이트 신호(GTn_2)는 거의 동일한 크기를 갖는다.
또한, 도 14b에 도시된 바와 같이, 본 발명의 리세트 노드 전압(VQb_1)은 종래의 리세트 노드 전압(VQb_2)보다 더 작은 저전압 레벨을 갖는다. 따라서, 본 발명의 리세트 노드 전압(VQb_1)이 종래의 세트 노드 전압(VQb_2)보다 더 안정적이다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Tr1-Tr8: 제 1 내지 제 8 스위칭 소자
C1, C2: 제 1 및 제 2 커패시터
Cbst: 부트스트랩핑 커패시터
Q: 세트 노드
Qb: 리세트 노드
TGO: 게이트 출력 스위칭 소자
TCO: 캐리 출력 스위칭 소자
cn: 커패시터 노드
CLT: 클럭 입력 단자
ST: 세트 제어 단자
OVT1, OVT2: 제 1 및 제 2 오프 전압 입력 단자
RT: 리세트 제어 단자
CRT: 공통 리세트 제어 단자
GOT: 게이트 출력 단자
COT: 캐리 출력 단자
STGn: 제 n 스테이지
CLK1: 제 1 클럭 신호
CRn-1: 제 n-1 캐리 신호
VSS1, VSS2: 제 1 및 제 2 오프 전압
CRn+1: 제 n+1 캐리 신호
CRS: 공통 리세트 제어 신호
GTn: 제 n 게이트 신호
CRn: 제 n 캐리 신호

Claims (18)

  1. 표시 패널의 게이트 라인을 구동하기 위한 스테이지를 포함하며;
    상기 스테이지는,
    상기 스테이지의 세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 스테이지의 세트 제어 단자 및 고전압 입력 단자 중 어느 하나와 상기 스테이지의 세트 노드 사이에 연결된 제 1 스위칭 소자;
    상기 스테이지의 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 세트 노드와 상기 스테이지의 오프 전압 입력 단자 사이에 연결된 제 2 스위칭 소자;
    상기 스테이지의 리세트 노드에 연결된 게이트 전극을 포함하며, 상기 세트 노드와 상기 오프 전압 입력 단자 사이에 연결된 제 3 스위칭 소자;
    상기 세트 노드에 연결된 게이트 전극을 포함하며, 상기 스테이지의 출력 단자와 상기 스테이지의 클럭 입력 단자 사이에 연결된 출력 스위칭 소자;
    상기 클럭 입력 단자와 상기 리세트 노드 사이에 연결된 복수의 커패시터들;
    상기 출력 단자에 연결된 게이트 전극을 포함하며, 상기 복수의 커패시터들 사이의 노드와 직류 전압이 인가되는 직류 전압 입력 단자 사이에 연결된 제 4 스위칭 소자; 및
    상기 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 복수의 커패시터들 사이의 노드와 상기 직류 전압 입력 단자 사이에 연결된 제 5 스위칭 소자를 포함하는 표시 장치의 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 직류 전압 입력 단자와 오프 전압 입력 단자가 동일한 단자인 표시 장치의 게이트 드라이버.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 4 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드는 상기 제 5 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드와 동일한 표시 장치의 게이트 드라이버.
  5. 제 1 항에 있어서,
    상기 제 4 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드는 상기 제 5 스위칭 소자가 연결된 복수의 커패시터들 사이의 노드와 다른 표시 장치의 게이트 드라이버.
  6. 제 1 항에 있어서,
    상기 출력 단자는,
    상기 스테이지의 게이트 신호가 출력되는 게이트 출력 단자; 및
    상기 스테이지의 캐리 신호가 출력되는 캐리 출력 단자를 포함하는 표시 장치의 게이트 드라이버.
  7. 제 6 항에 있어서,
    상기 제 4 스위칭 소자의 게이트 전극은 상기 게이트 출력 단자 및 상기 캐리 출력 단자 중 어느 하나에 연결된 표시 장치의 게이트 드라이버.
  8. 제 1 항에 있어서,
    상기 오프 전압 입력 단자는,
    제 1 저전압이 인가되는 제 1 오프 전압 입력 단자; 및
    상기 제 1 저전압보다 더 작은 제 2 저전압이 인가되는 제 2 오프 전압 입력 단자를 포함하며,
    상기 직류 전압 입력 단자는 상기 제 1 오프 전압 입력 단자 및 상기 제 2 오프 전압 입력 단자 중 하나 이며, 그리고
    상기 직류 전압은 상기 제 1 저전압 및 상기 제 2 저전압 중 하나인 표시 장치의 게이트 드라이버.
  9. 제 8 항에 있어서,
    상기 제 4 스위칭 소자는 상기 제 1 오프 전압 입력 단자 및 상기 제 2 오프 전압 입력 단자 중 어느 하나에 연결된 표시 장치의 게이트 드라이버.
  10. 제 6 항에 있어서,
    상기 출력 스위칭 소자는,
    상기 세트 노드에 연결된 게이트 전극을 포함하며, 상기 클럭 입력 단자와 상기 게이트 출력 단자 사이에 연결된 게이트 출력 스위칭 소자; 및
    상기 세트 노드에 연결된 게이트 전극을 포함하며, 상기 클럭 입력 단자와 상기 캐리 출력 단자 사이에 연결된 캐리 출력 스위칭 소자를 포함하는 표시 장치의 게이트 드라이버.
  11. 제 6 항에 있어서,
    상기 스테이지는,
    상기 리세트 노드에 연결된 게이트 전극을 포함하며, 상기 출력 단자와 상기 오프 전압 입력 단자 사이에 연결된 출력 방전 스위칭 소자를 더 포함하는 표시 장치의 게이트 드라이버.
  12. 제 11 항에 있어서,
    상기 오프 전압 입력 단자는,
    제 1 저전압이 인가되는 제 1 오프 전압 입력 단자; 및
    상기 제 1 저전압보다 더 작은 제 2 저전압이 인가되는 제 2 오프 전압 입력 단자를 포함하며,
    상기 출력 방전 스위칭 소자는,
    상기 리세트 노드에 연결된 게이트 전극을 포함하며, 상기 게이트 출력 단자와 상기 제 1 오프 전압 입력 단자 사이에 연결된 제 1 게이트 방전 스위칭 소자; 및
    상기 리세트 노드에 연결된 게이트 전극을 포함하며, 상기 캐리 출력 단자와 상기 제 2 오프 전압 입력 단자 사이에 연결된 제 1 캐리 방전 스위칭 소자를 포함하며,
    상기 직류 전압 입력 단자는 상기 제 1 오프 전압 입력 단자 및 상기 제 2 오프 전압 입력 단자 중 하나 이며, 그리고
    상기 직류 전압은 상기 제 1 저전압 및 상기 제 2 저전압 중 하나인 표시 장치의 게이트 드라이버.
  13. 제 12 항에 있어서,
    상기 출력 방전 스위칭 소자는,
    상기 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 게이트 출력 단자와 상기 제 1 오프 전압 입력 단자 사이에 연결된 제 2 게이트 방전 스위칭 소자; 및
    상기 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 캐리 출력 단자와 상기 제 2 오프 전압 입력 단자 사이에 연결된 제 2 캐리 방전 스위칭 소자 중 적어도 하나를 더 포함하는 표시 장치의 게이트 드라이버.
  14. 제 6 항에 있어서,
    상기 스테이지는,
    상기 스테이지의 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 세트 노드와 상기 오프 전압 입력 단자 사이에 연결된 제 6 스위칭 소자;
    상기 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 게이트 출력 단자와 상기 오프 전압 입력 단자에 연결된 제 7 스위칭 소자; 및
    상기 공통 리세트 제어 단자에 연결된 게이트 전극을 포함하며, 상기 캐리 출력 단자와 상기 오프 전압 입력 단자 사이에 연결된 제 8 스위칭 소자 중 적어도 하나를 더 포함하는 표시 장치의 게이트 드라이버.
  15. 제 6 항에 있어서,
    상기 스테이지는 상기 클럭 입력 단자의 신호 및 출력 단자의 신호를 근거로 상기 리세트 노드의 신호를 제어하는 인버터부를 더 포함하는 표시 장치의 게이트 드라이버.
  16. 제 15 항에 있어서,
    상기 인버터부는,
    게이트 전극을 포함하며, 상기 클럭 입력 단자와 상기 리세트 노드 사이에 연결된 제 9 스위칭 소자;
    상기 클럭 입력 단자에 연결된 게이트 전극을 포함하며, 상기 클럭 입력 단자와 상기 제 9 스위칭 소자의 게이트 전극 사이에 연결된 제 10 스위칭 소자;
    상기 출력 단자에 연결된 게이트 전극을 포함하며, 제 9 스위칭 소자의 게이트 전극과 상기 오프 전압 입력 단자 사이에 연결된 제 11 스위칭 소자; 및
    상기 출력 단자에 연결된 게이트 전극을 포함하며, 상기 리세트 노드와 상기 오프 전압 입력 단자 사이에 연결된 제 12 스위칭 소자를 포함하는 표시 장치의 게이트 드라이버.
  17. 제 1 항에 있어서,
    한 프레임 기간 중 상기 스테이지보다 더 먼저 게이트 신호 및 캐리 신호 중 적어도 하나를 출력하고, 이 게이트 신호 및 캐리 신호 중 어느 하나를 상기 스테이지의 세트 제어 단자로 공급하는 전단 스테이지를 더 포함하는 표시 장치의 게이트 드라이버.
  18. 제 1 항에 있어서,
    한 프레임 기간 중 상기 스테이지보다 더 나중에 게이트 신호 및 캐리 신호 중 적어도 하나를 출력하고, 이 게이트 신호 및 캐리 신호 중 어느 하나를 상기 스테이지의 리세트 제어 단자로 공급하는 후단 스테이지를 더 포함하는 표시 장치의 게이트 드라이버.






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