KR102180069B1 - 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

Abstract

본 발명은 단순한 구성으로 서로 다른 펄스폭의 복합 파형을 출력함으로써 신뢰성을 향상시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 쉬프트 레지스터는 다수의 클러스터를 포함하고, 상기 다수의 클러스터 각각은 다수의 출력 신호를 각각 출력하는 다수의 출력 스테이지와, 캐리 신호를 출력하는 하나의 캐리 스테이지를 포함한다. 상기 다수의 출력 스테이지와 상기 캐리 스테이지 각각은 제1 노드와 제2 노드의 논리 상태에 따라 클럭 또는 제1 저전압을 출력으로 발생시키는 출력부와, 이전단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 세트 신호와, 다음단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 리셋 신호에 따라 상기 제1 노드를 세트 상태로 세트시키거나, 리셋 상태로 리셋시키는 제1 노드 제어부를 포함한다. 상기 다수의 출력 스테이지 중 적어도 어느 하나의 스테이지는 상기 다수의 출력 스테이지 중 어느 한 스테이지의 제1 노드와 상반되게 자신의 제2 노드를 제어하는 제2 노드 제어부를 포함하고, 상기 각 클러스터에 속한 스테이지들 중 적어도 2개의 스테이지에 속한 제2 노드는 서로 연결된다.

Description

쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 단순한 구성으로 서로 다른 펄스폭의 복합 파형을 출력함으로써 신뢰성을 향상시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.

최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.

평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.

최근 게이트 드라이버는 픽셀 어레이의 TFT 어레이와 함께 형성되어 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다. 게이트 드라이버는 쉬프트 레지스터를 이용하여 게이트 라인들을 각각 구동하는 스캔 펄스들을 출력한다.

각 게이트 라인에는 다른 스캔 펄스와 동일 주기를 갖고 출력 타이밍이 다른 스캔 펄스가 공급되는 것이 일반적이지만, OLED 표시 장치 등과 같이 각 픽셀 회로의 제어가 복잡한 경우 각 게이트 라인에 서로 다른 주기를 갖는 스캔 펄스들이 조합된 복합 파형이 필요한 경우가 있다.

각 게이트 라인에 펄스폭이나 타이밍이 서로 다른 복수의 스캔 펄스를 출력하기 위하여 각 게이트 라인에 복수의 스테이지 출력을 멀티플렉싱하여 출력하는 구조가 고려될 수 있으나, 이 경우 쉬프트 레지스터의 구성이 너무 복잡해지므로 신뢰성이 저하되고 회로 크기가 증가하여 표시 장치의 내장 드라이버로 구현하기 어려운 문제점이 있다.

이를 해결하기 위하여, 복합 파형의 스캔 펄스를 단순한 회로 구성으로 출력할 수 있는 쉬프트 레지스터가 요구되고 있다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 단순한 구성으로 서로 다른 펄스폭의 복합 파형을 출력함으로써 신뢰성을 향상시킬 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.

상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 다수의 클러스터를 포함하고, 상기 다수의 클러스터 각각은 다수의 출력 신호를 각각 출력하는 다수의 출력 스테이지와, 캐리 신호를 출력하는 하나의 캐리 스테이지를 포함한다. 상기 다수의 출력 스테이지와 상기 캐리 스테이지 각각은 제1 노드와 제2 노드의 논리 상태에 따라 클럭 또는 제1 저전압을 출력으로 발생시키는 출력부와, 이전단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 세트 신호와, 다음단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 리셋 신호에 따라 상기 제1 노드를 세트 상태로 세트시키거나, 리셋 상태로 리셋시키는 제1 노드 제어부를 포함한다. 상기 다수의 출력 스테이지 중 적어도 어느 하나의 스테이지는 상기 다수의 출력 스테이지 중 어느 한 스테이지의 제1 노드와 상반되게 자신의 제2 노드를 제어하는 제2 노드 제어부를 포함하고, 상기 각 클러스터에 속한 스테이지들 중 적어도 2개의 스테이지에 속한 제2 노드는 서로 연결된 것을 특징으로 한다.

상기 제1 노드 제어부는 상기 세트 신호의 제어에 따라 제1 고전압을 상기 제1 노드로 공급하는 세트 트랜지스터와, 상기 리셋 신호의 제어에 따라 제2 저전압을 상기 제1 노드로 공급하는 제1 리셋 트랜지스터를 포함하거나, 상기 세트 트랜지스터 및 제1 리셋 트랜지스터와 함께, 상기 제2 노드의 제어에 따라 제3 저전압을 상기 제1 노드로 공급하는 리셋부를 추가로 포함한다.

상기 리셋부는 상기 제2 노드의 제어에 따라 상기 제3 저전압을 상기 제1 노드로 공급하는 제2 리셋 트랜지스터를 포함하거나, 상기 제2 리셋 트랜지스터와 함께, 상기 제2 리셋 트랜지스터와 직렬 연결되어 상기 제2 노드의 제어에 따라 상기 제3 저전압을 상기 제2 리셋 트랜지스터로 공급하는 제3 리셋 트랜지스터와, 상기 제1 노드의 제어에 따라 상기 제2 및 제3 리셋 트랜지스터 사이의 접속점에 상기 고전압을 공급하는 제4 리셋 트랜지스터를 포함한다.

상기 제2 노드 제어부는 상기 제2 노드가 상기 다수의 출력 스테이지 중 어느 하나의 제1 노드와 상반된 논리 상태가 되도록, 상기 제1 노드의 제어에 따라 제2 고전압 또는 제4 저전압을 상기 제2 노드로 공급하는 인버터를 포함하거나, 상기 인버터와 함께, 상기 세트 신호의 제어에 따라 상기 제4 저전압을 상기 제2 노드로 공급하는 리셋 트랜지스터를 포함한다.

상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지의 상기 제1 노드는 서로 분리되는 반면, 상기 제2 노드는 서로 연결된다.

상기 제2 노드 제어부는 상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지 중 어느 하나의 출력 스테이지에 구비된다.

상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지에 공급되는 세트 신호는 서로 동일하거나 서로 다르고, 상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지에 공급되는 리셋 신호는 서로 동일하거나 서로 다르다.

상기 제1 및 제2 고전압은 서로 동일하거나 서로 다르고, 상기 제1 내지 제4 저전압은 서로 동일하거나 서로 다르며, 상기 각 클러스터에 속한 출력 스테이지의 출력부에 공급되는 제1 저전압과, 그 클러스터에 속한 캐리 스테이지의 출력부에 공급되는 제1 저전압은 서로 동일하거나 다르다.

상기 각 클러스터가 m(m은 자연수)개의 출력 스테이지를 포함할 때, 상기 클럭은 적어도 m상의 순환 클럭을 포함하고, 상기 m개의 출력 스테이지에 상기 m상 클럭이 각각 공급되고, 상기 캐리 스테이지에는 상기 m상 클럭 중 어느 하나와 동일한 클럭이 공급되거나, 상기 m상과 다른 위상의 캐리 클럭이 공급된다.

상기 m상 클럭 각각은 제1 구간 및 제2 구간을 포함하는 클럭 출력 구간이 반복되며, 각 클럭 출력 구간에서 복수의 펄스를 포함하거나, 상기 각 클럭 출력 구간에서 상기 m상 클럭은 서로 다른 펄스폭을 갖는다.

상기 m상 클럭은 상기 제1 구간에서 서로 오버랩하는 제1 펄스를 각각 포함하고, 상기 제2 구간에서 서로 오버랩하지 않거나 인접한 클럭과 일부 오버랩하는 제2 펄스를 각각 포함하여, 상기 각 클러스터에 속한 다수의 출력 스테이지 각각은 그 클러스터에 대응하는 클럭 출력 구간에서 상기 제1 및 제2 펄스를 포함하는 서로 다른 클럭을 출력한다. 상기 각 클러스터에 속한 캐리 스테이지는 상기 클럭 출력 구간에서 상기 제1 및 제2 펄스와 오버랩하지 않는 캐리 클럭을 출력한다.

본 발명에 따른 표시 장치는 상기 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동한다.

본 발명에 따른 쉬프트 레지스터는 서로 다른 펄스폭의 복합 파형을 출력하면서도 기본 쉬프트 레지스터를 바탕으로 구성된 단순한 구조를 가지므로 신뢰성을 향상시킬 수 있을 뿐만 아니라 OLED 표시 장치 등과 같이 복합 파형을 필요로 하는 표시 장치에 내장 드라이버로 구현되기에 적합하다.

본 발명에 따른 쉬프트 레지스터를 이용한 표시 장치는 쉬프트 레지스터를 표시 패널에 내장되는 GIP형 게이트 드라이버로 적용하여 표시 패널의 게이트 라인들을 복합 파형으로 구동할 수 있으며, 회로 구성이 단순하므로 네로우 베젤 구현에도 적합하다.

도 1은 본 발명에 따른 쉬프트 레지스터의 기본 구조를 나타낸 블록도이다.
도 2는 도 1에 도시된 한 스테이지에 적용되는 출력부의 기본 구성을 나타낸 회로도이다.
도 3은 도 1에 도시된 한 클러스터의 출력부를 예를 들어 나타낸 회로도이다.
도 4는 도 3에 도시된 제3 출력 스테이지와 캐리 스테이지에 적용되는 출력부의 다른 예를 나타낸 회로도이다.
도 5는 도 1에 도시된 한 클러스터의 출력부에 대한 다른 예를 나타낸 회로도이다.
도 6은 도 1에 도시된 한 클러스터의 제1 노드 제어부를 예를 들어 나타낸 회로도이다.
도 7은 도 1에 도시된 한 클러스터의 제2 노드 제어부를 예를 들어 나타낸 회로도이다.
도 8은 도 1에 도시된 쉬프트 레지스터에서 일 실시예에 따른 스테이지를 나타낸 회로도이다.
도 9는 도 8에 도시된 인버터의 다양한 실시예를 나타낸 회로도이다.
도 10은 도 8에 도시된 스테이지의 제1 노드 제어부에 추가되는 리셋부의 다양한 예를 나타낸 회로도이다.
도 11은 도 1에 도시된 쉬프트 레지스터에서 다른 실시예에 따른 스테이지를 예를 들어 나타낸 회로도이다.
도 12는 본 발명의 실시예에 따른 쉬프트 레지스터에서 한 클러스터를 나타낸 회로도이다.
도 13은 도 12에 도시된 클러스터의 구동 파형도이다.
도 14는 도 12에 도시된 클러스터의 다른 구동 파형도이다.
도 15는 도 14에 도시된 구동 파형의 시뮬레이션 결과를 나타낸 도면이다.
도 16은 도 15에 도시된 구동 파형들 중 스캔 신호만 추출하여 나타낸 도면이다.

도 1은 본 발명의 실시예에 따른 쉬프트 레지스터의 기본 구조를 나타낸 블록도이다.

도 1에 도시된 쉬프트 레지스터는 액티브 매트릭스형 표시 장치의 내장 게이트 드라이버로 사용되는 것으로, 다수의 스테이지를 포함하는 다수의 클러스터(CT1, CT2, ...)를 구비한다.

각 클러스터(CT)는 m(m은 3이상의 자연수)개의 게이트 라인에 m개의 스캔 신호(G1~Gm)를 각각 출력하는 m개의 출력 스테이지(ST1~STm)와, 게이트 라인을 구동하지 않고 다른 클러스터로 캐리 신호(CR)를 출력하는 하나의 캐리 스테이지(CS)를 구비한다.

구체적으로, 제1 클러스터(CT1)는 제1 그룹의 m개 게이트 라인에 스캔 신호들(G1~Gm)을 각각 출력하는 제1 내지 제m 출력 스테이지(ST1~STm)와, 제1 캐리 신호(CR1)를 다음단 클러스터(CT2)로 출력하는 제1 캐리 스테이지(CS1)를 구비한다. 제2 클러스터(CT2)는 제2 그룹의 m개 게이트 라인에 스캔 신호들(Gm+1~G2m)을 각각 출력하는 제m+1 내지 제2m 출력 스테이지(STm+1~ST2m)와, 제2 캐리 신호(CR2)를 다음단 클러스터로 출력하는 제2 캐리 스테이지(CS2)를 구비한다. 여기서, 제2 캐리 신호(CR2)는 이전단 클러스터(CT1)로 출력되거나, 출력되지 않을 수 있다.

각 클러스터(CT)에 속한 출력 스테이지(ST1~STm) 및 캐리 스테이지(CS) 각각은 도 2에 도시된 바와 같이 제1 노드(이하, Q 노드)와 제2 노드(이하, QB노드)의 논리(전압) 상태에 따라 클럭(CLKn) 또는 저전위 전압(VSS)을 출력 노드로 출력하는 출력부를 포함한다.

저전위 전압(VSS)은 게이트 로우 전압 또는 게이트 오프 전압으로 표현될 수 있다.

각 클러스터(CT)에 속한 m개의 출력 스테이지(ST1~STm)는 m개의 게이트 라인에 스캔 신호(G1~Gm)를 각각 출력한다. 각 게이트 라인에 공급되는 스캔 신호(G)는 서로 다른 주기를 갖는 복수의 스캔 펄스가 조합된 복합 파형을 갖는다.

각 클러스터(CT)에 속한 캐리 스테이지(CS)는 게이트 라인을 구동하지 않고, 다음단 클러스터에 포함된 스테이지들의 Q 노드를 하이 상태로 세트시키는 세트 신호로 이용되거나, 이전단 클러스터에 포함된 스테이지들의 Q 노드를 로우 상태로 리셋시키는 리셋 신호로 이용된다.

이하에서 해당 노드의 하이 상태를 의미하는 세트 상태는 게이트-온 상태로도 표현될 수 있고, 해당 노드의 로우 상태를 의미하는 리셋 상태는 게이트-오프 상태로도 표현될 수 있다.

각 클러스터(CT)에 속한 출력 스테이지(ST) 및 캐리 스테이지(CS)는 외부로부터의 스타트 신호(Vst) 또는 이전단 클러스터에 속한 캐리 스테이지로부터의 캐리 신호에 응답하여 Q 노드를 하이 상태로 세트시키고, 다음단 클러스터에 속한 캐리 스테이지로부터의 캐리 신호에 응답하여 Q 노드를 로우 상태로 리셋시킨다.

이와 달리, Q 노드를 리셋시키기 위한 리셋 신호는 외부 회로에서 별도로 공급될 수 있다. 외부 회로는 스타트 신호(Vst) 및 클럭(CLKs)을 생성하여 공급하는 타이밍 컨트롤러이거나, 내장 게이트 드라이버에 포함되고 쉬프트 레지스터의 입출력 신호를 이용하여 리셋 신호를 생성하고 공급하는 리셋 회로일 수 있다.

각 클러스터(CT)에 속한 출력 스테이지(ST) 및 캐리 스테이지(CS) 각각은 다수의 클럭(CLKs)을 각각 공급하는 다수의 클럭 라인 중 적어도 어느 하나와 접속된다. 각 클러스터(CT)가 m개 출력 스테이지(ST1~STm)를 포함하는 경우, 다수의 클럭(CLKs)은 m상 이상의 순환 클럭을 포함하고, 각 클러스터(CT)에 m상 이상의 클럭(CLKs)이 공급된다. 각 클러스터(CT)에 속하는 m개의 출력 스테이지(ST1~STm)에는 m상 클럭이, 즉 서로 다른 클럭이 각각 공급되고, m상 클럭은 서로 일부 구간이 오버랩할 수 있다. 각 클러스터(CT)에 속한 캐리 스테이지(CS)에는 m상 클럭과 별개인 캐리 클럭이 공급되거나, 그 클러스터(CT)에 속한 m개 출력 스테이지들(ST1~STm) 중 어느 하나와 동일한 클럭이 공급될 수 있다.

각 클러스터(CT)에 속하는 m개의 출력 스테이지들(ST1~STm)과 하나의 캐리 스테이지(CS) 중 적어도 2개의 스테이지는 Q 노드 및 QB 노드 중 적어도 하나를 공유할 수 있다. 각 클러스터(CT)에 속하는 m개의 출력 스테이지들(ST1~STm) 중 적어도 2개의 스테이지는 QB 노드를 공유할 수 있다. 각 클러스터(CT)에 속하는 캐리 스테이지(CS)는 m개의 출력 스테이지들 중 어느 하나와 Q 노드를 공유할 수 있다.

도 2는 도 1에 도시된 각 스테이지에 적용되는 출력부의 기본 구성을 나타낸 회로도이다.

도 2를 참조하면, 출력부는 Q 노드의 논리 상태에 따라 어느 하나의 클럭(CLKn)을 출력 노드로 출력하는 풀-업 트랜지스터(Tup)와, QB 노드의 논리 상태에 따라 저전위 전압(VSS)을 출력 노드로 출력하는 적어도 1개의 풀-다운 트랜지스터(Tdn)를 구비한다. 풀-업 트랜지스터(Tup)는 Q 노드가 하이 상태일 때 클럭(CLKn)을 출력 노드로 공급하고, 풀-다운 트랜지스터(Tdn)는 Q 노드와 상반되게 동작하는 QB 노드가 하이 상태일 때 저전위 전압(VSS)을 출력 노드로 공급한다.

도 3은 도 1에 도시된 각 클러스터의 제1 실시예에 따른 출력부를 나타낸 회로도이다.

도 3은 한 클러스터(CT1)가 3개의 출력 스테이지(ST1~ST3)와, 1개의 캐리 스테이지(CS1)를 포함한 경우를 예시한 것으로, 출력 스테이지(ST1~ST3) 및 캐리 스테이지(CS1)의 출력부를 나타낸 것이다.

제1 내지 제3 출력 스테이지(ST1~ST3)는 제1 내지 제3 게이트 라인에 스캔 신호(G1~G3)를 각각 출력하고, 제1 캐리 스테이지(CS1)는 다음단 클러스터(CT2)로 제1 캐리 신호(CR1)를 출력한다. 제1 내지 제3 출력 스테이지(ST1~ST3)에는 3상의 제1 내지 제3 클럭(CLK1~CLK3)이 각각 공급되고, 제1 캐리 스테이지(CS1)에는 캐리 클럭(CLKc)이 공급된다.

제1 출력 스테이지(ST1)의 풀-업 트랜지스터(Tup1)는 Q1 노드가 하이 상태일 때 제1 클럭(CLK1)을 출력 노드를 통해 제1 게이트 라인의 스캔 신호(G1)로 출력하고, 제2 출력 스테이지(ST2)의 풀-업 트랜지스터(Tup2)는 Q2 노드가 하이 상태일 때 제2 클럭(CLK2)을 출력 노드를 통해 제2 게이트 라인의 스캔 신호(G2)로 출력하고, 제3 출력 스테이지(ST3)의 풀-업 트랜지스터(Tup3)는 Q3 노드가 하이 상태일 때 제3 클럭(CLK3)을 출력 노드를 통해 제3 게이트 라인의 스캔 신호(G3)로 출력하고, 캐리 스테이지(CS1)의 풀-업 트랜지스터(Tup-C)는 Qr 노드가 하이 상태일 때 캐리 클럭(CLKc)을 출력 노드를 통해 제1 캐리 신호(CR1)로 출력한다.

제1 내지 제3 출력 스테이지(ST1~ST3)의 풀-다운 트랜지스터(Tdn1~Tdn3)는 QB1~QB3 노드가 각각 하이 상태일 때 저전위 전압(VSS0)을 해당 출력 노드를 통해 스캔 신호(G1~G3)로 각각 출력한다. 캐리 스테이지(CS1)의 풀-다운 트랜지스터(Tdn-C)는 QBr 노드가 하이 상태일 때 저전위 전압(VSS1)을 해당 출력 노드를 통해 캐리 신호(CR1)로 출력한다.

한 클러스터(CTI)에 속한 캐리 스테이지(CS1)는 그 클러스터(CT1)에 속한 출력 스테이지(ST1~ST3) 중 적어도 어느 하나와 Qr 노드 및 QBr 노드 중 적어도 하나를 공유하거나, 클럭(CLK3)을 공유할 수 있다.

예를 들면, 도 3에 도시된 바와 같이 한 클러스터(CT1)에 속한 출력 스테이지(ST1~ST3)의 QB1~QB3 노드와, 캐리 스테이지(CS1)의 QBr 노드가 서로 연결될 수 있다.

이와 달리, 도 4에 도시된 바와 같이 한 클러스터(CT1)에 속한 캐리 스테이지(CS1)의 Qr 노드가 인접한 출력 스테이지(ST3)의 Q3 노드를 공유하거나, 캐리 스테이지(CS1)의 QBr 노드가 인접한 출력 스테이지(ST3)의 QB3 노드를 공유하거나, 캐리 스테이지(CS1)의 풀-업 트랜지스터(Tup-C)가 인접한 출력 스테이지(ST3)의 풀-업 트랜지스터(Tup3)에 공급되는 클럭(CLK3)을 공유할 수 있다.

한 클러스터(CT1)에 속한 출력 스테이지(ST1~ST3)에 공급되는 저전위 전압(VSS0)과 캐리 스테이지(CS1)에 공급되는 저전위 전압(VSS1)은 서로 다르거나 같을 수 있고, 서로 같은 경우 동일한 저전위 전원 라인을 서로 공유할 수 있다. 캐리 신호(CR)가 이전단 클러스터의 리셋 신호로 이용될 때 해당 리셋 트랜지스터의 완전한 오프 상태를 위하여, 캐리 신호(CR)의 로우 전압으로 이용되는 저전위 전압(VSS1)이 스캔 신호의 로우 전압으로 이용되는 저전위 전압(VSS0) 보다 낮을 수 있다.

도 5는 도 1에 도시된 한 클러스터의 출력부에 대한 다른 예를 나타낸 회로도이다.

도 5를 참조하면, 한 클러스터(CT1)에 속한 출력 스테이지들(ST1~ST3) 및 캐리 스테이지(CS1)는 각각 적어도 2개의 QB 노드를 구비한다는 점에서 도 3과 차이가 있다. 각 스테이지에 구비된 적어도 2개의 QB노드는 일정 주기마다 교대로 하이 상태로 동작하고, 하이 상태로 동작하지 않는 QB 노드는 로우 상태를 유지한다.

예를 들면, 한 클러스터(CT1)에 속한 제1 출력 스테이지(ST1)의 출력부는 QB11 노드의 제어에 의해 스위칭되는 제1 풀-다운 트랜지스터(Tdn11)와, QB11 노드와 일정 주기마다 교대로 동작하는 QB12 노드의 제어에 의해 스위칭되는 제2 풀-다운 트랜지스터(Tdn12)를 구비한다. 제2 출력 스테이지(ST2)의 출력부는 QB21 노드의 제어에 의해 스위칭되는 제1 풀-다운 트랜지스터(Tdn21)와, QB21 노드와 일정 주기마다 교대로 동작하는 QB22 노드의 제어에 의해 스위칭되는 제2 풀-다운 트랜지스터(Tdn22)를 구비한다. 제3 출력 스테이지(ST3)의 출력부는 QB31 노드의 제어에 의해 스위칭되는 제1 풀-다운 트랜지스터(Tdn31)와, QB31 노드와 일정 주기마다 교대로 동작하는 QB32 노드의 제어에 의해 스위칭되는 제2 풀-다운 트랜지스터(Tdn32)를 구비한다. 캐리 스테이지(CS1)의 출력부는 QBr1 노드의 제어에 의해 스위칭되는 제1 풀-다운 트랜지스터(Tdn-C1)와, QBr1 노드와 일정 주기마다 교대로 동작하는 QBr2 노드의 제어에 의해 스위칭되는 제2 풀-다운 트랜지스터(Tdn-C2)를 구비한다.

한 클러스터(CT1)에 속한 캐리 스테이지(CS1)의 Qr 노드가 인접한 제3 출력 스테이지(ST3)의 Q3 노드를 공유할 수 있다. 캐리 스테이지(CS1)의 풀-업 트랜지스터(Tup-C)는 인접한 제3 출력 스테이지(ST3)의 풀-업 트랜지스터(Tup3)에 공급되는 클럭(CLK3)을 공유하거나, 별개의 캐리 클럭(CLKc)을 입력할 수 있다.

도 6은 도 1에 도시된 한 클러스터의 노드 제어부를 예를 들어 나타낸 회로도이다.

도 6을 참조하면, 한 클러스터(CT1)에 속한 출력 스테이지들(ST1~ST3)과 캐리 스테이지(CS1) 각각은 Q1~Q3 노드 및 Qr 노드를 각각 세트 상태 또는 리셋 상태로 제어하는 노드 제어부를 구비한다. 스테이지들(ST1~ST3, CS1) 각각의 노드 제어부는 세트 신호(Vs(i), i=1, 2, 3)의 제어에 따라 고전위 전압(VD)을 이용하여 Q 노드를 하이 상태로 세트시키는 세트 트랜지스터(Ti1, i=1, 2, 3, 4)와, 리셋 신호(Vrs(i), i=1, 2, 3)의 제어에 따라 저전위 전압(VSS2)을 이용하여 Q 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(Ti2, i=1, 2, 3, 4)를 포함한다. 세트 신호(Vs)는 외부 세트 신호 또는 이전단 클러스터의 캐리 신호를 이용하고, 리셋 신호(Vrs)는 외부 리셋 신호 또는 다음단 클러스터의 캐리 신호를 이용한다. 고전위 전압(VDD)는 게이트 온 전압, 게이트 하이 전압 등으로 표현될 수 있다. VSS2는 VSS1, VSS0와 같거나 높을 수 있다.

구체적으로, 출력 스테이지(ST1)의 노드 제어부는 세트 신호(Vs1)의 제어에 응답하여 고전위 전압(VD)을 Q1 노드로 공급하여 Q1 노드를 하이 상태로 세트시키는 세트 트랜지스터(T11)와, 리셋 신호(Vrs1)의 제어 응답하여 저전위 전압(VSS2)을 Q1 노드로 공급하여 Q1 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(T12)를 구비한다. 출력 스테이지(ST2)의 노드 제어부는 세트 신호(Vs2)의 제어에 응답하여 고전위 전압(VD)을 Q2 노드로 공급하여 Q2 노드를 하이 상태로 세트시키는 세트 트랜지스터(T21)와, 제2 리셋 신호(Vrs2)의 제어 응답하여 저전위 전압(VSS2)을 Q2 노드로 공급하여 Q2 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(T22)를 구비한다. 출력 스테이지(ST3)의 노드 제어부는 세트 신호(Vs3)의 제어에 응답하여 고전위 전압(VD)을 Q3 노드로 공급하여 Q3 노드를 하이 상태로 세트시키는 세트 트랜지스터(T31)와, 리셋 신호(Vrs3)의 제어 응답하여 저전위 전압(VSS2)을 Q3 노드로 공급하여 Q3 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(T32)를 구비한다. 캐리 출력 스테이지(CS1)의 노드 제어부는 세트 신호(Vs3)의 제어에 응답하여 고전위 전압(VD)을 Qr 노드로 공급하여 Qr 노드를 하이 상태로 세트시키는 세트 트랜지스터(T41)와, 리셋 신호(Vrs3)의 제어 응답하여 저전위 전압(VSS2)을 Qr 노드로 공급하여 Qr 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(T42)를 구비한다.

세트 신호(Vs1~Vs3)는 외부 세트 신호 또는 이전단 클러스터로부터의 캐리 신호를 이용할 수 있다. 리셋 신호(Vrs1~Vrs3)는 외부 리셋 신호 또는 다음단 클러스터로부터의 캐리 신호를 이용할 수 있다. 한 클러스터(CT1)에 속한 세트 신호(Vs1~Vs3)는 동일 신호를 이용하거나, 클러스터(CT1)에 속한 리셋 신호(Vrs1~Vrs3)는 동일 신호를 이용할 수 있다. 이 경우, 각 클러스터의 입력 라인 수를 감소시킬 수 있다.

도 7은 도 1에 도시된 한 클러스터의 제2 노드 제어부를 예를 들어 나타낸 회로도이다.

도 7을 참조하면, 한 클러스터(CT1)는 Q 노드의 세트 동작을 원활하게 하기 위하여 QB 노드를 로우 상태로 리셋시키는 QB 리셋부를 구비한다. QB 리셋부는 제어 신호(Vpr)에 응답하여 전원 전압(VSSn)을, 한 클러스터(CT1)에 속한 출력 스테이지들(ST1~ST3)과 캐리 스테이지(CS1)의 QB1~QB3 노드와 QBr 노드에 공통으로 공급하는 리셋 트랜지스터(Tr3)를 구비한다.

제어 신호(Vpr)는 외부 리셋 신호 또는 전단 클러스터로부터의 캐리 신호를 이용할 수 있다. 전원 전압(VSSn)은 로우 레벨을 유지하는 직류 전원의 저전위 전압(VSS3)이거나, 일정 시간마다 하이 레벨과 로우 레벨이 교대로 인가되는 교류 전원이 이용될 수 있다. 적어도 2개 이상의 클러스터가 전원 전압(VSSn)을 공유할 수 있다.

도 8은 도 1에 도시된 쉬프트 레지스터에서 한 스테이지를 예를 들어 나타낸 회로도이다.

도 8에 도시된 스테이지는 도 1에 도시된 각 클러스터(CT)의 출력 스테이지(ST1~STm)와 캐리 스테이지(CS) 각각에 적용되는 것으로, 한 스테이지는 출력부와, 출력부의 Q 노드를 제어하는 제1 노드 제어부와, 출력부의 QB 노드를 제어하는 제2 노드 제어부를 구비한다.

출력부는 Q 노드의 제어에 응답하여 클럭(CLKn)을 출력 노드를 통해 출력하는 풀-업 트랜지스터(Tup)와, QB 노드의 제어에 응답하여 저전위 전압(VSS1)을 출력 노드를 통해 출력하는 풀-다운 트랜지스터(Tdn)를 포함한다. Q 노드가 세트(하이) 상태일 때, 풀-업 트랜지스터(Tup)는 클럭(CLKn)을 출력 노드를 통해 출력하고, QB 노드가 세트(하이) 상태일 때, 풀-다운 트랜지스터(Tdn)는 저전위 전압(VSS1)을 출력 노드를 통해 출력한다.

제1 노드 제어부는 세트 신호(Vs)의 제어에 응답하여 고전위 전압(VD)으로 Q 노드를 하이 상태로 세트시키는 세트 트랜지스터(T1)와, 리셋 신호(Vrs)의 제어에 응답하여 저전위 전압(VSS2)으로 Q 노드를 로우 상태로 리셋시키는 리셋 트랜지스터(T2)를 포함한다.

제2 노드 제어부는 Q 노드와 상반되게 QB 노드를 제어하는 인버터(INV)를 포함한다. 인버터(INV)는 Q 노드가 세트(하이) 상태이면 저전위 전압(VL)으로 QB 노드를 로우 상태로 리셋시키고, Q 노드가 리셋(로우) 상태이면 고전위 전압(VH)으로 QB노드를 하이 상태로 세트시킨다. 인버터(INV)에 공급되는 고전위 전압(VH)은 세트 트랜지스터(T1)에 공급되는 고전위 전압(VD)과 같거나 다를 수 있다. 인버터(INV)에 공급되는 저전위 전압(VL)은 리셋 트랜지스터(T2)에 공급되는 전위 전압(VSS2), 풀-다운 트랜지스터(Tdn)에 공급되는 저전위 전압(VSS1)과 같거나 다를 수 있다.

도 9는 도 8에 도시된 인버터의 다양한 실시예를 나타낸 회로도이다.

도 9(a)에 도시된 인버터는 고전위 전압(VH)의 공급 라인과 QB 노드 사이에 다이오드 구조로 연결된 제1 트랜지스터(Ta)와, Q 노드의 제어에 응답하여 저전위 전압(VL)을 QB 노드로 공급하는 제2 트랜지스터(Tb)를 구비한다.

Q 노드의 로우 상태에 의해 제2 트랜지스터(Tb)가 턴-오프되면, QB 노드는 턴-온된 제1 트랜지스터(Ta)를 통해 고전위 전압(VL)으로 충전되어 세트 상태가 된다. Q 노드의 하이 상태에 의해 제2 트랜지스터(Tb)가 턴-온되면, 다이오드 구조의 제1 트랜지스터(Ta)가 턴-온된 상태라도, QB 노드는 제2 트랜지스터(Tb)를 통해 저전위 전압(VL)으로 방전되어 리셋 상태가 된다. 이를 위하여, 제2 트랜지스터(Tb)가 제1 트랜지스터(Ta) 보다 채널폭이 크게 형성된다.

도 9(b)에 도시된 인버터는 도 9(a)에 도시된 인버터와 대비하여, 제1 트랜지스터(Ta)가 다이오드 구조가 아니라 별개의 제어 신호(CL)에 의해 제어된다는 점에서 차이가 있다. 제어 신호(CL)로는 클럭이 이용될 수 있다.

도 9(c)에 도시된 인버터는 제1 트랜지스터(Ta) 내지 제4 트랜지스터(Td)를 구비한다.

제1 트랜지스터(Ta)는 제어 신호(CL)에 응답하여 고전위 전압(VH)을 A 노드로 공급하고, 제2 트랜지스터(Tb)는 Q 노드의 제어에 응답하여 A 노드로 저전위 전압(VL)을 공급하고, 제3 트랜지스터(Tc)는 A 노드의 제어에 응답하여 QB 노드에 고전위 전압(VH)을 공급하고, 제4 트랜지스터(Td)는 Q 노드의 제어에 응답하여 QB 노드에 저전위 전압(VL)을 공급한다.

Q 노드가 로우 상태일 때, 제2 및 제4 트랜지스터(Tb, Td)가 턴-오프되고, A 노드는 제1 트랜지스터(Ta)가 제어 신호(CL)에 의해 턴-온되면 고전위 전압(VH)을 충전하고, 충전된 A 노드의 제어에 의해 턴-온된 제3 트랜지스터(Tc)를 통해 QB 노드는 고전위 전압(VH)을 충전하여 하이 상태로 세트된다. Q 노드가 하이 상태일 때, 제2 및 제4 트랜지스터(Tb, Td)가 턴-온되고, A 노드는 제1 트랜지스터(Ta)가 제어 신호(CL)에 의해 턴-온되더라도 제2 트랜지스터(Tb)를 통해 저전위 전압(VL)으로 방전되고, 방전된 A 노드의 제어에 의해 제3 트랜지스터(Tc)는 턴-오프되고, QB 노드는 제4 트랜지스터(Td)를 통해 저전위 전압(VL)으로 방전되어 로우 상태로 리셋된다.

도 9(d)에 도시된 인버터는 도 9(c)에 도시된 인버터와 대비하여, 제1 트랜지스터(Ta)가 다이오드 구조라는 점에서 차이가 있다.

도 9(e)에 도시된 인버터는 제2 트랜지스터(Tb), 제5 트랜지스터(Te) 및 커패시터(C)를 구비한다.

커패시터(C)는 어느 하나의 클럭(CLKn)을 QB 노드로 공급한다. 제2 트랜지스터(Tb)는 Q 노드의 제어에 응답하여 QB 노드에 저전위 전압(VL)을 공급한다. 제5 트랜지스터(Te)는 QB 노드의 제어에 응답하여 Q 노드와 출력 노드를 연결시킨다. 클럭(CLKn)은 출력 신호(out)와 오버랩하는 클럭이다.

도 9(f)에 도시된 인버터는 도 9(b)에 도시된 인버터와 비교하여, 제1 트랜지스터(Ta)의 제어 신호(CL)로서 어느 한 클럭(CLK1)이 공급되고, QB 노드와 저전위 전압(VL) 공급 라인 사이에 다른 클럭(CLK2)에 의해 제어되는 제3 트랜지스터(Tc)가 추가로 접속된다는 점에서 차이가 있다. 제3 트랜지스터(Tc)는 다른 클럭(CLK2)의 제어에 응답하여 QB 노드에 저전위 전압(VL)을 공급한다.

도 9(g)에 도시된 인버터는 도 9(f)에 도시된 인버터와 비교하여, 제1 트랜지스터(Ta)가 클럭(CLK1) 입력 라인에 다이오드 구조로 접속된다는 점에서 차이가 있다.

도 9(h)에 도시된 인버터는 도 9(c)에 도시된 인버터와 비교하여, 제1 트랜지스터(Ta)의 제어 신호(CL)로서 어느 한 클럭(CLK1)이 공급되고, 제2 및 제4 트랜지스터(Tb, Td)의 제어 신호로 다른 클럭(CLK2)이 공급된다는 점에서 차이가 있다. 제1 트랜지스터(Ta)는 어느 한 클럭(CLK1)이 하이 상태일 때마다 턴-온되어 A노드를 통해 제3 트랜지스터(T3)를 턴-온시켜서 QB노드를 고전위 전압(VH)으로 충전시키고, 제2 및 제4 트랜지스터(Tb, Td)는 클럭(CLK2)이 하이 상태일 때마다 QB노드를 저전위 전압(VL)으로 방전시킨다.

도 9(i)에 도시된 인버터는 도 9(d)에 도시된 인버터와 비교하여, 제1 및 제3 트랜지스터(Ta, Tc)에 고전위 전압(VH) 대신 클럭(CLKn)이 공급된다는 점에서 차이가 있다.

도 10은 도 8에 도시된 스테이지의 제1 노드 제어부에 추가되는 추가 리셋부의 다양한 예를 나타낸 회로도이다.

도 10(a)에 도시된 추가 리셋부는 리셋 트랜지스터(Tx)를 구비하고, 리셋 트랜지스터(Tx)는 QB 노드의 제어에 응답하여 저전위 전압(VSS2)을 Q 노드에 공급하여 Q 노드를 로우 상태로 리셋시킨다.

도 10(b)에 도시된 추가 리셋부는 제1 내지 제3 리셋 트랜지스터(Tx1~Tx3)를 구비한다. 제1 및 제2 리셋 트랜지스터(Tx1, Tx2)는 Q 노드와 저전위 전압(VSS2) 공급 라인 사이에 직렬 접속되고, QB 노드에 의해 공통 제어되어 저전위 전압(VSS2)을 Q 노드에 공급한다. 제3 리셋 트랜지스터(Tx3)는 Q 노드의 제어에 응답하여 제1 및 제2 리셋 트랜지스터(Tx1, Tx2) 사이의 노드에 고전위 전압(VD)을 공급한다.

Q 노드가 하이 상태이고 QB 노드가 로우 상태일 때, 제1 및 제2 리셋 트랜지스터(Tx1, Tx2)는 턴-오프되어 Q 노드가 하이 상태로 플로팅을 유지하게 한다. QB 노드가 하이 상태일 때, 제1 및 제2 리셋 트랜지스터(Tx1, Tx2)는 턴-온되어 Q 노드에 저전위 전압(VSS2)을 공급함으로써 Q 노드가 리셋 상태를 유지하게 한다.

제3 리셋 트랜지스터(Tx3)는 Q 노드가 하이 상태이고, QB 노드가 로우 상태일 때 턴-온되어 고전위 전압(VD)을 제1 및 제2 리셋 트랜지스터(Tx1, Tx2)의 접속점, 즉 제1 리셋 트랜지스터(Tx1)의 소스 전극 및 제2 리셋 트랜지스터(Tx2)의 드레인 전극에 공급한다. 이에 따라, 제1 리셋 트랜지스터(Tx1)의 임계 전압이 네거티브 값으로 이동하더라도, 제1 리셋 트랜지스터(Tx1)가 턴-오프일 때 제1 리셋 트랜지스터(Tx1)의 게이트-소스 간 전압은 항상 상기 임계 전압보다 더 낮은 값을 갖게 되므로, 제1 리셋 트랜지스터(Tx1)는 완전한 턴-오프된 상태를 유지할 수 있다.

최근, 아몰퍼스 실리콘(Amorphous Silicon) 트랜지스터 보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) 트랜지스터 보다 저온 공정으로 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) 트랜지스터(이하 산화물 트랜지스터)가 표시 장치에 적용되고 있으나, 산화물 트랜지스터는 빛에 민감하여, 빛이 인가되는 시간의 경과에 따라 임계 전압(Vth)이 가변하는 약점을 갖고 있다. 그러나, 빛 인가로 인하여 제1 리셋 트랜지스터(Tx1)의 임계 전압이 네거티브 값으로 이동하더라도, 제1 리셋 트랜지스터(Tx1)가 턴-오프일 때 제3 리셋 트랜지스터(Tx3)에 의해 제1 리셋 트랜지스터(Tx1)의 소스 전압은 게이트 전압 보다 높으므로, 제1 리셋 트랜지스터(Tx1)는 완전한 턴-오프된 상태를 유지할 수 있다.

이에 따라, Q 노드가 하이(세트) 상태일 때 누설 전류를 방지하여 하이(세트) 상태를 안정적으로 유지할 수 있다. 고전위 전압(VD) 대신 다른 직류 전압이 인가될 수 있다.

도 11은 도 1에 도시된 쉬프트 레지스터에서 다른 실시예에 따른 스테이지를 예를 들어 나타낸 회로도이다.

도 11에 도시된 한 스테이지는, 도 8에 도시된 스테이지와 대비하여, 세트 트랜지스터(T1), 리셋 트랜지스터(T2; 제1 리셋 트랜지스터), 풀-업 트랜지스터(Tup)는 동일하고, QB 노드 및 풀-다운 트랜지스터(Tdn) 대신, QB1 및 QB2 노드에 의해 각각 제어되는 제1 및 제2 풀-다운 트랜지스터(Tdn1, Tdn2)를 구비하고, 인버터(INV) 대신 제1 및 제2 인버터(INV1, INV2)를 구비하며, QB1 및 QB2 노드에 의해 각각 제어되어 Q 노드를 리셋시키는 제2 및 제3 리셋 트랜지스터(T3, T4)를 추가로 구비한다는 점에서 차이가 있다.

QB1 및 QB2 노드는 일정 주기마다, 예를 들면 적어도 한 프레임마다 교대로 동작하고, 동작하지 않는 QB 노드는 로우를 유지한다.

제1 풀-다운 트랜지스터(Tdn1)는 QB1 노드가 하이 상태일 때 턴-온되어 저전위 전압(VSS1)을 출력 노드를 통해 출력한다.

제2 풀-다운 트랜지스터(Tdn1)는 QB1 노드와 일정 주기마다 교대로 동작하는 QB2가 하이 상태일 때 턴-온되어 저전위 전압(VSS1)을 출력 노드를 통해 출력한다.

제1 인버터(INV1)는 Q 노드가 하이 상태일 때 저전위 전압(VL)을 이용하여 QB1 노드를 로우 상태가 되게 하고, Q 노드가 로우 상태일 때 제1 전원 전압(VH1)을 이용하여 QB1 노드를 하이 상태가 되게 한다.

제2 인버터(INV2)는 Q 노드가 하이 상태일 때 저전위 전압(VL)을 이용하여 QB2 노드를 로우 상태가 되게 하고, Q 노드가 로우 상태일 때 제2 전원 전압(VH2)을 이용하여 QB2 노드를 하이 상태가 되게 한다.

제1 전원 전압(VH1)과 제2 전원 전압(VH2)는 일정 주기마다 교대로 하이 전압과 로우 전압을 반복하는 교류 전압이다.

제2 리셋 트랜지스터(T3)는 QB1 노드가 하이 상태일 때 저전위 전압(VSS3)을 공급하여 Q 노드를 로우(리셋) 상태로 유지시킨다.

제3 리셋 트랜지스터(T4)는 QB2 노드가 하이 상태일 때 저전위 전압(VSS3)을 공급하여 Q 노드를 로우(리셋) 상태로 유지시킨다.

저전위 전압 VSS1, VSS2, VSS3, VL은 같거나 서로 다를 수 있다.

저전위 전압이 서로 다른 경우, VSS2>VSS1, 또는 VSS2>VSS3 일 수 있으며, VSS3는 VL보다 크거나 같을 수 있다. 보통 VSS는 음으로 표현되므로, VSS2>VSS1 이더라도 abs(VSS2) < abs(VSS3)의 관계가 된다 (abs는 절대값). VSS1이 리셋 신호(Vrs)로 이용되는 캐리 신호의 로우 전압일 때, VSS2 보다 작으면 제1 리셋 트랜지스터(T2)가 완전한 오프 상태가 되어 제1 리셋 트랜지스터(T2)를 통한 Q 노드의 전류 누설을 방지할 수 있다. VSS3가 VSS2 보다 낮으면 제2 및 제3 리셋 트랜지스터(T3, T4)가 제1 리셋 트랜지스터(T2) 보다 더 낮은 전압으로 Q 노드를 로우(리셋) 상태로 유지시킬 수 있다. VL이 VSS3 보다 낮으면 QB1, QB2 노드에 VL이 로우 전압으로 공급될 때, 제3 및 제4 트랜지스터(T3, T4)가 완전한 오프 상태가 되어 제2 및 제3 리셋 트랜지스터(T3, T4)를 통한 Q 노드의 전류 누설을 방지할 수 있다.

도 12는 본 발명의 실시예에 따른 쉬프트 레지스터를 대표하는 한 클러스터를 나타낸 회로도이다.

도 12에 도시된 클러스터(CT)는 3개의 출력 스테이지(ST1~ST3)와 1개의 캐리 스테이지(CS)를 구비한다.

출력 스테이지(ST1~ST3)와 캐리 스테이지(CS) 각각은 해당 Q노드 및 해당 QB 노드에 의해 각각 제어되는 풀-업 트랜지스터(Tup)와 풀-다운 트랜지스터(Tdn)를 구비하는 출력부(Tup, Tdn)와, 해당 Q노드를 제어하는 제1 노드 제어부(Ts, Tr1~Tr4)를 구비한다. 제1 노드 제어부(Ts, Tr1~Tr4)는 세트부인 세트 트랜지스터(Ts)와, 제1 리셋부인 제1 리셋 트랜지스터(Tr1), 제2 내지 제4 리셋 트랜지스터(Tr2~Tr4)를 포함하는 제2 리셋부(RS2)를 구비한다.

출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)의 각 출력부(Tup, Tdn)에서, 풀-업 트랜지스터(Tup)는 해당 Q 노드의 논리 상태에 따라 어느 하나의 클럭(CLK)을 해당 출력 노드를 통해 출력하고, 풀-다운 트랜지스터(Tdn)는 해당 QB 노드의 논리 상태에 따라 저전위 전압(VSS2 또는 VSS1)을 해당 출력 노드를 통해 출력한다. 캐리 스테이지(CR)의 풀-다운 트랜지스터(Tdn)에 공급되는 저전위 전압(VSS2)은 출력 스테이지(ST1~ST3) 각각의 풀-다운 트랜지스터(Tdn)에 공급되는 저전위 전압(VSS1)과 같거나 낮을 수 있다.

출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)의 각 제1 노드 제어부(Ts, Tr1~Tr4)에서, 세트부인 세트 트랜지스터(Ts)는 세트 신호(Vs)의 논리 상태에 따라 고전위 전압(VD)을 해당 Q 노드로 공급하여 해당 Q 노드를 세트시키고, 제1 리셋부인 제1 리셋 트랜지스터(Tr1)는 리셋 신호(Vrs)의 논리 상태에 따라 저전위 전압(VSS1)을 해당 Q 노드로 공급하여 해당 Q 노드를 리셋시킨다. 출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)는 동일한 세트 신호(Vs)를 입력받고, 동일한 리셋 신호(Vrs)를 입력받는다. 세트 신호(Vs)로는 외부 신호나 이전단 클러스터로부터의 캐리 신호가 이용될 수 있고, 리셋 신호(Vrs)로는 외부 신호나 다음단 클러스터로부터의 캐리 신호가 이용될 수 있다.

각 제1 노드 제어부(Ts, Tr1~Tr4)에서, 제2 리셋부(RS2)는 제2 내지 제4 리셋 트랜지스터(Tr2~Tr4)를 구비하며, 제2 리셋부(RS2)의 리셋 트랜지스터들(Tr2~Tr4)은 전술한 도 10(b)에 도시된 리셋 트랜지스터들(Tx1~Tx3)에 각각 대응함을 알 수 있다. 제2 및 제3 리셋 트랜지스터(Tr2, Tr3)는 해당 QB 노드의 논리 상태에 따라 저전위 전압(VSS2)을 해당 Q 노드에 공급하여 해당 Q 노드를 로우 상태로 리셋시킨다. 제4 리셋 트랜지스터(Tr4)는 해당 Q 노드의 논리 상태에 따라 고전위 전압(VD)을 제2 및 제3 리셋 트랜지스터(Tr2, Tr3) 사이에 접속된 노드에 공급한다. 해당 Q 노드가 하이 상태이고 해당 QB 노드가 로우 상태일 때, 제4 리셋 트랜지스터(Tr4)가 제2 리셋 트랜지스터(Tr2)의 소스 전극에 게이트 전극(QB 노드) 보다 높은 전압(VD)을 인가하여 제2 리셋 트랜지스터(Tr2)가 완전하게 턴-오프되게 한다.

또한, 도 12에 도시된 출력 스테이지(ST1~ST3) 및 캐리 스테이지(CS) 중 어느 하나의 스테이지는 어느 하나의 Q 노드와 상반되게 QB 노드(QB1~QB3, QBr)를 제어하는 인버터(INV)와, QB 노드(QB1~QB3, QBr)를 리셋시키는 제3 리셋부인 제5 리셋 트랜지스터(Tr5)를 구비하는 제2 노드 제어부(INV, Tr5)를 더 구비한다.

제2 노드 제어부(INV, Tr5)는 출력 스테이지(ST1~ST3) 중 어느 하나의 Q 노드와 접속되고, 한 클러스터(CT)에 속하는 출력 스테이지(ST1~ST3) 및 캐리 스테이지(CS)의 QB 노드(QB1~QB3, QBr)와 공통 접속된다. 다시 말하여, 한 클러스터(CT)에 속하는 3개의 출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)는 각각의 Q 노드(Q1~Q3, Qr)는 서로 분리된 구조를 갖는 반면, 각각의 QB 노드(QB1~QB3, QBr)는 서로 연결되어 있다.

예를 들면, 제2 노드 제어부(INV, Tr5)는 도 12에 도시된 바와 같이 캐리 스테이지(CS)와 인접한 제3 출력 스테이지(ST3)에 위치하여, 제3 출력 스테이지(ST3)의 Q3 노드 및 QB3 노드와 접속되고, 제1 및 제2 출력 스테이지(ST1, ST2)의 QB1 노드 및 QB2 노드와 캐리 스테이지(CS)의 QBr 노드는 제3 출력 스테이지(ST3) QB3 노드에 연결된다. 그러나, 제2 노드 제어부(INV, Tr5)는 제1 출력 스테이지(ST1)의 Q1 노드 또는 제2 출력 스테이지(ST2)의 Q2 노드와 접속될 수 있다.

인버터(INV)는 제3 출력 스테이지(ST3)의 Q3 노드의 논리 상태에 따라 QB3 노드를 Q3 노드와 상반된 논리 상태가 되게 하는 것으로, 전술한 도 9(d)에 도시된 제1 내지 제4 트랜지스터(Ta~Td)를 구비한다.

Q3 노드가 하이 상태일 때, 턴-온된 제1 및 제2 트랜지스터(Ta, Tb)에 의해 A노드에 저전위 전압(VL=VSS3)이 공급되어 제3 트랜지스터(Tc)가 턴-오프되고, 턴-온된 제4 트랜지스터(Td)를 통해 QB3 노드에 저전위 전압(VL=VSS3)이 공급되므로, QB3 노드는 로우 상태로 리셋된다. Q3 노드가 로우 상태일 때, 제2 및 제4 트랜지스터(Tb, Td)가 턴-오프되고, 제1 및 제3 트랜지스터(Ta, Tc)가 턴-온되므로, 턴-온된 제3 트랜지스터(Tc)를 통해 QB3 노드에 고전위 전압(VH)이 공급되므로, QB3 노드는 하이 상태로 세트된다.

제3 리셋부인 제5 리셋 트랜지스터(Tr5)는 세트 신호(Vs)의 논리 상태에 따라 QB3 노드에 저전위 전압(VSS3=VL)을 공급하여, Q 노드가 세트 트랜지스터(Ts)에 의해 하이 상태로 세트될 때, QB3 노드를 로우 상태로 리셋시킨다.

도 12에 도시된 클러스터(CT)에서 어느 하나의 출력 스테이지(ST3)는 풀-업 트랜지스터(Tup)의 게이트 전극인 Q3 노드와, 풀-업 트랜지스터(Tup)의 소스 전극인 출력 노드 사이에 접속되어, 클럭(CLK3)의 하이 상태에 따라 Q3 노드의 전압을 부트스트랩핑시켜서 증폭시키는 제1 커패시터(C1)를 추가로 구비할 수 있다.

또한, 어느 하나의 출력 스테이지(ST3)는 인버터(INV)에서 출력 트랜지스터인 제3 트랜지스터(Tc)의 게이트 전극인 A 노드와, 제3 트랜지스터(Tc)의 소스 전극인 인버터(INV)의 출력 노드(QB3) 사이에 접속되어, 고전위 전압(VH)에 따라 A 노드의 전압을 부트스트랩핑시켜서 증폭시키는 제2 커패시터(C2)를 추가로 구비할 수 있다. 제2 커패시터(C2)는 Q3 노드의 전압이 하이에서 로우로 천이되는 구간에서 제2 트랜지스터(Tb)을 통한 A 노드의 전압 강하를 억제한다. 따라서, 제2 커패시터(C2)가 A 노드의 전압을 상승시켜서 QB3 노드에 고전위 전압(VH)이 안정적으로 인가되므로 풀-다운 트랜지스터(Tdn)는 안정적인 로우 전압을 출력할 수 있다. 제2 커패시터(C2)에 의한 QB3 노드의 안정화는 제3 트랜지스터(Tc)의 임계 전압이 커졌을 때 더욱 효과적이다.

또한, 어느 하나의 출력 스테이지(ST3)는 제2 리셋부(RS2)에서 제2 리셋 트랜지스터(Tr2)의 소스 전극과 저전위 전압(VSS2) 공급 라인 사이에 접속되어, 제4 트랜지스터(Tr4)를 통해 제2 리셋 트랜지스터(Tr2)의 소스 전극에 공급된 고전위 전압(VD)을 안정적으로 유지시키는 제3 커패시터(C3)를 추가로 구비한다.

또한, 캐리 스테이지(CR)는 풀-업 트랜지스터(Tup)의 게이트 전극인 Qr 노드와, 풀-업 트랜지스터(Tup)의 소스 전극인 출력 노드 사이에 접속되어, 클럭(CLKc)의 하이 상태에 따라 Qr 노드의 전압을 부트스트랩핑시켜서 증폭시키는 제4 커패시터(C4)를 추가로 구비할 수 있다.

한 클러스터(CT)에 속한 출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)는 동일한 세트 신호(Vs)에 응답하는 세트 트랜지스터(Ts)에 의해 Q노드(Q1~Q3, Qr)가 모두 하이 상태로 세트된다. Q노드(Q1~Q3, Qr)의 세트 구간에서, 제1 출력 스테이지(ST1)의 풀-업 트랜지스터(Tup)은 제1 클럭(CLK1)을 스캔 신호(G1)로 출력하고, 제2 출력 스테이지(ST2)의 풀-업 트랜지스터(Tup)은 제2 클럭(CLK2)을 스캔 신호(G2)로 출력하고, 제3 출력 스테이지(ST3)의 풀-업 트랜지스터(Tup)은 제3 클럭(CLK3)을 스캔 신호(G3)로 출력하며, 캐리 스테이지(CR)의 풀-업 트랜지스터(Tup)은 캐리 클럭(CLKc)을 캐리 신호(CR)로 출력한다. Q노드(Q1~Q3, Qr)가 세트 상태일 때 제5 리셋 트랜지스터(Tr5) 및 인버터(INV)에 의해 QB 노드(QB1, QB2, QB3, QBr)는 리셋 상태가 된다.

그 다음, 한 클러스터(CT)에 속한 출력 스테이지(ST1~ST3)와 캐리 스테이지(CS)는 동일한 리셋 신호(Vrs)에 응답하는 제1 리셋 트랜지스터(Tr1)에 의해 Q 노드(Q1~Q3, Qr)가 모두 로우 상태로 리셋되고, 이에 따라 서로 연결된 QB 노드(QB1, QB2, QB3, QBr)는 인버터(INV)에 의해 하이 상태로 세트된다. QB 노드(QB1, QB2, QB3, QBr)의 세트 구간에서, 출력 스테이지(ST1~ST3)의 풀-다운 트랜지스터(Tdn)는 저전위 전압(VSS1)을 스캔 신호(G1~G3)로 각각 출력하고, 캐리 스테이지(CS)의 풀-다운 트랜지스터(Tdn)는 저전위 전압(VSS2)을 캐리 신호(CR)로 출력한다. QB 노드(QB1, QB2, QB3, QBr)가 세트 상태일 때 제2 리셋부(RS2)에 의해 Q노드(Q1~Q3, Qr)는 리셋 상태를 유지한다. 이러한 QB 노드(QB1, QB2, QB3, QBr)의 리셋 구간은 세트 신호(Vs)가 하이 상태가 되기 이전까지 유지된다.

본 발명의 실시예에 따른 쉬프트 레지스터는 산화물 트랜지스터로 구성될 수 있다.

본 발명의 실시예에 따른 쉬프트 레지스터는 도 12와 같이 간단한 구성을 가지므로 OLED 표시 장치 등과 같이 복합 파형을 필요로 하는 표시 장치에 내장 드라이버로 적용될 수 있다. 다시 말하여, 본 발명의 실시예에 따른 OLED 표시 장치는 도 12에 도시된 쉬프트 레지스터를 표시 패널에 내장되는 GIP형 게이트 드라이버로 적용하여 표시 패널의 게이트 라인들을 복합 파형으로 구동할 수 있으며, 회로 구성이 단순하므로 네로우 베젤(narrow bazel) 구현에도 적합하다.

도 13은 도 12에 도시된 쉬프트 레지스터의 구동 파형도를 예를 들어 나타낸 것으로, OLED 표시 장치를 포함한 평판 표시 장치에서 게이트 라인의 구동에 필요한 신호를 예를 들어 나타낸 것이다.

도 12와 같이 한 클러스터(CT)가 3개의 출력 스테이지(ST1~ST3)와 1개의 캐리 스테이지(CS)를 포함하는 경우, 클럭은 도 13과 같이 서로 다른 위상을 갖고 순환되는 3상 클럭(CLK1~CLK3)과 캐리 클럭(CLKc)을 포함한다. 3상 클럭(CLK1~CLK3)은 3개 출력 스테이지(ST1~ST3)의 풀-업 트랜지스터(Tup)에 각각 공급되고, 캐리 클럭(CLKc)은 캐리 스테이지(CS)의 풀-업 트랜지스터(Tup)에 공급된다.

3상 클럭(CLK1~CLK3) 각각은 각 클러스터(CT)에 속한 출력 스테이지들(ST1~ST3)에서 각각 스캔 신호로 출력되는 구간, 즉 클럭 출력 구간(A)을 포함하고, 그 클럭 출력 구간(A)은 반복된다. 각 클럭 출력 구간(A)은 제1 구간(A1)에 속하는 제1 펄스(P1)와, 제2 구간(A2)에 속하는 제2 펄스(P2)로 이루어진 복합 파형 형태를 갖는다. 3상 클럭(CLK1~CLK3)의 한 출력 구간(A)에서, 제1 구간(A1)에 속하는 제1 펄스들(P1)은 서로 오버랩하고, 제2 구간(A2)에 속하는 제2 펄스들(P2)은 서로 오버랩하지 않거나, 인접한 제2 펄스들(P2)은 서로 부분적으로 오버랩할 수 있다. 캐리 클럭(CLKc)의 펄스들은 3상 클럭(CLK1~CLK3)과 오버랩하지 않거나 부분적으로 오버랩할 수 있다.

표시 장치의 게이트 라인들에 공급되는 스캔 신호들(G1~G9, ...)은 각각 해당 클럭 출력 구간(A)에서 3상 클럭(CLK1~CLK3) 중 어느 하나가 출력되는 것이므로, 해당 클럭 출력 구간(A)에서 제1 구간(A1)에 속하는 제1 스캔 펄스(SP1)와, 제2 구간(A2)에 속하는 제2 스캔 펄스(SP2)로 이루어진 복합 파형 형태를 갖는다. 각 클러스터(CT)에 의해 게이트 라인들이 3개씩 그룹핑되어 구동되고, 각 클럭 출력 구간(A)에서 해당 그룹의 3개 게이트 라인에 3상 클럭(CLK1~CLK3)이 각각 출력된다. 각 그룹의 클럭 출력 구간(A)은 다른 그룹의 클럭 출력 구간(A)과 오버랩하지 않는다. 각 클럭 출력 구간(A) 중 제1 구간(A1)에서 해당 그룹의 3개 게이트 라인에 제1 스캔 펄스(SP1)가 동시에 각각 공급되어 해당 그룹의 게이트 라인들이 동시에 구동된다. 각 출력 구간(A) 중 제2 구간(A2)에서 해당 그룹의 3개 게이트 라인에 제2 스캔 펄스(SP2)가 순차 공급되어 해당 그룹의 게이트 라인들이 순차 구동된다. 제2 구간(A2)에서 제2 스캔 펄스(SP2)는 도 13과 같이 해당 그룹의 다른 제2 스캔 펄스(SP2)와 서로 오버랩하지 않거나, 적어도 일부가 오버랩할 수 있으며, 제2 구간(A2)에서 동시에 구동되는 게이트 라인은 3개 미만일 수 있다.

예를 들면, 도 13에 도시된 첫번째 클럭 출력 구간(A)에서 도 12에 도시된 클러스터(CT)의 Q 노드(Q1, Q2, Q3, Qr)가 세트 상태가 됨으로써, 제1 출력 스테이지(ST1)의 풀-업 트랜지스터(Tup)는 제1 클럭(CLK1)을 제1 스캔 신호(G1)로 출력하고, 제2 출력 스테이지(ST2)의 풀-업 트랜지스터(Tup)는 제2 클럭(CLK2)을 제2 스캔 신호(G2)로 출력하고, 제3 출력 스테이지(ST3)의 풀-업 트랜지스터(Tup)는 제3 클럭(CLK3)을 제3 스캔 신호(G3)로 출력하며, 캐리 스테이지(CS)의 풀-업 트랜지스터(Tup)는 캐리 클럭(CLKc)을 제1 캐리 신호(도시하지 않음)로 출력한다.

OLED 표시 장치를 구성하는 다수의 픽셀들 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED 소자와, OLED 소자를 독립적으로 구동하는 픽셀 구동 회로를 구비한다. 픽셀 구동 회로는 기본적으로 스캔 펄스에 응답하여 데이터 신호를 커패시터에 충전시키는 스위칭 트랜지스터와, 커패시터에 충전된 전압에 비례하는 구동 전류를 공급하여 OLED 소자를 구동하는 구동 트랜지스터를 포함한다. 또한, 픽셀 구동 회로는 구동 트랜지스터의 게이트 및 소스 중 적어도 하나를 리셋시키는 리셋 트랜지스터나, 컨트라스트 향상을 위하여 OLED 소자의 발광 기간을 제어하는 발광 제어 트랜지스터나, 구동 전류의 편차를 유발하는 구동 트랜지스터의 임계 전압을 센싱하여 보상하는 센싱 트랜지스터 등을 추가로 포함한다.

이로 인하여, OLED 표시 장치는 다수의 트랜지스터를 포함하는 픽셀 구동 회로를 구동하기 위하여, 도 13에 도시된 바와 같이 각 게이트 라인에서 서로 다른 펄스폭을 갖는 스캔 펄스들(SP1, SP2)이 조합된 복합 파형이 필요한 경우가 있다.

한편, 도 14와 같이, 3상 클럭(CLK1~CLK3)의 각 클럭 출력 구간(A)에서 제1 구간(A1)에 속한 펄스와 제2 구간(A2)에 속한 펄스가 연결되어 공급됨으로써, 해당 클럭 출력 구간(A)에서 게이트 라인들에 각각 공급되는 스캔 신호(G1~G9, ...)도 제1 구간(A1)에 속한 스캔펄스와 제2 구간(A2)에 속한 스캔펄스가 연결된 형태로 공급될 수 있다. 이 결과, 각 클럭 출력 구간(A)에서 해당 그룹의 게이트 라인들에 각각 공급되는 스캔 신호들(G1~G3)은 순차적으로 증가된 펄스폭을 갖을 수 있다.

도 15 및 도 16은 도 12에 도시된 쉬프트 레지스터를 이용하여 도 14에 도시된 구동 파형을 시뮬레이션한 결과를 나타낸 도면이다.

도 15 및 도 16를 참조하면, 도 15(a)와 같이 순차적으로 증가된 펄스폭을 갖는 3상 클럭(CLK1~CLK3)과, 2상 캐리 클럭(CLKc1, CLKc2)과, 리셋 신호(Vrs)을 이용하여 도 12에 도시된 클러스터(CT)를 3개 포함하는 쉬프트 레지스터를 구동한 결과, 도 15(b) 및 도 16과 같이 순차적으로 제1 클러스터에서 3상 클럭(CLK1~CLK3)을 각각 이용한 제1 내지 제3 스캔 신호(G1~G3)와, 제1 캐리 클럭(CLKc1)을 이용한 제1 캐리 신호(CR1)가 출력되고, 제2 클러스터에서 3상 클럭(CLK1~CLK3)을 각각 이용한 제4 내지 제6 스캔 신호(G4~G6)와, 제2 캐리 클럭(CLKc2)를 이용한 제2 캐리 신호(CR2)가 출력되며, 제3 클러스터에서 3상 클럭(CLK1~CLK3)을 각각 이용한 제7 내지 제9 스캔 신호(G7~G9)와, 제1 캐리 클럭(CLKc1)을 이용한 제3 캐리 신호(CR3)가 출력됨을 알 수 있다.

이와 같이, 본 발명에 따른 쉬프트 레지스터는 서로 다른 펄스폭의 복합 파형을 출력하면서도 기본 쉬프트 레지스터를 바탕으로 구성된 단순한 구조를 가지므로 신뢰성을 향상시킬 수 있을 뿐만 아니라 OLED 표시 장치 등과 같이 복합 파형을 필요로 하는 표시 장치에 내장 드라이버로 구현되기에 적합하다.

본 발명에 따른 쉬프트 레지스터를 이용한 표시 장치는 쉬프트 레지스터를 표시 패널에 내장되는 GIP형 게이트 드라이버로 적용하여 표시 패널의 게이트 라인들을 복합 파형으로 구동할 수 있으며, 회로 구성이 단순하므로 네로우 베젤 구현에도 적합하다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.

CT1, CT2: 클러스터 ST1~ST3: 출력 스테이지
CS1, CS2, CS: 캐리 스테이지 CR1~ CR3, CR: 캐리 신호
G1~Gm: 스캔 신호 VSS0~VSS3, VL: 저전위 전압
VD, VH: 고전위 전압 INV: 인버터
CLKs, CLK1~CLK3, CLKc, CLKc1, CLKc2: 클럭
Vs, Vs1~Vs3: 세트 신호 Vrs, Vrs1~Vrs3: 리셋 신호

Claims (8)

1. 다수의 클러스터를 포함하는 쉬프트 레지스터에 있어서,
   상기 다수의 클러스터 각각은 다수의 출력 신호를 각각 출력하는 다수의 출력 스테이지와, 캐리 신호를 출력하는 하나의 캐리 스테이지를 포함하고,
   상기 각 클러스터에 속한 다수의 출력 스테이지와 캐리 스테이지 각각은,
   제1 노드와 제2 노드의 논리 상태에 따라 클럭 또는 제1 저전압을 출력으로 발생시키는 출력부와,
   이전단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 세트 신호와, 다음단 클러스터로부터 출력된 캐리 신호이거나 외부로부터 공급된 리셋 신호에 따라 상기 제1 노드를 세트 상태로 세트시키거나, 리셋 상태로 리셋시키는 제1 노드 제어부를 포함하고,
   상기 각 클러스터에 속한 다수의 출력 스테이지와 캐리 스테이지 중 어느 하나의 스테이지에만, 자신의 제1 노드와 상반되게 자신의 제2 노드를 제어하는 인버터를 포함하는 제2 노드 제어부가 배치되고,
   상기 인버터는 상기 다수의 출력 스테이지와 캐리 스테이지 각각의 제2 노드와 공통 접속되는 것을 특징으로 하는 쉬프트 레지스터.
2. 청구항 1에 있어서
   상기 제1 노드 제어부는
   상기 세트 신호의 제어에 따라 제1 고전압을 상기 제1 노드로 공급하는 세트 트랜지스터와, 상기 리셋 신호의 제어에 따라 제2 저전압을 상기 제1 노드로 공급하는 제1 리셋 트랜지스터를 포함하거나,
   상기 세트 트랜지스터 및 제1 리셋 트랜지스터와 함께, 상기 제2 노드의 제어에 따라 제3 저전압을 상기 제1 노드로 공급하는 리셋부를 추가로 포함하고,
   상기 리셋부는
   상기 제2 노드의 제어에 따라 상기 제3 저전압을 상기 제1 노드로 공급하는 제2 리셋 트랜지스터를 포함하거나,
   상기 제2 리셋 트랜지스터와 함께, 상기 제2 리셋 트랜지스터와 직렬 연결되어 상기 제2 노드의 제어에 따라 상기 제3 저전압을 상기 제2 리셋 트랜지스터로 공급하는 제3 리셋 트랜지스터와, 상기 제1 노드의 제어에 따라 상기 제2 및 제3 리셋 트랜지스터 사이의 접속점에 상기 고전압을 공급하는 제4 리셋 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
3. 청구항 2에 있어서,
   상기 인버터는 상기 제1 노드의 제어에 따라 제2 고전압 또는 제4 저전압을 상기 제2 노드로 공급하고,
   상기 제2 노드 제어부는 상기 세트 신호의 제어에 따라 상기 제4 저전압을 상기 제2 노드로 공급하는 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
4. 청구항 3에 있어서,
   상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지의 상기 제1 노드는 서로 분리되고,
   상기 각 클러스터에 속한 출력 스테이지들 및 캐리 미 스테이지에 공급되는 세트 신호는 서로 동일하거나 서로 다르고,
   상기 각 클러스터에 속한 출력 스테이지들 및 캐리 스테이지에 공급되는 리셋 신호는 서로 동일하거나 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
5. 청구항 3에 있어서,
   상기 제1 및 제2 고전압은 서로 동일하거나 서로 다르고,
   상기 제1 내지 제4 저전압은 서로 동일하거나 서로 다르며,
   상기 각 클러스터에 속한 출력 스테이지의 출력부에 공급되는 제1 저전압과, 그 클러스터에 속한 캐리 스테이지의 출력부에 공급되는 제1 저전압은 서로 동일하거나 다른 것을 특징으로 하는 쉬프트 레지스터.
6. 청구항 1에 있어서,
   상기 각 클러스터가 m(m은 자연수)개의 출력 스테이지를 포함할 때,
   상기 클럭은 적어도 m상의 순환 클럭을 포함하고,
   상기 m개의 출력 스테이지에 상기 m상 클럭이 각각 공급되고,
   상기 캐리 스테이지에는 상기 m상 클럭 중 어느 하나와 동일한 클럭이 공급되거나, 상기 m상과 다른 위상의 캐리 클럭이 공급되며,
   상기 m상 클럭 각각은 제1 구간 및 제2 구간을 포함하는 클럭 출력 구간이 반복되며, 각 클럭 출력 구간에서 복수의 펄스를 포함하거나, 상기 각 클럭 출력 구간에서 상기 m상 클럭은 서로 다른 펄스폭을 갖는 것을 특징으로 하는 쉬프트 레지스터.
7. 청구항 6에 있어서,
   상기 m상 클럭은 상기 제1 구간에서 서로 오버랩하는 제1 펄스를 각각 포함하고, 상기 제2 구간에서 서로 오버랩하지 않거나 인접한 클럭과 일부 오버랩하는 제2 펄스를 각각 포함하여,
   상기 각 클러스터에 속한 다수의 출력 스테이지 각각은 그 클러스터에 대응하는 클럭 출력 구간에서 상기 제1 및 제2 펄스를 포함하는 서로 다른 클럭을 출력하고,
   상기 각 클러스터에 속한 캐리 스테이지는 상기 클럭 출력 구간에서 상기 제1 및 제2 펄스와 오버랩하지 않는 캐리 클럭을 출력하는 것을 특징으로 하는 쉬프트 레지스터.
8. 청구항 1 내지 7 중 어느 한 청구항에 기재된 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동하는 것을 특징으로 하는 표시 장치.

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