KR101992908B1 - 쉬프트 레지스터 - Google Patents
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Abstract
본 발명은 복합 파형의 스캔펄스를 출력할 수 있는 쉬프트 레지스터에 관한 것으로, A-스캔펄스 및 B-스캔펄스로 구성된 k개(k는 1보다 큰 자연수)의 복합펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 적어도 어느 하나의 스테이지가, 외부로부터의 A-제어신호에 따라 A-세트 노드의 전압 및 적어도 하나의 A-리세트 노드의 전압을 제어하고, 그리고 상기 A-세트 노드의 전압, 상기 적어도 하나의 A-리세트 노드의 전압 및 어느 하나의 A-클럭펄스에 근거하여 A-캐리펄스를 생성하는 k개의 A-서브 스테이지들; 외부로부터의 B-제어신호에 따라 B-세트 노드의 전압 및 적어도 하나의 B-리세트 노드의 전압을 제어하고, 그리고 상기 B-세트 노드의 전압, 상기 적어도 하나의 B-리세트 노드의 전압 및 어느 하나의 B-클럭펄스에 근거하여 B-캐리펄스를 생성하는 B-서브 스테이지; 및, 각 A-서브 스테이지의 각 A-세트 노드의 전압 및 각 A-서브 스테이지로 공급되는 각 A-클럭펄스에 근거하여 k개의 A-스캔펄스들을 생성하고, 상기 B-캐리펄스 및 k개의 BA-클럭펄스에 근거하여 k개의 B-스캔펄스들을 생성하고, 서로 대응되는 A-스캔펄스와 B-스캔펄스를 하나의 복합펄스로서 출력하는 스캔출력제어부를 포함함을 특징으로 한다.
Description
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 유기발광다이오드 표시장치에서 복합 파형의 스캔펄스를 안정적으로 출력할 수 있는 쉬프트 레지스터에 대한 것이다.
유기발광다이오드 표시장치는 각 화소로 인가되는 구동 전류의 편차가 존재하여 이를 방지하기 위한 많은 수의 트랜지스터들이 그 화소 내부에 집적된다.
이 표시장치는 이들 트랜지스터를 구동하기 위한 많은 제어신호들을 순차적으로 발생시키는 쉬프트 레지스터를 구비한다.
종래의 쉬프트 레지스터는, 이러한 서로 다른 폭 및 타이밍을 갖는 2가지의 복합 파형의 스캔펄스를 출력하기 위해 멀티플렉서 구조를 채용하고 있었다.
그러나, 이러한 구조는 외부로부터 제공되는 고정된 정전압을 스위칭함으로써 상술된 복합 파형의 스캔펄스를 생성하는 바, 이 스캔펄스를 안정적으로 출력하기 위해서는 이를 스위칭하는 출력 트랜지스터의 사이즈가 거대해질 수밖에 없는 문제점이 있었다. 또한 이로 인해 표시장치의 사이즈가 증가할 수밖에 없는 부가적인 문제점이 있었다.
본 발명은 상술된 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 클럭펄스를 및 플로팅 구조를 이용하여 세트 노드를 부트스트랩핑시킴으로써 상대적으로 낮은 전압의 클럭펄스를 이용하여도 안정적으로 다수의 복합 파형의 스캔펄스(A-스캔펄스 및 B-스캔펄스)들를 출력할 수 있으며, 따라서 스캔출력 스위칭소자들의 크기를 상대적으로 작게 만들 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, A-스캔펄스 및 B-스캔펄스로 구성된 k개(k는 1보다 큰 자연수)의 복합펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며; 적어도 어느 하나의 스테이지가, 외부로부터의 A-제어신호에 따라 A-세트 노드의 전압 및 적어도 하나의 A-리세트 노드의 전압을 제어하고, 그리고 상기 A-세트 노드의 전압, 상기 적어도 하나의 A-리세트 노드의 전압 및 어느 하나의 A-클럭펄스에 근거하여 A-캐리펄스를 생성하는 k개의 A-서브 스테이지들; 외부로부터의 B-제어신호에 따라 B-세트 노드의 전압 및 적어도 하나의 B-리세트 노드의 전압을 제어하고, 그리고 상기 B-세트 노드의 전압, 상기 적어도 하나의 B-리세트 노드의 전압 및 어느 하나의 B-클럭펄스에 근거하여 B-캐리펄스를 생성하는 B-서브 스테이지; 및, 각 A-서브 스테이지의 각 A-세트 노드의 전압 및 각 A-서브 스테이지로 공급되는 각 A-클럭펄스에 근거하여 k개의 A-스캔펄스들을 생성하고, 상기 B-캐리펄스 및 k개의 BA-클럭펄스에 근거하여 k개의 B-스캔펄스들을 생성하고, 서로 대응되는 A-스캔펄스와 B-스캔펄스를 하나의 복합펄스로서 출력하는 스캔출력제어부를 포함함을 특징으로 한다.
상기 k는 2이며; 상기 A-서브 스테이지들은 A1-서브 스테이지 및 A2-서브 스테이지로 구분되며; 상기 A-세트 노드들은, 상기 A1-서브 스테이지에 접속된 A1-세트 노드 및 상기 A2-서브 스테이지에 접속된 A2-세트 노드로 구분되며; 상기 A-클럭펄스들은 위상차를 갖는 다수의 A1-클럭펄스들 및 다수의 A2-클럭펄스들로 구분되며; 상기 A1-클럭펄스들 중 어느 하나가 상기 A1-서브 스테이지 및 상기 스캔출력제어부로 공급되며; 상기 A2-클럭펄스들 중 어느 하나가 상기 A2-서브 스테이지 및 상기 스캔출력제어부로 공급되며; 상기 BA-클럭펄스들은 BA1-클럭펄스 및 BA2-클럭펄스로 구분되며; 상기 A-스캔펄스들은 A1-스캔펄스 및 A2-스캔펄스로 구분되며; 상기 A-캐리펄스들은 상기 A1-서브 스테이지의 A1-캐리출력단자를 통해 출력된 A1-캐리펄스 및 상기 A2-서브 스테이지의 A2-캐리출력단자를 통해 출력된 A2-캐리펄스로 구분되며; 상기 B-스테이지는 B-캐리출력단자를 통해 상기 B-캐리펄스를 출력하며; 상기 스캔출력제어부는, 상기 A1-세트 노드의 전압 및 A1-클럭펄스에 근거하여 A1-스캔펄스를 생성하고, 상기 B-캐리펄스 및 BA1-클럭펄스에 근거하여 B1-스캔펄스를 생성하고, 상기 A1-스캔펄스와 B1-스캔펄스를 제 1 복합펄스로서 출력하며; 상기 스캔출력제어부는, 상기 A2-세트 노드의 전압 및 A2-클럭펄스에 근거하여 A2-스캔펄스를 생성하고, 상기 B-캐리펄스 및 BA2-클럭펄스에 근거하여 B2-스캔펄스를 생성하고, 상기 A2-스캔펄스와 B2-스캔펄스를 제 2 복합펄스로서 출력하며; 그리고, 상기 적어도 하나의 스테이지는 상기 스캔출력제어부로부터의 제 1 복합펄스를 제 1 스캔출력단자를 통해 출력하고, 상기 스캔출력제어부로부터의 제 2 복합펄스를 제 2 스캔출력단자를 통해 출력함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 제 1 스캔출력단자 사이에 접속된 A1-스캔출력 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 제 1 스캔출력단자와 상기 BA1-클럭펄스를 전송하는 제 1 B2-클럭전송라인 사이에 접속된 B1-스캔출력 스위칭소자; 상기 A2-세트 노드의 전압에 따라 제어되며, 상기 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 제 2 스캔출력단자 사이에 접속된 A2-스캔출력 스위칭소자; 및, 상기 B-캐리펄스에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 BA2-클럭펄스를 전송하는 제 2 B2-클럭전송라인 사이에 접속된 B2-스캔출력 스위칭소자를 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자; 상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자; 상기 제 1 스캔출력단자의 전압에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자; 상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자; 상기 제 2 스캔출력단자의 전압에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리출력단자를 통해 출력되는 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A1-제어 스위칭소자; 및, 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스위치제어신호는, 직류 전압 및 교류 전압 중 어느 하나인 것을 특징으로 한다.
상기 교류 전압은 상기 B-클럭펄스에 동기되어 출력되며, 상기 교류 전압의 펄스폭이 상기 B-클럭펄스의 펄스폭과 같거나 다른 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A1-제어 스위칭소자; 및, 상기 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-서브 스테이지로부터의 A1-캐리펄스에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 4 A1-제어 스위칭소자; 상기 A1-세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 제 5 A1-제어 스위칭소자; A1-스타트 펄스에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 5 방전용전압을 전송하는 제 5 방전용전원라인 사이에 접속된 제 6 A1-제어 스위칭소자; 상기 A2-서브 스테이지로부터의 A2-캐리펄스에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 3 방전용전원라인 사이에 접속된 제 4 A2-제어 스위칭소자; 상기 A2-세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 4 방전용전원라인 사이에 접속된 제 5 A2-제어 스위칭소자; A2-스타트 펄스에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 5 방전용전원라인 사이에 접속된 제 6 A2-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 제어 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A1-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 A1-제어 스위칭소자; 상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A2-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자; 상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자; 외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A1-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 A1-제어 스위칭소자; 상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자; 상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자; 상기 스위치제어신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A2-제어 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 A1-세트 노드와 제 7 방전용전압을 전송하는 제 7 방전용전원라인 사이에 접속된 제 8 A1-제어 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 A2-세트 노드와 상기 제 7 방전용전원라인 사이에 접속된 제 8 A2-제어 스위칭소자; 및, 상기 A1-캐리펄스 및 A2-캐리펄스 중 어느 하나에 따라 제어되며, 상기 B-캐리펄스가 출력되는 상기 B-서브 스테이지의 캐리출력단자와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 9 제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 A1-클럭펄스는 2상(phase) 이상의 클럭펄스이며; 상기 A2-클럭펄스는 2상 이상의 클럭펄스이며; 상기 B-클럭펄스는 2상 이상의 클럭펄스이며; 상기 BA1-클럭펄스는 1상 이상의 클럭펄스이며; 상기 BA2-클럭펄스는 1상 이상의 클럭펄스이며; 상기 B-클럭펄스의 주기가 상기 A1-클럭펄스 및 A1-클럭펄스의 주기보다 더 길며; 상기 A1-클럭펄스, A2-클럭펄스, B-클럭펄스, BA1-클럭펄스 및 BA2-클럭펄스간의 펄스폭이 동일하거나, 또는 적어도 2개의 펄스폭이 서로 다른 것을 특징으로 한다.
상기 B-클럭펄스가 하이 상태인 기간 동안 상기 A1-클럭펄스 및 A2-클럭펄스가 로우 상태로 유지됨을 특징으로 한다.
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고, 상기 적어도 하나의 스테이지에 포함된 A1-서브 스테이지는, 상기 A1-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A1-세트 노드 사이에 접속된 제 1 A1-스위칭소자; 상기 A1-리세트제어신호에 따라 제어되며, 상기 A1-세트 노드와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 2 A1-스위칭소자; 상기 A1-세트 노드의 전압의 논리와 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 A1-리세트 노드의 전압을 제어하는 A1-반전부; 상기 A1-세트 노드의 전압에 따라 제어되며, 어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-캐리출력단자 사이에 접속된 A1-캐리출력 스위칭소자; 및, 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 제 9 방전용전압을 전송하는 제 9 방전용전원라인 사이에 접속된 A1-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 A1-반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 1 A1-반전 스위칭소자; 및, 상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자를 포함함을 특징으로 한다.
상기 A1-반전부는, 외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 1 A1-반전 스위칭소자; 및, 상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자를 포함함을 특징으로 한다.
상기 A1-반전부는, 외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 A-공통 노드 사이에 접속된 제 1 A1-반전 스위칭소자; A1-세트 노드의 전압에 따라 제어되며, 상기 A1-공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자; 상기 A1-공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 A1-리세트 노드 사이에 접속된 제 3 A1-반전 스위칭소자; 및, A1-세트 노드의 전압에 따라 제어되며, A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 4 A1-반전 스위칭소자를 포함함을 특징으로 한다.
상기 A1-반전부는, 고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 A1-공통 노드 사이에 접속된 제 1 A1-반전 스위칭소자; A1-세트 노드의 전압에 따라 제어되며, 상기 A1-공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자; 상기 A1-공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 A1-리세트 노드 사이에 접속된 제 3 A1-반전 스위칭소자; 및, A1-세트 노드의 전압에 따라 제어되며, A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 4 A1-반전 스위칭소자를 포함함을 특징으로 한다.
상기 A1-반전부는, 상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 1 A1-반전 스위칭소자; 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 상기 제 1 스캔출력단자 사이 또는 상기 A1-세트 노드와 A1-캐리출력단자 사이에 접속된 제 2 A1-반전 스위칭소자; 및, 어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-리세트 노드 사이에 접속된 A1-커패시터를 포함함을 특징으로 한다.
상기 A1-반전부는, 상기 A1-세트신호에 따라 제어되며, 상기 A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 5 A1-반전 스위칭소자; 상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 상기 저전원라인 사이에 접속된 제 6 A1-반전 스위칭소자; 및, 어느 하나의 A1-클럭전송라인으로부터의 A1-클럭펄스에 따라 제어되며, 상기 A1-세트제어신호가 출력되는 출력단자와 상기 A1-세트 노드 사이에 접속된 제 7 A1-반전 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 A1-반전부는, 상기 B-캐리펄스 또는 상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A1-공통 노드와 상기 저전원라인 사이에 접속된 제 8 A1-반전 스위칭소자를 더 포함함을 특징으로 한다.
상기 A1-세트제어신호는 A1-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A1-캐리펄스이며; 그리고, 상기 A1-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A1-캐리펄스인 것을 특징으로 한다.
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고, 상기 적어도 하나의 스테이지에 포함된 A2-서브 스테이지는, 상기 A2-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A2-세트 노드 사이에 접속된 제 1 A2-스위칭소자; 상기 A2-리세트제어신호에 따라 제어되며, 상기 A2-세트 노드와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 2 A2-스위칭소자; 상기 A2-세트 노드의 전압의 논리와 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 A2-리세트 노드의 전압을 제어하는 A2-반전부; 상기 A2-세트 노드의 전압에 따라 제어되며, 어느 하나의 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 A2-캐리출력단자 사이에 접속된 A2-캐리출력 스위칭소자; 및, 상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 제 9 방전용전압을 전송하는 제 9 방전용전원라인 사이에 접속된 A2-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 A2-세트제어신호는 A2-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며; 그리고, 상기 A2-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스인 것을 특징으로 한다.
상기 B-제어신호는 B-세트제어신호 및 B-리세트제어신호를 포함하며; 그리고상기 적어도 하나의 스테이지에 포함된 B서브 스테이지는, 상기 B-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 B-세트 노드 사이에 접속된 제 1 B-스위칭소자; 상기 B-리세트제어신호에 따라 제어되며, 상기 B-세트 노드와 제 10 방전용전압을 전송하는 제 10 방전용전원라인 사이에 접속된 제 2 B-스위칭소자; 상기 B-세트 노드의 전압의 논리와 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 B-리세트 노드의 전압을 제어하는 B-반전부; 상기 B-세트 노드의 전압에 따라 제어되며, 어느 하나의 B-클럭펄스를 전송하는 B-클럭전송라인과 상기 B-캐리출력단자 사이에 접속된 B-캐리출력 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 B-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 B-서브 스테이지는, 상기 B-세트 노드의 전압에 따라 제어되며, 외부로부터의 스위치제어신호를 전송하는 제어전송라인과 상기 B-세트 노드 사이에 접속된 제 3 B-스위칭소자를 더 포함함을 특징으로 한다.
상기 B-세트제어신호는 B-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 B-캐리펄스이며; 그리고, 상기 B-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 B-캐리펄스인 것을 특징으로 한다.
상기 적어도 하나의 A1-리세트 노드는 제 1 A1-리세트 노드 및 제 2 A1-리세트 노드로 구성되며; 상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고, 상기 적어도 하나의 스테이지에 포함된 A1-서브 스테이지는, 상기 A1-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A1-세트 노드 사이에 접속된 제 1 A1-스위칭소자; 상기 A1-리세트제어신호에 따라 제어되며, 상기 A1-세트 노드와 제 12 방전용전압을 전송하는 제 12 방전용전원라인 사이에 접속된 제 2 A1-스위칭소자; 상기 제 1 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 제 13 방전용전압을 전송하는 제 13 방전용전원라인 사이에 접속된 제 3 A1-스위칭소자; 상기 제 2 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 제 14 방전용전압을 전송하는 제 14 방전용전원라인 사이에 접속된 제 4 A1-스위칭소자; 상기 A1-세트 노드의 전압의 논리와 제 1 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 상기 제 1 A1-리세트 노드의 전압을 제어하는 제 1 A1-반전부; 상기 A1-세트 노드의 전압의 논리와 제 2 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 상기 제 2 A1-리세트 노드의 전압을 제어하는 제 2 A1-반전부; 상기 A1-세트 노드의 전압에 따라 제어되며, 어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-캐리출력단자 사이에 접속된 A1-캐리출력 스위칭소자; 상기 제 1 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 제 15 방전용전압을 전송하는 제 15 방전용전원라인 사이에 접속된 제 1 A1-캐리방전 스위칭소자; 및, 상기 제 2 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 상기 제 15 방전용전원라인 사이에 접속된 제 2 A1-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 적어도 하나의 A2-리세트 노드는 제 1 A2-리세트 노드 및 제 2 A2-리세트 노드로 구성되며; 상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고, 상기 적어도 하나의 스테이지에 포함된 A2-서브 스테이지는, 상기 A2-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A2-세트 노드 사이에 접속된 제 1 A2-스위칭소자; 상기 A2-리세트제어신호에 따라 제어되며, 상기 A2-세트 노드와 제 12 방전용전압을 전송하는 제 12 방전용전원라인 사이에 접속된 제 2 A2-스위칭소자; 상기 제 1 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-세트 노드와 제 13 방전용전압을 전송하는 제 13 방전용전원라인 사이에 접속된 제 3 A2-스위칭소자; 상기 제 2 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-세트 노드와 제 14 방전용전압을 전송하는 제 14 방전용전원라인 사이에 접속된 제 4 A2-스위칭소자; 상기 A2-세트 노드의 전압의 논리와 제 1 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 상기 제 1 A2-리세트 노드의 전압을 제어하는 제 1 A2-반전부; 상기 A2-세트 노드의 전압의 논리와 제 2 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 상기 제 2 A2-리세트 노드의 전압을 제어하는 제 2 A2-반전부; 상기 A2-세트 노드의 전압에 따라 제어되며, 어느 하나의 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 A2-캐리출력단자 사이에 접속된 A2-캐리출력 스위칭소자; 상기 제 1 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 제 15 방전용전압을 전송하는 제 15 방전용전원라인 사이에 접속된 제 1 A2-캐리방전 스위칭소자; 및, 상기 제 2 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 상기 제 15 방전용전원라인 사이에 접속된 제 2 A2-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 적어도 하나의 B-리세트 노드는 제 1 B-리세트 노드 및 제 2 B-리세트 노드로 구성되며; 상기 B-제어신호는 B-세트제어신호 및 B-리세트제어신호를 포함하며; 그리고, 상기 적어도 하나의 스테이지에 포함된 B-서브 스테이지는, 상기 B-세트신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 B-세트 노드 사이에 접속된 제 1 B-스위칭소자; 상기 B-리세트신호에 따라 제어되며, 상기 B-세트 노드와 제 16 방전용전압을 전송하는 제 16 방전용전원라인 사이에 접속된 제 2 B-스위칭소자; 상기 제 1 B-리세트 노드의 전압에 따라 제어되며, 상기 B-세트 노드와 제 17 방전용전압을 전송하는 제 17 방전용전원라인 사이에 접속된 제 3 B-스위칭소자; 상기 제 2 B-리세트 노드의 전압에 따라 제어되며, 상기 B-세트 노드와 제 18 방전용전압을 전송하는 제 18 방전용전원라인 사이에 접속된 제 4 B-스위칭소자; 상기 B-세트 노드의 전압의 논리와 제 1 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 상기 제 1 B-리세트 노드의 전압을 제어하는 제 1 B-반전부; 상기 B-세트 노드의 전압의 논리와 제 2 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 상기 제 2 B-리세트 노드의 전압을 제어하는 제 2 B-반전부; 상기 B-세트 노드의 전압에 따라 제어되며, 어느 하나의 B-클럭펄스를 전송하는 B1-클럭전송라인과 상기 B-캐리출력단자 사이에 접속된 B-캐리출력 스위칭소자; 상기 제 1 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 제 19 방전용전압을 전송하는 제 19 방전용전원라인 사이에 접속된 제 1 B-캐리방전 스위칭소자; 및, 상기 제 2 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 상기 제 19 방전용전원라인 사이에 접속된 제 2 B-캐리방전 스위칭소자를 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 A1-세트 노드와 제 20 방전용전압을 전송하는 제 20 방전용전원라인 사이에 접속된 제 10 A1-제어 스위칭소자; 및, 상기 B-캐리펄스에 따라 제어되며, 상기 A2-세트 노드와 상기 제 20 방전용전원라인 사이에 접속된 제 10 A2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B-제어 스위칭소자; 외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B-제어 스위칭소자; 및, 외부로부터의 제 3 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 23 방전용전압을 전송하는 제 23 방전용전원라인 사이에 접속된 제 5 B-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며; 상기 제 2 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고, 상기 제 3 신호는 상기 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자; 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및, 외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며; 그리고, 상기 제 2 신호는 A1-스타트 펄스인 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및, 외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고, 상기 제 4 신호는 A2-스타트 펄스인 것을 특징으로 한다.
상기 스캔출력제어부는, 상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자; 상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및, 외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나 이며; 그리고, 상기 제 2 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및, 외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트제어신호 중 어느 하나 이며; 그리고, 상기 제 4 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B-제어 스위칭소자; 외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B-제어 스위칭소자; 및, 외부로부터의 제 3 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 23 방전용전압을 전송하는 제 23 방전용전원라인 사이에 접속된 제 5 B-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며; 상기 제 2 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고, 상기 제 3 신호는 상기 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자; 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자; 상기 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및, 상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 더 포함함을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및, 외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나 이며; 그리고, 상기 제 2 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 스캔출력제어부는, 외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및, 외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 한다.
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트제어신호 중 어느 하나 이며; 그리고, 상기 제 4 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 한다.
상기 A2-세트제어신호는 A2-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며; 그리고, 상기 A2-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며; 상기 A1-스타트 펄스와 A-2 스타트 펄스가 동일한 신호인 것을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
첫째, 본 발명에서는 정전압이 아닌 클럭펄스를 및 플로팅 구조를 이용하여 세트 노드를 부트스트랩핑시킴으로써 상대적으로 낮은 전압의 클럭펄스를 이용하여도 안정적인 A-캐리펄스 및 A-스캔펄스를 출력할 수 있다.
둘째, 이러한 부트스트랩핑에 의해 출력 전압이 안정화되므로, 스캔출력 스위칭소자들의 크기를 상대적으로 작게 만들어도 출력의 감쇄를 방지할 수 있다. 따라서, 표시장치의 점유 면적을 최소화하여 이의 사이즈를 줄이는데 유리한 효과를 제공한다.
셋째, 나의 스테이지에 포함된 B-서브 스테이지를 다수의 A-스테이들이 공유함으로써 적은 수의 스위칭소자들만으로도 하나의 스테이지로부터 다수의 복합펄스들을 출력할 수 있다.
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1에 도시된 어느 하나의 스테이지의 구체적인 구성을 나타낸 도면
도 3은 스테이지의 출력이 A-제어신호 및 B-제어신호로서 사용되는 예를 설명하기 위한 도면
도 4는 A1-클럭펄스, B1-클럭펄스, 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-스캔펄스를 나타낸 도면
도 5는 A1-클럭펄스, B1-클럭펄스, 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-캐리펄스를 나타낸 도면
도 6은 A2-클럭펄스, B1-클럭펄스, 및 BA2-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-스캔펄스를 나타낸 도면
도 7은 A2-클럭펄스, B1-클럭펄스, 및 BA2-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-캐리펄스를 나타낸 도면
도 8은 A1-클럭펄스, B1-클럭펄스 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 B-캐리펄스를 나타낸 도면
도 9는 본 발명의 제 1 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 10은 본 발명의 제 2 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 11은 본 발명의 제 3 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 12는 본 발명의 제 4 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 13은 본 발명의 제 5 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 14는 스위치제어신호와 B1-클럭펄스간의 타이밍도를 나타낸 도면
도 15는 본 발명의 제 6 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 16은 스캔출력제어부(SOC)에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 17은 본 발명의 제 7 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 18은 스캔출력제어부에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 19는 본 발명의 제 8 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면
도 20은 스캔출력제어부에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 21은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 1 실시예를 나타낸 도면
도 22는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 2 실시예를 나타낸 도면
도 23은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 3 실시예를 나타낸 도면
도 24는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 4 실시예를 나타낸 도면
도 25는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 5 실시예를 나타낸 도면
도 26은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 6 실시예를 나타낸 도면
도 27은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 7 실시예를 나타낸 도면
도 28은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 8 실시예를 나타낸 도면
도 29는 제 1 실시예에 따른 A1-반전부의 상세 구성도
도 30은 제 2 실시예에 따른 A1-반전부의 상세 구성도
도 31은 제 3 실시예에 따른 A1-반전부의 상세 구성도
도 32는 제 4 실시예에 따른 A1-반전부의 상세 구성도
도 33은 제 5 실시예에 따른 A1-반전부의 상세 구성도
도 34는 A1-반전부에 추가될 수 있는 반전 스위칭소자들을 나타낸 도면
도 35는 제 3 및 제 4 실시예에 따른 A1-반전부에 추가될 수 있는 또 다른 반전 스위칭소자들을 나타낸 도면
도 36은 A2-반전부의 상세 구성도
도 37은 B-반전부의 상세 구성도
도 38은 본 발명의 A1-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 39는 본 발명의 A2-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 40은 본 발명의 B-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 41은 BA-클럭펄스(BA-CLK)가 2상일 때의 그 파형을 나타낸 도면
도 2는 도 1에 도시된 어느 하나의 스테이지의 구체적인 구성을 나타낸 도면
도 3은 스테이지의 출력이 A-제어신호 및 B-제어신호로서 사용되는 예를 설명하기 위한 도면
도 4는 A1-클럭펄스, B1-클럭펄스, 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-스캔펄스를 나타낸 도면
도 5는 A1-클럭펄스, B1-클럭펄스, 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-캐리펄스를 나타낸 도면
도 6은 A2-클럭펄스, B1-클럭펄스, 및 BA2-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-스캔펄스를 나타낸 도면
도 7은 A2-클럭펄스, B1-클럭펄스, 및 BA2-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-캐리펄스를 나타낸 도면
도 8은 A1-클럭펄스, B1-클럭펄스 및 BA1-클럭펄스에 대한 하나의 예와, 그리고 이들에 의해 생성된 B-캐리펄스를 나타낸 도면
도 9는 본 발명의 제 1 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 10은 본 발명의 제 2 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 11은 본 발명의 제 3 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 12는 본 발명의 제 4 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 13은 본 발명의 제 5 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 14는 스위치제어신호와 B1-클럭펄스간의 타이밍도를 나타낸 도면
도 15는 본 발명의 제 6 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 16은 스캔출력제어부(SOC)에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 17은 본 발명의 제 7 실시예에 따른 스캔출력제어부의 구성을 나타낸 도면
도 18은 스캔출력제어부에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 19는 본 발명의 제 8 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면
도 20은 스캔출력제어부에 추가될 수 있는 스위칭소자들을 나타낸 도면
도 21은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 1 실시예를 나타낸 도면
도 22는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 2 실시예를 나타낸 도면
도 23은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 3 실시예를 나타낸 도면
도 24는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 4 실시예를 나타낸 도면
도 25는 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 5 실시예를 나타낸 도면
도 26은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 6 실시예를 나타낸 도면
도 27은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 7 실시예를 나타낸 도면
도 28은 n번째 스테이지에 구비된 A1-서브 스테이지, A2-서브 스테이지, B-서브 스테이지 및 스캔출력제어부의 회로 구성에 대한 제 8 실시예를 나타낸 도면
도 29는 제 1 실시예에 따른 A1-반전부의 상세 구성도
도 30은 제 2 실시예에 따른 A1-반전부의 상세 구성도
도 31은 제 3 실시예에 따른 A1-반전부의 상세 구성도
도 32는 제 4 실시예에 따른 A1-반전부의 상세 구성도
도 33은 제 5 실시예에 따른 A1-반전부의 상세 구성도
도 34는 A1-반전부에 추가될 수 있는 반전 스위칭소자들을 나타낸 도면
도 35는 제 3 및 제 4 실시예에 따른 A1-반전부에 추가될 수 있는 또 다른 반전 스위칭소자들을 나타낸 도면
도 36은 A2-반전부의 상세 구성도
도 37은 B-반전부의 상세 구성도
도 38은 본 발명의 A1-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 39는 본 발명의 A2-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 40은 본 발명의 B-서브 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 41은 BA-클럭펄스(BA-CLK)가 2상일 때의 그 파형을 나타낸 도면
도 1은 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(ST_n-2 내지 ST_n+2)을 포함한다.
각 스테이지(ST_n-2 내지 ST_n+2)는 자신의 제 1 및 제 2 스캔출력단자(SOT1, SOT2)를 통해 제 1 및 제 2 복합펄스(Vg1_n-2 내지 Vg1_n+2, Vg2_n-2 내지 Vg2_n+2)를 출력한다. 즉, 각 스테이지로부터는 2개씩의 복합펄스가 한 쌍으로 출력된다. 한편, 도시되지 않았지만, 각 스테이지는 3개 이상의 복합펄스들을 한 쌍으로 출력할 수도 있다. 이와 같은 경우 각 스테이지는 3개 이상의 스캔출력단자들을 포함하게 된다.
하나의 스테이지로부터 출력되는 제 1 복합펄스와 제 2 복합펄스는 서로 동일한 출력 타이밍 및 동일한 펄스폭을 가질 수도 있으며, 또는 서로 다른 출력 타이밍 및 다른 펄스폭을 가질 수도 있다. 일예로, 도 1에 도시된 바와 같이, n-2번째 스테이지로부터 출력되는 제 1 복합펄스에 포함된 A1-스캔펄스와 제 2 복합펄스에 포함된 A2-스캔펄스는 서로 동일한 출력 타이밍을 갖지만, 서로 다른 펄스폭을 갖는다. 또한, n-2번째 스테이지로부터 출력되는 제 1 복합펄스에 포함된 B1-스캔펄스와 제 2 복합펄스에 포함된 B2-스캔펄스는 서로 동일한 출력 타이밍을 갖지만, 서로 다른 펄스폭을 갖는다.
어느 하나의 스테이지의 제 1 스캔출력단자를 통해 출력되는 복합펄스는 A1-스캔펄스와 B1-스캔펄스로 구분되는 바, 이 A1-스캔펄스와 B1-스캔펄스의 출력 주기는 다르다. 예를 들어, n-2번째 스테이지의 제 1 스캔출력단자(SOT1)를 통해 출력되는 A1-스캔펄스(A1-SC_n-2) 및 B1-스캔펄스(B1-SC_n-2)를 살펴볼 때, 이 A1-스캔펄스(A1-SC_n-2)는 매 프레임마다 한 번씩 발생되며, B1-스캔펄스(B1-SC_n-2)는 수 프레임들 중 한 번 발생된다.
좀 더 구체적인 예로서, 만약 구동하고자 하는 패널의 게이트 라인들이 총 20개이고, 상기 20개의 게이트 라인들을 구동하기 위한 쉬프트 레지스터가 총 10개의 스테이지들을 포함하고 있으며, 상기 n-2번째 스테이지(ST_n-2)가 첫 번째 게이트 라인 및 두 번째 게이트 라인을 구동하기 위한 첫 번째 스테이지이고, 하나의 게이트 라인이 구동되는 시간이 한 수평 기간이고, 그리고 10개의 홀수 번째 게이트 라인들이 한 번씩 모두 구동될 때가 한 프레임 기간이라고 가정하자.
이러한 가정 하에, 첫 번째 스테이지는 1 내지 10 프레임 기간의 각 첫 번째 수평 기간마다 A1-스캔펄스를 출력함으로써 각 프레임 기간의 첫 번째 수평 기간마다 첫 번째 게이트 라인을 구동시킨다. 아울러, 첫 번째 프레임 기간의 열 번째 수평 기간 이후 바로 B1-스캔펄스를 출력한다. 즉, 이 B1-스캔펄스의 발생 위치는, 현재 프레임 기간에서의 마지막 A1-스캔펄스 발생 이후부터 그 다음 프레임 기간이 시작되기 전까지의 사이 기간 중 어느 시기에라도 발생될 수 있다.
여기서, 이 B1-스캔펄스는 열 한 번째 프레임 기간에 상기 첫 번째 스테이지를 통해 다시 출력된다. 즉, 상기 조건하에서, 첫 번째 스테이지는 매 프레임 기간마다 한 번씩 A1-스캔펄스를 출력함과 아울러, 열 번째 프레임 기간 중 한 번꼴로 B1-스캔펄스를 출력한다. 나머지 스테이지들 역시 매 프레임 기간의 해당 수평 기간마다 A1-스캔펄스를 출력함과 아울러, 해당 프레임 기간의 종료 기간(각 프레임 기간에서, 마지막 수평 기간의 다음 기간)에 B1-스캔펄스를 출력한다. 전술된 바와 같이, 여기서의 "마지막 수평 기간의 다음 기간"은, 현재 프레임 기간에서의 마지막 A-스캔펄스 발생 이후부터 그 다음 프레임 기간이 시작되기 전까지의 사이 기간내에 속한 어느 특정 기간을 의미한다.
또한, 어느 하나의 스테이지의 제 2 스캔출력단를 통해 출력되는 복합펄스는 A2-스캔펄스와 B2-스캔펄스로 구분되는 바, 이 A2-스캔펄스와 B2-스캔펄스의 출력 주기는 다르다. 예를 들어, n-2번째 스테이지의 제 2 스캔출력단자(SOT2)를 통해 출력되는 A2-스캔펄스(A2-SC_n-2) 및 B2-스캔펄스(B2-SC_n-2)를 살펴볼 때, 이 A2-스캔펄스(A2-SC_n-2)는 매 프레임마다 한 번씩 발생되며, B2-스캔펄스(B2-SC_n-2)는 수 프레임들 중 한 번 발생된다.
좀 더 구체적인 예로서, 만약 구동하고자 하는 패널의 게이트 라인들이 총 20개이고, 상기 20개의 게이트 라인들을 구동하기 위한 쉬프트 레지스터가 총 10개의 스테이지들을 포함하고 있으며, 상기 n-2번째 스테이지(ST_n-2)가 첫 번째 게이트 라인 및 두 번째 게이트 라인을 구동하기 위한 첫 번째 스테이지이고, 하나의 게이트 라인이 구동되는 시간이 한 수평 기간이고, 그리고 10개의 짝수 번째 게이트 라인들이 한 번씩 모두 구동될 때가 한 프레임 기간이라고 가정하자.
이러한 가정 하에, 첫 번째 스테이지는 1 내지 10 프레임 기간의 각 첫 번째 수평 기간마다 A2-스캔펄스를 출력함으로써 각 프레임 기간의 첫 번째 수평 기간마다 두 번째 게이트 라인을 구동시킨다. 아울러, 첫 번째 프레임 기간의 열 번째 수평 기간 이후 바로 B2-스캔펄스를 출력한다. 즉, 이 B2-스캔펄스의 발생 위치는, 현재 프레임 기간에서의 마지막 A2-스캔펄스 발생 이후부터 그 다음 프레임 기간이 시작되기 전까지의 사이 기간 중 어느 시기에라도 발생될 수 있다.
여기서, 이 B2-스캔펄스는 열 한 번째 프레임 기간에 상기 첫 번째 스테이지를 통해 다시 출력된다. 즉, 상기 조건하에서, 첫 번째 스테이지는 매 프레임 기간마다 한 번씩 A2-스캔펄스를 출력함과 아울러, 열 번째 프레임 기간 중 한 번꼴로 B2-스캔펄스를 출력한다. 나머지 스테이지들 역시 매 프레임 기간의 해당 수평 기간마다 A2-스캔펄스를 출력함과 아울러, 해당 프레임 기간의 종료 기간(각 프레임 기간에서, 마지막 수평 기간의 다음 기간)에 B2-스캔펄스를 출력한다. 전술된 바와 같이, 여기서의 "마지막 수평 기간의 다음 기간"은, 현재 프레임 기간에서의 마지막 A-스캔펄스 발생 이후부터 그 다음 프레임 기간이 시작되기 전까지의 사이 기간내에 속한 어느 특정 기간을 의미한다.
이러한 A#-스캔펄스 및 B#-스캔펄스(#은 1 또는 2)를 생성하기 위해 각 스테이지(ST_n-2 내지 ST_n+2)는, 서로 다른 위상을 갖는 다수의 A1-클럭펄스(A-CLK1)들 중 어느 하나, 서로 다른 위상을 갖는 다수의 A2-클럭펄스(A-CLK2)들 중 어느 하나, 서로 다른 위상을 갖는 다수의 B-클럭펄스(B-CLK)들 중 어느 하나, 그리고 서로 다른 위상을 갖는 BA1-클럭펄스(BA1-CLK) 및 BA2-클럭펄스(BA2-CLK)들을 공급받는다.
즉, 각 스테이지(ST_n-2 내지 ST_n+2)는 자신에게 공급된 A1-클럭펄스(A1-CLK)를 근거로 A1-스캔펄스(A1_SC_i; i는 자연수)를 생성하며, 자신에게 공급된 A2-클럭펄스(A2-CLK)를 근거로 A2-스캔펄스(A2_SC_i)를 생성하며, 자신에게 공급된 B-클럭펄스(B-CLK) 및 BA1-클럭펄스(BA1-CLK)를 근거로 B1-스캔펄스(B1_SC_i)를 생성하며, 그리고 자신에게 공급된 B-클럭펄스(B-CLK) 및 BA2-클럭펄스(BA2-CLK)를 근거로 B2-스캔펄스(B2_SC_i)를 생성한다.
한편, B-클럭펄스 및 B2-클럭펄스는 다수가 아닌 하나의 상(phase)만 사용될 수도 있다.
이와 같이 각 스테이지(ST_n-2 내지 ST_n+2)는 A1스캔펄스 및 B1-스캔펄스로 구성된 제 1 복합펄스(Vg1_n-2 내지 Vg1_n+2)를 이용하여 자신에게 접속된 홀수 번째 게이트 라인을 구동시키며, 그리고 A2스캔펄스 및 B2-스캔펄스로 구성된 제 2 복합펄스(Vg2_n-2 내지 Vg2_n+2)를 이용하여 자신에게 접속된 짝수 번째 게이트 라인을 구동시킨다.
여기서, 도 2를 참조하여, 각 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 2는 도 1에 도시된 어느 하나의 스테이지의 구체적인 구성을 나타낸 도면이다.
어느 하나의 스테이지(n번째 스테이지(ST_n))는, 도 2에 도시된 바와 같이, A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)를 포함한다. 여기서, A-서브 스테이지는 3개 이상이 될 수도 있다.
A1-서브 스테이지(A1-Sub)는, 외부로부터의 A1-제어신호에 따라 A1-세트 노드의 전압(V_a1-q) 및 적어도 하나의 A1-리세트 노드의 전압을 제어한다. 그리고 A1-세트 노드의 전압(V_a1-q), 적어도 하나의 A1-리세트 노드의 전압, 및 어느 하나의 A1-클럭펄스(A1-CLK)에 근거하여 A1-캐리펄스를 생성한다.
A2-서브 스테이지(A2-Sub)는, 외부로부터의 A2-제어신호에 따라 A2-세트 노드의 전압(V_a2-q) 및 적어도 하나의 A2-리세트 노드의 전압을 제어한다. 그리고 A2-세트 노드의 전압(V_a2-q), 적어도 하나의 A2-리세트 노드의 전압, 및 어느 하나의 A2-클럭펄스(A2-CLK)에 근거하여 A2-캐리펄스를 생성한다.
B-서브 스테이지(B-Sub)는, 외부로부터의 B-제어신호에 따라 B-세트 노드의 전압, 및 적어도 하나의 B-리세트 노드의 전압을 제어한다. 그리고 B-세트 노드의 전압, 적어도 하나의 B-리세트 노드의 전압, 및 어느 하나의 B-클럭펄스(B-CLK)에 근거하여 B-캐리펄스(B-CR)를 생성한다.
스캔출력제어부(SOC)는, A1-세트 노드의 전압(V_a1-q) 및 A1-클럭펄스(A1-CLK)에 근거하여 A1-스캔펄스(A1-SC_n)를 생성한다. 또한, 이 스캔출력제어부(SOC)는 A2-세트 노드의 전압(V_a2-q) 및 A2-클럭펄스(A2-CLK)에 근거하여 A2-스캔펄스(A2-SC_n)를 생성한다. 또한, 이 스캔출력제어부(SOC)는, B-캐리펄스(B-CR) 및 BA1-클럭펄스(BA1-CLK)에 근거하여 B1-스캔펄스(B1-SC_i)를 생성한다. 또한, 이 스캔출력제어부(SOC)는, B-캐리펄스(B-CR) 및 BA2-클럭펄스(BA2-CLK)에 근거하여 B2-스캔펄스(B2-SC_n)를 생성한다.
여기서, 각 스테이지(ST_n-2 내지 ST_n+2)로 공급되는 A-제어신호 및 B-제어신호는 다음과 같은 신호가 될 수 있는 바, 이를 도 3을 참조로 하여 구체적으로 설명한다.
도 3은 스테이지의 출력이 A-제어신호 및 B-제어신호로서 사용되는 예를 설명하기 위한 도면으로서, 도 3의 각 스테이지는 전술된 스캔출력제어부(SOC)를 내부에 포함하고 있으나 이 도면에는 나타나지 않았다.
먼저, 상술된 A-제어신호는, A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호로 구분될 수 있다. A1-세트제어신호는 이를 공급받는 해당 스테이지의 A1-서브 스테이지(A1-Sub)를 세트(Set)시키는데 필요한 신호이고, A1-리세트제어신호는 이를 공급받는 해당 스테이지의 A1-서브 스테이지(A1-Sub)를 리세트(Reset)시키는데 필요한 신호이다. 그리고, A2-세트제어신호는 이를 공급받는 해당 스테이지의 A2-서브 스테이지(A2-Sub)를 세트(Set)시키는데 필요한 신호이고, A2-리세트제어신호는 이를 공급받는 해당 스테이지의 A2-서브 스테이지(A2-Sub)를 리세트(Reset)시키는데 필요한 신호이다.
A1-세트제어신호는 그 A1-세트제어신호를 공급받는 현 스테이지보다 앞단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째(n은 자연수) 스테이지(ST_n)에 구비된 A1-서브 스테이지(A1-Sub)는 n-p번째(p는 n보다 작은 자연수) 스테이지에 구비된 A1-서브 스테이지(A1-Sub)로부터 출력된 A1-캐리펄스를 상술된 A1-세트제어신호로서 공급받을 수 있다. 예를 들어, n번째 스테이지(ST_n)에 구비된 A1-서브 스테이지(A1-Sub)는, 도 3에 도시된 바와 같이, n-1번째 스테이지(ST_n-1)에 구비된 A1-서브 스테이지(A1-Sub)로부터 출력된 A1-캐리펄스(A1-CR_n-1)를 상술된 A1-세트제어신호로서 공급받을 수 있다. 여기서, 전단에 위치한 스테이지들은 현 스테이지보다 더 먼저 동작하는 스테이지들을 의미한다.
반면, A1-리세트제어신호는 그 A1-리세트제어신호를 공급받는 현 스테이지보다 뒷단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째 스테이지(ST_n)에 구비된 A1-서브 스테이지(A1-Sub)는 n+q번째(q는 자연수, 또는 p와 동일한 자연수) 스테이지에 구비된 A1-서브 스테이지(A1-Sub)로부터 출력된 A1-캐리펄스를 상술된 A1-리세트제어신호로서 공급받을 수 있다. 예를 들어, n번째 스테이지(ST_n)에 구비된 A1-서브 스테이지(A1-Sub)는, 도 3에 도시된 바와 같이, n+2번째 스테이지(ST_n+2)에 구비된 A1-서브 스테이지(A1-Sub)로부터 출력된 A1-캐리펄스(A1-CR_n+2)를 상술된 A-리세트제어신호로서 공급받을 수 있다. 여기서, 뒷단에 위치한 스테이지들은 현 스테이지보다 늦게 동작하는 스테이지들을 의미한다.
마찬가지로, A2-세트제어신호는 그 A2-세트제어신호를 공급받는 현 스테이지보다 앞단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째 스테이지(ST_n)에 구비된 A2-서브 스테이지(A2-Sub)는 n-p번째 스테이지에 구비된 A2-서브 스테이지(A2-Sub)로부터 출력된 A2-캐리펄스를 상술된 A2-세트제어신호로서 공급받을 수 있다. 예를 들어, n번째 스테이지(ST_n)에 구비된 A2-서브 스테이지(A2-Sub)는, 도 3에 도시된 바와 같이, n-1번째 스테이지(ST_n-1)에 구비된 A2-서브 스테이지(A2-Sub)로부터 출력된 A2-캐리펄스(A2-CR_n-1)를 상술된 A2-세트제어신호로서 공급받을 수 있다. 여기서, 전단에 위치한 스테이지들은 현 스테이지보다 더 먼저 동작하는 스테이지들을 의미한다.
반면, A2-리세트제어신호는 그 A2-리세트제어신호를 공급받는 현 스테이지보다 뒷단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째 스테이지(ST_n)에 구비된 A2-서브 스테이지(A2-Sub)는 n+q번째 스테이지에 구비된 A2-서브 스테이지(A2-Sub)로부터 출력된 A2-캐리펄스를 상술된 A2-리세트제어신호로서 공급받을 수 있다. 예를 들어, n번째 스테이지(ST_n)에 구비된 A2-서브 스테이지(A2-Sub)는, 도 3에 도시된 바와 같이, n+2번째 스테이지(ST_n+2)에 구비된 A2-서브 스테이지(A2-Sub)로부터 출력된 A2-캐리펄스(A2-CR_n+2)를 상술된 A-리세트제어신호로서 공급받을 수 있다. 여기서, 뒷단에 위치한 스테이지들은 현 스테이지보다 늦게 동작하는 스테이지들을 의미한다.
마찬가지로, 상술된 B-제어신호는, B-세트제어신호 및 B-리세트제어신호로 구분될 수 있다. B-세트제어신호는 이를 공급받는 해당 스테이지의 B-서브 스테이지(B-Sub)를 세트시키는데 필요한 신호이고, B-리세트제어신호는 이를 공급받는 해당의 B-서브 스테이지(B-Sub)를 리세트시키는데 필요한 신호이다.
B-세트제어신호는 그 B-세트제어신호를 공급받는 현 스테이지보다 앞단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째(n은 자연수) 스테이지(ST_n)에 구비된 B-서브 스테이지(B-Sub)는 n-r번째(r은 n보다 작은 자연수, 또는 p와 동일한 자연수) 스테이지에 구비된 B-서브 스테이지(B-Sub)로부터 출력된 B-캐리펄스를 상술된 B-세트제어신호로서 공급받을 수 있다. 예를 들어, n번째 스테이지에 구비된 B-서브 스테이지(B-Sub)는, 도 3에 도시된 바와 같이, n-1번째 스테이지(ST_n-1)에 구비된 B-서브 스테이지(B-Sub)로부터 출력된 B-캐리펄스(B-CR_n-1)를 상술된 B-세트제어신호로서 공급받을 수 있다.
반면, B-리세트제어신호는 그 B-리세트제어신호를 공급받는 현 스테이지보다 뒷단에 위치한 스테이지들 중 어느 하나로부터의 출력이 될 수 있다. 즉, n번째 스테이지(ST_n)에 구비된 B-서브 스테이지(B-Sub)는 n+s번째(s는 자연수, 또는 r과 동일한 자연수) 스테이지에 구비된 B-서브 스테이지(B-Sub)로부터 출력된 B-캐리펄스를 상술된 B-리세트제어신호로서 공급받을 수 있다. 예를 들어, 도 3에 도시된 바와 같이, n번째 스테이지(ST_n)에 구비된 B-서브 스테이지(B-Sub)는, n+1번째 스테이지(ST_n+1)에 구비된 B-서브 스테이지(B-Sub)로부터 출력된 B-캐리펄스(B-CR_n+1)를 상술된 B-리세트제어신호로서 공급받을 수 있다.
이와 같이 A1-서브 스테이지(A1-Sub)들은 이들끼리 서로 연결되어 순차적으로 A1-캐리펄스(A1-CR_i)들을 출력하는 하나의 쉬프트 레지스터를 구성하며, A2-서브 스테이지(A2-Sub)들은 이들끼리 서로 연결되어 순차적으로 A2-캐리펄스(A2-CR_i)들을 출력하는 또 다른 하나의 쉬프트 레지스터를 구성하며, 그리고 B-서브 스테이지들은 이들끼리 서로 연결되어 순차적으로 B-캐리펄스(B-CR_i)들을 출력하는 또 다른 하나의 쉬프트 레지스터를 구성한다.
도 4는 A1-클럭펄스(A1-CLK), B-클럭펄스(B-CLK), 및 BA1-클럭펄스(BA1-CLK)에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-스캔펄스를 나타낸 도면이다.
도 4에 도시된 바와 같이, A1-클럭펄스(A1-CLK)는 4상(phase)의 클럭펄스들(A1-CLK_1 내지 A1-CLK_4)로, B-클럭펄스(B-CLK)는 2상의 클럭펄스들(B-CLK_1, B-CLK_2)로, 그리고 BA1-클럭펄스(BA1-CLK)는 1상의 클럭펄스(BA1-CLK)로 구성될 수 있다.
A1-클럭펄스(A1-CLK)는, 서로 다른 위상차를 가지며 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태의 제 1 내지 제 4 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)들로 구성될 수 있다. 도 4에는 인접한 A1-클럭펄스(A1-CLK)의 각 폭이 1/2씩 중첩되어 있는 예가 나타나 있는 바, 이는 어디까지나 하나의 예일 뿐 이 중첩되는 크기는 얼마든지 가변될 수 있다. 또한 이 A1-클럭펄스(A1-CLK)들은 서로 중첩되지 않은 상태로 출력될 수도 있다.
여기서, 이 A1-클럭펄스들(A1-CLK_1 내지 A1-CLK_4)이 중첩되지 않을 때, 상술된 n+2 스테이지(ST_n+2)가 아닌 n+1번째 스테이지(ST_n+1)에 구비된 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스가 n번째 스테이지(ST_n)의 A1-서브 스테이지(A-Sub)를 리세트시키는데 사용될 수 있다.
A1-클럭펄스(A1-CLK)는 A1-스캔펄스(A1-SC) 및 A1-캐리펄스(A1-CR)로서 사용된다. 예를 들어 도 4에 도시된 바와 같이 4상의 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)들이 사용될 때, 4x+1번째(x는 0을 포함한 자연수) 스테이지의 A1-서브 스테이지(A1-Sub)는 제 1 A1-클럭펄스(A1-CLK_1)를 공급받아 4x+1번째 A1-스캔펄스 및 4x+1번째 A1-캐리펄스를 출력하고, 4x+2번째 스테이지의 A1-서브 스테이지는 제 2 A1-클럭펄스(A1-CLK_2)를 공급받아 4x+2번째 A1-스캔펄스 및 4x+2번째 A1-캐리펄스를 출력하고, 4x+3번째 스테이지의 A1-서브 스테이지는 제 3 A1-클럭펄스(A1-CLK_3)를 공급받아 4x+3번째 A1-스캔펄스 및 4x+3번째 A1-캐리펄스를 출력하고, 그리고 4x+4번째 스테이지의 A1-서브 스테이지는 제 4 A1-클럭펄스(A1-CLK_4)를 공급받아 4x+4번째 A1-스캔펄스 및 4x+4번째 A1-캐리펄스를 출력한다.
B-클럭펄스(B-CLK)는, 서로 다른 위상차를 갖는 제 1 및 제 2 B-클럭펄스들(B-CLK_1, B-CLK_2)로 구성될 수 있다.
이 제 1 및 제 2 B-클럭펄스(B-CLK_1, B-CLK_2)는, B-스캔펄스(B-SC)의 출력 타이밍을 제어함과 아울러 B-캐리펄스(B-CR)로서 사용된다. 예를 들어 도 4에 도시된 바와 같이 2상의 B-클럭펄스(B-CLK_1, B-CLK_2)들이 사용될 때, 홀수 번째 스테이지의 B-서브 스테이지(B-Sub)는 제 1 B-클럭펄스(B-CLK_1)를 공급받아 B-캐리펄스(B-CR) 및 B-스캔펄스(B-SC)의 출력 타이밍을 결정하고, 그리고 짝수 번째 스테이지의 B-서브 스테이지(B-Sub)는 제 2 B-클럭펄스(B-CLK_2)를 공급받아 B-캐리펄스(B-CR) 및 B-스캔펄스(B-SC)의 출력 타이밍을 결정한다.
또한 홀수 번째 스테이지의 B-서브 스테이지(B-Sub)는 제 1 B-클럭펄스(B-CLK_1)를 공급받아 홀수 번째 B-캐리펄스(B-CR)를 출력하고, 그리고 짝수 번째 스테이지의 B-서브 스테이지(B-Sub)는 제 2 B-클럭펄스(B-CLK_2)를 공급받아 짝수 번째 B-캐리펄스(B-CR)를 출력한다.
제 1 및 제 2 B-클럭펄스(B-CLK_1, B-CLK_2)는, 전술된 바와 같이 각 프레임 기간의 종료 기간(각 프레임 기간에서, 마지막 수평 기간의 다음 기간; 이하, B1-출력기간(T_B1))마다 출력된다. 이에 따라, B-캐리펄스(B-CR) 및 B-스캔펄스(B-SC) 역시 B1-출력기간(T_B1)마다 출력된다. 여기서, 제 1 B-클럭펄스(B-CLK_1)는 홀수 번째 프레임 기간마다 출력되고, 그리고 제 2 B-클럭펄스(B-CLK_2)는 짝수 번째 프레임 기간마다 출력될 수 있다.
한편, 도 4에는 3개의 프레임 기간이 나타나 있는 바, 각 프레임 기간의 말단에는, 다음 프레임 기간에 필요한 각종 신호들이 셋팅되는 블랭크 기간(BK)이 존재한다. 단, 영상을 표시하는데 필요한 데이터 신호는 상술된 각종 신호들에 포함되지 않는다. 즉, 이 데이터 신호는 이 블랭크 기간(BK)에 발생되지 않는다.
전술된 B-출력기간은 이 블랭크 기간(BK)내에 포함된다. 즉, 이 블랭크 기간(BK) 중에 전술된 B-클럭펄스들(B-CLK_1, B-CLK_2), BA1-클럭펄스(BA1-CLK) 및 B-스캔펄스가 발생된다.
BA1-클럭펄스(BA1-CLK)는 B1-스캔펄스(B1-SC)로서 사용된다. 이 BA1-클럭펄스(BA1-CLK)는 제 1 및 제 2 B-클럭펄스(B-CLK_1, B-CLK_2)에 동기되어 출력된다. 다시 말하여, 이 BA1-클럭펄스(BA1-CLK) 역시 매 프레임 기간의 B-출력기간(T_B)마다 출력된다. 단, BA1-클럭펄스(BA1-CLK)는 B-클럭펄스(B-CLK)에 의해 완전히 둘러싸이도록 이의 펄스폭이 B-클럭펄스(B-CLK)의 펄스폭보다 더 좁다. 즉, 도 4에 도시된 바와 같이, B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 라이징에지 시점이 BA1-클럭펄스(BA1-CLK)의 라이징에지 시점보다 더 앞서며, B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 폴링에지 시점은 BA1-클럭펄스(BA1-CLK)의 폴링에지 시점보다 더 늦다. 따라서, B-클럭펄스(B-CLK_1 또는 B-CLK_2)가 하이 상태로 유지되는 기간 동안 BA1-클럭펄스(BA1-CLK)의 하이 상태가 온전히 유지될 수 있다.
한편, BA1-클럭펄스(BA1-CLK)의 펄스폭과 B-클럭펄스(B-CLK)의 펄스폭이 동일하여도 무방하다. 이때는 각 클럭펄스의 라이징에지 시점들끼리 서로 일치하고, 그리고 폴링에지 시점들끼리 서로 일치한다.
한편, BA1-클럭펄스(BA1-CLK)는 단상이 아닌 2상 이상이 될 수 있다. 예를 들어, BA1-클럭펄스(BA1-CLK) 역시 B-클럭펄스(B-CLK)와 같은 2상으로 구성될 수 있다. 구체적인 예로서, 제 1 BA1-클럭펄스는 전술된 제 1 B-클럭펄스(B-CLK_1)에 동기되도록 설정하고, 제 2 BA1-클럭펄스는 전술된 제 2 B-클럭펄스(B-CLK_2)에 동기되도록 설정할 수 있다. 이때, BA1-클럭펄스(BA1-CLK)의 펄스폭은 B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 펄스폭보다 작거나 같아야 한다. 또한 BA1-클럭펄스(BA1-CLK)와 B-클럭펄스(B-CLK)간의 타이밍은 전술된 조건과 일치한다.
한편, A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)는 B-클럭펄스(B-CLK_1, B-CLK_2) 및 BA1-클럭펄스(BA1-CLK) 보다 더 작은 펄스폭을 갖는다.
A1-스캔펄스들(A1-SC_n-1 내지 A1-SC_n+2)은 전술된 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)를 근거로 생성되므로, 도 4에 도시된 바와 같이, 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태를 갖는다. 이때, A1-스캔펄스들(A1-SC_n-1 내지 A1-SC_n+2)은 한 프레임 기간 동안 순차적으로 한 번씩 출력된다.
B1-스캔펄스들(B1-SC_n-1 내지 B1-SC_n+1)은 전술된 BA1-클럭펄스(BA1-CLK)를 근거로 생성되므로, 도 4에 도시된 바와 같이 BA1-클럭펄스(BA1-CLK)와 동일한 형태 및 타이밍으로 출력된다. 이때, B1-스캔펄스(B1-SC_n-1 내지 B1-SC_n+1)는 한 프레임 기간당 한 번씩 출력되는 바, 프레임 기간별로 그 출력 위치가 변화한다. 예를 들어, 도 4에 도시된 바와 같이, 가장 좌측에 위치한 제 1 프레임 기간 동안, B1-스캔펄스(B1-SC_n-1)는 n-1번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 2 프레임 기간 동안, B1-스캔펄스(B1-SC_n)는 n번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 3 프레임 기간 동안, B1-스캔펄스(B1-SC_n+1)는 n+1번째 B-서브 스테이지(B-Sub)로부터 출력된다.
이와 같이 B1-스캔펄스(B1-SC)의 출력 위치가 프레임 기간별로 변화함에 따라, 도 4에 도시된 바와 같이, 한 프레임 기간에서 동일 게이트 라인으로 하나의 복합펄스(제 1 복합펄스)로서 출력되는 A1-스캔펄스(A1-SC)와 B1-스캔펄스(B1-SC)간의 거리가 점차적으로 줄어들게 된다.
한편, 도 4에 도시된 바와 같이, 한 프레임 기간에서 상기 제 1 내지 제 4 A1-클럭펄스들(A1-CLK_1 내지 A1-CLK_4)이 출력되는 기간을 A1-출력기간(T_A1)으로 정의하고, 전술된 바와 같이 나머지 기간을 B1-출력기간(T_B1)으로 정의할 때, 그 한 프레임 기간(T_F) 중 B1-출력기간(T_B1) 중에 제 1 내지 제 4 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)들이 모두 로우 상태로 유지될 수 있다. 물론, 이 B1-출력기간(T_B1) 중에 제 1 내지 제 4 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)들이 A1-출력기간(T_A1) 때와 같이 그대로 출력되어도 무방하다.
도 5는 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4), B-클럭펄스(B-CLK_1, B-CLK_2), 및 BA1-클럭펄스(BA1-CLK)에 대한 하나의 예와, 그리고 이들에 의해 생성된 A1-캐리펄스를 나타낸 도면이다.
도 5에서의 A1-캐리펄스들(A1-CR_n-1 내지 A1-CR_n+2)은 전술된 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)를 근거로 생성되므로, 도 5에 도시된 바와 같이, 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태를 갖는다. 이때, A1-캐리펄스들(A1-CR_n-1 내지 A1-CR_n+2)은 한 프레임 기간 동안 순차적으로 한 번씩 출력된다. 여기서, A1-캐리펄스(A1-CR_n-1 내지 A1-CR_n+2)와 전술된 A1-스캔펄스(A1-SC_n-1 내지 A1-SC_n+2)는 실상 동일하다.
도 6은 A2-클럭펄스(A2-CLK), B-클럭펄스(B-CLK), 및 BA2-클럭펄스(BA2-CLK)에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-스캔펄스를 나타낸 도면이다.
도 6에 도시된 바와 같이, A2-클럭펄스(A1-CLK)는 4상(phase)의 클럭펄스들(A1-CLK_1 내지 A1-CLK_4)로, B-클럭펄스(B-CLK)는 2상의 클럭펄스들(B-CLK_1, B-CLK_2)로, 그리고 BA2-클럭펄스(BA2-CLK)는 1상의 클럭펄스(BA2-CLK)로 구성될 수 있다.
A2-클럭펄스(A2-CLK)는, 서로 다른 위상차를 가지며 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태의 제 1 내지 제 4 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)들로 구성될 수 있다. 도 6에는 인접한 A2-클럭펄스(A2-CLK)의 각 폭이 1/2씩 중첩되어 있는 예가 나타나 있는 바, 이는 어디까지나 하나의 예일 뿐 이 중첩되는 크기는 얼마든지 가변될 수 있다. 또한 이 A2-클럭펄스(A2-CLK)들은 서로 중첩되지 않은 상태로 출력될 수도 있다.
여기서, 이 A2-클럭펄스들(A2-CLK_1 내지 A2-CLK_4)이 중첩되지 않을 때, 상술된 n+2 스테이지(ST_n+2)가 아닌 n+1번째 스테이지(ST_n+1)에 구비된 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스가 n번째 스테이지(ST_n)의 A2-서브 스테이지(A2-Sub)를 리세트시키는데 사용될 수 있다.
A2-클럭펄스(A2-CLK)는 A2-스캔펄스(A2-SC) 및 A2-캐리펄스(A2-CR)로서 사용된다. 예를 들어 도 6에 도시된 바와 같이 4상의 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)들이 사용될 때, 4x+1번째 스테이지의 A2-서브 스테이지(A2-Sub)는 제 1 A2-클럭펄스(A2-CLK_1)를 공급받아 4x+1번째 A2-스캔펄스 및 4x+1번째 A2-캐리펄스를 출력하고, 4x+2번째 스테이지의 A2-서브 스테이지는 제 2 A2-클럭펄스(A2-CLK_2)를 공급받아 4x+2번째 A2-스캔펄스 및 4x+2번째 A2-캐리펄스를 출력하고, 4x+3번째 스테이지의 A2-서브 스테이지는 제 3 A2-클럭펄스(A2-CLK_3)를 공급받아 4x+3번째 A2-스캔펄스 및 4x+3번째 A2-캐리펄스를 출력하고, 그리고 4x+4번째 스테이지의 A2-서브 스테이지는 제 4 A2-클럭펄스(A2-CLK_4)를 공급받아 4x+4번째 A2-스캔펄스 및 4x+4번째 A2-캐리펄스를 출력한다.
B-클럭펄스(B-CLK)는, 전술된 도 4에서의 그것과 동일하므로 이에 설명은 앞의 설명을 참조한다.
BA2-클럭펄스(BA2-CLK)는 B2-스캔펄스(B2-SC)로서 사용된다. 이 BA2-클럭펄스(BA2-CLK)는 제 1 및 제 2 B-클럭펄스(B-CLK_1, B-CLK_2)에 동기되어 출력된다. 다시 말하여, 이 BA2-클럭펄스(BA2-CLK) 역시 매 프레임 기간의 B2-출력기간(T_B2)마다 출력된다. 단, BA2-클럭펄스(BA2-CLK)는 B-클럭펄스(B-CLK)에 의해 완전히 둘러싸이도록 이의 펄스폭이 B-클럭펄스(B-CLK)의 펄스폭보다 더 좁다. 한편, BA2-클럭펄스(BA2-CLK)의 펄스폭과 B-클럭펄스(B-CLK)의 펄스폭이 동일하여도 무방하다.
한편, BA2-클럭펄스(BA2-CLK)는 단상이 아닌 2상 이상이 될 수 있다. 예를 들어, BA2-클럭펄스(BA2-CLK) 역시 B-클럭펄스(B-CLK)와 같은 2상으로 구성될 수 있다. 구체적인 예로서, 제 1 BA2-클럭펄스는 전술된 제 1 B-클럭펄스(B-CLK_1)에 동기되도록 설정하고, 제 2 BA2-클럭펄스는 전술된 제 2 B-클럭펄스(B-CLK_2)에 동기되도록 설정할 수 있다. 이때, BA2-클럭펄스(BA2-CLK)의 펄스폭은 B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 펄스폭보다 작거나 같아야 한다. 또한 BA2-클럭펄스(BA2-CLK)와 B-클럭펄스(B-CLK)간의 타이밍은 전술된 조건과 일치한다.
한편, A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)는 B-클럭펄스(B-CLK_1, B-CLK_2)보다 작고, BA2-클럭펄스(BA2-CLK) 보다 큰 펄스폭을 갖는다. 이는 하나의 예일 뿐, A1-클럭펄스, A2-클럭펄스, B-클럭펄스 및 BA-클럭펄간의 펄스폭의 상대적 크기는 얼마든지 자유롭게 설정 가능하다. 단, B-클럭펄스(B-CLK_1 또는 B-CLK_2)는 BA1-클럭펄스(BA1-CLK)의 펄스폭 및 BA2-클럭펄스(BA2-CLK)의 펄스폭을 모두 포함할 수 있도록 이들보다 큰 펄스폭을 가져야 한다.
A2-스캔펄스들(A2-SC_n-1 내지 A2-SC_n+2)은 전술된 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)를 근거로 생성되므로, 도 4에 도시된 바와 같이, 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태를 갖는다. 이때, A2-스캔펄스들(A2-SC_n-1 내지 A2-SC_n+2)은 한 프레임 기간 동안 순차적으로 한 번씩 출력된다.
B2-스캔펄스들(B2-SC_n-1 내지 B2-SC_n+1)은 전술된 BA2-클럭펄스(BA2-CLK)를 근거로 생성되므로, 도 6에 도시된 바와 같이 BA2-클럭펄스(BA2-CLK)와 동일한 형태 및 타이밍으로 출력된다. 이때, B2-스캔펄스(B2-SC_n-1 내지 B2-SC_n+1)는 한 프레임 기간당 한 번씩 출력되는 바, 프레임 기간별로 그 출력 위치가 변화한다. 예를 들어, 도 6에 도시된 바와 같이, 가장 좌측에 위치한 제 1 프레임 기간 동안, B2-스캔펄스(B2-SC_n-1)는 n-1번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 2 프레임 기간 동안, B2-스캔펄스(B2-SC_n)는 n번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 3 프레임 기간 동안, B2-스캔펄스(B2-SC_n+1)는 n+1번째 B-서브 스테이지(B-Sub)로부터 출력된다.
이와 같이 B1-스캔펄스(B1-SC)의 출력 위치가 프레임 기간별로 변화함에 따라, 도 6에 도시된 바와 같이, 한 프레임 기간에서 동일 게이트 라인으로 하나의 복합펄스(제 2 복합펄스)로서 출력되는 A2-스캔펄스(A2-SC)와 B2-스캔펄스(B2-SC)간의 거리가 점차적으로 줄어들게 된다.
한편, 도 6에 도시된 바와 같이, 한 프레임 기간에서 상기 제 1 내지 제 4 A2-클럭펄스들(A2-CLK_1 내지 A2-CLK_4)이 출력되는 기간을 A2-출력기간(T_A2)으로 정의하고, 전술된 바와 같이 나머지 기간을 B2-출력기간(T_B2)으로 정의할 때, 그 한 프레임 기간(T_F) 중 B2-출력기간(T_B2) 중에 제 1 내지 제 4 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)들이 모두 로우 상태로 유지될 수 있다. 물론, 이 B2-출력기간(T_B2) 중에 제 1 내지 제 4 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)들이 A2-출력기간(T_A2) 때와 같이 그대로 출력되어도 무방하다.
도 7은 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4), B-클럭펄스(B-CLK_1, B-CLK_2), 및 BA2-클럭펄스(BA2-CLK)에 대한 하나의 예와, 그리고 이들에 의해 생성된 A2-캐리펄스를 나타낸 도면이다.
도 7에서의 A2-캐리펄스들(A2-CR_n-1 내지 A2-CR_n+2)은 전술된 A2-클럭펄스(A2-CLK_1 내지 A2-CLK_4)를 근거로 생성되므로, 도 7에 도시된 바와 같이, 인접한 것끼리 그 펄스폭의 일부가 중첩하는 형태를 갖는다. 이때, A2-캐리펄스들(A2-CR_n-1 내지 A2-CR_n+2)은 한 프레임 기간 동안 순차적으로 한 번씩 출력된다. 여기서, A2-캐리펄스(A2-CR_n-1 내지 A2-CR_n+2)와 전술된 A2-스캔펄스(A2-SC_n-1 내지 A2-SC_n+2)는 실상 동일하다.
도 8은 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4), B-클럭펄스(B-CLK_1, B-CLK_2) 및 BA1-클럭펄스(BA1-CLK)에 대한 하나의 예와, 그리고 이들에 의해 생성된 B-캐리펄스(B-CR)를 나타낸 도면이다.
도 8에서의 B-캐리펄스들(B-CR_n-1 내지 B-CR_n+2)은 전술된 B-클럭펄스(B-CLK_1, B-CLK_2)를 근거로 생성되므로, 도 8에 도시된 바와 같이 B-클럭펄스(B-CLK_1, B-CLK_2)와 동일한 형태 및 타이밍으로 출력된다. 이때, B-캐리펄스(B-CR_n-1 내지 B-CR_n+2)는 한 프레임 기간당 한 번씩 출력되는 바, 프레임 기간별도 그 출력 위치가 변화한다. 예를 들어, 도 8에 도시된 바와 같이, 가장 좌측에 위치한 제 1 프레임 기간(T_F) 동안, B-캐리펄스(B-CR_n-1)는 n-1번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 2 프레임 기간(T_F) 동안, B-스캔펄스(B-SC_n)는 n번째 B-서브 스테이지(B-Sub)로부터 출력되며, 그리고 그 우측에 위치한 제 3 프레임 기간(T_F) 동안, B-스캔펄스(B-SC_n+1)는 n+1번째 B-서브 스테이지(B-Sub)로부터 출력된다. 여기서, B-캐리펄스(B-CR_n-1 내지 B-CR_n+2)는 전술된 B1-스캔펄스(B1-SC_n-1 내지 B1-SC_n+2) 및 B2-스캔펄스(B2-SC_n-1 내지 B2-SC_n+2)에 동기되어 있다.
한편, 도 4 내지 도 8에서의 A1-클럭펄스(A1-CLK_1 내지 A1-CLK_4)는 a상(phase), B-클럭펄스(B-CLK_1, B-CLK_2)는 a*b상, 그리고 BA1-클럭펄스(BA1-CLK)는 a*c상으로 구성될 수 있다. 여기서 a는 1보다 큰 자연수이고, a*b는 1보다 큰 자연수이고, 그리고 a*c는 1과 같거나 이보다 큰 자연수이다.
BA1-클럭펄스(BA1-CLK)의 주기는 B-서브 스테이지(B-Sub)의 출력 발생 주기의 a*c배이다. 이에 대한 몇 개의 예를 들어보면, 각 클럭펄스는,
1) A1-클럭펄스(A1-CLK):4상, B-클럭펄스(B-CLK):2상, BA1-클럭펄스(BA1-CLK):1상; 또는
2) A1-클럭펄스(A1-CLK):4상, B-클럭펄스(B-CLK):2상, BA1-클럭펄스(BA1-CLK):2상(또는 4상); 또는
3) A1-클럭펄스(A1-CLK):6상, B-클럭펄스(B-CLK):2상, BA1-클럭펄스(BA1-CLK):2상(또는 4상)
으로 구성될 수 있다.
한편, A2-클럭펄스, B-클럭펄스 및 BA2-클럭펄스에 대해서도 전술된 바와 같은 구성을 취할 수 있다.
이와 같이 본 발명에 따른 스캔출력제어부(SOC)는 B-클럭펄스(B-CLK_1, B-CLK_2) 및 B2-클럭펄스(B2-CLK)를 이용하여 필요한 스캔펄스(A1-스캔펄스(A1-SC), B1-스캔펄스(B1-SC), A2-스캔펄스(A2-SC), B2-스캔펄스(B2-SC))를 생성하므로, 이 스캔출력제어부(SOC)에 형성된 출력 스위칭소자의 사이즈가 클 필요가 없으며, 또한 스캔펄스의 전압이 감쇄되는 것이 방지된다. 또한, 하나의 스테이지에 포함된 B-서브 스테이지를 다수의 A-스테이들이 공유함으로써 적은 수의 스위칭소자들만으로도 하나의 스테이지로부터 다수의 복합펄스들을 출력할 수 있다.
여기서, 본 발명에 따른 스캔출력제어부(SOC)의 구체적인 구성을 설명하면 다음과 같다.
스캔출력제어부(SOC)의
제 1
실시예
도 9는 본 발명의 제 1 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
모든 스테이지의 구성이 동일하므로, n번째 스테이지에 구비된 스캔출력부를 대표적으로 설명한다.
본 발명의 제 1 실시예에 따른 스캔출력제어부(SOC)는, 도 9에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1)를 포함한다.
A1-스캔출력 스위칭소자(A1-SCO)는 A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-클럭전송라인과 제 1 스캔출력단자(SOT1) 사이에 접속된다. 즉, 이 A1-스캔출력 스위칭소자(A1-SCO)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-클럭전송라인과 제 1 스캔출력단자(SOT1)를 서로 연결시킨다. 여기서, A1-클럭전송라인으로는 A1-클럭펄스(A1-CLK)가 공급된다.
B1-스캔출력 스위칭소자(B1-SCO)는 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 1 스캔출력단자(SOT1)와 BA1-클럭전송라인 사이에 접속된다. 즉, 이 B1-스캔출력 스위칭소자(B1-SCO)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 스캔출력단자(SOT1)와 BA1-클럭전송라인을 서로 연결시킨다. 여기서, BA1-클럭전송라인으로는 BA1-클럭펄스(BA1-CLK)가 공급된다.
A1-스캔방전 스위칭소자(A1-SCD)는 A1-리세트 노드(A1-QB)의 전압에 따라 제어되며, 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 A1-스캔방전 스위칭소자(A1-SCD)는 A1-리세트 노드(A1-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인을 서로 연결시킨다. 여기서, 제 1 방전용전원라인으로는 제 1 방전용전압(VSS1)이 공급된다.
제 1 A1-제어 스위칭소자(A1-CTr1)는 B-캐리펄스(B-CR)에 따라 제어되며, A1-리세트 노드(A1-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A1-제어 스위칭소자(A1-CTr1)는 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 제 2 방전용전원라인을 서로 연결시킨다. 여기서, 제 2 방전용전원라인으로는 제 2 방전용전압(VSS2)이 공급된다.
이 제 1 A1-제어 스위칭소자(A1-CTr1)는 이후 상술될 A1-반전부의 출력에 관계없이 A1-리세트 노드(A1-QB)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
A2-스캔출력 스위칭소자(A2-SCO)는 A2-세트 노드(A2-Q)의 전압에 따라 제어되며, A2-클럭전송라인과 제 2 스캔출력단자(SOT2) 사이에 접속된다. 즉, 이 A2-스캔출력 스위칭소자(A2-SCO)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-클럭전송라인과 제 2 스캔출력단자(SOT2)를 서로 연결시킨다. 여기서, A2-클럭전송라인으로는 A2-클럭펄스(A2-CLK)가 공급된다.
B2-스캔출력 스위칭소자(B2-SCO)는 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 2 스캔출력단자(SOT2)와 BA2-클럭전송라인 사이에 접속된다. 즉, 이 B2-스캔출력 스위칭소자(B2-SCO)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 BA2-클럭전송라인을 서로 연결시킨다. 여기서, BA2-클럭전송라인으로는 BA2-클럭펄스(BA2-CLK)가 공급된다.
A2-스캔방전 스위칭소자(A2-SCD)는 A2-리세트 노드(A2-QB)의 전압에 따라 제어되며, 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 A2-스캔방전 스위칭소자(A2-SCD)는 A2-리세트 노드(A2-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인을 서로 연결시킨다.
제 1 A2-제어 스위칭소자(A2-CTr1)는 B-캐리펄스(B-CR)에 따라 제어되며, A2-리세트 노드(A2-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A2-제어 스위칭소자(A2-CTr1)는 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-리세트 노드(A2-QB)와 제 2 방전용전원라인을 서로 연결시킨다.
이 제 1 A2-제어 스위칭소자(A2-CTr1)는 이후 상술될 A2-반전부의 출력에 관계없이 A2-리세트 노드(A2-QB)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
한편, 전술된 B-캐리펄스(B-CR)는 B-캐리출력단자(B-COT)를 통해 B-서브 스테이지(B-Sub)로부터 제공된다.
스캔출력제어부(SOC)의
제 2
실시예
도 10은 본 발명의 제 2 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 스캔출력제어부(SOC)는, 도 10에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 및 제 1 A1-제어 스위칭소자(A1-CTr1), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD) 및 제 1 A2-제어 스위칭소자(A2-CTr1)를 포함한다.
제 2 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
제 2 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1)는, 제 1 스캔출력단자(SOT1)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A1-제어 스위칭소자(A1-CTr1)는 제 1 스캔출력단자(SOT1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 제 2 방전용전원라인을 서로 연결시킨다.
제 2 실시예에서의 제 1 A2-제어 스위칭소자(A2-CTr1)는, 제 2 스캔출력단자(SOT2)의 전압에 따라 제어되며, A2-리세트 노드(A2-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A2-제어 스위칭소자(A2-CTr1)는 제 2 스캔출력단자(SOT2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-리세트 노드(A2-QB)와 제 2 방전용전원라인을 서로 연결시킨다.
스캔출력제어부(SOC)의
제 3
실시예
도 11은 본 발명의 제 3 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 3 실시예에 따른 스캔출력제어부(SOC)는, 도 11에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1) 및 제 2 제어 스위칭소자(A1-CTr2)를 포함한다.
제 3 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 3 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
제 3 실시예에서의 제 2 제어 스위칭소자(CTr2)는 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 따라 제어되며, B-서브 스테이지(B-Sub)의 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE) 사이에 접속된다. 즉, 이 제 2 제어 스위칭소자(CTr2)는 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)을 서로 연결시킨다.
여기서, 제 3 실시예에 따르면, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE)이 서로 연결되어 있다.
한편, 전술된 B-세트제어신호 및 B-리세트제어신호로서 사용되는 신호는 B-캐리출력단자(B-COT)로부터 출력된 신호(B-캐리펄스(B-CR)), 또는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)에 인가된 전압이 될 수 있다.
한편, 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극 및 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)에 연결될 수도 있다.
스캔출력제어부(SOC)의
제 4
실시예
도 12는 본 발명의 제 4 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 4 실시예에 따른 스캔출력제어부(SOC)는, 도 12에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), 제 2 A1-제어 스위칭소자(A1-CTr2), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1) 및 제 2 A2-제어 스위칭소자(A2-CTr2)를 포함한다.
제 4 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 4 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
제 4 실시예에서의 제 2 A1-제어 스위칭소자(A1-CTr2)는 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 따라 제어되며, B-서브 스테이지(B-Sub)의 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다. 즉, 이 제 2 A1-제어 스위칭소자(A1-CTr2)는 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극을 서로 연결시킨다.
제 4 실시예에서의 제 2 A2-제어 스위칭소자(A2-CTr2)는 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 따라 제어되며, B-서브 스테이지(B-Sub)의 B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극 사이에 접속된다. 즉, 이 제 2 A2-제어 스위칭소자(A2-CTr2)는 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극을 서로 연결시킨다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr2)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
스캔출력제어부(SOC)의
제 5
실시예
도 13은 본 발명의 제 5 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 5 실시예에 따른 스캔출력제어부(SOC)는, 도 13에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1) 및 제 3 제어 스위칭소자(CTr3)를 포함한다.
제 5 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 5 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
제 5 실시예에서의 제 3 제어 스위칭소자(CTr3)는 외부로부터의 스위치제어신호(Vc)에 따라 제어되며, B-서브 스테이지(B-sub)의 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE) 사이에 접속된다. 즉, 제 3 제어 스위칭소자(CTr3)는 스위치제어신호(Vc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)을 서로 연결시킨다.
여기서, 제 5 실시예에 따르면, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE)이 서로 연결되어 있다.
도 14는 스위치제어신호와 B-클럭펄스간의 타이밍도를 나타낸 도면이다.
스위치제어신호(Vc)는 직류 전압 및 교류 전압 중 어느 하나가 될 수 있는 바, 교류 전압일 때 도 14에 도시된 바와 같은 파형을 가질 수 있다. 이때, 스위치제어신호(Vc)가 단상으로 구성될 때 이 스위치제어신호(Vc)의 홀수 번째 펄스가 제 1 B-클럭펄스(B-CLK_1)에 동기되며, 짝수 번째 펄스가 제 2 B-클럭펄스(B-CLK_2)에 동기되어 출력된다.
한편, 이 스위치제어신호(Vc)가 2상으로 구성될 때, 이는 제 1 스위치제어신호(Vc1)와 제 2 스위치제어신호(Vc2)로 구분될 수 있다. 제 1 스위치제어신호(Vc1)는 전술된 스위치제어신호(Vc)의 펄스들 중 홀수 번째 펄스들만으로 구성되며, 제 2 스위치제어신호(Vc2)는 전술된 스위치제어신호(Vc)의 펄스들 중 짝수 번째 펄스들만으로 구성된다. 제 1 스위치제어신호(Vc1)의 펄스들은 제 1 B-클럭펄스(B-CLK_1)에 동기되며, 제 2 스위치제어신호(Vc2)의 펄스들은 제 2 B-클럭펄스(B-CLK_2)에 동기되어 출력된다.
스위치제어신호의 펄스폭은 B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 펄스폭과 동일하거나 또는 서로 다를 수 있다. 한편, 이 스위치제어신호(Vc)는 B-클럭펄스를 완전히 감싸도록 그 펄스폭이 B-클럭펄스(B-CLK_1 또는 B-CLK_2)의 펄스폭보다 더 넓을 수 있다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
스캔출력제어부(SOC)의
제 6
실시예
도 15는 본 발명의 제 6 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 6 실시예에 따른 스캔출력제어부(SOC)는, 도 15에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), 제 3 A1-제어 스위칭소자(A1-CTr3), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1) 및 제 3 A2-제어 스위칭소자(A2-CTr3)를 포함한다.
제 6 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 6 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 2 실시예의 설명을 참조한다.
제 6 실시예에서의 제 3 A1-제어 스위칭소자(A1-CTr3)는 외부로부터의 스위치제어신호(Vc)에 따라 제어되며, B-서브 스테이지(B-sub)의 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다. 즉, 제 3 A1-제어 스위칭소자(A1-CTr3)는 스위치제어신호(Vc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극을 서로 연결시킨다. 여기서, 스위치제어신호(Vc)는 전술된 도 14에 도시된 형태를 가질 수 있다.
제 6 실시예에서의 제 3 A2-제어 스위칭소자(A2-CTr3)는 외부로부터의 스위치제어신호(Vc)에 따라 제어되며, B-서브 스테이지(B-sub)의 B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극 사이에 접속된다. 즉, 제 3 A2-제어 스위칭소자(A2-CTr3)는 스위치제어신호(Vc)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극을 서로 연결시킨다. 여기서, 스위치제어신호(Vc)는 전술된 도 14에 도시된 형태를 가질 수 있다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 B-캐리출력단자(B-COT) 또는 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
도 16은 스캔출력제어부(SOC)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 11에 도시된 스캔출력제어부(SOC)는 이 도 16에 도시된 7개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
이 7개의 제어 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 16의 (a)에 도시된 제 4 A1-제어 스위칭소자(A1-CTr4)는 A1-서브 스테이지(A1-sub)로부터의 A1-캐리펄스에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 접속된다. 즉, 제 4 A1-제어 스위칭소자(A1-CTr4)는 A1-캐리출력단자(A1-COT) 로부터의 A1-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 3 방전용전원라인을 서로 연결시킨다.
도 16의 (b)에 도시된 제 5 A1-제어 스위칭소자(A1-CTr5)는 A1-서브 스테이지(A1-sub)의 A1-세트 노드(A1-Q)에 인가된 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인 사이에 접속된다. 즉, 제 5 A1-제어 스위칭소자(A1-CTr5)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 4 방전용전원라인을 서로 연결시킨다.
도 16의 (c)에 도시된 제 6 A1-제어 스위칭소자(A1-CTr6)는 A1-스타트 펄스(A1-Vst)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 5 방전용전압(VSS5)을 전송하는 제 5 방전용전원라인 사이에 접속된다. 즉, 제 6 A1-제어 스위칭소자(A1-CTr6)는 A1-스타트 펄스(A1-Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 5 방전용전원라인을 서로 연결시킨다. 여기서, A1-스타트 펄스(A1-Vst)는 A1-서브 스테이지들 중 가장 처음으로 구동되는 첫 번째 A1-서브 스테이지에 공급되는 개시신호로서, 이 A1-스타트 펄스(A1-Vst)에 의해 첫 번째 A1-서브 스테이지부터 동작을 시작한다.
도 16의 (d)에 도시된 제 4 A2-제어 스위칭소자(A2-CTr4)는 A2-서브 스테이지(A2-sub)로부터의 A2-캐리펄스에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 3 방전용전원라인 사이에 접속된다. 즉, 제 4 A2-제어 스위칭소자(A2-CTr4)는 A2-캐리출력단자(A2-COT) 로부터의 A2-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 3 방전용전원라인을 서로 연결시킨다.
도 16의 (e)에 도시된 제 5 A2-제어 스위칭소자(A2-CTr5)는 A2-서브 스테이지(A2-sub)의 A2-세트 노드(A2-Q)에 인가된 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 4 방전용전원라인 사이에 접속된다. 즉, 제 5 A2-제어 스위칭소자(A2-CTr5)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 4 방전용전원라인을 서로 연결시킨다.
도 16의 (f)에 도시된 제 6 A2-제어 스위칭소자(A2-CTr6)는 A2-스타트 펄스(A2-Vst)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 5 방전용전원라인 사이에 접속된다. 즉, 제 6 A2-제어 스위칭소자(A2-CTr6)는 A2-스타트 펄스(A2-Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 5 방전용전원라인을 서로 연결시킨다. 여기서, A2-스타트 펄스(A2-Vst)는 A2-서브 스테이지들 중 가장 처음으로 구동되는 첫 번째 A2-서브 스테이지에 공급되는 개시신호로서, 이 A2-스타트 펄스(A2-Vst)에 의해 첫 번째 A2-서브 스테이지부터 동작을 시작한다.
도 16의 (g)에 도시된 제 7 제어 스위칭소자(CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 6 방전용전압(VSS6)을 전송하는 제 6 방전용전원라인 사이에 접속된다. 즉, 제 7 제어 스위칭소자(CTr7)는 B-리세트 노드(B-QB)의 전압에 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)과 제 6 방전용전원라인을 서로 연결시킨다.
스캔출력제어부(SOC)의
제 7
실시예
도 17은 본 발명의 제 7 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 7 실시예에 따른 스캔출력제어부(SOC)는, 도 17에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), 제 7 A1-제어 스위칭소자(A1-CTr7), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1) 및 제 7 A2-제어 스위칭소자(A2-CTr7)를 포함한다.
제 7 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 7 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 7 실시예에서의 제 2 A1-제어 스위칭소자(A1-CTr2) 및 제 2 A2-제어 스위칭소자(A2-CTr2)는 전술된 제 4 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 4 실시예의 설명을 참조한다.
제 7 실시예에서의 제 7 A1-제어 스위칭소자(A1-CTr7)는 B-서브 스테이지의 B-리세트 노드(B-QB)에 인가된 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 6 방전용전압(VSS6)을 전송하는 제 6 방전용전원라인 사이에 접속된다. 즉, 제 7 A1-제어 스위칭소자(A1-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 6 방전용전원라인을 서로 연결시킨다.
제 7 실시예에서의 제 7 A2-제어 스위칭소자(A2-CTr7)는 B-서브 스테이지의 B-리세트 노드(B-QB)에 인가된 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 6 방전용전원라인 사이에 접속된다. 즉, 제 7 A2-제어 스위칭소자(A2-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 6 방전용전원라인을 서로 연결시킨다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1) 또는 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
한편, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2) 또는 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
도 18은 스캔출력제어부(SOC)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 도 17에 도시된 스캔출력제어부(SOC)는 이 도 18에 도시된 8개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
이 8개의 제어 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 18의 (a)에 도시된 제 4 A1-제어 스위칭소자(A1-CTr4)는 A1-서브 스테이지(A1-sub)로부터의 A1-캐리펄스에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 3 방전용전압(VSS3)을 전송하는 제 3 방전용전원라인 사이에 접속된다. 즉, 제 4 A1-제어 스위칭소자(A1-CTr4)는 A1-캐리출력단자(A1-COT) 로부터의 A1-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 3 방전용전원라인을 서로 연결시킨다.
도 18의 (b)에 도시된 제 5 A1-제어 스위칭소자(A1-CTr5)는 A1-서브 스테이지(A1-sub)의 A1-세트 노드(A1-Q)에 인가된 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 4 방전용전압(VSS4)을 전송하는 제 4 방전용전원라인 사이에 접속된다. 즉, 제 5 A1-제어 스위칭소자(A1-CTr5)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 4 방전용전원라인을 서로 연결시킨다.
도 18의 (c)에 도시된 제 6 A1-제어 스위칭소자(A1-CTr6)는 A1-스타트 펄스(A1-Vst)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 5 방전용전압(VSS5)을 전송하는 제 5 방전용전원라인 사이에 접속된다. 즉, 제 6 A1-제어 스위칭소자(A1-CTr6)는 A1-스타트 펄스(A1-Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 5 방전용전원라인을 서로 연결시킨다.
도 18의 (d)에 도시된 제 7 A1-제어 스위칭소자(A1-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 6 방전용전압(VSS6)을 전송하는 제 6 방전용전원라인 사이에 접속된다. 즉, 제 7 A1-제어 스위칭소자(A1-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 제 6 방전용전원라인을 서로 연결시킨다.
도 18의 (e)에 도시된 제 4 A2-제어 스위칭소자(A2-CTr4)는 A2-서브 스테이지(A2-sub)로부터의 A2-캐리펄스에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 3 방전용전원라인 사이에 접속된다. 즉, 제 4 A2-제어 스위칭소자(A2-CTr4)는 A2-캐리출력단자(A2-COT) 로부터의 A2-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 3 방전용전원라인을 서로 연결시킨다.
도 18의 (f)에 도시된 제 5 A2-제어 스위칭소자(A2-CTr5)는 A2-서브 스테이지(A2-sub)의 A2-세트 노드(A2-Q)에 인가된 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 4 방전용전원라인 사이에 접속된다. 즉, 제 5 A2-제어 스위칭소자(A2-CTr5)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 4 방전용전원라인을 서로 연결시킨다.
도 18의 (g)에 도시된 제 6 A2-제어 스위칭소자(A2-CTr6)는 A2-스타트 펄스(A2-Vst)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 5 방전용전원라인 사이에 접속된다. 즉, 제 6 A2-제어 스위칭소자(A2-CTr6)는 A2-스타트 펄스(A2-Vst)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 5 방전용전원라인을 서로 연결시킨다.
도 18의 (h)에 도시된 제 7 A2-제어 스위칭소자(A2-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 6 방전용전원라인 사이에 접속된다. 즉, 제 7 A2-제어 스위칭소자(A2-CTr7)는 B-리세트 노드(B-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)과 제 6 방전용전원라인을 서로 연결시킨다.
스캔출력제어부(SOC)의
제 8
실시예
도 19는 본 발명의 제 8 실시예에 따른 스캔출력제어부(SOC)의 구성을 나타낸 도면이다.
본 발명의 제 8 실시예에 따른 스캔출력제어부(SOC)는, 도 19에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), 제 3 A1-제어 스위칭소자(A1-CTr3), 제 7 A1-제어 스위칭소자(A1-CTr7), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD), 제 1 A2-제어 스위칭소자(A2-CTr1), 제 3 A2-제어 스위칭소자(A2-CTr3) 및 제 7 A2-제어 스위칭소자(A2-CTr7)를 포함한다.
제 8 실시예에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO) 및 A2-스캔방전 스위칭소자(A2-SCD)는 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
또한, 제 8 실시예에서의 제 7 A1-제어 스위칭소자(A1-CTr7) 및 제 7 A2-제어 스위칭소자(A2-CTr7)는 전술된 제 7 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 7 실시예의 설명을 참조한다.
또한, 제 8 실시예에서의 제 3 A1-제어 스위칭소자(A1-CTr3)는 전술된 제 6 실시예에서의 그것과 동일하므로 이에 대한 설명은 제 6 실시예의 설명을 참조한다.
제 8 실시예에서의 제 1 A1-제어 스위칭소자(A1-CTr1)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)에 인가된 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A1-제어 스위칭소자(A1-CTr1)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 제 2 방전용전원라인을 서로 연결시킨다.
제 8 실시예에서의 제 1 A2-제어 스위칭소자(A2-CTr1)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)에 인가된 전압에 따라 제어되며, A2-리세트 노드(A2-QB)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A2-제어 스위칭소자(A2-CTr1)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-리세트 노드(A2-QB)와 제 2 방전용전원라인을 서로 연결시킨다.
제 8 실시예에서의 제 3 A2-제어 스위칭소자(A2-CTr3)는 전술된 스위치제어신호(Vc)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2) 사이에 접속된다. 즉, 제 3 A2-제어 스위칭소자(A2-CTr3)는 스위치제어신호에 따라 턴-온 또는 턴-오프되며, 턴-온시 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1)과 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2)을 서로 연결시킨다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE1) 또는 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
한편, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(GE2) 또는 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
도 20은 스캔출력제어부(SOC)에 추가될 수 있는 스위칭소자들을 나타낸 도면으로서, 전술된 모든 실시예에서의 스캔출력제어부(SOC)는 이 도 20에 도시된 3개의 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
이 3개의 제어 스위칭소자들 각각을 구체적으로 설명하면 다음과 같다.
도 18의 (a)에 도시된 제 8 A1-제어 스위칭소자(A1-CTr8)는 B-서브 스테이지(B-sub)로부터의 B-캐리펄스(B-CR_n)에 따라 제어되며, A1-세트 노드(A1-Q)와 제 7 방전용전압(VSS7)을 전송하는 제 7 방전용전원라인 사이에 접속된다. 즉, 이 제 8 A1-제어 스위칭소자(A1-CTr8)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 7 방전용전원라인을 서로 연결시킨다.
도 18의 (b)에 도시된 제 8 A2-제어 스위칭소자(A2-CTr8)는 B-서브 스테이지(B-sub)로부터의 B-캐리펄스(B-CR_n)에 따라 제어되며, A2-세트 노드(A2-Q)와 제 7 방전용전원라인 사이에 접속된다. 즉, 이 제 8 A2-제어 스위칭소자(A2-CTr8)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 7 방전용전원라인을 서로 연결시킨다.
도 18의 (c)에 도시된 제 9 제어 스위칭소자(CTr9)는 A1-서브 스테이지(A1-sub)로부터의 A1-캐리펄스 및 A2-서브 스테이지(A2-sub)로부터의 A2-캐리펄스 중 어느 하나에 따라 제어되며, B-캐리펄스가 출력되는 B-서브 스테이지(B-sub)의 캐리출력단자(B-COT)와 제 8 방전용전압(VSS8)을 전송하는 제 8 방전용전원라인 사이에 접속된다. 즉, 이 제 9 제어 스위칭소자(CTr9)는 A1-캐리펄스 A2-캐리펄스 중 어느 하나에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-서브 스테이지(B-sub)의 캐리출력단자(B-COT)와 제 8 방전용전원라인을 서로 연결시킨다.
이하, 각 스테이지에 구비된 A-서브 스테이지(A-Sub) 및 B-서브 스테이지(B-Sub)의 구체적인 구성을 살펴보면 다음과 같다.
스테이지의 제 1
실시예
도 21은 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 1 실시예를 나타낸 도면이다.
n번째
스테이지내의
A1-서브 스테이지(A1-
Sub
)의 구성
n번째 스테이지내의 A1-서브 스테이지(A1-Sub)(이하, n번째 A1-서브 스테이지(A1-Sub))는, 도 21에 도시된 바와 같이, 제 1 A1-스위칭소자(A1-Tr1), 제 2 A1-스위칭소자(A1-Tr2), A1-반전부(A1-INV), A1-캐리출력 스위칭소자(A1-CRO) 및 A1-캐리방전 스위칭소자(A1-CRD)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-스위칭소자(A1-Tr1)는 A1-세트제어신호(예를 들어, n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스)에 따라 제어되며, 충전용전원라인과 A1-세트 노드(A1-Q) 사이에 접속된다. 즉, 이 제 1 A1-스위칭소자(A1-Tr1)는 n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 A1-세트 노드(A1-Q)를 서로 연결시킨다. 여기서, 충전용전원라인으로는 충전용전압(VDD)이 공급된다. 이 충전용전압(VDD)은 스위칭소자를 턴-온시킬 수 있는 값을 갖는 직류 전압으로서, 전술된 제 u 방전용전압(u는 자연수)보다 더 높은 고전압이다.
단, 한 프레임 기간(T_F)내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(첫 번째 스테이지)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 A1-서브 스테이지(A1-Sub)(이하, 1번째 A1-서브 스테이지(A1-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 A1-스타트 펄스(A1-Vst)를 공급받는 바, 따라서 이 1번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-스위칭소자(A1-Tr1)는 전단의 A1-캐리펄스 대신 A1-스타트 펄스(A1-Vst)를 공급받는다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-스위칭소자(A1-Tr2)는 A1-리세트제어신호(예를 들어, n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스)에 따라 제어되며, A1-세트 노드(A1-Q)와 제 8 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A1-스위칭소자(A1-Tr2)는 n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 8 방전용전원라인을 서로 연결시킨다. 여기서, 제 8 방전용전원라인으로는 제 8 방전용전압(VSS8)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는 A1-세트 노드(A1-Q)의 전압의 논리와 A1-리세트 노드(A1-QB)의 전압의 논리가 상반되도록, A1-세트 노드(A1-Q)의 전압에 따라 A1-리세트 노드(A1-QB)의 전압을 제어한다. 예를 들어, A1-세트 노드(A1-Q)의 전압이 하이 상태이면, 이 A1-반전부(A1-INV)는 A1-리세트 노드(A1-QB)의 전압을 로우 상태로 만들고, 반대로 A1-세트 노드(A1-Q)의 전압이 로우 상태이면, 이 A1-반전부(A1-INV)는 A1-리세트 노드(A1-QB)의 전압을 하이 상태로 만든다. 이때, 이 A1-반전부(A1-INV)는 제 1 고전압(VH1)을 이용하여 A1-리세트 노드(A1-QB)의 전압을 하이 상태로 만들고, 제 1 저전압(VL1)을 이용하여 A1-리세트 노드(A1-QB)의 전압을 로우 상태로 만든다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-캐리출력 스위칭소자(A1-CRO)는 A1-세트 노드(A1-Q)의 전압에 따라 제어되며, 어느 하나의 A1-클럭전송라인과 A1-서브 스테이지(A1-Sub)의 A1-캐리출력단자(A1-COT) 사이에 접속된다. 즉, 이 A1-캐리출력 스위칭소자(A1-CRO)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-클럭전송라인과 A1-캐리출력단자(A1-COT)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-캐리방전 스위칭소자(A1-CRD)는 A1-리세트 노드(A1-QB)의 전압에 따라 제어되며, A1-캐리출력단자(A1-COT)와 제 9 방전용전원라인 사이에 접속된다. 즉, 이 A1-캐리방전 스위칭소자(A1-CRD)는 A1-리세트 노드(A1-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-캐리출력단자(A1-COT)와 제 9 방전용전원라인을 서로 연결시킨다. 여기서, 제 9 방전용전원라인으로는 제 9 방전용전압(VSS9)이 공급된다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 A1-캐리출력단자(A1-COT)에 연결될 수도 있다.
n번째
스테이지내의
A2-서브 스테이지(A2-
Sub
)의 구성
n번째 스테이지내의 A2-서브 스테이지(A2-Sub)(이하, n번째 A2-서브 스테이지(A2-Sub))는, 도 21에 도시된 바와 같이, 제 1 A2-스위칭소자(A2-Tr1), 제 2 A2-스위칭소자(A2-Tr2), A2-반전부(A2-INV), A2-캐리출력 스위칭소자(A2-CRO) 및 A2-캐리방전 스위칭소자(A2-CRD)를 포함한다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-스위칭소자(A2-Tr1)는 A2-세트제어신호(예를 들어, n-1번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스)에 따라 제어되며, 충전용전원라인과 A2-세트 노드(A2-Q) 사이에 접속된다. 즉, 이 제 1 A2-스위칭소자(A2-Tr1)는 n-1번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 A2-세트 노드(A2-Q)를 서로 연결시킨다.
단, 한 프레임 기간(T_F)내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(첫 번째 스테이지)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 A2-서브 스테이지(A2-Sub)(이하, 1번째 A2-서브 스테이지(A2-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 A2-스타트 펄스(A2-Vst)를 공급받는 바, 따라서 이 1번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-스위칭소자(A2-Tr1)는 전단의 A2-캐리펄스 대신 A2-스타트 펄스(A2-Vst)를 공급받는다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 2 A2-스위칭소자(A2-Tr2)는 A2-리세트제어신호(예를 들어, n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스)에 따라 제어되며, A2-세트 노드(A2-Q)와 제 8 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A2-스위칭소자(A2-Tr2)는 n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 8 방전용전원라인을 서로 연결시킨다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 A2-반전부(A2-INV)는 A2-세트 노드(A2-Q)의 전압의 논리와 A2-리세트 노드(A2-QB)의 전압의 논리가 상반되도록, A2-세트 노드(A2-Q)의 전압에 따라 A2-리세트 노드(A2-QB)의 전압을 제어한다. 예를 들어, A2-세트 노드(A2-Q)의 전압이 하이 상태이면, 이 A2-반전부(A2-INV)는 A2-리세트 노드(A2-QB)의 전압을 로우 상태로 만들고, 반대로 A2-세트 노드(A2-Q)의 전압이 로우 상태이면, 이 A2-반전부(A2-INV)는 A2-리세트 노드(A2-QB)의 전압을 하이 상태로 만든다. 이때, 이 A2-반전부(A2-INV)는 제 1 고전압(VH1)을 이용하여 A2-리세트 노드(A2-QB)의 전압을 하이 상태로 만들고, 제 1 저전압(VL1)을 이용하여 A2-리세트 노드(A2-QB)의 전압을 로우 상태로 만든다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 A2-캐리출력 스위칭소자(A2-CRO)는 A2-세트 노드(A2-Q)의 전압에 따라 제어되며, 어느 하나의 A2-클럭전송라인과 A2-서브 스테이지(A2-Sub)의 A2-캐리출력단자(A2-COT) 사이에 접속된다. 즉, 이 A2-캐리출력 스위칭소자(A2-CRO)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-클럭전송라인과 A2-캐리출력단자(A2-COT)를 서로 연결시킨다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 A2-캐리방전 스위칭소자(A2-CRD)는 A2-리세트 노드(A2-QB)의 전압에 따라 제어되며, A2-캐리출력단자(A2-COT)와 제 9 방전용전원라인 사이에 접속된다. 즉, 이 A2-캐리방전 스위칭소자(A2-CRD)는 A2-리세트 노드(A2-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-캐리출력단자(A2-COT)와 제 9 방전용전원라인을 서로 연결시킨다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 A2-캐리출력단자(A2-COT)에 연결될 수도 있다.
n번째
스테이지내의
B-서브 스테이지(B-
Sub
)의 구성
n번째 스테이지내의 B-서브 스테이지(B-Sub)(이하, n번째 B-서브 스테이지(B-Sub))는, 도 21에 도시된 바와 같이, 제 1 B-스위칭소자(B-Tr1), 제 2 B-스위칭소자(B-Tr2), B-반전부(B-INV), B-캐리출력 스위칭소자(B-CRO), 및 B-캐리방전 스위칭소자(B-CRD)를 포함한다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-스위칭소자(B-Tr1)는 B-세트제어신호(예를 들어, n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR))에 따라 제어되며, 충전용전원라인과 B-세트 노드(B-Q) 사이에 접속된다. 즉, 이 제 1 B-스위칭소자(B-Tr1)는 n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 B-세트 노드(B-Q)를 서로 연결시킨다.
단, 한 프레임 기간(T_F)내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(도시되지 않음)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 B-서브 스테이지(B-Sub)(이하, 1번째 B-서브 스테이지(B-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 B-스타트 펄스를 공급받는 바, 따라서 이 1번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-스위칭소자(B-Tr1)는 전단의 B-캐리펄스(B-CR) 대신 B-스타트 펄스를 공급받는다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 2 B-스위칭소자(B-Tr2)는 B-리세트제어신호(예를 들어, n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR))에 따라 제어되며, B-세트 노드(B-Q)와 제 9 방전용전원라인 사이에 접속된다. 즉, 이 제 2 B-스위칭소자(B-Tr2)는 n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-세트 노드(B-Q)와 제 10 방전용전원라인을 서로 연결시킨다. 여기서, 제 10 방전용전원라인으로는 제 10 방전용전압(VSS10)이 공급된다.
n번째 B-서브 스테이지(B-Sub)에 구비된 B-반전부(B-INV)는 B-세트 노드(B-Q)의 전압의 논리와 B-리세트 노드(B-QB)의 전압의 논리가 상반되도록, B-세트 노드(B-Q)의 전압에 따라 B-리세트 노드(B-QB)의 전압을 제어한다. 예를 들어, B-세트 노드(B-Q)의 전압이 하이 상태이면, 이 B-반전부(B-INV)는 B-리세트 노드(B-QB)의 전압을 로우 상태로 만들고, 반대로 B-세트 노드(B-Q)의 전압이 로우 상태이면, 이 B-반전부(B-INV)는 B-리세트 노드(B-QB)의 전압을 하이 상태로 만든다. 이때, 이 B-반전부(B-INV)는 제 2 고전압(VH2)을 이용하여 B-리세트 노드(B-QB)의 전압을 하이 상태로 만들고, 제 2 저전압(VL2)을 이용하여 B-리세트 노드(B-QB)의 전압을 로우 상태로 만든다.
n번째 B-서브 스테이지(B-Sub)에 구비된 B-캐리출력 스위칭소자(B-CRO)는 B-세트 노드(B-Q)의 전압에 따라 제어되며, 어느 하나의 B-클럭전송라인과 B-서브 스테이지(B-Sub)의 B-캐리출력단자(B-COT) 사이에 접속된다. 즉, 이 B-캐리출력 스위칭소자(B-CRO)는 B-세트 노드(B-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-클럭전송라인과 B-캐리출력단자(B-COT)를 서로 연결시킨다.
n번째 B-서브 스테이지(B-Sub)에 구비된 B-캐리방전 스위칭소자(B-CRD)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B-캐리출력단자(B-COT)와 제 11 방전용전원라인 사이에 접속된다. 즉, 이 B-캐리방전 스위칭소자(B-CRD)는 B-리세트 노드(B-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 제 11 방전용전원라인을 서로 연결시킨다. 여기서, 제 11 방전용전원라인으로는 제 11 방전용전압(VSS11)이 공급된다.
이와 같이 구성된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub) 및 B-서브 스테이지(B-Sub)의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 4, 도 5, 도 8, 그리고 도 21의 A1-서브 스테이지(A1-Sub)의 구성 및 B-서브 스테이지(B-Sub)의 구성을 참조하여 A1-서브 스테이지(A1-Sub)의 동작을 설명한다.
1) 세트 시점
n번째 A1-서브 스테이지(A1-Sub)의 세트 시점(t_s)에, n-1번째 A1-서브 스테이지(A1-Sub)로부터 하이 상태의 A1-캐리펄스(도 5의 A1-CR_n-1)가 n번째 A1-서브 스테이지(A1-Sub)의 제 1 A1-스위칭소자(A1-Tr1)로 공급된다. 이에 따라, 이 제 1 A1-스위칭소자(A1-Tr1)가 턴-온되고, 이 턴-온된 제 1 A1-스위칭소자(A1-Tr1)를 통해 충전용전압(VDD)이 n번째 A1-서브 스테이지(A1-Sub)의 A1-세트 노드(A1-Q)로 공급된다. 따라서, 이 A1-세트 노드(A1-Q)가 충전되고, 이 충전된 A1-세트 노드(A1-Q)에 게이트전극을 통해 접속된 A1-캐리출력 스위칭소자(A1-CRO) 및 A1-스캔출력 스위칭소자(A1-SCO)가 턴-온된다.
또한, 이 충전된 A1-세트 노드(A1-Q)의 전압이 하이 상태이므로, 따라서 A1-반전부(A1-INV)는 A1-리세트 노드(A1-QB)를 로우 전압으로 방전시킨다. 따라서, 이 방전된 A1-리세트 노드(A1-QB)에 게이트전극을 통해 접속된 A1-캐리방전 스위칭소자(A1-CRD) 및 A1-스캔방전 스위칭소자(A1-SCD)는 턴-오프된다.
한편, 이 n번째 A1-서브 스테이지(A1-Sub)의 세트 시점(t_s)에, n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n+2)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 2 A1-스위칭소자(A1-Tr2)는 턴-오프된다.
또한, 이 n번째 A1-서브 스테이지(A1-Sub)의 세트 시점(t_s)에, n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 의해 n번째 B-서브 스테이지(B-Sub)의 B-세트 노드(B-Q)는 충전 상태이고, B-리세트 노드(B-QB)는 방전 상태이다. 따라서, B-캐리출력 스위칭소자(B-CRO)가 턴-온 상태이고, B-캐리방전 스위칭소자(B-CRD)가 턴-오프 상태이다. 또한 이때 제 2 B-클럭펄스(B-CLK_2)는 로우 상태이다. 따라서, 턴-온된 B-캐리출력 스위칭소자(B-CRO)를 통해 로우 상태의 B-캐리펄스(B-CR)가 출력된다. 이 출력된 로우 상태의 B-캐리펄스(B-CR)는 B-캐리출력단자(B-COT)를 통해 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극으로 공급된다. 한편, 이 세트 시점(t_s)에 제 1 스캔출력단자(SOT1)는 로우 상태의 전압(VSS1)이 인가된 상태이며, 이 로우 전압은 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극으로 인가된다.
따라서, 이 n번째 A1-서브 스테이지(A1-Sub)의 세트 시점(t_s)에, 제 1 A1-제어 스위칭소자(A1-CTr1) 및 B1-스캔출력 스위칭소자(B1-SCO)는 모두 턴-오프된다.
이와 같이 A1-서브 스테이지(A1-Sub)의 세트 시점(t_s)에, A1-서브 스테이지(A1-Sub)의 A1-세트 노드(A1-Q)는 충전되고, A1-리세트 노드(A1-QB)는 방전됨으로써 A1-서브 스테이지(A1-Sub)가 세트된다.
2) 출력 시점
이후, n번째 A1-서브 스테이지(A-Sub)의 출력 시점(t_o)에, 이 A1-서브 스테이지(A1-Sub)로 제 2 A1-클럭펄스(A1-CLK_2)가 인가된다. 즉, 이 제 2 A1-클럭펄스(A1-CLK_2)는 턴-온 상태인 A1-캐리출력 스위칭소자(A1-CRO) 및 A1-스캔출력 스위칭소자(A1-SCO)로 모두 인가된다. 이에 따라, 상기 턴-온된 A1-캐리출력 스위칭소자(A1-CRO)를 경유하여 A1-캐리펄스(도 5의 A1-CR_n)가 출력되며, 그리고 상기 턴-온된 A1-스캔출력 스위칭소자(A1-SCO)를 경유하여 A1-스캔펄스(A1-SC)(도 4의 A1-SC_n)가 출력된다.
이때, 제 1 A1-클럭펄스(A1-CLK_1)의 폴링 시점(TL)에 제 1 A1-클럭펄스(A1-CLK_1)가 하이 상태에서 로우 상태로 천이함에 따라, 제 1 A1-클럭펄스(A1-CLK_1)에 의해 생성된 n-1번째 A1-캐리펄스(A1-CR_n-1)가 하이 상태에서 로우 상태로 천이하며, 이에 의해 n번째 A1-서브 스테이지(A1-Sub)내의 제 1 A1-스위칭소자(A1-Tr1)가 턴-오프된다. 그러면, 이 n번째 A1-서브 스테이지(A1-Sub)내의 A1-세트 노드(A1-Q)가 플로팅(floating) 상태로 되고, 이에 따라 제 3 A1-클럭펄스(A1-CLK_3)가 A1-서브 스테이지(A1-Sub)로 입력되는 순간 커플링(coupling) 현상에 의해 A1-세트 노드(A1-Q)의 전압이 부트스트랩핑(bootstrapping)된다. 따라서, A1-캐리출력 스위칭소자(A1-CRO) 및 A1-스캔출력 스위칭소자(A1-SCO)가 거의 완전하게 턴-온되어 이들로부터의 A1-캐리펄스(A1-CR_n) 및 A1-스캔펄스(A1-SC_n)가 안정적으로 출력된다. 이때, 이 A1-캐리펄스(A1-CR_n)는 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극으로도 공급되어, 이 제 1 A1-제어 스위칭소자(A1-CTr1)를 턴-온시키며, 그러면 이 턴-온된 제 1 A1-제어 스위칭소자(A1-CTr1)를 통해 A1-리세트 노드(A1-QB)가 제 2 방전용전압(VSS)으로 방전된다.
이와 같이 본 발명에서는 정전압이 아닌 A1-클럭펄스(A1-CLK) 및 플로팅 구조를 이용하여 A1-세트 노드(A1-Q)를 부트스트랩핑시킴으로써 상대적으로 낮은 전압의 A1-클럭펄스(A1-CLK)를 이용하여도 안정적으로 A1-캐리펄스 및 A1-스캔펄스(A1-SC_n)를 출력할 수 있다. 아울러, 이러한 부트스트랩핑에 의해 출력 전압이 안정화되므로, A1-스캔출력 스위칭소자(A1-SCO)의 크기를 상대적으로 작게 만들어도 출력의 감쇄를 방지할 수 있다.
A1-캐리출력단자(A1-COT)를 통해 출력된 A1-캐리펄스(A1-CR_n)는 n+1번째 A1-서브 스테이지(A1-Sub) 및 n-2번째 A1-서브 스테이지(A1-Sub)로 공급된다. 이에 따라 n+1번째 A1-서브 스테이지(A1-Sub)는 세트되고, n-2번째 A1-서브 스테이지(A1-Sub)는 리세트된다.
제 1 스캔출력단자(SOT1)를 통해 출력된 A1-스캔펄스(A1-SC_n)는 m번째 게이트 라인으로도 공급된다.
이 n번째 A1-서브 스테이지(A1-Sub)의 출력 시점(t_o)에, B1-스캔출력 스위칭소자(B1-SCO)는 모두 턴-오프된 상태이다.
3)
리세트
시점
이어서, n번째 A1-서브 스테이지(A1-Sub)의 리세트 시점(t_r)에, n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(도 5의 A1-CR_n+2)가 하이 상태가 된다. 이에 따라 이 A1-캐리펄스(A1-CR_n+2)를 공급받는 n번째 A1-서브 스테이지(A1-Sub)의 제 2 A1-스위칭소자(A1-Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 A1-스위칭소자(A1-Tr2)를 통해, 제 8 방전용전압(VSS8)이 A1-세트 노드(A1-Q)로 공급된다. 따라서, 이 A1-세트 노드(A1-Q)가 방전되며, 이 방전된 A1-세트 노드(A1-Q)에 게이트전극을 통해 접속된 A1-캐리출력 스위칭소자(A1-CRO) 및 A1-스캔출력 스위칭소자(A1-SCO)가 턴-오프된다.
또한, 이 방전된 A1-세트 노드(A1-Q)의 전압이 로우 상태이므로, 따라서 A1-반전부(A1-INV)는 A1-리세트 노드(A1-QB)를 하이 전압으로 충전시킨다. 따라서, 이 충전된 A1-리세트 노드(A1-QB)에 게이트전극을 통해 접속된 A1-캐리방전 스위칭소자(A1-CRD) 및 A1-스캔방전 스위칭소자(A1-SCD)는 턴-온된다.
이에 따라, 상기 턴-온된 A1-캐리방전 스위칭소자(A1-CRD)를 경유하여 제 9 방전용전압(VSS9)이 A1-캐리출력단자(A1-COT)로 출력되며, 그리고 상기 턴-온된 A1-스캔방전 스위칭소자(A1-SCD)를 경유하여 제 1 방전용전압(VSS1)이 제 1 스캔출력단자(SOT1)로 출력된다. 제 1 스캔출력단자(SOT1)를 통해 출력된 제 1 방전용전압(VSS1)은 m번째 게이트 라인으로 공급된다.
한편, A1-캐리출력단자(A1-COT)를 통해 출력된 제 9 방전용전압(VSS9)은 n+1번째 A1-서브 스테이지(A1-Sub) 및 n-2번째 A1-서브 스테이지(A1-Sub)로 공급된다.
이 n번째 A1-서브 스테이지(A1-Sub)의 리세트 시점(t_r)에, 제 1 A1-제어 스위칭소자(A1-CTr1) 및 B1-스캔출력 스위칭소자(B1-SCO)는 모두 턴-오프된 상태이다.
이와 같은 방식으로 모든 A1-서브 스테이지(A1-Sub)들이 한 번씩 A1-스캔펄스(A1-SC) 및 A1-캐리펄스(A1-CR)를 출력하고 나면, 이 프레임 기간(T_F)의 B1-출력기간(T_B1)에 n번째 스테이지(ST_n)로 하이 상태의 제 2 B-클럭펄스(B-CLK_2) 및 BA1-클럭펄스(BA1-CLK)가 인가된다. 즉, 이 하이상태의 제 2 B-클럭펄스(B-CLK_2)는 n번째 B-서브 스테이지(B-Sub)내의 B-캐리출력 스위칭소자(B-CRO)로 인가된다. 이 B-캐리출력 스위칭소자(B-CRO)는 이미 턴-온된 상태이므로, 이에 인가된 하이 상태의 제 2 B-클럭펄스(B-CLK_2)는 B-캐리출력단자(B-COT)를 통해 B-캐리펄스(도 8의 B-CR_n)로서 출력된다.
이때, B-클럭펄스(B-CLK_1 및 B-CLK_2)의 하이 상태가 BA1-클럭펄스(BA1-CLK)의 하이 상태보다 더 큰 전압을 갖도록 설정하면, B-캐리출력단자(B-COT)의 전압이 높아지게 되며, 이로 인해 B1-스캔출력 스위칭소자(B1-SCO)가 거의 완전하게 턴-온되므로, 이로부터의 B1-스캔펄스(B1-SC_n)가 안정적으로 출력된다.
이와 같이 본 발명에서는 정전압이 아닌 B-클럭펄스(B-CLK) 및 이보다 상대적으로 작은 전압값을 갖는 BA1-클럭펄스를 이용하여 B-캐리출력단자(B-COT)의 전압을 높일 수 있다. 즉, 상대적으로 낮은 전압의 BA1-클럭펄스(BA1-CLK)를 이용하여도 안정적인 B1-스캔펄스(B1-SC)를 출력할 수 있다. 아울러, B-캐리출력단자의 전압 증가에 의해 출력 전압이 안정화되므로, B1-스캔출력 스위칭소자(B1-SCO)의 크기를 상대적으로 작게 만들어도 출력의 감쇄를 방지할 수 있다.
이와 같이 이 B-캐리출력단자(B-COT)로 출력된 하이 상태의 B-캐리펄스(B-CR_n)는 전술된 바와 같이 n번째 스테이지의 B1-스캔출력 스위칭소자(B1-SCO) 뿐만 아니라, n+1번째 B1-서브 스테이지(B-Sub), n-1번째 B1-서브 스테이지(B1-Sub), 및 n번째 A1-스테이지(A1-Sub)의 제 1 A1-제어 스위칭소자(A1-CTr1)로도 인가된다. 이에 따라 n+1번째 B-서브 스테이지(B-Sub)는 세트되고, n-1번째 B-서브 스테이지(B-Sub)는 리세트된다.
한편, 상술된 하이 상태의 B-캐리펄스(B-CR_n)는 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극 및 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극으로 인가되어 이들을 턴-온시킨다. 이에 따라, 턴-온된 제 1 A1-제어 스위칭소자(A1-CTr1)를 통해 제 2 방전용전압(VSS2)이 A1-리세트 노드(A1-QB)로 공급되어 이 A1-리세트 노드(A1-QB)가 방전된다. 그러면, 이 A1-리세트 노드(A1-QB)에 게이트전극을 통해 접속된 A1-캐리출력 스위칭소자(A1-CRO)가 턴-오프된다.
또한, 턴-온된 B1-스캔출력 스위칭소자(B1-SCO)를 통해 BA1-클럭펄스(BA1-CLK)가 제 1 스캔출력단자(SOT1)로 인가된다. 즉, 이 제 1 스캔출력단자(SOT1)로 인가된 BA1-클럭펄스(BA1-CLK)가 바로 B1-스캔펄스(도 4의 B1-SC_n)가 된다.
제 1 스캔출력단자(SOT1)를 통해 출력된 B1-스캔펄스(B1-SC_n)는 m번째 게이트 라인으로 인가된다.
이어서, n번째 B-서브 스테이지(B-Sub)의 리세트 시점에, n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n+1)가 하이 상태가 된다. 이에 따라 이 B-캐리펄스(B-CR_n+1)를 공급받는 n번째 B-서브 스테이지(B-Sub)의 제 2 B-스위칭소자(B-Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 B-스위칭소자(B-Tr2)를 통해, 제 10 방전용전압(VSS10)이 B-세트 노드(B-Q)로 공급된다. 따라서, 이 B-세트 노드(B-Q)가 방전되며, 이 방전된 B-세트 노드(B-Q)에 게이트전극을 통해 접속된 B-캐리출력 스위칭소자(B-CRO)가 턴-오프된다.
또한, 이 방전된 B-세트 노드(B-Q)의 전압이 로우 상태이므로, 따라서 B-반전부(B-INV)는 B-리세트 노드(B-QB)를 제 2 고전압(VH2)으로 충전시킨다. 따라서, 이 충전된 B-리세트 노드(B-QB)에 게이트전극을 통해 접속된 B-캐리방전 스위칭소자(B-CRD)가 턴-온된다.
이에 따라, 상기 턴-온된 B-캐리방전 스위칭소자(B-CRD)를 경유하여 제 11 방전용전압(VSS11)이 B-캐리출력단자(B-COT)로 출력된다. 이 B-캐리출력단자(B-COT)를 통해 출력된 제 11 방전용전압(VSS11)은 n+1번째 B-서브 스테이지(B-Sub), n-1번째 B-서브 스테이지(B-Sub), n번째 A1-서브 스테이지(A1-Sub)의 제 1 A1-제어 스위칭소자(A1-CTr1), 및 n번째 스테이지의 B1-스캔출력 스위칭소자(B1-SCO)로 인가된다. 이에 따라 제 1 A1-제어 스위칭소자(A1-CTr1) 및 B1-스캔출력 스위칭소자(B-SCO)는 모두 턴-오프된다.
도 21에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD) 및 제 1 A1-제어 스위칭소자(A1-CTr1)는, 전술된 도 10에서의 그것들과 동일하다.
이어서, 도 6, 도 7, 도 8, 그리고 도 21의 A2-서브 스테이지(A2-Sub)의 구성 및 B-서브 스테이지(B-Sub)의 구성을 참조하여 A2-서브 스테이지(A2-Sub)의 동작을 설명한다.
1) 세트 시점
n번째 A2-서브 스테이지(A2-Sub)의 세트 시점(t_s)에, n-1번째 A2-서브 스테이지(A2-Sub)로부터 하이 상태의 A2-캐리펄스(도 7의 A2-CR_n-1)가 n번째 A2-서브 스테이지(A2-Sub)의 제 1 A2-스위칭소자(A2-Tr1)로 공급된다. 이에 따라, 이 제 1 A2-스위칭소자(A2-Tr1)가 턴-온되고, 이 턴-온된 제 1 A2-스위칭소자(A2-Tr1)를 통해 충전용전압(VDD)이 n번째 A2-서브 스테이지(A2-Sub)의 A2-세트 노드(A2-Q)로 공급된다. 따라서, 이 A2-세트 노드(A2-Q)가 충전되고, 이 충전된 A2-세트 노드(A2-Q)에 게이트전극을 통해 접속된 A2-캐리출력 스위칭소자(A2-CRO) 및 A2-스캔출력 스위칭소자(A2-SCO)가 턴-온된다.
또한, 이 충전된 A2-세트 노드(A2-Q)의 전압이 하이 상태이므로, 따라서 A2-반전부(A2-INV)는 A2-리세트 노드(A2-QB)를 로우 전압으로 방전시킨다. 따라서, 이 방전된 A2-리세트 노드(A2-QB)에 게이트전극을 통해 접속된 A2-캐리방전 스위칭소자(A2-CRD) 및 A2-스캔방전 스위칭소자(A2-SCD)는 턴-오프된다.
한편, 이 n번째 A2-서브 스테이지(A2-Sub)의 세트 시점(t_s)에, n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(A2-CR_n+2)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 2 A2-스위칭소자(A2-Tr2)는 턴-오프된다.
또한, 이 n번째 A2-서브 스테이지(A2-Sub)의 세트 시점(t_s)에, n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR)에 의해 n번째 B-서브 스테이지(B-Sub)의 B-세트 노드(B-Q)는 충전 상태이고, B-리세트 노드(B-QB)는 방전 상태이다. 따라서, B-캐리출력 스위칭소자(B-CRO)가 턴-온 상태이고, B-캐리방전 스위칭소자(B-CRD)가 턴-오프 상태이다. 또한 이때 제 2 B-클럭펄스(B-CLK_2)는 로우 상태이다. 따라서, 턴-온된 B-캐리출력 스위칭소자(B-CRO)를 통해 로우 상태의 B-캐리펄스(B-CR)가 출력된다. 이 출력된 로우 상태의 B-캐리펄스(B-CR)는 B-캐리출력단자(B-COT)를 통해 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극으로 인가된다. 한편, 이 세트 시점(t_s)에 제 2 스캔출력단자(SOT2)는 로우 상태의 전압(VSS1)이 인가된 상태이며, 이 로우 전압은 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극으로 인가된다.
따라서, 이 n번째 A2-서브 스테이지(A2-Sub)의 세트 시점(t_s)에, 제 1 A2-제어 스위칭소자(A2-CTr1) 및 B2-스캔출력 스위칭소자(B2-SCO)는 모두 턴-오프된다.
이와 같이 A2-서브 스테이지(A2-Sub)의 세트 시점(t_s)에, A2-서브 스테이지(A2-Sub)의 A2-세트 노드(A2-Q)는 충전되고, A2-리세트 노드(A2-QB)는 방전됨으로써 A2-서브 스테이지(A2-Sub)가 세트된다.
2) 출력 시점
이후, n번째 A2-서브 스테이지(A2-Sub)의 출력 시점(t_o)에, 이 A2-서브 스테이지(A2-Sub)로 제 2 A2-클럭펄스(A2-CLK_2)가 인가된다. 즉, 이 제 2 A2-클럭펄스(A2-CLK_2)는 턴-온 상태인 A2-캐리출력 스위칭소자(A2-CRO) 및 A2-스캔출력 스위칭소자(A2-SCO)로 모두 인가된다. 이에 따라, 상기 턴-온된 A2-캐리출력 스위칭소자(A2-CRO)를 경유하여 A2-캐리펄스(도 7의 A2-CR_n)가 출력되며, 그리고 상기 턴-온된 A2-스캔출력 스위칭소자(A2-SCO)를 경유하여 A2-스캔펄스(A2-SC)(도 6의 A2-SC_n)가 출력된다.
이때, 제 1 A2-클럭펄스(A2-CLK_1)의 폴링 시점(TL)에 제 1 A2-클럭펄스(A2-CLK_1)가 하이 상태에서 로우 상태로 천이함에 따라, 제 1 A2-클럭펄스(A2-CLK_1)에 의해 생성된 n-1번째 A2-캐리펄스(A2-CR_n-1)가 하이 상태에서 로우 상태로 천이하며, 이에 의해 n번째 A2-서브 스테이지(A2-Sub)내의 제 1 A2-스위칭소자(A2-Tr1)가 턴-오프된다. 그러면, 이 n번째 A2-서브 스테이지(A2-Sub)내의 A2-세트 노드(A2-Q)가 플로팅(floating) 상태로 되고, 이에 따라 제 3 A2-클럭펄스(A2-CLK_3)가 A2-서브 스테이지(A2-Sub)로 입력되는 순간 커플링(coupling) 현상에 의해 A2-세트 노드(A2-Q)의 전압이 부트스트랩핑(bootstrapping)된다. 따라서, A2-캐리출력 스위칭소자(A2-CRO) 및 A2-스캔출력 스위칭소자(A2-SCO)가 거의 완전하게 턴-온되어 이들로부터의 A2-캐리펄스(A2-CR_n) 및 A2-스캔펄스(A2-SC_n)가 안정적으로 출력된다. 이때, 이 A2-캐리펄스(A2-CR_n)는 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극으로도 공급되어, 이 제 1 A2-제어 스위칭소자(A2-CTr1)를 턴-온시키며, 그러면 이 턴-온된 제 1 A2-제어 스위칭소자(A2-CTr1)를 통해 A2-리세트 노드(A2-QB)가 제 2 방전용전압(VSS)으로 방전된다.
이와 같이 본 발명에서는 정전압이 아닌 A2-클럭펄스(A2-CLK) 및 플로팅 구조를 이용하여 A2-세트 노드(A2-Q)를 부트스트랩핑시킴으로써 상대적으로 낮은 전압의 A2-클럭펄스(A2-CLK)를 이용하여도 안정적으로 A2-캐리펄스 및 A2-스캔펄스(A2-SC_n)를 출력할 수 있다. 아울러, 이러한 부트스트랩핑에 의해 출력 전압이 안정화되므로, A2-스캔출력 스위칭소자(A2-SCO)의 크기를 상대적으로 작게 만들어도 출력의 감쇄를 방지할 수 있다.
A2-캐리출력단자(A2-COT)를 통해 출력된 A2-캐리펄스(A2-CR_n)는 n+1번째 A2-서브 스테이지(A2-Sub) 및 n-2번째 A2-서브 스테이지(A2-Sub)로 공급된다. 이에 따라 n+1번째 A2-서브 스테이지(A2-Sub)는 세트되고, n-2번째 A2-서브 스테이지(A2-Sub)는 리세트된다.
제 2 스캔출력단자(SOT2)를 통해 출력된 A2-스캔펄스(A1-SC_n)는 m+1번째 게이트 라인으로도 공급된다.
이 n번째 A2-서브 스테이지(A2-Sub)의 출력 시점(t_o)에, B2-스캔출력 스위칭소자(B2-SCO)는 모두 턴-오프된 상태이다.
3)
리세트
시점
이어서, n번째 A2-서브 스테이지(A2-Sub)의 리세트 시점(t_r)에, n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(도 7의 A2-CR_n+2)가 하이 상태가 된다. 이에 따라 이 A2-캐리펄스(A2-CR_n+2)를 공급받는 n번째 A2-서브 스테이지(A2-Sub)의 제 2 A2-스위칭소자(A2-Tr2)가 턴-온된다. 그러면, 이 턴-온된 제 2 A2-스위칭소자(A2-Tr2)를 통해, 제 8 방전용전압(VSS8)이 A2-세트 노드(A2-Q)로 공급된다. 따라서, 이 A2-세트 노드(A2-Q)가 방전되며, 이 방전된 A2-세트 노드(A2-Q)에 게이트전극을 통해 접속된 A2-캐리출력 스위칭소자(A2-CRO) 및 A2-스캔출력 스위칭소자(A2-SCO)가 턴-오프된다.
또한, 이 방전된 A2-세트 노드(A2-Q)의 전압이 로우 상태이므로, 따라서 A2-반전부(A2-INV)는 A2-리세트 노드(A2-QB)를 하이 전압으로 충전시킨다. 따라서, 이 충전된 A2-리세트 노드(A2-QB)에 게이트전극을 통해 접속된 A2-캐리방전 스위칭소자(A2-CRD) 및 A2-스캔방전 스위칭소자(A2-SCD)는 턴-온된다.
이에 따라, 상기 턴-온된 A2-캐리방전 스위칭소자(A2-CRD)를 경유하여 제 9 방전용전압(VSS9)이 A2-캐리출력단자(A2-COT)로 출력되며, 그리고 상기 턴-온된 A2-스캔방전 스위칭소자(A2-SCD)를 경유하여 제 1 방전용전압(VSS1)이 제 2 스캔출력단자(SOT2)로 출력된다. 제 2 스캔출력단자(SOT2)를 통해 출력된 제 1 방전용전압(VSS1)은 m+1번째 게이트 라인으로 공급된다.
한편, A2-캐리출력단자(A2-COT)를 통해 출력된 제 9 방전용전압(VSS9)은 n+1번째 A2-서브 스테이지(A2-Sub) 및 n-2번째 A2-서브 스테이지(A2-Sub)로 공급된다.
이 n번째 A2-서브 스테이지(A2-Sub)의 리세트 시점(t_r)에, 제 1 A2-제어 스위칭소자(A2-CTr1) 및 B2-스캔출력 스위칭소자(B2-SCO)는 모두 턴-오프된 상태이다.
이와 같은 방식으로 모든 A2-서브 스테이지(A2-Sub)들이 한 번씩 A2-스캔펄스(A2-SC) 및 A2-캐리펄스(A2-CR)를 출력하고 나면, 이 프레임 기간(T_F)의 B2-출력기간(T_B2)에 n번째 스테이지(ST_n)로 하이 상태의 제 2 B-클럭펄스(B-CLK_2) 및 BA2-클럭펄스(BA2-CLK)가 인가된다. 즉, 이 하이상태의 제 2 B-클럭펄스(B-CLK_2)는 n번째 B-서브 스테이지(B-Sub)내의 B-캐리출력 스위칭소자(B-CRO)로 인가된다. 이 B-캐리출력 스위칭소자(B-CRO)는 이미 턴-온된 상태이므로, 이에 인가된 하이 상태의 제 2 B-클럭펄스(B-CLK_2)는 B-캐리출력단자(B-COT)를 통해 B-캐리펄스(도 8의 B-CR_n)로서 출력된다.
이때, B-클럭펄스(B-CLK_1 및 B-CLK_2)의 하이 상태가 BA2-클럭펄스(BA2-CLK)의 하이 상태보다 더 큰 전압을 갖도록 설정하면, B-캐리출력단자(B-COT)의 전압이 높아지게 되며, 이로 인해 B2-스캔출력 스위칭소자(B2-SCO)가 거의 완전하게 턴-온되므로, 이로부터의 B2-스캔펄스(B2-SC_n)가 안정적으로 출력된다.
이와 같이 본 발명에서는 정전압이 아닌 B-클럭펄스(B-CLK) 및 이보다 상대적으로 작은 전압값을 갖는 BA2-클럭펄스를 이용하여 B-캐리출력단자(B-COT)의 전압을 높일 수 있다. 즉, 상대적으로 낮은 전압의 BA2-클럭펄스(BA2-CLK)를 이용하여도 안정적인 B2-스캔펄스(B2-SC)를 출력할 수 있다. 아울러, B-캐리출력단자의 전압 증가에 의해 출력 전압이 안정화되므로, B2-스캔출력 스위칭소자(B2-SCO)의 크기를 상대적으로 작게 만들어도 출력의 감쇄를 방지할 수 있다.
이와 같이 이 B-캐리출력단자(B-COT)로 출력된 하이 상태의 B-캐리펄스(B-CR_n)는 전술된 바와 같이 n번째 스테이지의 B2-스캔출력 스위칭소자(B2-SCO) 뿐만 아니라, n+1번째 B1-서브 스테이지(B-Sub), n-1번째 B1-서브 스테이지(B1-Sub), 및 n번째 A1-스테이지(A1-Sub)의 제 1 A1-제어 스위칭소자(A1-CTr1)로도 인가된다. 이에 따라 n+1번째 B-서브 스테이지(B-Sub)는 세트되고, n-1번째 B-서브 스테이지(B-Sub)는 리세트된다.
또한, 턴-온된 B2-스캔출력 스위칭소자(B2-SCO)를 통해 BA2-클럭펄스(BA2-CLK)가 제 2 스캔출력단자(SOT2)로 인가된다. 즉, 이 제 2 스캔출력단자(SOT2)로 인가된 BA2-클럭펄스(BA1-CLK)가 바로 B2-스캔펄스(도 6의 B2-SC_n)가 된다.
제 2 스캔출력단자(SOT2)를 통해 출력된 B2-스캔펄스(B2-SC_n)는 m+1번째 게이트 라인으로 인가된다.
이어서, n번째 B-서브 스테이지(B-Sub)의 리세트 시점에, n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n+1)가 하이 상태가 된다. 이 B-서브 스테이지의 리세트 시점에서의 동작은 전술된 바와 같다.
도 21에서의 A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는, 전술된 도 10에서의 그것들과 동일하다.
스테이지의 제 2
실시예
도 22는 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 2 실시예를 나타낸 도면이다.
제 2 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 22에서의 A1-스캔출력 스위칭소자(A1-SCO), B1-스캔출력 스위칭소자(B1-SCO), A1-스캔방전 스위칭소자(A1-SCD), 제 1 A1-제어 스위칭소자(A1-CTr1), A2-스캔출력 스위칭소자(A2-SCO), B2-스캔출력 스위칭소자(B2-SCO), A2-스캔방전 스위칭소자(A2-SCD) 및 제 1 A2-제어 스위칭소자(A2-CTr1)는, 전술된 도 9에서의 그것들과 동일하다.
도 22에서의 제 10 A1-제어 스위칭소자(A1-CTr10)는, B-서브 스테이지(B-Sub)의 B-캐리펄스(B-CR_n)에 따라 제어되며, A1-세트 노드(A1-Q)와 제 20 방전용전압(VSS20)을 전송하는 제 20 방전용전원라인 사이에 접속된다. 즉, 이 제 10 A1-제어 스위칭소자(A1-CTr10)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 20 방전용전원라인을 서로 연결시킨다.
도 22에서의 제 10 A2-제어 스위칭소자(A2-CTr10)는, B-서브 스테이지(B-Sub)의 B-캐리펄스(B-CR_n)에 따라 제어되며, A2-세트 노드(A2-Q)와 제 20 방전용전원라인 사이에 접속된다. 즉, 이 제 10 A2-제어 스위칭소자(A2-CTr10)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 20 방전용전원라인을 서로 연결시킨다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
스테이지의 제 3
실시예
도 23은 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 3 실시예를 나타낸 도면이다.
제 3 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 1 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
단, B-서브 스테이지는 제 3 B-스위칭소자(B-Tr3)를 더 포함한다.
제 3 B-스위칭소자(B-Tr3)는 B-세트 노드(B-Q)의 전압에 따라 제어되며, 전술된 스위치제어신호(Vc)를 전송하는 제어전송라인과 B-세트 노드(B-Q) 사이에 접속된다. 즉, 이 제 3 B-스위칭소자(B-Tr3)는 B-세트 노드(B-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제어전송라인과 B-세트 노드(B-Q)를 서로 연결시킨다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
스테이지의 제 4
실시예
도 24는 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 4 실시예를 나타낸 도면이다.
제 4 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 24에서의 제 1 B-제어 스위칭소자(B-CTr1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다.
도 24에서의 제 2 B-제어 스위칭소자(B-CTr2)는 B-리세트 노드(B-Q)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 11 방전용전압(VSS1)을 전송하는 제 11 방전용전원라인 사이에 접속된다.
도 24에서의 제 3 B-제어 스위칭소자(B-CTr3)는 외부로부터의 제 1 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 21 방전용전압(VSS21)을 전송하는 제 21 방전용전원라인 사이에 접속된다.
도 24에서의 제 4 B-제어 스위칭소자(B-CTr4)는 외부로부터의 제 2 신호(S2)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 22 방전용전압(VSS22)을 전송하는 제 22 방전용전원라인 사이에 접속된다.
도 24에서의 제 5 B-제어 스위칭소자(B-CTr5)는 외부로부터의 제 3 신호(S3)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 23 방전용전압(VSS23)을 전송하는 제 23 방전용전원라인 사이에 접속된다.
여기서, 제 1 신호(S1)는 A1-캐리펄스 및 A1-세트 노드(A1-Q)의 전압 중 어느 하나이며, 제 2 신호(S2)는 A2-캐리펄스 및 A2-세트 노드(A2-Q)의 전압 중 어느 하나이며, 그리고 제 3 신호(S3)는 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst) 중 어느 하나이다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B-캐리출력단자(B-COT)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
스테이지의 제 5
실시예
도 25는 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 5 실시예를 나타낸 도면이다.
제 5 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 25에서의 제 1 B1-제어 스위칭소자(B1-CTr1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다.
도 25에서의 제 2 B1-제어 스위칭소자(B1-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 11 방전용전압(VS11)을 전송하는 제 11 방전용전원라인 사이에 접속된다.
도 25에서의 제 3 B1-제어 스위칭소자(B1-CTr3)는 외부로부터의 제 1 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 21 방전용전압(VSS21)을 전송하는 제 21 방전용전원라인 사이에 접속된다.
도 25에서의 제 4 B1-제어 스위칭소자(B1-CTr4)는 외부로부터의 제 2 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 22 방전용전압(VSS22)을 전송하는 제 22 방전용전원라인 사이에 접속된다.
도 25에서의 제 1 B2-제어 스위칭소자(B2-CTr1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극 사이에 접속된다.
도 25에서의 제 2 B2-제어 스위칭소자(B2-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 11 방전용전원라인 사이에 접속된다.
도 25에서의 제 3 B2-제어 스위칭소자(B2-CTr3)는 외부로부터의 제 3 신호(S3)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 21 방전용전원라인 사이에 접속된다.
도 25에서의 제 4 B2-제어 스위칭소자(B2-CTr4)는 외부로부터의 제 4 신호(S4)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 22 방전용전원라인 사이에 접속된다.
여기서, 제 1 신호(S1)는 A1-캐리펄스 및 A1-세트 노드(A1-Q)의 전압 중 어느 하나이며, 제 2 신호(S2)는 A1-스타트 펄스(A1-Vst)이며, 제 3 신호(S3)는 A2-캐리펄스 및 A2-세트 노드(A2-Q)의 전압 중 어느 하나이며, 그리고 제 4 신호(S4)는 A2-스타트 펄스(A2-Vst)이다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B-캐리출력단자(B-COT)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극은 각각 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst)는 같을 수 있다.
스테이지의 제 6
실시예
도 26은 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 6 실시예를 나타낸 도면이다.
제 6 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 26에서의 제 1 B1-제어 스위칭소자(B1-CTr1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다.
도 26에서의 제 2 B1-제어 스위칭소자(B1-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 11 방전용전압(VSS11)을 전송하는 제 11 방전용전원라인 사이에 접속된다.
도 26에서의 제 3 B1-제어 스위칭소자(B1-CTr3)는 외부로부터의 제 1 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 21 방전용전압(VSS21)을 전송하는 제 21 방전용전원라인 사이에 접속된다.
도 26에서의 제 4 B1-제어 스위칭소자(B1-CTr4)는 외부로부터의 제 2 신호(S2)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 22 방전용전압(VSS22)을 전송하는 제 22 방전용전원라인 사이에 접속된다.
도 26에서의 제 1 B2-제어 스위칭소자(B2-CTr1)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 인가된 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 상기 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극 사이에 접속된다.
도 26에서의 제 2 B2-제어 스위칭소자(B2-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극(B2-SCO)과 제 11 방전용전원라인 사이에 접속된다.
도 26에서의 제 3 B2-제어 스위칭소자(B2-CTr3)는 외부로부터의 제 3 신호(S3)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 21 방전용전원라인 사이에 접속된다.
도 26에서의 제 4 B2-제어 스위칭소자(B2-CTr4)는 외부로부터의 제 4 신호(S4)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 22 방전용전원라인 사이에 접속된다.
여기서, 제 1 신호(S1)는 A1-캐리펄스 및 A1-세트 노드(A1-Q)의 전압 중 어느 하나이며, 제 2 신호(S2)는 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst) 중 어느 하나이며, 제 3 신호(S3)는 A2-캐리펄스 및 A2-세트제어신호 중 어느 하나이며, 그리고 제 4 신호(S4)는 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst) 중 어느 하나이다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B-캐리출력단자(B-COT)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극은 각각 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst)는 같을 수 있다.
스테이지의 제 7
실시예
도 27은 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 7 실시예를 나타낸 도면이다.
제 7 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 27에서의 제 1 B-제어 스위칭소자(B-CTr1)는 외부로부터의 스위치제어신호(Vc)에 따라 제어되며, B-캐리출력단자(B-COT)와 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다.
도 27에서의 제 2 B-제어 스위칭소자(B-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 11 방전용전압(VSS11)을 전송하는 제 11 방전용전원라인 사이에 접속된다.
도 27에서의 제 3 B-제어 스위칭소자(B-CTr3)는 외부로부터의 제 1 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 21 방전용전압(VSS21)을 전송하는 제 21 방전용전원라인 사이에 접속된다.
도 27에서의 제 4 B-제어 스위칭소자(B-CTr4)는 외부로부터의 제 2 신호(S2)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 22 방전용전압(VSS22)을 전송하는 제 22 방전용전원라인 사이에 접속된다.
도 27에서의 제 5 B-제어 스위칭소자(B-CTr5)는 외부로부터의 제 3 신호(S3)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 23 방전용전압(VSS23)을 전송하는 제 23 방전용전원라인 사이에 접속된다.
여기서, 제 1 신호(S1)는 A1-캐리펄스 및 A1-세트 노드(A1-Q)의 전압 중 어느 하나이며, 제 2 신호(S2)는 A2-캐리펄스 및 A2-세트 노드(A2-Q)의 전압 중 어느 하나이며, 그리고 제 3 신호(S3)는 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst) 중 어느 하나이다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B-캐리출력단자(B-COT)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
스테이지의 제 8
실시예
도 28은 n번째 스테이지에 구비된 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub), B-서브 스테이지(B-Sub) 및 스캔출력제어부(SOC)의 회로 구성에 대한 제 8 실시예를 나타낸 도면이다.
제 8 실시예에서의 A1-서브 스테이지(A1-Sub)의 회로 구성, A2-서브 스테이지(A2-Sub)의 회로 구성 및 B-서브 스테이지(B-Sub)의 회로 구성은 전술된 제 2 실시예에서의 그것들과 각각 동일하므로 이에 대한 설명은 제 1 실시예의 설명을 참조한다.
도 28에서의 제 1 B1-제어 스위칭소자(B1-CTr1)는 외부로부터의 스위치제어신호(Vc)에 따라 제어되며, B-캐리출력단자(B-COT)와 상기 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극 사이에 접속된다.
도 28에서의 제 2 B1-제어 스위칭소자(B1-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 11 방전용전압(VSS11)을 전송하는 제 11 방전용전원라인 사이에 접속된다.
도 28에서의 제 3 B1-제어 스위칭소자(B1-CTr3)는 외부로부터의 제 1 신호(S1)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 21 방전용전압(VSS21)을 전송하는 제 21 방전용전원라인 사이에 접속된다.
도 28에서의 제 4 B1-제어 스위칭소자(B1-CTr4)는 외부로부터의 제 2 신호(S2)에 따라 제어되며, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극과 제 22 방전용전압(VSS22)을 전송하는 제 22 방전용전원라인 사이에 접속된다.
도 28에서의 제 1 B2-제어 스위칭소자(B2-CTr1)는 스위치제어신호(Vc)에 따라 제어되며, B-캐리출력단자(B-COT)와 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극 사이에 접속된다.
도 28에서의 제 2 B2-제어 스위칭소자(B2-CTr2)는 B-리세트 노드(B-QB)의 전압에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 11 방전용전원라인 사이에 접속된다.
도 28에서의 제 3 B2-제어 스위칭소자(B2-CTr3)는 외부로부터의 제 3 신호(S3)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 21 방전용전원라인 사이에 접속된다.
도 28에서의 제 4 B2-제어 스위칭소자(B2-CTr4)는 외부로부터의 제 4 신호(S4)에 따라 제어되며, B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극과 제 22 방전용전원라인 사이에 접속된다.
여기서, 제 1 신호(S1)는 A1-캐리펄스 및 A1-세트 노드(A1-Q)의 전압 중 어느 하나이며, 제 2 신호(S2)는 A1-스타트 펄스(A1-Vst)이며, 제 3 신호(S3)는 A2-캐리펄스 및 A2-세트 노드(A2-Q)의 전압 중 어느 하나이며, 그리고 제 4 신호(S4)는 A2-스타트 펄스(A2-Vst)이다.
한편, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극은 제 1 스캔출력단자(SOT1)에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극은 제 2 스캔출력단자(SOT2)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극, 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극, 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B-캐리출력단자(B-COT)에 연결될 수도 있다.
또한, 전술된 제 1 A1-제어 스위칭소자(A1-CTr1)의 게이트전극 및 제 10 A1-제어 스위칭소자(A1-CTr10)의 게이트전극은 각각 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 제 1 A2-제어 스위칭소자(A2-CTr1)의 게이트전극 및 제 10 A2-제어 스위칭소자(A2-CTr10)의 게이트전극은 각각 B2-스캔출력 스위칭소자(B2-SCO)의 게이트전극에 연결될 수도 있다.
또한, 전술된 A1-스타트 펄스(A1-Vst) 및 A2-스타트 펄스(A2-Vst)는 같을 수 있다.
A1-
반전부(A1-INV)의
제 1
실시예
도 29는 제 1 실시예에 따른 A1-반전부(A1-INV)의 상세 구성도이다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는, 도 29에 도시된 바와 같이, 제 1 A1-반전 스위칭소자(A1-iTr1) 및 제 2 A1-반전 스위칭소자(A1-iTr2)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전 스위칭소자(A1-iTr1)는 고전원라인으로부터의 제 1 고전압(VH1)에 따라 제어되며, 고전원라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 즉, 이 제 1 A1-반전 스위칭소자(A1-iTr1)는 제 1 고전압(VH1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-리세트 노드(A1-QB)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전 스위칭소자(A1-iTr2)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
여기서, 제 1 A1-반전 스위칭소자(A1-iTr1)와 제 2 A1-반전 스위칭소자(A1-iTr2)가 함께 턴-온 상태일 때 A1-리세트 노드(A1-QB)가 방전 상태로 될 수 있도록, 제 2 A1-반전 스위칭소자(A1-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 A1-반전 스위칭소자(A1-iTr1)의 사이즈보다 더 크게 형성된다.
A1-
반전부(A1-INV)의
제 2
실시예
도 30은 제 2 실시예에 따른 A1-반전부(A1-INV)의 상세 구성도이다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는, 도 30에 도시된 바와 같이, 제 1 A1-반전 스위칭소자(A1-iTr1) 및 제 2 A1-반전 스위칭소자(A1-iTr2)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전 스위칭소자(A1-iTr1)는 외부로부터의 제어신호(CS)에 따라 제어되며, 고전원라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 즉, 이 제 1 A1-반전 스위칭소자(A1-iTr1)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-리세트 노드(A1-QB)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전 스위칭소자(A1-iTr2)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
여기서, 제어신호(CS)는 A1-세트 노드(A1-Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, A1-세트 노드(A1-Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 제어신호(CS)가 고전압일 때 이를 공급받는 제 1 A1-반전 스위칭소자(A1-iTr1)는 턴-온되고, 이 제어신호(CS)가 저전압일 때 이를 공급받는 제 1 A1-반전 스위칭소자(A1-iTr1)는 턴-오프된다.
또한, 제 1 A1-반전 스위칭소자(A1-iTr1)와 제 2 A1-반전 스위칭소자(A1-iTr2)가 함께 턴-온 상태일 때 A1-리세트 노드(A1-QB)가 방전 상태로 될 수 있도록, 제 2 A1-반전 스위칭소자(A1-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 A1-반전 스위칭소자(A1-iTr1)의 사이즈보다 더 크게 형성된다.
A1-
반전부(A1-INV)의
제 3
실시예
도 31은 제 3 실시예에 따른 A1-반전부(A1-INV)의 상세 구성도이다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는, 도 30에 도시된 바와 같이, 제 1 A1-반전 스위칭소자(A1-iTr1) 내지 제 4 A1-반전 스위칭소자(A1-iTr4)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전 스위칭소자(A1-iTr1)는 외부로부터의 제어신호(CS)에 따라 제어되며, 고전원라인과 A1-공통 노드(A1-CN) 사이에 접속된다. 즉, 이 제 1 A1-반전 스위칭소자(A1-iTr1)는 제어신호(CS)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-공통 노드(A1-CN)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전 스위칭소자(A1-iTr2)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-공통 노드(A1-CN)와 저전원라인 사이에 접속된다. 즉, 이 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-공통 노드(A1-CN)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 3 A1-반전 스위칭소자(A1-iTr3)는 A1-공통 노드(A1-CN)의 전압에 따라 제어되며, 고전원라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 즉, 이 제 3 A1-반전 스위칭소자(A1-iTr3)는 A1-공통 노드(A1-CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-리세트 노드(A1-QB)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 4 A1-반전 스위칭소자(A1-iTr4)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 4 A1-반전 스위칭소자(A1-iTr4)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
여기서, 제어신호(CS)는 A1-세트 노드(A1-Q)가 충전 상태(즉, 하이 상태)일 때 저전압으로 유지되고, A1-세트 노드(A1-Q)가 방전 상태(즉, 로우 상태)일 때 고전압으로 유지된다. 제어신호(CS)가 고전압일 때 이를 공급받는 제 1 A1-반전 스위칭소자(A1-iTr1)는 턴-온되고, 이 제어신호(CS)가 저전압일 때 이를 공급받는 제 1 A1-반전 스위칭소자(A1-iTr1)는 턴-오프된다.
또한, 제 1 A1-반전 스위칭소자(A1-iTr1)와 제 2 A1-반전 스위칭소자(A1-iTr2)가 함께 턴-온 상태일 때 A1-리세트 노드(A1-QB)가 방전 상태로 될 수 있도록, 제 2 A1-반전 스위칭소자(A1-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 A1-반전 스위칭소자(A1-iTr1)의 사이즈보다 더 크게 형성된다.
A1-
반전부(A1-INV)의
제 4
실시예
도 32는 제 4 실시예에 따른 A1-반전부(A1-INV)의 상세 구성도이다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는, 도 32에 도시된 바와 같이, 제 1 A1-반전 스위칭소자(A1-iTr1) 내지 제 4 A1-반전 스위칭소자(A1-iTr4)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전 스위칭소자(A1-iTr1)는 고전원라인으로부터의 제 1 고전압(VH1)에 따라 제어되며, 고전원라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 즉, 이 제 1 A1-반전 스위칭소자(A1-iTr1)는 제 1 고전압(VH1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-리세트 노드(A1-QB)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전 스위칭소자(A1-iTr2)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-공통 노드(A1-CN)와 저전원라인 사이에 접속된다. 즉, 이 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-공통 노드(A1-CN)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 3 A1-반전 스위칭소자(A1-iTr3)는 A1-공통 노드(A1-CN)의 전압에 따라 제어되며, 고전원라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 즉, 이 제 3 A1-반전 스위칭소자(A1-iTr3)는 A1-공통 노드(A1-CN)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A1-리세트 노드(A1-QB)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 4 A1-반전 스위칭소자(A1-iTr4)는, A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 4 A1-반전 스위칭소자(A1-iTr4)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
여기서, 제 1 A1-반전 스위칭소자(A1-iTr1)와 제 2 A1-반전 스위칭소자(A1-iTr2)가 함께 턴-온 상태일 때 A1-리세트 노드(A1-QB)가 방전 상태로 될 수 있도록, 제 2 A1-반전 스위칭소자(A1-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 A1-반전 스위칭소자(A1-iTr1)의 사이즈보다 더 크게 형성된다.
A1-
반전부(A1-INV)의
제 5
실시예
도 33은 제 5 실시예에 따른 A1-반전부(A-INV)의 상세 구성도이다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-반전부(A1-INV)는, 도 33에 도시된 바와 같이, 제 1 A1-반전 스위칭소자(A1-iTr1), 제 2 A1-반전 스위칭소자(A1-iTr2), 및 커패시터(C)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전 스위칭소자(A1-iTr1)는 A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 1 A1-반전 스위칭소자(A1-iTr1)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다. 여기서, 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-리세트 노드(A1-QB)의 전압에 따라 제어되며, A1-세트 노드(A1-Q)와 제 1 스캔출력단자(SOT1) 사이에 접속된다. 즉, 이 제 2 A1-반전 스위칭소자(A1-iTr2)는 A1-리세트 노드(A1-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 1 스캔출력단자(SOT1)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 커패시터(C)는 어느 하나의 A1-클럭전송라인과 A1-리세트 노드(A1-QB) 사이에 접속된다. 여기서, 어느 하나의 A1-클럭전송라인으로는 A1-클럭펄스(A1-CLK)가 공급된다.
도 34는 A1-반전부(A1-INV)에 추가될 수 있는 반전 스위칭소자들을 나타낸 도면으로서, 도 29 내지 도 33에 도시된 제 1 내지 제 5 실시예에 따른 A1-반전부(A1-INV)는 이 도 34에 도시된 3개의 반전 스위칭소자들 중 적어도 하나를 더 포함할 수 있다.
이 3개의 반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 각각을 구체적으로 설명하면 다음과 같다.
도 34의 (a)에 도시된 바와 같이, n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 5 A1-반전 스위칭소자(A1-iTr5)는 A1-세트제어신호(즉, n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1))에 따라 제어되며, n번째 A1-서브 스테이지(A1-Sub)의 A1-리세트 노드(A1-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 5 A1-반전 스위칭소자(A1-iTr5)는 전단 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-리세트 노드(A1-QB)와 저전원라인을 서로 연결시킨다.
도 34의 (b)에 도시된 바와 같이, n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 6 A1-반전 스위칭소자(A1-iTr6)는 A1-리세트 노드(A1-QB)의 전압에 따라 제어되며, A1-세트 노드(A1-Q)와 저전원라인 사이에 접속된다. 즉, 이 제 6 A1-반전 스위칭소자(A1-iTr6)는 A1-리세트 노드(A1-QB)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 저전원라인을 서로 연결시킨다.
도 34의 (c)에 도시된 바와 같이, n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 7 A1-반전 스위칭소자(A1-iTr7)는 어느 하나의 A1-클럭전송라인으로부터의 A1-클럭펄스(A1-CLK)에 따라 제어되며, A1-세트제어신호(즉, n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1))가 출력되는 출력단자(즉, n-1번째 A1-서브 스테이지(A-Sub)의 A1-캐리출력단자(A1-COT))와 n번째 A1-서브 스테이지(A1-Sub)의 A1-세트 노드(A1-Q) 사이에 접속된다. 즉, 이 제 7 A1-반전 스위칭소자(A1-iTr7)는 n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-캐리출력단자(A1-COT)와 A1-세트 노드(A1-Q)를 서로 연결시킨다.
도 29에 도시된 제 1 실시예에 따른 A1-반전부(A1-INV)는, 도 34에 도시된 제 5 내지 제 7 A1-반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 중 어느 하나 이상을 더 포함할 수 있다.
마찬가지로, 도 30에 도시된 제 2 실시예에 따른 A1-반전부(A1-INV)는, 도 34에 도시된 제 5 내지 제 7 A1-반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 중 어느 하나 이상을 더 포함할 수 있다.
마찬가지로, 도 31에 도시된 제 3 실시예에 따른 A1-반전부(A1-INV)는, 도 34에 도시된 제 5 내지 제 7 A1-반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 중 어느 하나 이상을 더 포함할 수 있다.
마찬가지로, 도 32에 도시된 제 4 실시예에 따른 A1-반전부(A1-INV)는, 도 34에 도시된 제 5 내지 제 7 A1-반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 중 어느 하나 이상을 더 포함할 수 있다.
마찬가지로, 도 33에 도시된 제 5 실시예에 따른 A1-반전부(A1-INV)는, 도 34에 도시된 제 5 내지 제 7 A1-반전 스위칭소자들(A1-iTr5 내지 A1-iTr7) 중 어느 하나 이상을 더 포함할 수 있다.
도 35는 제 3 및 제 4 실시예에 따른 A1-반전부(A1-INV)에 추가될 수 있는 또 다른 반전 스위칭소자들을 나타낸 도면으로서, 도 31 및 도 32에 도시된 제 3 및 제 4 실시예에 따른 A-반전부(A1-INV)는 이 도 35에 도시된 반전 스위칭소자를 더 포함할 수 있다.
이 반전 스위칭소자(A1-iTr8)를 구체적으로 설명하면 다음과 같다.
도 35에 도시된 바와 같이, n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 8 A1-반전 스위칭소자(A1-iTr8)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)에 인가된 전압에 따라 제어되며, A1-공통 노드(A1-CN)와 저전원라인 사이에 접속된다. 즉, 이 제 8 A1-반전 스위칭소자(A1-iTr8)는 B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-공통 노드(A1-CN)와 저전원라인을 서로 연결시킨다.
여기서, B1-스캔출력 스위칭소자(B1-SCO)의 게이트전극(GE) 대신 B-캐리출력단자(B-COT)가 제 8 A1-반전 스위칭소자(A1-iTr8)의 게이트전극에 직접 연결될 수도 있다.
한편, A2-반전부(A2-INV) 역시 전술된 도 29 내지 도 35에 도시된 바와 같은 회로 구성을 가질 수 있다. 일예로서, 이 A2-반전부는 도 36에 도시된 바와 같은 구성을 가질 수 있다.
도 36은 A2-반전부(A2-INV)의 상세 구성도이다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 A2-반전부(A2-INV)는, 도 36에 도시된 바와 같이, 제 1 A2-반전 스위칭소자(A2-iTr1) 및 제 2 A2-반전 스위칭소자(A2-iTr2)를 포함한다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-반전 스위칭소자(A2-iTr1)는 고전원라인으로부터의 제 1 고전압(VH1)에 따라 제어되며, 고전원라인과 A2-리세트 노드(A2-QB) 사이에 접속된다. 즉, 이 제 1 A2-반전 스위칭소자(A2-iTr1)는 제 1 고전압(VH1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 A2-리세트 노드(A2-QB)를 서로 연결시킨다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 2 A2-반전 스위칭소자(A2-iTr2)는, A2-세트 노드(A2-Q)의 전압에 따라 제어되며, A2-리세트 노드(A2-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 A2-반전 스위칭소자(A2-iTr2)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-리세트 노드(A2-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 1 저전압(VL1)이 공급된다.
여기서, 제 1 A2-반전 스위칭소자(A2-iTr1)와 제 2 A2-반전 스위칭소자(A2-iTr2)가 함께 턴-온 상태일 때 A2-리세트 노드(A2-QB)가 방전 상태로 될 수 있도록, 제 2 A2-반전 스위칭소자(A2-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 A2-반전 스위칭소자(A2-iTr1)의 사이즈보다 더 크게 형성된다.
또한, B-반전부(B-INV) 역시 전술된 도 29 내지 도 35에 도시된 바와 같은 회로 구성을 가질 수 있다. 예를 들어, B-반전부(B-INV)는 도 37과 같은 구성을 가진다.
도 37은 B-반전부(B-INV)의 상세 구성도이다.
n번째 B-서브 스테이지(B-Sub)에 구비된 B-반전부(B-INV)는, 도 37에 도시된 바와 같이, 제 1 B-반전 스위칭소자(B-iTr1) 및 제 2 B-반전 스위칭소자(B-iTr2)를 포함한다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-반전 스위칭소자(B-iTr1)는 고전원라인으로부터의 제 2 고전압(VH2)에 따라 제어되며, 고전원라인과 B-리세트 노드(B-QB) 사이에 접속된다. 즉, 이 제 1 B-반전 스위칭소자(B-iTr1)는 제 2 고전압(VH2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 고전원라인과 B-리세트 노드(B-QB)를 서로 연결시킨다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 2 B-반전 스위칭소자(B-iTr2)는, B-세트 노드(B-Q)의 전압에 따라 제어되며, B-리세트 노드(B-QB)와 저전원라인 사이에 접속된다. 즉, 이 제 2 B-반전 스위칭소자(B-iTr2)는 B-세트 노드(B-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-리세트 노드(B-QB)와 저전원라인을 서로 연결시킨다. 이 저전원라인으로는 제 2 저전압(VL2)이 공급된다.
여기서, 제 1 B-반전 스위칭소자(B-iTr1)와 제 2 B-반전 스위칭소자(B-iTr2)가 함께 턴-온 상태일 때 B-리세트 노드(B-QB)가 방전 상태로 될 수 있도록, 제 2 B-반전 스위칭소자(B-iTr2)의 사이즈(예를 들어 채널폭)가 제 1 B-반전 스위칭소자(B-iTr1)의 사이즈보다 더 크게 형성된다.
한편, 본 발명에 따른 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub) 및 B-서브 스테이지(B-Sub)는 2개 이상의 리세트 노드들을 갖는 회로 구성을 가질 수도 있는 바, 그 하나의 예로서 2개의 리세트 노드들을 갖는 A1-서브 스테이지(A1-Sub) 및 B-서브 스테이지(B-Sub)의 회로 구성을 설명하면 다음과 같다.
도 38은 본 발명의 A1-서브 스테이지(A1-Sub)에 대한 또 다른 실시예를 나타낸 도면이다.
n번째 스테이지내의 A1-서브 스테이지(A1-Sub)(이하, n번째 A1-서브 스테이지(A1-Sub))는, 도 38에 도시된 바와 같이, 제 1 내지 제 4 A1-스위칭소자(A1-Tr1 내지 A1-Tr4), 제 1 A1-반전부(A1-INV1), 제 2 A1-반전부(A1-INV2), A1-캐리출력 스위칭소자(A1-CRO), 제 1 A1-캐리방전 스위칭소자(A1-CRD1), 및 제 2 A1-캐리방전 스위칭소자(A1-CRD2)를 포함한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-스위칭소자(A1-Tr1)는 A1-세트제어신호(예를 들어, n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1))에 따라 제어되며, 충전용전원라인과 A1-세트 노드(A1-Q) 사이에 접속된다. 즉, 이 제 1 A1-스위칭소자(A1-Tr1)는 n-1번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 A1-세트 노드(A1-Q)를 서로 연결시킨다. 여기서, 충전용전원라인으로는 충전용전압(VDD)이 공급된다. 이 충전용전압(VDD)은 스위칭소자를 턴-온시킬 수 있는 값을 갖는 직류 전압이다.
단, 한 프레임 기간내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(첫 번째 스테이지)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 A1-서브 스테이지(A1-Sub)(이하, 1번째 A1-서브 스테이지(A1-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 A1-스타트 펄스(A1-Vst)를 공급받는 바, 따라서 이 1번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-스위칭소자(A1-Tr1)는 전단의 A1-캐리펄스 대신 A1-스타트 펄스(A1-Vst)를 공급받는다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-스위칭소자(A1-Tr2)는 A1-리세트제어신호(예를 들어, n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n+2))에 따라 제어되며, A1-세트 노드(A1-Q)와 제 12 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A1-스위칭소자(A1-Tr2)는 n+2번째 A1-서브 스테이지(A1-Sub)로부터의 A1-캐리펄스(A1-CR_n+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 12 방전용전원라인을 서로 연결시킨다. 여기서, 제 12 방전용전원라인으로는 제 12 방전용전압(VSS12)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 3 A1-스위칭소자(A1-Tr3)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 제어되며, A1-세트 노드(A1-Q)와 제 13 방전용전원라인 사이에 접속된다. 즉, 이 제 3 A1-스위칭소자(A1-Tr3)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 13 방전용전원라인을 서로 연결시킨다. 여기서, 제 13 방전용전원라인으로는 제 13 방전용전압(VSS13)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 4 A1-스위칭소자(A1-Tr4)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 제어되며, A1-세트 노드(A1-Q)와 제 14 방전용전원라인 사이에 접속된다. 즉, 이 제 4 A1-스위칭소자(A1-Tr4)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-세트 노드(A1-Q)와 제 14 방전용전원라인을 서로 연결시킨다. 여기서, 제 14 방전용전원라인으로는 제 14 방전용전압(VSS14)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-반전부(A1-INV1)는 A1-세트 노드(A1-Q)의 전압의 논리와 제 1 A1-리세트 노드(A1-QB1)의 전압의 논리가 상반되도록, A1-세트 노드(A1-Q)의 전압에 따라 제 1 A1-리세트 노드(A1-QB1)의 전압을 제어한다. 구체적으로, 제 1 A1-반전부(A1-INV1)는, A1-세트 노드(A1-Q)의 전압이 논리적으로 하이 상태일 때, 제 1 A1-리세트 노드(A1-QB1)로 저전압(VL)을 인가하여 이 제 1 A1-리세트 노드(A1-QB1)를 방전시킨다. 반면, 이 제 1 A1-반전부(A1-INV1)는, A1-세트 노드(A1-Q)의 전압이 논리적으로 로우 상태일 때, 제 1 A1-리세트 노드(A1-QB1)로 제 1 교류형전압(AC1)을 인가한다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-반전부(A1-INV2)는 A1-세트 노드(A1-Q)의 전압의 논리와 제 2 A1-리세트 노드(A1-QB2)의 전압의 논리가 상반되도록, A1-세트 노드(A1-Q)의 전압에 따라 제 2 A1-리세트 노드(A1-QB2)의 전압을 제어한다. 구체적으로, 제 2 A1-반전부(A1-INV2)는, A1-세트 노드(A1-Q)의 전압이 논리적으로 하이 상태일 때, 제 2 A1-리세트 노드(A1-QB2)로 저전압(VL)을 인가하여 이 제 2 A1-리세트 노드(A1-QB2)를 방전시킨다. 반면, 제 2 A1-반전부(A1-INV2)는, A1-세트 노드(A1-Q)의 전압이 논리적으로 로우 상태일 때, 제 2 A1-리세트 노드(A1-QB2)로 제 2 교류형전압(AC2)을 인가한다.
여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 f 프레임 단위(f는 자연수)로 고전압(VH) 및 저전압(VL)을 번갈아 갖는 교류신호이다. 그리고, 제 1 교류형전압(AC1)은 제 2 교류형전압(AC2)에 대하여 180도 반전된 형태의 신호이다. 따라서, 어느 특정 프레임 기간 동안 제 1 교류형전압(AC1)이 고전압(VH)으로 유지되면, 그 때 제 2 교류형전압(AC2)은 저전압(VL)으로 유지된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 A1-캐리출력 스위칭소자(A1-CRO)는 A1-세트 노드(A1-Q)의 전압에 따라 제어되며, 어느 하나의 A1-클럭전송라인과 A1-서브 스테이지(A1-Sub)의 A1-캐리출력단자(A1-COT) 사이에 접속된다. 즉, 이 A1-캐리출력 스위칭소자(A1-CRO)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-클럭전송라인과 A1-캐리출력단자(A1-COT)를 서로 연결시킨다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 1 A1-캐리방전 스위칭소자(A1-CRD1)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 제어되며, A1-캐리출력단자(A1-COT)와 제 15 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A1-캐리방전 스위칭소자(A1-CRD1)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-캐리출력단자(A1-COT)와 제 15 방전용전원라인을 서로 연결시킨다. 여기서, 제 15 방전용전원라인으로는 제 15 방전용전압(VSS16)이 공급된다.
n번째 A1-서브 스테이지(A1-Sub)에 구비된 제 2 A1-캐리방전 스위칭소자(A1-CRD2)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 제어되며, A1-캐리출력단자(A1-COT)와 제 15 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A1-캐리방전 스위칭소자(A1-CRD2)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-캐리출력단자(A1-COT)와 제 15 방전용전원라인을 서로 연결시킨다.
도 39는 본 발명의 A2-서브 스테이지(A2-Sub)에 대한 또 다른 실시예를 나타낸 도면이다.
n번째 스테이지내의 A2-서브 스테이지(A2-Sub)(이하, n번째 A2-서브 스테이지(A2-Sub))는, 도 39에 도시된 바와 같이, 제 1 내지 제 4 A2-스위칭소자(A2-Tr1 내지 A2-Tr4), 제 1 A2-반전부(A2-INV1), 제 2 A2-반전부(A2-INV2), A2-캐리출력 스위칭소자(A2-CRO), 제 1 A2-캐리방전 스위칭소자(A2-CRD1), 및 제 2 A2-캐리방전 스위칭소자(A2-CRD2)를 포함한다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-스위칭소자(A2-Tr1)는 A2-세트제어신호(예를 들어, n-1번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(A2-CR_n-1))에 따라 제어되며, 충전용전원라인과 A2-세트 노드(A2-Q) 사이에 접속된다. 즉, 이 제 1 A2-스위칭소자(A2-Tr1)는 n-1번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(A2-CR_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 A2-세트 노드(A2-Q)를 서로 연결시킨다. 여기서, 충전용전원라인으로는 충전용전압(VDD)이 공급된다. 이 충전용전압(VDD)은 스위칭소자를 턴-온시킬 수 있는 값을 갖는 직류 전압이다.
단, 한 프레임 기간내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(첫 번째 스테이지)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 A2-서브 스테이지(A2-Sub)(이하, 1번째 A2-서브 스테이지(A2-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 A2-스타트 펄스(A2-Vst)를 공급받는 바, 따라서 이 1번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-스위칭소자(A2-Tr1)는 전단의 A2-캐리펄스 대신 A2-스타트 펄스(A2-Vst)를 공급받는다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 2 A2-스위칭소자(A2-Tr2)는 A2-리세트제어신호(예를 들어, n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(A2-CR_n+2))에 따라 제어되며, A2-세트 노드(A2-Q)와 제 12 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A2-스위칭소자(A2-Tr2)는 n+2번째 A2-서브 스테이지(A2-Sub)로부터의 A2-캐리펄스(A2-CR_n+2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 12 방전용전원라인을 서로 연결시킨다. 여기서, 제 12 방전용전원라인으로는 제 12 방전용전압(VSS12)이 공급된다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 3 A2-스위칭소자(A2-Tr3)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 제어되며, A2-세트 노드(A2-Q)와 제 13 방전용전원라인 사이에 접속된다. 즉, 이 제 3 A2-스위칭소자(A2-Tr3)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 13 방전용전원라인을 서로 연결시킨다. 여기서, 제 13 방전용전원라인으로는 제 13 방전용전압(VSS13)이 공급된다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 4 A2-스위칭소자(A2-Tr4)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 제어되며, A2-세트 노드(A2-Q)와 제 14 방전용전원라인 사이에 접속된다. 즉, 이 제 4 A2-스위칭소자(A2-Tr4)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-세트 노드(A2-Q)와 제 14 방전용전원라인을 서로 연결시킨다. 여기서, 제 14 방전용전원라인으로는 제 14 방전용전압(VSS14)이 공급된다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-반전부(A2-INV1)는 A2-세트 노드(A2-Q)의 전압의 논리와 제 1 A2-리세트 노드(A2-QB1)의 전압의 논리가 상반되도록, A2-세트 노드(A2-Q)의 전압에 따라 제 1 A2-리세트 노드(A2-QB1)의 전압을 제어한다. 구체적으로, 제 1 A2-반전부(A2-INV1)는, A2-세트 노드(A2-Q)의 전압이 논리적으로 하이 상태일 때, 제 1 A2-리세트 노드(A2-QB1)로 저전압(VL)을 인가하여 이 제 1 A2-리세트 노드(A2-QB1)를 방전시킨다. 반면, 이 제 1 A2-반전부(A2-INV1)는, A2-세트 노드(A2-Q)의 전압이 논리적으로 로우 상태일 때, 제 1 A2-리세트 노드(A2-QB1)로 제 1 교류형전압(AC1)을 인가한다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 2 A2-반전부(A2-INV2)는 A2-세트 노드(A2-Q)의 전압의 논리와 제 2 A2-리세트 노드(A2-QB2)의 전압의 논리가 상반되도록, A2-세트 노드(A2-Q)의 전압에 따라 제 2 A2-리세트 노드(A2-QB2)의 전압을 제어한다. 구체적으로, 제 2 A2-반전부(A2-INV2)는, A2-세트 노드(A2-Q)의 전압이 논리적으로 하이 상태일 때, 제 2 A2-리세트 노드(A2-QB2)로 저전압(VL)을 인가하여 이 제 2 A2-리세트 노드(A2-QB2)를 방전시킨다. 반면, 제 2 A2-반전부(A2-INV2)는, A2-세트 노드(A2-Q)의 전압이 논리적으로 로우 상태일 때, 제 2 A2-리세트 노드(A2-QB2)로 제 2 교류형전압(AC2)을 인가한다.
여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 전술된 바와 같다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 A2-캐리출력 스위칭소자(A2-CRO)는 A2-세트 노드(A2-Q)의 전압에 따라 제어되며, 어느 하나의 A2-클럭전송라인과 A2-서브 스테이지(A2-Sub)의 A2-캐리출력단자(A2-COT) 사이에 접속된다. 즉, 이 A2-캐리출력 스위칭소자(A2-CRO)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-클럭전송라인과 A2-캐리출력단자(A2-COT)를 서로 연결시킨다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 1 A2-캐리방전 스위칭소자(A2-CRD1)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 제어되며, A2-캐리출력단자(A2-COT)와 제 15 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A2-캐리방전 스위칭소자(A2-CRD1)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-캐리출력단자(A2-COT)와 제 15 방전용전원라인을 서로 연결시킨다. 여기서, 제 15 방전용전원라인으로는 제 15 방전용전압(VSS15)이 공급된다.
n번째 A2-서브 스테이지(A2-Sub)에 구비된 제 2 A2-캐리방전 스위칭소자(A2-CRD2)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 제어되며, A2-캐리출력단자(A2-COT)와 제 15 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A2-캐리방전 스위칭소자(A2-CRD2)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-캐리출력단자(A2-COT)와 제 15 방전용전원라인을 서로 연결시킨다.
도 40은 본 발명의 B-서브 스테이지(B-Sub)에 대한 또 다른 실시예를 나타낸 도면이다.
n번째 스테이지내의 B-서브 스테이지(B-Sub)(이하, n번째 B-서브 스테이지(B-Sub))는, 도 40에 도시된 바와 같이, 제 1 내지 제 4 B-스위칭소자(B-Tr1 내지 B-Tr4), 제 1 B-반전부(B-INV1), 제 2 B-반전부(B-INV2), B-캐리출력 스위칭소자(B-CRO), 제 1 B-캐리방전 스위칭소자(B-CRD1), 및 제 2 B-캐리방전 스위칭소자(B-CRD2)를 포함한다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-스위칭소자(B-Tr1)는 B-세트신호(예를 들어, n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n-1))에 따라 제어되며, 충전용전원라인과 B-세트 노드(B-Q) 사이에 접속된다. 즉, 이 제 1 B-스위칭소자(B-Tr1)는 n-1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n-1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전원라인과 B-세트 노드(B-Q)를 서로 연결시킨다.
단, 한 프레임 기간(T_F)내에서 모든 스테이지들 중 가장 먼저 동작하는 1번째 스테이지(첫 번째 스테이지)의 전단에는 스테이지가 존재하지 않으므로, 이 1번째 스테이지내의 B-서브 스테이지(B-Sub)(이하, 1번째 B-서브 스테이지(B-Sub))는 타이밍 컨트롤러(도시되지 않음)로부터의 B-스타트 펄스를 공급받는 바, 따라서 이 1번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-스위칭소자(B-Tr1)는 전단의 B-캐리펄스(B-CR) 대신 B-스타트 펄스를 공급받는다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 2 B-스위칭소자(B-Tr2)는 B-리세트신호(예를 들어, n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n+1))에 따라 제어되며, B-세트 노드(B-Q)와 제 17 방전용전원라인 사이에 접속된다. 즉, 이 제 2 B-스위칭소자(B-Tr2)는 n+1번째 B-서브 스테이지(B-Sub)로부터의 B-캐리펄스(B-CR_n+1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-세트 노드(B-Q)와 제 17 방전용전원라인을 서로 연결시킨다. 여기서, 제 17 방전용전원라인으로는 제 17 방전용전압(VSS17)이 공급된다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 3 B-스위칭소자(B-Tr3)는 제 1 B-리세트 노드(B-QB1)의 전압에 따라 제어되며, B-세트 노드(B-Q)와 제 18 방전용전원라인 사이에 접속된다. 즉, 이 제 3 B-스위칭소자(B-Tr3)는 제 1 B-리세트 노드(B-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-세트 노드(B-Q)와 제 18 방전용전원라인을 서로 연결시킨다. 여기서, 제 14 방전용전원라인으로는 제 18 방전용전압(VSS18)이 공급된다. 여기서, 제 18 방전용전원라인으로는 제 18 방전용전압(VSS18)이 공급된다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 4 B-스위칭소자(B-Tr4)는 제 2 B-리세트 노드(B-QB2)의 전압에 따라 제어되며, B-세트 노드(B-Q)와 제 19 방전용전원라인 사이에 접속된다. 즉, 이 제 4 B-스위칭소자(B-Tr4)는 제 2 B-리세트 노드(B-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-세트 노드(B-Q)와 제 19 방전용전원라인을 서로 연결시킨다. 여기서, 제 19 방전용전원라인으로는 제 19 방전용전압(VSS19)이 공급된다. 여기서, 제 19 방전용전원라인으로는 제 19 방전용전압(VSS19)이 공급된다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-반전부(B-INV1)는 B-세트 노드(B-Q)의 전압의 논리와 제 1 B-리세트 노드(B-QB1)의 전압의 논리가 상반되도록, B-세트 노드(B-Q)의 전압에 따라 제 1 B-리세트 노드(B-QB1)의 전압을 제어한다. 구체적으로, 제 1 B-반전부(B-INV1)는, B-세트 노드(B-Q)의 전압이 논리적으로 하이 상태일 때, 제 1 B-리세트 노드(B-QB1)로 저전압(VL)을 인가하여 이 제 1 B-리세트 노드(B-QB1)를 방전시킨다. 반면, 이 제 1 B-반전부(B-INV1)는, B-세트 노드(B-Q)의 전압이 논리적으로 로우 상태일 때, 제 1 B-리세트 노드(B-QB1)로 제 1 교류형전압(AC1)을 인가한다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 2 B-반전부(B-INV2)는 B-세트 노드(B-Q)의 전압의 논리와 제 2 B-리세트 노드(B-QB2)의 전압의 논리가 상반되도록, B-세트 노드(B-Q)의 전압에 따라 제 2 B-리세트 노드(B-QB2)의 전압을 제어한다. 구체적으로, 제 2 B-반전부(B-INV2)는, B-세트 노드(B-Q)의 전압이 논리적으로 하이 상태일 때, 제 2 B-리세트 노드(B-QB2)로 저전압(VL)을 인가하여 이 제 2 B-리세트 노드(B-QB2)를 방전시킨다. 반면, 제 2 B-반전부(B-INV2)는, B-세트 노드(B-Q)의 전압이 논리적으로 로우 상태일 때, 제 2 B-리세트 노드(B-QB2)로 제 2 교류형전압(AC2)을 인가한다.
n번째 B-서브 스테이지(B-Sub)에 구비된 B-캐리출력 스위칭소자(B-CRO)는 B-세트 노드(B-Q)의 전압에 따라 제어되며, 어느 하나의 B-클럭전송라인과 B-서브 스테이지(B-Sub)의 B-캐리출력단자(B-COT) 사이에 접속된다. 즉, 이 B-캐리출력 스위칭소자(B-CRO)는 B-세트 노드(B-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-클럭전송라인과 B-캐리출력단자(B-COT)를 서로 연결시킨다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 1 B-캐리방전 스위칭소자(B-CRD1)는 제 1 B-리세트 노드(B-QB1)의 전압에 따라 제어되며, B-캐리출력단자(B-COT)와 제 20 방전용전원라인 사이에 접속된다. 즉, 이 제 1 B-캐리방전 스위칭소자(B-CRD1)는 제 1 B-리세트 노드(B-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 제 20 방전용전원라인을 서로 연결시킨다. 여기서, 제 20 방전용전원라인으로는 제 20 방전용전압(VSS20)이 공급된다.
n번째 B-서브 스테이지(B-Sub)에 구비된 제 2 B-캐리방전 스위칭소자(B-CRD2)는 제 2 B-리세트 노드(B-QB2)의 전압에 따라 제어되며, B-캐리출력단자(B-COT)와 제 20 방전용전원라인 사이에 접속된다. 즉, 이 제 2 B-캐리방전 스위칭소자(B-CRD2)는 제 2 B-리세트 노드(B-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 B-캐리출력단자(B-COT)와 제 20 방전용전원라인을 서로 연결시킨다.
한편, 이와 같이 A1-서브 스테이지(A1-Sub) 및 A2-서브 스테이지(A2-Sub)가 2개의 리세트 노드들을 구비하는 구조를 취함에 따라, 스캔출력제어부(SOC) 역시 더 많은 수의 스위칭소자들을 필요로 한다.
즉, 스캔출력제어부(SOC)는, 도 38 및 도 39에 도시된 바와 같이, A1-스캔출력 스위칭소자(A1-SCO), 제 1 A1-스캔방전 스위칭소자(A1-SCD1), 제 2 A1-스캔방전 스위칭소자(A1-SCD2), 제 1-1 A1-제어 스위칭소자(A1-CTr1-1), 제 1-2 A1-제어 스위칭소자(A1-CTr1-2), A2-스캔출력 스위칭소자(A2-SCO), 제 1 A2-스캔방전 스위칭소자(A2-SCD1), 제 2 A2-스캔방전 스위칭소자(A2-SCD2), 제 1-1 A2-제어 스위칭소자(A2-CTr1-1) 및 제 1-2 A2-제어 스위칭소자(A2-CTr1-2)를 포함한다.
A1-스캔출력 스위칭소자(A1-SCO)는 A1-세트 노드(A1-Q)의 전압에 따라 제어되며, A1-클럭전송라인과 제 1 스캔출력단자(SOT1) 사이에 접속된다. 즉, 이 A1-스캔출력 스위칭소자(A1-SCO)는 A1-세트 노드(A1-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A1-클럭전송라인과 제 1 스캔출력단자(SOT1)를 서로 연결시킨다. 여기서, A1-클럭전송라인으로는 A1-클럭펄스(A1-CLK)가 공급된다.
제 1 A1-스캔방전 스위칭소자(A1-SCD1)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 제어되며, 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A1-스캔방전 스위칭소자(A1-SCD1)는 제 1 A1-리세트 노드(A1-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인을 서로 연결시킨다.
제 2 A1-스캔방전 스위칭소자(A1-SCD2)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 제어되며, 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A1-스캔방전 스위칭소자(A1-SCD2)는 제 2 A1-리세트 노드(A1-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 스캔출력단자(SOT1)와 제 1 방전용전원라인을 서로 연결시킨다.
제 1-1 A1-제어 스위칭소자(A1-CTr1-1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 1 A1-리세트 노드(A1-QB1)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1-1 A1-제어 스위칭소자(A1-CTr1-1)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 A1-리세트 노드(A1-QB1)와 제 2 방전용전원라인을 서로 연결시킨다. 이 제 1-1 A1-제어 스위칭소자(A1-CTr1-1)는 제 1 A1-반전부(A1-INV1)의 출력에 관계없이 제 1 A1-리세트 노드(A1-QB1)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
제 1-2 A1-제어 스위칭소자(A1-CTr1-2)는 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 2 A1-리세트 노드(A1-QB2)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1-2 A1-제어 스위칭소자(A1-CTr1-2)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 A1-리세트 노드(A1-QB2)와 제 2 방전용전원라인을 서로 연결시킨다. 이 제 1-2 A1-제어 스위칭소자(A1-CTr1-2)는 제 2 A1-반전부(A1-INV2)의 출력에 관계없이 제 1 A1-리세트 노드(A1-QB1)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
A2-스캔출력 스위칭소자(A2-SCO)는 A2-세트 노드(A2-Q)의 전압에 따라 제어되며, A2-클럭전송라인과 제 2 스캔출력단자(SOT2) 사이에 접속된다. 즉, 이 A2-스캔출력 스위칭소자(A2-SCO)는 A2-세트 노드(A2-Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 A2-클럭전송라인과 제 2 스캔출력단자(SOT2)를 서로 연결시킨다. 여기서, A2-클럭전송라인으로는 A2-클럭펄스(A2-CLK)가 공급된다.
제 1 A2-스캔방전 스위칭소자(A2-SCD1)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 제어되며, 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제 1 A2-스캔방전 스위칭소자(A2-SCD1)는 제 1 A2-리세트 노드(A2-QB1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인을 서로 연결시킨다.
제 2 A2-스캔방전 스위칭소자(A2-SCD2)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 제어되며, 제 1 스캔출력단자(SOT2)와 제 1 방전용전원라인 사이에 접속된다. 즉, 이 제 2 A2-스캔방전 스위칭소자(A2-SCD2)는 제 2 A2-리세트 노드(A2-QB2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 스캔출력단자(SOT2)와 제 1 방전용전원라인을 서로 연결시킨다.
제 1-1 A2-제어 스위칭소자(A2-CTr1-1)는 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 1 A2-리세트 노드(A2-QB1)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1-1 A2-제어 스위칭소자(A2-CTr1-1)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 A2-리세트 노드(A2-QB1)와 제 2 방전용전원라인을 서로 연결시킨다. 이 제 1-1 A2-제어 스위칭소자(A2-CTr1-1)는 제 1 A2-반전부(A2-INV1)의 출력에 관계없이 제 1 A2-리세트 노드(A2-QB1)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
제 1-2 A2-제어 스위칭소자(A2-CTr1-2)는 B-캐리펄스(B-CR_n)에 따라 제어되며, 제 2 A2-리세트 노드(A2-QB2)와 제 2 방전용전원라인 사이에 접속된다. 즉, 이 제 1-2 A2-제어 스위칭소자(A2-CTr1-2)는 B-캐리펄스(B-CR_n)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 A2-리세트 노드(A2-QB2)와 제 2 방전용전원라인을 서로 연결시킨다. 이 제 1-2 A2-제어 스위칭소자(A2-CTr1-2)는 제 2 A2-반전부(A2-INV2)의 출력에 관계없이 제 1 A2-리세트 노드(A2-QB1)를 방전 상태(즉, 로우 상태) 만드는 역할을 한다.
한편, 전술된 BA-클럭펄스(BA-CLK)는 2상(phase) 이상의 신호로 구성될 수 있는 바, 이 BA-클럭펄스(BA-CLK)가 2상일 때의 예를 나타내면 다음과 같다.
도 41은 BA-클럭펄스(BA-CLK)가 2상일 때의 그 파형을 나타낸 도면이다.
도 41에 도시된 바와 같이, 제 1 BA-클럭펄스(BA-CLK_1)는 홀수 번째 B1-출력기간(T_B1)에만 선택적으로 출력되는 반면, 제 2 B2-클럭펄스(B2-CLK_2)는 짝수 번째 B1-출력기간(T_B1)에만 선택적으로 출력된다.
따라서, 홀수 번째 B1-출력기간(T_B1)에는 제 1 BA-클럭펄스(BA-CLK_1)에 의해 B1-스캔펄스(B1-SC)가 생성되며, 짝수 번째 B1-출력기간(T_B1)에는 제 2 BA-클럭펄스(BA-CLK_2)에 의해 B1-스캔펄스(B-SC)가 생성된다.
한편, 해당 스테이지의 스캔출력제어부(SOC)에 구비된 제어 스위칭소자들 중 적어도 하나는 그 해당 스테이지내의 A1-서브 스테이지(A1-Sub), A2-서브 스테이지(A2-Sub) 및 B-서브 스테이지(B-Sub) 중 적어도 하나의 내부에 내장될 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
A#-Sub: A#-서브 스테이지 B-Sub: B-서브 스테이지
ST_n: n번째 스테이지 SOC: 스캔출력제어부
A#-CLK: A#-클럭펄스 B-CLK: B-클럭펄스
BA#-CLK: BA#-클럭펄스 SOT#: 제 # 스캔출력단자
V_a1-q: A1-세트 노드의 전압 V_a2-q: A2-세트 노드의 전압
B-CR: B-캐리펄스 A#-SC_n: n번째 A#-스캔펄스
B#-SC_n: n번째 B#-스캔펄스 Vg#_n: n번째 제 # 복합펄스
ST_n: n번째 스테이지 SOC: 스캔출력제어부
A#-CLK: A#-클럭펄스 B-CLK: B-클럭펄스
BA#-CLK: BA#-클럭펄스 SOT#: 제 # 스캔출력단자
V_a1-q: A1-세트 노드의 전압 V_a2-q: A2-세트 노드의 전압
B-CR: B-캐리펄스 A#-SC_n: n번째 A#-스캔펄스
B#-SC_n: n번째 B#-스캔펄스 Vg#_n: n번째 제 # 복합펄스
Claims (57)
- A-스캔펄스 및 B-스캔펄스로 구성된 k개(k는 1보다 큰 자연수)의 복합펄스들을 순차적으로 출력하는 다수의 스테이지들을 포함하며;
적어도 어느 하나의 스테이지가,
외부로부터의 A-제어신호에 따라 A-세트 노드의 전압 및 적어도 하나의 A-리세트 노드의 전압을 제어하고, 그리고 상기 A-세트 노드의 전압, 상기 적어도 하나의 A-리세트 노드의 전압 및 어느 하나의 A-클럭펄스에 근거하여 A-캐리펄스를 생성하는 k개의 A-서브 스테이지들;
외부로부터의 B-제어신호에 따라 B-세트 노드의 전압 및 적어도 하나의 B-리세트 노드의 전압을 제어하고, 그리고 상기 B-세트 노드의 전압, 상기 적어도 하나의 B-리세트 노드의 전압 및 어느 하나의 B-클럭펄스에 근거하여 B-캐리펄스를 생성하는 B-서브 스테이지; 및,
각 A-서브 스테이지의 각 A-세트 노드의 전압 및 각 A-서브 스테이지로 공급되는 각 A-클럭펄스에 근거하여 k개의 A-스캔펄스들을 생성하고, 상기 B-캐리펄스 및 k개의 BA-클럭펄스에 근거하여 k개의 B-스캔펄스들을 생성하고, 서로 대응되는 A-스캔펄스와 B-스캔펄스를 하나의 복합펄스로서 출력하는 스캔출력제어부를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 1 항에 있어서,
상기 k는 2이며;
상기 A-서브 스테이지들은 A1-서브 스테이지 및 A2-서브 스테이지로 구분되며;
상기 A-세트 노드들은, 상기 A1-서브 스테이지에 접속된 A1-세트 노드 및 상기 A2-서브 스테이지에 접속된 A2-세트 노드로 구분되며;
상기 A-클럭펄스들은 위상차를 갖는 다수의 A1-클럭펄스들 및 다수의 A2-클럭펄스들로 구분되며;
상기 A1-클럭펄스들 중 어느 하나가 상기 A1-서브 스테이지 및 상기 스캔출력제어부로 공급되며;
상기 A2-클럭펄스들 중 어느 하나가 상기 A2-서브 스테이지 및 상기 스캔출력제어부로 공급되며;
상기 BA-클럭펄스들은 BA1-클럭펄스 및 BA2-클럭펄스로 구분되며;
상기 A-스캔펄스들은 A1-스캔펄스 및 A2-스캔펄스로 구분되며;
상기 A-캐리펄스들은 상기 A1-서브 스테이지의 A1-캐리출력단자를 통해 출력된 A1-캐리펄스 및 상기 A2-서브 스테이지의 A2-캐리출력단자를 통해 출력된 A2-캐리펄스로 구분되며;
상기 B-서브 스테이지는 B-캐리출력단자를 통해 상기 B-캐리펄스를 출력하며;
상기 스캔출력제어부는, 상기 A1-세트 노드의 전압 및 A1-클럭펄스에 근거하여 A1-스캔펄스를 생성하고, 상기 B-캐리펄스 및 BA1-클럭펄스에 근거하여 B1-스캔펄스를 생성하고, 상기 A1-스캔펄스와 B1-스캔펄스를 제 1 복합펄스로서 출력하며;
상기 스캔출력제어부는, 상기 A2-세트 노드의 전압 및 A2-클럭펄스에 근거하여 A2-스캔펄스를 생성하고, 상기 B-캐리펄스 및 BA2-클럭펄스에 근거하여 B2-스캔펄스를 생성하고, 상기 A2-스캔펄스와 B2-스캔펄스를 제 2 복합펄스로서 출력하며; 그리고,
상기 적어도 하나의 스테이지는 상기 스캔출력제어부로부터의 제 1 복합펄스를 제 1 스캔출력단자를 통해 출력하고, 상기 스캔출력제어부로부터의 제 2 복합펄스를 제 2 스캔출력단자를 통해 출력함을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 스캔출력제어부는,
상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 제 1 스캔출력단자 사이에 접속된 A1-스캔출력 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 제 1 스캔출력단자와 상기 BA1-클럭펄스를 전송하는 제 1 B2-클럭전송라인 사이에 접속된 B1-스캔출력 스위칭소자;
상기 A2-세트 노드의 전압에 따라 제어되며, 상기 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 제 2 스캔출력단자 사이에 접속된 A2-스캔출력 스위칭소자; 및,
상기 B-캐리펄스에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 BA2-클럭펄스를 전송하는 제 2 B2-클럭전송라인 사이에 접속된 B2-스캔출력 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 A1-서브 스테이지의 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자;
상기 A2-서브 스테이지의 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 A1-서브 스테이지의 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자;
상기 제 1 스캔출력단자의 전압에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자;
상기 A2-서브 스테이지의 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자;
상기 제 2 스캔출력단자의 전압에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리출력단자를 통해 출력되는 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A1-제어 스위칭소자; 및,
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 8 항에 있어서,
상기 스위치제어신호는, 직류 전압 및 교류 전압 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 9 항에 있어서,
상기 교류 전압은 상기 B-클럭펄스에 동기되어 출력되며, 상기 교류 전압의 펄스폭이 상기 B-클럭펄스의 펄스폭과 같거나 다른 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A1-제어 스위칭소자; 및,
상기 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 4, 제 5, 제 6, 제 7, 제 8 및 제 11 항 중 어느 한 항에 있어서,
상기 스캔출력제어부는,
상기 A1-서브 스테이지로부터의 A1-캐리펄스에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 3 방전용전압을 전송하는 제 3 방전용전원라인 사이에 접속된 제 4 A1-제어 스위칭소자;
상기 A1-세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 4 방전용전압을 전송하는 제 4 방전용전원라인 사이에 접속된 제 5 A1-제어 스위칭소자;
A1-스타트 펄스에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 5 방전용전압을 전송하는 제 5 방전용전원라인 사이에 접속된 제 6 A1-제어 스위칭소자;
상기 A2-서브 스테이지로부터의 A2-캐리펄스에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 3 방전용전원라인 사이에 접속된 제 4 A2-제어 스위칭소자;
상기 A2-세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 4 방전용전원라인 사이에 접속된 제 5 A2-제어 스위칭소자;
A2-스타트 펄스에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 5 방전용전원라인 사이에 접속된 제 6 A2-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 제어 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 A1-서브 스테이지의 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A1-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 A1-제어 스위칭소자;
상기 A2-서브 스테이지의 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 2 A2-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 A1-서브 스테이지의 A1-리세트 노드의 전압에 따라 제어되며, 상기 제 1 스캔출력단자와 제 1 방전용전압을 전송하는 제 1 방전용전원라인 사이에 접속된 A1-스캔방전 스위칭소자;
상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A1-리세트 노드와 제 2 방전용전압을 전송하는 제 2 방전용전원라인 사이에 접속된 제 1 A1-제어 스위칭소자;
외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A1-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 6 방전용전압을 전송하는 제 6 방전용전원라인 사이에 접속된 제 7 A1-제어 스위칭소자;
상기 A2-서브 스테이지의 A2-리세트 노드의 전압에 따라 제어되며, 상기 제 2 스캔출력단자와 상기 제 1 방전용전원라인 사이에 접속된 A2-스캔방전 스위칭소자;
상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A2-리세트 노드와 상기 제 2 방전용전원라인 사이에 접속된 제 1 A2-제어 스위칭소자;
상기 스위치제어신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 3 A2-제어 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 6 방전용전원라인 사이에 접속된 제 7 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 A1-세트 노드와 제 7 방전용전압을 전송하는 제 7 방전용전원라인 사이에 접속된 제 8 A1-제어 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 A2-세트 노드와 상기 제 7 방전용전원라인 사이에 접속된 제 8 A2-제어 스위칭소자; 및,
상기 A1-캐리펄스 및 A2-캐리펄스 중 어느 하나에 따라 제어되며, 상기 B-캐리펄스가 출력되는 상기 B-서브 스테이지의 캐리출력단자와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 9 제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 A1-클럭펄스는 2상(phase) 이상의 클럭펄스이며;
상기 A2-클럭펄스는 2상 이상의 클럭펄스이며;
상기 B-클럭펄스는 2상 이상의 클럭펄스이며;
상기 BA1-클럭펄스는 1상 이상의 클럭펄스이며;
상기 BA2-클럭펄스는 1상 이상의 클럭펄스이며;
상기 B-클럭펄스의 주기가 상기 A1-클럭펄스 및 A1-클럭펄스의 주기보다 더 길며;
상기 A1-클럭펄스, A2-클럭펄스, B-클럭펄스, BA1-클럭펄스 및 BA2-클럭펄스간의 펄스폭이 동일하거나, 또는 적어도 2개의 펄스폭이 서로 다른 것을 특징으로 하는 쉬프트 레지스터. - 제 16 항에 있어서,
상기 B-클럭펄스가 하이 상태인 기간 동안 상기 A1-클럭펄스 및 A2-클럭펄스가 로우 상태로 유지됨을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 A1-서브 스테이지는,
상기 A1-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A1-세트 노드 사이에 접속된 제 1 A1-스위칭소자;
상기 A1-리세트제어신호에 따라 제어되며, 상기 A1-세트 노드와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 2 A1-스위칭소자;
상기 A1-세트 노드의 전압의 논리와 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 상기 A1-리세트 노드의 전압을 제어하는 A1-반전부;
상기 A1-세트 노드의 전압에 따라 제어되며, 어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-캐리출력단자 사이에 접속된 A1-캐리출력 스위칭소자; 및,
상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 제 9 방전용전압을 전송하는 제 9 방전용전원라인 사이에 접속된 A1-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-반전부는,
고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 1 A1-반전 스위칭소자; 및,
상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-반전부는,
외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 1 A1-반전 스위칭소자; 및,
상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-반전부는,
외부로부터의 제어신호에 따라 제어되며, 고전압을 전송하는 고전원라인과 A1-공통 노드 사이에 접속된 제 1 A1-반전 스위칭소자;
A1-세트 노드의 전압에 따라 제어되며, 상기 A1-공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자;
상기 A1-공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 3 A1-반전 스위칭소자; 및,
A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 4 A1-반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-반전부는,
고전원라인으로부터의 고전압에 따라 제어되며, 상기 고전원라인과 A1-공통 노드 사이에 접속된 제 1 A1-반전 스위칭소자;
A1-세트 노드의 전압에 따라 제어되며, 상기 A1-공통 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 2 A1-반전 스위칭소자;
상기 A1-공통 노드의 전압에 따라 제어되며, 상기 고전원라인과 상기 A1-리세트 노드 사이에 접속된 제 3 A1-반전 스위칭소자; 및,
A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 4 A1-반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-반전부는,
상기 A1-세트 노드의 전압에 따라 제어되며, 상기 A1-리세트 노드와 저전압을 전송하는 저전원라인 사이에 접속된 제 1 A1-반전 스위칭소자;
상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 상기 제 1 스캔출력단자 사이 또는 상기 A1-세트 노드와 A1-캐리출력단자 사이에 접속된 제 2 A1-반전 스위칭소자; 및,
어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-리세트 노드 사이에 접속된 A1-커패시터를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 19 항 내지 23 항 중 어느 한 항에 있어서,
상기 A1-반전부는,
상기 A1-세트제어신호에 따라 제어되며, 상기 A1-리세트 노드와 상기 저전원라인 사이에 접속된 제 5 A1-반전 스위칭소자;
상기 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 상기 저전원라인 사이에 접속된 제 6 A1-반전 스위칭소자; 및,
어느 하나의 A1-클럭전송라인으로부터의 A1-클럭펄스에 따라 제어되며, 상기 A1-세트제어신호가 출력되는 출력단자와 상기 A1-세트 노드 사이에 접속된 제 7 A1-반전 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 21 항 및 제 22 항 중 어느 한 항에 있어서,
상기 A1-반전부는,
상기 B-캐리펄스 또는 상기 스캔출력제어부의 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 A1-공통 노드와 상기 저전원라인 사이에 접속된 제 8 A1-반전 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 18 항에 있어서,
상기 A1-세트제어신호는 A1-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A1-캐리펄스이며; 그리고,
상기 A1-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A1-캐리펄스인 것을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 A2-서브 스테이지는,
상기 A2-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A2-세트 노드 사이에 접속된 제 1 A2-스위칭소자;
상기 A2-리세트제어신호에 따라 제어되며, 상기 A2-세트 노드와 제 8 방전용전압을 전송하는 제 8 방전용전원라인 사이에 접속된 제 2 A2-스위칭소자;
상기 A2-세트 노드의 전압의 논리와 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 A2-리세트 노드의 전압을 제어하는 A2-반전부;
상기 A2-세트 노드의 전압에 따라 제어되며, 어느 하나의 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 A2-캐리출력단자 사이에 접속된 A2-캐리출력 스위칭소자; 및,
상기 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 제 9 방전용전압을 전송하는 제 9 방전용전원라인 사이에 접속된 A2-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 27 항에 있어서,
상기 A2-세트제어신호는 A2-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며; 그리고,
상기 A2-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스인 것을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 B-제어신호는 B-세트제어신호 및 B-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 B서브 스테이지는,
상기 B-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 B-세트 노드 사이에 접속된 제 1 B-스위칭소자;
상기 B-리세트제어신호에 따라 제어되며, 상기 B-세트 노드와 제 10 방전용전압을 전송하는 제 10 방전용전원라인 사이에 접속된 제 2 B-스위칭소자;
상기 B-세트 노드의 전압의 논리와 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 B-리세트 노드의 전압을 제어하는 B-반전부;
상기 B-세트 노드의 전압에 따라 제어되며, 어느 하나의 B-클럭펄스를 전송하는 B-클럭전송라인과 상기 B-캐리출력단자 사이에 접속된 B-캐리출력 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 B-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 29 항에 있어서,
상기 B-서브 스테이지는,
상기 B-세트 노드의 전압에 따라 제어되며, 외부로부터의 스위치제어신호를 전송하는 제어전송라인과 상기 B-세트 노드 사이에 접속된 제 3 B-스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 29 항에 있어서,
상기 B-세트제어신호는 B-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 B-캐리펄스이며; 그리고,
상기 B-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 B-캐리펄스인 것을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 적어도 하나의 A1-리세트 노드는 제 1 A1-리세트 노드 및 제 2 A1-리세트 노드로 구성되며;
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 A1-서브 스테이지는,
상기 A1-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A1-세트 노드 사이에 접속된 제 1 A1-스위칭소자;
상기 A1-리세트제어신호에 따라 제어되며, 상기 A1-세트 노드와 제 12 방전용전압을 전송하는 제 12 방전용전원라인 사이에 접속된 제 2 A1-스위칭소자;
상기 제 1 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 제 13 방전용전압을 전송하는 제 13 방전용전원라인 사이에 접속된 제 3 A1-스위칭소자;
상기 제 2 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-세트 노드와 제 14 방전용전압을 전송하는 제 14 방전용전원라인 사이에 접속된 제 4 A1-스위칭소자;
상기 A1-세트 노드의 전압의 논리와 제 1 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 상기 제 1 A1-리세트 노드의 전압을 제어하는 제 1 A1-반전부;
상기 A1-세트 노드의 전압의 논리와 제 2 A1-리세트 노드의 전압의 논리가 상반되도록, 상기 A1-세트 노드의 전압에 따라 상기 제 2 A1-리세트 노드의 전압을 제어하는 제 2 A1-반전부;
상기 A1-세트 노드의 전압에 따라 제어되며, 어느 하나의 A1-클럭펄스를 전송하는 A1-클럭전송라인과 상기 A1-캐리출력단자 사이에 접속된 A1-캐리출력 스위칭소자;
상기 제 1 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 제 15 방전용전압을 전송하는 제 15 방전용전원라인 사이에 접속된 제 1 A1-캐리방전 스위칭소자; 및,
상기 제 2 A1-리세트 노드의 전압에 따라 제어되며, 상기 A1-캐리출력단자와 상기 제 15 방전용전원라인 사이에 접속된 제 2 A1-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 적어도 하나의 A2-리세트 노드는 제 1 A2-리세트 노드 및 제 2 A2-리세트 노드로 구성되며;
상기 A-제어신호는 A1-세트제어신호, A1-리세트제어신호, A2-세트제어신호 및 A2-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 A2-서브 스테이지는,
상기 A2-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 A2-세트 노드 사이에 접속된 제 1 A2-스위칭소자;
상기 A2-리세트제어신호에 따라 제어되며, 상기 A2-세트 노드와 제 12 방전용전압을 전송하는 제 12 방전용전원라인 사이에 접속된 제 2 A2-스위칭소자;
상기 제 1 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-세트 노드와 제 13 방전용전압을 전송하는 제 13 방전용전원라인 사이에 접속된 제 3 A2-스위칭소자;
상기 제 2 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-세트 노드와 제 14 방전용전압을 전송하는 제 14 방전용전원라인 사이에 접속된 제 4 A2-스위칭소자;
상기 A2-세트 노드의 전압의 논리와 제 1 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 상기 제 1 A2-리세트 노드의 전압을 제어하는 제 1 A2-반전부;
상기 A2-세트 노드의 전압의 논리와 제 2 A2-리세트 노드의 전압의 논리가 상반되도록, 상기 A2-세트 노드의 전압에 따라 상기 제 2 A2-리세트 노드의 전압을 제어하는 제 2 A2-반전부;
상기 A2-세트 노드의 전압에 따라 제어되며, 어느 하나의 A2-클럭펄스를 전송하는 A2-클럭전송라인과 상기 A2-캐리출력단자 사이에 접속된 A2-캐리출력 스위칭소자;
상기 제 1 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 제 15 방전용전압을 전송하는 제 15 방전용전원라인 사이에 접속된 제 1 A2-캐리방전 스위칭소자; 및,
상기 제 2 A2-리세트 노드의 전압에 따라 제어되며, 상기 A2-캐리출력단자와 상기 제 15 방전용전원라인 사이에 접속된 제 2 A2-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 2 항에 있어서,
상기 적어도 하나의 B-리세트 노드는 제 1 B-리세트 노드 및 제 2 B-리세트 노드로 구성되며;
상기 B-제어신호는 B-세트제어신호 및 B-리세트제어신호를 포함하며; 그리고,
상기 적어도 하나의 스테이지에 포함된 B-서브 스테이지는,
상기 B-세트제어신호에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 상기 B-세트 노드 사이에 접속된 제 1 B-스위칭소자;
상기 B-리세트제어신호에 따라 제어되며, 상기 B-세트 노드와 제 16 방전용전압을 전송하는 제 16 방전용전원라인 사이에 접속된 제 2 B-스위칭소자;
상기 제 1 B-리세트 노드의 전압에 따라 제어되며, 상기 B-세트 노드와 제 17 방전용전압을 전송하는 제 17 방전용전원라인 사이에 접속된 제 3 B-스위칭소자;
상기 제 2 B-리세트 노드의 전압에 따라 제어되며, 상기 B-세트 노드와 제 18 방전용전압을 전송하는 제 18 방전용전원라인 사이에 접속된 제 4 B-스위칭소자;
상기 B-세트 노드의 전압의 논리와 제 1 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 상기 제 1 B-리세트 노드의 전압을 제어하는 제 1 B-반전부;
상기 B-세트 노드의 전압의 논리와 제 2 B-리세트 노드의 전압의 논리가 상반되도록, 상기 B-세트 노드의 전압에 따라 상기 제 2 B-리세트 노드의 전압을 제어하는 제 2 B-반전부;
상기 B-세트 노드의 전압에 따라 제어되며, 어느 하나의 B-클럭펄스를 전송하는 B1-클럭전송라인과 상기 B-캐리출력단자 사이에 접속된 B-캐리출력 스위칭소자;
상기 제 1 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 제 19 방전용전압을 전송하는 제 19 방전용전원라인 사이에 접속된 제 1 B-캐리방전 스위칭소자; 및,
상기 제 2 B-리세트 노드의 전압에 따라 제어되며, 상기 B-캐리출력단자와 상기 제 19 방전용전원라인 사이에 접속된 제 2 B-캐리방전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 A1-세트 노드와 제 20 방전용전압을 전송하는 제 20 방전용전원라인 사이에 접속된 제 10 A1-제어 스위칭소자; 및,
상기 B-캐리펄스에 따라 제어되며, 상기 A2-세트 노드와 상기 제 20 방전용전원라인 사이에 접속된 제 10 A2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 36 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B-제어 스위칭소자;
외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B-제어 스위칭소자; 및,
외부로부터의 제 3 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 23 방전용전압을 전송하는 제 23 방전용전원라인 사이에 접속된 제 5 B-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 37 항에 있어서,
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며;
상기 제 2 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고,
상기 제 3 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자;
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 39 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및,
외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 40 항에 있어서,
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며; 그리고,
상기 제 2 신호는 A1-스타트 펄스인 것을 특징으로 하는 쉬프트 레지스터. - 제 40 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및,
외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 42 항에 있어서,
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고,
상기 제 4 신호는 A2-스타트 펄스인 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
상기 B-캐리펄스에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자;
상기 B1-스캔출력 스위칭소자의 게이트전극에 인가된 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. - 제 44 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및,
외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 41 항 및 제 45 항 중 어느 한 항에 있어서,
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나 이며; 그리고,
상기 제 2 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 45 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및,
외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 42 항 및 제 47 항 중 어느 한 항에 있어서,
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트제어신호 중 어느 하나 이며; 그리고,
상기 제 4 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 49 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B-제어 스위칭소자;
외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B-제어 스위칭소자; 및,
외부로부터의 제 3 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 23 방전용전압을 전송하는 제 23 방전용전원라인 사이에 접속된 제 5 B-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 50 항에 있어서,
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나이며;
상기 제 2 신호는 상기 A2-캐리펄스 및 A2-세트 노드의 전압 중 어느 하나이며; 그리고,
상기 제 3 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 3 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B1-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B1-제어 스위칭소자;
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 11 방전용전압을 전송하는 제 11 방전용전원라인 사이에 접속된 제 2 B1-제어 스위칭소자;
상기 스위치제어신호에 따라 제어되며, 상기 B-캐리출력단자와 상기 B2-스캔출력 스위칭소자의 게이트전극 사이에 접속된 제 1 B2-제어 스위칭소자; 및,
상기 B-리세트 노드의 전압에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 11 방전용전원라인 사이에 접속된 제 2 B2-제어 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 52 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 1 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 21 방전용전압을 전송하는 제 21 방전용전원라인 사이에 접속된 제 3 B1-제어 스위칭소자; 및,
외부로부터의 제 2 신호에 따라 제어되며, 상기 B1-스캔출력 스위칭소자의 게이트전극과 제 22 방전용전압을 전송하는 제 22 방전용전원라인 사이에 접속된 제 4 B1-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 53 항에 있어서,
상기 제 1 신호는 상기 A1-캐리펄스 및 A1-세트 노드의 전압 중 어느 하나 이며; 그리고,
상기 제 2 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 53 항에 있어서,
상기 스캔출력제어부는,
외부로부터의 제 3 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 21 방전용전원라인 사이에 접속된 제 3 B2-제어 스위칭소자; 및,
외부로부터의 제 4 신호에 따라 제어되며, 상기 B2-스캔출력 스위칭소자의 게이트전극과 상기 제 22 방전용전원라인 사이에 접속된 제 4 B2-제어 스위칭소자 중 적어도 하나를 더 포함함을 특징으로 하는 쉬프트 레지스터. - 제 55 항에 있어서,
상기 제 3 신호는 상기 A2-캐리펄스 및 A2-세트제어신호 중 어느 하나 이며; 그리고,
상기 제 4 신호는 A1-스타트 펄스 및 A2-스타트 펄스 중 어느 하나인 것을 특징으로 하는 쉬프트 레지스터. - 제 26 항에 있어서,
상기 A2-세트제어신호는 A2-스타트 펄스 또는, 상기 적어도 어느 하나의 스테이지보다 먼저 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며; 그리고,
상기 A2-리세트제어신호는 상기 적어도 어느 하나의 스테이지보다 늦게 동작되는 스테이지들 중 어느 하나로부터 출력된 A2-캐리펄스이며;
상기 A1-스타트 펄스와 A-2 스타트 펄스가 동일한 신호인 것을 특징으로 하는 쉬프트 레지스터.
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