KR102353728B1

KR102353728B1 - 표시 패널

Info

Publication number: KR102353728B1
Application number: KR1020210047684A
Authority: KR
Inventors: 황정환; 김범준; 신성열; 이봉준; 현유미
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-02-27
Filing date: 2021-04-13
Publication date: 2022-01-20
Also published as: KR20210043533A

Abstract

본 발명의 실시예에 따른 표시 패널은 복수의 게이트선 및 복수의 데이터선을 포함하는 표시 영역, 및 상기 복수의 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 상기 복수의 스테이지 중 하나의 스테이지는 다음단 스테이지들 중 적어도 하나와 전기적으로 연결되어 있는 전달 신호 출력 단자에 전달 신호를 출력하는 전달 신호 생성부, 상기 게이트선과 전기적으로 연결된 게이트 전압 출력 단자에 게이트 전압을 출력하는 출력부, 상기 전달 신호의 전압과 상기 게이트 전압의 전압을 낮추는 풀다운부, 및 인버터 신호를 상기 풀다운부로 출력하는 인버터부를 포함하고, 상기 게이트 전압은 제1 저전압을 가지고, 상기 인버터 신호는 제2 저전압을 가지며, 상기 전달 신호는 제3 저전압을 가지며, 상기 제1 저전압, 상기 제2 저전압, 및 상기 제3 저전압은 서로 다른 전압값을 가진다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 패널은 현재 가장 널리 사용되고 있는 평판 표시 패널 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 패널은 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 패널외에도 유기 발광 표시 패널, 플라즈마 표시 패널, 전기 영동 표시 패널 등이 있다.

이러한 표시 패널에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.

그렇지만, 이와 같이 집적된 게이트 구동부의 내부에 형성된 박막 트랜지스터는 게이트 신호를 내보내는 동안 일정 수준의 누설 전류가 발생되어 출력이 저하되어 게이트 전압의 레벨이 저하되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 하기 위한 것이다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 복수의 게이트선 및 복수의 데이터선을 포함하는 표시 영역, 및 상기 복수의 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고, 상기 복수의 스테이지 중 하나의 스테이지는 다음단 스테이지의 제1 입력 단자에 연결된 전달 신호 출력 단자에 전달 신호를 출력하는 전달 신호 생성부, 게이트선에 연결된 게이트 전압 출력 단자에 게이트 전압을 출력하는 출력부, 및 상기 다음단 스테이지의 제4 입력 단자에 연결된 인버터 신호 출력 단자에 인버터 신호를 출력하는 인버터부를 포함한다.

상기 전달 신호 출력 단자는 전단 스테이지의 제2 입력 단자에 연결되어 있을 수 있다.

상기 전달 신호 출력 단자는 전전단 스테이지의 제3 입력 단자에 연결되어 있을 수 있다.

상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하고, 상기 제1 트랜지스터는 클록 신호가 인가되는 입력 단자, Q 접점과 연결되어 있는 제어 단자 및 게이트 전압 출력 단자와 연결되어 제1 저전압의 게이트 전압을 출력하는 출력 단자를 포함하고, 상기 인버터부는 제2 저전압의 전압을 출력하고, 상기 전달 신호 생성부는 제3 저전압으로 상기 전달 신호를 생성하고, 상기 제2 저전압은 상기 제1 전압보다 낮은 전압 레벨을 가지고, 상기 제3 저전압은 상기 제2 저전압보다 낮은 전압 레벨을 가질 수 있다.

상기 스테이지는 Q접점 안정부를 더 포함하며, 상기 Q 접점 안정부에 포함되어 있는 트랜지스터의 Vgs 전압은 상기 출력부가 게이트 온 전압을 출력할 때 0V 이하의 값을 가질 수 있다.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 상기 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 제3 입력 단자를 통하여 다다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 Q 접점과 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제6 트랜지스터, 상기 제2 저전압을 인가받는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제3 저전압을 인가받는 출력 단자를 포함하는 제9 트랜지스터, 및 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있는 제어 단자, 상기 Q 접점에 연결되어 있는 입력 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제10 트랜지스터를 포함할 수 있다.

상기 Q 접점 안정부는 제1 입력 단자를 통하여 전단 스테이지의 전달 신호를 인가받는 입력 단자 및 제어 단자, 상기 Q 접점과 연결되어 있는 출력 단자를 포함하는 제4 트랜지스터, 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자를 통하여 다음단 스테이지의 상기 전달 신호를 인가받으며, 한 쌍의 트랜지스터의 입력 단자는 상기 Q 접점에 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제9 트랜지스터 및 제9-1 트랜지스터, 및 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 상기 인버터 신호 출력 단자에 연결된 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 상기 Q 접점에 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제10 트랜지스터 및 제10-1 트랜지스터를 포함할 수 있다.

상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 입력 단자, 제1 입력 단자를 통하여 전단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 제2 저전압을 인가받는 출력 단자를 포함하는 제5 트랜지스터를 더 포함할 수 있다.

상기 출력부의 상기 제1 트랜지스터의 출력 단자의 전압을 상기 제1 저전압으로 낮추는 제2 트랜지스터 및 제3 트랜지스터를 포함하는 풀다운부를 더 포함할 수 있다.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제3 저전압으로 낮추는 제11 트랜지스터를 더 포함하고, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제3 저전압이 인가되는 출력 단자를 포함할 수 있다.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제3 저전압으로 낮추는 제17 트랜지스터를 더 포함하고, 상기 제17 트랜지스터는 제2 입력 단자를 통하여 다음단 스테이지의 전달 신호를 인가받는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제3 저전압이 인가되는 출력 단자를 포함할 수 있다.

상기 풀다운부는 상기 게이트 전압을 상기 제1 저전압으로 낮추는 제11-1 트랜지스터를 더 포함하며, 상기 제11-1 트랜지스터는 전단 스테이지의 인버터 신호를 인가받는 제어 단자, 상기 게이트 전압 출력 단자에 연결되어 있는 입력 단자, 상기 제1 저전압을 인가받는 출력 단자를 포함할 수 있다.

상기 풀다운부는 상기 전달 신호의 전압을 상기 제2 저전압으로 낮추는 제11 트랜지스터를 더 포함하며, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제2 저전압이 인가되는 출력 단자를 포함할 수 있다.

상기 풀다운부는 상기 전달 신호의 저전압을 상기 제1 저전압으로 낮추는 제11 트랜지스터를 더 포함하며, 상기 제11 트랜지스터는 상기 인버터 신호 출력 단자에 연결된 I 접점과 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자와 연결되어 있는 입력 단자, 상기 제1 저전압이 인가되는 출력 단자를 포함할 수 있다.

상기 트랜지스터의 채널은 산화물 반도체 또는 비정질 반도체를 포함하며, 상기 스테이지에 인가되는 전압이 -10V 이상인 경우에는 상기 비정질 반도체 또는 상기 산화물 반도체가 상기 트랜지스터의 채널로 형성되어 있으며, 상기 스테이지에 인가되는 전압이 -10V 미만인 경우에는 상기 산화물 반도체가 상기 트랜지스터의 채널로 형성되어 있을 수 있다.

이상과 같이 표시 패널에 실장된 게이트 구동부의 트랜지스터 중 일부 트랜지스터의 출력 단자를 보다 낮은 저전압과 연결하여 해당 트랜지스터에 걸리는 전압 차이를 줄여 게이트 구동부가 출력하는 게이트 온 전압의 레벨이 낮아지지 않거나 누설 전류로 인하여 문제가 발생하지 않도록 한다.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.
도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 4는 비정질 실리콘 반도체를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터에서 전압에 대한 전류 그래프이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 설치한 경우 게이트 구동부가 차지하는 면적을 도시한 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 게이트 구동부의 출력 특성을 도시한 것이다.
도 9 도 17은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 패널에 대하여 도 1을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450) 따위의 필름의 위에 형성된 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450) 따위의 필름 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호(CKV), 제2 클록 신호(CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2, Vss3)을 제공하는 신호를 포함한다. 본 발명의 실시예에서는 저 전압으로 3개 이상의 저 전압 레벨을 가질 수 있으며, 그 중 3개의 저 전압을 인가받는 실시예를 중심으로 살펴본다.

표시 영역(300)은 액정 표시 패널인 경우에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 패널로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 패널을 예로 들어 설명한다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측 단자에 연결된다. 액정 커패시터(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 패널의 화소(PX)구조도 다양한 실시예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 상측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2) 및 제3 저전압(Vss3)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.

게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 제1 저전압(Vss1), 제2 저전압(Vss2) 및 제3 저전압(Vss3)은 도 1에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가될 수 있다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.

이상에서는 표시 패널의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선(G1-Gn)을 중심으로 살펴본다.

도 2는 도 1의 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 2에서는 게이트 구동부(500)를 블록화하여 상세하게 도시하고 있다.

도 2에서 표시 영역(300)을 저항(Rp)과 커패시턴스(Cp)로 나타내었다. 이는 게이트선(G1-Gn), 액정 커패시터(Clc) 및 유지 커패시터(Cst)는 각각 저항값 및 커패시턴스를 가지며, 이들을 모두 합하여 하나의 저항(Rp) 및 하나의 커패시턴스(Cp)로 나타낸 것이다. 즉, 게이트선은 도 2에서 도시하고 있는 바와 같이 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다. 스테이지(SR)에서 출력된 게이트 전압은 게이트선으로 전달된다.

이하 게이트 구동부(500)를 살펴본다.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4…)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 네 개의 입력 단자(IN1, IN2, IN3, IN4), 하나의 클록 입력 단자(CK), 세 개의 전압 입력 단자(Vin1, Vin2, Vin3), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT), 전달 신호 출력 단자(CRout) 및 인버터 신호 출력 단자(IVTout)를 포함한다.

우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.

제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다. 제3 입력 단자(IN3)는 다다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다.

n-1번째 게이트선(Gn-1)에 연결된 스테이지(SRn-1; 도시하지 않음) 및 n번째 게이트선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다. 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 한다. 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.

한편, 제4 입력 단자(IN4)는 전단 스테이지의 인버터 신호 출력 단자(IVTout)에 연결되어 이전 단의 인버터 신호(IVT)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 이에 대응하는 신호를 별도로 생성하여 입력시키거나 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)에서 이와 타이밍이 적합한 신호를 생성하도록 하여 이를 전달받을 수도 있다. 여기서, 해당 스테이지에서 게이트 온 전압이 인가되는 1H 구간에서는 저전압(Vss1, Vss2 또는 Vss3)이 인가되는 타이밍을 가지는 신호를 출력 제어 신호(OCS)라고도 한다.

클록 입력 단자(CK)에는 클록 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클록 입력 단자(CK)에는 제1 클록 신호(CKV)이 인가되고, 짝수번째 스테이지의 클록 입력 단자(CK)에는 제2 클록 신호(CKVB)이 인가된다. 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대되는 클록 신호이다.

제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가되며, 제3 전압 입력 단자(Vin3)에는 제2 저전압(Vss2)보다 낮은 제3 저전압(Vss3)이 인가된다. 제1 저전압(Vss1), 제2 저전압(Vss2) 및 제3 저전압(Vss3)의 전압값은 실시예에 따라 다양할 수 있다.

게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(SR1)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 전달 신호(CR), 제3 입력 단자(IN3)를 통해 제3 스테이지(SR3)로부터 제공되는 전달 신호(CR) 그리고 제4 입력 단자(IN4)를 통해 출력 제어 신호를 입력 받아 첫 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제2 스테이지(SR2)의 제4 입력 단자(IN4)로 전달한다.

제2 스테이지(SR2)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 제공되는 전달 신호(CR)를, 제3 입력 단자(IN3)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를 그리고 제4 입력 단자(IN4)를 통해 제1 스테이지(SR1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제3 스테이지(SR3)의 제4 입력 단자(IN4)로 전달한다.

한편, 제3 스테이지(SR3)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 입력 단자(IN2)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를, 제3 입력 단자(IN3)를 통해 제5 스테이지(SR5)로부터 제공되는 전달 신호(CR)를, 그리고 제4 입력 단자(IN4)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1), 제2 스테이지(SR2)의 제2 입력 단자(IN2) 및 제1 스테이지(SR1)의 제3 입력 단자(IN3)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제4 입력 단자(IN4)로 전달한다.

상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 내지 제3 전압 입력 단자(Vin1, Vin2, Vin3)에는 제1 내지 제3 저전압(Vss1, Vss2, Vss3)을, 제2 및 제3 입력 단자(IN2, IN3)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지) 및 제n+2 스테이지(SRn+2; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제4 입력 단자(IN4)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력 단자(IN1), 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2) 및 제n-2 스테이지(SRn-2)의 제3 입력 단자(IN3)로 전달하며, 인버터 신호 출력 단자(IVTout)에서는 인버터 신호(IVT)를 제n+1 스테이지(SRn+1; 더미 스테이지)의 제4 입력 단자(IN4)로 전달 한다.

도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트선에 연결된 게이트 구동부의 스테이지(SR)의 구조를 좀 더 상세하게 살펴본다.

도 3은 본 발명의 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 출력부(511), 인버터부(512), 전달 신호 생성부(513), Q접점 안정부(514), I접점 안정부(515) 및 풀다운부(516)를 포함한다.

먼저, 출력부(511)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점(이하 제1 접점이라고도 함)에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 커패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 풀다운부(516)와 연결되어 있으며, 풀다운부(516)를 통하여 제1 전압 입력 단자(Vin1)와 연결되어 있다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(511)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다. Q 접점의 전압에 의하여 제1 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 전압차가 발생하고 이 전압차가 제1 커패시터(C1)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력된다.

인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다. 먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어 단자가 연결된 일단(입력단)은 클록 입력 단자(CK)와 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어 단자 및 제13 트랜지스터(Tr13)의 입력 단자와 연결되어 있다. 제7 트랜지스터(Tr7)는 제어 단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력 단자는 클록 입력 단자(CK)와 연결되어 있고, 출력 단자는 I 접점(인버터 접점 또는 제2 접점이라고도 함)과 연결되어 있다. 제8 트랜지스터(Tr8)는 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 입력 단자는 I 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제13 트랜지스터(Tr13)는 입력단자가 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어 단자는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력 단자로 전달되어 I 접점이 하이 전압을 가지며, 전달된 하이 신호는 본단 스테이지의 전달 신호 출력 단자(CRout)에서 전달 신호(CR)가 출력되면 I 접점의 전압을 제2 저전압(VSS2)으로 낮춘다. 그 결과 인버터부(512)의 I 접점은 본단 스테이지의 전달 신호(CR) 및 게이트 온 전압과 반대의 전압 레벨을 가진다.

전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클록 입력 단자(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어 단자는 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 커패시터(기생 커패시터일 수 있음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 풀다운부(516)의 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)과 연결되어 제3 저전압(Vss3)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제3 저전압(Vss3)값을 가진다.

Q접점 안정부(514)는 4개의 트랜지스터(제4 트랜지스터(Tr4), 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 및 제10 트랜지스터(Tr10))를 포함한다. 먼저, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점과 연결되어 있다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달한다. 제6 트랜지스터(Tr6)는 제어 단자가 제3 입력 단자(IN3)와 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제6 트랜지스터(Tr6)는 다다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가될 때 Q 접점의 전압이 제2 저전압(Vss2)이 되도록 한다. 제9 트랜지스터(Tr9)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가 될 때, Q 접점의 전압이 제2 저전압(Vss2)이 되도록 한다. 제10 트랜지스터(Tr10)는 제어 단자가 I 접점에 연결되어 있으며, 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 트랜지스터(Tr10)는 인버터부(512)의 하이 출력에 의하여 Q 접점의 전압을 제2 저전압(Vss2)으로 바꾼다. 이와 같이 Q 접점에 연결된 제4 트랜지스터(Tr4), 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9) 및 제10 트랜지스터(Tr10)에 의하여 각 구간에서 Q 접점의 전압은 안정화된다.

I접점 안정부(515) 한개의 트랜지스터(제5 트랜지스터(Tr5))를 포함한다. 제5 트랜지스터(Tr5)의 입력 단자는 I 접점과 연결되어 있으며, 제어 단자는 제1 입력 단자(IN1)에 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제5 트랜지스터(Tr5)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 I 접점의 전압을 제2 저전압(Vss2)으로 낮춘다.

풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 5 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11), 제11-1 트랜지스터(Tr11-1), 제17 트랜지스터(Tr17))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)는 제어 단자가 제4 입력 단자(IN4)와 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있고, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력 신호가 하이값으로 인가될 때 게이트 전압을 제1 저전압(Vss1)이 되도록 한다. 제17 트랜지스터(Tr17)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제17 트랜지스터(Tr17)는 다음 단의 전달 신호에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다.

3개의 저전압값, 클록 신호 전압 값, 게이트 전압값 및 전달 신호의 전압값은 다양할 수 있는데, 본 실시예에서는 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V가지며, 클록 신호의 전압값은 15V와 -15V를 스윙한다. 게이트 온 전압값은 출력부(511)의 특성에 따라 다른 전압 값을 가지며, 게이트 오프 전압값은 제1 저전압(Vss1)값을 가진다. 전달 신호의 하이의 전압값은 전달 신호 생성부(513)의 특성에 따라 다른 전압 값을 가지며, 로우의 전압값은 제3 저전압(Vss3)값을 가진다.

이러한 구조에 따른 스테이지의 동작을 설명하면 아래와 같다.

하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(511)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력한다. 한편, 전달 신호(CR)는 본단 인버터부(512)의 출력 및 다음단의 전달 신호(CR)에 의하여 하이(high) 전압에서 제3 저전압(Vss3)으로 낮아지며, 게이트 온 전압은 본단 인버터부(512)의 출력, 다음단 및 다다음단의 전달 신호(CR)에 의하여 하이 전압에서 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다.

이 때, Q접점 안정부(514) 및 I접점 안정부(515)는 게이트 전압 및 전달 신호(CR)가 주기적으로 변하는 동작의 기본이 되는 Q 접점 및 I접점의 전압을 안정화시키는 역할을 한다.

Q접점 안정부(514)의 각 트랜지스터의 소스측과 게이트측간의 전압차인 Vgs 전압은 게이트 온 전압이 출력 될 때 각각 아래와 같다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -4V, 제9 트랜지스터(Tr9)의 Vgs는 -4V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.

여기서 Vgs 전압은 변하지만, 해당 스테이지에서 게이트 온 전압이 출력 될 때에는 게이트 온 전압을 생성하기 위하여 0이하의 값을 가지도록 형성되어 있다. 그 결과 Q 접점의 전압이 안정화되고 누설 전류가 증가하지 않아 Q 접점의 전압을 일정하게 유지시킬 수 있다.

또한, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -4V이다.

각 스테이지에 포함되어 있는 트랜지스터는 표시 영역(300)의 복수의 화소에 형성되어 있는 박막 트랜지스터(Trsw)와 동일한 공정을 통하여 함께 형성된다. 이 때, 박막 트랜지스터(Trsw) 및 각 스테이지의 트랜지스터의 채널층을 형성하는 반도체 물질로는 비정질 실리콘이나 IGZO와 같은 산화물 반도체가 사용될 수 있다. 하지만, 두 반도체 물질은 특성이 달라서 두 반도체 중 하나만을 사용해야 할 경우가 있는데, 도 3의 실시예는 IGZO와 같은 산화물 반도체가 사용될 수 있지만, 비정질 실리콘은 사용될 수 없다.

그 이유는 도 4에서 도시하고 있는 바와 같이 비정질 실리콘과 산화물 반도체가 특성이 다르기 때문이다.

도 4는 비정질 실리콘 반도체를 사용한 트랜지스터와 산화물 반도체를 사용한 트랜지스터에서 전압에 대한 전류 그래프이다.

여기서, 좌측의 그래프(ASG; amorphous silicon gate)는 비정질 실리콘의 경우이며, 우측의 그래프(OSG; oxide semiconductor gate)는 산화물 반도체로 IGZO를 사용한 경우로, 가로축은 Vgs이고, 세로축은 채널에 흐르는 전류값을 나타낸다.

비정질 실리콘을 사용한 트랜지스터의 경우(ASG)에는 도 4의 좌측 그래프와 같이 Vgs전압이 낮아질 때, 다시 전류가 증가하는 현상이 있다. 이에 비정질 실리콘을 사용한 트랜지스터는 Vgs 전압이 일정 수준 이하일 수 없다. 그 결과 각 스테이지에 인가되는 전압을 -10V보다 낮은 전압이 걸리는 경우에는 스테이지의 구동 특성이 저하되어 비정질 실리콘을 사용하지 않을 수 있으며, 이 때에는 IGZO 따위의 산화물 반도체를 사용한다.

도 3의 실시예에서도 -15V의 제3 저전압 및 클록 신호가 사용되고 있어 산화물 반도체가 채널층에 사용되는 것이 적합하다.

도 3의 실시예에서는 제3 저전압의 전압 값과 클록 신호의 전압 값중 낮은 값을 모두 -15V로 일치시켰다. 이는 표시 패널이 생성하는 전압 값의 개수를 줄여 보다 간소한 구동 전압 생성부를 형성할 수 있도록 하기 위한 것이다. 실시예에 따라서는 다양한 전압 값을 가질 수 있다.

도 3에서와 같이 산화물 반도체를 사용하는 경우에는 도 5에서와 같이 집적되는 게이트 구동부이 차지하는 영역을 대폭 줄일 수 있다.

도 5는 본 발명의 실시예에 따른 게이트 구동부를 설치한 경우 게이트 구동부가 차지하는 면적을 도시한 도면이다.

도 5에서 도시하고 있는 바와 같이, 표시 영역(300)의 외부에 위치하는 차광 부재(BM)로 약 2mm가 형성되는데, 산화물 반도체를 사용한 게이트 구동부(OSG)는 0.65mm의 폭으로 형성할 수 있어 차광 부재(BM)의 폭을 더 줄일 수 있어 슬림 베젤을 형성할 수 있다는 장점이 있다.

이하에서는 도 3과 구조적으로는 동일한 구조를 가지나, 인가되는 전압의 레벨이 다른 경우를 도 6을 통하여 살펴본다.

도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

도 6의 실시예는 도 3과 달리 제1 저전압(Vss1)은 -9V, 제2 저전압(Vss2)은 -12V, 제3 저전압(Vss3)은 -15V가진다. 클록 신호의 전압값은 도 3의 실시예와 같이 15V와 -15V를 가진다.

이와 같은 전압의 변화는 게이트 오프 전압 및 전달 신호(CR)의 로우 전압을 변화시키지만, 이는 표시 패널에서 전압이 낮아지기만 할 뿐, 구동시 변화는 없다. 하지만, Q 접점 안정부(514) 및 인버터부(512)의 출력에서는 아래와 같이 전압 변화가 발생한다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -3V, 제9 트랜지스터(Tr9)의 Vgs는 -3V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -3V이다.

도 6의 실시예도 -15V의 전압이 인가되므로 IGZO와 같은 산화물 반도체가 사용되는 것이 적합하며, 도 5와 같이 슬림 베젤용으로도 적합하다.

도 3의 실시예와 도 6의 실시예에 따른 게이트 전압 및 Q 접점의 전압 변화에 기초하여 고온 신뢰성을 도 7 및 도 8을 통하여 살펴본다.

도 7 및 도 8은 본 발명의 실시예에 따른 게이트 구동부의 출력 특성을 도시한 것이다.

도 7에서는 게이트 전압(gate voltage)과 Q점점의 전압을 시간에 따라 도시하였으며, 도 3의 실시예, 도 6의 실시예와 함께 비교예를 함께 도시하였다.

비교예는 제3 저전압(Vss3)이 없으며, 제3 저전압(Vss3) 대신에 제2 저전압(Vss2)에 연결된 구조를 가진다.

또한, 도 7(a)에서는 트랜지스터의 채널 길이를 7㎛로 한 실시예이고, 도 7(b)는 채널 길이를 3㎛로 한 경우이다.

도 7(a) 및 도 7(b)를 살펴보면, 도 3의 실시예, 도 6의 실시예 및 비교예는 모두 유사한 게이트 전압을 제공하는 것을 확인할 수 있다. 다만, 비교예가 Q 접점의 전압이 떨어지는 크기가 큰 것을 확인할 수 있다.

Q 접점의 전압이 유지되지 않고 떨어지는 경우에는 도 7에서와 같이 상온의 동작에서는 게이트 전압이 문제가 없이 발생될 수 있지만, 고온 또는 저온에서 문제가 발생할 수 있다. 이는 도 8에서 도시되어 있다.

도 8에서는 도 3의 실시예, 도 6의 실시예 및 비교예의 고온 특성이 도시되어 있다.

도 8에서 도시하고 있는 바와 같이 일반적인 특성(typical 특성)은 도 3의 실시예, 도 6의 실시예 및 비교예에서 모두 판정 기준(80%)보다 높은 값을 가져 상온에서의 동작에서는 문제가 없음을 확인할 수 있다.

하지만, 고온에서 동작하여 문턱전압(Vth)가 -2V의 전압값을 가지는 경우에는 비교예가 판정 기준(80%)보다 낮아 고온에서의 불량이 발생할 가능성이 높음을 확인할 수 있다. 또한, 도 8에서 평가한 바와 같이 장기 신뢰성에서도 비교예가 판정 기준보다 높아 장기 신뢰성도 좋아 고온의 상태가 오랜 시간 지속되는 환경만 아니면 비교예도 사용될 수 있음을 알 수 있다.

비교예와 같이 두 개의 저전압만이 인가되는 실시예는 도 14 및 도 15에서 후술한다.

한편, 저온의 경우에도 동작 특성이 문제가 될 수 있는데, 저온의 경우에는 별도의 추가 회로를 형성하여 저온 특성을 보상하여 동작에 문제가 없도록 할 수 있다. 이에 저온에서의 특성은 보상 회로로 보상할 수 있어 큰 문제가 없어 별도로 평가하지 않았다.

이하에서는 도 9 내지 도 17을 통하여 본 발명의 다양한 변형 실시예를 살펴본다.

도 9 도 17은 본 발명의 또 다른 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.

먼저, 도 9의 실시예를 살펴본다.

도 9의 실시예는 도 3 및 도 6의 실시예와 동일한 구조를 가진다. 다만, 저전압의 전압값 및 클록 신호의 전압값이 다르다.

도 9의 실시예는 도 3과 달리 제1 저전압(Vss1)은 -6V, 제2 저전압(Vss2)은 -8V, 제3 저전압(Vss3)은 -10V를 가진다. 클록 신호의 전압값은 20V와 -10V를 가진다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -2V, 제9 트랜지스터(Tr9)의 Vgs는 -2V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -2V이다.

도 9의 실시예는 최저 전압으로 -10V가 인가되므로 산화물 반도체뿐만 아니라 비정질 실리콘이 트랜지스터의 채널로 사용될 수 있는 실시예이다.

한편, 도 10의 실시예는 구조적으로는 도 3, 도 6, 도 9와 동일한 구조를 가지지만, 인가되는 전압값이 이들과 다르다.

도 10의 실시예는 도 3과 동인한 3개의 저전압값을 가진다. 즉, 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 하지만, 클록 신호의 전압값은 도 3과 다르다. 즉, 클록 신호의 전압값은 15V와 -11V를 가진다. 도 10의 실시예는 3개의 저전압의 전압값과 클록 신호의 로우 전압값이 서로 다를 수 있음을 보여주는 실시예이다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 0V, 제9 트랜지스터(Tr9)의 Vgs는 0V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -4V이다.

도 10의 실시예는 최저 전압으로 -15V가 제3 저전압(Vss3)으로 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

한편, 도 11의 실시예는 도 3의 실시예와 구조적인 차이를 가지는 실시예이다.

도 11의 실시예에서 풀다운부(516)의 제11 트랜지스터(Tr11)의 출력 단자가 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 전달 신호(CR)는 실제 화소에 인가되는 신호가 아니므로 로우 전압의 레벨이 변경되더라도 화소가 화상을 표시하는 영향이 없다.

한편, 도 11의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.

도 11의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -4V, 제9 트랜지스터(Tr9)의 Vgs는 -4V이고, 제10 트랜지스터(Tr10)의 Vgs는 -4V이다.

여기서 Vgs 전압은 변하지만, 해당 스테이지에서 게이트 온 전압이 출력 될 때에는 게이트 온 전압을 생성하기 위하여 0이하의 값을 가지도록 형성되어 있다.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 0V이다.

도 11의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

도 12의 실시예도 도 3의 실시예와 구조적으로 차이가 있다.

도 12의 실시예에서 Q접점 안정부(514)의 제6 트랜지스터(Tr6) 및 제9 트랜지스터(Tr9)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 즉, Q접점 안정부(514)의 제6 트랜지스터(Tr6)는 제어 단자가 제3 입력 단자(IN3)와 연결되어 있으며, 입력 단자는 Q 접점과 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제6 트랜지스터(Tr6)는 다다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가될 때 Q 접점의 전압이 제3 저전압(Vss3)이 되도록 한다. 또한, Q접점 안정부(514)의 제9 트랜지스터(Tr9)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제3 전압 입력 단자(Vin3)와 연결되어 있다. 그 결과 다음 단 스테이지의 전달 신호(CR)가 하이 값으로 인가 될 때, Q 접점의 전압이 제3 저전압(Vss3)이 되도록 한다. 제6 트랜지스터(Tr6) 및 제9 트랜지스터(Tr9)에 의하여 Q 접점은 제2 저전압(Vss2)보다 낮은 제3 저전압(Vss3)으로 변경되어 Q 접점과 연결되어 있는 트랜지스터에서 누설 전류가 발생할 가능성이 더 낮아지므로 Q 접점의 전압이 유지될 수 있다.

한편, 도 12의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.

도 12의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.

도 12의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

도 13의 실시예도 도 3의 실시예와 구조적으로 차이가 있다.

도 13의 실시예에서 Q접점 안정부(514)의 제9 트랜지스터(Tr9)의 제어 단자가 제2 저전압(Vss2)과 연결되어 있으며, 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 또한, 인버터부(512)의 제8 트랜지스터(Tr8)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다.

즉, Q접점 안정부(514)의 제9 트랜지스터(Tr9)는 제어 단자가 제2 전압 입력 단자(Vin2)에 연결되어 있으며, 입력 단자가 Q 접점에 연결되어 있고, 출력 단자가 제3 전압 입력 단자(Vin3)와 연결되어 있다. 제어 단자가 제2 저전압(Vss2)을 인가받으므로 계속 턴 오프 상태를 유지할 수 있어 Q 접점의 전압이 누설되지 않도록 한다. 또한, 인버터부(512)의 제8 트랜지스터(Tr8)의 출력 단자가 제3 저전압(Vss3)과 연결되어 있다. 인버터부(512)의 출력인 I 접점은 로우 전압으로 제3 저전압(Vss3)값을 가진다. 이는 인버터부(512)의 출력인 I 접점의 전압이 게이트 온 전압의 출력시 제3 저전압(Vss3)을 가지도록 하여, 누설 전류를 보다 강하게 제어하기 위한 실시예이다.

한편, 도 13의 실시예에서 인가되는 전압값을 살펴보면 아래와 같다.

도 13의 실시예는 도 3의 실시예와 같이 제1 저전압(Vss1)은 -7V, 제2 저전압(Vss2)은 -11V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값도 도 3과 같이 15V와 -15V를 가진다.

도 13의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

이하에서는 도 14 및 도 15의 실시예를 살펴본다. 도 14 및 도 15의 실시예는 제3 저전압(Vss3)이 인가되지 않아 두 개의 저전압(Vss1, Vss2)만이 인가되는 실시예이다.

먼저, 도 14의 실시예를 살펴본다.

도 14의 실시예는 도 3의 실시예에서 제3 저전압(Vss3)이 인가되는 제3 전압 입력 단자(Vin3) 및 이에 연결된 배선이 제거된 구조를 가진다. 또한, 제11-1 트랜지스터(11-1)도 생략되어 있다.

즉, 풀다운부(516)의 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)의 출력 단자는 도 3의 실시예에서는 제3 저전압(Vss3)과 연결되었었지만, 도 14의 실시예에서는 제2 저전압(Vss2)과 연결되어 있다. 이는 전달 신호(CR)의 로우(low)일 때의 전압값으로 제2 저전압(Vss2)값을 가지도록 한다.

도 7 및 도 8에서 제3 저전압(Vss3)을 사용하지 않는 비교예를 살펴보았는데, 도 14의 실시예도 도 7 및 도 8의 비교예와 유사한 특성을 가질 수 있다. 다만, 도 14의 실시예에서도 게이트 전압은 제3 저전압(Vss3)을 사용하는 실시예와 차이가 없어 고온 환경만 아니면 도 14의 실시예를 사용하는데 문제는 없다.

한편, 도 14의 실시예에서 인가되는 제1 및 제2 저전압의 전압값은 다양한 값을 가질 수 있다. 또한, 클록 신호의 전압값도 다양할 수 있다. 도 14에서 사용가능한 전압값은 다른 실시예의 전압값을 차용할 수 있으며, 그 외의 전압값을 사용할 수도 있다.

도 14의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제6 트랜지스터(Tr6)의 Vgs는 -5V, 제9 트랜지스터(Tr9)의 Vgs는 -5V이고, 제10 트랜지스터(Tr10)의 Vgs는 0V이다.

도 14의 실시예는 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

한편, 도 15의 실시예는 도 14의 실시예와 달리 제11 트랜지스터(Tr11)의 출력 단자가 제1 저전압(Vss1)과 연결되어 있다.

도 15의 실시예도 제14의 실시예와 같이 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.

한편, 인버터부(512)에서 출력단과 연결되어 있는 제8 트랜지스터(Tr8)의 Vgs값은 -5V이다.

도 15의 실시예는 도 14의 실시예와 달리 인버터부(512)의 출력인 I 접점의 전압이 제8 트랜지스터(Tr8)의 Vgs값이 낮아짐에 따라 누설 가능성이 더 작아진 실시예이다.

도 15의 실시예도 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

이하에서는 도 16의 실시예를 살펴본다.

도 16의 실시예는 도 3의 실시예와 출력부(511), 인버터부(512), 전달 신호 생성부(513), 및 Q접점 안정부(514)는 동일한 구조를 가진다. 한편, I접점 안정부(515)를 구성하는 제5 트랜지스터(Tr5), 풀다운부(516)를 구성하는 제11-1 트랜지스터(Tr11-1) 및 제17 트랜지스터(Tr17)이 제거되어 있다.

즉, 풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 3 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11))을 포함한다. 제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다.

도 16의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값은 15V와 -15V를 가진다.

도 16의 실시예도 최저 전압으로 -15V가 인가되므로 산화물 반도체를 트랜지스터의 채널로 사용하는 것이 적합한 실시예이다.

하지만, 전압 레벨을 변경시켜 최소 전압으로 -10V 이상의 전압이 인가되는 경우에는 도 16의 실시예도 비정질 실리콘이 트랜지스터의 채널로 사용될 수 있다.

이하에서는 도 17의 실시예를 살펴본다.

도 17의 실시예는 도 3의 실시예와 출력부(511), 인버터부(512) 및 전달 신호 생성부(513)는 동일한 구조를 가진다. 한편, I접점 안정부(515)를 구성하는 제5 트랜지스터(Tr5)이 제거되어 있으며, 풀다운부(516)의 제17 트랜지스터(Tr17)의 연결 관계도 변경되어 있다. 또한, Q접점 안정부(514)의 구조에도 차이가 있다.

이하 상세하게 살펴본다.

도 3의 실시예와 동일한 출력부(511), 인버터부(512) 및 전달 신호 생성부(513)는 생략한다.

Q접점 안정부(514)는 5개의 트랜지스터(제4 트랜지스터(Tr4), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1))를 포함한다. 먼저, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점과 연결되어 있다. 제4 트랜지스터(Tr4)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달한다.

제9 트랜지스터(Tr9)와 제9-1 트랜지스터(Tr9-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어 단자는 모두 제2 입력 단자(IN2)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 다음 단의 캐리 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 제2 입력 단자(IN2)에 연결되어 있을 수 있다.

한편, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 단자에 추가 연결된 한 쌍의 트랜지스터로, 제어 단자는 모두 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력 단자는 Q 접점에 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 Q 접점의 전압을 제2 저전압(Vss2)으로 변경시킨다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 I 접점 사이의 전압 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력 단자와 출력 단자를 서로 연결하고 제어 단자가 동일한 I 접점에 연결되어 있을 수 있다.

이와 같이 Q 접점에 연결된 제4 트랜지스터(Tr4), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제10 트랜지스터(Tr10) 및 제10-1 트랜지스터(Tr10-1)에 의하여 각 구간에서 Q 접점의 전압은 안정화된다.

한편, 도 17의 실시예의 풀다운부(516)는 아래와 같다.

풀다운부(516)는 출력부(511) 및 전달 신호 생성부(513)의 출력단과 연결되어 있는 5 개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제11 트랜지스터(Tr11), 제11-1 트랜지스터(Tr11-1), 제17 트랜지스터(Tr17))을 포함한다.

제2 트랜지스터(Tr2)는 제어 단자는 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제3 트랜지스터(Tr3)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있으며, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력 단자(OUT)의 전압을 제1 저전압(Vss1)으로 변경시킨다. 제11 트랜지스터(Tr11)는 제어 단자가 I 접점과 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)는 제어 단자가 제4 입력 단자(IN4)와 연결되어 있으며, 입력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있고, 출력 단자는 제1 전압 입력 단자(Vin1)와 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 전단 스테이지의 인버터 출력 신호가 하이값으로 인가될 때 게이트 전압을 제1 저전압(Vss1)이 되도록 한다. 제17 트랜지스터(Tr17)는 제어 단자가 제2 입력 단자(IN2)에 연결되어 있으며, 입력 단자는 전달 신호 출력 단자(CRout)와 연결되어 있으며, 출력 단자는 제3 전압 입력 단자(Vin3)와 연결되어 있다. 그 결과, 제17 트랜지스터(Tr17)는 다음단 전달 신호(CR)에 의하여 전달 신호 출력 단자(CRout)의 전압을 제3 저전압(Vss3)으로 변경시킨다.

한편, 도 17의 실시예에서 인가되는 전압은 아래와 같을 수 있다.

도 17의 실시예는 제1 저전압(Vss1)은 -5V, 제2 저전압(Vss2)은 -10V, 제3 저전압(Vss3)은 -15V를 가진다. 클록 신호의 전압값은 15V와 -10V를 가진다.

도 17의 실시예에서 Q접점 안정부(514)의 각 트랜지스터의 소스측과 게이트측간의 전압차인 Vgs 전압은 게이트 온 전압이 출력 될 때 각각 아래와 같다.

제4 트랜지스터(Tr4)의 Vgs는 0V, 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)의 Vgs는 -5V이고, 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)의 Vgs는 0V이다.

도 17의 실시예는 최저 전압으로 -10V가 인가되므로 산화물 반도체뿐만 아니라 비정질 실리콘도 트랜지스터의 채널로 사용할 수 있다.

각 실시예는 인가되는 전압값에 따라서 비정질 실리콘을 트랜지스터의 채널 물질로 사용하거나 IGZO와 같은 산화물 반도체를 트랜지스터의 채널 물질로 사용할 수 있다. 본 발명의 실시예에서는 -10V 이상의 전압이 인가되는 경우에 비정질 실리콘이나 산화물 반도체가 트랜지스터의 채널로 사용될 수 있으며, -10V 미만의 경우에는 산화물 반도체를 트랜지스터의 채널로 사용한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 게이트 구동부
511: 출력부 512: 인버터부
513: 전달 신호 생성부 514: Q 접점 안정부
515: I 접점 안정부 516: 풀다운부
600: 신호 제어부

Claims

복수의 게이트선 및 복수의 데이터선을 포함하는 표시 영역, 및
상기 복수의 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하는 게이트 구동부를 포함하고,
상기 복수의 스테이지 중 하나의 스테이지는
다음단 스테이지들 중 적어도 하나와 전기적으로 연결되어 있는 전달 신호 출력 단자에 전달 신호를 출력하는 전달 신호 생성부,
상기 게이트선과 전기적으로 연결된 게이트 전압 출력 단자에 게이트 전압을 출력하는 출력부,
상기 전달 신호의 전압과 상기 게이트 전압의 전압을 낮추는 풀다운부, 및
인버터 신호를 상기 풀다운부로 출력하는 인버터부를 포함하고,
상기 게이트 전압은 제1 저전압을 가지고, 상기 인버터 신호는 제2 저전압을 가지며, 상기 전달 신호는 제3 저전압을 가지며,
상기 제1 저전압, 상기 제2 저전압, 및 상기 제3 저전압은 서로 다른 전압값을 가지는 표시 패널.
제1항에서,
상기 전달 신호 생성부, 상기 출력부, 상기 인버터부, 및 상기 풀다운부 각각은 적어도 하나의 트랜지스터를 포함하고,
상기 적어도 하나의 트랜지스터의 채널은 산화물 반도체를 포함하는 표시 패널.
제1항에서,
상기 제2 저전압은 상기 제1 저전압보다 낮은 전압 레벨을 가지며, 상기 제3 저전압은 상기 제2 저전압보다 낮은 전압 레벨을 가지는 표시 패널.
제1항에서,
상기 전달 신호 생성부의 상기 전달 신호 출력 단자는 바로 다음단 스테이지의 제1 입력 단자와 전기적으로 연결되고,
상기 인버터부는 상기 바로 다음단 스테이지의 제4 입력 단자와 전기적으로 연결되어 있는 인버터 신호 출력 단자를 가지는 표시 패널.
제4항에서,
상기 전달 신호 생성부의 상기 전달 신호 출력 단자는 전단 스테이지의 제2 입력 단자와도 전기적으로 연결되어 있는 표시 패널.
제5항에서,
상기 전달 신호 생성부의 상기 전달 신호 출력 단자는 전전단 스테이지의 제3 입력 단자와도 전기적으로 연결되어 있는 표시 패널.
제1항에서,
상기 출력부는 제1 트랜지스터 및 제1 커패시터를 포함하고,
상기 제1 트랜지스터는 클록 신호를 전달받는 입력 단자, Q 접점에 전기적으로 연결되어 있는 제어 단자, 및 상기 게이트 전압을 출력하기 위하여 상기 게이트 전압 출력 단자에 전기적으로 연결되어 있는 출력 단자를 포함하는 표시 패널.
제7항에서,
상기 전달 신호 생성부는 제15 트랜지스터를 포함하고,
상기 제15 트랜지스터는 클록 신호를 전달받는 입력 단자, 상기 Q 접점에 전기적으로 연결되어 있는 제어 단자, 및 상기 전달 신호를 출력하기 위하여 상기 전달 신호 출력 단자에 전기적으로 연결되어 있는 출력 단자를 포함하는 표시 패널.
제8항에서,
상기 풀다운부는
상기 출력부의 상기 제1 트랜지스터의 상기 출력 단자의 전압을 상기 제1 저전압으로 낮추기 위한 제2 트랜지스터 및 제3 트랜지스터, 및
상기 전달 신호의 전압을 상기 제3 저전압으로 낮추기 위한 제11 트랜지스터를 포함하는 표시 패널.
제9항에서,
상기 제2 트랜지스터는 제2 입력 단자를 통하여 다음단 스테이지의 상기 전달 신호를 받는 제2 입력 단자에 전기적으로 연결된 제어 단자, 상기 게이트 전압 출력 단자와 전기적으로 연결되어 있는 입력 단자, 및 상기 제1 저전압이 인가되는 출력 단자를 포함하고,
상기 제3 트랜지스터는 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 I 접점에 전기적으로 연결되어 있는 제어 단자, 상기 게이트 전압 출력 단자와 전기적으로 연결되어 있는 입력 단자, 및 상기 제1 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제9항에서,
상기 제11 트랜지스터는 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 I 접점에 전기적으로 연결되어 있는 제어 단자, 상기 전달 신호 출력 단자에 전기적으로 연결되어 있는 입력 단자, 및 상기 제3 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제9항에서,
상기 풀다운부는 상기 전달 신호의 전압을 상기 제3 저전압으로 낮추기 위한 제17 트랜지스터를 포함하며,
상기 제17 트랜지스터는 제2 입력 단자를 통하여 다음단의 스테이지의 상기 전달 신호를 받는 제어 단자, 상기 전달 신호 출력 단자에 전기적으로 연결되어 있는 입력 단자, 및 상기 제3 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제12항에서,
상기 풀다운부는 상기 게이트 전압을 상기 제1 저전압으로 낮추기 위한 제11-1 트랜지스터를 더 포함하며,
상기 제11-1 트랜지스터는 전단 스테이지의 인버터 신호를 인가받는 제어 단자, 상기 게이트 전압 출력 단자와 전기적으로 연결되어 있는 입력 단자, 및 상기 제1 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제9항에서,
상기 인버터부의 상기 인버터 신호는 상기 제3 트랜지스터를 제어하여 상기 제1 저전압을 상기 게이트 전압 출력 단자로 전달하며,
상기 인버터부의 상기 인버터 신호는 상기 제11 트랜지스터를 제어하여 상기 제3 저전압을 상기 전달 신호 출력 단자로 전달하는 표시 패널.
제14항에서,
상기 인버터부는 제7 트랜지스터, 제12 트랜지스터, 및 제13 트랜지스터를 포함하며,
상기 제7 트랜지스터는 상기 제13 트랜지스터의 입력 단자 및 상기 제12 트랜지스터의 출력 단자와 전기적으로 연결되어 있는 제어 단자, 상기 제12 트랜지스터의 입력 단자 및 제어 단자와 전기적으로 연결되어 있는 입력 단자, 및 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 출력 단자를 포함하며,
상기 제13 트랜지스터는 상기 제2 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제15항에서,
상기 인버터부는 제8 트랜지스터를 더 포함하며,
상기 제8 트랜지스터는 상기 제13 트랜지스터의 제어 단자와 전기적으로 연결되어 있는 제어 단자, 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 입력 단자, 및 상기 제2 저전압이 인가되는 출력 단자를 포함하는 표시 패널.
제8항에서,
상기 스테이지는 Q 접점 안정부를 더 포함하며,
상기 Q 접점 안정부는
입력 단자 및 제어 단자는 제1 입력 단자를 통하여 전단의 상기 전달 신호를 인가받으며, 출력 단자는 상기 Q 접점과 연결되어 있는 제4 트랜지스터,
제어 단자가 제3 입력 단자를 통하여 다다음단의 상기 전달 신호를 인가받으며, 입력 단자는 상기 Q 접점과 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제6 트랜지스터,
제어 단자가 제2 입력 단자를 통하여 다음단의 상기 전달 신호를 인가받으며, 입력 단자가 상기 Q 접점에 연결되어 있고, 출력 단자가 상기 제2 저전압을 인가받는 제9 트랜지스터, 및
제어 단자가 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 연결되어 있는 I 접점에 연결되어 있으며, 입력 단자는 상기 Q 접점에 연결되어 있고, 출력 단자는 상기 제2 저전압을 인가받는 제10 트랜지스터를 포함하는 표시 패널.
제1항에서,
상기 스테이지는 Q 접점 안정부를 더 포함하며,
상기 Q 접점 안정부는
입력 단자 및 제어 단자는 제1 입력 단자를 통하여 전단의 전달 신호를 인가받으며, 출력 단자는 상기 Q 접점과 연결되어 있는 제4 트랜지스터,
한 쌍의 제9 트랜지스터 및 제9-1 트랜지스터, 및
한 쌍의 제10 트랜지스터 및 제10-1 트랜지스터를 포함하며,
상기 제9-1 트랜지스터의 입력 단자는 상기 제9 트랜지스터의 출력 단자와 전기적으로 연결되어 있으며, 한 쌍의 제9 트랜지스터 및 제9-1 트랜지스터의 제어 단자는 제2 입력 단자를 통하여 다음단 스테이지의 상기 전달 신호를 전달받는 제2 입력 단자에 전기적으로 연결되고, 제9 트랜지스터의 입력 단자는 상기 Q 접점에 전기적으로 연결되며, 상기 제9-1 트랜지스터의 출력 단자는 상기 제2 저전압을 인가 받고,
상기 제10-1 트랜지스터의 입력 단자는 상기 제10 트랜지스터의 출력 단자와 전기적으로 연결되어 있으며, 한 쌍의 제10 트랜지스터 및 제10-1 트랜지스터의 제어 단자는 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 I 접점과 전기적으로 연결되고, 제10 트랜지스터의 입력 단자는 상기 Q 접점에 전기적으로 연결되며, 상기 제10-1 트랜지스터의 출력 단자는 상기 제2 저전압을 인가 받으며,
상기 전달 신호는 저전압으로 상기 제3 저전압 외에 상기 제2 저전압도 가지는 표시 패널.
제1항에서,
상기 스테이지는 제5 트랜지스터를 더 포함하며,
상기 제5 트랜지스터의 입력 단자는 상기 인버터 신호를 출력하는 인버터 신호 출력 단자와 전기적으로 연결되어 있는 I 접점과 전기적으로 연결되고, 상기 제5 트랜지스터의 제어 단자는 제1 입력 단자를 통하여 전단 스테이지의 전달 신호를 인가받고, 상기 제5 트랜지스터의 출력 단자는 상기 제2 저전압을 인가받는 표시 패널.