KR20120065788A

KR20120065788A - 쉬프트 레지스터 및 표시 장치

Info

Publication number: KR20120065788A
Application number: KR1020100127089A
Authority: KR
Inventors: 박진우; 이승규; 김철호; 이동훈; 김치우
Original assignee: 삼성모바일디스플레이주식회사
Priority date: 2010-12-13
Filing date: 2010-12-13
Publication date: 2012-06-21
Also published as: US9019256B2; US20120146978A1

Abstract

본 발명의 일 실시예의 일 측면에 따르면, 복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 복수의 스테이지들 각각은, 제1 노드, 제2 노드, 및 상기 제1 노드가 하이 임피던스 상태일 때 하이 임피던스 상태를 갖는 제3 노드를 포함하고, 이전 스테이지의 출력신호에 응답하여, 상기 제1 노드에 구동전압을 입력하는 입력 회로부; 상기 제1 노드의 전압에 따라 출력신호를 생성하는 구동 회로부; 및 해당 스테이지의 비활성화 구간 동안, 상기 제2 노드의 전압에 따라, 상기 출력신호를 게이트 오프 레벨로 유지하는 홀딩부를 포함하고, 상기 홀딩부는, 상기 제2 노드에 클럭신호를 인가하는 제1 다이오드를 포함하는, 쉬프트 레지스터가 제공된다.

Description

쉬프트 레지스터 및 표시 장치{A shift register and a display apparatus}

본 발명의 실시예들은 쉬프트 레지스터(shift register) 및 상기 쉬프트 레지스터를 이용하는 표시 장치에 관한 것이다.

표시 장치는 데이터 구동부에서 입력 데이터를 데이터 신호로 변환하고, 게이트 구동부에서 각 화소의 주사를 제어하여, 각 화소의 휘도를 조절함으로써, 입력 데이터에 대응되는 영상을 표시한다. 데이터 구동부 및 게이트 구동부는 타이밍 제어부의 제어 신호에 의해 결정되는 타이밍에 따라 동작할 수 있다. 상기 게이트 구동부는 게이트 구동 신호를 생성하기 위한 쉬프트 레지스터를 포함할 수 있다.

한편, 액정 표시 장치의 각 화소는 게이트 라인에 커플링(coupling)되어 영상 데이터 전압이 충전되는 액정 커패시터와, 액정 커패시터와 커플링되어 액정 커패시터에 충전된 전압을 유지시키는 스토리지 커패시터를 포함한다. 액정 커패시터에 충전된 전압에 따라 영상이 표시된다.

본 발명의 실시예들은 게이트 구동 신호의 리플을 효과적으로 제거하기 위한 것이다.

또한, 상기 복수의 스테이지들 각각은 클럭신호를 입력받는 클럭단자, 상기 클럭신호의 반전 신호인 반전클럭신호를 입력받는 반전클럭단자, 및 게이트 오프 전압을 입력받는 오프전압단자를 포함하고, 상기 홀딩부는, 상기 반전클럭단자에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함할 수 있다.

상기 복수의 스테이지들 각각은, 상기 출력신호를 출력하는 출력단자를 더 포함하고, 상기 홀딩부는, 상기 제2 노드에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제5 트랜지스터; 상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제4 트랜지스터; 및 상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.

상기 홀딩부는, 상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제4-1 트랜지스터를 더 포함할 수 있다.

상기 복수의 스테이지들 각각은, 상기 반전클럭신호가 활성화되는 구간동안 상기 출력신호를 게이트 오프 전압으로 유지하는 풀 다운부를 더 포함할 수 있다.

상기 풀 다운부는, 상기 반전클럭단자에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.

상기 구동 회로부는, 상기 제1 노드에 연결된 게이트 전극, 상기 클럭단자에 연결된 제1 전극, 및 상기 출력단자에 연결된 제2 전극을 포함하는 제1 트랜지스터; 및 상기 제1 노드와 상기 출력단자 사이에 연결된 부스팅 커패시터를 포함할 수 있다.

상기 입력 회로부는, 제1 이전 스테이지의 출력단자에 연결된 게이트 전극, 제2 이전 스테이지의 출력단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터; 상기 제1 이전스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2-1 트랜지스터; 상기 해당 스테이지의 출력신호를 상기 제3 노드로 인가하는 제2 다이오드; 제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제1 후속 스테이지의 출력단자에 연결된 제2 전극을 포함하는 제3 트랜지스터; 및 상기 제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3-1 트랜지스터를 포함할 수 있다.

상기 제1 이전 스테이지는 상기 해당 스테이지에 2 스테이지 앞선 스테이지고, 상기 제2 이전 스테이지는 상기 해당 스테이지에 1 스테이지 앞선 스테이지고, 상기 제1 후속 스테이지는 상기 해당 스테이지에 1 스테이지 뒤진 스테이지고, 상기 제2 후속 스테이지는 상기 해당 스테이지에 2 스테이지 뒤진 스테이지일 수 있다.

본 발명의 다른 실시예에 따르면, 상기 홀딩부는, 상기 클럭단자와 상기 제2 노드 사이에서, 상기 제1 다이오드와 직렬 연결된 적어도 하나의 다이오드를 더 포함할 수 있다.

또한, 상기 제1 다이오드는, 다이오드 연결된 트랜지스터일 수 있다.

상기 쉬프트 레지스터는, 제1 내지 제2 클럭신호들 및 제1 내지 제2 반전클럭신호들을 이용하여 구동되며, 제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 상기 제1 클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고, 제4a+2 스테이지들은 상기 제2 클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고, 제4a+3 스테이지들은 상기 제1 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 클럭신호를 입력받는 상기 반전클럭단자를 구비하고, 제4a+4 스테이지들은 상기 제2 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 클럭신호를 입력받는 상기 반전클럭단자를 구비할 수 있다.

본 발명의 일 실시예의 다른 측면에 따르면, 데이터 라인들 및 게이트 라인들의 교차부에 배치된 복수의 화소들; 상기 복수의 화소들 각각에 상기 게이트 라인들을 통해 게이트 구동 신호들을 출력하는 게이트 구동부; 및 입력 영상에 대응되는 데이터 신호를 생성하여 상기 데이터 라인들을 통해 상기 복수의 화소들 각각에 출력하는 데이터 구동부를 포함하고, 상기 게이트 구동부는, 상기 게이트 구동 신호를 생성하여 출력하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 복수의 스테이지들 각각은, 제1 노드, 제2 노드, 및 상기 제1 노드가 하이 임피던스 상태일 때 하이 임피던스 상태를 갖는 제3 노드를 포함하고, 이전 스테이지의 출력신호에 응답하여, 상기 제1 노드에 구동전압을 입력하는 입력 회로부; 상기 제1 노드의 전압에 따라 출력신호를 생성하는 구동 회로부; 및 해당 스테이지의 비활성화 구간 동안, 상기 제2 노드의 전압에 따라, 상기 출력신호를 게이트 오프 레벨로 유지하는 홀딩부를 포함하고, 상기 홀딩부는, 상기 제2 노드에 클럭신호를 인가하는 제1 다이오드를 포함하는, 표시 장치가 제공된다.

상기 쉬프트 레지스터는, 비정질 실리콘 상에 형성도리 수 있다. 또한, 일례로서, 상기 쉬프트 레지스터에 포함된 트랜지스터들의 활성층은 산화물 반도체로 형성될 수 있다.

본 발명의 실시예들에 따르면, 제2 노드에 다이오드를 통해 전류를 공급하여, 제2 노드의 전압을 안정적으로 유지함으로써, 게이트 구동 신호의 리플을 효과적으로 제거할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 개략적인 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소(PX)의 구조를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부(140)에 포함되는 쉬프트 레지스터(300)의 구조를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 쉬프트 레지스터(300)의 동작을 나타내는 타이밍도이다.
도 6은 비정질 실리콘에 형성된 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.
도 8은 P3 구간 동안 본 발명의 다른 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 일부를 나타낸 도면이다.
도 9a 및 도 9b는 본 발명의 일 실시예와 다른 실시예에 따른 구동에서, 제1 및 제2 노드와 출력신호의 전압레벨을 나타낸 실험 예이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.

하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다.

반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수 형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 개략적인 구조를 나타낸 도면이다. 본 발명의 실시예들에 따른 표시 장치(100)는 액정표시장치(LCD, liquid crystal display), 유기전계발광표시장치(Organic electro-luminescent display apparatus), 플라스마 디스플레이 패널(Plasma display panel), 전계 방출 디스플레이(field emission display) 등 다양한 종류의 표시 장치로 구현될 수 있다. 이하, 표시 장치(100)가 액정표시장치로 구현된 경우를 중심으로 본 발명의 실시예들을 기술한다. 그러나 본 발명은 이에 의해 한정되지 아니하며, 본 발명의 실시예들에 따른 게이트 구동회로는 다양한 종류의 표시 장치들에 적용될 수 있음은 물론이다.

본 발명의 일 실시예에 따른 표시 장치(100)는 액정 패널(110), 타이밍 제어부(120), 클럭 생성부(130), 게이트 구동부(140) 및 화소들(PX)을 포함한다.

액정 패널(110)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.

표시부(DA)는 복수의 게이트 라인들(G1 내지 Gn), 복수의 스토리지(storage) 라인들(S1 내지 Sn), 복수의 데이터 라인들(D1 내지 Dm), 화소 스위칭 소자(Qp) 및 화소 전극(PE)이 형성된 제1 기판(210)과, 컬러 필터(CF)와 공통 전극(CE)이 형성된 제2 기판(220), 제1 기판(210)과 제2 기판(220) 사이에 개재된 액정층(미도시)을 포함하여 영상을 표시한다. 게이트 라인들(G1 내지 Gn)은 제1 방향으로 연장되어 서로 나란하게 배치되고, 스토리지 라인들(S1 내지 Sn)은 각 게이트 라인들(G1 내지 Gn)과 대응되어 제1 방향으로 연장된다. 데이터 라인들(D1 내지 Dm)은 제2 방향으로 연장되어 서로 나란하게 배치된다. 게이트 라인들(G1 내지 Gn)과 스토리지 라인들(S1 내지 Sn)이 제2 방향으로 연장되고, 데이터 라인들(D1 내지 Dm)이 제1 방향으로 연장된 실시예도 물론 가능하다.

도 2는 본 발명의 일 실시예에 따른 화소(PX)의 구조를 나타낸 도면이다. 도 2를 참조하여 도 1의 한 화소(PX)에 대해 설명한다. 예를 들어, i번째(i는 1 이상 n 이하의 자연수) 게이트라인(Gi)과 j번째(j는 1 이상 m 이하의 자연수) 데이터 라인(Dj)에 연결된 화소(PX)는, 게이트 라인(Gi)에 연결된 게이트 전극, 데이터 라인(Dj)에 연결된 제1 전극, 및 화소 전극(PE)에 연결된 제2 전극을 구비하는 화소 스위칭 소자(Qp)와, 화소 스위칭 소자(Qp)의 제2 전극에 화소 전극(PE)을 통해 커플링된 액정 커패시터(liquid crystal capacitor, Clc) 및 스토리지 커패시터(storage capacitor, Cst)를 포함한다.

액정 커패시터(Clc)는 제1 기판(210)의 화소 전극(PE)과, 제2 기판(220)의 공통 전극(CE)을 두 전극으로 하여 형성되고, 두 전극 사이에 유전체로 기능하는 액정층을 구비한다. 공통 전극(CE)에는 공통 전압(Vcom)이 인가된다. 화소 전극(PE)에 인가되는 전압에 따라 액정층의 광 투과도가 조절되어, 각 화소(PX)의 휘도가 조절된다.

화소 전극(PE)은 화소 스위칭 소자(Qp)를 통해 데이터 라인(Dj)과 커플링될 수 있다. 화소 스위칭 소자(Qp)는 게이트 라인(Gi)에 그 게이트 전극이 연결되어, 게이트 라인(Gi)에 게이트 온 전압(Von)이 인가되면 데이터 라인(Dj)을 통해 전달된 데이터 신호를 화소 전극(PE)에 인가한다.

스토리지 커패시터(Cst)의 일단은 액정 커패시터(Clc)와 커플링되고, 타단은 스토리지 라인(Si)과 커플링된다.

또한, 제2 기판(220)에 컬러 필터(CF)가 형성될 수 있다.

화소 스위칭 소자(Qp)는 비정질 실리콘(amorphous silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)일 수 있다. 일례로서, 화소 스위칭 소자(Qp)의 활성층은 산화물 반도체로 형성될 수 있다.

비표시부(PA)는 영상이 표시되지 않는 부분이다. 본 발명의 일 실시예에 따르면, 비표시부(PA)에 해당하는 제1 기판(210)의 일부 영역에 게이트 구동부(140)가 구성될 수 있다.

타이밍 제어부(120)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 영상 데이터 신호(DATA), 데이터 구동부 제어 신호(CONT1)를 생성하여 데이터 구동부(150)에 제공한다. 타이밍 제어부(120)는 수평 동기 신호(Hsync), 메인 클럭신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 구동부 제어 신호(CONT1)를 출력한다. 여기서 데이터 구동부 제어 신호(CONT1)는 데이터 구동부(150)의 동작을 제어하는 신호로써, 데이터 구동부(150)의 동작을 개시하는 수평 개시 신호, 데이터 전압의 출력을 지시하는 로드 신호 등을 포함한다.

이에 따라 데이터 구동부(150)는 영상 데이터 신호(DATA), 데이터 구동부 제어 신호(CONT1)를 제공받아, 영상 데이터 신호(DATA)에 대응하는 데이터 신호를 각 데이터 라인들(D1 내지 Dm)에 제공한다. 데이터 구동부(150)는 IC로써 테이프 캐리어 패키지(Tape Carrier Package, TCP)형태로 액정 패널(110)과 연결되거나, 액정 패널(110)의 비표시부(PA) 상에 형성될 수 있다.

또한 타이밍 제어부(120)는 클럭생성 제어신호(CONT2)를 클럭 생성부(130)에 제공하고, 제1 및 제2 개시 펄스(STVF, STVFR) 및 스캔방향 제어신호(DIR, DIRB)를 게이트 구동부(140)에 제공할 수 있다. 여기서 클럭생성 제어신호(CONT2)는 게이트 온 전압(Von)의 출력 시기를 결정하는 게이트 클럭신호 및 게이트 온 전압(Von)의 펄스폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다. 스캔방향 제어신호(DIR, DIRB)는 각 게이트 라인들(G1 내지 Gn)에 게이트 온 전압(Von)이 인가되는 구간, 즉 턴 온 구간의 순서를 제어할 수 있다. 예를 들면, 제1 스캔방향 제어신호(DIR)가 하이 레벨이고 제2 스캔방향 제어신호(DIRB)가 로우 레벨이면, 제1 게이트 라인(G1)에 턴 온 구간이 먼저 제공되고, 순차적으로 제2 내지 제n 게이트 라인(G2 내지 Gn)에 턴 온 구간이 제공된다. 이러한 동작 모드를 이하에서 순방향 스캔 모드라 부른다. 또는 제1 스캔방향 제어신호(DIR)가 로우 레벨이고 제2 스캔방향 제어신호(DIRB)가 하이 레벨이면, 제n 게이트 라인(Gn)에 턴 온 구간이 먼저 제공되고, 순차적으로 제(n-1) 내 제1 게이트 라인(Gn-1 내지 G1)에 턴 온 구간이 제공된다. 이러한 동작 모드를 이하에서 역방향 스캔 모드라 부른다.

클럭 생성부(130)는 클럭생성 제어신호(CONT2)를 이용하여 제1 클럭신호(CKL), 제1 반전클럭신호(CKBL), 제2 클럭신호(CKR), 및 제2 반전클럭신호(CKBR)를 출력할 수 있다. 제1 반전클럭신호(CKBL)는 제1 클럭신호(CKL)의 반전 신호 또는 1/2 주기의 지연을 갖는 신호일 수 있다. 제2 반전클럭신호(CKBR)는 제2 클럭신호(CKR)의 반전 신호 또는 1/2 주기의 지연을 갖는 신호일 수 있다. 제1 및 2 클럭신호(CKL, CKR)의 주기는 4 수평주기(4H)이고, 제2 클럭신호(CKR)는 제1 클럭신호(CKL)로부터 1 수평주기(1H)의 지연을 가질 수 있다.

게이트 구동부(140)는 제1 및 제2 개시 펄스(STVF, STVFR), 스캔방향 제어신호(DIR, DIRB), 제1 내지 2 클럭신호(CKL 및 CKR), 제1 내지 2 반전클럭신호(CKBL 및 CKBR) 및 게이트 오프 전압(Voff)을 이용하여 각 게이트 라인(G1 내지 Gn)에 각 게이트 구동 신호를 제공한다. 게이트 구동부(140)는 게이트 구동 신호를 생성하기 위한 쉬프트 레지스터를 포함할 수 있다. 게이트 오프 전압(Voff)은 쉬프트 레지스터(300)에 포함된 트랜지스터들 및 화소(PX)에 포함된 화소 스위칭 소자(Qp)를 턴 오프시키는 레벨이다.

도 1 및 도 2를 참조하여 설명한 표시 장치(100)의 구조는 예시적인 것이며, 본 발명의 실시예들은 다양한 형태로 구현될 수 있고, 도 1 및 도 2에 도시된 실시예로 한정되지 않는다. 예를 들면, 화소(PX)들의 세부 구조들은 다양하게 변경될 수 있다. 또한, 실시예에 따라 타이밍 제어부(120), 클럭 생성부(130), 게이트 구동부(140), 및 데이터 구동부(150)에서 입력받고 출력하는 신호들의 종류가 달라질 수 있다.

도 3은 본 발명의 일 실시예에 따른 게이트 구동부(140)에 포함되는 쉬프트 레지스터(300)의 구조를 나타낸 도면이다.

본 실시예에 따른 게이트 구동부(140)는 복수의 스테이지들(ST1 내지 STn)을 포함하는 쉬프트 레지스터(300)를 포함할 수 있다. 복수의 스테이지들의 개수는 설계자에 의해 선택될 수 있다. 도 3에 도시된 바와 같이 복수의 스테이지들(ST1 내지 STn)은 제1 개시 펄스(STVF)와 제2 개시 펄스(STVFR)에 종속 접속된다. 각 스테이지(STi)는 제1 입력단자(G-2), 제2 입력단자(G-1), 클럭단자(CK), 반전클럭단자(CKB), 오프 전압 단자(VoffE), 제3 입력단자(G+1), 제4 입력단자(G+2), 및 출력단자(OUT)를 구비한다.

제1 입력단자(G-2)는 2개 이전의 스테이지의 출력단자(OUT)에 연결되고, 제2 입력단자(G-1)는 1개 이전의 스테이지의 출력단자(OUT)에 연결된다. 제3 입력단자(G+1)는 1개 이후의 스테이지의 출력단자(OUT)에 연결되고, 제4 입력단자(G+2)는 2개 이후의 스테이지의 출력단자(OUT)에 연결된다. 오프 전압 단자(VoffE)는 게이트 오프 전압(Voff) 라인에 연결된다.

본 발명의 실시예들에 따른 쉬프트 레지스터(300)는 제1 내지 2 클럭신호(CKL, CKR)와 제1 내지 2 반전클럭신호(CKBL, CKBR)를 이용하는데, 스테이지의 위치에 따라 다른 클럭신호 및 반전클럭신호를 입력받는다. 예를 들면, 도 3에 도시된 바와 같이, 홀수 번째 스테이지들(ST1, ST3, ...)은 제1 클럭신호(CKL)와 제1 반전클럭신호(CKBL)를 입력받고, 짝수 번째 스테이지들(ST2, ST4, ...)은 제2 클럭신호(CKR)와 제2 반전클럭신호(CKBR)를 입력받을 수 있다.

또한, (4a+1)번째 스테이지들(a는 0 이상 n/4 미만의 정수)은 클럭단자(CK)에 제1 클럭신호(CKL)가 입력되고, 반전클럭단자(CKB)에 제1 반전클럭신호(CKBL)가 입력되며, (4a+3)번째 스테이지들은 클럭단자(CK)에 제1 반전클럭신호(CKBL)가 입력되고, 반전클럭단자(CKB)에 제1 클럭신호(CKL)가 입력될 수 있다. (4a+2)번째 스테이지들은 클럭단자(CK)에 제2 클럭신호(CKR)가 입력되고, 반전클럭단자(CKB)에 제2 반전클럭신호(CKBR)가 입력되며, (4a+4)번째 스테이지들은 클럭단자(CK)에 제2 반전클럭신호(CKBR)가 입력되고, 반전클럭단자(CKB)에 제2 클럭신호(CKR)가 입력될 수 있다.

제1 스테이지(ST1)의 제1 입력단자(G-2)에는 제1 개시 펄스(STVF)가 입력되고, 제2 입력단자(G-1)에는 제2 개시 펄스(STVFR)가 입력된다. 제2 스테이지(ST2)의 제1 입력단자(G-2)에는 제2 개시 펄스(STVFR)가 입력되고, 제2 입력단자(G-1)는 제1 스테이지(ST1)의 출력단자(OUT)에 연결된다. 제1 개시 펄스(STVF) 및 제2 개시 펄스(STVFR)는 약 2 수평주기의 게이트 온 전압(Von) 구간을 갖고, 제2 개시 펄스(STVFR)는 제1 개시 펄스(STVF)로부터 1 수평주기의 지연을 구비할 수 있다.

각 스테이지의 출력단자(OUT)를 통해 출력된 출력신호들(Gout1, Gout2, ...)은 각 화소들(PX)에 출력되는 게이트 구동 신호이고, 게이트 라인들(G1 내지 Gn)을 통해 각 화소들(PX)로 출력될 수 있다. 다른 예로서, 출력신호들(Gout1, Gout2, ...)은 각 화소들(PX)에 출력되는 스토리지 전압이고, 스토리지 라인들(S1 내지 Sn)을 통해서 각 화소들(PX)로 출력될 수 있다.

도 4는 본 발명의 일 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.

본 실시예에 따른 쉬프트 레지스터(300)의 스테이지(STi)는 제1 내지 제3 노드(n1, n2, n3)를 포함하고, 이전 스테이지의 출력신호를 입력받아, 제1 노드(n1)에 입력하는 입력 회로부(410a), 제1 노드(n1)의 전압에 따라 출력신호(Gouti)를 생성하는 구동 회로부(420), 해당 스테이지의 비활성화 구간 동안, 제2 노드(n2)의 전압에 따라, 출력신호(Gouti)를 게이트 오프 레벨(Voff)로 유지하는 홀딩부(430), 및 반전클럭단자(CKB)로 입력되는 반전클럭신호가 활성화되는 구간동안 출력신호(Gouti)를 게이트 오프 전압(Voff)으로 유지하는 풀 다운부(440)를 포함한다.

본 발명의 실시예들에 따른 쉬프트 레지스터(300)는 n형 트랜지스터, p형 트랜지스터, 또는 CMOS(complementary metal oxide semiconductor)를 이용하여 구현될 수 있다. 이하 n형 트랜지스터를 이용하여 구현된 본 발명의 실시예에 따른 쉬프트 레지스터(300)를 중심으로 설명한다. 그러나 본 발명은 n형 트랜지스터로 구현된 실시예에 한정되지 않고, p형 트랜지스터 또는 CMOS를 이용하여 구현된 실시예들을 포함한다.

일 실시예에 따른 입력 회로부(410a)는 제2 트랜지스터(T2), 제2-1 트랜지스터(T2-1), 제3 트랜지스터(T3), 제3-1 트랜지스터(T3-1), 및 제8 트랜지스터(T8)를 포함한다. 제2 트랜지스터(T2)는 제1 입력단자(G-2)에 연결된 게이트 전극, 제2 입력단자(G-1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제2-1 트랜지스터(T2-1)는 제1 입력단자(G-2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T3)는 제4 입력단자(G+2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제3 입력단자(G+1)에 연결된 제2 전극을 포함한다. 제3-1 트랜지스터(T3-1)는 제4 입력단자(G+2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

일 실시예에 따른 구동 회로부(420)는 제1 트랜지스터(T1) 및 부스팅 커패시터(Cb)를 포함한다. 제1 트랜지스터(T1)는 제1 노드(n1)에 연결된 게이트 전극, 클럭단자(CK)에 연결된 제1 전극, 및 출력단자(OUT)에 연결된 제2 전극을 포함한다. 상기 부스팅 커패시터(Cb)는 상기 제1 노드(n1)와 상기 출력단자(OUT) 사이에 연결된다.

일 실시예에 따른 홀딩부(430a)는 제1 다이오드(T9), 제4 트랜지스터(T4), 제4-1 트랜지스터(T4-1), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제10 트랜지스터(T10)를 포함한다. 제1 다이오드(T9)는 클럭단자(CK)와 제2 노드(n2) 사이에 연결되어, 클럭신호를 제2 노드(n2)에 인가한다. 제1 다이오드(T9)는 도 4에 도시된 바와 같이, 게이트 전극과 제1 전극이 전기적으로 단락된 제9 트랜지스터(T9)로 구현될 수 있다. 제9 트랜지스터(T9)는 게이트 전극과 제1 전극이 전기적으로 단락되어 다이오드처럼 동작한다. 제4 트랜지스터(T4)는 제2 노드(n2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 오프 전압 단자(VoffE)에 연결된 제2 전극을 포함한다. 제4-1 트랜지스터(T4-1)는 제2 노드(n2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제2 노드(n2)에 연결된 게이트 전극, 출력단자(OUT)에 연결된 제1 전극, 및 오프 전압 단자(VoffE)에 연결된 제2 전극을 포함한다. 제7 트랜지스터(T7)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 오프 전압 단자(VoffE)에 연결된 제2 전극을 포함한다. 제10 트랜지스터(T10)는 반전클럭단자(CKB)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 오프 전압 단자(VoffE)에 연결된 제2 전극을 포함한다.

풀 다운부(440)는 제6 트랜지스터(T6)를 포함한다. 제6 트랜지스터(T6)는 반전클럭단자(CKB)에 연결된 게이트 전극, 출력단자(OUT)에 연결된 제1 전극, 및 오프 전압 단자(VoffE)에 연결된 제2 전극을 포함한다.

도 5는 본 발명의 일 실시예에 따른 쉬프트 레지스터(300)의 동작을 나타내는 타이밍도이다. 도 5의 타이밍도를 이용하여 도 4의 스테이지(STi)의 동작을 설명한다. 도 5는 임의의 스테이지(STi)의 각 단자 및 노드의 전압 레벨을 나타낸다. Vn1 내지 Vn3은 각각 제1 내지 3 노드(n1 내지 n3)의 전압을 나타낸다. 또한 클럭단자(CK)를 통해 입력되는 신호를 클럭신호로 지칭하고, 반전클럭단자(CKB)를 통해 입력되는 신호를 반전클럭신호로 지칭한다.

우선 P1 구간에, 게이트 온 전압(Von) 레벨의 반전클럭신호에 의해 제10 트랜지스터(T10)가 턴 온되어, 제2 노드(n2)가 게이트 오프 전압(Voff)이 된다. 제1 노드(n1) 및 제3 노드(n3)는 제2 트랜지스터(T2) 및 제2-1 트랜지스터(T2-1)가 제1 입력단자(Gn-2)의 게이트 온 전압(Von)에 의해 턴 온 되어, 제1 노드(n1) 및 제3 노드(n3)에 제2 입력단자(Gn-1)의 게이트 오프 전압(Voff)이 인가됨에 따라 게이트 오프 전압(Voff)을 갖는다. 출력단자(OUT)는 제6 트랜지스터(T6)가 반전클럭단자(CKB)의 게이트 온 전압(Von)에 의해 턴 온 되어, 출력단자(OUT)에 오프 전압 단자(VoffE)의 게이트 오프 전압(Voff)이 인가됨에 따라 풀 다운된다.

P2 구간에는 제1 노드(n1)의 프리차징(precharging)이 이루어진다. P2 구간에서, 제2 및 2-1 트랜지스터(T2, T2-1)의 턴 온 상태가 유지되는 동안, 제2 입력단자(Gn-1)가 게이트 온 전압(Von)을 갖게 되어, 제1 노드(n1) 및 제3 노드(n3)에 게이트 온(Von) 전압에서 제2 및/또는 제2-1 트랜지스터(T2, T2-1)의 문턱전압만큼 전압강하된 전압이 인가된다. 제1 노드(n1)는 제1 또는 제2 클럭신호의 스윙 폭에서 제2 및 제2-1 트랜지스터(T2, T2-1)의 문턱전압(Vth_T2_2-1)을 뺀 만큼의 전압 레벨( VCK - Vth_T2_2-1)까지 프리차징된다. 제1 노드(n1)의 전압레벨은 제1 노드(n1)에서의 축전 성분(capacitance)에 의하여 서서히 증가한다. 제3 노드(n3)는 제1 또는 제2 클럭신호의 스윙 폭에서 제2 트랜지스터(T2)의 문턱전압(Vth_T2)을 뺀 만큼의 전압 레벨( VCK - Vth_T2)까지 차징된다. 제2 노드(n2)는 제10 트랜지스터(T10)를 통해 오프 전압 단자(VoffE)에 연결되어, 게이트 오프 전압(Voff) 레벨로 유지된다. 출력단자(OUT)는 제6 트랜지스터(T6)가 턴 온 상태로 유지되어, 게이트 오프 전압(Voff) 레벨로 유지된다.

제3, 3-1, 4, 4-1 트랜지스터(T3, T3-1, T4, T4-1)는 P1 및 P2 구간동안 턴 오프 상태로 유지된다.

P3 구간에는, 제1 입력단자(Gn-2)가 게이트 오프 전압(Voff)을 가짐에 따라, 제2 및 제2-1 트랜지스터(T2, T2-1)가 턴 오프 된다.

P3 구간 동안 제2 노드(n2)의 전압은 제9 트랜지스터(T9)와 제7 트랜지스터(T7)의 저항 성분들에 의한 전압 분배에 의하여 결정된다. 제1 노드(n1)의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되고, P3 구간동안 게이트 온 전압(Von)을 갖는 클럭신호에 의해 제9 트랜지스터(T9)가 턴 온 됨에 따라, 클럭단자(CK)와 오프 전압 단자(VoffE) 사이에 전류 경로가 형성되고, 제2 노드(n2)의 전압은 제9 트랜지스터(T9)와 제7 트랜지스터(T7)의 전압 분배에 따라 결정된다. P3 구간 동안의 제2 노드(n2)의 전압은, 제4 트랜지스터(T4), 제4-1 트랜지스터(T4-1), 및 제5 트랜지스터(T5)가 P3 구간 동안 턴 오프 상태를 유지하도록 결정될 수 있다.

제2 노드(n2)의 전압에 의해, 제4 및 제4-1 트랜지스터(T4 및 T4-1)는 P3 구간동안 턴 오프 상태로 유지된다. 제3 및 제3-1 트랜지스터(T3 및 T3-1)는 제4 입력단자(Gn+2)가 게이트 오프 전압(Voff)을 가짐에 따라, 턴 오프 상태로 유지된다. 제2, 2-1, 3, 3-1, 4, 및 4-1 트랜지스터(T2, T2-1, T3, T3-1, T4, 및 T4-1)가 모두 턴 오프 상태로 유지됨에 따라, 제1 노드(n1)는 플로팅(floating) 상태가 된다. 제1 트랜지스터(T1)는 제1 노드(n1)의 전압에 의해 턴 온 되고, 출력단자(OUT)는 게이트 온 전압(Von)을 갖는 클럭단자(CK)의 전압을 인가받아 풀 업 된다. 이때 제1 노드(n1)는 출력단자(OUT)의 전압에 의해 부스팅 커패시터(Cb)를 통해 VCK+Vboost 전압으로 부스팅되고, 이로 인해 제1 트랜지스터(T1)가 포화(saturation) 영역에서 동작할 수 있도록 Vgs가 유지될 수 있다. 여기서 Vboost는 부스팅 커패시터(Cb)에 의해 부스팅되는 전압으로, 수학식 1과 같이 결정된다.

VOUT은 출력단자(OUT)의 전압 변화량을 의미한다.

제1 노드(n1)의 전압이 부스팅 커패시터(Cb)를 통해 부스팅됨에 따라 출력단자(OUT)의 전압은 풀 스윙이 가능해진다. 이때 제1 노드(n1)가 하이 임피던스 상태를 유지해야 제1 노드(n1)의 전압이 부스팅 상태를 유지할 수 있다. 본 발명의 실시예들은 제1 노드(n1)가 하이 임피던스 상태에서 누설전류가 발생하여 전압이 떨어지는 것을 방지한다. 본 발명의 실시예들에 따르면 제3 노드(n3)는 P3 구간동안 게이트 온 전압(Von)을 갖는 출력신호(Gouti)와 같은 레벨로 유지되는데, 이로 인해, 제2-1, 3-1, 및 4-1 트랜지스터(T2-1, T3-1, T4-1)의 Vgs가 마이너스 값으로 떨어진다. 따라서 P3 구간에서 제2-1, 3-1, 및 4-1 트랜지스터(T2-1, T3-1, T4-1)를 통한 누설전류는 현저하게 감소될 수 있다. 이하 도 6을 참조하여 누설 전류 감소 효과를 더욱 자세히 설명한다.

도 6은 비정질 실리콘에 형성된 트랜지스터의 전류-전압 특성을 나타낸 그래프이다.

본 발명의 실시예들에 따른 쉬프트 레지스터(300)는 비정질 실리콘에 형성될 수 있다. 그런데 비정질 실리콘에 형성된 박막 트랜지스터는, 회로 내의 트랜지스터들의 특성 편차가 공정 및 사용 환경에 따라 크다. 고온 상태에서 게이트 구동 회로의 결함(GBD, gate block defect)이 발생할 수 있고, 특히 회로 내 트랜지스터들이 턴 오프 상태인 Vgs=0V에서 로트(lot) 간 특성 산포가 존재하여, 턴 오프 상태에서 누설 전류가 발생할 수 있다. 고온 조건에 백라이트로부터의 광 조사 조건이 더해지면, Vgs = 0V 조건에서 누설 전류는 더 증가한다. 이로 인해, 비정질 실리콘에 형성된 쉬프트 레지스터(300)는, Vgs=0V에서 누설 전류가 발생하여, 하이 임피던스 상태가 유지되지 않는다. 특히, 부스팅 커패시터(Cb)를 이용하는 쉬프트 레지스터(300)의 경우, 부스팅 커패시터(Cb)의 일단이 하이 임피던스 상태에서 플로팅될 때, 누설 전류에 의해 플로팅 된 노드의 전압이 제대로 부스팅되지 않는 현상이 발생한다.

이러한 불량은 대부분 고온 동작 실험에서 초기 상태(챔버 투입 후 10시간 이내)에 발생하는데, 이를 제어하기 위해 FAB 공정을 셋업하여, 트랜지스터의 초기 전류-전압 특성을 제어하는 방법으로 접근하고 있으나, 이는 공정 마진(margin) 등에서 제한적인 요소로 작용할 수 있다.

도 6은 로트 간에 트랜지스터의 특성 산포가 존재하고, 트랜지스터의 채널 폭(W)이 1000nm이며, 고온, 즉 70도씨 조건에서, 광 조사가 존재하는 경우(1조건)와 광 조사가 존재하지 않는 경우(2조건)에서 비정질 실리콘 상에 형성된 트랜지스터의 전류-전압 특성을 나타낸 그래프이다. 도 6은 특히 광 조사가 존재하는 경우에 광 조사가 존재하지 않는 경우에 비해서, Vgs=0V 조건에서 누설 전류가 증가함을 보여준다. 본 발명의 실시예들은, 제3 노드(n3)의 전압을 스테이지 활성화 구간동안 게이트 온 전압(Von)을 갖는 출력신호의 레벨으로 유지시켜, 제2-1, 3-1, 및 4-1 트랜지스터들(T2-1, T3-1, 및 T4-1)의 Vgs가 마이너스 값을 갖도록 함으로써, 제1 노드(n1)가 하이 임피던스 상태인 동안, 누설 전류를 현저하게 감소시킨다. 예를 들면, 게이트 오프 전압(Voff)이 -10V이고, 게이트 온 전압(Von)이 15V 이며, Vth_T2가 3V인 경우, 제2-1 트랜지스터(T2-1)의 Vgs는, Vgs= Voff-(Von-Vth_T2) = -10V-(15V-3V) = -22V 가 되어, 도 6에 표시된 바와 같이, 제2-1 트랜지스터(T2-1)의 동작점이 이동되어, 광 조사 시, Vgs=0V인 경우에 비하여 누설 전류가 1/100 이상 감소하게 된다. 제3-1 및 4-1 트랜지스터들(T3-1 및 T4-1)도 마찬가지로 Vgs가 감소하여, 하이 임피던스 상태 동안에 누설 전류가 1/100 이상 감소하게 된다. 따라서 본 발명의 실시예들에 따르면, 제1 노드(n1)가 하이 임피던스 상태에서 패널 산포 및 환경 변화에 대해 정상 전압을 유지할 수 있게 되며, 안정적인 게이트 구동이 이루어질 수 있다.

P4 구간에는, 반전클럭신호가 게이트 온 전압(Von) 레벨이 되어, 제6 트랜지스터(T6)가 턴 온되고, 제6 트랜지스터(T6)를 통해 출력단자(OUT)에 오프 전압 단자(VoffE)의 게이트 오프 전압(Voff)이 인가되어, 출력신호(Gouti)가 풀 다운된다. 또한, 반전클럭신호에 의해 제10 트랜지스터(T10)가 턴 온되고, 게이트 오프 전압(Voff)의 클럭신호에 의해 제9 트랜지스터(T9)가 턴 오프되어, 제2 노드(n2)의 전압이 풀 다운된다. 제1 노드(n1)의 전압은 제3 입력단자(G+1)의 전압, 즉, 다음 스테이지의 출력신호의 전압이 게이트 오프 레벨(Voff)로 떨어짐에 따라 풀 다운된다.

P5 구간에는, 반전클럭신호가 게이트 오프 전압(Voff)을 갖고, 클럭신호가 게이트 온 전압(Von)을 가짐에 따라, 제9 트랜지스터(T9)에 의해 제2 노드(n2)로 클럭신호가 공급되어 제2 노드(n2)가 게이트 온 전압(Von)을 갖는다. 제2 노드(n2)가 게이트 온 전압(Von)을 가짐에 따라 제4 트랜지스터(T4) 및 제4-1 트랜지스터(T4-1)가 턴 온되어, 스테이지(STi)의 비활성화 구간동안, 제1 노드(n1)를 풀 다운시킨다. 또한 제2 노드(n2)가 게이트 온 전압(Von)을 가짐에 따라 제5 트랜지스터(T5)가 턴 온되어, 스테이지(STi)의 비활성화 구간동안, 출력신호(Gouti)를 풀 다운시킨다.

본 발명의 실시예들은 다이오드 연결된 제9 트랜지스터(T9)에 의해 스테이지(STi)의 비활성화 구간 중, 클럭신호가 게이트 온 전압(Von)을 갖는 구간동안, 제2 노드(n2)의 전압을 안정적으로 게이트 온 전압(Von)으로 유지시킨다. 제2 노드(n2)의 전압은 쉬프트 레지스터(300)의 구동 중에, 제7 트랜지스터(T7)를 통한 누설전류 발생, 주변 배선과의 커플링 등에 의해 전압 레벨이 흔들릴 수 있다. 예를 들면, 제1 노드(n1) 주변에 전압 레벨이 스윙하는 공통전극배선, 데이터 라인 배선 등이 지나가는 경우, 제1 노드(n1)의 전압이 주변 배선과의 커플링에 의해 흔들리고, 이로 인해 제7 트랜지스터(T7)를 통해 P4 구간동안 누설전류가 발생할 수 있다. 이러한 경우 누설 전류로 인하여 제2 노드(n2)의 전압 레벨이 게이트 온 전압(Von) 레벨로부터 떨어져, 제5 트랜지스터(T5)가 완전히 턴 온되지 않을 수 있고, 출력신호(Gouti)가 완전히 풀 다운되지 않을 수 있다. 출력신호(Gouti)가 완전히 풀 다운되지 않으면, 출력신호(Gouti)에서 비활성화 구간 동안 리플이 발생하여, 안정적인 쉬프트 레지스터(300) 출력을 얻을 수 없다. 본 발명의 실시예들은 제9 트랜지스터(T9)와 같은 다이오드를 이용하여 제2 노드(n2)에 안정적으로 전류를 공급하여, 제2 노드(n2)의 전압을 안정적으로 유지함으로써, 스테이지(STi)의 클럭신호 활성화 구간 동안, 출력신호(Gouti)에서의 리플을 효과적으로 제거할 수 있다.

P6 구간에는, 반전클럭신호에 의해 제6 트랜지스터(T6)가 턴 온되어 출력신호에 오프 전압 단자(VoffE)의 게이트 오프 전압(Voff)이 인가된다. 이로 인해, 해당 스테이지(STi) 비활성화 구간 중 클럭신호 비활성화 구간동안, 출력신호의 리플이 효과적으로 제거될 수 있다.

이후에 P1 구간이 다시 시작될 때까지 P5 및 P6 구간이 반복된다.

도 7은 본 발명의 다른 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.

본 발명의 다른 실시예에 따르면, 클럭단자(CK)와 제2 노드(n2) 사이에 복수의 다이오드가 직렬로 연결되어, 제2 노드(n2)에 클럭신호를 인가한다. 예를 들면, 도 7에 도시된 바와 같이, 다이오드 연결된 제9 트랜지스터(T9) 및 다이오드 연결된 제11 트랜지스터(T11)가 클럭단자(CK)와 제2 노드(n2) 사이에 직렬로 연결될 수 있다. 다이오드의 직렬연결은 복수의 다이오드들 또는 복수의 다이오드 연결된 트랜지스터들을 배치하여 구현될 수 있다. 다른 예로서, 다이오드의 직렬연결은 다이오드 연결된 트랜지스터의 채널 길이를 늘이거나, 채널 폭을 줄여, 클럭신호가 게이트 온 전압(Von)을 가질 때, 클럭단자(CK)와 제2 노드(n2) 사이의 저항성분을 증가시키도록 구현되는 것도 가능하다.

도 8은 P3 구간 동안 본 발명의 다른 실시예에 따른 쉬프트 레지스터(300)의 임의의 스테이지(STi)의 일부를 나타낸 도면이다. 도 8의 오른쪽 회로도는 P3 구간동안 왼쪽 회로도의 등가회로를 나타낸다.

앞서 도 5를 참조하여 설명한 바와 같이, P3 구간 동안 제2 노드(n2)의 전압 레벨은 클럭단자(CK)와 오프 전압 단자(VoffE) 사이에서 제9 트랜지스터(T9)와 제7 트랜지스터(T7)의 저항성분에 의한 전압 분배에 의해 결정된다. 그런데 제7 트랜지스터(T7)의 저항성분에 의해 P3 구간동안 제2 노드(n2)의 전압이 높아지면, 제5 트랜지스터(T5)를 통해 누설 전류가 발생하여, P3 구간동안 출력신호(Gouti)의 레벨이 떨어질 수 있다. 본 발명의 다른 실시예에 따르면, 도 8에 도시된 바와 같이 클럭단자(CK)와 제2 노드(n2) 사이에 복수의 다이오드, 즉 제9 트랜지스터(T9) 및 제11 트랜지스터(T11)를 배치하여, P3 구간동안 제7 트랜지스터(T7)에 걸리는 전압레벨(Va)을 떨어뜨림으로써, 제5 트랜지스터(T5)를 통한 누설전류를 감소시켜, P3 구간동안 출력신호의 레벨을 상승시킬 수 있다.

도 9a 및 도 9b는 본 발명의 일 실시예와 다른 실시예에 따른 구동에서, 제1 및 제2 노드와 출력신호의 전압레벨을 나타낸 실험 예이다.

도 9a 및 도 9b에 도시된 실험예는 도 9b에 도시된 바와 같이 클럭신호(CK) 및 반전클럭신호(CKB)가 입력되고, 공통전압(Vcom)이 스윙하는 경우를 나타낸다. 도 9a에서, Vn1E1은 도 4의 실시예에 따른 제1 노드(n1)의 전압, Vn2E1은 도 4의 실시예에 따른 제2 노드(n2)의 전압, VoutE1은 도 4의 실시예에 따른 출력신호(Gouti)의 전압, Vn1E2은 도 7의 실시예에 따른 제1 노드(n1)의 전압, Vn2E2은 도 7의 실시예에 따른 제2 노드(n2)의 전압, VoutE2은 도 7의 실시예에 따른 출력신호(Gouti)의 전압을 나타낸다.

도 9b에 도시된 바와 같이, 도 7의 실시예에 따르면 출력신호가 활성화되는 P3 구간동안, 제2 노드(Vn2)의 전압 레벨이 도 4의 실시예의 경우보다 낮은 것을 알 수 있다. 예를 들면, 도 9a 및 도 9b에 도시된 실험 예에 나타난 바와 같이, 도 7의 실시예에 따른 경우, 도 4의 실시예에 따른 경우에 비하여, P3 구간동안, 제2 노드(n2)의 전압이 3V 정도 낮아지고(△Vn2), 출력신호는 0.46V 상승(△Vout)하는 것이 관찰된다.

이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.

100 표시 장치
110 액정 패널
120 타이밍 제어부
130 클럭 생성부
140 게이트 구동부
150 데이터 구동부
300 쉬프트 레지스터
ST1, ST2, ST3, ST4, STi 스테이지
410 입력 회로부
420 구동 회로부
430a, 430b 홀딩부
440 풀 다운부

Claims

복수의 스테이지들을 포함하는 쉬프트 레지스터에 있어서, 상기 복수의 스테이지들 각각은, 제1 노드, 제2 노드, 및 상기 제1 노드가 하이 임피던스 상태일 때 하이 임피던스 상태를 갖는 제3 노드를 포함하고,
이전 스테이지의 출력신호에 응답하여, 상기 제1 노드에 구동전압을 입력하는 입력 회로부;
상기 제1 노드의 전압에 따라 출력신호를 생성하는 구동 회로부; 및
해당 스테이지의 비활성화 구간 동안, 상기 제2 노드의 전압에 따라, 상기 출력신호를 게이트 오프 레벨로 유지하는 홀딩부를 포함하고,
상기 홀딩부는, 상기 제2 노드에 클럭신호를 인가하는 제1 다이오드를 포함하는, 쉬프트 레지스터.
제1항에 있어서,
상기 복수의 스테이지들 각각은 클럭신호를 입력받는 클럭단자, 상기 클럭신호의 반전 신호인 반전클럭신호를 입력받는 반전클럭단자, 및 게이트 오프 전압을 입력받는 오프전압단자를 포함하고, 상기 홀딩부는,
상기 반전클럭단자에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는, 쉬프트 레지스터.
제2항에 있어서,
상기 복수의 스테이지들 각각은, 상기 출력신호를 출력하는 출력단자를 더 포함하고, 상기 홀딩부는,
상기 제2 노드에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제5 트랜지스터;
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제4 트랜지스터; 및
상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 쉬프트 레지스터.
제3항에 있어서, 상기 홀딩부는,
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제4-1 트랜지스터를 더 포함하는, 쉬프트 레지스터.
제2항에 있어서, 상기 복수의 스테이지들 각각은, 상기 반전클럭신호가 활성화되는 구간동안 상기 출력신호를 게이트 오프 전압으로 유지하는 풀 다운부를 더 포함하는, 쉬프트 레지스터.
제5항에 있어서, 상기 풀 다운부는, 상기 반전클럭단자에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함하는, 쉬프트 레지스터.
제2항에 있어서, 상기 구동 회로부는, 상기 제1 노드에 연결된 게이트 전극, 상기 클럭단자에 연결된 제1 전극, 및 상기 출력단자에 연결된 제2 전극을 포함하는 제1 트랜지스터; 및
상기 제1 노드와 상기 출력단자 사이에 연결된 부스팅 커패시터를 포함하는, 쉬프트 레지스터.
제2항에 있어서, 상기 입력 회로부는,
제1 이전 스테이지의 출력단자에 연결된 게이트 전극, 제2 이전 스테이지의 출력단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
상기 제1 이전스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2-1 트랜지스터;
상기 해당 스테이지의 출력신호를 상기 제3 노드로 인가하는 제2 다이오드;
제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제1 후속 스테이지의 출력단자에 연결된 제2 전극을 포함하는 제3 트랜지스터; 및
상기 제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3-1 트랜지스터를 포함하는, 쉬프트 레지스터.
제8항에 있어서, 상기 제1 이전 스테이지는 상기 해당 스테이지에 2 스테이지 앞선 스테이지고, 상기 제2 이전 스테이지는 상기 해당 스테이지에 1 스테이지 앞선 스테이지고, 상기 제1 후속 스테이지는 상기 해당 스테이지에 1 스테이지 뒤진 스테이지고, 상기 제2 후속 스테이지는 상기 해당 스테이지에 2 스테이지 뒤진 스테이지인, 쉬프트 레지스터.
제1항에 있어서, 상기 홀딩부는, 상기 클럭단자와 상기 제2 노드 사이에서, 상기 제1 다이오드와 직렬 연결된 적어도 하나의 다이오드를 더 포함하는, 쉬프트 레지스터.
제1항에 있어서, 상기 제1 다이오드는, 다이오드 연결된 트랜지스터인, 쉬프트 레지스터.
제2항에 있어서, 상기 쉬프트 레지스터는, 제1 내지 제2 클럭신호들 및 제1 내지 제2 반전클럭신호들을 이용하여 구동되며,
제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 상기 제1 클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+2 스테이지들은 상기 제2 클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+3 스테이지들은 상기 제1 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+4 스테이지들은 상기 제2 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 클럭신호를 입력받는 상기 반전클럭단자를 구비하는, 쉬프트 레지스터.
데이터 라인들 및 게이트 라인들의 교차부에 배치된 복수의 화소들;
상기 복수의 화소들 각각에 상기 게이트 라인들을 통해 게이트 구동 신호들을 출력하는 게이트 구동부; 및
입력 영상에 대응되는 데이터 신호를 생성하여 상기 데이터 라인들을 통해 상기 복수의 화소들 각각에 출력하는 데이터 구동부를 포함하고,
상기 게이트 구동부는, 상기 게이트 구동 신호를 생성하여 출력하는 복수의 스테이지들을 포함하는 쉬프트 레지스터를 포함하고, 상기 복수의 스테이지들 각각은, 제1 노드, 제2 노드, 및 상기 제1 노드가 하이 임피던스 상태일 때 하이 임피던스 상태를 갖는 제3 노드를 포함하고,
이전 스테이지의 출력신호에 응답하여, 상기 제1 노드에 구동전압을 입력하는 입력 회로부;
상기 제1 노드의 전압에 따라 출력신호를 생성하는 구동 회로부; 및
해당 스테이지의 비활성화 구간 동안, 상기 제2 노드의 전압에 따라, 상기 출력신호를 게이트 오프 레벨로 유지하는 홀딩부를 포함하고,
상기 홀딩부는, 상기 제2 노드에 클럭신호를 인가하는 제1 다이오드를 포함하는, 표시 장치.
제13항에 있어서,
상기 복수의 스테이지들 각각은 클럭신호를 입력받는 클럭단자, 상기 클럭신호의 반전 신호인 반전클럭신호를 입력받는 반전클럭단자, 및 게이트 오프 전압을 입력받는 오프전압단자를 포함하고, 상기 홀딩부는,
상기 반전클럭단자에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제10 트랜지스터를 더 포함하는, 표시 장치.
제14항에 있어서,
상기 복수의 스테이지들 각각은, 상기 출력신호를 출력하는 출력단자를 더 포함하고, 상기 홀딩부는,
상기 제2 노드에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제5 트랜지스터;
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제4 트랜지스터; 및
상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
제15항에 있어서, 상기 홀딩부는,
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제4-1 트랜지스터를 더 포함하는, 표시 장치.
제14항에 있어서, 상기 복수의 스테이들 각각은, 상기 반전클럭신호가 활성화되는 구간동안 상기 출력신호를 게이트 오프 전압으로 유지하는 풀 다운부를 더 포함하는, 표시 장치.
제17항에 있어서, 상기 풀 다운부는, 상기 반전클럭단자에 연결된 게이트 전극, 상기 출력단자에 연결된 제1 전극, 및 상기 오프전압단자에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함하는, 표시 장치.
제14항에 있어서, 상기 구동 회로부는, 상기 제1 노드에 연결된 게이트 전극, 상기 클럭단자에 연결된 제1 전극, 및 상기 출력단자에 연결된 제2 전극을 포함하는 제1 트랜지스터; 및
상기 제1 노드와 상기 출력단자 사이에 연결된 부스팅 커패시터를 포함하는, 표시 장치.
제14항에 있어서, 상기 입력 회로부는,
제1 이전 스테이지의 출력단자에 연결된 게이트 전극, 제2 이전 스테이지의 출력단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
상기 제1 이전스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제2-1 트랜지스터;
상기 해당 스테이지의 출력신호를 상기 제3 노드로 인가하는 제2 다이오드;
제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제1 후속 스테이지의 출력단자에 연결된 제2 전극을 포함하는 제3 트랜지스터; 및
상기 제2 후속 스테이지의 출력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제3-1 트랜지스터를 포함하는, 표시 장치.
제20항에 있어서, 상기 제1 이전 스테이지는 상기 해당 스테이지에 2 스테이지 앞선 스테이지고, 상기 제2 이전 스테이지는 상기 해당 스테이지에 1 스테이지 앞선 스테이지고, 상기 제1 후속 스테이지는 상기 해당 스테이지에 1 스테이지 뒤진 스테이지고, 상기 제2 후속 스테이지는 상기 해당 스테이지에 2 스테이지 뒤진 스테이지인, 표시 장치.
제13항에 있어서, 상기 홀딩부는, 상기 클럭단자와 상기 제2 노드 사이에서, 상기 제1 다이오드와 직렬 연결된 적어도 하나의 다이오드를 더 포함하는, 표시 장치.
제13항에 있어서, 상기 제1 다이오드는, 다이오드 연결된 트랜지스터인, 표시 장치.
제14항에 있어서,
제2항에 있어서, 상기 쉬프트 레지스터는, 제1 내지 제2 클럭신호들 및 제1 내지 제2 반전클럭신호들을 이용하여 구동되며,
제4a+1 스테이지들(a는 0 이상 n/4 미만의 정수)은 상기 제1 클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+2 스테이지들은 상기 제2 클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 반전클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+3 스테이지들은 상기 제1 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제1 클럭신호를 입력받는 상기 반전클럭단자를 구비하고,
제4a+4 스테이지들은 상기 제2 반전클럭신호를 입력받는 상기 클럭단자, 및 상기 제2 클럭신호를 입력받는 상기 반전클럭단자를 구비하는, 표시 장치.
제13항에 있어서, 상기 쉬프트 레지스터는, 비정질 실리콘 상에 형성되는, 표시 장치.
제13항에 있어서, 상기 쉬프트 레지스터에 포함된 트랜지스터들의 활성층은 산화물 반도체로 형성되는, 표시 장치.