JP2016200650A - ゲート駆動回路及びその駆動方法 - Google Patents
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Abstract
【課題】構成を簡素化することが可能な技術を提供することを目的とする。【解決手段】ゲート駆動回路の各単位駆動回路G1では、第1ソース端子及び第1ドレイン端子の一方と、第2ソース端子及び第2ドレイン端子の一方との接続点は、キャパシタC1の一端と、ゲート配線P111と、後段の単位駆動回路G1とに接続されている。第3ソース端子及び第3ドレイン端子の一方と、第3ゲート端子との接続点は、前段の単位駆動回路G1に接続されている。第3ソース端子及び第3ドレイン端子の他方と、第4ソース端子及び第4ドレイン端子の一方との接続点は、第1ゲート端子と、キャパシタC1の他端とに接続されている。【選択図】図5
Description
本発明は、酸化物半導体などを用いたゲート駆動回路及びその駆動方法に関する。
近年、パーソナルコンピュータや携帯電話、業務用機器、産業用機器に用いられるディスプレイモニターとして、酸化物半導体(例えば、インジウム、ガリウム、亜鉛及び酸素からなるInGaZnOなど)を用いた液晶パネルが実用化されている。これらのディスプレイモニターで用いられている液晶パネルは、いわゆるアクティブマトリクス方式と呼ばれる液晶制御回路が用いられており、各画素に配設されたキャパシタによって、液晶層に印加される電圧が保持される。このキャパシタに保持される電圧の制御に、リーク電流が少ない酸化物半導体からなるトランジスタを用いることで、比較的小さいキャパシタで電圧が保持でき、画素の開口率を上げることができるという利点がある。
また、画素を駆動させるためのデータ駆動回路及び画素ゲート駆動回路を、液晶パネルのガラス基板上に形成する技術も提案されている。中でも、これら回路に酸化物半導体トランジスタを用いた場合には、電圧ストレスによる閾値シフトが起きるため、当該閾値シフトを低減する技術が提案されている。例えば、特許文献1においては、閾値シフトを低減するためにダブルゲート構造のトランジスタを備えた画素ゲート駆動回路が提案されている。
しかしながら、特許文献1の構成は、比較的複雑であり、トランジスタの幅及び距離の比率の最適化が困難である。また、ゲート配線層の追加を伴うダブルゲート構造のトランジスタを形成するために、例えばゲート配線層を追加するなど構成要素を追加する必要があり、製造工程が多くコストアップにつながる。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、構成を簡素化することが可能な技術を提供することを目的とする。
本発明に係るゲート駆動回路は、表示パネルの複数のゲート配線とそれぞれ接続された複数段の単位駆動回路を備える。各前記単位駆動回路は、第1ソース端子、第1ドレイン端子及び第1ゲート端子を有する酸化物半導体からなる第1トランジスタと、第2ソース端子、第2ドレイン端子及び第2ゲート端子を有する酸化物半導体からなる第2トランジスタと、第3ソース端子、第3ドレイン端子及び第3ゲート端子を有する酸化物半導体からなる第3トランジスタと、第4ソース端子、第4ドレイン端子及び第4ゲート端子を有する酸化物半導体からなる第4トランジスタと、キャパシタとを備える。前記第1ソース端子及び前記第1ドレイン端子の一方と、前記第2ソース端子及び前記第2ドレイン端子の一方との接続点は、前記キャパシタの一端と、前記ゲート配線と、後段の前記単位駆動回路とに接続されている。前記第3ソース端子及び前記第3ドレイン端子の一方と、前記第3ゲート端子との接続点は、前段の前記単位駆動回路に接続されている。前記第3ソース端子及び前記第3ドレイン端子の他方と、前記第4ソース端子及び前記第4ドレイン端子の一方との接続点は、前記第1ゲート端子と、前記キャパシタの他端とに接続されている。前記第1ソース端子及び前記第1ドレイン端子の他方は、第1外部配線に接続されている。前記第2ゲート端子と、前記第4ゲート端子との接続点は、第2外部配線に接続されている。前記第2ソース端子及び前記第2ドレイン端子の他方と、前記第4ソース端子及び前記第4ドレイン端子の他方との接続点は、第3外部配線に接続されている。
本発明によれば、構成を簡素化することができるので、トランジスタの幅及び距離の比率の最適化を比較的容易に行うことができる。
<実施の形態1>
図1は、本発明の実施の形態1に係る液晶パネルの構成を模式的に示す図である。液晶パネルP1は、画素ゲート駆動回路(ゲート駆動回路)P101と、画素ソース回路P102と、ゲート配線P111と、ソース配線P112と、画素キャパシタP121と、画素トランジスタP122とを備える。液晶パネルP1は、例えば、バックライト、偏光フィルムなどと組み合わせてディスプレイモニターを構成する。
図1は、本発明の実施の形態1に係る液晶パネルの構成を模式的に示す図である。液晶パネルP1は、画素ゲート駆動回路(ゲート駆動回路)P101と、画素ソース回路P102と、ゲート配線P111と、ソース配線P112と、画素キャパシタP121と、画素トランジスタP122とを備える。液晶パネルP1は、例えば、バックライト、偏光フィルムなどと組み合わせてディスプレイモニターを構成する。
液晶パネルP1は、透明電極を備える2枚のガラス基板(図示せず)と、それらに挟まれた液晶(図示せず)とを備える。そして、液晶パネルP1は、透明電極の間の電位差を制御して、バックライトから液晶に入射された光の偏光角度を制御することにより、画素の階調を制御している。各画素の液晶にかかる電圧は画素ソース回路P102によって生成され、画素キャパシタP121に蓄えられることで、画素の階調は保持される。
各画素の階調は、通常毎秒60〜240回程度で更新される。各画素の階調の更新タイミングは、画素ゲート駆動回路P101によって生成され、当該更新タイミングに応じた信号が、ゲート配線P111を介して、画素トランジスタP122に伝達される。画素トランジスタP122は、3端子(ゲート端子、ソース端子及びドレイン端子)のトランジスタである。ゲート端子はゲート配線P111に、ソース端子はソース配線P112に、ドレイン端子は画素キャパシタP121にそれぞれ接続されている。
この構造において、更新タイミングで画素ゲート駆動回路P101により画素トランジスタP122のゲート端子に電圧が選択的に印加される。電圧がゲート端子に印加された画素トランジスタP122では、ソース端子とドレイン端子との間が導通状態となるので、画素ソース回路P102からの階調電圧を、ソース配線P112を通じて、画素キャパシタP121に蓄積することが可能である。
ゲート端子には、ソース端子とドレイン端子との間を導通状態とするための電圧と不導通状態とするための電圧とが選択的に印加される。以下の説明では、ゲート端子に印加される電圧のうち、ソース端子とドレイン端子との間を導通状態とするための電圧を「オン電圧」と記し、ソース端子とドレイン端子との間を不導通状態とするための電圧を「オフ電圧」と記す。オン電圧及びオフ電圧は、画素トランジスタP122に使用された酸化物半導体の特性、及び、パネルの設計に応じて適切に決定される。
ソース配線P112の数は液晶パネルP1の水平解像度に対応し、ゲート配線P111の数は垂直解像度に対応する。ゲート配線P111は上から順番に1線ずつ電圧が加わることで、水平1ラインの画素を同時に階調更新状態にする。ソース配線P112は、階調更新状態にある水平1ラインの全画素に階調電圧を同時に書き込む。こうすることで、液晶パネルP1の全画素の階調は水平1ラインごとに順次更新される。
なお、本実施の形態1では、液晶パネルP1上に配設された画素トランジスタP122、及び、画素ゲート駆動回路P101を構成するトランジスタは、酸化物半導体(例えば、インジウム、ガリウム、亜鉛及び酸素からなるInGaZnOなど)から構成されているものとする。これにより、移動度を高めることができるとともに、リーク電流を抑制することが可能となっている。
図2は、図1で示した本実施の形態1に係る画素ゲート駆動回路P101の構成を詳細に示すブロック図である。画素ゲート駆動回路P101は、図2に示すように、複数段の単位画素ゲート駆動回路G1と、画素ゲート出力配線G101と、ゲート出力伝搬配線G102と、クロック配線G103と、オフ電圧配線G104とを備えている。なお、クロック配線G103は、複数の配線(第1、第2及び第3クロック配線CL1,CL2,CL3)を含んでいる。
画素ゲート出力配線G101は、単位画素ゲート駆動回路G1と、図1に示したゲート配線P111とを接続している。ここでは単位画素ゲート駆動回路G1は、液晶パネルP1の垂直画素数と同じ数だけ配列されているものとする。複数段の単位画素ゲート駆動回路(単位駆動回路)G1は、液晶パネルP1の複数の画素ゲート出力配線G101(複数のゲート配線P111)とそれぞれ接続されており、各ラインの画素階調の更新タイミングで画素ゲート出力配線G101(ゲート配線P111)に電圧を出力する。
なお、ここでは単位画素ゲート駆動回路G1は、液晶パネルP1の垂直画素数と同じ数だけ配列されているものとしたが、これに限ったものではない。例えば、画素ゲート駆動回路P101を構成する複数段の単位画素ゲート駆動回路G1のうち、最前段及び最後段の単位画素ゲート駆動回路G1においては、電圧波形が安定しない。そこで、垂直画素数(ゲート配線P111の数)よりも多く単位画素ゲート駆動回路G1を備え、最前段及び最後段から1つ以上をゲート配線P111に接続しないように構成してもよい。
オフ電圧配線G104は、各単位画素ゲート駆動回路G1の動作において基準となる電圧を供給する。
ゲート出力伝搬配線G102は、隣り合う二つの単位画素ゲート駆動回路G1を接続する。各単位画素ゲート駆動回路G1は、その前段の単位画素ゲート駆動回路G1から与えられる電圧と、クロック配線G103から与えられる周期的な波形の電圧とに基づいて、適切なタイミング(画素の更新タイミング)で電圧を、画素ゲート出力配線G101に出力する。また、各単位画素ゲート駆動回路G1は、適切なタイミング(画素の更新タイミング)で電圧を、ゲート出力伝搬配線G102を介して、その後段の単位画素ゲート駆動回路G1に出力する。
つまり、各単位画素ゲート駆動回路G1は、その前段の単位画素ゲート駆動回路G1から伝搬された画素の更新タイミングと、クロック配線G103の周期的なタイミングとに基づいて、自身の画素の更新タイミングを生成する。そして、各単位画素ゲート駆動回路G1は、生成した更新タイミングを、画素ゲート出力配線G101に出力するとともに、ゲート出力伝搬配線G102を介して、その後段の単位画素ゲート駆動回路G1に伝搬する。
各画素の階調更新は、例えば、液晶パネルP1の上部から順に行われる。このような場合には、図2のように隣り合う任意の二つの単位画素ゲート駆動回路G1のうち、上側の回路から画素ゲート出力配線G101及びゲート出力伝搬配線G102を通じて下側の回路に、画素の更新タイミングが伝搬される。なお、最上段の単位画素ゲート駆動回路G1に対する画素の更新タイミングは、外部のコントロール回路などからスタート信号電圧が入力されることによって設定されることになる。
図3は、画素ゲート駆動回路P101の動作を説明するためのタイミングチャートである。図3には、スタート信号電圧波形W101と、第1段目の画素ゲート出力配線G101の電圧波形W111と、第1段目の下側である第2段目の画素ゲート出力配線G101の電圧波形W112と、第2段目の下側である第3段目の画素ゲート出力配線G101の電圧波形W113とが示されており、横軸は時間、縦軸は電圧を表している。
画素ゲート駆動回路P101の外部から与えられるスタート信号電圧波形W101は、図3に示すように、不活性期間中ではオフ電圧であり、活性期間(一定時間)中ではオン電圧となる矩形波である。そして、スタート信号電圧波形W101の活性期間が終了してオン電圧からオフ電圧になると、第1段目の画素ゲート出力配線G101の電圧波形W111の活性期間が開始してオフ電圧からオン電圧になる。
同様に第1段目の画素ゲート出力配線G101の電圧波形W111の活性期間が終了すると、第2段目の画素ゲート出力配線G101の電圧波形W112の活性期間が開始する。そして同様に第2段目の画素ゲート出力配線G101の電圧波形W112の活性期間が終了すると、第3段目の画素ゲート出力配線G101の電圧波形W113の活性期間が開始する。第4段目以降の画素ゲート出力配線G101に関してもこのように活性期間が推移していく。なお、活性期間の長さは、スタート信号電圧波形W101及び各画素ゲート出力配線G101の電圧波形のいずれでも同じある。
各段の画素ゲート配線出力が活性期間開始から活性期間終了までの間に、ソース配線P112からの階調電圧を、液晶パネルP1の画素キャパシタP121に充電する動作を順に行うことで、各段の画素の階調の更新が順に行われる。
以上、画素ゲート駆動回路P101について詳細に説明した。次に、図4及び図5を用いて、画素ゲート駆動回路P101が備える各単位画素ゲート駆動回路G1の詳細な構成及び動作と、オフ電圧配線G104の詳細な役割とについて説明する。
図4は、本実施の形態1に係る単位画素ゲート駆動回路G1の構成を示す回路図である。本実施の形態1では、各単位画素ゲート駆動回路G1は、第1トランジスタTr1と、第2トランジスタTr2と、第3トランジスタTr3と、第4トランジスタTr4と、キャパシタC1と、第1配線GN1と、第2配線GN2と、第3配線GN3と、第4配線GN4と、第5配線GN5と、第6配線GN6と、第7配線GN7とを備えている。
上述の第N(N=1,2,3,4)トランジスタは、酸化物半導体からなるFET(電界効果トランジスタ)であり、第Nソース端子、第Nドレイン端子及び第Nゲート端子を有する。第Nトランジスタのそれぞれは、第Nゲート端子にオン電圧が印加された場合に導通状態となり、第Nドレイン端子と第Nソース端子との間に電流が流れることが可能となる。なお、この電流は双方向に流れることができる。
次に、単位画素ゲート駆動回路G1の各構成要素の接続関係について説明する。
第1トランジスタTr1の第1ソース端子及び第1ドレイン端子の一方と、第2トランジスタTr2の第2ソース端子及び第2ドレイン端子の一方との接続点は、キャパシタC1の一端と、ゲート配線P111と、後段の単位画素ゲート駆動回路G1とに接続されている。本実施の形態1では、第1配線GN1が、上述の接続点と、キャパシタC1の一端とを接続している。また、第1配線GN1は、図2の画素ゲート出力配線G101に相当しており、上述の接続点と、ゲート配線P111とを接続している。さらに、第1配線GN1と接続された第2配線GN2は、図2のゲート出力伝搬配線G102に相当しており、上述の接続点と、後段の単位画素ゲート駆動回路G1とを接続している。
第3トランジスタTr3の第3ソース端子及び第3ドレイン端子の一方と、第3ゲート端子との接続点は、前段の単位画素ゲート駆動回路G1に接続されている。本実施の形態1では、第3配線GN3が、第3トランジスタTr3の第3ソース端子及び第3ドレイン端子の一方と、第3ゲート端子と、前段の単位画素ゲート駆動回路G1とを接続している。図2で説明したように、パネル上段側の単位画素ゲート駆動回路G1の第2配線GN2と、パネル下段側の単位画素ゲート駆動回路G1の第3配線GN3とが接続されている。
第3トランジスタTr3の第3ソース端子及び第3ドレイン端子の他方と、第4トランジスタTr4の第4ソース端子及び第4ドレイン端子の一方との接続点は、第1ゲート端子とキャパシタC1の他端とに接続されている。本実施の形態1では、第4配線GN4が、第1トランジスタTr1の第1ゲート端子と、第3トランジスタTr3の第3ソース端子及び第3ドレイン端子の他方と、第4トランジスタTr4の第4ソース端子及び第4ドレイン端子の一方と、キャパシタC1の他端とを接続している。
第1トランジスタTr1の第1ソース端子及び第1ドレイン端子の他方は、第1外部配線EW1に接続されている。本実施の形態1では、第5配線GN5が、第1トランジスタTr1の第1ソース端子及び第1ドレイン端子の他方と、図2のクロック配線G103の1つである第1外部配線EW1とを接続している。
第2トランジスタTr2の第2ゲート端子と、第4トランジスタTr4の第4ゲート端子との接続点は、第2外部配線EW2に接続されている。本実施の形態1では、第6配線GN6が、第2トランジスタTr2の第2ゲート端子と、第4トランジスタTr4の第4ゲート端子と、図2のクロック配線G103の別の1つである第2外部配線EW2とを接続している。
第2トランジスタTr2の第2ソース端子及び第2ドレイン端子の他方と、第4トランジスタTr4の第4ソース端子及び第4ドレイン端子の他方との接続点は、第3外部配線EW3に接続されている。本実施の形態1では、第7配線GN7が、第2トランジスタTr2の第2ソース端子及び第2ドレイン端子の他方と、第4トランジスタTr4の第4ソース端子及び第4ドレイン端子の他方と、図2のオフ電圧配線G104である第3外部配線EW3とを接続している。
図5は、図4の単位画素ゲート駆動回路G1を、図2の画素ゲート駆動回路P101に当てはめた図である。図5には、単位画素ゲート駆動回路G1内部の配線、ゲート出力伝搬配線G102、クロック配線G103、及び、オフ電圧配線G104の接続関係が詳細に示されている。
ここで図5には、連続する三つの単位画素ゲート駆動回路G1(単位画素ゲート駆動回路G1a,G1b,G1c)が示されている。第2の単位駆動回路である単位画素ゲート駆動回路G1bは、第1の単位駆動回路である単位画素ゲート駆動回路G1aの後段の単位画素ゲート駆動回路である。第3の単位駆動回路である単位画素ゲート駆動回路G1cは、第2の単位駆動回路である単位画素ゲート駆動回路G1bの後段の単位画素ゲート駆動回路である。
図4を用いてすでに説明したように、隣り合う二つの単位画素ゲート駆動回路G1のうち、前側の単位画素ゲート駆動回路G1の第2配線GN2と、後側の単位画素ゲート駆動回路G1の第3配線GN3とが接続されている。図5においては単位画素ゲート駆動回路G1aの第2配線GN2と、単位画素ゲート駆動回路G1bの第3配線GN3とが接続されている。同様に、単位画素ゲート駆動回路G1bの第2配線GN2と、単位画素ゲート駆動回路G1cの第3配線GN3とが接続されている。
単位画素ゲート駆動回路G1a,G1b,G1cのそれぞれの第7配線GN7は、第3外部配線EW3であるオフ電圧配線G104に接続されている。
単位画素ゲート駆動回路G1a,G1b,G1cのそれぞれの第5配線GN5及び第6配線GN6は、活性期間が異なる複数のクロック信号のいずれか二つがそれぞれ入力される第1及び第2外部配線EW1,EW2にそれぞれ接続されている。本実施の形態1では、当該複数のクロック信号は、一つずつ順に活性期間が推移する第1、第2及び第3クロック信号を含んでいる。これら第1、第2及び第3クロック信号は、第1及び第2外部配線EW1,EW2に割り当てられる第1、第2及び第3クロック配線CL1,CL2,CL3にそれぞれ入力される。
単位画素ゲート駆動回路G1aに関して、第5配線GN5は、第1外部配線EW1である第1クロック配線CL1に接続されることによって第1クロック信号が入力され、第6配線GN6は、第2外部配線EW2である第2クロック配線CL2に接続されることによって第2クロック信号が入力される。
単位画素ゲート駆動回路G1bに関して、第5配線GN5は、第1外部配線EW1である第2クロック配線CL2に接続されることによって第2クロック信号が入力され、第6配線GN6は、第2外部配線EW2である第3クロック配線CL3に接続されることによって第3クロック信号が入力される。
単位画素ゲート駆動回路G1cに関して、第5配線GN5は、第1外部配線EW1である第3クロック配線CL3に接続されることによって第3クロック信号が入力され、第6配線GN6は、第2外部配線EW2である第1クロック配線CL1に接続されることによって第1クロック信号が入力される。
図5では、三つの単位画素ゲート駆動回路G1を代表的に示したが、実際の製品とする場合には数百から数千の単位画素ゲート駆動回路G1が連なった構造となる。つまり、図5に示した三つの単位画素ゲート駆動回路G1が一単位として繰り返されて配設されることとなる。これにより、単位画素ゲート駆動回路G1cの後段の単位画素ゲート駆動回路G1として、単位画素ゲート駆動回路G1aと同様の配線接続関係をもった単位画素ゲート駆動回路G1が適用されることとなる。また、単位画素ゲート駆動回路G1aの前段の単位画素ゲート駆動回路G1として、単位画素ゲート駆動回路G1c同様の配線接続関係をもった単位画素ゲート駆動回路G1が適用されることとなる。
さらに、単位画素ゲート駆動回路G1が上から何段目であるかにかかわらず、第1配線GN1〜第7配線GN7の接続関係はすべて同じである。そして、3n+1段目(nは任意の0以上の整数)の単位画素ゲート駆動回路G1では、第5配線GN5は、第1外部配線EW1である第1クロック配線CL1に接続され、第6配線GN6は、第2外部配線EW2である第2クロック配線CL2に接続されている。3n+2段目の単位画素ゲート駆動回路G1では、第5配線GN5は、第1外部配線EW1である第2クロック配線CL2に接続され、第6配線GN6は、第2外部配線EW2である第3クロック配線CL3に接続されている。3n+3段目の単位画素ゲート駆動回路G1では、第5配線GN5は、第1外部配線EW1である第3クロック配線CL3に接続され、第6配線GN6は、第2外部配線EW2である第1クロック配線CL1に接続されている。
また、図2を用いて説明したとおり、第1段目の単位画素ゲート駆動回路G1の第3配線GN3にはスタート信号電圧を入力するために、当該第3配線GN3は、外部のコントロール回路などに接続されることになる。
<動作>
次に、以上のように構成された画素ゲート駆動回路P101の動作について説明する。
次に、以上のように構成された画素ゲート駆動回路P101の動作について説明する。
図6は、本実施の形態1による画素ゲート駆動回路P101を駆動するための入力電圧波形及び出力電圧波形を説明するためのタイミングチャートである。横軸は時間であり、縦軸は電圧である。なお、図6には、3n+1段目の単位画素ゲート駆動回路G1の動作が示されているが、3n+2段目、3n段目の単位画素ゲート駆動回路G1の動作も、タイミングが異なるだけで動作は同じである。
図6における第1クロック波形W201は第1クロック配線CL1の電圧波形、第2クロック波形W202は第2クロック配線CL2の電圧波形、第3クロック波形W203は第3クロック配線CL3の電圧波形である。
各クロック配線は、外部のコントロール回路などに接続され、各クロック配線には、図6に示す第1クロック波形W201、第2クロック波形W202、第3クロック波形W203のような電圧波形を有する第1、第2及び第3クロック信号のいずれか1つが入力される。各クロック波形は、図6の一定の時間間隔である周期Tでオン電圧とオフ電圧を繰り返している。
なお、周期Tは、液晶パネルP1のフレームレートや垂直画素数によって決定される時間である。そして、各クロック波形のオン電圧期間(図6の時間t)は周期Tの3分の1である。
第1クロック波形W201のオン電圧期間tが終了してオフ電圧に変化するのと同時に、第2クロック波形W202のオン電圧期間tが開始される。また、第2クロック波形W202のオン電圧期間tが終了してオフ電圧に変化するのと同時に、第3クロック波形W203のオン電圧期間tが開始される。そして、第3クロック波形W203のオン電圧期間tが終了してオフ電圧に変化するのと同時に、第1クロック波形W201のオン電圧期間tが開始される。即ち、各クロック波形は順にオン電圧となり、任意のタイミングでいずれかのクロック波形のみがオン電圧となり、残りのクロック波形はオフ電圧となる。
各クロック波形はデジタル的な制御であるが、実際には回路特性により波形の立ち上がり及び立下りには僅かな過渡期間が存在し、完全な矩形にはならない。また、画素ゲート駆動回路P101の回路動作には、電圧上昇にさらなる遅延が起きることが考えられる。そこで、このような遅延に対して動作を安定することができるように、オン電圧期間tを周期Tの3分の1未満にしてもよい。
3n+1段目の単位画素ゲート駆動回路G1においては、第5配線GN5が第1クロック配線CL1に接続されており、第6配線GN6が第2クロック配線CL2に接続されているので、第5配線GN5の電圧波形は第1クロック波形W201となり、第6配線GN6の電圧波形は第2クロック波形W202となる。なお、3n+1段目の単位画素ゲート駆動回路G1は、第3クロック配線CL3に接続されないので、図6の第3クロック波形W203は、3n+1段目の単位画素ゲート駆動回路G1の動作には直接関係しない。
図6における前段駆動出力波形W204は、3n+1段目の単位画素ゲート駆動回路G1の第3配線GN3に入力される波形である。3n+1段目の単位画素ゲート駆動回路G1が1段目である場合(n=0の場合)、その第3配線GN3には、図6に示す前段駆動出力波形W204と同様に、第3クロック波形W203がオン電圧になるタイミングでオン電圧になることがあるスタート信号電圧が外部のコントロール回路から入力される。3n+1段目の単位画素ゲート駆動回路G1が1段目以外の場合(n=1,2、…の場合)、その第3配線GN3には、その前段の第2配線GN2(即ちゲート出力伝搬配線G102)の電圧として、図6に示す前段駆動出力波形W204のような電圧が入力される。
なお、図示していないが、オフ電圧配線G104は、外部のコントロール回路などに接続され常にオフ電圧(動作において基準となる電圧)に保たれている。そのため、オフ電圧配線G104に接続している第7配線GN7も常にオフ電圧に保たれている。
単位画素ゲート駆動回路G1に対する入力配線は、以上で述べた第3配線GN3、第5配線GN5、第6配線GN6、第7配線GN7となる。
以下では、内部配線である第4配線GN4の電圧波形と、出力配線である第1及び第2配線GN1,GN2の電圧波形とについて、第1トランジスタTr1〜第4トランジスタTr4の動作を交えて説明する。
図6の第4配線電圧波形W205は、第4配線GN4の電圧波形を表している。また、図6の駆動出力波形W206は、3n+1段目の単位画素ゲート駆動回路G1の第1及び第2配線GN1,GN2の電圧波形を表している。
図6の第1区間R101では、初期状態として駆動出力波形W206がオフ電圧となっている。
この第1区間R101の後半部分では、第6配線GN6の電圧(第2クロック波形W202)がオン電圧になるので、第4トランジスタTr4の第4ゲート端子の電圧はオン電圧となり、第4ソース端子及び第4ドレイン端子の間が導通状態となる。これにより、第4ソース端子及び第4ドレイン端子の一方に接続された第4配線GN4の電圧(第4配線電圧波形W205)は、他方に接続された第7配線GN7のオフ電圧に一致する。
同様に、第2トランジスタTr2の第2ソース端子及び第2ドレイン端子の間が導通状態となり、第2ソース端子及び第2ドレイン端子の一方に接続された第1配線GN1の電圧(駆動出力波形W206)は、他方に接続された第7配線GN7のオフ電圧に一致する。
次の第2区間R102では、前段駆動出力波形W204がオン電圧となるので、第3配線GN3に接続している第3トランジスタTr3の第3ゲート端子、第3ソース端子及び第3ドレイン端子の電圧がオン電圧になる。このため、第3ソース端子及び第3ドレイン端子の他方と接続された第4配線GN4の電圧(第4配線電圧波形W205)はオン電圧に変化するとともに、キャパシタC1に、第4配線GN4のオン電圧が蓄積される。
第4配線GN4の電圧がオン電圧となることにより、第1トランジスタTr1の第1ゲート端子の電圧がオン電圧となり、第1ソース端子及び第1ドレイン端子の間が導通状態となる。第2区間R102においては、第1ソース端子及び第1ドレイン端子の他方と接続された第5配線GN5の電圧(第1クロック波形W201)はオフ電圧であるため、第1ソース端子及び第1ドレイン端子の一方と接続された第1配線GN1の電圧(駆動出力波形W206)はオフ電圧となる。
第2区間R102から第3区間R103へ移行すると、第5配線GN5の電圧(第1クロック波形W201)はオン電圧になるため、第1配線GN1の電圧(駆動出力波形W206)もオン電圧に上昇する。この時、第1配線GN1と第4配線GN4との間にキャパシタC1が接続されているため、第1配線GN1がオン電圧に上昇するにつれ、第4配線GN4の電圧(第4配線電圧波形W205)がオン電圧以上に持ち上げられ、最終的にそれら電圧を加算した電圧(例えばオン電圧の2倍程度の電圧)であるブースト電圧となる。
第4配線GN4の電圧が、第2区間R102のオン電圧以上に持ち上げられることにより、第1トランジスタTr1の第1ソース端子及び第1ドレイン端子の間に流れることが可能な電流量が増加し、第1配線GN1への電流量が増加する。ゲート配線P111は配線長が長いため比較的大きな寄生容量と抵抗値を持つが、第1配線GN1の電流量が増加することで、それと接続されたゲート配線P111の電流量も増加することから、画素の電圧を素早くオン電圧まで上昇することができる。
第3区間R103から第4区間R104へ移行すると、第5配線GN5の電圧(第1クロック波形W201)はオフ電圧となるため、駆動出力波形W206はオフ電圧へと降下する。
ここで、第5配線GN5の電圧(第1クロック波形W201)がオフ電圧となった時点から、第4配線GN4の電圧(第4配線電圧波形W205)がオフ電圧へと降下する時点までの時間間隔によって、駆動出力波形W206がオフ電圧へ降下する降下速度が決まる。
本実施の形態1では、第3区間R103から第4区間R104へ移行する際に、第6配線GN6の電圧(第2クロック波形W202)がオン電圧となり、第4トランジスタTr4が導通状態となる。このため、第4配線GN4の電圧(第4配線電圧波形W205)が、第7配線GN7のオフ電圧まで降下する。これにより、第4配線GN4の電圧(第4配線電圧波形W205)を素早くオフ電圧に降下することができるので、上述の降下速度を高めることができる。
さらに本実施の形態1では、第6配線GN6の電圧(第2クロック波形W202)がオン電圧となることによって、第2トランジスタTr2も導通状態となる。このため、第1配線GN1の電圧(駆動出力波形W206)が、第7配線GN7のオフ電圧まで降下する。これにより、例えば第4配線GN4の電圧(第4配線電圧波形W205)のオフ電圧の降下だけでは、第1配線GN1の電圧(駆動出力波形W206)を素早くオフ電圧に降下することができない場合に、補助的に駆動出力波形W206をオフ電圧へと降下させることができる。したがって、この観点からも上述の降下速度を高めることができる。
<まとめ>
以上のような本実施の形態1によれば、構成を簡素化することができるので、トランジスタの幅及び距離の比率の最適化を比較的容易に行うことができる。また、トランジスタの使用数の低減化も期待できる。
以上のような本実施の形態1によれば、構成を簡素化することができるので、トランジスタの幅及び距離の比率の最適化を比較的容易に行うことができる。また、トランジスタの使用数の低減化も期待できる。
また、本実施の形態1によれば、一つずつ順に活性期間が推移する第1、第2及び第3クロック信号が入力されるので、第1〜第4ゲート端子のいずれにも長い時間、オン電圧が印加されない。例えば、印加の積算時間が比較的長い第3トランジスタTr3及び第4トランジスタTr4に関しても、それらの積算時間を、液晶パネルP1の動作時間の約3分の1以下の時間とすることができる。これにより、オン電圧がかかる積算時間を短くすることができるので、電圧ストレスによるトランジスタの閾値シフトを抑制したり、液晶パネルP1の製品寿命を延ばしたりすることが可能となる。
また、本実施の形態1では、第2区間R102にて、第1クロック配線CL1の電圧を第1オフ電圧にし、第2クロック配線CL2の電圧を第2オフ電圧にし、前段の単位画素ゲート駆動回路G1から第3オン電圧を入力することにより、第1トランジスタTr1の第1ゲート端子の電圧を、第1ソース端子及び第1ドレイン端子の間が導通状態となるオン電圧にする。その後に、第3区間R103にて、第1クロック配線CL1の電圧を第1オン電圧にし、第2クロック配線CL2の電圧を第2オフ電圧にし、前段の単位画素ゲート駆動回路G1から第3オフ電圧を入力することにより、第1トランジスタTr1の第1ゲート端子の電圧を、第2区間R102のオン電圧よりも大きいブースト電圧にする。その後に、第4区間R104の最初の部分にて、第1クロック配線CL1の電圧を第1オフ電圧にし、第2クロック配線CL2の電圧を第2オン電圧にし、前段の単位画素ゲート駆動回路G1から第3オフ電圧を入力することにより、第1トランジスタTr1の第1ゲート端子の電圧を、第1ソース端子及び第1ドレイン端子の間が不導通状態となるオフ電圧にする。このような構成によれば、画素の電圧を素早くオン電圧まで上昇することができるとともに、素早くオフ電圧まで降下することができる。
なお、以上の説明ではなお、クロック配線G103の数、ひいてはクロック信号の数は3つであるとした。しかしこれに限ったものではなく、これらの数は4つ以上であってもよい。そのような構成によれば、第3ゲート端子及び第4ゲート端子にオン電圧が印加される積算時間をさらに低減することができる。
また、以上の説明では、表示パネルは液晶パネルP1である構成について説明した。しかしこれに限ったものではなく、表示パネルは、例えば有機EL(Electro-Luminescence)パネルや、PDP(Plasma Display Panel)などであってもよい。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
P1 液晶パネル、P101 画素ゲート駆動回路、P111 ゲート配線、G1,G1a,G1b,G1c 単位画素ゲート駆動回路、G103 クロック配線、CL1 第1クロック配線、CL2 第2クロック配線、CL3 第3クロック配線、Tr1 第1トランジスタ、Tr2 第2トランジスタ、Tr3 第3トランジスタ、Tr4 第4トランジスタ、C1 キャパシタ、EW1 第1外部配線、EW2 第2外部配線、EW3 第3外部配線。
Claims (4)
- 表示パネルの複数のゲート配線とそれぞれ接続された複数段の単位駆動回路を備え、
各前記単位駆動回路は、
第1ソース端子、第1ドレイン端子及び第1ゲート端子を有する酸化物半導体からなる第1トランジスタと、
第2ソース端子、第2ドレイン端子及び第2ゲート端子を有する酸化物半導体からなる第2トランジスタと、
第3ソース端子、第3ドレイン端子及び第3ゲート端子を有する酸化物半導体からなる第3トランジスタと、
第4ソース端子、第4ドレイン端子及び第4ゲート端子を有する酸化物半導体からなる第4トランジスタと、
キャパシタと、
を備え、
前記第1ソース端子及び前記第1ドレイン端子の一方と、前記第2ソース端子及び前記第2ドレイン端子の一方との接続点は、前記キャパシタの一端と、前記ゲート配線と、後段の前記単位駆動回路とに接続され、
前記第3ソース端子及び前記第3ドレイン端子の一方と、前記第3ゲート端子との接続点は、前段の前記単位駆動回路に接続され、
前記第3ソース端子及び前記第3ドレイン端子の他方と、前記第4ソース端子及び前記第4ドレイン端子の一方との接続点は、前記第1ゲート端子と、前記キャパシタの他端とに接続され、
前記第1ソース端子及び前記第1ドレイン端子の他方は、第1外部配線に接続され、
前記第2ゲート端子と、前記第4ゲート端子との接続点は、第2外部配線に接続され、
前記第2ソース端子及び前記第2ドレイン端子の他方と、前記第4ソース端子及び前記第4ドレイン端子の他方との接続点は、第3外部配線に接続されている、ゲート駆動回路。 - 請求項1に記載のゲート駆動回路であって、
前記第1外部配線と、前記第2外部配線とには、活性期間が異なる複数のクロック信号のいずれか二つがそれぞれ入力される、ゲート駆動回路。 - 請求項2に記載のゲート駆動回路であって、
前記複数のクロック信号は、一つずつ順に活性期間が推移する第1、第2及び第3クロック信号を含み、
第1の前記単位駆動回路に関して、
前記第1外部配線には前記第1クロック信号が入力され、前記第2外部配線には前記第2クロック信号が入力され、
前記第1の単位駆動回路の後段の前記単位駆動回路である第2の単位駆動回路に関して、
前記第1外部配線には前記第2クロック信号が入力され、前記第2外部配線には前記第3クロック信号が入力され、
前記第2の単位駆動回路の後段の前記単位駆動回路である第3の単位駆動回路に関して、
前記第1外部配線には前記第3クロック信号が入力され、前記第2外部配線には前記第1クロック信号が入力される、ゲート駆動回路。 - 請求項1から請求項3のうちのいずれか1項に記載のゲート駆動回路の駆動方法であって、
各前記単位駆動回路において、
(a)前記第1外部配線の電圧を第1オフ電圧にし、前記第2外部配線の電圧を第2オフ電圧にし、前記前段の単位駆動回路から第3オン電圧を入力することにより、前記第1トランジスタの前記第1ゲート端子の電圧を、前記第1ソース端子及び第1ドレイン端子の間が導通状態となるオン電圧にする工程と、
(b)前記工程(a)の後に、前記第1外部配線の電圧を第1オン電圧にし、前記第2外部配線の電圧を前記第2オフ電圧にし、前記前段の単位駆動回路から第3オフ電圧を入力することにより、前記第1トランジスタの前記第1ゲート端子の電圧を、前記オン電圧よりも大きいブースト電圧にする工程と、
(c)前記工程(b)の後に、前記第1外部配線の電圧を前記第1オフ電圧にし、前記第2外部配線の電圧を第2オン電圧にし、前記前段の単位駆動回路から前記第3オフ電圧を入力することにより、前記第1トランジスタの前記第1ゲート端子の電圧を、前記第1ソース端子及び第1ドレイン端子の間が不導通状態となるオフ電圧にする工程と
を備える、駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015078878A JP2016200650A (ja) | 2015-04-08 | 2015-04-08 | ゲート駆動回路及びその駆動方法 |
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JP2015078878A Pending JP2016200650A (ja) | 2015-04-08 | 2015-04-08 | ゲート駆動回路及びその駆動方法 |
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