KR20150050609A - 내장형 게이트 드라이버 - Google Patents

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KR20150050609A KR1020130128964A KR20130128964A KR20150050609A KR 20150050609 A KR20150050609 A KR 20150050609A KR 1020130128964 A KR1020130128964 A KR 1020130128964A KR 20130128964 A KR20130128964 A KR 20130128964A KR 20150050609 A KR20150050609 A KR 20150050609A
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Abstract

본 발명은 내장형 게이트 드라이버에 관한 것으로서, 특히, 스테이지들과 연결되는 클럭공급라인들과, 상기 스테이지들과 연결되는 전원공급라인들 중 적어도 하나 이상의 라인들이, 상기 스테이지들을 사이에 두고, 서로 다른 측면에 형성되어 있는, 내장형 게이트 드라이버를 제공하는 것을 기술적 과제로 한다. 이를 위해, 본 발명에 따른 내장형 게이트 드라이버는, 스캔신호를 출력하는 제1스테이지 내지 제g스테이지들을 포함하며, 패널의 비표시영역에 형성되는 쉬프트 레지스터; 상기 쉬프트 레지스터와 연결되어 있는 m개의 클럭공급라인들로 구성되는 클럭공급라인부; 및 상기 쉬프트 레지스터와 연결되어 있는 n개의 전원공급라인들로 구성되는 전원공급라인부를 포함하고, 상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터의 제1측면 방향에 형성되어 있으며, 상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터의 제2측면 방향에 형성되어 있는 것을 특징으로 한다.

Description

내장형 게이트 드라이버{INTEGRATED GATE DRIVER}
본 발명은 평판표시장치에 적용되는 게이트 드라이버에 관한 것으로서, 특히, 상기 평판표시장치를 구성하는 패널에 형성되는, 내장형 게이트 드라이버에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다. 평판표시장치에는, 액정표시장치(LCD : Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP : Plasma Display Panel), 유기발광표시장치(OLED : Organic Light Emitting Display Device) 등이 있으며, 최근에는 전기영동표시장치(EPD : ELECTROPHORETIC DISPLAY)도 널리 이용되고 있다.
상기 평판표시장치는, 복수의 게이트 라인에 풀업 신호를 순차적으로 공급하는, 게이트 드라이버를 포함하고 있다.
상기 게이트 드라이버는, 집적회로(IC)로 구성되어, 상기 평판표시장치의 패널에 장착될 수 있다. 최근에는, 상기 게이트 드라이버를 구성하는 박막 트랜지스터 및 각종 소자들이, 상기 패널에 형성되어 있는, 게이트 인 패널(GIP: gate in panel) 타입의 게이트 드라이버가 널리 이용되고 있다. 이하에서는, 상기 게이트 인 패널 타입의 게이트 드라이버를, 간단히 내장형 게이트 드라이버라 한다.
도 1은 종래의 내장형 게이트 드라이버의 구성을 나타낸 예시도이며, 도 2는 종래의 내장형 게이트 드라이버에 적용되는 라인들의 배치 구조를 나타낸 예시도이다.
종래의 내장형 게이트 드라이버는, 도 1에 도시된 바와 같이, 상기 풀업 신호를 복수의 게이트 라인들에 순차적으로 출력하기 위한 쉬프트 레지스터(S), 상기 쉬프트 레지스터(S)에 각종 클럭들을 공급하기 위한 클럭공급라인부(CLP) 및 상기 쉬프트 레지스터(S)에 각종 전원들을 공급하기 위한 전원공급라인부(PLP)를 포함하고 있다.
상기 클럭공급라인부(CLP)는 적어도 두 개 이상의 클럭공급라인들을 포함하고 있으며, 상기 클럭공급라인들로는, 서로 다른 주기 또는 펄스폭을 갖는 클럭들이 전송된다.
상기 전원공급라인부(PLP)는 적어도 두 개 이상의 전원공급라인들을 포함하고 있으며, 상기 전원공급라인들로는, 동일한 전압을 갖는 전원들 또는 서로 다른 전압을 갖는 전원들이 공급된다.
상기 쉬프트 레지스터(S)는 다수의 트랜지스터들을 포함하는 복수의 스테이지들(ST1 내지 STg)을 포함하고, 상기 스테이지들(ST1 내지 STg)은 종속적으로 접속되어 상기 게이트 라인들로, 스캔신호들(SS1 내지 SSg)을 출력한다.
상기 내장형 게이트 드라이버를 구성하는 상기 쉬프트 레지스터(S)에 적용되는 상기 스테이지들(ST1 내지 STg) 각각에는, 상기 패널의 각 픽셀에 형성된 스위칭 트랜지스터를 턴온시킬 수 있는 풀업 신호를 출력하는 풀업 트랜지스터(PU) 및 상기 스위칭 트랜지스터를 턴오프시킬 수 있는 풀다운신호를 출력하는 풀다운 트랜지스터(PD)를 포함하여 구성될 수 있다.
즉, 상기 스캔신호들(SS1 내지 SSg) 각각은, 상기 스위칭 트랜지스터를 턴온시키는 상기 풀업 신호 및 상기 스위칭 트랜지스터를 턴오프시키는 풀다운신호를 포함한다.
상기 풀업 신호는 1수직기간 중, 데이터전압이 상기 패널로 인가되는 1수평기간 동안 출력되는 것으로서, 나머지 대부분의 1수직기간 동안에는 상기 풀다운 신호가 상기 게이트라인으로 전송된다.
상기한 바와 같은 종래의 내장형 게이트 드라이버에 있어서, 상기 클럭공급라인부(CLP)를 구성하는 상기 클럭공급라인들 및 상기 전원공급라인부(PLP)를 구성하는 상기 전원공급라인들은, 도 1에 도시된 바와 같이, 상기 쉬프트 레지스터(S)의 일측에 형성되어 있다. 이하에서는, 설명의 편의상, 상기 내장형 게이트 드라이버가, 도 1 및 도 2에 도시된 바와 같이, 네 개의 클럭공급라인들(CL1 내지 CL4) 및 n개의 전원공급라인들(PL1 내지 PLn)을 포함하고 있는 경우를 일예로 하여 종래의 내장형 게이트 드라이버가 설명된다. 이 경우, 제1클럭공급라인 내지 제4클럭공급라인들(CL1 내지 CL4) 각각으로는, 제1클럭 내지 제4클럭들(CLK1 내지 CLK4)이 공급되며, 제1전원공급라인 내지 제n전원공급라인들((PL1 내지 PLn) 각각으로는, 제1전원 내지 제n전원들(Power1 내지 Powern)이 공급된다.
또한, 일반적으로, 상기 클럭공급라인들, 상기 전원공급라인들 및 상기 스테이지들(ST1 내지 STg)은, 상기 패널의 상하 방향으로 길게 연장되어 있다.
이 경우, 상기 패널의 하단부에 위치되어 있는 스테이지들, 예를 들어, 제g-3스테이지(ST(g-3)) 내지 제g스테이지(STg)로 갈수록, 상기 스테이지들에서 출력되는 풀업 신호의 딜레이는 점점 더 크게 발생된다.
상기 딜레이는, 상기 클럭공급라인들 및 상기 전원공급라인들 자체의 저항 등에 의해서도 발생될 수 있으나, 도 2에 도시된 바와 같이, 상기 클럭공급라인들(CL1 내지 CL4) 및 상기 전원공급라인들(PL1 내지 PLn)이 중첩되는 위치에서 발생되는 기생 캐패시터에 의해서도 발생될 수 있다.
예를 들어, 도 2에 도시된 제1클럭공급라인(CL1)은, 상기 쉬프트 레지스터(S)까지 도달되는 동안, 제2클럭공급라인 내지 제4클럭공급라인((CL2 내지 CL3) 및 제1전원공급라인 내지 제n전원공급라인(PL1 내지 PLn)들과 중첩된다. 이 경우, 상기 중첩되는 영역에서는 기생 캐패시터가 발생되고, 이러한 기생 캐패시터에 의해, 상기 제1클럭(CLK1)이 상기 스테이지로 전달되는 동안 지연이 발생될 수 있으며, 이러한 지연에 의해 상기 제1클럭을 이용하여 생성되는 풀업 신호에서 역시, 지연이 발생될 수 있다.
상기와 동일한 원인에 의해, 제2클럭 내지 제4클럭(CLK1 내지 CLK4)에서 지연이 발생될 수 있으며, 이러한 지연에 의해, 상기 제2클럭 내지 제4클럭(CLK1 내지 CLK4)을 이용하여 생성되는 풀업 신호들에서 역시, 지연이 발생될 수 있다.
상기 풀업 신호들의 지연은, 상기한 바와 같이, 상기 클럭공급라인들(CL1 내지 CL4) 간의 중첩 및 상기 클럭공급라인들과 상기 전원공급라인들 간의 중첩에 의해서 발생될 수도 있으나, 상기 스테이지들 각각에 형성되어 있는 상기 풀업 트랜지스터에서의 기생 캐패시터에 의해서도 발생될 수 있다.
예를 들어, 상기 스테이지들 각각에는 상기 풀업 신호를 출력하기 위한 풀업 트랜지스터가 형성되어 있으며, 상기 풀업 트랜지스터에는 클럭공급라인 또는 전원공급라인이 연결될 수 있다. 즉, 상기 풀업 트랜지스터의 드레인 단자에는 상기 클럭공급라인들 중 적어도 어느 하나가 연결될 수 있고, 소스 단자에는 상기 게이트 라인이 연결될 수 있으며, 게이트 단자에는 상기 스테이지의 큐노드(Q-node)가 연결될 수 있다.
이 경우, 상기 클럭공급라인과 상기 큐노드간에는 게이트-드레인 기생 캐패시터(Cgd)가 발생될 수 있으며, 상기 게이트 라인과 상기 큐노드간에는 게이트-소스 기생캐패시터(Cgs)가 발생될 수 있다.
상기 풀업 신호의 지연은, 상기 게이트-드레인 기생 캐패시터(Cgd)에 의해서도 발생될 수 있다.
특히, 상기 쉬프트 리지스터가 코플라나 타입의 트랜지스터로 구성된 경우, 상기 게이트-드레인 기생 캐패시터(Cgd)가 다른 타입의 트랜지스터보다 작기 때문에, 상기 클럭라인의 중첩이, 풀업 신호의 지연에, 상대적으로 크게 영향을 미칠 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 스테이지들과 연결되는 클럭공급라인들과, 상기 스테이지들과 연결되는 전원공급라인들 중 적어도 하나 이상의 라인들이, 상기 스테이지들을 사이에 두고, 서로 다른 측면에 형성되어 있는, 내장형 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 내장형 게이트 드라이버는, 스캔신호를 출력하는 제1스테이지 내지 제g스테이지들을 포함하며, 패널의 비표시영역에 형성되는 쉬프트 레지스터; 상기 쉬프트 레지스터와 연결되어 있는 m개의 클럭공급라인들로 구성되는 클럭공급라인부; 및 상기 쉬프트 레지스터와 연결되어 있는 n개의 전원공급라인들로 구성되는 전원공급라인부를 포함하고, 상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터의 제1측면 방향에 형성되어 있으며, 상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터의 제2측면 방향에 형성되어 있는 것을 특징으로 한다.
본 발명에 의하면, 클럭공급라인의 로드가 줄어들기 때문에, 쉬프트 레지스터의 특성이 향상될 수 있으며, 이에 따라, 풀업 신호의 지연이 감소될 수 있다.
즉, 본 발명에 의하면, 클럭공급라인들간 및 클럭공급라인들과 전원공급라인들 간의 중첩(Overlap)이 줄어들기 때문에, 내장형 게이트 드라이버의 불량률이 감소될 수 있다.
도 1은 종래의 내장형 게이트 드라이버의 구성을 나타낸 예시도.
도 2는 종래의 내장형 게이트 드라이버에 적용되는 라인들의 배치 구조를 나타낸 예시도.
도 3은 본 발명에 따른 내장형 게이트 드라이버가 적용되는 평판표시장치의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 쉬프트 레지스터를 개략적으로 나타낸 예시도.
도 5는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 쉬프트 레지스터의 일실시예 구성도.
도 6은 본 발명의 제1실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도.
도 7은 본 발명의 제2실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도.
도 8은 본 발명의 제3실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도.
도 9는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 또 다른 쉬프트 레지스터를 개략적으로 나타낸 예시도.
도 10은 본 발명의 제4실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도.
도 11은 본 발명의 제5실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도.
도 12는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 클럭공급라인과 전원공급라인의 일실시예 구성도.
도 13은 본 발명에 따른 내장형 게이트 드라이버에 적용되는 박막트랜지스터의 단면을 나타낸 예시도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 3은 본 발명에 따른 내장형 게이트 드라이버가 적용되는 평판표시장치의 구성을 나타낸 예시도이다.
본 발명에 따른 평판표시장치는, 도 3에 도시된 바와 같이, 데이터 라인들(DL1 내지 DLd)과 게이트 라인들(GL1 내지 GLg)의 교차 영역마다 픽셀들이 형성되어 있는 패널(100), 상기 데이터 라인들(DL1 내지 DLd)에 데이터 전압을 공급하는 데이터 드라이버(300), 상기 데이터 드라이버(300)를 구동하는 타이밍 컨트롤러(400) 및 상기 패널(100)의 비표시 영역(120)에 내장되어 있으며, 상기 타이밍 컨트롤러(400)로부터 입력되는 클럭들에 의해 구동되어, 상기 게이트 라인들(GL1 내지 GLg)에 순차적으로 풀업 신호를 공급하는 내장형 게이트 드라이버(200)를 포함한다.
우선, 상기 패널(100)은 표시 영역(110)에 형성된 상기 게이트 라인들(GL1 내지 GLg)과 상기 데이터 라인들(DL1 내지 DLd)의 교차로 정의되는 영역마다 형성된 픽셀들을 포함한다. 상기 패널(100)은 액정표시장치(LCD)에 적용되는 패널일 수도 있고, 유기발광표시장치(OLED)에 적용되는 패널일 수도 있으며, 전기영동표시장치(EPD)에 적용되는 패널일 수도 있다. 또한, 상기 패널(100)은, 상기한 바와 같은 평판표시장치들 이외에도, 풀업 신호에 의해 구동되는 다양한 종류의 평판표시장치에 적용되는 패널일 수도 있다.
상기 패널(100)은 대향 합착된 제1기판 및 제2기판을 포함한다.
상기 제1기판은 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL)의 교차에 의해 정의되는 픽셀 영역에 형성된 복수의 픽셀들을 가지는 표시 영역(110) 및 상기 표시 영역(110)의 주변에 마련된 비표시 영역(120)을 포함한다.
상기 복수의 픽셀들 각각은, 인접한 게이트 라인(GL)으로부터 공급되는 풀업 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 따라 영상을 표시한다.
상기 픽셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성될 수 있다. 상기 픽셀은, 상기 데이터 전압에 따라 액정의 광투과율을 제어하여 영상을 표시하는 액정 픽셀이거나, 상기 데이터 전압에 따른 전류에 비례하여 발광함으로써 영상을 표시하는 발광 픽셀이 될 수 있다. 상기 액정 픽셀 또는 상기 발광 픽셀 이외에도, 상기 픽셀은 상기 패널(100)의 종류에 따라 다양한 형태로 형성될 수 있다.
상기 제2기판은, 상기 제1기판 중, 상기 비표시 영역(120)의 일부를 제외한 전체를 덮는다. 상기 픽셀이 액정 픽셀인 경우, 상기 제2기판에는 컬러 필터층이 형성될 수 있다. 상기 픽셀이 발광 픽셀인 경우, 상기 제2기판은 상기 제1기판(110)을 밀봉시키는 봉지기판(인캡)의 기능을 수행할 수도 있다. 상기 제2기판 역시, 상기 패널(100)의 종류에 따라 다양한 형태로 형성될 수 있다.
상기 픽셀들 각각에 형성되어 있는 상기 박막트랜지스터(TFT)는, 상기 게이트 라인으로부터 공급되는 풀업 신호에 의해 턴온되어, 상기 데이터 라인으로부터 공급된 데이터 전압을 상기 픽셀에 형성되어 있는 픽셀전극으로 공급하거나, 또는 상기 픽셀에 형성되어 있는 유기발광다이오드(OLED)를 발광시킨다.
즉, 상기 패널(100)은 상기 게이트 라인(GL)을 통해 공급되는 상기 풀업 신호와, 상기 데이터 라인(DL)을 통해 공급되는 상기 데이터 전압에 의해, 영상을 표시하는 것으로서, 다양한 형태로 형성될 수 있다. 또한, 본 발명이 적용되는 상기 평판표시장치는 상기 패널(100)의 종류에 따라, 액정표시장치가 될 수도 있고, 유기발광표시장치가 될 수도 있고, 전기영동표시장치(EPD)가 될 수도 있다. 이하에서는, 설명의 편의상, 상기 평판표시장치가 액정표시장치이고, 상기 패널(100)이 액정패널인 경우를 일예로 하여 본 발명이 설명된다.
다음, 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 디지털 영상데이터를 데이터 전압으로 변환하여 상기 게이트 라인에 상기 풀업 신호가 공급되는 1수평기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다.
상기 데이터 드라이버(300)는, 도 3에 도시된 바와 같이, 칩온필름(COF) 형태 또는 TCP(Tape Carrier Package) 방식으로 상기 패널(100)에 연결되는 소스 드라이브 IC가 될 수 있다. 이 경우, 상기 패널(100)에는 적어도 하나 이상의 상기 데이터 드라이버(300)가 연결될 수 있다.
또한, 상기 소스 드라이브 IC로 형성된, 적어도 하나 이상의 상기 데이터 드라이버(300)는 상기 패널(100)의 비표시 영역(120)에 직접 배치될 수도 있다.
상기 데이터 드라이버(300)는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을 상기 데이터 라인으로 출력시킨다. 이를 위해, 상기 데이터 드라이버(300)는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다.
상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.
상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)로 동시에 출력하는 기능을 수행한다.
상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터 전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압을 이용하여, 상기 타이밍 컨트롤러(400)로부터 전송되어온 극성제어신호(POL)에 따라, 상기 영상데이터들을 정극성 또는 부극성의 데이터 전압으로 변환하여 상기 데이터 라인들로 출력한다.
상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스출력인에이블신호(SOE)에 따라, 상기 패널의 데이터 라인(DL)들로 출력한다.
다음, 상기 타이밍 컨트롤러(400)는, 외부 시스템(미도시)으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 내장형 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템으로부터 입력영상데이터(Input Data) 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터(Data)를 출력하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 출력하기 위한 출력부를 포함한다.
즉, 상기 타이밍 컨트롤러(400)는, 상기 외부 시스템으로부터 입력되는 입력영상데이터(Input Data)를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다.
상기 타이밍 컨트롤러(400)는 상기 외부 시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 드라이버를 제어하기 위한 데이터 제어신호(DCS) 및 상기 내장형 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이버와 상기 내장형 게이트 드라이버(200)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다.
상기 제어신호 생성부에서 발생되는 게이트 제어신호(GCS)들로는 게이트 출력 인에이블 신호(GOE), 게이트 스타트 신호(VST), 클럭 신호(CLK) 등이 포함된다.
상기 제어신호 생성부에서 발생되는 데이터 제어신호들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다.
마지막으로, 상기 내장형 게이트 드라이버(200)는, 상기 표시 영역에 형성되어 있는 픽셀 회로들과 동일한 공정을 통해 형성된다. 즉, 상기 게이트 드라이버(200)를 구성하는 박막 트랜지스터 및 각종 소자들은, 상기 픽셀 회로들을 구성하는 박막 트랜지스터 및 각종 소자들의 제조 공정에서, 상기 박막 트랜지스터 및 각종 소자들과 함께 형성된다.
상기 내장형 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)에서 공급되는 게이트 제어신호(GCS)들을 이용하여, 상기 게이트 라인들(GL1 내지 GLg) 각각에 순차적으로 풀업 신호를 공급한다.
상기 게이트 제어신호(GCS)에는, 적어도 두 개 이상의 클럭(CKL)들 및 적어도 두 개 이상의 전원(Power)들이 포함될 수 있다.
상기 풀업 신호는, 상기 게이트 라인들에 연결되어 있는 스위칭용 박막트랜지스터를 턴온시킬 수 있는 전압을 말한다. 상기 스위칭용 박막트랜지스터를 턴오프시킬 수 있는 전압은 풀다운 신호라 하며, 상기 풀업 신호와, 상기 풀다운 신호를 총칭하여 스캔신호라 한다.
상기 박막트랜지스터가 N타입인 경우, 상기 풀업 신호는 하이레벨의 전압이며, 상기 풀다운 신호는 로우레벨의 전압이다. 상기 박막트랜지스터가 P타입인 경우, 상기 풀업 신호는 로우레벨의 전압이며, 상기 풀다운 신호는 하이레벨의 전압이다.
상기 내장형 게이트 드라이버(200)는 상기 타이밍 컨트롤러로부터 공급되는 상기 클럭들 및 전원들을 이용하여 상기 풀업 신호를 상기 게이트라인들로 순차적으로 출력하고 있다.
이를 위해, 상기 내장형 게이트 드라이버(200)는, 상기 풀업 신호를 복수의 게이트 라인들에 순차적으로 출력하기 위한 쉬프트 레지스터, 상기 쉬프트 레지스터에 각종 클럭들을 공급하기 위한 클럭공급라인부 및 상기 쉬프트 레지스터에 각종 전원들을 공급하기 위한 전원공급라인부를 포함하고 있다.
상기 전원공급라인는 적어도 두 개 이상의 전원공급라인들을 포함하고 있으며, 상기 전원공급라인들로는, 서로 다른 전압을 갖는 전원들이 전송된다.
상기 쉬프트 레지스터는 다수의 트랜지스터들을 포함하는 복수의 스테이지들을 포함하고, 상기 스테이지들은 종속적으로 접속되어 상기 게이트 라인들로, 스캔신호들을 출력한다.
상기 내장형 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터의 개략적인 구성은, 도 4를 참조하여 설명되고, 상기 쉬프트 레지스터의 구체적인 구성은 도 5를 참조하여 설명되며, 본 발명의 제1실시예에 따른 내장형 게이트 드라이버는 도 6을 참조하여 상세히 설명된다.
도 4는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 쉬프트 레지스터를 개략적으로 나타낸 예시도이며, 도 5는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 쉬프트 레지스터의 일실시예 구성도이다.
상기한 바와 같이, 본 발명에 따른 내장형 게이트 드라이버는, 상기 풀업 신호를 복수의 게이트 라인들에 순차적으로 출력하기 위한 쉬프트 레지스터(210), 상기 쉬프트 레지스터(210)에 각종 클럭들을 공급하기 위한 클럭공급라인부 및 상기 쉬프트 레지스터(210)에 각종 전원들을 공급하기 위한 전원공급라인부를 포함하고 있다.
상기 클럭공급라인부는 적어도 두 개 이상의 클럭공급라인(CL)들을 포함하고 있으며, 상기 클럭공급라인(CL)들로는, 서로 다른 주기 또는 펄스폭을 갖는 클럭들이 전송된다.
상기 전원공급라인부는 적어도 두 개 이상의 전원공급라인들(PL1 내지 PL5)을 포함하고 있으며, 상기 전원공급라인들(PL1 내지 PL5)로는, 동일한 전압을 갖는 전원들 또는 서로 다른 전압을 갖는 전원들이 공급된다.
상기 쉬프트 레지스터(210)는 다수의 트랜지스터들을 포함하는 복수의 스테이지들(ST1 내지 STg)을 포함하고, 상기 스테이지들(ST1 내지 STg)은 종속적으로 접속되어 상기 게이트 라인들로, 스캔신호들(SS1 내지 SSg)을 출력한다.
상기 쉬프트 레지스터(210)에 적용되는 상기 스테이지들(ST1 내지 STg) 각각에는, 도 5에 도시된 바와 같이, 상기 패널의 각 픽셀에 형성된 스위칭 트랜지스터를 턴온시킬 수 있는 풀업 신호를 출력하는 풀업 트랜지스터(T3) 및 상기 스위칭 트랜지스터를 턴오프시킬 수 있는 풀다운신호를 출력하는 풀다운 트랜지스터(T5)를 포함하여 구성될 수 있다. 상기 풀업 트랜지스터(T3)는 버퍼 트랜지스터(Buffer TFT)라고도 한다.
하나의 상기 스테이지는, 하나의 게이트 라인과 연결되어 있다. 상기 스테이지(240)들의 갯수는 상기 패널의 구조 및 크기, 상기 게이트 라인의 갯수 등에 따라, 다양하게 설정될 수 있다. 도 4에는 g개의 게이트 라인을 가지고 있는 상기 패널(100)에 적용되는 쉬프트 레지스터(210)가 본 발명의 일예로 도시되어 있다. 이 경우, 상기 쉬프트 레지스터(210)를 구성하는 g개의 스테이지(240)들 각각은, g개의 게이트 라인들과 1대1로 연결되어 있다.
그러나, 하나의 스테이지는, 하나의 수평라인을 따라 형성된 적어도 두 개 이상의 게이트 라인들과 연결될 수도 있다. 이에 대하여는, 도 9 내지 도 11을 참조하여 설명된다.
본 발명에 적용되는 상기 쉬프트 레지스터(210)의 기본 동작을, 도 5에 도시된 스테이지(240)를 이용하여 설명하면 다음과 같다. 도 5에는, 상기 쉬프트 레지스터(210)를 구성하는 스테이지(240)들 중, 상기 타이밍 컨트롤러(400)로부터 스타트 신호를 수신하는 제1스테이지(ST1)가 도시되어 있다. 도 4에 도시된 상기 쉬프트 레지스터(210)를 구성하는 스테이지(240)들 각각의 구성은, 도 5에 도시된 제1스테이지(ST1)와 동일하다. 이 경우, 각각의 스테이지들로 입력되는 클럭의 수는 적어도 하나 이상이 될 수 있으며, 상기 클럭들은, 적어도 두 개 이상의 상기 클럭공급라인들을 통해 상기 스테이지들 각각으로 공급된다.
상기 타이밍 컨트롤러(400)로부터 상기 제1스테이지(ST1)로, 게이트 스타트 신호(Vst)가 입력되면, 상기 제1스테이지(ST1)가 구동을 시작한다. 상기 제1스테이지(ST1)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 클럭(CLK)과 상기 게이트 스타트 신호(VST)를 이용하여 제1풀업 신호를 생성하여 제1게이트라인(GL1)으로 출력하는 한편, 상기 제1풀업 신호를 제2스테이지(ST2)로 전송한다. 상기 제1풀업 신호는 상기 풀업 트랜지스터(T3)를 통해 출력된다. 이 경우, 제1풀다운 신호는 상기 풀다운 트랜지스터(T5)를 통해 출력된다. 상기 제1풀업 신호와 상기 제1풀다운 신호는 상기 제1스캔신호(SS1)를 구성한다.
상기 제2스테이지(ST2)는 상기 제1풀업 신호에 의해 구동을 시작한 후, 상기 클럭(CLK)을 이용해 제2풀업 신호를 생성하여, 제2게이트라인(GL2)으로 출력한다.
상기한 바와 같은 동작은, 제3스테이지(ST3) 내지 제g스테이지(STg)까지 동일하게 반복된다.
즉, 상기 스테이지들 각각은, 상기 클럭(CLK)을 이용하여, 각 게이트 라인으로, 스캔신호(SS)를 출력한다.
상기 스테이지들이 구동되는 구체적인 방법은, 상기 스테이지들로 입력되는 상기 클럭의 갯수 및 클럭의 형태에 따라 다양하게 형성될 수 있다.
상기 설명에서는, 상기 스테이지가 개략적으로 도시되어 있기 때문에, 하나의 클럭만이 상기 스테이지로 입력되는 것으로 설명되었으나, 상기 스테이지는 적어도 두 개 이상의 클럭들에 의해 구동될 수 있다. 또한, 각각의 스테이지로 입력되는 상기 클럭의 주기 및 펄스폭 등은 서로 다를 수도 있다.
본 발명이 상기 스테이지의 구성에 한정되는 것은 아니므로, 상기 스테이지에 대한 상세한 설명은 생략된다.
도 6은 본 발명의 제1실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도이다. 이하에서는, 도 5에 도시된 스테이지(240)를 포함하는, 도 4에 도시된 쉬프트 레지스터(210), 제1클럭공급라인 내지 제m클럭공급라인들(CL1 내지 CLm)로 구성되는 클럭공급라인부(220) 및 제1전원공급라인 내지 제n전원공급라인들(PL1 내지 PLn)로 구성되는 전원공급라인부(230)를 포함하는, 도 6에 도시된 내장형 게이트 드라이버를 일예로 하여, 본 발명이 설명된다.
본 발명에 따른 내장형 게이트 드라이버는, 스캔신호를 출력하는 제1스테이지 내지 제g스테이지들(ST1 내지 STg)을 포함하며, 상기 패널(100)의 비표시영역(120)에 형성되는 쉬프트 레지스터(210), 상기 쉬프트 레지스터(210)와 연결되어 있는 m개의 클럭공급라인들(CL1 내지 CLm)로 구성되는 클럭공급라인부(220) 및 상기 쉬프트 레지스터(210)와 연결되어 있는 n개의 전원공급라인들(PL1 내지 PLn)로 구성되는 전원공급라인부(230)를 포함한다. 여기서, 상기 n과 m은 2보다 큰 자연수이다.
또한, 본 발명에 따른 내장형 게이트 드라이버에서는, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터(210)의 제1측면 방향에 형성되어 있다. 또한, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터(210)의 제2측면 방향에 형성되어 있다. 여기서, 상기 제1측면이 상기 패널의 외곽방향인 경우, 상기 제2측면은 상기 패널의 표시영역과 인접될 수 있다. 또한, 상기 제1측면이 상기 패널의 표시영역과 인접되어 있는 경우, 상기 제2측면은 상기 패널의 외곽방향이 될 수 있다.
특히, 본 발명의 제1실시예에 따른 내장형 게이트 드라이버에서는, 도 6에 도시된 바와 같이, 상기 쉬프트 레지스터(210)의 상기 제1측면 방향에, 상기 클럭공급라인들(CL1 내지 CLm)이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이 될 수 있다. 이 경우, 상기 쉬프트 레지스터(210)의 상기 제2측면 방향에는, 상기 전원공급라인들(PL1 내지 PLn)이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다.
본 발명은 상기 스테이지에서 출력되는, 상기 풀업 신호의 출력 특성을 향상시키기 위한 것으로서, 이를 위해, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn)이 상기 쉬트프 레지스터(210)의 양쪽 측면에 배분되어 있다.
따라서, 하나의 클럭공급라인이, 또 다른 클럭공급라인들 및 상기 전원공급라인들과 중첩되는 영역이 줄어들게 되며, 이로 인해, 상기 클럭공급라인에서 발생되는 지연이 감소될 수 있다.
예를 들어, 상기 클럭공급라인들 각각은, 상기 패널의 외곽방향을 따라 형성되어 있는 간선 및 상기 간선으로부터 연장되어 상기 쉬프트 레지스터와 연결되어 있는 지선을 포함하고, 상기 전원공급라인들 각각은, 상기 패널의 외곽방향을 따라 형성되어 있는 간선 및 상기 간선으로부터 연장되어 상기 쉬프트 레지스터와 연결되어 있는 지선을 포함한다.
이 경우, 하나의 클럭공급라인을 형성하는 상기 지선은, 상기 하나의 클럭공급라인의 간선과 상기 쉬프트 레지스터 사이에 형성되어 있는, 또 다른 클럭공급라인들의 간선 및 전원공급라인들의 간선과 중첩된다.
그러나, 본 발명에 의하면, 상기 지선이 중첩되는 간선의 갯수가 줄어들 수 있기 때문에, 전체적으로 상기 중첩영역에서 발생되는 기생 캐패시터가 줄어들 수 있으며, 이에 따라 상기 지선을 통해 상기 쉬프트 레지스터로 공급되는 클럭의 지연이 감소될 수 있다.
상기 클럭공급라인을 통해 상기 쉬프트 레지스터로 공급되는 클럭의 지연이 감소됨에 따라, 상기 스테이지에 형성되어 있는 상기 풀업 트랜지스터로부터 출력되는 상기 풀업 신호의 지연이 감소될 수 있다.
상기 풀업 신호의 지연이 감소됨에 따라, 본 발명에 따른 내장형 게이트 드라이버의 성능이 향상될 수 있으며, 이에 따라, 본 발명에 따른 내장형 게이트 드라이버가 적용되는 평판표시장치의 성능이 향상될 수 있다.
도 7은 본 발명의 제2실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도이다.
본 발명에 따른 내장형 게이트 드라이버는, 상기한 바와 같이, 쉬프트 레지스터(210), 클럭공급라인부(220) 및 전원공급라인부(230)를 포함하고, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터(210)의 제1측면 방향에 형성되어 있으며, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터(210)의 제2측면 방향에 형성되어 있다.
특히, 본 발명의 제2실시예에 따른 내장형 게이트 드라이버에서는, 도 7에 도시된 바와 같이, 상기 쉬프트 레지스터(210)의 상기 제1측면 방향에는, 상기 전원공급라인들(PL1 내지 PLn)이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이될 수 있다.
또한, 상기 쉬프트 레지스터(210)의 상기 제2측면 방향에는, 상기 클럭공급라인들(CL1 내지 CLm)이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다.
부연하여 설명하면, 도 6에 도시된 본 발명의 제1실시예에 따른 내장형 게이트 드라이버에서는, 상기 클럭공급라인들(CL1 내지 CLm) 전부가 상기 제1측면 방향에 형성되어 있고, 상기 전원공급라인들(PL1 내지 PLn) 전부가 상기 제2측면 방향에 형성되어 있으나, 도 7에 도시된 본 발명의 제2실시예에 따른 내장형 게이트 드라이버에서는, 상기 전원공급라인들(PL1 내지 PLn) 전부가 상기 제1측면 방향에 형성되어 있고, 상기 클럭공급라인들(CL1 내지 CLm) 전부가 상기 제2측면 방향에 형성되어 있다.
즉, 상기 전원공급라인들과 상기 클럭공급라인들은, 상기 패널 또는 상기 평판표시장치의 특성에 따라, 도 6과 같이 형성될 수도 있으며, 도 7과 같이 형성될 수도 있다.
도 8은 본 발명의 제3실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도이다.
본 발명에 따른 내장형 게이트 드라이버는, 상기한 바와 같이, 쉬프트 레지스터(210), 클럭공급라인부(220) 및 전원공급라인부(230)를 포함하고, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터(210)의 제1측면 방향에 형성되어 있으며, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터(210)의 제2측면 방향에 형성되어 있다.
특히, 본 발명의 제3실시예에 따른 내장형 게이트 드라이버에서는, 도 8에 도시된 바와 같이, 상기 쉬프트 레지스터(210)의 상기 제1측면 방향에는, 상기 n개의 전원공급라인들 중 적어도 하나의 전원공급라인(PL1)과 상기 m개의 클럭공급라인들(CL1 내지 CLm)이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이 될 수 있다.
이 경우, 상기 쉬프트 레지스터(210)의 상기 제2측면 방향에는, 상기 n개의 전원공급라인들 중 상기 제1측면 방향에 형성되어 있는 전원공급라인(PL1)을 제외한 전원공급라인들(PL2 내지 PLn)이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다.
예를 들어, 도 8에서는, m개의 클럭공급라인들(CL1 내지 CLm)과, 하나의 전원공급라인(PL1)이 상기 제1측면 방향에 형성되어 있고, n-1개의 전원공급라인들(PL2 내지 PLn)이 상기 제2측면 방향에 형성되어 있다.
그러나, 상기 제1측면에는, 두 개 이상의 전원공급라인들이 형성될 수도 있다.
본 발명의 제3실시예에 따른 내장형 게이트 드라이버의 또 다른 변형예에서는, 상기 쉬프트 레지스터(210)의 상기 제2측면 방향에, 상기 m개의 클럭공급라인들 중 적어도 하나의 클럭공급라인과 상기 n개의 전원공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다.
이 경우, 상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 m개의 클럭공급라인들 중 상기 제2측면 방향에 형성되어 있는 클럭공급라인을 제외한 클럭공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이 될 수 있다.
즉, 도 8에 도시된 본 발명의 제3실시예에서는, 상기 제1측면 방향에 클럭공급라인들(CL1 내지 CLm) 전부와, 하나의 전원공급라인(PL1)이 형성되고, 상기 제2측면 방향에 n-1개의 전원공급라인들(PL2 내지 PLn)이 형성되어 있다.
그러나, 제3실시예의 또 다른 예에서는, 상기 제1측면 방향에 클럭공급라인들 중의 일부가 형성되어 있고, 상기 제2측면 방향에 나머지 클럭공급라인들과 전원공급라인들 전부가 형성될 수 있다.
또한, 제3실시예의 또 다른 예에서는, 상기 제1측면 방향에 전원공급라인들의 전부와 클럭공급라인들 중의 일부가 형성되어 있고, 상기 제2측면 방향에 나머지 클럭공급라인들이 형성될 수 있다.
본 발명은 상기한 바와 같이, 상기 클럭공급라인의 지선이, 또 다른 클럭공급라인들의 간선 및 전원공급라인들의 간선과 중첩되는 영역을 감소시켜, 클럭의 지연을 방지하기 위한 것이다. 따라서, 이를 위해, 상기 클럭공급라인들(CL1 내지CLm)과, 상기 전원공급라인들(PL1 내지 PLn)은, 상기 쉬프트 레지스터(210)를 사이에 두고, 다양한 숫자로 분리되어 형성될 수 있다.
도 9는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 또 다른 쉬프트 레지스터를 개략적으로 나타낸 예시도이다. 이하의 설명 중, 도 4를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 또는 간단히 설명된다.
상기한 바와 같이, 본 발명에 따른 내장형 게이트 드라이버는, 상기 풀업 신호를 복수의 게이트 라인들에 순차적으로 출력하기 위한 쉬프트 레지스터(210), 상기 쉬프트 레지스터(210)에 각종 클럭들을 공급하기 위한 클럭공급라인부(220) 및 상기 쉬프트 레지스터(210)에 각종 전원들을 공급하기 위한 전원공급라인부(230)를 포함하고 있다.
상기 클럭공급라인부(220)는 적어도 두 개 이상의 클럭공급라인들(CL1 내지CLm)을 포함하고 있으며, 상기 클럭공급라인들(CL1 내지 CLm)로는, 서로 다른 주기 또는 펄스폭을 갖는 클럭(CLK)들이 전송된다.
상기 전원공급라인부(230)는 적어도 두 개 이상의 전원공급라인들(PL1 내지 PLn)을 포함하고 있으며, 상기 전원공급라인들(PL1 내지 PLn)로는, 서로 다른 전압을 갖는 전원(Power)들이 전송된다.
상기 쉬프트 레지스터(210)는 다수의 트랜지스터들을 포함하는 복수의 스테이지들(ST1 내지 STg)을 포함하고, 상기 스테이지들(ST1 내지 STg)은 종속적으로 접속되어 상기 게이트 라인들로, 스캔신호들(SS1 내지 SSg)을 출력한다.
상기 스테이지들(ST1 내지 STg) 각각은, 도 4에 도시된 바와 같이, 상기 패널의 하나의 수평라인에 형성되어 있는 하나의 게이트 라인과 연결될 수 있으나, 도 9에 도시된 바와 같이, 상기 패널의 하나의 수평라인에 형성되어 있는 두 개의 게이트 라인들과 연결될 수도 있으며, 세 개 이상의 게이트 라인들과 연결될 수도 있다.
예를 들어, 도 4에 도시된 바와 같이, 하나의 스테이지가 두 개의 게이트 라인들과 연결되어 있는 경우, 상기 스테이지들은 상기 두 개의 게이트 라인들을 통해 두 개의 스캔신호들, 즉, 홀수 스캔신호들(SS1a 내지 SSga) 및 짝수 스캔신호들(SS1b 내지 SSgb)를 출력할 수 있다.
이 경우, 상기 스테이지들 각각은, 홀수 스캔신호(예를 들어, SS1a)를 출력하기 위한 홀수 스캔신호 출력기(240a) 및 짝수 스캔신호(예를 들어, SS1b)를 출력하기 위한 짝수 스캔신호 출력기(240b)를 포함할 수 있다.
상기 홀수 스캔신호 출력기(240a)는, 도 5에 도시된 스테이지에서 설명된 바와 같이, 복수의 트랜지스터들로 구성될 수 있고, 두 개 이상의 클럭들 및 두 개 이상의 전원들을 이용하여 상기 홀수 스캔신호를 출력할 수 있으며, 상기 짝수 스캔신호 출력기(240b) 역시, 복수의 트랜지스터들로 구성될 수 있고, 두 개 이상의 클럭들 및 두 개 이상의 전원들을 이용하여 상기 짝수 스캔신호를 출력할 수 있다.
부연하여 설명하면, 상기 스테이지(ST1 내지 STg)들 각각은, 적어도 두 개 이상의 스캔신호 출력기들(240a, 240b)을 포함할 수 있고, 상기 스캔신호 출력기들(240a, 240b)은, 상기 패널의 하나의 수평라인에 형성되어 있는 두 개 이상의 게이트 라인들과 연결되어, 상기 게이트 라인들로, 두 개 이상의 스캔신호들(SS1a, SS1b)을 출력할 수 있다.
즉, 본 발명이 상기 홀수 스캔신호 출력기(240a), 상기 짝수 스캔신호 출력기(240b) 및 상기 스테이지의 구성에 한정되는 것은 아니므로, 상기 홀수 스캔신호 출력기(240a), 상기 짝수 스캔신호 출력기(240b) 및 상기 스테이지에 대한 상세한 설명은 생략된다.
도 10은 본 발명의 제4실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도이며, 도 11은 본 발명의 제5실시예에 따른 내장형 게이트 드라이버의 일실시예 구성도이다.
이하에서는, 도 9에 도시된 쉬프트 레지스터(210), 제1클럭공급라인 내지 제m클럭공급라인들(CL1 내지 CLm)로 구성되는 클럭공급라인부(220) 및 제1전원공급라인 내지 제n전원공급라인들(PL1 내지 PLn)로 구성되는 전원공급라인부(230)를 포함하는, 도 10에 도시된 내장형 게이트 드라이버를 일예로 하여, 본 발명의 제4실시예 및 제5실시예가 설명된다.
본 발명에 따른 내장형 게이트 드라이버는, 상기한 바와 같이, 쉬프트 레지스터(210), 클럭공급라인부(220) 및 전원공급라인부(230)를 포함하고, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터(210)의 제1측면 방향에 형성되어 있으며, 상기 클럭공급라인들(CL1 내지 CLm)과 상기 전원공급라인들(PL1 내지 PLn) 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터(210)의 제2측면 방향에 형성되어 있다.
특히, 본 발명의 제4실시예에 따른 내장형 게이트 드라이버에 적용되는 상기 쉬프트 레지스터(210)를 구성하는 상기 스테이지(240)들 각각은, 적어도 두 개 이상의 스캔신호 출력기들(240a, 240b)을 포함하고, 상기 스캔신호 출력기들(240a, 240b)은, 상기 패널의 하나의 수평라인에 형성되어 있는 두 개 이상의 게이트 라인들과 연결되어, 상기 게이트 라인들로, 두 개 이상의 스캔신호들(SS1a, SS1b)을 출력할 수 있다.
상기 쉬프트 레지스터(210)의 상기 제1측면 방향 및 제2측면 방향에는, 상기 클럭공급라인들로 구성되는 상기 클럭공급라인부(220)가 형성될 수 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이 될 수 있으며, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다. 이 경우, 상기 스캔신호 출력기들(240a, 240b) 사이에는, 상기 전원공급라인들로 구성되는 상기 전원공급라인부(230)가 형성될 수 있다.
예를 들어, 상기 스테이지(240)들 각각이, 도 10에 도시된 바와 같이, 두 개의 스캔신호 출력기들(240a, 240b)을 포함하고, 상기 스테이지(240)들 각각이 두 개의 스캔신호들(SS1a, SS1b)을 출력하는 경우, 상기 제1측면 방향 및 상기 제2측면 방향에는, 상기 클럭공급라인들로 구성되는 상기 클럭공급라인부(220)가 형성될 수 있으며, 상기 두 개의 스캔신호 출력기들(240a, 240b) 사이에는, 상기 전원공급라인들로 구성되는 상기 전원공급라인부(230)가 형성될 수 있다.
또한, 본 발명의 제5실시예에 따른 내장형 게이트 드라이버에 적용되는 상기 쉬프트 레지스터(210)를 구성하는 상기 스테이지(240)들 각각은, 적어도 두 개 이상의 스캔신호 출력기들(240a, 240b)을 포함하고, 상기 스캔신호 출력기들(240a, 240b)은, 상기 패널의 하나의 수평라인에 형성되어 있는 두 개 이상의 게이트 라인들과 연결되어, 상기 게이트 라인들로, 두 개 이상의 스캔신호들(SS1a, SS1b)을 출력할 수 있다.
상기 쉬프트 레지스터(210)의 상기 제1측면 방향 및 제2측면 방향에는, 상기 전원공급라인들로 구성되는 상기 전원공급라인부(230)가 형성될 수 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이 될 수 있으며, 상기 제2측면 방향은 상기 패널의 표시영역과 인접될 수 있다. 이 경우, 상기 스캔신호 출력기들(240a, 240b) 사이에는, 상기 클럭공급라인들로 구성되는 상기 클럭공급라인부(220)가 형성될 수 있다.
예를 들어, 상기 스테이지(240)들 각각이, 도 11에 도시된 바와 같이, 두 개의 스캔신호 출력기들(240a, 240b)을 포함하고, 상기 스테이지(240)들 각각이 두 개의 스캔신호들(SS1a, SS1b)을 출력하는 경우, 상기 제1측면 방향 및 상기 제2측면 방향에는, 상기 전원공급라인들로 구성되는 상기 전원공급라인부(230)가 형성될 수 있으며, 상기 두 개의 스캔신호 출력기들(240a, 240b) 사이에는,, 상기 클럭공급라인들로 구성되는 상기 클럭공급라인부(220)가 형성될 수 있다.
본 발명의 제5실시예의 또 다른 예로서, 상기 쉬프트 레지스터(210)의 상기 제1측면 방향, 상기 제2측면 방향 및 두 개 이상의 상기 스캔신호 출력기들(240a, 240b) 사이에는, 상기 클럭공급라인들 및 상기 전원공급라인들이 적어도 하나 이상 형성될 수 있다.
예를 들어, 상기 제1방향에는 적어도 하나 이상의 클럭공급라인이 형성되고, 상기 제2방향에도 적어도 하나 이상의 클럭공급라인이 형성되고, 상기 스캔신호 출력기들 사이에도 적어도 하나 이상의 클럭공급라인이 형성되며, 적어도 하나 이상의 상기 전원공급라인들이, 상기 제1측면 방향, 상기 제2측면 방향 및 두 개 이상의 상기 스캔신호 출력기들 사이에 형성될 수도 있다.
상기에서 설명된 방법 이외에도, 상기 클럭공급라인들과 상기 전원공급라인들은 다양한 배치형태로 형성될 수 있다.
부연하여 설명하면, 본 발명은 상기한 바와 같이, 상기 클럭공급라인의 지선이, 또 다른 클럭공급라인들의 간선 및 전원공급라인들의 간선과 중첩되는 영역을 감소시켜, 클럭의 지연을 방지하기 위한 것이다. 따라서, 이를 위해, 상기 클럭공급라인들(CL1 내지CLm)과, 상기 전원공급라인들(PL1 내지 PLn)은, 상기 제1측면 방향, 상기 제2측면 방향 및 두 개 이상의 상기 스캔신호 출력기들 사이에, 다양한 숫자로 분리되어 형성될 수 있다.
도 12는 본 발명에 따른 내장형 게이트 드라이버에 적용되는 클럭공급라인과 전원공급라인의 일실시예 구성도로서, (a)는 상기 라인들의 평면을 나타낸 예시도이며, (b)는 상기 라인들의 단면을 나타낸 예시도이다.
상기 클럭공급라인부(220)를 구성하는 상기 클럭공급라인들(CL1 내지 CLm) 각각은, (a)에 도시된 바와 같이, 상기 패널의 외곽방향을 따라 형성되어 있는 간선(221) 및 상기 간선(221)으로부터 연장되어 상기 쉬프트 레지스터(210)와 연결되어 있는 지선(222)을 포함하고, 상기 전원공급라인부(230)를 구성하는 전원공급라인들(PL1 내지 PLn) 각각은, 상기 패널의 외곽방향을 따라 형성되어 있는 간선(231) 및 상기 간선(231)으로부터 연장되어 상기 쉬프트 레지스터(210)와 연결되어 있는 지선(232)을 포함한다.
예를 들어, 상기 간선(221 or 231)이 상기 패널(100)을 구성하는 상기 제1기판의 베이스기판(291)에 형성된 경우, 상기 간선들은 일정한 간격으로 이격되어 있으며, 상기 지선(222 or 232)은 제1유전체(292)를 사이에 두고 상기 간선(221 or 231)들과 이격될 수 있다. 상기 지선(222 or 232)은 제2유전체(293)에 의해 보호될 수 있다.
상기 간선(221 or 231) 및 지선(222 or 232)들은 다양한 형태로 형성될 수 있다.
여기서, 상기 지선(222 or 232)은, 상기 스테이지(240)에 형성되는 박막트랜지스터를 형성하는 게이트 전극과 동일한 층에 형성되거나, 또는 상기 박막트랜지스터를 형성하는 소스전극 및 드레인전극과 동일한 층에 형성될 수 있다.
또 다른 예로서, 상기 간선(221 or 231)이 상기 스테이지(240)에 형성되는 박막트랜지스터를 형성하는 게이트 전극과 동일한 층에 형성되거나, 또는 상기 박막트랜지스터를 형성하는 소스전극 및 드레인전극과 동일한 층에 형성될 수 있다.
부연하여 설명하면, 상기 클럭공급라인들 및 상기 전원공급라인들 각각은, 상기 패널의 외곽방향을 따라 형성되어 있는 간선 (221 or 231)및 상기 간선과 상기 쉬프트 레지스터(210)를 전기적으로 연결하는 지선(222 or 232)을 포함하고, 상기 지선들은, 상기 스테이지에 형성되는 박막트랜지스터를 형성하는 게이트 전극과 동일한 층에 형성되거나, 또는 상기 박막트랜지스터를 형성하는 소스전극 및 드레인전극과 동일한 층에 형성되며, 상기 간선(221 or 231)과 지선(222 or 223)은 서로 다른 층에 형성될 수 있다.
또한, 상기 제1측면 방향에 형성된 각 클럭공급라인의 지선(222)은, 상기 제2측면 방향 또는 상기 출력기들 사이에 형성되어 있는 상기 클럭공급라인 및 상기 전원공급라인의 간선(221 or 231)과 중첩되지 않는다. 또한, 상기 제2측면 방향에 형성된 각 클럭공급라인의 지선(222)은, 상기 제1측면 방향 또는 상기 출력기들 사이에 형성되어 있는 상기 클럭공급라인 및 상기 전원공급라인의 간선(221 or 231)과 중첩되지 않는다. 또한, 상기 출력기들 사이에 형성된 각 클럭공급라인의 지선(222)은, 상기 제1측면 방향 및 상기 제2측면 방향에 형성되어 있는 상기 클럭공급라인 및 상기 전원공급라인의 간선(221 or 231)과 중첩되지 않는다.
도 13은 본 발명에 따른 내장형 게이트 드라이버에 적용되는 박막트랜지스터의 단면을 나타낸 예시도로서, 특히, 코플라나 타입의 박막트랜지스터를 나타낸 예시도이다.
상기 스테이지(240)에는 상기 풀업 트랜지스터(T3) 및 상기 풀다운 트랜지스터(T5)들을 포함한 복수의 박막트랜지스터들이 형성되어 있다.
일반적으로, 상기 박막트랜지스터는, 기판에 형성되어 있는 게이트 전극, 상기 게이트 전극을 커버하는 게이트 절연막, 상기 게이트 절연막 상에 형성되는 반도체층 및 상기 반도체층에 형성되는 소스 전극과 드레인 전극을 포함하여 구성된다. 즉, 일반적인 박막트랜지스터에서는, 상기 게이트 전극이 상기 기판의 최하단에 형성된다.
그러나, 최근에는, 도 13에 도시된 바와 같이, 반도체층(212)이 베이스 기판(211) 또는 베이스 기판에 형성된 버퍼층(미도시) 위에 형성되고, 게이트 전극(214)이 상기 반도체층(212)의 상단에 형성되는 형태의 코플라나(coplanar) 타입의 박막트랜지스터가 널리 이용되고 있다.
예를 들어, 상기 코플라나 타입의 박막트랜지스터는, 상기 베이스 기판(211)에 형성되어 있는 반도체층(212), 상기 반도체층(212)에 형성되는 게이트 절연막(213), 상기 게이트 절연막(213)에 형성되는 게이트 전극(214), 상기 게이트 전극(214)을 커버하는 보호막(215), 상기 반도체층(212)과 상기 보호막(215) 상에 형성되는 소스 전극(216) 및 상기 반도체층(212)과 상기 보호막(215) 상에 형성되는 드레인 전극(217)을 포함하고 있다.
즉, 코플라나 타입의 박막트랜지스터에서는, 반도체층(212), 게이트 전극(214), 보호막(유전막)(215), 소스 전극(216) 및 드레인 전극(217)의 순으로 형성이되며, 상기 소스 전극 및 드레인 전극은, 상기 반도체층(212) 중 상기 보호막(215)이 제거된 곳을 통해, 상기 반도체층(212)과 전기적으로 연결된다.
여기서, 상기 박막트랜지스터로는, 옥사이드(Oxide)를 이용하여 형성될 수 있다.
상기한 바와 같이, 옥사이드로 형성된 코플라나 타입의 박막트랜지스터에서는, 게이트-드레인 기생 캐패시터(Cgd)가 줄어들기 때문에, 클럭공급라인의 중첩에 의한 기생 커패시터터가 상기 풀업 신호의 지연의 주요 원인이 된다.
즉, 게이트-드레인 기생 캐패시터(Cgd)가 줄어들어 클럭라인의 중첩에 의한 기생 커패서터가 상기 풀업 신호의 지연의 주요 원인이 될 수 있다.
따라서, 도 3 내지 도 11을 참조하여 설명된 본 발명에 따른 게이트 드라이버에 적용되는 상기 스테이지(240)에, 도 13에 도시된 바와 같은 코플라나 타입의 박막트랜지스터가 형성되면, 본 발명에 의한 효과가 극대화될 수 있다.
상기에서 설명된 본 발명에 대하여 추가적으로 설명하면 다음과 같다.
첫째, 본 발명은 상기 스테이지에 형성되는 박막트랜지스터들이 코플라나 타입(TFT 가 coplanar type)으로 형성되고, 상기 박막트랜지스터들이 옥사이드(oxide)로 구성된 경우에, 효과적으로 이용될 수 있다.
둘째, 본 발명에서, 상기 간선(221 or 231)과 상기 지선(222 or 232)은 다이렉트 방식으로 접합될 수도 있으며, 제3의 메탈을 이용하여 접합될 수도 있다. 예를 들어, 도 11의 (b)에는 다이렉트 방식이 도시되어 있다. 그러나, 상기 지선 상단에 절연체가 증착되고, 상기 절연체에 제3의 메탈이 증착된 후, 상기 제3의 메탈이 상기 간선과 지선을 전기적으로 연결하는 방식이 적용될 수도 있다.
셋째, 본 발명을 적용하면, 클럭의 수를 적게하여 회로가 구성될 수 있기 때문에, 회로의 면적이 감소될 수 있으며, 배선의 중첩(overlap)이 줄어들게 되므로, 불량률이 감소될 수 있다.
즉, 본 발명은, 다수의 출력이 필요하고, 클럭 및 전원이 많이 요구되며, 옥사이드(oxide)를 이용한 코플라나 타입의 박막트랜지스터가 이용되는, 유기발광표시장치에서 효과적으로 이용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러

Claims (13)

  1. 스캔신호를 출력하는 제1스테이지 내지 제g스테이지들을 포함하며, 패널의 비표시영역에 형성되는 쉬프트 레지스터;
    상기 쉬프트 레지스터와 연결되어 있는 m개의 클럭공급라인들로 구성되는 클럭공급라인부; 및
    상기 쉬프트 레지스터와 연결되어 있는 n개의 전원공급라인들로 구성되는 전원공급라인부를 포함하고,
    상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 라인은 상기 쉬프트 레지스터의 제1측면 방향에 형성되어 있으며,
    상기 클럭공급라인들과 상기 전원공급라인들 중 적어도 하나 이상의 또 다른 라인은 상기 쉬프트 레지스터의 제2측면 방향에 형성되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 클럭공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이며,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 전원공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  3. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 전원공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이며,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 클럭공급라인들이 형성되어 있고 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  4. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 n개의 전원공급라인들 중 적어도 하나의 전원공급라인과 상기 m개의 클럭공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이며,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 n개의 전원공급라인들 중 상기 제1측면 방향에 형성되어 있는 전원공급라인을 제외한 전원공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  5. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 m개의 클럭공급라인들 중 적어도 하나의 클럭공급라인과 상기 n개의 전원공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있으며,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 m개의 클럭공급라인들 중 상기 제2측면 방향에 형성되어 있는 클럭공급라인을 제외한 클럭공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향인 것을 특징으로 하는 내장형 게이트 드라이버.
  6. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 m개의 클럭공급라인들 중 적어도 하나의 클럭공급라인과 상기 n개의 전원공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이며,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 m개의 클럭공급라인들 중 상기 제1측면 방향에 형성되어 있는 클럭공급라인을 제외한 클럭공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  7. 제 1 항에 있어서,
    상기 쉬프트 레지스터의 상기 제2측면 방향에는, 상기 n개의 전원공급라인들 중 적어도 하나의 전원공급라인과 상기 m개의 클럭공급라인들이 형성되어 있고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있으며,
    상기 쉬프트 레지스터의 상기 제1측면 방향에는, 상기 n개의 전원공급라인들 중 상기 제2측면 방향에 형성되어 있는 전원공급라인을 제외한 전원공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향인 것을 특징으로 하는 내장형 게이트 드라이버.
  8. 제 1 항에 있어서,
    상기 스테이지들 각각은, 적어도 두 개 이상의 스캔신호 출력기들을 포함하고, 상기 스캔신호 출력기들은, 상기 패널의 하나의 수평라인을 따라 형성되어 있는 두 개 이상의 게이트 라인들과 연결되어, 상기 게이트 라인들로, 두 개 이상의 스캔신호들을 출력하는 것을 특징으로 하는 내장형 게이트 드라이버.
  9. 제 8 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향 및 제2측면 방향에는, 상기 클럭공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있으며,
    상기 스캔신호 출력기들 사이에는, 상기 전원공급라인들이 형성되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  10. 제 8 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향 및 제2측면 방향에는, 상기 전원공급라인들이 형성되어 있고, 상기 제1측면 방향은 상기 패널의 외곽방향이고, 상기 제2측면 방향은 상기 패널의 표시영역과 인접되어 있으며,
    상기 스캔신호 출력기들 사이에는, 상기 클럭공급라인들이 형성되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  11. 제 8 항에 있어서,
    상기 쉬프트 레지스터의 상기 제1측면 방향, 상기 제2측면 방향 및 상기 스캔신호 출력기들 사이에는, 상기 클럭공급라인들 및 상기 전원공급라인들이 적어도 하나 이상 형성되어 있는 것을 특징으로 하는 내장형 게이트 드라이버.
  12. 제 1 항에 있어서,
    상기 클럭공급라인들 및 상기 전원공급라인들 각각은, 상기 패널의 외곽방향을 따라 형성되어 있는 간선 및 상기 간선과 상기 쉬프트 레지스터를 전기적으로 연결하는 지선을 포함하고,
    상기 지선들은, 상기 스테이지에 형성되는 박막트랜지스터를 형성하는 게이트 전극과 동일한 층에 형성되거나, 또는 상기 박막트랜지스터를 형성하는 소스전극 및 드레인전극과 동일한 층에 형성되며,
    상기 간선과 지선은 서로 다른 층에 형성되는 것을 특징으로 하는 내장형 게이트 드라이버.
  13. 제 1 항에 있어서,
    상기 스테이지에 형성되어 상기 스캔신호 중 풀업 신호를 출력하는 풀업 트랜지스터는, 코플라나 타입으로 형성되는 것을 특징으로 하는 내장형 게이트 드라이버.
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