KR20220087190A - 표시장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 표시장치는, 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역, 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역, 화소행과 대응되는 게이트 블록으로 구성되며, 비표시 영역에 배치되는 게이트 구동부, 및, 게이트 구동부와 상기 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함하고, 게이트 블록은 복수의 스테이지를 포함할 수 있다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 기판의 형태가 직사각형이 아닌 이형의 표시패널에 게이트 구동회로가 내장된 표시장치에 관한 것이다.
웨어러블 기기, 플렉서블 기기, 차량용 표시장치 등은 기존의 직사각형 형태가 아닌 다양한 형태의 이형 표시장치를 요구하고 있다. 예를 들어, 시계에는 표시패널이 원형의 판 형태로 가공될 수 있고, 표시장치의 디자인에 따라 직사각형인 표시패널의 코너부가 곡면으로 가공된 스마트폰 등이 있을 수 있다.
표시패널의 구동회로는 영상이 표시되는 화소 어레이, 화소 어레이의 데이터 배선들에 데이터 신호를 공급하는 데이터 구동부, 화소 어레이의 게이트 배선들에 게이트 신호를 순차적으로 공급하는 게이트 구동부, 및 데이터 구동부와 게이트 구동부를 제어하는 타이밍 콘트롤러 등을 포함한다.
기존에는 별도의 게이트 드라이브 IC를 표시패널에 연결하여 표시장치를 구현하였다. 이러한 방법은 IC 비용으로 인하여 표시장치의 비용을 증가시킬 뿐 아니라 게이트 구동부와 게이트 라인을 연결시키는 링크 배선의 개수가 많아져 비표시 영역의 폭이 커진다.
최근에는 게이트 구동부를 화소 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 표시패널에 내장된 게이트 구동부는 게이트 내장형(GIP; Gate In Panel) 회로로 알려져 있다. 게이트 내장형 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 복수의 스테이지들(stages)을 포함한다. 스테이지들은 스타트 펄스에 응답하여 출력을 발생하고 그 출력을 시프트 클럭에 따라 시프트시킨다. 시프트 레지스터에는 스타트 펄스, 시프트 클럭, 구동 전압 등이 공급된다.
표시패널에 게이트 구동부를 내장하면, 드라이브 IC의 비용을 줄일 수 있으나 게이트 구동부가 배치되는 비표시 영역의 크기를 줄이기가 어렵다. GIP 회로의 스테이지들에 스타트 펄스, 시프트 클럭, 구동 전압을 공급하는 배선들의 점유 공간을 확보하기 위하여 게이트 스테이지가 많아지고 게이트 구동부가 좌우방향으로 길어지기 때문이다. 또한, 최근 많이 적용되고 있는 저온 폴리 반도체(LTPS) 트랜지스터와 산화물 반도체(Oxide) 트랜지스터를 조합 배치하여 표시장치를 구동하게 하는 모델의 경우 일반적인 표시장치보다 더 많은 게이트 스테이지가 필요하다. 예를 들면, 이종 박막트랜지스터가 적용되면, P형 박막트랜지스터인 저온 폴리 반도체(LTPS) 트랜지스터와 N형 박막트랜지스터인 산화물 반도체(Oxide) 트랜지스터의 구동을 함께 하기 위해 복수의 게이트 스테이지가 더 필요할 수 있다. 산화물 반도체(Oxide) 트랜지스터를 위한 스캔 신호를 생성하는 별도의 회로와 산화물 반도체(Oxide) 트랜지스터의 리셋 신호를 생성시켜주는 회로가 필요할 수 있다. 그리고 산화물 반도체(Oxide) 트랜지스터의 리셋 신호를 On-Off하기 위한 GIP회로가 있을 수 있다.
표시패널이 이종의 트랜지스터를 사용하여 고성능화 되고, 점차 사용자들이 점차 표시 영역의 화면 대비 비표시 영역의 베젤비가 작은, 이른바 표시화면이 큰 디스플레이를 선호하거나 다양한 형태의 이형 표시장치를 선호하는 추세에서 게이트 구동부의 게이트 스테이지 증가로 인해 비표시 영역의 크기가 늘어날 수 있다.
상술한 문제점을 해결하기 위해 근래에는 게이트 구동부가 내장된 이형 표시패널의 비표시 영역을 축소하기 위한 다양한 방법이 모색되고 있다.
앞서 언급한 바와 같이, 게이트 구동부를 표시패널에 내장하게 되면 게이트 구동부가 비표시 영역의 일부를 차지하기 때문에 비표시 영역의 크기가 커진다. 이종의 트랜지스터를 적용한 표시패널의 비표시 영역의 크기를 줄이기 위한 방법으로는 게이트 구동부의 레이아웃을 최적화하여 게이트 구동부가 차지하는 면적을 축소시키거나, 또는 이형부의 남는 공간에 게이트 구동부의 형태를 변형하여 배치함으로서 비표시 영역의 공간을 줄일 수 있다. 이에, 본 명세서에서는 게이트 구동부의 설계를 최적화하는 방법에 대해 설명하고자 한다.
게이트 구동부는 복수의 스테이지들로 형성된 게이트 블록들이 각각 화소 어레이에 대응되어 연결된다. 이형의 표시패널은 곡선을 포함하므로 표시패널의 이형부에 내장된 게이트 구동부는 곡선을 따라 배열될 수 있다. 하지만, 게이트 구동부는 각 블록들을 구성하는 복수의 스테이지들이 사각형태의 공간으로 배열되어 이형 비표시 영역의 굴곡부분에 배치하기 어렵다. 따라서, 이형 비표시 영역에 배치된 게이트 구동부는 사각 내지 직선 베젤을 갖는 비표시 영역에 배치된 게이트 구동부 보다 불규칙적으로 배열될 수 있고 비표시 영역의 크기가 증가하게 된다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하여, 비표시 영역의 크기, 특히 이형부에서 비표시 영역의 크기가 축소된 링크 배선의 구조 및 이를 이용한 표시패널을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 이형부에서 비표시 영역의 크기를 줄일 수 있는 게이트 구동부 구조 및 이를 이용한 표시패널을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시장치는, 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역, 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역, 화소행과 대응되는 게이트 블록으로 구성되며, 비표시 영역에 배치되는 게이트 구동부, 게이트 블록은 복수의 스테이지를 포함하고, 게이트 구동부와 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들은 이종의 박막트랜지스터가 적용되어 게이트 스테이지가 많아진 게이트 구동부의 배치를 최적화하여 이형 비표시 영역의 공간을 최소화 할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 실시예에 따른 표시 패널의 평면도를 나타내는 도면이다.
도 2는 도 1에서 이종의 트랜지스터가 적용된 경우의 게이트 구동회로를 도시한 블록도이다.
도 3은 게이트 구동부와 게이트 배선의 연결 형태를 나타낸 도면이다.
도 4는 게이트 구동부와 게이트 배선의 다른 연결 형태를 나타낸 도면이다.
도 5는 표시패널에 본 실시예에 따른 게이트 구동부를 배치한 평면도이다.
도 6은 도 5의 표시패널 모서리 비표시 영역에 배치된 게이트 구동부 관련 A영역을 도시한 평면도이다.
도 7은 도 5의 표시패널 모서리 비표시 영역에 배치된 게이트 구동부 관련 A영역의 다른 실시예를 도시한 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 명세서에서 "표시장치"는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic device) 등과 같은 세트 전자장치(set electronic device) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 표시장치는 LCM, OLED 모듈, QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.
그리고, 경우에 따라서는, 표시패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 "표시장치"로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 "세트장치"로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시장치는 액정(LCD), 유기발광(OLED) 또는 양자점(Quantum Dot)의 표시패널과, 표시패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트장치는 소스 PCB에 전기적으로 연결되어 세트장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함하는 개념일 수 있다.
본 실시예에 사용되는 표시패널은 액정표시패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시패널, 양자점(QD: Quantum Dot) 표시패널 및 전계발광 표시패널(electroluminescent display panel) 등의 모든 형태의 표시패널이 사용될 수 있으며, 본 실시예의 유기전계발광(OLED) 표시패널용 플렉서블 기판과 하부의 백플레이 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시패널에 한정되는 것은 아니다. 그리고, 본 명세서의 실시예에 따른 표시장치에 사용되는 표시패널은 표시패널의 형태나 크기에 한정되지 않는다.
예를 들면, 표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지층(Encapsulation) 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
본 명세서에서 도 1은 표시장치들 내에 통합될 수도 있는 예시적인 유기전계발광(OLED) 표시 패널(100)을 예시한다.
도 1은 전자장치에 포함될 수 있는 예시적인 표시장치를 도시한다.
도 1은 본 명세서의 일 실시예에 따른 표시패널을 나타낸 도면이다.
도 1을 참고하면, 표시패널(100)은 화소 영역(120)과 화소 영역(120) 이외의 영역으로 구분될 수 있다. 화소 영역(120)은 화소행들로 이루어진 화소 어레이를 포함하며 화면을 표시하는 영역으로, 표시 영역이라고 일컫을 수 있다. 화소 영역(120) 이외의 영역은 비표시 영역으로 화소들에 신호를 인가하기 위한 게이트 구동부(110), 각종 배선들, 및 패드부들이 배치된다. 도 1에서는 데이터 구동부(200)가 표시패널(100)의 외부에 있지만 데이터 구동부(200)의 위치가 이에 한정되지는 않는다.
데이터 구동부(200)는 타이밍 제어부로부터 공급된 데이터 타이밍 제어신호에 응답하여 데이터 신호를 출력한다. 데이터 구동부(200)는 타이밍 제어부로부터 공급된 디지털 형태의 데이터 신호를 샘플링하고 래치(latch)하여 감마 기준전압에 기초한 아날로그 형태의 데이터 신호로 변환한다. 출력된 데이터 신호는 데이터 링크 배선(211)을 통해 화소 영역(120)에 있는 데이터 배선에 제공된다. 구체적으로, 데이터 구동부(200)는 IC(integrated circuit) 형태로 표시패널(100) 상에 형성되거나, 표시패널(100)에 칩 온 필름(Chip On Film) 형태로 형성될 수도 있다. 또한, 제품에 따라 타이밍 제어부는 데이터 구동부(200)와 합쳐져 한 개의 칩 형태로 구현될 수도 있다.
게이트 구동부(110)는 타이밍 제어부로부터 공급된 게이트 타이밍 제어신호에 응답하여 게이트 신호를 출력한다. 게이트 타이밍 제어신호는 예를 들어, 게이트 클럭 신호(GCLK1_L, GCLK2_L, GCLK1_R, GCLK2_R), 스타트 신호 등을 포함한다. 게이트 구동부(110)는 게이트 링크 배선(111)을 통해 화소 영역(120)에 있는 게이트 배선에 게이트 신호를 제공한다. 게이트 구동부(110)는 IC(integrated circuit) 형태로 형성될 수 있지만, 본 명세서에서는 표시패널(100)에 내장된 GIP(gate in panel) 형태로 형성될 수도 있다. 게이트 구동부(110)는 표시패널(100)의 좌측 및 우측에 각각 배치되거나 어느 일측에 배치될 수도 있다.
표시패널(100)의 게이트 구동부(110) 보다 더 외곽에는 저전위 전원배선(510)이 배치될 수 있다. 저전위 전원배선(510)은 화소 영역(120)의 유기 발광 소자의 접지 전원을 공급할 수 있다.
앞에서 언급한 바와 같이, 표시패널(100)은 게이트 구동부(110) 및 데이터 구동부(200)로부터 공급된 게이트 신호 및 데이터 신호, 그리고 전원 공급부로부터 공급된 전원전압에 대응하여 영상을 표시한다.
도 2는 도 1에서 이종의 트랜지스터가 적용된 경우의 게이트 구동회로(110b)를 도시한 블록도이다. 도 2는 도 1의 화소회로에 인가되는 게이트 신호를 제공한다.
게이트 구동부(110)는 제1 스캔 구동회로(SP), 스위치 구동회로(SW), 에미션 구동회로(EM), 제2 스캔 구동회로(SN), 및 리셋 구동회로(Dvini)를 포함한다. 제1 스캔 구동회로(SP), 스위치 구동회로(SW), 에미션 구동회로(EM), 제2 스캔 구동회로(SN), 및 리셋 구동회로(Dvini)는 각각 시프트 레지스터(shift registor)를 포함하는 복수의 스테이지들로 이들이 모여 블록을 형성한다. 도 2은 복수의 스테이지들 중 (n-2)번째 스테이지, (n-1)번째 스테이지, n번째 스테이지, 및 (n+1)번째 스테이지를 예로써 도시한다.
제1 스캔 구동회로(SP)는 제1 스캔 스테이지들(Scan1(n-2) 내지 Scan1(n+1)) 및 제1 스캔 스테이지들에 입력되는 제1 게이트 클럭 신호1(G1CLK1), 제1 게이트 클럭 신호2(G1CLK2), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), wp1 게이트 로우 전압(VGL1), 제1 게이트 하이 전압(VGH1), 제1 게이트 스타트 전압(G1VST)이 인가되는 배선들을 포함한다. 제1 스캔 스테이지들은 제1 게이트 클럭 신호1(G1CLK1)과 제1 게이트 클럭 신호2(G1CLK2)에 대응하여 제1 게이트 스타트 전압(G1VST)을 시프트하면서 출력 신호를 출력한다. 각 스테이지들은 두 개의 출력 신호를 출력할 수 있다. 예를 들어, n번째 제1 스캔 스테이지(SP(n))는 (n+1)번째 제1 스캔 스테이지(SP(n+1))의 스타트 신호로 입력되는 제1 출력 신호 및 n번째 화소 행(P(n))의 게이트 라인으로 입력되는 제2 출력 신호를 출력한다. 구체적으로, n번째 제1 스캔 스테이지(SP(n))의 제2 출력 신호는 n번째 화소 행(P(n))의 제1 스캔 신호에 대응될 수 있다.
제1 스캔 구동회로(SP)는 화소회로의 저온 폴리 반도체(LTPS) 트랜지스터의 구동을 위해 스캔 신호를 게이트 라인으로 입력시킬 수 있다.
제2 스캔 구동회로(SN)는 제2 스캔 스테이지들(Scan2(n-2) 내지 Scan2(n+1)) 및 제2 스캔 스테이지들에 입력되는 제2 게이트 클럭 신호1(SNCLK1), 제2 게이트 클럭 신호2(SNCLK2), 제2 게이트 로우 전압(VGL2), 제2 게이트 하이 전압(VGH2), 제2 게이트 스타트 전압(SNVST)이 인가되는 배선들을 포함한다. 제2 스캔 스테이지들은 제2 게이트 클럭 신호1(G2CLK1)과 제2 게이트 클럭 신호2(G2CLK2)에 대응하여 제2 게이트 스타트 전압(G2VST)을 시프트하면서 두 개의 출력 신호를 출력한다. 예를 들어, n번째 제2 스캔 스테이지(Scan2(n))의 출력 신호는 (n+1)번째 제2 스캔 스테이지(Scan2(n+1))의 스타트 신호로 입력되는 동시에 n번째 화소 행(P(n))의 게이트 라인으로 입력된다. 구체적으로, n번째 제2 스캔 스테이지(Scan2(n))의 출력 신호는 n번째 화소 행(P(n))의 제2 스캔 신호(Scan2)에 대응될 수 있다.
제2 스캔 구동회로(SN)는 화소회로의 산화물 반도체(Oxide) 트랜지스터의 구동을 위해 스캔 신호를 게이트 라인으로 입력시킬 수 있다.
제2 스캔 신호는 n타입 트랜지스터의 게이트 전극에 입력되고, 제1 스캔 신호는 P타입 트랜지스터의 게이트 전극에 입력된다. n타입 트랜지스터의 게이트 온 전압(VGH)은 p타입 트랜지스터의 게이트 온 전압(VGL)이 반전된 전압이다. 즉, 제2 스캔 신호는 제1 스캔 신호를 반전시킴으로써 구현할 수 있다. 따라서, 제1 스캔 스테이지들은 제2 스캔 스테이지들의 출력 신호를 반전시켜줌으로써 구현될 수 있다. 이 경우, 제1 스캔 스테이지들의 제1 출력 신호는 제2 스캔 스테이지들의 출력 신호와 동일할 수 있으므로, 제2 스캔 스테이지들을 구성하는 회로를 이용하여 제1 스캔 스테이지들을 형성할 수 있다. 또한, 제1 스캔 스테이지들은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 추가로 이용하여 제2 스캔 스테이지들에서 출력되는 신호가 반전된 출력 신호를 발생시킬 수 있다.
에미션 구동회로(EM)는 에미션 스테이지들(EM(n-2) 내지 EM(n+1)) 및 에미션 스테이지들에 입력되는 에미션 클럭 신호1(EMCLK1), 에미션 클럭 신호2(EMCLK2), 에미션 로우 전압(VEL), 에미션 하이 전압(VEH), 에미션 스타트 전압(EMVST)이 인가되는 배선들을 포함한다. 에미션 스테이지들은 에미션 클럭 신호1(EMCLK1)과 에미션 클럭 신호2(EMCLK2)에 대응하여 에미션 스타트 전압(EMVST)을 시프트하면서 두 개의 출력 신호를 출력한다. 예를 들어, n번째 에미션 스테이지(EM(n))의 첫 번째 출력 신호는 (n+1)번째 에미션 스테이지(EM(n+1))의 스타트 신호로 입력되고, 두 번째 출력신호는 n번째 화소 행(P(n))의 게이트 라인으로 입력된다. 구체적으로, n번째 에미션 스테이지(EM(n))의 출력 신호는 n번째 화소 행(P(n))의 에미션 신호(EM)에 대응될 수 있다.
리셋 구동회로(DVini)는 리셋 스테이지들(DVini(n-2) 내지 DVini(n+1) 및 리센 스테이지들에 입력되는 리셋 클럭 신호1(DVCLK1), 리셋 클럭 신호2(DVCLK2), 리셋 로우 전압(VGL3), 리셋 하이 전압(VGH3), 리셋 스타트 전압(DVVST)이 인가되는 배선들을 포함한다. 리셋 스테이지들은 리셋 클럭 신호1(DVCLK1)과 리셋 클럭 신호2(DVCLK2)에 대응하여 리셋 스타트 전압(DVVST)을 시프트하면서 두 개의 출력 신호를 출력한다. 예를 들어, n번째 리셋 스테이지(DVini(n))의 첫 번째 출력 신호는 (n+1)번째 리셋 스테이지(DVini(n+1))의 스타트 신호로 입력되고, 두 번째 출력신호는 n번째 화소 행(P(n))의 게이트 라인으로 입력된다. 구체적으로, n번째 리셋 스테이지(DVini(n))의 출력 신호는 n번째 화소 행(P(n))의 리셋 신호(DVini)에 대응될 수 있다. 리셋 신호(DVini)는 저전력 소모를 위해 고속구동(120Hz 내지 60Hz)에서 저속구동(1Hz)을 진행 시 타 표시장치 대비 상대적으로 화면 깜빡거림 내지 화면 전환 속도가 느리게 느껴질 수 있다. 이러한 문제점을 해결하기 위해 구동 트랜지스터에 DC전압이 아닌 High전압과 Low전압의 AC전압을 인가할 필요성이 있다. 구동 트랜지스터에 AC전압을 인가하기 위해 리셋 구동회로(DVini)가 적용될 수 있다.
스위치 구동회로(SW)는 리셋 구동회로(DVini)의 리셋 신호(DVini)를 구동 트랜지스터에 입력여부를 제어하는 스위치 기능을 할 수 있다.
도 3 및 도 4는 게이트 구동부와 게이트 배선의 다양한 연결 형태를 나타낸 도면이다.
도 3을 참고하면, 게이트 구동부는 표시패널(100)의 일측 가장자리(좌측)에 배치된 제1 게이트 구동부(220a)와 타측 가장자리(우측)에 배치된 제2 게이트 구동부(220b)를 포함한다. 제1 게이트 구동부(220a)와 제2 게이트 구동부(220b) 각각은 화소 영역(120)에 배치된 모든 화소행에 연결된 게이트 라인들(GL1~GLn)에 연결된다.
제1 게이트 구동부(220a) 및 제2 게이트 구동부(220b) 각각은 스타트 신호(Vst)를 동시에 입력받아 동시에 게이트 신호를 출력한다. 따라서, 제1 게이트 구동부(220a) 및 제2 게이트 구동부(220b)로부터 출력된 게이트 신호는 같은 게이트 배선의 양끝단에 동시에 인가된다. 예를 들어, 화소 영역(120)의 화소들을 좌우로 절반씩 나누었을 때, 제1 게이트 구동부(330a)는 좌측 절반의 화소들에 게이트 신호를 인가하고, 제2 게이트 구동부(330b)는 우측 절반의 화소들에 게이트 신호를 인가한다. 이를 통해, 고해상도 표시패널의 화소들에 게이트 신호를 빠르게 인가하여 화소들을 구동시킬 수 있다.
도 4를 참고하면, 제1 게이트 구동부(330a)는 제1 그룹의 게이트 배선들에 연결되어 제1 그룹의 게이트 배선들에 게이트 신호를 순차적으로 공급한다. 제2 게이트 구동부(330b)는 제2 그룹의 게이트 배선들에 연결되어 제2 그룹의 게이트 배선들에 게이트 신호를 순차적으로 공급한다.
제1 그룹의 게이트 배선들은 기수번째 게이트 배선들(GL1, GL3, ??, GLn-1)일 수 있다. 제2 그룹의 게이트 배선들은 우수번째 게이트 배선들(GL2, GL4, ??, GLn)일 수 있다. 이 경우, 제1 게이트 구동부(330a) 및 제2 게이트 구동부(330b)에는 소정의 시간차를 두고 스타트 신호(Vst)가 인가될 수 있다. 따라서, 제1 게이트 구동부(330a) 및 제2 게이트 구동부(330b)의 게이트 신호 출력 타이밍과 캐리 신호 출력 타이밍에서도 소정의 시간차가 있을 수 있다. 예를 들어, 제1 게이트 구동부(330a)로부터 제1 게이트 신호가 제1 게이트 배선(GL1)에 인가된 후, 대략 1 수평기간 뒤에 제2 게이트 구동부(330b)로부터 제2 게이트 신호가 제2 게이트 라인(GL2)에 공급될 수 있다. 표시패널의 좌측 및 우측에 각각 배치되는 제1 게이트 구동부(330a) 및 제2 게이트 구동부(330b)의 이와 같은 설계 구조는 배치 공간에 여유가 확보되므로 게이트 구동부의 레이아웃의 다양한 변경이 가능할 수 있다.
도 5는 표시패널(100)에 본 실시예에 따른 게이트 구동부를 배치한 평면도이다.
도 5를 참조하면, 표시패널(100)의 상부 평면에 데이터 구동부(200)가 배치될 수 있고, 데이터 링크 배선(211)을 통해 화소 영역(120)에 데이터 신호를 전달할 수 있다. 화소 영역(120)을 둘러싸는 비표시 영역의 좌우측에 제1 게이트 구동부(110a)와 제2 게이트 구동부(110b)가 배치될 수 있다.
도 2의 설명에서, 저온 폴리 반도체(LTPS) 트랜지스터와 산화물 반도체(Oxide) 트랜지스터처럼 이종의 트랜지스터를 사용하는 표시패널(100)은 특성이 다른 트랜지스터들을 구동하기 위해 게이트 구동부(110)의 스테이지가 복합할 수 있다. 게이트 구동부의 구조가 복잡할 수록 게이트 구동부가 차지하는 면적이 증가할 수 밖에 없고, 도 2의 설명처럼, 각 화소 라인별 5개의 스테이지를 가진 게이트 구동부가 배치될 수 있다. 표시패널(100)의 모서리부에는 게이트 구동부의 배치가 용이하지 않을 수 있다.
화소 영역(120)의 모서리는 곡선영역이 곡률반경이 가장 작도록 하여 화소 영역이 최대한 넓게 확보되어야 하고, 반면에 표시패널(100)의 모서리는 비표시 영역을 최소화 하기 위해 모서리의 곡선영역이 곡률반경이 화소 영역(120)의 곡률반경보다 크게 형성하야 된다. 모서리 영역의 비표시 영역이 상대적으로 좁을 수 있다. 표시패널(100)의 모서리 부 비표시 영역이 다른 비표시 영역 보다 협소하므로, 게이트 구동부(110)의 배치에 제약이 될 수 있다.
도 1에서와 마찬가지로 표시패널(100)의 비표시 영역에 게이트 구동부(110)뿐만 아니라 저전위 전원배선(510)이 배치되어야 한다. 이에 표시패널(100)의 모서리 비표시 영역은 더욱 좁은 공간이 될 수 있고, 게이트 구동부(110) 설치를 위해서는 화소 영역(120)의 축소가 필요해질 수 있다. 표시패널(100)의 4개 모서리 비표시 영역 모두에서 앞선 기재와 같은 공간협소 문제가 발생할 수 있다. 게이트 구동부(110)는 화소 영역(120)의 좌우측에 각각 배치되어 화소에 1:1로 대응되도록 배치될 수 있고, 이를 위해 게이트 구동부(110)의 배치는 도2와 같이 5개 스테이지가 일렬로 배열될 수 있다. 표시패널(100)의 모서리 비표시 영역에서 게이트 구동부(110)의 스테이지들을 분리해서 배치할 수 있다.
도 6은 도 5의 표시패널(100) 모서리 비표시 영역에 배치된 게이트 구동부(110) 관련 A영역을 도시한 평면도이다.
도 6을 참조하면, 화소 영역(120)의 외곽을 점선으로 표현하고, 표시패널(100)의 외곽을 실선으로 표현하였다. 화소 영역(120) 내부에는 화소들이 배치되고 화소 영역(120)의 외곽과 표시패널(100)의 외곽 사이 비표시 영역에는 게이트 구동부(110)들과 저전위 전원배선(510)이 배치되어 있다. 게이트 구동부(110)들은 도 2와 동일하게 제1 스캔 구동회로(SP), 제2 스캔 구동회로(SN), 에미션 구동회로(EM), 리셋 구동회로(DVini), 및 스위치 구동회로(SW)와 같은 스테이지들를 구비할 수 있다. 표시패널(100)의 모서리에 인접한 화소 영역(120)의 n-2번째 화소 행(P(n-2))과 n-1번째 화소 행(P(n-1))의 경우 비표시 영역에 게이트 구동부(110)의 모든 스테이지를 배치할 공간이 부족할 수 있다.
도 6을 참조하면, 저전위 전원배선(510)이 게이트 구동부(110)의 외곽에 배치되어 화소 영역(120)을 둘러싸도록 배치될 수 있다. 이때 저전위 전원배선(510)의 특성상 저항에 의한 전압하강에 대체로 민감할 수 있고, 이는 화소 영역(120)에 배치된 유기발광 소자의 화면품질을 위해 저전위 전원배선(510)을 가급적 단거리로 배치하고자 하는 이유가 될 수 있다. 저전위 전원배선(510)은 낮은 저항을 위해 가급적 직선배치를 하여 거리를 최소화하고 이는 표시패널(100)의 모서리부에서도 동일한 방식으로 배치될 수 있다. 따라서 기존 게이트 구동부 형상대로 저전위 전원배선(510)의 배치와 게이트 구동부(110)의 배치를 연계하면, n-2번째 화소 행(P(n-2))과 n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부(110)의 스테이지들과 저전위 전원배선(510)이 표시패널(100)의 외곽 모서리부에서 간섭이 발생할 수 있다.
도 6은 표시패널(100)의 우상측 모서리만 도시하였으나, 표시패널(100)의 좌상측 모서리, 우하측 모서리, 및 좌하측 모서리도 모두 동일한 문제가 발생할 수 있다.
이러한 게이트 구동부(110)와 저전위 전원배선(510)의 간섭을 회피하기 위해 발명자들은 게이트 구동부(110)의 각 스테이지들을 분리하여 배치하는 방안을 고려하였다. 예를 들면, 리셋 구동회로(DVini)와 제1 스캔 구동회로(SP)를 기존의 정형화된 일자형 배치에서 옮겨서 게이트 블록의 형상이 일직선이 아닌 "┘", "└" 같은 비정형으로 배치할 수 있다.
도 6을 참조하면, n-2번째 화소 행(P(n-2))에 대응되는 게이트 구동부(110)의 경우 제2 스캔 구동회로(SN(n-2)), 에미션 구동회로(EM(n-2)), 및 스위칭 구동회로(SW(n-2))를 배치하고, 에미션 구동회로(EM(n-2))와 스위칭 구동회로(SW(n-2))의 측면에 배치되던 리셋 구동회로(DVini(n-2))를 스위칭 구동회로(SW(n-2))의 상측에 배치할 수 있다. 제1 스캔 구동회로(SP(n-2))를 리셋 구동회로(DVini(n-2))의 상측에 배치하면, 기존 n-2번째 화소 행(P(n-2))에 대응되는 리셋 구동회로(DVini(n-2))와 제1 스캔 구동회로(SP(n-2))의 배치를 옮김으로 인해 에미션 구동회로(EM(n-2)), 및 스위칭 구동회로(SW(n-2))의 측면에 빈 공간이 확보될 수 있다. 스위칭 구동회로(SW(n-2))의 상측에 빈공간이 있어 리셋 구동회로(DVini(n-2))와 제1 스갠 구동회로(SP(n-2))가 배치될 수 있다.
다음으로 n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부(110)는 제2 스캔 구동회로(SN(n-1)), 에미션 구동회로(EM(n-1)) 및 리셋 구동회로(DVini(n-1))가 화소 행(P(n-1))에 가까운 순서대로 배치될 수 있다. n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부의 경우 제1 스캔 구동회로(SP(n-1))가 리셋 구동회로(DVini(n-1))의 상측에 배치될 수 있고, 따라서 리셋 구동회로(DVini(n-1))의 측면이 빈공간이 될 수 있다. n-1번째 화소 행(P(n-1))에 대응되는 제1 스캔 구동회로(SP(n-1))은 앞서 n-2번째 화소 행(P(n-2))에 대응되는 미션 구동회로(EM(n-2)), 및 스위칭 구동회로(SW(n-2))의 측면에 배치될 수 있다. n-2번째 화소 행(P(n-2))에 대응되는 제1 스캔 구동회로(SP(n-2))와 리셋 구동회로(DVini(n-2))의 위치를 이동함으로써 n-1번째 화소 행(P(n-1))에 대응되는 제1 스캔 구동회로(SP(n-1))가 배치될 공간이 마련된 것으로 볼 수 있다.
n번째 화소 행(P(n))과 n+1번째 화소 행(P(n+1))의 게이트 구동부(110)는 도 2의 배치와 동일하게 제2 스캔 구동회로(SN), 에미션 구동회로(EM), 스위치 구동회로(SW), 리셋 구동회로(DVini), 및 제1 스캔 구동회로(SP)가 각각의 화소 행에 가까운 순서대로 배치될 수 있다.
이밖에도 다양한 구조로 게이트 구동부(110)의 스테이지들을 배열할 수 있지만 반드시 지켜져야될 위치 기준이 있을 수 있다. 리셋 구동회로(DVini)와 스위칭 구동회로(SW)의 순서는 스위칭 구동회로(SW) 가 리셋 구동회로(DVini)보다 화소 행(P)에 가깝거나 출력배선이 스위칭 구동회로를 통과할 수 있도록 배치되어야 한다. 이는 도 2에서 설명하였지만 리셋 구동회로(DVini)의 구동 트랜지스터 리셋 신호의 입력 여부를 스위칭 구동회로(SW)에서 결정하기 때문에 반드시 리셋 구동회로(DVini)의 출력신호는 스위칭 구동회로(SW)를 거쳐서 화소 행(P)에 연결될 수 있다.
도 6을 참조하면, n-2번째 화소 행(P(n-2))에 대응되는 제1 스캔 구동회로(SP(n-2))와 리셋 구동회로(DVini(n-2))의 위치를 옮기고, n-1번째 화소 행(P(n-1))에 대응되는 제1 스캔 구동회로(SP(n-1))의 위치를 옮김으로써, n-2번째 화소 행(P(n-2))과 n-1번째 화소 행(P(n-1))에 대응되는 표시패널(100)의 모서리에 빈 공간이 확보될 수 있다. 확보된 빈공간을 통해 저전위 전원배선(510)을 게이트 구동부(110)와 중첩되지 않는 최단 구간으로 배치할 수 있다.
n-2번째 화소 행(P(n-2))에 대응되는 게이트 블록의 길이는 n+1번째 화소 행(P(n+2))에 대응되는 게이트 블록의 길이의 약 절반수준일 수 있다. 게이트 블록의 길이는 화소 영역(120)의 외곽에서 비표시 영역의 외곽까지 연장된 길이로 볼 수 있다.
도 6을 참조하면, 저전위 전원배선(510)은 수평방향으로 연장되다가 n-2번째 화소 행(P(n-2))에 대응되는 제1 스캔 구동회로(SP(n-2))의 인근에서 방향을 꺾어 게이트 구동부(110)들과 가장 가까운 사선을 형성하도록 연장될 수 있다. 저전위 전원배선(510)은 표시패널(100)의 모서리 영역에서 사선방향으로 연장되어 n번째 화소 행(P(n))에 대응되는 제1 스캔 구동회로(SP(n))의 인근에서 표시패널(100)의 우하단 모서리까지 수직방향으로 연장될 수 있다.
도 7은 도 5의 표시패널(100) 모서리 비표시 영역에 배치된 게이트 구동부(110) 관련 A영역의 다른 실시예를 도시한 평면도이다.
도 7을 참조하면, 도 6과 유사하게 화소 영역(120)의 외곽을 점선으로 표현하고, 표시패널(100)의 외곽을 실선으로 표현하였다. 화소 영역(120) 내부에는 화소들이 배치되고 화소 영역(120)의 외곽과 표시패널(100)의 외곽 사이 비표시 영역에는 게이트 구동부(110)들과 저전위 전원배선(510)이 배치되어 있다. 게이트 구동부(110)들은 제1 스캔 구동회로(SP), 제2 스캔 구동회로(SN), 에미션 구동회로(EM), 리셋 구동회로(DVini), 및 스위치 구동회로(SW)와 같은 스테이지들를 구비할 수 있다. 표시패널(100)의 모서리에 인접한 화소 영역(120)의 n-2번째 화소 행(P(n-2))과 n-1번째 화소 행(P(n-1))의 경우 비표시 영역에 게이트 구동부(110)의 모든 스테이지를 배치할 공간이 부족할 수 있다.
도 7을 참조하면, 저전위 전원배선(510)이 게이트 구동부(110)의 외곽에 배치되어 화소 영역(120)을 둘러싸도록 배치될 수 있다. 이때 저전위 전원배선(510)의 특성상 저항에 의한 전압하강에 대체로 민감할 수 있고, 이는 화소 영역(120)에 배치된 유기발광 소자의 화면품질을 위해 저전위 전원배선(510)을 가급적 단거리로 배치하고자 하는 이유가 될 수 있다. 저전위 전원배선(510)은 낮은 저항을 위해 가급적 직선배치를 하여 거리를 최소화하고 이는 표시패널(100)의 모서리부에서도 동일한 방식으로 배치될 수 있다. 따라서 기존 게이트 구동부 형상대로 저전위 전원배선(510)의 배치와 게이트 구동부(110)의 배치를 연계하면, n-2번째 화소 행(P(n-2))과 n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부(110)의 스테이지들과 저전위 전원배선(510)이 표시패널(100)의 외곽 모서리부에서 간섭이 발생할 수 있다.
도 7은 표시패널(100)의 우상측 모서리만 도시하였으나, 표시패널(100)의 좌상측 모서리, 우하측 모서리, 및 좌하측 모서리도 모두 동일한 문제가 발생할 수 있다.
이러한 게이트 구동부(110)와 저전위 전원배선(510)의 간섭을 회피하기 위해 발명자들은 게이트 구동부(110)의 각 스테이지들을 분리하여 배치하는 방안을 고려하였다. 예를 들면, 리셋 구동회로(DVini)와 제1 스캔 구동회로(SP)를 기존의 정형화된 일자형 배치에서 옮겨서 게이트 블록의 형상이 일직선이 아닌 "┘", "└", "├" 같은 비정형으로 배치할 수 있다.
도 7을 참조하면, n-2번째 화소 행(P(n-2))에 대응되는 게이트 구동부(110)의 경우 제2 스캔 구동회로(SN(n-2))의 상측에 에미션 구동회로(EM(n-2)), 및 스위칭 구동회로(SW(n-2))를 배치하고, 에미션 구동회로(EM(n-2))와 스위칭 구동회로(SW(n-2))의 측면에 리셋 구동회로(DVini(n-2))와 제1 스캔 구동회로(SP(n-2))를 배치할 수 있다. 리셋 구동회로(DVini(n-2))의 상변에 제1 스캔 구동회로(SP(n-2))를 배치하여 기존 게이트 구동부가 배치되지 않던 상부 영역에 화소 행(P(n-2))에 대응되는 스테이지들을 최대한 배치하였다. 에미션 구동회로(EM(n-2)), 스위칭 구동회로(SW(n-2)), 리셋 구동회로(DVini(n-2)) 및 제1 스캔 구동회로(SP(n-2))를 제2 스캔 구동회로(SN(n-2))의 상측에 배치함으로써, 제2 스캔 구동회로(SN(n-2))의 측면에 빈공간을 확보할 수 있다.
다음으로 n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부(110)는 제2 스캔 구동회로(SN(n-1)), 에미션 구동회로(EM(n-1)), 및 스위칭 구동회로(SW(n-1))가 화소 행(P(n-1))에 가까운 순서대로 배치될 수 있다. n-1번째 화소 행(P(n-1))에 대응되는 게이트 구동부의 경우 리셋 구동회로(DVini(n-1))가 스위칭 구동회로(SW(n-1))의 상측에 배치되고, 제1 스캔 구동회로(SP(n-1))가 스위칭 구동회로(SW(n-1))나 리셋 구동회로(DVini(n-1))의 측면에 배치될 수 있다. 따라서 에미션 구동회로(DVini(n-1))의 측면이 빈공간이 될 수 있다. n-1번째 화소 행(P(n-1))에 대응되는 리셋 구동회로(DVini(n-1))는 앞서 n-2번째 화소 행(P(n-2))에 대응되는 제2 스캔 구동회로(SN(n-2))의 측면이자 n-2번째 화소 행(P(n-2))에 대응되는 리셋 구동회로(DVini(n-2))의 하면에 배치될 수 있다. n-2번째 화소 행(P(n-2))에 대응되는 에미션 구동회로(EM(n-2)), 스위칭 구동회로(SW(n-2)), 리셋 구동회로(DVini(n-2)), 및 제1 스캔 구동회로(SP(n-2))의 위치를 변경함으로써, n-1번째 화소 행(P(n-1))에 대응되는 리셋 구동회로(DVini(n-1))가 배치될 공간이 마련된 것으로 볼 수 있다.
도 7을 참조하면 n번째 화소 행(P(n))에 대응되는 게이트 구동부(110)는 제2 스캔 구동회로(SN(n)), 에미션 구동회로(EM(n)) 및 리셋 구동회로(DVini(n))가 화소 행(P(n))에 가까운 순서대로 배치될 수 있다. n번째 화소 행(P(n))에 대응되는 게이트 구동부의 경우 제1 스캔 구동회로(SP(n))가 리셋 구동회로(DVini(n))의 상측에 배치될 수 있고, 따라서 리셋 구동회로(DVini(n))의 측면이 빈공간이 될 수 있다. n번째 화소 행(P(n))에 대응되는 제1 스캔 구동회로(SP(n))은 앞서 n-1번째 화소 행(P(n-1))에 대응되는 미션 구동회로(EM(n-1)), 및 스위칭 구동회로(SW(n-1))의 측면에 배치될 수 있다. n-1번째 화소 행(P(n-1))에 대응되는 제1 스캔 구동회로(SP(n-1))와 리셋 구동회로(DVini(n-1))의 위치를 이동함으로써 n-째 화소 행(P(n))에 대응되는 제1 스캔 구동회로(SP(n))가 배치될 공간이 마련된 것으로 볼 수 있다.
n+1번째 화소 행(P(n+1))의 게이트 구동부(110)는 도 2의 배치와 동일하게 제2 스캔 구동회로(SN), 에미션 구동회로(EM), 스위치 구동회로(SW), 리셋 구동회로(DVini), 및 제1 스캔 구동회로(SP)가 각각의 화소 행에 가까운 순서대로 배치될 수 있다.
도 7을 참조하면, n-2번째 화소 행(P(n-2))에 대응되는 에미션 구동회로(EM(n-2)), 스위칭 구동회로(SW(n-2)), 제1 스캔 구동회로(SP(n-2)) 및 리셋 구동회로(DVini(n-2))의 위치를 옮기고, n-1번째 화소 행(P(n-1))에 대응되는 리셋 구동회로(DVini(n-1))와 제1 스캔 구동회로(SP(n-1))의 위치를 옮김으로써, n-2번째 화소 행(P(n-2)), n-1번째 화소 행(P(n-1)), 및 n번째 화소 행(P(n))에 대응되는 표시패널(100)의 모서리에 빈 공간이 확보될 수 있다. 확보된 빈공간을 통해 저전위 전원배선(510)을 게이트 구동부(110)와 중첩되지 않는 최단 구간으로 배치할 수 있다.
n-2번째 화소 행(P(n-2))에 대응되는 게이트 블록의 길이는 n+1번째 화소 행(P(n+2))에 대응되는 게이트 블록의 길이의 약 절반수준일 수 있다. 게이트 블록의 길이는 화소 영역(120)의 외곽에서 비표시 영역의 외곽까지 연장된 길이로 볼 수 있다.
도 7을 참조하면, 저전위 전원배선(510)은 수평방향으로 연장되다가 n-2번째 화소 행(P(n-2))에 대응되는 제1 스캔 구동회로(SP(n-2))의 인근에서 방향을 꺾어 게이트 구동부(110)들과 가장 가까운 사선을 형성하도록 연장될 수 있다. 저전위 전원배선(510)은 표시패널(100)의 모서리 영역에서 사선방향으로 연장되어 n+1번째 화소 행(P(n+1))에 대응되는 제1 스캔 구동회로(SP(n))의 인근에서 표시패널(100)의 우하단 모서리까지 수직방향으로 연장될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 액정표시장치(Liquid Crystal Display device: LCD), 전계방출 표시장치(Field Emission Display device: FED), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 양자점 표시장지(Quantum Dot Display Device)를 포함한다.
본 명세서의 실시예에 따른 표시장치는, LCM, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic device apparatus) 등과 같은 세트 전자 장치(set electronic device apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역, 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역, 화소행과 대응되는 게이트 블록으로 구성되며, 비표시 영역에 배치되는 게이트 구동부 및 게이트 구동부와 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함하고, 게이트 블록은 복수의 스테이지를 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 저전위 전원배선과 게이트 구동부는 중첩되지 않는다.
본 명세서의 실시예에 따른 표시장치는, 표시 영역의 외곽이 직선구간에 대응되는 게이트 블록은 일자형으로 배치되고, 표시 영역의 외곽이 곡선구간에 대응되는 게이트 블록은 비정형일 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 스테이지는 제1 스캔 구동회로, 제2 스캔 구동회로, 에미션 구동회로, 및 리셋 구동회로를 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 복수의 스테이지는 스위칭 구동회로를 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 일자형 게이트 블록은 표시 영역의 직선구간의 외곽에서 비표시 영역의 외곽으로 연장되는 제1 길이를 가지고
일자형 게이트 블록은 표시 영역의 곡선구간의 외곽에서 비표시 영역의 외곽으로 연장되는 제2 길이를 가질 수 있다.
본 명세서의 실시예에 따른 표시장치는, 제1 길이는 제2 길이보다 길 수 있다.
본 명세서의 실시예에 따른 표시장치는, 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역, 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역 및 화소행과 대응되는 게이트 블록으로 구성되며, 비표시 영역에 배치되는 게이트 구동부를 포함하고, 게이트 블록은 복수의 스테이지를 포함하고, 복수의 스테이지는 제1 스캔 구동회로, 제2 스캔 구동회로, 에미션 구동회로, 스위칭 구동회로 및 리셋 구동회로를 포함할 수 있다.
본 명세서의 실시예에 따른 표시장치는, 게이트 구동부와 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함하고, 저전위 전원배선과 게이트 구동부는 중첩되지 않을 수 있다.
본 명세서의 실시예에 따른 표시장치는, 표시 영역의 외곽이 직선구간에 대응되는 게이트 블록은 일자형으로 배치되고, 표시 영역의 외곽이 곡선구간에 대응되는 게이트 블록은 비정형일 수 있다.
본 명세서의 실시예에 따른 표시장치는, 비정형 게이트 블록은 최외곽에 리셋 구동회로가 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 일자형 게이트 블록은 최외곽에 제1 스캔 구동회로가 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 스위칭 구동회로는 리셋 구동회로보다 표시 영역에 가깝게 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 비정형 게이트 블록은 n번째 게이트 블록과 n+1번째 게이트 블록을 포함하며, n+1번째 게이트 블록의 제1 스캔 구동회로가 상기 n번째 게이트 블록의 에미션 구도회로의 측면에 배치될 수 있다.
본 명세서의 실시예에 따른 표시장치는, 비정형 게이트 블록은 리셋 구동회로의 상측에 제1 스캔 구동회로가 배치될 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시패널
110 : 게이트 구동부
111 : 게이트 링크 배선
120 : 화소 영역
200 : 데이터 구동부
211 : 데이터 링크 배선
SP : 제1 스캔 구동회로
SN : 제2 스캔 구동회로
EM : 에미션 구동회로
DVini : 리셋 구동회로
SW: 스위치 구동회로
510 : 저전위 전원배선

Claims (15)

  1. 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역;
    상기 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역;
    상기 화소행과 대응되는 게이트 블록으로 구성되며, 상기 비표시 영역에 배치되는 게이트 구동부; 및
    상기 게이트 구동부와 상기 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함하고,
    상기 게이트 블록은 복수의 스테이지를 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 저전위 전원배선과 상기 게이트 구동부는 중첩되지 않는 표시장치.
  3. 제1 항에 있어서,
    상기 표시 영역의 외곽이 직선구간에 대응되는 게이트 블록은 일자형으로 배치되고,
    상기 표시 영역의 외곽이 곡선구간에 대응되는 게이트 블록은 비정형인 표시장치.
  4. 제1 항에 있어서,
    상기 복수의 스테이지는 제1 스캔 구동회로, 제2 스캔 구동회로, 에미션 구동회로, 및 리셋 구동회로를 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 복수의 스테이지는 스위칭 구동회로를 더 포함하는 표시장치.
  6. 제3 항에 있어서,
    상기 일자형 게이트 블록은 상기 표시 영역의 직선구간의 외곽에서 비표시 영역의 외곽으로 연장되는 제1 길이를 가지고
    상기 일자형 게이트 블록은 상기 표시 영역의 곡선구간의 외곽에서 비표시 영역의 외곽으로 연장되는 제2 길이를 가지는 표시장치.
  7. 제6 항에 있어서,
    상기 제1 길이는 상기 제2 길이보다 긴 표시장치.
  8. 화소행들로 이루어지고 곡선구간과 직선구간의 외곽을 가지는 표시 영역;
    상기 표시 영역을 둘러싸며 곡선구간과 직선구간의 외곽을 가지는 비표시 영역; 및
    상기 화소행과 대응되는 게이트 블록으로 구성되며, 상기 비표시 영역에 배치되는 게이트 구동부를 포함하고,
    상기 게이트 블록은 복수의 스테이지를 포함하고,
    상기 복수의 스테이지는 제1 스캔 구동회로, 제2 스캔 구동회로, 에미션 구동회로, 스위칭 구동회로 및 리셋 구동회로를 포함하는 표시장치.
  9. 제8 항에 있어서,
    상기 게이트 구동부와 상기 비표시 영역의 외곽 사이에 배치된 저전위 전원배선을 포함하고,
    상기 저전위 전원배선과 상기 게이트 구동부는 중첩되지 않는 표시장치.
  10. 제8 항에 있어서,
    상기 표시 영역의 외곽이 직선구간에 대응되는 게이트 블록은 일자형으로 배치되고,
    상기 표시 영역의 외곽이 곡선구간에 대응되는 게이트 블록은 비정형인 표시장치.
  11. 제10 항에 있어서,
    상기 비정형 게이트 블록은 최외곽에 리셋 구동회로가 배치된 표시장치.
  12. 제10 항에 있어서,
    상기 일자형 게이트 블록은 최외곽에 제1 스캔 구동회로가 배치된 표시장치.
  13. 제10 항에 있어서,
    상기 스위칭 구동회로는 상기 리셋 구동회로보다 표시 영역에 가깝게 배치된 표시장치.
  14. 제10 항에 있어서,
    상기 비정형 게이트 블록은 n번째 게이트 블록과 n+1번째 게이트 블록을 포함하며,
    상기 n+1번째 게이트 블록의 제1 스캔 구동회로가 상기 n번째 게이트 블록의 에미션 구도회로의 측면에 배치된 표시장치.
  15. 제10 항에 있어서,
    상기 비정형 게이트 블록은 리셋 구동회로의 상측에 제1 스캔 구동회로가 배치된 표시장치.
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