KR20220078932A - 디스플레이 장치 - Google Patents

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KR20220078932A
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윤재웅
손기원
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 디스플레이 패널의 논-액티브 영역에서 게이트 회로가 배치된 영역과 중첩하는 영역에 클럭 신호 라인을 배치함으로써, 논-액티브 영역의 증가를 최소화하며 게이트 구동 회로를 논-액티브 영역에 배치할 수 있다. 또한, 클럭 신호 라인을 저항이 낮은 제1 금속 층과 반사율이 높은 제2 금속 층이 적층된 금속 층을 이용하여 배치함으로써, 논-액티브 영역에 배치된 클럭 신호 라인과 액티브 영역에 배치된 픽셀 전극을 동일한 층으로 구현하여 마스크 수를 더욱 저감시키며 게이트 회로 상에 배치되는 클럭 신호 라인을 구현할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널을 구동하기 위한 여러 구동 회로를 포함할 수 있다. 디스플레이 장치는, 다수의 게이트 라인을 구동하는 게이트 구동 회로, 다수의 데이터 라인을 구동하는 데이터 구동 회로 및 게이트 구동 회로와 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
디스플레이 장치에 포함된 구동 회로는, 일 예로, 연성 인쇄 회로와 같은 필름 상에 실장될 수 있다. 구동 회로는, 필름이 디스플레이 패널의 베젤 영역에 본딩됨에 따라 디스플레이 패널과 전기적으로 연결될 수 있다.
또는, 구동 회로는, 디스플레이 패널의 베젤 영역에 직접 형성될 수 있다.
구동 회로가 베젤 영역에 형성됨에 따라 디스플레이 패널의 제작 과정을 통해 용이하게 구현될 수 있으나, 구동 회로와 필요한 배선의 배치로 인해 디스플레이 패널의 베젤 영역이 증가할 수 있는 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널의 논-액티브 영역의 증가를 최소화하며, 디스플레이 패널의 논-액티브 영역에 구동 회로를 배치할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 마스크 수의 증가 없이 디스플레이 패널의 논-액티브 영역에 구동 회로와 신호 배선을 배치하고, 구동 회로와 신호 배선 간의 기생 커패시턴스를 저감시킬 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 서브픽셀들 각각에 위치하는 다수의 픽셀 전극들, 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고 다수의 서브픽셀들로 스캔 신호를 출력하는 게이트 구동 회로, 및 논-액티브 영역에 배치되고 다수의 픽셀 전극들이 배치된 층과 동일한 층에 배치되며 게이트 구동 회로로 신호를 공급하는 적어도 하나의 신호 라인을 포함하는 디스플레이 장치를 제공한다.
적어도 하나의 신호 라인은 게이트 구동 회로 상에 위치할 수 있다.
적어도 하나의 신호 라인의 적어도 일부분은 게이트 구동 회로와 중첩하는 영역에 위치할 수 있다.
적어도 하나의 신호 라인은 다수의 픽셀 전극들과 동일한 물질로 이루어질 수 있다.
적어도 하나의 신호 라인과 다수의 픽셀 전극들 각각은 둘 이상의 금속 층을 포함할 수 있다.
적어도 하나의 신호 라인은, 제1 저항을 갖고 제1 반사율을 갖는 제1 금속 층, 및 제1 금속 층 상에 배치되고 제1 저항보다 큰 제2 저항을 갖고 제1 반사율보다 큰 제2 반사율을 갖는 제2 금속 층을 포함할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 게이트 라인들, 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고 다수의 게이트 라인들로 스캔 신호를 출력하는 게이트 구동 회로, 및 게이트 구동 회로 상에 위치하고 게이트 구동 회로로 신호를 공급하며 적어도 일부분이 게이트 구동 회로와 중첩하는 영역에 위치하는 적어도 하나의 신호 라인을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널, 다수의 게이트 라인들로 스캔 신호를 출력하는 게이트 구동 회로, 게이트 구동 회로 상에 위치하고 게이트 구동 회로로 신호를 공급하는 적어도 하나의 신호 라인, 및 다수의 서브픽셀들 각각에 위치하고 적어도 하나의 신호 라인이 배치된 층과 동일한 층에 배치되며 제1 반사율을 갖는 제1 금속 층과 제1 금속 층 상에 위치하고 제1 반사율보다 큰 제2 반사율을 갖는 제2 금속 층을 포함하는 다수의 픽셀 전극들을 포함하는 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 게이트 구동 회로 상에 클럭 신호 라인과 같이 게이트 구동 회로로 신호나 전압을 공급하는 배선을 배치함으로써, 디스플레이 패널의 논-액티브 영역의 증가를 최소화하며 게이트 구동 회로를 배치할 수 있다.
본 발명의 실시예들에 의하면, 클럭 신호 라인을 픽셀 전극이 배치된 층과 동일한 층에 배치되는 금속 층을 이용하여 배치함으로써, 마스크 수의 증가 없이 클럭 신호 라인을 배치할 수 있다. 또한, 클럭 신호 라인과 게이트 구동 회로 사이에 픽셀 전극 아래에 위치하는 평탄화 층이 배치되므로, 클럭 신호 라인과 게이트 구동 회로 간의 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로가 배치된 구조의 예시를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 게이트 구동 회로가 배치된 구조의 다른 예시를 개략적으로 나타낸 도면이다.
도 5는 도 4에 도시된 401이 지시하는 영역을 확대한 구조의 예시를 나타낸 도면이다.
도 6은 도 5에 도시된 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 단면 구조와 서브픽셀의 단면 구조를 비교하여 나타낸 도면이다.
도 8은 도 5에 도시된 A-A' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 단면 구조와 서브픽셀의 단면 구조를 비교하여 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. 게이트 구동 회로(120)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 데이터 구동 회로(130)는, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로 등 상에 실장될 수 있다. 컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어할 수 있다. 컨트롤러(140)는, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock) 및 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력할 수 있다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 및 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력할 수 있다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로(미도시)를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)은 액정 층을 포함할 수 있다. 디스플레이 장치(100)는, 다수의 서브픽셀(SP) 각각에 의해 형성되는 전계에 따라 액정의 배열을 조절하며 서브픽셀(SP)의 밝기를 조절하고 이미지를 표시할 수 있다.
다른 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 디스플레이 장치(100)는, 여러 회로 소자를 구동하여 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 각각의 서브픽셀(SP)이 영상 데이터에 대응하는 밝기를 나타내도록 제어할 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED)나, 마이크로 발광 다이오드(μLED)가 배치될 수도 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2는 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우 서브픽셀(SP)의 회로 구조의 예시를 나타내나, 본 발명의 실시예들은, 다른 유형의 디스플레이 장치에도 적용될 수 있다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)가 배치될 수 있다. 또한, 서브픽셀(SP)에 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 회로 소자가 더 배치될 수 있다.
일 예로, 도 2에 도시된 예시와 같이, 서브픽셀(SP)에 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 스토리지 커패시터(Cst)가 더 배치될 수 있다.
따라서, 도 2에 도시된 예시는, 서브픽셀(SP)에 발광 소자(ED) 이외에 3개의 박막 트랜지스터와 1개의 커패시터가 배치되는 3T1C 구조를 예시로 나타내나, 본 발명의 실시예들은 이에 한정되지는 아니한다. 또한, 도 2에 도시된 예시는, 박막 트랜지스터가 모두 N 타입인 경우를 예시로 나타내나, 경우에 따라, 서브픽셀(SP)에 배치된 박막 트랜지스터는 P 타입일 수도 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
데이터 라인(DL)을 통해 데이터 전압(Vdata)이 서브픽셀(SP)로 공급될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 스위칭 트랜지스터(SWT)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 노드에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
구동 전압 라인(DVL)을 통해 발광 고전위 구동 전압(EVDD)이 제3 노드(N3)로 공급될 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 제어될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
센싱 트랜지스터(SENT)는, 기준 전압 라인(RVL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
기준 전압 라인(RVL)을 통해 기준 전압(Vref)이 제2 노드(N2)로 공급될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
센싱 트랜지스터(SENT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 센싱 트랜지스터(SENT)를 제어하는 게이트 라인(GL)은 스위칭 트랜지스터(SWT)를 제어하는 게이트 라인(GL)과 동일할 수도 있고, 다를 수도 있다.
센싱 트랜지스터(SENT)는, 제2 노드(N2)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다. 또한, 센싱 트랜지스터(SENT)는, 경우에 따라, 기준 전압 라인(RVL)을 통해 제2 노드(N2)의 전압을 센싱하는 것을 제어할 수 있다.
스토리지 커패시터(Cst)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는, 제1 노드(N1)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
발광 소자(ED)는, 제2 노드(N2)와 발광 저전위 구동 전압(EVSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다.
게이트 라인(GL)으로 턴-온 레벨의 스캔 신호가 인가되면, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 턴-온 될 수 있다. 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
제1 노드(N1)의 전압과 제2 노드(N2)의 전압 차이에 따라 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류가 결정될 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
이와 같이, 서브픽셀(SP)은, 게이트 라인(GL)을 통해 공급되는 스캔 신호에 의해 제어되며, 영상 데이터에 따른 밝기를 나타낼 수 있다.
스캔 신호는 게이트 구동 회로(120)로부터 공급될 수 있다. 게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)가 배치된 구조의 예시를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 디스플레이 패널(110)의 적어도 일 측에 게이트 구동 회로(120)가 배치될 수 있다. 게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
게이트 구동 회로(120)는, 다수의 게이트 라인(GL) 각각을 구동하는 다수의 게이트 회로(GC)를 포함할 수 있다.
다수의 게이트 회로(GC) 각각은, 다수의 게이트 라인(GL) 각각으로 스캔 신호를 출력할 수 있다. 경우에 따라, 하나의 게이트 회로(GC)가 복수의 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다.
다수의 게이트 회로(GC) 각각은, 스캔 신호의 출력을 제어하는 여러 회로 소자를 포함할 수 있다.
일 예로, 다수의 게이트 회로(GC) 각각은, 턴-온 레벨의 스캔 신호의 출력을 제어하는 풀-업 트랜지스터(Tup)를 포함할 수 있다. 다수의 게이트 회로(GC) 각각은, 턴-오프 레벨의 스캔 신호의 출력을 제어하는 풀-다운 트랜지스터(Tup)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압 레벨에 의해 제어될 수 있다. 풀-다운 트랜지스터(Tdn)는, QB 노드의 전압 레벨에 의해 제어될 수 있다.
다수의 게이트 회로(GC) 각각은, Q 노드의 전압 레벨과 QB 노드의 전압 레벨을 제어하기 위한 다수의 박막 트랜지스터를 포함할 수 있다. 또한, 다수의 게이트 회로(GC) 각각은, 적어도 하나의 커패시터를 포함할 수 있다.
게이트 회로(GC)는, 외부로부터 게이트 스타트 신호(VST) 및 클럭 신호(CLK)와 같은 게이트 회로(GC)의 구동 타이밍을 제어하는 신호를 입력 받을 수 있다. 게이트 스타트 신호(VST)는, 다른 게이트 회로(GC)로부터 출력된 캐리 신호일 수 있다.
게이트 회로(GC)는, 스캔 신호의 출력을 위해 이용되는 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)과 같은 각종 전압을 입력 받을 수 있다. 경우에 따라, 게이트 회로(GC)는, 클럭 신호(CLK)를 이용하여 스캔 신호를 출력할 수도 있다.
게이트 회로(GC)로 신호나 전압을 공급하는 적어도 하나의 배선이 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
일 예로, 다수의 클럭 신호 라인(CL)이 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다. 도 3은 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)와 같이 2개의 클럭 신호(CLK)를 공급하는 클럭 신호 라인(CL)이 배치된 예시를 나타내나, 클럭 신호 라인(CL)은 경우에 따라 4개, 8개 등과 같이 더 많이 배치될 수 있다.
또한, 디스플레이 패널(110)의 논-액티브 영역(NA)에 게이트 하이 전압(VGH)을 공급하는 배선과 게이트 로우 전압(VGL)을 공급하는 배선이 배치될 수 있다.
따라서, 디스플레이 패널(110)의 논-액티브 영역(NA)에 게이트 구동 회로(120)를 배치함으로써 게이트 구동 회로(120)를 용이하게 구현할 수 있으나, 디스플레이 패널(110)의 논-액티브 영역(NA)이 증가할 수 있다.
본 발명의 실시예들은, 디스플레이 패널(110)의 논-액티브 영역(NA)의 증가를 최소화하며, 디스플레이 패널(110)의 논-액티브 영역(NA)에 게이트 구동 회로(120)를 배치할 수 있는 방안을 제공한다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)가 배치된 구조의 다른 예시를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 게이트 구동 회로(120)가 디스플레이 패널(110)의 논-액티브 영역(NA)에 구현되기 위하여, 논-액티브 영역(NA)에 로직부와 배선부가 배치될 수 있다.
로직부는, 게이트 구동 회로(120)에 포함되고 게이트 라인(GL)으로 스캔 신호를 출력하는 게이트 회로(GC)를 의미할 수 있다. 로직부는, 스캔 신호의 출력을 제어하기 위한 다수의 박막 트랜지스터와 적어도 하나의 커패시터가 배치될 수 있다.
배선부는, 게이트 회로(GC)로 게이트 회로(GC)의 구동을 위해 필요한 각종 신호를 공급하는 배선을 의미할 수 있다. 배선부는, 클럭 신호(CLK)를 공급하는 클럭 신호 라인(CL), 게이트 하이 전압(VGH)을 공급하는 전압 라인 및 게이트 로우 전압(VGL)을 공급하는 전압 라인 등을 포함할 수 있다.
로직부와 배선부가 디스플레이 패널(110)의 논-액티브 영역(NA)에서 서로 다른 영역에 배치될 경우, 논-액티브 영역(NA)이 증가할 수 있다.
본 발명의 실시예들은, 로직부가 배치되는 영역 상에 배선부가 배치된 디스플레이 장치(100)를 제공함으로써, 논-액티브 영역(NA)의 증가를 최소화하며 게이트 구동 회로(120)를 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치할 수 있는 방안을 제공한다.
일 예로, 디스플레이 패널(110)의 논-액티브 영역(NA)에 다수의 박막 트랜지스터를 포함하는 로직부가 배치될 수 있다.
로직부가 배치되는 영역 상에 로직부로 신호를 공급하는 배선부가 배치될 수 있다. 배선부의 적어도 일부분은 로직부가 배치된 영역과 중첩하는 영역에 배치될 수 있다.
배선부는, 전술한 바와 같이, 클럭 신호 라인(CL), 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 공급하는 전압 라인을 포함할 수 있다. 또한, 배선부는, 전술한 배선 이외에 로직부로 로직부의 구동을 위해 필요한 신호나 전압을 공급하는 배선을 포함할 수 있다.
배선부가 로직부가 배치된 영역 상에 배치되므로, 배선부의 배치를 위해 요구되는 폭 Wa, Wc가 디스플레이 패널(110)의 논-액티브 영역(NA)에서 감소될 수 있다.
디스플레이 패널(110)의 논-액티브 영역(NA)이, 로직부의 배치를 위해 요구되는 폭 Wb만 확보함으로써, 게이트 구동 회로(120)를 위한 로직부와 배선부가 논-액티브 영역(NA)에 배치될 수 있다.
따라서, 디스플레이 패널(110)의 논-액티브 영역(NA)의 증가를 최소화하며, 게이트 라인(GL)의 구동을 위한 게이트 구동 회로(120)가 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
배선부는, 배선부와 로직부 사이에 위치하는 적어도 하나의 절연 층에 형성된 컨택홀을 통해 로직부에 포함된 박막 트랜지스터와 전기적으로 연결될 수 있다.
도 5는 도 4에 도시된 401이 지시하는 영역을 확대한 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 게이트 회로 박막 트랜지스터(TFTg)는, 게이트 구동 회로(120)의 로직부에 해당하는 게이트 회로(GC) 내에 배치된 박막 트랜지스터를 의미한다. 도 5는 로직부 상에 배치되는 배선부에 포함된 여러 배선들 중 클럭 신호 라인(CL)이 배치된 예시를 나타내나, 전술한 바와 같이, 로직부 상에 배치되는 배선은 로직부로 신호나 전압을 공급하는 모든 배선을 포함할 수 있다.
게이트 회로 박막 트랜지스터(TFTg)는, 게이트 전극(GEg), 액티브 층(ACTg), 소스 전극(SEg) 및 드레인 전극(DEg)을 포함할 수 있다.
게이트 회로 박막 트랜지스터(TFTg) 상에 클럭 신호 라인(CL)이 배치될 수 있다.
게이트 회로 박막 트랜지스터(TFTg)와 클럭 신호 라인(CL) 사이에 적어도 하나의 절연 층이 배치될 수 있다.
클럭 신호 라인(CL)은, 클럭 신호 라인(CL) 아래에 위치하는 절연 층에 형성된 게이트 회로 컨택홀(CHg)을 통해 게이트 회로(GC)에 포함된 적어도 하나의 게이트 회로 박막 트랜지스터(TFTg)와 전기적으로 연결될 수 있다.
일 예로, 도 5는, 클럭 신호 라인(CL)이 게이트 회로 컨택홀(CHg)을 통해 게이트 회로 박막 트랜지스터(TFTg)의 소스 전극(SEg)과 전기적으로 연결된 예시를 나타낸다.
클럭 신호 라인(CL)이 게이트 회로(GC) 상에 배치됨으로써, 게이트 구동 회로(120)의 배치를 위해 요구되는 영역이 감소할 수 있다.
그리고, 클럭 신호 라인(CL)은, 클럭 신호 라인(CL) 아래에 위치하는 절연 층에 형성된 게이트 회로 컨택홀(CHg)을 통해 게이트 회로(GC)에 포함된 게이트 회로 박막 트랜지스터(TFTg)와 전기적으로 연결됨으로써, 게이트 회로(GC)의 구동을 위해 필요한 신호를 공급할 수 있다.
또한, 클럭 신호 라인(CL) 아래에 배치된 절연 층을 유전율이 낮을 물질을 사용하거나, 일정한 두께 이상으로 배치함으로써, 클럭 신호 라인(CL)과 게이트 회로(GC) 내 회로 소자 간의 기생 커패시턴스로 인한 구동 이상을 방지할 수 있다.
도 6은 도 5에 도시된 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다. 도 6은 게이트 회로(GC)가 배치된 디스플레이 패널(110)의 논-액티브 영역(NA)의 단면 구조의 예시를 나타낸다.
도 6을 참조하면, 기판(SUB) 상에 버퍼 층(BUF)이 배치될 수 있다.
게이트 회로 박막 트랜지스터(TFTg)에 포함된 액티브 층(ACTg)이 버퍼 층(BUF) 상에 배치될 수 있다.
게이트 절연 층(GI)이 액티브 층(ACTg) 상에 배치될 수 있다. 게이트 전극(GEg)이 게이트 절연 층(GI) 상에 배치될 수 있다.
제1 층간 절연 층(ILD1)이 게이트 전극(GE) 상에 배치될 수 있다. 제2 층간 절연 층(ILD2)이 제1 층간 절연 층(ILD1) 상에 배치될 수 있다.
소스 전극(SEg)과 드레인 전극(DEg)이 제2 층간 절연 층(ILD2) 상에 배치될 수 있다. 소스 전극(SEg)과 드레인 전극(DEg)은 반도체 층(ACTg)의 도체화된 부분과 전기적으로 연결될 수 있다.
보호 층(PAS)이 소스 전극(SEg)과 드레인 전극(DEg) 상에 배치될 수 있다.
제1 평탄화 층(PAC1)이 보호 층(PAS) 상에 배치될 수 있다. 제1 평탄화 층(PAC1)은, 일정한 두께 이상일 수 있다. 제1 평탄화 층(PAC1)은, 유전율이 낮은 물질일 수 있다.
클럭 신호 라인(CL)이 제1 평탄화 층(PAC1) 상에 배치될 수 있다.
클럭 신호 라인(CL)은, 게이트 회로 컨택홀(CHg)을 통해 게이트 회로 박막 트랜지스터(TFTg)의 소스 전극(SEg)과 전기적으로 연결될 수 있다.
클럭 신호 라인(CL)은, 게이트 회로 박막 트랜지스터(TFTg)의 적어도 일부분과 중첩할 수 있다. 일 예로, 클럭 신호 라인(CL)은, 게이트 회로 박막 트랜지스터(TFTg)의 액티브 층(ACTg)과 중첩할 수 있다.
게이트 회로(GC)가 스캔 신호를 출력하는 게이트 라인(GL)은, 일 예로, 게이트 회로 박막 트랜지스터(TFTg)의 게이트 전극(GEg)이 배치된 층이나 소스 전극(SEg) 및 드레인 전극(DEg)이 배치된 층에 배치될 수 있다. 따라서, 클럭 신호 라인(CL)과 게이트 라인(GL)은 상이한 층에 배치될 수 있다.
제2 평탄화 층(PAC2)이 클럭 신호 라인(CL) 상에 배치될 수 있다. 뱅크 층(BANK)이 제2 평탄화 층(PAC2) 상에 배치될 수 있다.
디스플레이 패널(110)에 배치된 여러 소자를 산소와 수분으로부터 보호하기 위한 봉지 층(ENCAP)이 뱅크 층(BANK) 상에 배치될 수 있다.
봉지 층(ENCAP)은, 복수의 층을 포함할 수 있다. 일 예로, 봉지 층(ENCAP)은, 제1 봉지 층(PAS1), 제2 봉지 층(PCL) 및 제3 봉지 층(PAS2)을 포함할 수 있다. 제1 봉지 층(PAS1)과 제3 봉지 층(PAS2)은 무기물로 이루어질 수 있고, 제2 봉지 층(PCL)은 유기물로 이루어질 수 있으나, 이에 한정되지는 아니한다.
이와 같이, 클럭 신호 라인(CL)을 게이트 회로(GC) 상에 배치함으로써, 디스플레이 패널(110)의 논-액티브 영역(NA)의 증가를 최소화하며 게이트 구동 회로(120)가 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
또한, 클럭 신호 라인(CL)과 게이트 회로(GC) 사이에 일정한 두께를 갖고 유전율이 낮은 제1 평탄화 층(PAC1)을 배치함으로써, 클럭 신호 라인(CL)이 게이트 회로(GC) 상에 배치됨에 따라 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
게이트 회로(GC) 상에 클럭 신호 라인(CL)이 배치되는 구조는 액티브 영역(AA)에 배치되는 층을 이용하여 구현됨으로써, 마스크 수를 증가하지 않고 클럭 신호 라인(CL)이 게이트 회로(GC) 상에 배치되는 구조가 구현될 수 있다.
도 7은 도 6에 도시된 단면 구조와 서브픽셀(SP)의 단면 구조를 비교하여 나타낸 도면이다.
도 7을 참조하면, 액티브 영역(AA)에서 기판(SUB) 상에 서브픽셀 박막 트랜지스터(TFTs)가 배치될 수 있다. 서브픽셀 박막 트랜지스터(TFTs)는, 전술한 구동 트랜지스터(DRT)와 같이 서브픽셀(SP)에 배치된 박막 트랜지스터 중 하나를 의미할 수 있다.
액티브 영역(AA)에서 기판(SUB) 상에 스토리지 커패시터(Cst)를 형성하는 복수의 커패시터 전극(CE)이 배치될 수 있다.
보호 층(PAS)이 서브픽셀 박막 트랜지스터(TFTs)와 커패시터 전극(CE) 상에 배치될 수 있다. 제1 평탄화 층(PAC1)이 보호 층(PAS) 상에 배치될 수 있다.
연결 패턴(CP)이 제1 평탄화 층(PAC1) 상에 배치될 수 있다.
연결 패턴(CP)은, 논-액티브 영역(NA)에 배치된 클럭 신호 라인(CL)이 배치된 층과 동일한 층에 배치될 수 있다.
연결 패턴(CP)은, 제1 평탄화 층(PAC1)과 보호 층(PAS)에 형성된 서브픽셀 컨택홀(CHs)을 통해 서브픽셀 박막 트랜지스터(TFTs)나 커패시터 전극(CE)과 전기적으로 연결될 수 있다.
제2 평탄화 층(PAC2)이 연결 패턴(CP) 상에 배치될 수 있다.
픽셀 전극(PXL)이 제2 평탄화 층(PXL) 상에 배치될 수 있다. 픽셀 전극(PXL)은, 제2 평탄화 층(PXL)에 형성된 서브픽셀 컨택홀(CHs)을 통해 연결 패턴(CP)과 전기적으로 연결될 수 있다. 따라서, 픽셀 전극(PXL)이 연결 패턴(CP)을 통해 서브픽셀 박막 트랜지스터(TFTs)나 커패시터 전극(CE)과 전기적으로 연결될 수 있다.
뱅크 층(BANK)이 픽셀 전극(PXL) 상의 일부 영역에 배치될 수 있다.
발광 층(EL)과 공통 전극(COM)이 픽셀 전극(PXL) 상의 일부 영역과 뱅크 층(BANK) 상에 배치될 수 있다.
봉지 층(ENCAP)이 공통 전극(COM) 상에 배치될 수 있다.
게이트 회로(GC) 상에 배치되는 클럭 신호 라인(CL)을 서브픽셀(SP)에 배치된 발광 소자(ED)와 서브픽셀 박막 트랜지스터(TFTs)를 연결하기 위한 연결 패턴(CP)이 배치된 층을 이용하여 구현함으로써, 별도의 마스크 증가 없이 게이트 회로(GC) 상에 클럭 신호 라인(CL)을 배치할 수 있다.
또한, 연결 패턴(CP) 아래에 위치하는 제1 평탄화 층(PAC1)이 클럭 신호 라인(CL) 아래에 배치되므로, 클럭 신호 라인(CL)과 게이트 회로(GC) 간에 기생 커패시턴스가 형성되는 것을 방지할 수 있다.
이와 같이, 본 발명의 실시예들은, 서브픽셀(SP) 내 소자 간의 연결을 위해 배치되는 층의 일부를 이용하여 클럭 신호 라인(CL)을 배치함으로써, 마스크 증가 없이 디스플레이 패널(110)의 논-액티브 영역(NA)의 증가를 최소화하며, 게이트 구동 회로(120)를 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치할 수 있다.
또한, 클럭 신호 라인(CL)을 픽셀 전극(PXL)이 배치되는 층을 활용하여 구현함으로써, 마스크 수를 더욱 감소시키며 게이트 회로(GC) 상에 배치되는 클럭 신호 라인(CL)을 구현할 수 있다.
도 8은 도 5에 도시된 A-A' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 8을 참조하면, 논-액티브 영역(NA)에서 기판(SUB) 상에 게이트 회로 박막 트랜지스터(TFTg)가 배치될 수 있다.
보호 층(PAS)과 평탄화 층(PAC)이 게이트 회로 박막 트랜지스터(TFTg) 상에 배치될 수 있다.
클럭 신호 라인(CL)이 평탄화 층(PAC) 상에 배치될 수 있다.
뱅크 층(BANK)이 클럭 신호 라인(CL) 상에 배치될 수 있다.
뱅크 층(BANK)은, 클럭 신호 라인(CL)의 상면과 접촉하며 배치될 수 있으며, 클럭 신호 라인(CL)이 배치된 영역과 중첩하도록 배치될 수 있다. 뱅크 층(BANK) 상에 봉지 층(ENCAP)이 배치될 수 있다.
평탄화 층(PAC)과 뱅크 층(BANK) 사이에 배치되는 클럭 신호 라인(CL)은, 적어도 둘 이상의 금속 층을 포함할 수 있다.
일 예로, 클럭 신호 라인(CL)은, 제1 금속 층(M1)과 제2 금속 층(M2)을 포함할 수 있다.
제2 금속 층(M2)은 제1 금속 층(M1) 상에 배치될 수 있다.
제2 금속 층(M2)이 배치되는 영역은 제1 금속 층(M1)이 배치되는 영역과 동일할 수 있다. 제2 금속 층(M2)과 제1 금속 층(M1)은 동일한 마스크 공정을 통해 형성될 수 있다.
제1 금속 층(M1)은 제1 저항을 갖고, 제2 금속 층(M2)은 제1 저항보다 큰 제2 저항을 가질 수 있다. 제1 금속 층(M1)은 제1 반사율을 갖고, 제2 금속 층(M2)은 제1 반사율보다 큰 제2 반사율을 가질 수 있다.
제1 금속 층(M1)은, 일 예로, Cu, Mo, Ti 등과 같이 저항이 낮은 물질로 이루어질 수 있다. 제1 금속 층(M1)은, 전술한 예시에 한정되지 않으며, 배선으로 이용되기 적합한 물질 중 적어도 하나로 이루어질 수 있다.
또한, 제1 금속 층(M1)은, Ti와 같은 수소 포집 물질을 포함함으로써, 봉지 층(ENCAP)의 공정 과정 등에서 산화물 반도체로 이루어진 액티브 층(ACTg)의 수소화를 방지할 수 있다.
제2 금속 층(M2)은, 일 예로, Ag 등과 같은 반사율이 높은 물질로 이루어질 수 있으나, 이에 한정되지는 아니한다. 또는, 제2 금속 층(M2)은, 반사율이 높은 적어도 하나의 물질을 포함하는 복수의 층으로 이루어질 수도 있다. 제2 금속 층(M2)이 반사율이 높은 물질로 이루어지므로, 발광 소자(ED)의 전극으로 이용될 수 있다.
이와 같이, 클럭 신호 라인(CL)이 복수의 금속 층을 포함하며, 저항이 낮은 제1 금속 층(M1)을 포함하므로, 클럭 신호 라인(CL)의 기능을 수행할 수 있다.
또한, 반사율이 높은 제2 금속 층(M2)이 제1 금속 층(M1) 상에 배치되므로, 클럭 신호 라인(CL)의 배치를 위해 이용되는 금속 층이 서브픽셀(SP) 내 발광 소자(ED)의 전극으로 이용될 수 있다.
도 9는 도 8에 도시된 단면 구조와 서브픽셀(SP)의 단면 구조를 비교하여 나타낸 도면이다.
도 9를 참조하면, 액티브 영역(AA)의 서브픽셀(SP)에서 기판(SUB) 상에 서브픽셀 박막 트랜지스터(TFTs)가 배치될 수 있다.
게이트 회로 박막 트랜지스터(TFTg)이 배치되는 층은 서브픽셀 박막 트랜지스터(TFTs)가 배치되는 층과 동일할 수 있다.
보호 층(PAS)과 평탄화 층(PAC)이 서브픽셀 박막 트랜지스터(TFTs) 상에 배치될 수 있다.
픽셀 전극(PXL)이 평탄화 층(PAC) 상에 배치될 수 있다.
픽셀 전극(PXL)이 배치되는 층은 클럭 신호 라인(CL)이 배치되는 층과 동일할 수 있다.
픽셀 전극(PXL)은, 클럭 신호 라인(CL)과 동일한 물질로 이루어질 수 있다.
픽셀 전극(PXL)은, 클럭 신호 라인(CL)과 같이 제1 금속 층(M1)과 제1 금속 층(M1) 상에 배치된 제2 금속 층(M2)을 포함할 수 있다.
픽셀 전극(PXL) 상의 일부 영역에 뱅크 층(BANK)이 배치될 수 있다. 픽셀 전극(PXL) 상에서 뱅크 층(BANK)이 배치되지 않은 부분에 발광 층(EL)과 공통 전극(COM)이 순차적으로 배치될 수 있다.
픽셀 전극(PXL)의 상부 층은 반사율이 높은 제2 금속 층(M2)으로 이루어지므로, 발광 층(EL)은 제2 금속 층(M2) 상에 배치될 수 있다.
반사율이 높은 제2 금속 층(M2)이 발광 층(EL) 아래에 배치되므로, 클럭 신호 라인(CL)을 배치하기 위해 이용되는 금속 층을 이용하여 픽셀 전극(PXL)이 구현될 수 있다.
클럭 신호 라인(CL)과 픽셀 전극(PXL)을 배치하기 위해 이용되는 제1 금속 층(M1)과 제2 금속 층(M2)은 동시에 형성될 수 있으므로, 마스크 수의 저감이 가능하다.
또한, 클럭 신호 라인(CL)과 픽셀 전극(PXL)이 동일한 층에 배치되어 클럭 신호 라인(CL)과 픽셀 전극(PXL) 사이에 별도의 절연 층의 배치가 요구되지 않으므로, 추가적인 마스크 수의 저감이 가능하다.
따라서, 마스크 수를 최소화하며, 디스플레이 패널(110)의 논-액티브 영역(NA)에서 게이트 회로(GC) 상에 배치되는 클럭 신호 라인(CL)이 구현될 수 있다.
또한, 픽셀 전극(PXL)을 구성하는 제1 금속 층(M1)은 제2 금속 층(M2)이 배치된 영역과 동일한 영역에 배치되므로, 제1 금속 층(M1)이 서브픽셀 박막 트랜지스터(TFTs)와 중첩되는 영역이 증가할 수 있다.
따라서, 공정 과정에서 제1 금속 층(M1)에 포함된 수소 포집 물질에 의해 서브픽셀 박막 트랜지스터(TFTs)의 수소화를 방지할 수 있다.
전술한 본 발명의 실시예들에 의하면, 클럭 신호 라인(CL)과 같이 게이트 회로(GC)로 신호 또는 전압을 공급하는 배선을 게이트 회로(GC) 상에서 게이트 회로(GC)와 중첩하는 영역에 배치함으로써, 디스플레이 패널(110)의 논-액티브 영역(NA)의 증가를 최소화하며 게이트 구동 회로(120)를 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치할 수 있다.
논-액티브 영역(NA)에서 게이트 회로(GC) 상에 배치되는 클럭 신호 라인(CL)을 액티브 영역(AA)에서 회로 소자나 발광 소자(ED) 등을 구현하기 위해 이용되는 층에 배치되는 금속을 이용하여 구현함으로써, 마스크 수의 증가 없이 게이트 회로(GC) 상에 배치되는 클럭 신호 라인(CL)을 구현할 수 있다.
또한, 저항이 낮은 제1 금속 층(M1)과 반사율이 높은 제2 금속 층(M2)이 적층된 금속 층을 이용하여 클럭 신호 라인(CL)을 구현함으로써, 클럭 신호 라인(CL)을 구현하기 위해 이용되는 금속 층을 이용하여 서브픽셀(SP) 내 픽셀 전극(PXL)을 구현할 수 있다.
따라서, 본 발명의 실시예들에 의하면, 마스크 수를 더욱 저감시키고, 디스플레이 패널(110)의 논-액티브 영역(NA)을 최소화하며, 논-액티브 영역(NA)에 게이트 구동 회로(120)가 구현된 디스플레이 장치(100)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (19)

  1. 액티브 영역에 배치된 다수의 서브픽셀들 각각에 위치하는 다수의 픽셀 전극들;
    상기 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고, 상기 다수의 서브픽셀들로 스캔 신호를 출력하는 게이트 구동 회로; 및
    상기 논-액티브 영역에 배치되고, 상기 다수의 픽셀 전극들이 배치된 층과 동일한 층에 배치되며, 상기 게이트 구동 회로로 신호를 공급하는 적어도 하나의 신호 라인
    을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 신호 라인은 상기 게이트 구동 회로 상에 위치하고, 상기 적어도 하나의 신호 라인의 적어도 일부분은 상기 게이트 구동 회로와 중첩하는 영역에 위치하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 신호 라인은 상기 다수의 픽셀 전극들과 동일한 물질로 이루어진 디스플레이 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 신호 라인과 상기 다수의 픽셀 전극들 각각은 둘 이상의 금속 층을 포함하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 신호 라인은,
    제1 저항을 갖고 제1 반사율을 갖는 제1 금속 층; 및
    상기 제1 금속 층 상에 배치되고, 상기 제1 저항보다 큰 제2 저항을 갖고, 상기 제1 반사율보다 큰 제2 반사율을 갖는 제2 금속 층을 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 금속 층이 배치된 영역과 상기 제2 금속 층이 배치된 영역은 동일한 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 금속 층은 수소 포집 물질을 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 신호 라인 아래에 위치하는 평탄화 층을 더 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 적어도 하나의 신호 라인은 상기 평탄화 층에 포함된 컨택홀을 통해 상기 게이트 구동 회로에 포함된 적어도 하나의 박막 트랜지스터와 전기적으로 연결된 디스플레이 장치.
  10. 제8항에 있어서,
    상기 다수의 픽셀 전극들 각각은 상기 평탄화 층에 포함된 컨택홀을 통해 상기 다수의 서브픽셀들 각각에 포함된 적어도 하나의 박막 트랜지스터와 전기적으로 연결된 디스플레이 장치.
  11. 제1항에 있어서,
    상기 적어도 하나의 신호 라인의 상면 상에 위치하고, 상기 적어도 하나의 신호 라인과 중첩하는 영역을 포함하는 영역에 배치된 뱅크 층을 더 포함하는 디스플레이 장치.
  12. 액티브 영역에 배치된 다수의 게이트 라인들;
    상기 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고, 상기 다수의 게이트 라인들로 스캔 신호를 출력하는 게이트 구동 회로; 및
    상기 게이트 구동 회로 상에 위치하고, 상기 게이트 구동 회로로 신호를 공급하며, 적어도 일부분이 상기 게이트 구동 회로와 중첩하는 영역에 위치하는 적어도 하나의 신호 라인
    을 포함하는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 적어도 하나의 신호 라인은,
    제1 금속 층; 및
    상기 제1 금속 층 상에서 상기 제1 금속 층과 중첩하는 영역에 배치되는 제2 금속 층을 포함하고,
    상기 제2 금속 층의 저항 및 반사율은 상기 제1 금속 층의 저항 및 반사율과 상이한 디스플레이 장치.
  14. 제12항에 있어서,
    상기 적어도 하나의 신호 라인은 상기 액티브 영역에 배치된 다수의 서브픽셀들 각각에 위치하는 픽셀 전극이 배치된 층과 동일한 층에 배치된 디스플레이 장치.
  15. 제12항에 있어서,
    상기 게이트 구동 회로와 상기 적어도 하나의 신호 라인 사이에 위치하는 평탄화 층; 및
    상기 적어도 하나의 신호 라인의 상면 상에 위치하는 뱅크 층을 더 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 적어도 하나의 신호 라인은 상기 평탄화 층에 포함된 컨택홀을 통해 상기 게이트 구동 회로에 포함된 적어도 하나의 박막 트랜지스터와 전기적으로 연결된 디스플레이 장치.
  17. 제16항에 있어서,
    상기 적어도 하나의 신호 라인의 적어도 일부분은 상기 적어도 하나의 박막 트랜지스터의 액티브 층과 중첩하는 디스플레이 장치.
  18. 제12항에 있어서,
    상기 다수의 게이트 라인들은 상기 적어도 하나의 신호 라인이 배치된 층과 상이한 층에 배치된 디스플레이 장치.
  19. 다수의 게이트 라인들, 다수의 데이터 라인들 및 다수의 서브픽셀들이 배치된 디스플레이 패널;
    상기 다수의 게이트 라인들로 스캔 신호를 출력하는 게이트 구동 회로;
    상기 게이트 구동 회로 상에 위치하고, 상기 게이트 구동 회로로 신호를 공급하는 적어도 하나의 신호 라인; 및
    상기 다수의 서브픽셀들 각각에 위치하고, 상기 적어도 하나의 신호 라인이 배치된 층과 동일한 층에 배치되며, 제1 반사율을 갖는 제1 금속 층과 상기 제1 금속 층 상에 위치하고 상기 제1 반사율보다 큰 제2 반사율을 갖는 제2 금속 층을 포함하는 다수의 픽셀 전극들
    을 포함하는 디스플레이 장치.
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