CN115398532B - 显示基板及其制备方法、显示装置 - Google Patents

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Abstract

一种显示基板，包括：显示区域和非显示区域。非显示区域设置有栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器单元；移位寄存器单元包括：输入子电路和去噪输出子电路。去噪输出子电路与输入子电路、第一组时钟信号线以及第二组时钟信号线连接，输入子电路与第三组时钟信号线连接。第三组时钟信号线、输入子电路、第一组时钟信号线、去噪输出子电路以及第二组时钟信号线沿第一方向依次排布。

Description

显示基板及其制备方法、显示装置
技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)具有超薄、大视角、主动发光、高亮度、发光颜色连续可调、成本低、响应速度快、低功耗、工作温度范围宽及可柔性显示等优点，已逐渐成为极具发展前景的下一代显示技术，并且受到越来越多的关注。依据驱动方式的不同，OLED可以分为无源矩阵驱动(PM，Passive Matrix)型和有源矩阵驱动(AM，Active Matrix)型两种，AMOLED是电流驱动器件，采用独立的薄膜晶体管(TFT，ThinFilm Transistor)控制每个子像素，每个子像素皆可以连续且独立的驱动发光。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及其制备方法、显示装置。
一方面，本公开实施例提供一种显示基板，包括：显示区域和非显示区域。所述非显示区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元。所述移位寄存器单元包括：输入子电路和去噪输出子电路。所述去噪输出子电路与所述输入子电路、第一组时钟信号线以及第二组时钟信号线连接，所述输入子电路与第三组时钟信号线连接。所述第三组时钟信号线、所述输入子电路、所述第一组时钟信号线、所述去噪输出子电路以及所述第二组时钟信号线沿第一方向依次排布。
在一些示例性实施方式中，所述去噪输出子电路包括：去噪控制单元；所述第一组时钟信号线包括：第一时钟信号线和第二时钟信号线。所述去噪控制单元至少包括：第一晶体管、第二晶体管、第一电容和第二电容。所述第一晶体管的控制极和第一极与第二去噪控制节点连接，所述第一晶体管的第二极与第一去噪控制节点连接。所述第二晶体管的控制极与第一时钟信号线连接，所述第二晶体管的第一极与第一电源线连接，所述第二晶体管的第二极与第二去噪控制节点连接。所述第一电容的第一电极与第二去噪控制节点连接，所述第一电容的第二电极与第二时钟信号线连接。所述第二电容的第一电极与第一去噪控制节点连接，所述第二电容的第二电极与第一电源线连接。所述第一电容与所述第一晶体管相邻，所述第二电容与所述第一晶体管相邻。
在一些示例性实施方式中，所述第二晶体管位于所述第一电容远离所述第一晶体管的一侧。
在一些示例性实施方式中，所述第一电容和第二电容位于所述第一晶体管在第一方向上的相对两侧，所述第一时钟信号线、第二时钟信号线和第一电源线均沿第二方向延伸，所述第一方向和第二方向交叉。
在一些示例性实施方式中，所述第一晶体管的有源层沿所述第一方向延伸，所述第二晶体管的有源层沿所述第二方向延伸。
在一些示例性实施方式中，所述第一时钟信号线位于所述第二时钟信号线远离所述输入子电路的一侧。
在一些示例性实施方式中，所述去噪控制单元还包括：第三晶体管和第四晶体管。所述第三晶体管的控制极与所述输入子电路的第一输出端连接，所述第三晶体管的第一极与第二电源线连接，所述第三晶体管的第二极与所述第二去噪控制节点连接。所述第四晶体管的控制极与所述输入子电路的第一输出端连接，所述第四晶体管的第一极与第二电源线连接，所述第四晶体管的第二极与所述第一去噪控制节点连接。所述第三晶体管和第四晶体管位于所述第二晶体管远离所述第一电容的一侧。
在一些示例性实施方式中，所述第四晶体管的有源层的延伸方向、所述第三晶体管的有源层的延伸方向和所述第二晶体管的有源层的延伸方向相互平行。
在一些示例性实施方式中，所述第三晶体管的控制极和所述第四晶体管的控制极为一体结构，所述第三晶体管的有源层和所述第二晶体管的有源层为一体结构。
在一些示例性实施方式中，在垂直于所述显示基板的方向上，所述显示基板包括：衬底基板以及设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层。所述半导体层至少包括：所述第一晶体管至第四晶体管的有源层。所述第一导电层至少包括：所述第一晶体管至第四晶体管的控制极、所述第一电容的第一子电极和第二电容的第一子电极。所述第二导电层至少包括：所述第一电容的第二子电极和第二电容的第二子电极。所述第三导电层至少包括：所述第一电容的第三子电极、所述第二电容的第三子电极、所述第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线。所述第四导电层至少包括：所述第一电容的第四子电极、所述第二电容的第四子电极、与所述第一连接线连接的第一时钟信号线、与所述第二连接线连接的第二时钟信号线、与所述第三连接线连接的第一电源线。所述第一电容的第一子电极和第三子电极连接，作为所述第一电容的第一电极，所述第一电容的第二子电极和第四子电极连接，作为所述第一电容的第二电极。所述第二电容的第一子电极和第三子电极连接，作为所述第二电容的第一电极，所述第二电容的第二子电极和第四子电极连接，作为所述第二电容的第二电极。
在一些示例性实施方式中，所述第一晶体管的控制极与所述第一电容的第一子电极为一体结构，所述第一晶体管的第一极与所述第一电容的第三子电极为一体结构，所述第一晶体管的第二极与所述第二电容的第三子电极为一体结构。
在一些示例性实施方式中，所述第二电容的第四子电极与所述第一电源线为一体结构。
在一些示例性实施方式中，所述去噪输出子电路还包括：输出单元；所述第二组时钟信号线包括：第五时钟信号线。所述输出单元至少包括：第五晶体管和第六晶体管。所述第五晶体管的控制极与第一去噪控制节点连接，所述第五晶体管的第一极与所述第一电源线连接，所述第五晶体管的第二极与第二输出端连接。所述第六晶体管的控制极与所述输入子电路连接，所述第六晶体管的第一极与第五时钟信号线连接，所述第六晶体管的第二极与第二输出端连接。所述第五晶体管和第六晶体管位于所述第四晶体管和所述第二电容之间。
在一些示例性实施方式中，所述显示基板上至少设置有第一条第一电源线和第二条第一电源线，所述第一条第一电源线与所述去噪输出子电路连接，所述第二条第一电源线与所述输入子电路连接；所述第一条第一电源线位于所述第二电容远离所述第一晶体管的一侧，所述第五时钟信号线位于所述第一条第一电源线远离所述第二电容的一侧。
在一些示例性实施方式中，所述第一晶体管的第一极和控制极连接，所述第一晶体管的第一极在衬底基板上的正投影与所述第一晶体管的有源层的沟道区在衬底基板上的正投影没有交叠。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
另一方面，本公开实施例提供一种显示基板的制备方法，用于制备如上所述的显示基板，所述制备方法包括：提供一衬底基板；在非显示区域形成栅极驱动电路。所述栅极驱动电路包括：多个级联的移位寄存器单元；所述移位寄存器单元包括：输入子电路和去噪输出子电路。所述去噪输出子电路与所述输入子电路、第一组时钟信号线以及第二组时钟信号线连接，所述输入子电路与第三组时钟信号线连接。所述第三组时钟信号线、所述输入子电路、所述第一组时钟信号线、所述去噪输出子电路以及所述第二组时钟信号线沿第一方向依次排布。
在一些示例性实施方式中，所述去噪输出子电路包括去噪控制单元；所述第一组时钟信号线包括：第一时钟信号线和第二时钟信号线。所述去噪控制单元至少包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容和第二电容。所述第一晶体管的控制极和第一极与第二去噪控制节点连接，所述第一晶体管的第二极与第一去噪控制节点连接。所述第二晶体管的控制极与第一时钟信号线连接，所述第二晶体管的第一极与第一电源线连接，所述第二晶体管的第二极与第二去噪控制节点连接。所述第一电容的第一电极与第二去噪控制节点连接，所述第一电容的第二电极与第二时钟信号线连接。所述第二电容的第一电极与第一去噪控制节点连接，所述第二电容的第二电极与第一电源线连接。所述第一电容和第二电容位于所述第一晶体管的相对两侧，所述第二晶体管位于所述第一电容远离所述第一晶体管的一侧。所述第三晶体管的控制极与输入子电路的第一输出端连接，所述第三晶体管的第一极与第二电源线连接，所述第三晶体管的第二极与所述第二去噪控制节点连接；所述第四晶体管的控制极与所述第一输出端连接，所述第四晶体管的第一极与第二电源线连接，所述第四晶体管的第二极与所述第一去噪控制节点连接。所述形成栅极驱动电路，包括：在衬底基板上依次形成第一绝缘层和半导体层，所述半导体层至少包括：所述第一晶体管至第四晶体管的有源层；依次形成第二绝缘层和第一导电层，所述第一导电层至少包括：所述第一晶体管至第四晶体管的控制极、所述第一电容的第一子电极和第二电容的第一子电极；依次形成第三绝缘层和第二导电层，所述第二导电层至少包括：所述第一电容的第二子电极和第二电容的第二子电极；依次形成第四绝缘层和第三导电层，所述第三导电层至少包括：所述第一电容的第三子电极、所述第二电容的第三子电极、所述第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线；依次形成第五绝缘层、第六绝缘层和第四导电层，所述第四导电层至少包括：所述第一电容的第四子电极、所述第二电容的第四子电极、与所述第一连接线连接的第一时钟信号线、与所述第二连接线连接的第二时钟信号线、与所述第三连接线连接的第一电源线。其中，所述第一电容的第一子电极和第三子电极连接，作为所述第一电容的第一电极，所述第一电容的第二子电极和第四子电极连接，作为所述第一电容的第二电极。所述第二电容的第一子电极和第三子电极连接，作为所述第二电容的第一电极，所述第二电容的第二子电极和第四子电极连接，作为所述第二电容的第二电极。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的移位寄存器单元的等效电路图；
图2为图1所示的移位寄存器单元的工作时序图；
图3为本公开至少一实施例的移位寄存器单元的俯视图；
图4为图3中沿P-P方向的剖面示意图；
图5为图3中沿Q-Q方向的剖面示意图；
图6A为本公开至少一实施例的形成半导体层后的移位寄存器单元的俯视图；
图6B为本公开至少一实施例的形成第一导电层后的移位寄存器单元的俯视图；
图6C为本公开至少一实施例的形成第二导电层后的移位寄存器单元的俯视图；
图6D为本公开至少一实施例在第四绝缘层形成第一过孔后的移位寄存器单元的俯视图；
图6E为本公开至少一实施例在第四绝缘层形成第二过孔和第三过孔后的移位寄存器单元的俯视图；
图6F为本公开至少一实施例的形成第三导电层后的移位寄存器单元的俯视图；
图6G为本公开至少一实施例的形成第六绝缘层后的移位寄存器单元的俯视图；
图6H为本公开至少一实施例的形成第四导电层后的移位寄存器单元的俯视图；
图7为本公开至少一实施例的显示装置的示意图。
具体实施方式
下文将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。其中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区，并且电流能够流过漏电极、沟道区以及源电极。在本公开中，沟道区是指电流主要流过的区域。
在本公开中，为区分晶体管除栅电极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极，另外，将晶体管的栅电极称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，可以包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，可以包括85°以上且95°以下的角度的状态。
在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。
本公开至少一实施例提供一种显示基板，包括：显示区域和非显示区域。非显示区域设置有栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器单元。移位寄存器单元包括：输入子电路和去噪输出子电路。去噪输出子电路与输入子电路、第一组时钟信号线以及第二组时钟信号线连接，输入子电路与第三组时钟信号线连接。第三组时钟信号线、输入子电路、第一组时钟信号线、去噪输出子电路以及第二组时钟信号线沿第一方向依次排布。换言之，在第一方向上，第一组时钟信号线位于输入子电路和去噪输出子电路之间，第二组时钟信号线位于去噪输出子电路远离第一组时钟信号线的一侧，第三组时钟信号线位于输入子电路远离第二组时钟信号线的一侧。
本实施例提供的显示基板，通过将输入子电路、去噪输出子电路以及三组时钟信号线间隔排布，可以提高移位寄存器单元的排版密度，实现窄边框。而且，可以减小时钟信号线上的负载，提高移位寄存器单元的性能。
在一些示例性实施方式中，去噪输出子电路包括：去噪控制单元。第一组时钟信号线包括：第一时钟信号线和第二时钟信号线。去噪控制单元至少包括：第一晶体管、第二晶体管、第一电容和第二电容。第一晶体管的控制极和第一极与第二去噪控制节点连接，第一晶体管的第二极与第一去噪控制节点连接。第二晶体管的控制极与第一时钟信号线连接，第二晶体管的第一极与第一电源线连接，第二晶体管的第二极与第二去噪控制节点连接。第一电容的第一电极与第二去噪控制节点连接，第一电容的第二电极与第二时钟信号线连接。第二电容的第一电极与第一去噪控制节点连接，第二电容的第二电极与第一电源线连接。第一电容与第一晶体管相邻，第二电容与第一晶体管相邻。例如，第一电容和第二电容可以位于第一晶体管的同一侧，或者，第一电容和第二电容可以位于第一晶体管的相对两侧。然而，本实施例对此并不限定。
本示例性实施方式中，通过在移位寄存器单元中设置第一晶体管、第二晶体管、第一电容和第二电容形成电荷泵结构，且将第一电容和第二电容设置为与第一晶体管相邻，可以提高移位寄存器单元的排版密度，实现窄边框。
在一些示例性实施方式中，第一时钟信号线和第二时钟信号线位于输入子电路和去噪控制单元之间，可以最大程度减小第一时钟信号线和第二时钟信号线的负载，有利于减小移位寄存器单元的上升沿和下降沿时长，从而提高移位寄存器单元的性能。
在一些示例性实施方式中，第二晶体管位于第一电容远离第一晶体管的一侧。
在一些示例性实施方式中，第一电容和第二电容位于第一晶体管在第一方向上的相对两侧，第一时钟信号线、第二时钟信号线和第一电源线均沿第二方向延伸。第一方向和第二方向交叉。例如，第一方向可以垂直于第二方向。
在一些示例性实施方式中，第一晶体管的有源层沿第一方向延伸，第二晶体管的有源层沿第二方向延伸。在本示例中，第二晶体管的有源层的延伸方向可以平行于第一时钟信号线和第二时钟信号线的延伸方向，第一晶体管的有源层的延伸方向可以与第一时钟信号线和第二时钟信号线的延伸方向交叉。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一时钟信号线位于第二时钟信号线远离输入子电路的一侧。在本示例中，第一时钟信号线靠近去噪输出子电路，第二时钟信号线靠近输入子电路。然而，本实施例对此并不限定。例如，第二时钟信号线可以位于第一时钟信号线远离输入子电路的一侧。
在一些示例性实施方式中，去噪控制单元还可以包括：第三晶体管和第四晶体管。第三晶体管的控制极与输入子电路的第一输出端连接，第三晶体管的第一极与第二电源线连接，第三晶体管的第二极与第二去噪控制节点连接。第四晶体管的控制极与输入子电路的第一输出端连接，第四晶体管的第一极与第二电源线连接，第四晶体管的第二极与第一去噪控制节点连接。第三晶体管和第四晶体管位于第二晶体管远离第一电容的一侧。例如，第三晶体管和第四晶体管沿第一方向并排设置，第三晶体管和第二晶体管沿第二方向依次设置。然而，本实施例对此并不限定。
在一些示例性实施方式中，第四晶体管的有源层的延伸方向、第三晶体管的有源层的延伸方向和第二晶体管的有源层的延伸方向相互平行。例如，第四晶体管的有源层、第三晶体管的有源层和第二晶体管的有源层均沿第二方向延伸。
在一些示例性实施方式中，第三晶体管的控制极和第四晶体管的控制极可以为一体结构，第三晶体管的有源层和第二晶体管的有源层可以为一体结构。
在一些示例性实施方式中，在垂直于显示基板的方向上，显示基板包括：衬底基板以及设置在衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层。半导体层至少包括：第一晶体管至第四晶体管的有源层。第一导电层至少包括：第一晶体管至第四晶体管的控制极、第一电容的第一子电极和第二电容的第一子电极。第二导电层至少包括：第一电容的第二子电极和第二电容的第二子电极。第三导电层至少包括：第一电容的第三子电极、第二电容的第三子电极、第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线。第四导电层至少包括：第一电容的第四子电极、第二电容的第四子电极、与第一连接线连接的第一时钟信号线、与第二连接线连接的第二时钟信号线、与第三连接线连接的第一电源线。第一电容的第一子电极和第三子电极连接，作为第一电容的第一电极，第一电容的第二子电极和第四子电极连接，作为第一电容的第二电极。第二电容的第一子电极和第三子电极连接，作为第二电容的第一电极，第二电容的第二子电极和第四子电极连接，作为第二电容的第二电极。在本示例性实施方式中，第一电容和第二电容可以采用四叠层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一晶体管的控制极与第一电容的第一子电极为一体结构，第一晶体管的第一极与第一电容的第三子电极为一体结构，第一晶体管的第二极与第二电容的第三子电极为一体结构。
在一些示例性实施方式中，第二电容的第四子电极与第一电源线为一体结构。
在一些示例性实施方式中，去噪输出子电路还包括：输出单元。第二组时钟信号线包括：第五时钟信号线。输出单元至少包括：第五晶体管和第六晶体管。第五晶体管的控制极与第一去噪控制节点连接，第五晶体管的第一极与第一电源线连接，第五晶体管的第二极与第二输出端连接。第六晶体管的控制极与输入子电路连接，第六晶体管的第一极与第五时钟信号线连接，第六晶体管的第二极与第二输出端连接。第五晶体管和第六晶体管位于第四晶体管和第二电容之间。
在一些示例性实施方式中，显示基板上至少设置有第一条第一电源线和第二条第一电源线，第一条第一电源线与去噪输出子电路连接，第二条第一电源线与输入子电路连接。第一条第一电源线位于第二电容远离第一晶体管的一侧，第五时钟信号线位于第一条第一电源线远离第二电容的一侧。
在一些示例性实施方式中，第一晶体管的第一极和控制极连接，第一晶体管的第一极在衬底基板上的正投影与第一晶体管的有源层的沟道区在衬底基板上的正投影没有交叠。本示例性实施方式设置实现第一极和控制极连接的打孔位置避开第一晶体管的有源层的沟道区，防止对第一晶体管的有源层的沟道区产生破坏。
下面通过一些示例对本实施例的方案进行举例说明。
在一些示例性实施方式中，显示基板可以包括：显示区域和非显示区域。例如，非显示区域可以位于显示区域的外围。然而，本实施例对此并不限定。显示区域至少包括规则排布的多个像素单元、沿着第一方向延伸的多条栅线(例如包括：扫描线、复位信号线、发光控制线)、沿着第二方向延伸的多条数据线和电源线。其中，第一方向和第二方向位于同一平面内，且第一方向垂直于第二方向。
在一些示例性实施方式中，显示区域内的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例性实施方式中，子像素的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)方式排列。然而，本实施例对此并不限定。
在一些示例性实施方式中，非显示区域可以设置有时序控制器、数据驱动电路、以及栅极驱动电路。其中，栅极驱动电路可以分别设置在显示区域的相对两侧，例如，显示区域的左侧和右侧；时序控制器和数据驱动电路可以设置在显示区域的一侧，例如显示区域的下侧。然而，本实施例对此并不限定。
在一些示例性实施方式中，数据驱动电路可以通过数据线向子像素提供数据信号。栅极驱动电路可以通过扫描线向子像素提供扫描信号，以及通过复位信号线向子像素提供复位信号，或者通过发光控制线向子像素提供发光控制信号。时序控制器可以向数据驱动电路和栅极驱动电路提供驱动信号。其中，栅极驱动电路、数据驱动电路的动作可以由时序控制器控制。时序控制器可以向数据驱动电路提供指定在子像素应显示灰度的灰度数据。数据驱动电路可以将与子像素的灰度数据对应的电位的数据信号，经由数据线提供给由栅极驱动电路选择出的行的子像素。
在一些示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，栅极驱动电路包括多个级联的移位寄存器单元。例如，第一级移位寄存器单元的输入端可以与初始信号线连接；第n级移位寄存器单元的第一输出端可以与第n+1级移位寄存器单元的输入端连接，给第n+1级移位寄存器单元提供输入信号，n为大于0的整数。移位寄存器单元的第二输出端可以通过扫描线向子像素提供扫描信号，以及通过复位信号线向子像素提供复位信号。例如，移位寄存器单元的第二输出端提供的输出信号可以配置为控制像素电路中的P型晶体管(例如，低温多晶硅薄膜晶体管)或者N型晶体管(例如，氧化物薄膜晶体管)的开启。然而，本实施例对此并不限定。
图1为本公开至少一实施例的移位寄存器单元的等效电路图。本示例性实施例提供的移位寄存器单元可以配置为通过扫描线向子像素提供扫描信号，以及通过复位信号线向子像素提供复位信号。如图1所示，本示例性实施例提供的移位寄存器单元包括：输入子电路100、去噪输出子电路。去噪输出子电路包括去噪控制单元201以及输出单元202。去噪控制单元201与第一输出端Gp、第一时钟信号线CK1、第二时钟信号线CB1、第一电源线VGL、第二电源线VGH、第一去噪控制节点PD1连接。去噪控制单元201配置为在第一时钟信号线CK1的控制下，将第一电源线VGL的电荷整流至第一去噪控制节点PD1，使第一去噪控制节点PD1的电压保持为令输出单元202的去噪子单元开启的电压；以及在第一输出端Gp的控制下，将第二电源线VGH的信号传输至第一去噪控制节点PD1，使得第一去噪控制节点PD1的电压保持为令输出单元202的去噪子单元关闭的电压。
输入子电路100与第三时钟信号线CK2、第四时钟信号线CB2、输入端INPUT、第一电源线VGL、第二电源线VGH、第一输出端Gp和输出单元202连接。输入子电路100配置为在第三时钟信号线CK2的控制下，写入输入端INPUT的信号，以及在第一电源线VGL的控制下，根据所写入的信号，向输出单元202传输开启信号。
输出单元202与第五时钟信号线CB3、第一电源线VGL、第一去噪控制节点PD1、第二输出端Gout以及输入子电路100连接。输出单元202配置为在输入子电路100所传输的开启信号的控制下，将第五时钟信号线CB3的信号传输至第二输出端Gout，以及在第一去噪控制节点PD1的控制下，将第一电源线VGL的信号传输至第二输出端Gout。
在本示例性实施方式中，第一组时钟信号线包括：第一时钟信号线CK1和第二时钟信号线CB1，第二组时钟信号线包括：第五时钟信号线CB3，第三组时钟信号线包括：第三时钟信号线CK2和第四时钟信号线CB2。
本示例性实施方式中，通过设置去噪控制单元，可以实现对移位存储器单元的第二输出端持续去噪，从而提高显示稳定性。
在一些示例性实施方式中，如图1所示，去噪控制单元201包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第一电容C1和第二电容C2。第一晶体管T1的控制极和第一极均与第二去噪控制节点PD2连接，第一晶体管T1的第二极与第一去噪控制节点PD1连接。第二晶体管T2的控制极与第一时钟信号线CK1连接，第二晶体管T2的第一极与第一电源线VGL连接，第二晶体管T2的第二极与第二去噪控制节点PD2连接。第一电容C1的第一电极与第二去噪控制节点PD2连接，第一电容C1的第二电极与第二时钟信号线CB1连接。第二电容C2的第一电极与第一去噪控制节点PD1连接，第二电容C2的第二电极与第一电源线VGL连接。第三晶体管T3的控制极与第一输出端Gp连接，第三晶体管T3的第一极与第二电源线VGH连接，第三晶体管T3的第二极与第二去噪控制节点PD2连接。第四晶体管T4的控制极与第一输出端Gp连接，第四晶体管T4的第一极与第二电源线VGH连接，第四晶体管T4的第二极与第一去噪控制节点PD1连接。在本示例性实施方式中，由第一晶体管T1、第二晶体管T2、第一电容C1和第二电容C2形成电荷泵结构，利用电荷泵结构对电压的调节作用，使得第一去噪控制节点PD1的电位被稳定在能够令输出单元202的去噪子单元开启的电位，从而保证去噪子单元在一行栅线的驱动过程中的保持阶段持续开启，从而持续为第二输出端Gout去噪。
在一些示例性实施方式中，如图1所示，输出单元202包括：输出子单元和去噪子单元。去噪子单元包括第五晶体管T5，输出子单元包括第六晶体管T6。第五晶体管T5的控制极与第一去噪控制节点PD1连接，第五晶体管T5的第一极与第一电源线VGL连接，第五晶体管T5的第二极与第二输出端Gout连接。第六晶体管T6的控制极与输入子电路100的第三节点N3连接，第六晶体管T6的第一极与第五时钟信号线CB3连接，第六晶体管T6的第二极与第二输出端Gout连接。
在一些示例性实施方式中，如图1所示，输入子电路100包括：第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。第七晶体管T7的控制极与第三时钟信号线CK2连接，第七晶体管T7的第一极与输入端INPUT连接，第七晶体管T7的第二极与第一节点N1连接。第八晶体管T8的控制极与第一节点N1连接，第八晶体管T8的第一极与第三时钟信号线CK2连接，第八晶体管T8的第二极与第二节点N2连接。第九晶体管T9的控制极与第三时钟信号线CK2连接，第九晶体管T9的第一极与第一电源线VGL连接，第九晶体管T9的第二极与第二节点N2连接。第十晶体管T10的控制极与第二节点N2连接，第十晶体管T10的第一极与第二电源线VGH连接，第十晶体管T10的第二极与第一输出端Gp连接。第十一晶体管T11的控制极与第三节点N3连接，第十一晶体管T11的第一极与第四时钟信号线CB2连接，第十一晶体管T11的第二极与第一输出端Gp连接。第十二晶体管T12的控制极与第二节点N2连接，第十二晶体管T12的第一极与第二电源线VGH连接，第十二晶体管T12的第二极与第四节点N4连接。第十三晶体管T13的控制极与第四时钟信号线CB2连接，第十三晶体管T13的第一极与第四节点N4连接，第十三晶体管T13的第二极与第一节点N1连接。第十四晶体管T14的控制极与第一电源线VGL连接，第十四晶体管T14的第一极与第一节点N1连接，第十四晶体管T14的第二极与第三节点N3连接。第三电容C3的第一电极与第二节点N2连接，第三电容C3的第二电极与第二电源线VGH连接。第四电容C4的第一电极与第三节点N3连接，第四电容C4的第二电极与第一输出端Gp连接。
在本示例性实施方式中，第一去噪控制节点PD1、第二去噪控制节点PD2、第一输出端Gp、第一节点N1、第二节点N2、第三节点N3和第四节点N4，并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。换言之，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在本示例性实施方式中，图1中示出了输入子电路、输出单元和去噪控制单元的一种示例性结构。本领域技术人员容易理解输入子电路、输出单元和去噪控制单元的实现方式不限于此，只要能实现其功能即可。
下面通过移位寄存器单元的工作过程进一步说明本公开实施例的技术方案。下面是以第一级移位寄存器单元的工作过程为例进行说明的，第一级移位寄存器单元的输入端INPUT与初始信号线STV连接。图2为图1所示的移位寄存器单元的工作时序图。如图1和图2所示，一行栅线的驱动过程包括输入阶段P1、输出阶段P2和保持阶段P3。在输入阶段P1，输入子电路100在第三时钟信号线CK1的控制下，写入输入端INPUT的信号。在输出阶段P2，输入子电路100在第一电源线VGL的控制下，根据所写入的信号，向输出单元202传输开启信号，输出单元202在该开启信号的控制下，将第五时钟信号线CB3的信号传输至第二输出端Gout，以对与第二输出端Gout连接的栅线进行扫描。在保持阶段P3，去噪控制单元201在第一时钟信号线CK1的控制下，将第一电源线VGL的电压传输至第一去噪控制节点PD1，使第一去噪控制节点PD1的电压保持为令输出单元202的去噪子单元开启的电压，去噪子单元在第一去噪控制节点PD1的控制下持续开启，对第二输出端Gout去噪。
在本示例性实施方式中，在一个帧周期内的一行栅线的驱动过程中，在移位寄存器单元通过第二输出端输出扫描信号之后，移位寄存器单元在保持阶段向其所连接的栅线输出非工作电压，以保证该栅线所连接的子像素关闭。
下面以移位寄存器单元中的晶体管均为P型晶体管、第一电源线VGL传输的电压为低电平电压，第二电源线VGH提供的电压为高电平电压为例进行说明。
本示例性实施例提供的移位寄存器单元在一行栅线的驱动过程至少包括以下阶段。
在输入阶段P1，输入端INPUT提供低电平信号，第一时钟信号线CK1提供低电平信号，第二时钟信号线CB1提供高电平信号，第三时钟信号线CK2提供低电平信号，第四时钟信号线CB2提供高电平信号，第五时钟信号线CB3提供低电平信号。
在本阶段中，第七晶体管T7在第三时钟信号线CK2的低电平信号的控制下导通，输入端INPUT提供低电平信号至第一节点N1；第八晶体管T8在第一节点N1的低电平电压的控制下导通；第九晶体管T9在第三时钟信号线CK2的低电平信号的控制下导通，第二节点N2的电压为低电平电压。
第十晶体管T10在第二节点N2的低电平电压的控制下导通，第二电源线VGH的高电平电压经过第十晶体管T10传输至第一输出端Gp。第十四晶体管T14在第一电源线VGL的控制下导通，将第一节点N1的低电平电压传输至第三节点N3以及第十一晶体管T11，第十一晶体管T11导通，第十一晶体管T11将第四时钟信号线CB2的高电平信号传输至第一输出端Gp，第一输出端Gp的电压为高电平电压。
第四电容C4充电，第四电容C4的与第三节点N3连接的第一电极的电压为低电平电压，与第十一晶体管T11连接的第二电极的电压为高电平电压，实现对输入端INPUT所传输信号的写入。
第三晶体管T3和第四晶体管T4在第一输出端Gp的高电平电压的控制下均断开。第二晶体管T2在第一时钟信号线CK1输出的低电平信号的控制下导通，第二去噪控制节点PD2的电压为低电平电压，第一晶体管T1在第二去噪控制节点PD2的低电平电压的控制下导通，第一去噪控制节点PD1的电压为低电平电压，第五晶体管T5导通，第二输出端Gout的电压为低电平电压，实现对第二输出端Gout的去噪。
第十二晶体管T12在第二节点N2的低电平电压的控制下导通，第十二晶体管T12将其第一极连接的第二电源线VGH的高电平电压传输至第四节点N4，第十三晶体管T13在第四时钟信号线CB2的高电平信号的控制下断开，从而第四节点N4的电压为高电平电压。
第六晶体管T6在第三节点N3的低电平电压的控制下导通，第五时钟信号线CB3输出的低电平电压经过第六晶体管T6传输至第二输出端Gout，使得第二输出端Gout输出低电平电压，不输出扫描信号。
在输出阶段P2，输入端INPUT提供高电平信号，第一时钟信号线CK1提供高电平信号，第二时钟信号线CB1提供低电平信号，第三时钟信号线CK2提供高电平信号，第四时钟信号线CB2提供低电平信号，第五时钟信号线CB3提供高电平信号。
在本阶段中，第七晶体管T7在第三时钟信号线CK2的高电平信号的控制下断开，第一节点N1的电压仍为低电平电压；第八晶体管T8在第一节点N1的低电平电压的控制下导通，第三时钟信号线CK2的高电平信号经过第八晶体管T8传输至第二节点N2；第九晶体管T9在第三时钟信号线CK2的高电平信号的控制下断开，第二节点N2的电压为高电平电压。
第十晶体管T10在第二节点N2的高电平电压的控制下断开。第十四晶体管T14在第一电源线VGL的控制下导通，将第一节点N1的低电平电压传输至第三节点N3以及第十一晶体管T11，第十一晶体管T11导通，第十一晶体管T11将第四时钟信号线CB2的低电平信号传输至第一输出端Gp，第一输出端Gp的电压为低电平电压。
第四电容C4的与第十一晶体管T11连接的第二电极的电压为低电平电压，第四电容C4的与第十一晶体管T11连接的第二电极的电压由输入阶段P1的高电平电压下降为低电平电压。由于第四电容C4的电容自举效应，与第四电容C4的第一电极连接的第三节点N3的电压被进一步拉低。
第六晶体管T6在第三节点N3的低电平电压的控制下导通，第五时钟信号线CB3输出的高电平电压经过第六晶体管T6传输至第二输出端Gout，使得第二输出端Gout输出扫描信号，实现对栅线的扫描。
第三晶体管T3和第四晶体管T4在第一输出端Gp的低电平电压的控制下均导通，第二电源线VGH的信号经过第三晶体管T3传输至第二去噪控制节点PD2，经过第四晶体管T4传输至第一去噪控制节点PD1。第二去噪控制节点PD2和第一去噪控制节点PD1的电压均为高电平电压，第五晶体管T5断开，不影响第二输出端Gout输出扫描信号。第二晶体管T2在第一时钟信号线CK1输出的高电平信号的控制下断开，第一晶体管T1在第二去噪控制节点PD2的高电平电压的控制下断开。
第十二晶体管T12在第二节点N2的高电平电压的控制下断开，第十三晶体管T13在第四时钟信号线CB2的低电平信号的控制下导通，第四节点N4的电压等于第一节点N1的电压，即为低电平电压。
在保持阶段P3的第一保持时段P31，输入端INPUT输入高电平信号，第一时钟信号线CK1提供低电平信号，第二时钟信号线CB1提供高电平信号，第三时钟信号线CK2提供低电平信号，第四时钟信号线CB2提供高电平信号，第五时钟信号线CB3提供低电平信号。
在本阶段中，第七晶体管T7在第三时钟信号线CK2的低电平信号的控制下导通，输入端INPUT的高电平信号经过第七晶体管T7传输至第一节点N1，使第一节点N1的电压变为高电平电压；第八晶体管T8在第一节点N1的高电平电压的控制下断开；第九晶体管T9在第三时钟信号线CK2的低电平信号的控制下导通，第一电源线VGL的低电平信号经过第九晶体管T9传输至第二节点N2，使第二节点N2的电压为低电平电压。
第十晶体管T10在第二节点N2的低电平电压的控制下导通，第二电源线VGH的高电平电压经过第十晶体管T10传输至第一输出端Gp；第十四晶体管T14在第一电源线VGL的控制下导通，将第一节点N1的高电平电压传输至第三节点N3以及第十一晶体管T11，第十一晶体管T11断开，第一输出端Gp的电压为高电平电压。
第三晶体管T3和第四晶体管T4在第一输出端Gp的高电平电压的控制下均断开。第二晶体管T2在第一时钟信号线CK1输出的低电平信号的控制下导通，则第二去噪控制节点PD2的电压为低电平电压。第一电容C1的与第二去噪控制节点PD2连接的第一电极的电压为低电平电压，第一电容C1的与第二时钟信号线CB1连接的第二电极的电压为第二时钟信号线CB2的高电平信号的电压。第一晶体管T1在第二去噪控制节点PD2的低电平电压的控制下导通，第一去噪控制节点PD1的电压为低电平电压，第五晶体管T5导通，第二输出端Gout的电压为低电平电压，实现对第二输出端Gout的去噪。
第十二晶体管T12在第二节点N2的低电平电压的控制下导通，第十二晶体管T12将其第一极连接的第二电源线VGH的高电平电压传输至第四节点N4，第十三晶体管T13在第四时钟信号线CB2的高电平信号的控制下断开，第四节点N4的电压为高电平电压。
第六晶体管T6在第三节点N3的高电平电压的控制下断开。
在保持阶段P3的第二保持时段P32，输入端INPUT输入高电平信号，第一时钟信号线CK1提供高电平信号，第二时钟信号线CB1提供低电平信号，第三时钟信号CK2提供高电平信号，第四时钟信号线CB2提供低电平信号，第五时钟信号线CB3提供高电平信号。
第七晶体管T7在第三时钟信号线CK2的高电平信号的控制下断开，第一节点N1的电压仍为高电平电压；第八晶体管T8在第一节点N1的高电平电压的控制下仍断开；第九晶体管T9在第三时钟信号线CK2的高电平信号的控制下断开，第二节点N2的电压仍为低电平电压。
第十晶体管T10在第二节点N2的低电平电压的控制下导通，第二电源线VGH的高电平电压经过第十晶体管T10传输至第一输出端Gp；第十四晶体管T14在第一电源线VGL的控制下导通，将第一节点N1的高电平电压传输至第三节点N3以及第十一晶体管T11，第十一晶体管T11断开，第一输出端Gp的电压为高电平电压。
第三晶体管T3和第四晶体管T4在第一输出端Gp的高电平电压的控制下均断开。第二晶体管T2在第一时钟信号线CK1输出的高电平信号的控制下断开，第二去噪控制节点PD2处于浮空状态。第一电容C1的与第二时钟信号线CB1连接的第二电极的电压由第一保持阶段P31的高电平电压下降为第二时钟信号线CB1提供的低电平电压。由于第一电容C1的耦合作用，第二去噪控制节点PD2的电压发生偏移。由于第一去噪控制节点PD1的电压为低电平电压，第一晶体管T1导通，约一半的电荷由第一去噪控制节点PD1流入第二去噪控制节点PD2。即第一去噪控制节点PD1和第二去噪控制节点PD2进行电压均分。
在此之后，由于第一时钟信号线CK1和第二时钟信号线CB1的信号交替为高电平信号和低电平信号，即在保持阶段P3，第一保持时段P31和第二保持时段P32交替进行，因此第一去噪控制节点PD1和第二去噪控制节点PD2进行多次耦合，电压进行多次平均，使得第一去噪控制节点PD1的电压稳定在某一电压附近，使得第五晶体管T5在保持阶段P3持续开启，对第二输出端Gout进行持续去噪。
在第二保持时段P32，第十二晶体管T12在第二节点N2的低电平电压的控制下导通，第十二晶体管T12将其第一极连接的第二电源线VGH的高电平电压传输至第四节点N4，第十三晶体管T13在第四时钟信号线CB2的低电平信号的控制下导通，第四节点N4的电压为高电平电压。通过第十三晶体管T13和第十二晶体管T12共同控制第二电源线VGH对第一节点N1充电，保持第一节点N1为高电平电压，保证第十一晶体管T11处于断开状态。
第六晶体管T6在第三节点N3的高电平电压的控制下断开。
本示例性实施例通过在保持阶段对第二输出端Gout进行持续去噪，可以保持显示画面的稳定，并提升显示效果。
图3为本公开至少一实施例的移位寄存器单元的俯视图。图4为图3中沿P-P方向的剖面示意图。图5为图3中沿Q-Q方向的剖面示意图。本示例性实施例的移位寄存器单元的等效电路图如图1所示。在本示例性实施方式中，以移位寄存器单元中的晶体管为P型晶体管，且为低温多晶硅薄膜晶体管为例进行说明。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图3所示，在平行于显示基板的平面内，第三组时钟信号线、输入子电路、第一组时钟信号线、去噪输出子电路以及第二组时钟信号线沿第一方向X依次排布。第一组时钟信号线包括：第一时钟信号线CK1和第二时钟信号线CB1，第二组时钟信号线包括：第五时钟信号线CB3，第三组时钟信号线包括：第三时钟信号线CK2和第四时钟信号线CB2。第一时钟信号线CK1和第二时钟信号线CB1位于输入子电路和去噪输出子电路之间，可以最大程度减小第一时钟信号线CK1和第二时钟信号线CB1上的负载，有利于减小移位寄存器单元的上升沿下降沿时长，从而提高移位寄存器单元的性能。
在一些示例性实施方式中，如图3所示，通过两条第一电源线VGL1和VGL2提供低电平信号，其中，第一电源线VGL1(对应上述的第一条第一电源线)配置为给去噪输出子电路提供低电平信号，第一电源线VGL2(对应上述的第二条第一电源线)配置为给输入子电路提供低电平信号。第一电源线VGL1和第五时钟信号线CB3位于去噪输出子电路远离输入子电路的一侧。第一电源线VGL2位于输入子电路的第三电容C3和第四电容C4之间。例如，第五时钟信号线CB3可以位于第一电源线VGL1远离去噪输出子电路的一侧。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图3所示，第三时钟信号线CK2、第四时钟信号线CB2和第二电源线VGH位于输入子电路远离去噪输出子电路的一侧。例如，第三时钟信号线CK2位于第二电源线VGH远离输入子电路的一侧，第四时钟信号线CB2位于第三时钟信号线CK2远离第二电源线VGH的一侧。然而，本实施例对此并不限定。例如，第三时钟信号线CK2可以位于第四时钟信号线CB2远离第二电源线VGH的一侧。
在一些示例性实施方式中，如图3所示，第一时钟信号线CK1、第二时钟信号线CB1、第三时钟信号线CK2、第四时钟信号线CB2、第五时钟信号线CB3、第二电源线VGH、第一电源线VGL1和VGL2均沿第二方向Y延伸。输入端INPUT和第二输出端Gout沿第一方向X延伸。第一方向X和第二方向Y交叉，例如相互垂直。
在一些示例性实施方式中，如图3所示，在平行于显示基板的平面内，第一电容C1和第二电容C2均与第一晶体管T1相邻。第一电容C1和第二电容C2位于第一晶体管T1的相对两侧，例如，位于第一晶体管T1在第一方向X上的相对两侧。然而，本实施例对此并不限定。例如，第一电容C1和第二电容C2可以位于第一晶体管T1的同一侧。在一些示例中，第二晶体管T2位于第一电容C1远离第一晶体管T1的一侧。在本示例性实施方式中，通过将第一电容C1和第二电容C2设置为与第一晶体管T1相邻，可以提高移位寄存器单元的排版密度，有利于实现窄边框。
在一些示例性实施方式中，如图3所示，在平行于显示基板的平面内，第三晶体管T3和第四晶体管T4位于第二晶体管T2远离第一电容C1的一侧。第三晶体管T3和第四晶体管T4在第二方向Y上与第二晶体管T2相邻。第三晶体管T3位于第四晶体管T4靠近第一时钟信号线CK1的一侧。第五晶体管T5和第六晶体管T6位于第四晶体管T4和第二电容C2之间。
在一些示例性实施方式中，如图3所示，在平行于显示基板的平面内，第三电容C3位于第十二晶体管T12和第一电源线VGL2之间。第十晶体管T10、第十一晶体管T11以及第十四晶体管T14位于第一电源线VGL2和第四电容C4之间。第七晶体管T7、第八晶体管T8和第九晶体管T9位于第二电源线VGH和第一电源线VGL2之间。第十二晶体管T12和第十三晶体管T13位于第二电源线VGH和第三电容C3之间。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图3至图5所示，在垂直于显示基板的平面内，显示基板的非显示区域可以包括：衬底基板10、依次设置在衬底基板10上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。其中，第一绝缘层11设置在衬底基板10和半导体层之间。第二绝缘层12设置在第一导电层和半导体层之间。第三绝缘层13设置在第一导电层和第二导电层之间。第四绝缘层14设置在第二导电层和第三导电层之间。第五绝缘层15和第六绝缘层16设置在第三导电层和第四导电层之间。第五绝缘层15位于第六绝缘层16靠近衬底基板10的一侧。在一些示例中，第一绝缘层11至第五绝缘层15为无机绝缘层，第六绝缘层16为有机绝缘层。然而，本实施例对此并不限定。
图6A为本公开至少一实施例的形成半导体层后的移位寄存器单元的俯视图。如图3至图6A所示，非显示区域的半导体层至少包括：第一晶体管T1的有源层110、第二晶体管T2的有源层120、第三晶体管T3的有源层130、第四晶体管T4的有源层140、第五晶体管T5的有源层150、第六晶体管T6的有源层160、第七晶体管T7的有源层170、第八晶体管T8的有源层180、第九晶体管T9的有源层190、第十晶体管T10的有源层200、第十一晶体管T11的有源层210、第十二晶体管T12的有源层220、第十三晶体管T13的有源层230和第十四晶体管T14的有源层240。
在一些示例性实施方式中，在第一方向X上，第四晶体管T4的有源层140位于第三晶体管T3的有源层130和第六晶体管T6的有源层160之间；第八晶体管T8的有源层180位于第七晶体管T7的有源层170和第九晶体管T9的有源层190之间；第十四晶体管T14的有源层240位于第九晶体管T9的有源层190和第十一晶体管T11的有源层210之间。在第二方向Y上，第一晶体管T1的有源层110位于第五晶体管T5的有源层150的一侧。
在一些示例性实施方式中，第一晶体管T1的有源层110沿第一方向X延伸，第二晶体管T2的有源层120至第十四晶体管T14的有源层240均沿第二方向Y延伸。然而，本实施例对此并不限定。
在一些示例性实施方式中，第二晶体管T2的有源层120和第三晶体管T3的有源层130可以为一体结构。第五晶体管T5的有源层150和第六晶体管T6的有源层160可以为一体结构，例如可以呈矩形。第七晶体管T7的有源层170、第十二晶体管T12的有源层220和第十三晶体管T13的有源层230可以为一体结构。第十晶体管T10的有源层200和第十一晶体管T11的有源层210可以为一体结构，例如可以呈矩形。然而，本实施例对此并不限定。
在一些示例性实施方式中，半导体层的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。多个掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。
在一些示例性实施方式中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。例如，第二晶体管T2的源电极可以与有源层120的沟道区120a的周边、掺杂有杂质的第一掺杂区120b对应，第二晶体管T2的漏电极可以与有源层120的沟道区120a的周边、掺杂有杂质的第二掺杂区120c对应。另外，晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
图6B为本公开至少一实施例的形成第一导电层后的移位寄存器单元的俯视图。如图3至图6B所示，第一导电层可以包括：第一晶体管T1的控制极111a和111b、第二晶体管T2的控制极121、第三晶体管T3的控制极131a和131b、第四晶体管T4的控制极141a和141b、第五晶体管T5的控制极151、第六晶体管T6的控制极161a和161b、第七晶体管T7的控制极171a和171b、第八晶体管T8的控制极181、第九晶体管T9的控制极191、第十晶体管T10的控制极201、第十一晶体管T11的控制极211a、211b和211c、第十二晶体管T12的控制极221a和221b、第十三晶体管T13的控制极231、第十四晶体管T14的控制极241a和241b、第一电容C1的第一子电极251、第二电容C2的第一子电极261、第三电容C3的第一子电极271、第四电容C4的第一子电极281、第一连接电极301、以及第二连接电极302。
在一些示例性实施方式中，第一晶体管T1的控制极111a和111b、以及第一电容C1的第一子电极251可以为一体结构。第二电容C2的第一子电极261以及第五晶体管T5的控制极251可以为一体结构。第六晶体管T6的控制极161a和161b可以为一体结构。第三晶体管T3的控制极131a和131b、第四晶体管T4的控制141a和141b以及第四电容C4的第一子电极281可以为一体结构。第七晶体管T7的控制极171a和171b、以及第九晶体管T9的控制极191可以为一体结构。第十二晶体管T12的控制极221a和221b、第三电容C3的第一子电极271以及第十晶体管T10的控制极201可以为一体结构。第十一晶体管T11的控制极211a、211b和221c为一体结构。第十四晶体管T14的控制极241a和241b可以为一体结构。
在本示例性实施方式中，第一晶体管T1、第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第十二晶体管T12以及第十四晶体管T14可以为双栅晶体管，第十一晶体管T11可以为三栅晶体管，以防止和减少漏电流的发生。然而，本实施例对此并不限定。
图6C为本公开至少一实施例的形成第二导电层后的移位寄存器单元的俯视图。如图3至图6C所示，第二导电层可以包括：输入端INPUT、第二输出端Gout、第一电容C1的第二子电极252、第二电容C2的第二子电极262、第三电容C3的第二子电极272以及第四电容C4的第二子电极282。其中，第一电容C1的第二子电极252与第一子电极251存在交叠。第二电容C2的第二子电极262与第一子电极261存在交叠。第三电容C3的第二子电极272与第一子电极271存在交叠。第四电容C4的第二子电极282与第一子电极281存在交叠。
在一些示例性实施方式中，输入端INPUT位于第四电容C4、第二电容C2和第一电容C1的相同侧，且输入端INPUT沿第一方向X延伸。第二输出端Gout位于第二电容C2远离输入端INPUT的一侧，且第二输出端Gout沿第一方向X延伸。然而，本实施例对此并不限定。
图6D为本公开至少一实施例在第四绝缘层形成第一过孔后的移位寄存器单元的俯视图。如图3至图6D所示，第四绝缘层14上形成有多个第一过孔F1至F12。多个第一过孔F1至F12内的第四绝缘层14被刻蚀掉，暴露出第二导电层的表面。
图6E为本公开至少一实施例在第四绝缘层形成第二过孔和第三过孔后的移位寄存器单元的俯视图。如图3至图6E所示，第四绝缘层14上形成有多个第二过孔V1至V20以及多个第三过孔D1至D25。多个第二过孔V1至V20内的第四绝缘层14和第三绝缘层13被刻蚀掉，暴露出第一导电层的表面。多个第三过孔D1至D25内的第四绝缘层14、第三绝缘层13和第二绝缘层12被刻蚀掉，暴露出半导体层的表面。
图6F为本公开至少一实施例的形成第三导电层后的移位寄存器单元的俯视图。如图3至图6F所示，第三导电层可以包括：第一连接线501、第二连接线502、第三连接线503、第四连接线504、第五连接线505、第六连接线506、第七连接线507、第八连接线508、第一电容C1的第三子电极253、第二电容C2的第三子电极263、第三电容C3的第三子电极273、第四电容C4的第三子电极283、第一晶体管T1的第一极112和第二极113、第二晶体管T2的第一极122和第二极123、第三晶体管T3的第一极132和第二极133、第四晶体管T4的第一极142和第二极143、第五晶体管T5的第一极152和第二极153、第六晶体管T6的第一极162和第二极163、第七晶体管T7的第一极172和第二极173、第八晶体管T8的第一极182和第二极183、第九晶体管T9的第一极192和第二极193、第十晶体管T10的第一极202和第二极203、第十一晶体管T11的第一极212a、212b和第二极213、第十二晶体管T12的第一极222、第十三晶体管T13的第二极233、第十四晶体管T14的第一极242和第二极243、第三连接电极303、第四连接电极304、第五连接电极305、以及第六连接电极306。
在一些示例性实施方式中，第一电容C1的第三子电极253与第二子电极252和第一子电极251均存在交叠。第二电容C2的第三子电极263与第二子电极262和第一子电极261均存在交叠。第三电容C3的第三子电极273与第二子电极272和第一子电极271均存在交叠。第四电容C4的第三子电极283与第二子电极282和第一子电极281均存在交叠。
图6G为本公开至少一实施例的形成第六绝缘层后的移位寄存器单元的俯视图。如图3至图6G所示，第六绝缘层16上形成有多个凹槽L1至L11。多个凹槽L1至L11内的第六绝缘层16被刻蚀掉，暴露出第五绝缘层15的表面。第五绝缘层15上形成有多个第四过孔K1至K13。多个第四过孔K1至K13内的第五绝缘层15被刻蚀掉，暴露出第三导电层的表面。
图6H为本公开至少一实施例的形成第四导电层后的移位寄存器单元的俯视图。如图3至图6H所示，第四导电层可以包括：第一时钟信号线CK1、第二时钟信号线CB1、第三时钟信号线CK2、第四时钟信号线CB2、第五时钟信号线CB3、第一电源线VGL1和VGL2、第二电源线VGH、第一电容C1的第四子电极254、第二电容C2的第四子电极264、第三电容C3的第四子电极274、以及第四电容C4的第四子电极284。
在一些示例性实施方式中，第一电容C1的第四子电极254与第一子电极251、第二子电极252和第三子电极253均存在交叠。第二电容C2的第四子电极264与第一子电极261、第二子电极262和第三子电极263均存在交叠。第三电容C3的第四子电极274与第一子电极271、第二子电极272和第三子电极273均存在交叠。第四电容C4的第四子电极284与第一子电极281、第二子电极282和第三子电极283均存在交叠。
在一些示例性实施方式中，第一晶体管T1包括：有源层110、控制极111a和111b、第一极112和第二极113。第一晶体管T1的有源层110包括：沟道区110a1、110a2和110a3、第一掺杂区110b以及第二掺杂区110c。第一晶体管T1的控制极111a和111b、第一电容C1的第一子电极251可以为一体结构。第一晶体管T1的第一极112可以通过贯穿第四绝缘层14、第三绝缘层13和第二绝缘层12的第三过孔D1连接至第一晶体管T1的有源层110的第一掺杂区110b。第一晶体管T1的第一极112还可以通过贯穿第四绝缘层14和第三绝缘层13的两个并排设置的第二过孔V1与第一电容C1的第一子电极251连接。第一晶体管T1的第一极112在衬底基板10上的正投影与第一晶体管T1的有源层110的沟道区110a1、110a2和110a3在衬底基板10上的正投影没有交叠，可以保护第一晶体管T1的沟道区，防止打孔位置破坏沟道区。第一晶体管T1的第一极112与第一电容C1的第三子电极253可以为一体结构。第一电容C1的第三子电极253可以通过第二过孔V1实现与第一子电极251的电连接。第一电容C1的第三子电极253和第一子电极251电连接，作为第一电容C1的第一电极。第一晶体管T1的第二极113可以通过贯穿第四绝缘层14、第三绝缘层13和第二绝缘层12的第三过孔D2连接至第一晶体管T1的有源层110的第二掺杂区110c。第一晶体管T1的第二极113与第二电容C2的第三子电极263可以为一体结构。
在本公开实施例中，“并排设置”可以表示沿第一方向X依次设置，“竖排设置”可以表示沿第二方向Y依次设置。
在一些示例性实施方式中，第一电容C1可以包括：第一子电极251、第二子电极252、第三子电极253和第四子电极254。第三子电极253通过两个第二过孔V1与第一子电极251连接。第四子电极254通过凹槽L1和第四过孔K1与第四连接电极304连接，第四连接电极304通过第一过孔F3与第二子电极252连接。第二子电极252通过两个竖排设置的第一过孔F4与第二连接线502连接。第二连接线502通过凹槽L3和多个竖排设置的第四过孔K5(例如，六个竖排设置的第四过孔K5)与第二时钟信号线CB1连接。第一子电极251和第三子电极253电连接，作为第一电容C1的第一电极；第二子电极252和第四子电极254电连接，作为第一电容C1的第二电极。
在一些示例性实施方式中，第二电容C2可以包括：第一子电极261、第二子电极262、第三子电极263和第四子电极264。第三子电极263通过第二过孔V2与第一子电极261连接。第四子电极264通过凹槽L2和第四过孔K2与第五晶体管T5的第一极152连接，第五晶体管T5的第一极152通过第一过孔F1与第二子电极262连接。第二子电极262还通过竖排设置的两个第一过孔F2与第三连接线503连接。第三连接线503通过凹槽L2和多个竖排设置的第四过孔K3与第一电源线VGL1连接。第四子电极264与第一电源线VGL1可以为一体结构。第一子电极261和第三子电极263电连接，作为第二电容C2的第一电极；第二子电极262和第四子电极264电连接，作为第二电容C2的第二电极。
在一些示例性实施方式中，第二晶体管T2可以包括：有源层120、控制极121、第一极122和第二极123。第二晶体管T2的有源层120包括：沟道区120a、第一掺杂区120b以及第二掺杂区120c。第二晶体管T2的控制极121通过两个竖排设置的第二过孔V4与第一连接线501连接。第一连接线501通过凹槽L4和多个竖排设置的第四过孔K6(例如，六个竖排设置的第四过孔K6)与第一时钟信号线CK1连接。第二晶体管T2的第一极122通过第三过孔D3与第二晶体管T2的有源层120的第一掺杂区120b连接。第二晶体管T2的第二极123通过三个竖排设置的第三过孔D4与第二晶体管T2的有源层120的第二掺杂区120c连接，并通过第二过孔V3与第一电容C1的第一子电极251连接。第二晶体管T2的第一极122与第五晶体管T5的第一极152可以为一体结构。第二晶体管T2的第二极123与第三晶体管T3的第二极133可以为一体结构。
在一些示例性实施方式中，第三晶体管T3可以包括：有源层130、控制极131a和131b、第一极132和第二极133。第三晶体管T3的有源层130包括：沟道区130a1、130a2和130a3、第一掺杂区130b、第二掺杂区130c。第三晶体管T3的有源层130和第二晶体管T2的有源层120为一体结构，第三晶体管T3的第二掺杂区130c和第二晶体管T2的第二掺杂区120c连接。第三晶体管T3的第一极132通过第三过孔D5与第三晶体管T3的有源层130的第一掺杂区130b连接，并通过第二过孔V9与第二连接电极302连接。第三晶体管T3的第一极132和第四晶体管T4的第一极142可以为一体结构。
在一些示例性实施方式中，第四晶体管T4可以包括：有源层140、控制极141a和141b、第一极142和第二极143。第四晶体管T4的有源层140包括：沟道区140a1、140a2和140a3、第一掺杂区140b、第二掺杂区140c。第四晶体管T4的第一极142通过第三过孔D7与第四晶体管T4的有源层140的第一掺杂区140b连接。第四晶体管T4的第二极143通过第三过孔D6与第四晶体管T4的第二掺杂区140c连接，并通过第二过孔V5与第五晶体管T5的控制极151连接。
在一些示例性实施方式中，第五晶体管T5可以包括：有源层150、控制极151、第一极152和第二极153。第五晶体管T5的有源层150包括：沟道区150a、第一掺杂区150b和第二掺杂区150c。第五晶体管T5的有源层150和第六晶体管T6的有源层160为一体结构，第五晶体管T5的第二掺杂区150c与第六晶体管T6的第三掺杂区160d连接。第五晶体管T5的第一极152通过并排设置的多个第三过孔D8(例如，并排设置的八个第三过孔D8)与第五晶体管T5的有源层150的第一掺杂区150b连接，并通过第一过孔F1与第二电容C2的第二子电极262连接。第五晶体管T5的第二极153通过并排设置的多个第三过孔D9(例如，并排设置的八个第三过孔D9)与第五晶体管T5的有源层150的第二掺杂区150c连接。第五晶体管T5的第一极152与第二晶体管T2的第一极122可以为一体结构。第五晶体管T5的第二极153和第六晶体管T6的第二极163可以为一体结构。
在一些示例性实施方式中，第六晶体管T6可以包括：有源层160、控制极161a和161b、第一极162和第二极163。第六晶体管T6的有源层160包括：沟道区160a1和160a2、第一掺杂区160b、第二掺杂区160c、第三掺杂区160d。第三连接电极303通过第一过孔F6与第四电容C4的第二子电极282连接，并通过第二过孔V8与第六晶体管T6的第一控制极161a连接。第四电容C4的第二子电极282通过第一过孔F9与第十四晶体管T14的第二极243连接。第六晶体管T6的第一控制极161a通过第三连接电极303和第四电容C4的第二子电极282实现与第十四晶体管T14的第二极243连接。第六晶体管T6的第三掺杂区160d与第五晶体管T5的第二掺杂区150c连接。第六晶体管T6的第一极162通过多个并排设置的第三过孔D10(例如，并排设置的八个第三过孔D10)与第六晶体管T6的有源层160的第一掺杂区160b连接，并通过两个并排设置的第二过孔V6与第一连接电极301连接。第一连接电极301通过两个竖排设置的第二过孔V7与第四连接线504连接。第四连接线504通过凹槽L5和多个第四过孔K4与第三时钟信号线CB3连接。第六晶体管T6的第二极163通过多个并排设置的第三过孔D11(例如，并排设置的八个第三过孔D11)与第六晶体管T6的有源层160的第二掺杂区160c连接，并通过第一过孔F5与第二输出端Gout连接。第五晶体管T5的第二极153和第六晶体管T6的第二极163可以为一体结构。
在一些示例性实施方式中，第七晶体管T7可以包括：有源层170、控制极171a和171b、第一极172和第二极173。第七晶体管T7的有源层170包括：沟道区170a1、170a2和170a3、第一掺杂区170b和第二掺杂区170c。第七晶体管T7的有源层170和第十三晶体管T13的有源层230为一体结构，第七晶体管T7的第二掺杂区170c与第十三晶体管T13的第二掺杂区230c连接。第七晶体管T7的控制极171a通过两个竖排设置的第二过孔V13与第六连接线506连接。第六连接线506通过凹槽L10和多个竖排设置的第四过孔K8(例如，五个竖排设置的第四过孔K8)与第三时钟信号线CK2连接。第七晶体管T7的第一极172通过第三过孔D12与第七晶体管T7的有源层170的第一掺杂区170b连接，并通过第一过孔F10与输入端INPUT连接。输入端INPUT通过第一过孔F7与第六连接电极306连接。第六连接电极306可以与上一级移位寄存器单元的第一输出端连接，以接收输入信号。第七晶体管T7的第二极173通过第三过孔D13与第七晶体管T7的有源层170的第二掺杂区170c连接，并通过第三过孔D13与第十三晶体管T13的有源层230的第二掺杂区230c连接，并通过第二过孔V15与第八晶体管T8的控制极181连接。第七晶体管T7的第二极173和第十三晶体管T13的第二极233可以为一体结构。
在一些示例性实施方式中，第八晶体管T8可以包括：有源层180、控制极181、第一极182和第二极183。第八晶体管T8的有源层180包括：沟道区180a、第一掺杂区180b和第二掺杂区180c。第八晶体管T8的第一极182通过第三过孔D16与第八晶体管T8的有源层180的第一掺杂区180b连接，还通过第二过孔V14与第九晶体管T9的控制极191连接。由于第九晶体管T9的控制极191和第七晶体管T7的控制极171a和171b为一体结构，且第七晶体管T7的控制极171a通过第六连接线506与第三时钟信号线CK2连接，因此，第八晶体管T8的第一极182可以通过第九晶体管T9的控制极191实现与第三时钟信号线CK2的电连接。第八晶体管T8的第二极183通过第三过孔D15与第八晶体管T8的有源层180的第二掺杂区180c连接。第八晶体管T8的第二极183、第九晶体管T9的第二极192、第三电容C3的第三子电极273可以为一体结构。
在一些示例性实施方式中，第九晶体管T9可以包括：有源层190、控制极191、第一极192和第二极193。第九晶体管T9的有源层190包括：沟道区190a、第一掺杂区190b和第二掺杂区190c。第九晶体管T9的第一极192通过第三过孔D17与第九晶体管T9的有源层190的第一掺杂区190b连接。第九晶体管T9的第二极193通过第三过孔D18与第九晶体管T9的有源层190的第二掺杂区190c连接。第九晶体管T9的第一极192和第八连接线508可以为一体结构。第八连接线508通过凹槽L7和多个竖排设置的第四过孔K11(例如，六个竖排设置的第四过孔K11)与第一电源线VGL2连接。
在一些示例性实施方式中，第十晶体管T10可以包括：有源层200、控制极201、第一极202和第二极203。第十晶体管T10的有源层200包括：沟道区200a、第一掺杂区200b和第二掺杂区200c。第十晶体管T10的有源层200和第十一晶体管T11的有源层210为一体结构，第十晶体管T10的第二掺杂区200c与第十一晶体管T11的第四掺杂区210e连接。第十晶体管T10的第一极202通过并排设置的多个第三过孔D25(例如，并排设置的五个第三过孔D25)与第十晶体管T10的有源层200的第一掺杂区200b连接，通过第一过孔F12与第三电容C3的第二子电极272连接，并通过第二过孔V10与第二连接电极302连接。第十晶体管T10的第二极203通过多个并排设置的第三过孔D24(例如，并排设置的五个第三过孔D24)与第十晶体管T10的有源层200的第二掺杂区200c连接。第十晶体管T10的第二极203、第十一晶体管T11的第二极213以及第四电容C4的第三电极283可以为一体结构。该一体结构可以作为第一输出端向下一级移位寄存器单元的输入端提供输入信号。然而，本实施例对此并不限定。
在一些示例性实施方式中，第十一晶体管T11可以包括：有源层210、控制极211a、211b和211c、第一极212a和212b、以及第二极213。第十一晶体管T11的有源层210包括：沟道区210a1、210a2和210a3、第一掺杂区210b、第二掺杂区210c、第三掺杂区210d、以及第四掺杂区210e。第四掺杂区210e与第十晶体管T10的第二掺杂区200c连接。第十一晶体管T11的控制极211a、211b和211c为一体结构，且通过第二过孔V12与第五连接电极305连接。第五连接电极305通过第一过孔F8与第四电容C4的第二子电极282连接。第五连接电极305通过凹槽L6和第四过孔K13与第四电容C4的第四子电极284连接。第十一晶体管T11的第一极212a通过并排设置的多个第三过孔D21(例如，并排设置的五个第三过孔D21)与第十一晶体管T11的有源层210的第一掺杂区210b连接。第十一晶体管T11的第一极212b通过并排设置的多个第三过孔D23与第十一晶体管T11的有源层210的第三掺杂区210d连接。第十一晶体管T11的第一极212a和212b可以为一体结构，并通过第二过孔V17与第十三晶体管T13的控制极231连接。第十三晶体管T13的控制极231通过竖排设置的两个第二过孔V16与第五连接线505连接。第五连接线505通过凹槽L11和多个竖排设置的第四过孔K7(例如，五个竖排设置的第四过孔K7)与第四时钟信号线CB2连接。第十一晶体管T11的第二极213通过并排设置的多个第三过孔D22(例如，并排设置的五个第三过孔D22)与第十一晶体管T11的有源层210的第二掺杂区210c连接。第十晶体管T10的第二极203、第十一晶体管T11的第二极213以及第四电容C4的第三电极283可以为一体结构。
在一些示例性实施方式中，第十二晶体管T12可以包括：有源层220、控制极221a和221b、第一极222。第十二晶体管T12的有源层220包括：沟道区220a1、220a2和220a3、第一掺杂区220b和第二掺杂区220c。第十二晶体管T12的有源层220和第十三晶体管T13的有源层230为一体结构，第十二晶体管T12的第二掺杂区220c与第十三晶体管T13的第一掺杂区230b连接。第十二晶体管T12的第一极222通过第三过孔D14与第十二晶体管T12的有源层220的第一掺杂区220b连接，并通过第一过孔F11与第三电容C3的第二子电极272连接。第十二晶体管T12的第一极222和第七连接线507可以为一体结构。第七连接线507可以通过凹槽L9和多个竖排设置的第四过孔K9(例如，五个竖排设置的第四过孔K9)与第二电源线VGH连接。
在一些示例性实施方式中，第十三晶体管T13可以包括：有源层230、控制极231、第二极233。第十三晶体管T13的有源层230包括：沟道区230a、第一掺杂区230b和第二掺杂区230c。第十三晶体管T13的控制极231通过两个第二过孔V16与第五连接线505连接，第五连接线505通过凹槽L11和多个第四过孔K7与第四时钟信号线CB2连接。第十三晶体管T13的第二极233与第七晶体管T7的第二极173为一体结构。
在一些示例性实施方式中，第十四晶体管T14可以包括：有源层240、控制极241a和241b、第一极242和第二极243。第十四晶体管T14的有源层240包括：沟道区240a1、240a2和240a3、第一掺杂区240b和第二掺杂区240c。第十四晶体管T14的控制极241b通过第二过孔V20与第八连接线508连接。第八连接线508通过凹槽L7和多个第四过孔K11与第一电源线VGL2连接。第十四晶体管T14的第一极242通过第三过孔D19与第十四晶体管T14的有源层240的第一掺杂区240b连接，并通过第二过孔V19与第八晶体管T8的控制极181连接。第十四晶体管T14的第二极243通过第三过孔D20与第十四晶体管T14的有源层240的第二掺杂区240c连接，并通过第一过孔F9与第四电容C4的第二子电极282连接。
在一些示例性实施方式中，第四电容C4可以包括：第一子电极281、第二子电极282、第三子电极283和第四子电极284。第一子电极281通过第二过孔V11与第三子电极283连接。第四子电极284通过凹槽L6和第四过孔K12与第十四晶体管T14的第二极243连接，第十四晶体管T14的第二极243通过第一过孔F9与第二子电极282连接。第四子电极284还通过凹槽L6和第四过孔K13与第五连接电极305连接，第五连接电极305通过第一过孔F8与第二子电极282连接。第一子电极281和第三子电极283电连接，作为第四电容C4的第一电极，第二子电极282和第四子电极284电连接，作为第四电容C4的第二电极。
在一些示例性实施方式中，第三电容C3可以包括：第一子电极271、第二子电极272、第三子电极273和第四子电极274。第三子电极273通过第二过孔V18与第一子电极271连接。第四子电极274通过凹槽L8和第四过孔K10与第十二晶体管T12的第一极222连接，第十二晶体管T12的第一极222通过第一过孔F11与第二子电极272连接。第一子电极271和第三子电极273电连接，作为第三电容C3的第一电极；第二子电极272和第四子电极274电连接，作为第三电容C3的第二电极。
在一些示例性实施方式中，第三电容C3的第三子电极273、第八晶体管T8的第二极183、以及第九晶体管T9的第二极193可以为一体结构。第十晶体管T10的第二极203、第十一晶体管T11的第二极213以及第四电容C3的第三子电极283可以为一体结构。
本示例性实施方式中，第一电容C1至第四电容C4均采用四叠层结构。然而，本实施例对此并不限定。例如，第一电容至第四电容中至少一个可以采用两叠层结构或三叠层结构。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
本公开所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的投影包含B的投影”，是指B的投影的边界落入A的投影的边界范围内，或者A的投影的边界与B的投影的边界重叠。
本示例性实施例的显示基板的制备过程包括以下步骤。
(1)、提供衬底基板。
在一些示例性实施方式中，衬底基板10可以为刚性衬底或柔性衬底。刚性衬底可以包括玻璃、金属箔片中的一种或多种。柔性衬底可以包括聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
(2)、形成半导体层图案。
在一些示例性实施方式中，在衬底基板10上依次沉积第一绝缘薄膜和半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成覆盖整个衬底基板10的第一绝缘层11，以及设置在第一绝缘层11上的半导体层图案，如图6A所示。半导体层图案至少包括：移位寄存器单元中的多个晶体管(例如，第一晶体管T1至第十四晶体管T14)的有源层。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。掺杂区掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，N型或P型)而变化。在一些示例中，半导体薄膜的材料可以为多晶硅。
(3)、形成第一导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上依次沉积第二绝缘薄膜和第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成覆盖半导体层图案的第二绝缘层12，以及设置在第二绝缘层12上的第一导电层图案，如图6B所示。在一些示例中，第一导电层图案至少包括：移位寄存器单元的多个晶体管(例如，第一晶体管T1至第十四晶体管T14)的控制极、移位寄存器单元的多个电容(例如，第一电容C1至第四电容C4)的第一子电极、多个连接电极(例如，第一连接电极301以及第二连接电极302)。
(4)、形成第二导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上依次沉积第三绝缘薄膜和第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成覆盖第一导电层的第三绝缘层13，以及设置在第三绝缘层13上的第二导电层图案，如图6C所示。在一些示例中，第二导电层图案至少包括：移位寄存器单元的多个电容(例如，第一电容C1至第四电容C4)的第二子电极、输入端INPUT、第二输出端Gout。
(5)、形成第四绝缘层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上沉积第四绝缘薄膜，通过构图工艺对第四绝缘薄膜进行构图，形成覆盖第二导电层的第四绝缘层14图案，如图6D和图6E所示。在一些示例中，第四绝缘层14上开设有多个过孔。多个过孔至少包括：多个第一过孔F1至F12、多个第二过孔V1至V20、多个第三过孔D1至D25。多个第一过孔F1至F12内的第四绝缘层14被刻蚀掉，暴露出第二导电层的表面。多个第二过孔V1至V20内的第四绝缘层14和第三绝缘层13被刻蚀掉，暴露出第一导电层的表面。多个第三过孔D1至D25内的第四绝缘层14、第三绝缘层13和第二绝缘层12被刻蚀掉，暴露出半导体层的表面。
(6)、形成第三导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，在第四绝缘层14上形成第三导电层图案，如图6F所示。在一些示例中，第三导电层图案至少包括：移位寄存器单元的多个电容(例如，第一电容C1至第四电容C4)的第三子电极、移位寄存器单元的多个晶体管(例如，第一晶体管T1至第十四晶体管T14)的第一极和第二极、多个连接线(例如，第一连接线501至第八连接线508)、以及多个连接电极(例如，第三连接电极303、第四连接电极304、第五连接电极305、以及第六连接电极306)。
(7)、形成第五绝缘层和第六绝缘层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上沉积第五绝缘薄膜，然后，涂覆第六绝缘薄膜，通过对第六绝缘薄膜的掩模、曝光和显影，形成第六绝缘层16图案；随后，对第五绝缘薄膜进行构图工艺，形成第五绝缘层15图案，如图6G所示。第六绝缘层16上形成有多个凹槽L1至L11，多个凹槽L1至L11内的第六绝缘层16被刻蚀掉，暴露出第五绝缘层15的表面。第五绝缘层15上形成有多个第四过孔K1至K13，多个第四过孔K1至K13内的第五绝缘层15被刻蚀掉，暴露出第三导电层的表面。凹槽L1至L11在衬底基板10上的正投影覆盖多个第四过孔K1至K13在衬底基板10上的正投影。
(8)、形成第四导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板10上沉积第四导电薄膜，通过构图工艺对第四导电薄膜进行构图，在第六绝缘层16上形成第四导电层图案，如图6H所示。在一些示例中，第四导电层图案至少包括：第一时钟信号线CK1、第二时钟信号线CB1、第三时钟信号线CK2、第四时钟信号线CB2、第五时钟信号线CB3、第一电源线VGL1和VGL2、第二电源线VGH、移位寄存器单元的多个电容(例如，第一电容C1至第四电容C4)的第四子电极。
在一些示例性实施方式中，在非显示区域形成移位寄存器单元的同时，可以在显示区域形成像素驱动电路。例如，显示区域的半导体层可以包括像素驱动电路的晶体管的有源层，显示区域的第一导电层可以包括像素驱动电路的晶体管的控制极以及存储电容的第一电极，显示区域的第二导电层可以包括像素驱动电路的存储电容的第二电极，显示区域的第三导电层可以包括像素驱动电路的晶体管的第一极和第二极，显示区域的第四导电层可以包括像素驱动电路和发光元件的阳极之间的连接电极。在形成第四导电层之后，可以在显示区域依次形成第七绝缘层、阳极层、像素定义层、有机发光层、阴极层和封装层图案。在一些示例中，在形成有前述图案的衬底基底上，涂覆第七绝缘薄膜，通过对第七绝缘薄膜的掩膜、曝光和显影，形成第七绝缘层图案。随后，在形成有前述图案的显示区域的衬底基底上，沉积阳极薄膜，通过构图工艺对阳极薄膜进行构图，在第七绝缘层上形成阳极图案。然后，在形成前述图案的衬底基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层(PDL，Pixel Define Layer)图案，像素定义层形成在在显示区域的每个子像素中，每个子像素中的像素定义层形成有暴露出阳极的像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过构图工艺对阴极薄膜进行构图，形成阴极图案，阴极分别与有机发光层和第二电源线连接。随后，在阴极上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。在一些可能的实现方式中，阴极可以通过多种方式与第二电源线连接，如激光打孔等。
在一些示例性实施方式中，第一导电层、第二导电层、第三导电层和第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层11、第二绝缘层12、第三绝缘层13、第四绝缘层14以及第五绝缘层15可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第六绝缘层16和第七绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。第一绝缘层11可以称之为缓冲(Buffer)层，第一绝缘层11配置为提高衬底基板10的抗水氧能力；第二绝缘层12和第三绝缘层13称之为栅绝缘(GI)层，第四绝缘层14称之为层间绝缘(ILD)层，第五绝缘层15称之为钝化(PVX)层；第六绝缘层16和第七绝缘层称之为平坦层。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。阴极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。然而，本实施例对此并不限定。例如，阳极可以采用金属等反射材料，阴极可以采用透明导电材料。
本示例性实施例所示结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，可以不设置第四导电层，在第三导电层直接形成第一时钟信号线CK1、第二时钟信号线CB1、第三时钟信号线CK2、第四时钟信号线CB2、第五时钟信号线CB3、第一电源线VGL1和VGL2、第二电源线VGH，且第一电容C1至第四电容C4可以采用双叠层电极结构或三叠层电极结构。然而，本实施例对此并不限定。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本示例性实施例提供的显示基板，将电荷泵结构中的第一电容C1和第二电容C2设置为紧邻第一晶体管T1，可以提高移位寄存器单元的排版密度，有利于实现窄边框。而且，第一时钟信号线CK1和第二时钟信号线CB1位于输入子电路的第四电容C4和去噪控制单元的第一电容C1之间，可以最大程度减小第一时钟信号线CK1和第二时钟信号线CB1的负载，有利于减小移位寄存器单元的上升沿和下降沿时长，从而提高移位寄存器单元的性能。
本公开实施例还提供一种显示基板的制备方法，用于制备如上所述的显示基板。所述制备方法包括：提供一衬底基板；在非显示区域形成栅极驱动电路。栅极驱动电路包括：多个级联的移位寄存器单元；移位寄存器单元包括：输入子电路和去噪输出子电路。去噪输出子电路与输入子电路、第一组时钟信号线以及第二组时钟信号线连接，输入子电路与第三组时钟信号线连接。第三组时钟信号线、输入子电路、第一组时钟信号线、去噪输出子电路以及第二组时钟信号线沿第一方向依次排布。
在一些示例性实施方式中，去噪输出子电路包括去噪控制单元，第一组时钟信号线包括：第一时钟信号线和第二时钟信号线。去噪控制单元至少包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容和第二电容。第一晶体管的控制极和第一极与第二去噪控制节点连接，第一晶体管的第二极与第一去噪控制节点连接。第二晶体管的控制极与第一时钟信号线连接，第二晶体管的第一极与第一电源线连接，第二晶体管的第二极与第二去噪控制节点连接。第一电容的第一电极与第二去噪控制节点连接，第一电容的第二电极与第二时钟信号线连接。第二电容的第一电极与第一去噪控制节点连接，第二电容的第二电极与第一电源线连接。第一电容和第二电容位于第一晶体管的相对两侧，第二晶体管位于第一电容远离第一晶体管的一侧。第三晶体管的控制极与第一输出端连接，第三晶体管的第一极与第二电源线连接，第三晶体管的第二极与第二去噪控制节点连接。第四晶体管的控制极与第一输出端连接，第四晶体管的第一极与第二电源线连接，第四晶体管的第二极与第一去噪控制节点连接。
在本示例性实施方式中，形成栅极驱动电路，包括：在衬底基板上依次形成第一绝缘层和半导体层；依次形成第二绝缘层和第一导电层；依次形成第三绝缘层和第二导电层；依次形成第四绝缘层和第三导电层；依次形成第五绝缘层、第六绝缘层和第四导电层。半导体层至少包括：第一晶体管至第四晶体管的有源层。第一导电层至少包括：第一晶体管至第四晶体管的控制极、第一电容的第一子电极和第二电容的第一子电极。第二导电层至少包括：第一电容的第二子电极和第二电容的第二子电极。第三导电层至少包括：第一电容的第三子电极、第二电容的第三子电极、第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线。第四导电层至少包括：第一电容的第四子电极、第二电容的第四子电极、与第一连接线连接的第一时钟信号线、与第二连接线连接的第二时钟信号线、与第三连接线连接的第一电源线。第一电容的第一子电极和第三子电极连接，作为第一电容的第一电极，第一电容的第二子电极和第四子电极连接，作为第一电容的第二电极。第二电容的第一子电极和第三子电极连接，作为第二电容的第一电极，第二电容的第二子电极和第四子电极连接，作为第二电容的第二电极。
关于本实施例的显示基板的制备方法可以参照前述实施例的说明，故于此不再赘述。
图7为本公开至少一实施例的显示装置的示意图。如图7所示，本实施例提供一种显示装置91，包括：显示基板910。显示基板910为前述实施例提供的显示基板。其中，显示基板910可以为OLED显示基板。显示装置91可以为：OLED显示装置、手表、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。然而，本实施例对此并不限定。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (16)

1.一种显示基板，包括：显示区域和非显示区域，所述非显示区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元；所述移位寄存器单元包括：输入子电路和去噪输出子电路；所述去噪输出子电路与所述输入子电路、第一组时钟信号线以及第二组时钟信号线连接，所述输入子电路与第三组时钟信号线连接；
所述第三组时钟信号线、所述输入子电路、所述第一组时钟信号线、所述去噪输出子电路以及所述第二组时钟信号线沿第一方向依次排布；
所述去噪输出子电路包括：去噪控制单元；所述第一组时钟信号线包括：第一时钟信号线和第二时钟信号线；
所述去噪控制单元至少包括：第一晶体管、第二晶体管、第一电容和第二电容；所述第一晶体管的控制极和第一极与第二去噪控制节点连接，所述第一晶体管的第二极与第一去噪控制节点连接；所述第二晶体管的控制极与第一时钟信号线连接，所述第二晶体管的第一极与第一电源线连接，所述第二晶体管的第二极与第二去噪控制节点连接；所述第一电容的第一电极与第二去噪控制节点连接，所述第一电容的第二电极与第二时钟信号线连接；所述第二电容的第一电极与第一去噪控制节点连接，所述第二电容的第二电极与第一电源线连接；
所述第一电容与所述第一晶体管相邻，所述第二电容与所述第一晶体管相邻；
所述第一电容和第二电容位于所述第一晶体管在所述第一方向上的相对两侧，所述第一时钟信号线、第二时钟信号线和第一电源线均沿第二方向延伸，所述第一方向和第二方向交叉。
2.根据权利要求1所述的显示基板，其中，所述第二晶体管位于所述第一电容远离所述第一晶体管的一侧。
3.根据权利要求1所述的显示基板，其中，所述第一晶体管的有源层沿所述第一方向延伸，所述第二晶体管的有源层沿所述第二方向延伸。
4.根据权利要求1所述的显示基板，其中，所述第一时钟信号线位于所述第二时钟信号线远离所述输入子电路的一侧。
5.根据权利要求1至4中任一项所述的显示基板，其中，所述去噪控制单元还包括：第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述输入子电路的第一输出端连接，所述第三晶体管的第一极与第二电源线连接，所述第三晶体管的第二极与所述第二去噪控制节点连接；
所述第四晶体管的控制极与所述输入子电路的第一输出端连接，所述第四晶体管的第一极与第二电源线连接，所述第四晶体管的第二极与所述第一去噪控制节点连接；
所述第三晶体管和第四晶体管位于所述第二晶体管远离所述第一电容的一侧。
6.根据权利要求5所述的显示基板，其中，所述第四晶体管的有源层的延伸方向、所述第三晶体管的有源层的延伸方向和所述第二晶体管的有源层的延伸方向相互平行。
7.根据权利要求5所述的显示基板，其中，所述第三晶体管的控制极和所述第四晶体管的控制极为一体结构，所述第三晶体管的有源层和所述第二晶体管的有源层为一体结构。
8.根据权利要求5所述的显示基板，其中，在垂直于所述显示基板的方向上，所述显示基板包括：衬底基板以及设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层；
所述半导体层至少包括：所述第一晶体管至第四晶体管的有源层；
所述第一导电层至少包括：所述第一晶体管至第四晶体管的控制极、所述第一电容的第一子电极和第二电容的第一子电极；
所述第二导电层至少包括：所述第一电容的第二子电极和第二电容的第二子电极；
所述第三导电层至少包括：所述第一电容的第三子电极、所述第二电容的第三子电极、所述第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线；
所述第四导电层至少包括：所述第一电容的第四子电极、所述第二电容的第四子电极、与所述第一连接线连接的第一时钟信号线、与所述第二连接线连接的第二时钟信号线、与所述第三连接线连接的第一电源线；
所述第一电容的第一子电极和第三子电极连接，作为所述第一电容的第一电极，所述第一电容的第二子电极和第四子电极连接，作为所述第一电容的第二电极；
所述第二电容的第一子电极和第三子电极连接，作为所述第二电容的第一电极，所述第二电容的第二子电极和第四子电极连接，作为所述第二电容的第二电极。
9.根据权利要求8所述的显示基板，其中，所述第一晶体管的控制极与所述第一电容的第一子电极为一体结构，所述第一晶体管的第一极与所述第一电容的第三子电极为一体结构，所述第一晶体管的第二极与所述第二电容的第三子电极为一体结构。
10.根据权利要求8所述的显示基板，其中，所述第二电容的第四子电极与所述第一电源线为一体结构。
11.根据权利要求5所述的显示基板，其中，所述去噪输出子电路还包括：输出单元；所述第二组时钟信号线包括：第五时钟信号线；
所述输出单元至少包括：第五晶体管和第六晶体管；所述第五晶体管的控制极与第一去噪控制节点连接，所述第五晶体管的第一极与所述第一电源线连接，所述第五晶体管的第二极与第二输出端连接；所述第六晶体管的控制极与所述输入子电路连接，所述第六晶体管的第一极与第五时钟信号线连接，所述第六晶体管的第二极与第二输出端连接；
所述第五晶体管和第六晶体管位于所述第四晶体管和所述第二电容之间。
12.根据权利要求11所述的显示基板，其中，所述显示基板上至少设置有第一条第一电源线和第二条第一电源线，所述第一条第一电源线与所述去噪输出子电路连接，所述第二条第一电源线与所述输入子电路连接；所述第一条第一电源线位于所述第二电容远离所述第一晶体管的一侧，所述第五时钟信号线位于所述第一条第一电源线远离所述第二电容的一侧。
13.根据权利要求1所述的显示基板，其中，所述第一晶体管的第一极和控制极连接，所述第一晶体管的第一极在衬底基板上的正投影与所述第一晶体管的有源层的沟道区在衬底基板上的正投影没有交叠。
14.一种显示装置，包括如权利要求1至13中任一项所述的显示基板。
15.一种显示基板的制备方法，用于制备如权利要求1至13中任一项所述的显示基板，所述制备方法包括：
提供一衬底基板；
在非显示区域形成栅极驱动电路；所述栅极驱动电路包括：多个级联的移位寄存器单元；所述移位寄存器单元包括：输入子电路和去噪输出子电路；所述去噪输出子电路与所述输入子电路、第一组时钟信号线以及第二组时钟信号线连接，所述输入子电路与第三组时钟信号线连接；
所述第三组时钟信号线、所述输入子电路、所述第一组时钟信号线、所述去噪输出子电路以及所述第二组时钟信号线沿第一方向依次排布。
16.根据权利要求15所述的制备方法，其中，所述去噪输出子电路包括去噪控制单元；所述第一组时钟信号线包括：第一时钟信号线和第二时钟信号线；
所述去噪控制单元至少包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容和第二电容；
所述第一晶体管的控制极和第一极与第二去噪控制节点连接，所述第一晶体管的第二极与第一去噪控制节点连接；所述第二晶体管的控制极与第一时钟信号线连接，所述第二晶体管的第一极与第一电源线连接，所述第二晶体管的第二极与第二去噪控制节点连接；所述第一电容的第一电极与第二去噪控制节点连接，所述第一电容的第二电极与第二时钟信号线连接；所述第二电容的第一电极与第一去噪控制节点连接，所述第二电容的第二电极与第一电源线连接；所述第三晶体管的控制极与输入子电路的第一输出端连接，所述第三晶体管的第一极与第二电源线连接，所述第三晶体管的第二极与所述第二去噪控制节点连接；所述第四晶体管的控制极与所述第一输出端连接，所述第四晶体管的第一极与第二电源线连接，所述第四晶体管的第二极与所述第一去噪控制节点连接；
所述形成栅极驱动电路，包括：
在衬底基板上依次形成第一绝缘层和半导体层，所述半导体层至少包括：所述第一晶体管至第四晶体管的有源层；
依次形成第二绝缘层和第一导电层，所述第一导电层至少包括：所述第一晶体管至第四晶体管的控制极、所述第一电容的第一子电极和第二电容的第一子电极；
依次形成第三绝缘层和第二导电层，所述第二导电层至少包括：所述第一电容的第二子电极和第二电容的第二子电极；
依次形成第四绝缘层和第三导电层，所述第三导电层至少包括：所述第一电容的第三子电极、所述第二电容的第三子电极、所述第一晶体管至第四晶体管的第一极和第二极、第一连接线、第二连接线、第三连接线；
依次形成第五绝缘层、第六绝缘层和第四导电层，所述第四导电层至少包括：所述第一电容的第四子电极、所述第二电容的第四子电极、与所述第一连接线连接的第一时钟信号线、与所述第二连接线连接的第二时钟信号线、与所述第三连接线连接的第一电源线；
其中，所述第一电容的第一子电极和第三子电极连接，作为所述第一电容的第一电极，所述第一电容的第二子电极和第四子电极连接，作为所述第一电容的第二电极；
所述第二电容的第一子电极和第三子电极连接，作为所述第二电容的第一电极，所述第二电容的第二子电极和第四子电极连接，作为所述第二电容的第二电极。
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