CN115332305A - 显示基板及显示装置 - Google Patents

Abstract

一种显示基板，包括：衬底、多个第一发光元件、多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线。衬底包括第一显示区和位于第一显示区至少一侧的第二显示区。多个第一发光元件位于第一显示区，多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线位于第二显示区。第一数据线与多个第一像素电路和多个第二像素电路电连接，第二数据线与多个第二像素电路电连接。第一数据线电连接的多个第一像素电路和多个第二像素电路中的至少一个的存储电容的大小不同于第二数据线电连接的多个第二像素电路中的至少一个的存储电容的大小。

Description

显示基板及显示装置

技术领域

本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。

背景技术

有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例提供一种显示基板及其制备方法、显示装置。

一方面，本公开实施例提供一种显示基板，包括：衬底、多个第一发光元件、多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线。衬底包括显示区域，显示区域包括第一显示区和位于第一显示区至少一侧的第二显示区。多个第一发光元件位于第一显示区。多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线位于第二显示区。所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，配置为向所述至少一个第一发光元件提供驱动信号。所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，配置为向所述至少一个第二发光元件提供驱动信号。所述第一数据线与多个第一像素电路和多个第二像素电路电连接，所述第二数据线与多个第二像素电路电连接。所述第一数据线电连接的多个第一像素电路和多个第二像素电路中的至少一个的存储电容的大小不同于所述第二数据线电连接的多个第二像素电路中的至少一个的存储电容的大小。

在一些示例性实施方式中，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的大小大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的大小。

在一些示例性实施方式中，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积，大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积。

在一些示例性实施方式中，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板的面积相同；所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第二电容极板上开设的镂空区域的面积小于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第二电容极板上开设的镂空区域的面积，使得所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积，大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积。

在一些示例性实施方式中，所述第二显示区包括：沿第一方向与所述第一显示区相邻的至少一个第一子显示区以及沿第二方向与所述第一显示区相邻的第二子显示区，所述第一方向与第二方向交叉。所述第一数据线电连接的多个第一像素电路位于所述第一子显示区，所述第一数据线电连接的多个第二像素电路位于所述第二子显示区。

在一些示例性实施方式中，所述第一数据线至少包括：第一子数据线和第二子数据线；所述第一子数据线和所述第二子数据线通过第一数据转接线电连接；所述第一子数据线与所述第二子显示区内沿所述第二方向排布的多个第二像素电路电连接，所述第二子数据线与所述第一子显示区内沿所述第二方向排布的多个第一像素电路电连接；所述第一数据转接线位于所述第二显示区内。

在一些示例性实施方式中，所述衬底还包括：位于所述显示区域外围的边框区域，所述第二显示区还包括：在所述第二方向上位于所述第一显示区远离所述第二子显示区一侧的第三子显示区。所述第一数据线还包括：第三子数据线，所述第二子数据线通过第二数据转接线与所述第三子数据线电连接；所述第三子数据线与所述第三子显示区内沿所述第二方向排布的多个第二像素电路电连接；所述第二数据转接线位于所述边框区域。

在一些示例性实施方式中，所述第二数据转接线包括：依次电连接的第一子转接线、第二子转接线和第三子转接线；所述第一子转接线与所述第二子数据线电连接，所述第三子转接线与所述第三子数据线电连接。所述第一子转接线和第三子转接线在所述衬底的正投影与所电连接的第二子转接线远离所述显示区域一侧的至少一条第二子转接线在所述衬底的正投影没有交叠。

在一些示例性实施方式中，所述第二子转接线在所述衬底的正投影为弧形。

在一些示例性实施方式中，所述衬底还包括：位于所述显示区域外围的边框区域，所述边框区域设置有至少一个补偿电容，至少一条第二数据线与所述补偿电容电连接。

在一些示例性实施方式中，所述多个第一像素电路和多个第二像素电路中的至少一个像素电路包括：驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述至少一个像素电路还与第一电源线电连接，所述第一电源线配置为屏蔽所述第一节点。

在一些示例性实施方式中，所述显示基板还包括：位于所述第二显示区的多个无效像素电路，所述第一数据线和所述第二数据线与所述多个无效像素电路没有电连接。

在一些示例性实施方式中，所述显示区域为圆形或椭圆形。

另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。

图1为本公开至少一实施例的显示基板的示意图；

图2为本公开至少一实施例的显示基板的局部示意图；

图3为进行转接的数据线所连接的像素电路的第一节点的波形图；

图4为本公开至少一实施例的像素电路的等效电路图；

图5为图4提供的像素电路的工作时序图；

图6为本公开至少一实施例的显示基板的示意图；

图7为本公开至少一实施例的第一子显示区的局部平面示意图；

图8为图7中沿Q-Q’方向的局部剖面示意图；

图9为图7中形成半导体层后的第二显示区的局部示意图；

图10为图7中形成第一栅金属层后的第一子显示区的局部示意图；

图11为图7中形成第二栅金属层后的第一子显示区的局部示意图；

图12为图7中形成第三绝缘层后的第一子显示区的局部示意图；

图13为图7中形成第一源漏金属层后的第一子显示区的局部示意图；

图14为本公开至少一实施例的第一子显示区的另一局部平面示意图；

图15为图14中形成第一栅金属层后的第一子显示区的示意图；

图16为本公开至少一实施例的第二子显示区的局部平面示意图；

图17为图16中形成第一栅金属层后的第二子显示区的局部示意图；

图18为图16中形成第二栅金属层后的第二子显示区的局部示意图；

图19为图6中区域C1的局部放大示意图；

图20为图6中区域C2的局部放大示意图；

图21为图6中区域C3的局部放大示意图；

图22为本公开至少一实施例的显示装置的示意图。

具体实施方式

下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。

在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，栅极还可以称为控制极。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。

本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。

图1为本公开至少一实施例的显示基板的示意图。在一些示例中，如图1所示，显示基板可以包括：显示区域和围绕在显示区域外围的边框区域BB。显示基板的显示区域可以包括：第一显示区A1和至少部分围绕第一显示区A1的第二显示区。在本示例中，第二显示区A2可以围绕在第一显示区A1的四周。

在一些示例中，如图1所示，第一显示区A1为透光显示区，还可以称为屏下摄像头(FDC，Fully Display Camera)区域；第二显示区A2为非透光显示区，还可以称为正常显示区。例如，感光传感器(如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第一显示区A1内。在一些示例中，如图1所示，第一显示区A1可以为圆形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的尺寸。然而，本实施例对此并不限定。在另一些示例中，第一显示区A1可以为矩形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的内切圆的尺寸。

在一些示例中，如图1所示，第一显示区A1可以位于显示区域的顶部正中间位置。第二显示区A2可以围绕在第一显示区A1的四周。然而，本实施例对此并不限定。例如，第一显示区A1可以位于显示区域的左上角或者右上角等其他位置。例如，第二显示区A2可以围绕在第一显示区A1的至少一侧。

在一些示例中，如图1所示，显示区域可以为圆形或椭圆形。第一显示区A1可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第一显示区A1可以为矩形、半圆形、五边形等其他形状。

在一些示例中，如图1所示，第二显示区A2可以包括：第一子显示区A21a和A21b、第二子显示区A22以及第三子显示区A23。第一子显示区A21a和A21b可以沿第一方向X位于第一显示区A1的相对两侧。第二子显示区A22可以沿第二方向Y位于第一显示区A1的一侧，第三子显示区A23可以沿第二方向Y位于第一显示区A1的另一侧。第二子显示区A22和第三子显示区A23可以沿第二方向Y位于第一显示区A1的相对两侧。第一方向X与第二方向Y交叉，例如，第一方向X可以垂直于第二方向Y。第二子显示区A22沿第二方向Y的尺寸可以大于第三子显示区A23沿第二方向Y的尺寸。

在一些示例中，显示区域可以设置有多个子像素。至少一个子像素包括像素电路和发光元件。像素电路可以配置为驱动所连接的发光元件。例如，像素电路可以配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容。例如，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。

在一些示例中，像素电路中的多个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在另一些示例中，像素电路中的多个晶体管可以包括P型晶体管和N型晶体管。

在一些示例中，像素电路中的多个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，即LTPS+Oxide(简称LTPO)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。

在一些示例中，显示区域的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。

在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。

图2为本公开至少一实施例的显示基板的局部示意图。在一些示例中，如图2所示，显示基板的第二显示区A2可以包括：过渡区域A2a和非过渡区A2b。过渡区域A2a可以位于第一显示区A1外的至少一侧(例如，一侧；又如，左右两侧)。例如，过渡区域A2a可以包括：第一子显示区A21a和A21b的靠近第一显示区A1的部分区域，第二显示区A2的其余区域可以均为非过渡区A2b。

在一些示例中，如图2所示，第一显示区A1可以包括阵列排布的多个第一发光元件11。第二显示区A2的过渡区域A2a可以包括：多个第二发光元件(图未示)、以及阵列排布的多个第一像素电路21以及多个第二像素电路22。过渡区域A2a内的至少一个第一像素电路21可以通过连接线L与第一显示区A1内的至少一第一发光元件11电连接，被配置为驱动所述至少一个第一发光元件11发光。例如，一个第一像素电路21可以配置为驱动一个第一发光元件11发光。第一发光元件11在衬底的正投影与所电连接的第一像素电路21在衬底的正投影可以没有交叠。过渡区域A2a内的至少一个第二像素电路22可以与至少一个第二发光元件电连接，被配置为驱动所述至少一个第二发光元件发光。例如，一个第二像素电路22可以配置为驱动一个第二发光元件发光。第二像素电路22在衬底的正投影与所电连接的第二发光元件在衬底的正投影可以至少部分交叠。本示例中，通过将驱动第一发光元件的第一像素电路21设置在过渡区域A2a，可以减小像素电路对光线的遮挡，从而增加第一显示区A1的光透过率。

在一些示例中，如图2所示，非过渡区域A2b可以包括多个第二发光元件、以及阵列排布的多个第二像素电路22和多个无效像素电路23。过渡区域A2a还可以包括：多个无效像素电路23。本示例通过设置无效像素电路23可以利于提高多个膜层的部件在刻蚀工艺中的均一性。例如，无效像素电路23与其所在行或所在列的第一像素电路21和第二像素电路22的结构可以大致相同，只是其不与任何发光元件电连接。本示例中，第二显示区的有效像素电路可以包括：第一像素电路21和第二像素电路22。

在一些示例中，由于第二显示区A2不仅设置有与第二发光元件电连接的第二像素电路22，还设置有与第一发光元件11电连接的第一像素电路21，因此，第二显示区A2的像素电路的数目可以大于第二发光元件的数目。在一些示例中，如图2所示，可以通过减小第二像素电路在第一方向X上的尺寸来获得设置新增像素电路(包括第一像素电路和无效像素电路)的区域。例如，像素电路在第一方向X上的尺寸可以小于第二发光元件在第一方向X上的尺寸。在本示例中，如图2所示，可以将原来的每a列像素电路通过沿第一方向X压缩，从而新增一列像素电路的排布空间，且压缩前的a列像素电路和压缩后的a+1列像素电路所占用的空间可以是相同。其中，a可以为大于1的整数。在一些示例中，a可以等于4。然而，本实施例对此并不限定。例如，a可以等于2或3。

在另一些示例中，可以将原来的b行像素电路通过沿第二方向Y压缩，从而新增一行像素电路的排布空间，且压缩前的b行像素电路和压缩后的b+1行像素电路所占用的空间是相同。其中，b可以为大于1的整数。或者，可以通过减小第二像素电路在第一方向X和第二方向Y上的尺寸来获得设置新增像素电路的区域。

在本公开实施例中，一行发光元件可以指与该行发光元件相连的像素电路均与同一条栅线(例如，扫描线)相连。一行像素电路可以指沿第一方向依次排布的多个像素电路，一行像素电路可以均与同一条栅线相连。然而，本实施例对此并不限定。

在一些实现方式中，以显示基板为便携式电子产品(例如手表)的显示基板为例，数据线驱动的像素电路的数目较少，而且显示频率通常较低，例如可以为60Hz，可以保证充分的像素充电时间。为了降低集成电路(IC)的成本，通常采用多路复用电路(MUX)设计，即一个集成电路输出数据信号驱动多条数据线，通过多路复用电路的开启和关闭来控制实现不同数据线的信号输出。即，将数据电容存储在数据线上，然后开启扫描线，实现数据信号输入，因此，数据线电容差异会造成显示效果差异。由于第一显示区不设置像素电路，给第一显示区的第一发光元件电连接的第一像素电路提供数据信号的数据线需要通过走线转接来实现信号传输，使得第一显示区的第一发光元件对应的数据线电阻和电容大于第二显示区的第二发光元件对应的数据线电阻和电容，从而会导致第一显示区出现暗条纹不良。例如，第一显示区的第一发光元件对应的数据线电阻约为1144.39欧姆，第二显示区的第二发光元件对应的数据线电阻约为691.32欧姆，两者的比值约为1.66；第一显示区的第一发光元件对应的数据线电容约为9899.74fF，第二显示区的第二发光元件对应的数据线电容约为6528fF，两者的比值约为1.52，如此一来，第一显示区和第二显示区的第二子显示区的部分区域可能会出现暗条纹不良。

发明人经过研究和实验发现，通过调整第二显示区的第二发光元件对应的数据线电容，可以减小第一显示区的第一发光元件对应的数据线电容和第二显示区的第二发光元件对应的数据线电容的差异；而且，通过减小像素电路的存储电容的大小可以减小提供给发光元件的驱动电流，从而减小对应的发光元件的亮度。另外，图3为进行转接的数据线所连接的像素电路的第一节点的波形图。第一节点为像素电路的驱动晶体管的栅极连接的节点。图3中横坐标表示时间，纵坐标表示第一节点的电压变化。曲线L1表示像素电路电连接的数据线只和有效像素电路电连接，曲线L2表示像素电路电连接的数据线与有效像素电路和无效像素电路均电连接。由曲线L1和曲线L2可见，数据线同时给有效像素电路和无效像素电路充电时，容易造成第一节点的电压降低。例如，接入无效像素电路的数据线电连接的发光元件的驱动电流可以为10.18nA，没有接入无效像素电路的数据线电连接的发光元件的驱动电流可以为6.27nA，两者之比约为1.62。由此可见，在数据线上存储的输出信号同时给有效像素电路和无效像素电路的存储电容充电时，容易造成像素电路的第一节点的电压被拉低，从而导致像素电路产生的驱动电流增加，造成显示区域的显示亮度不均一。

本实施例提供一种显示基板，包括：衬底、多个第一发光元件、多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线。衬底包括显示区域，显示区域包括第一显示区和位于第一显示区至少一侧的第二显示区。多个第一发光元件位于第一显示区。多个第二发光元件、多个第一像素电路、多个第二像素电路、多条第一数据线和多条第二数据线位于第二显示区。多个第一像素电路中的至少一个第一像素电路与多个第一发光元件中的至少一个第一发光元件电连接，配置为向所述至少一个第一发光元件提供驱动信号。多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接，配置为向所述至少一个第二发光元件提供驱动信号。第一数据线与多个第一像素电路和第二像素电路电连接，第二数据线与多个第二像素电路电连接。第一数据线电连接的多个第一像素电路和多个第二像素电路中的至少一个的存储电容的大小不同于第二数据线电连接的多个第二像素电路中的至少一个的存储电容的大小。

本实施例提供的显示基板，通过对第一数据线和第二数据线电连接的像素电路的存储电容的大小进行调整，使得第一像素电路提供给第一发光元件的驱动信号与第二像素电路提供给第二发光元件的驱动信号可以大致相同，从而可以提升第一显示区和第二显示区的显示均一性。

下面通过一些示例对本实施例的方案进行举例说明。

图4为本公开至少一实施例的像素电路的等效电路图。本示例性实施例的像素电路以7T1C结构为例进行说明。然而，本实施例对此并不限定。

在一些示例中，如图4所示，本示例的像素电路可以包括第一晶体管T1至第七晶体管T7以及存储电容Cst。第一晶体管T1还可以称为第一复位晶体管，第二晶体管T2还可以称为阈值补偿晶体管，第三晶体管T3还可以称为驱动晶体管，第四晶体管T4还可以称为数据写入晶体管，第五晶体管T5还可以称为第一发光控制晶体管，第六晶体管T6还可以称为第二发光控制晶体管，第七晶体管还可以称为第二复位晶体管。发光元件EL可以包括阳极、阴极和设置在阳极和阴极之间的有机发光层。

在一些示例中，像素电路的七个晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在一些可能的实现方式中，驱动晶体管和六个开关晶体管可以包括P型晶体管和N型晶体管。在一些示例中，像素电路的七个晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。

在一些示例中，如图4所示，显示基板可以包括扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2。在一些示例中，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号DATA，发光控制线EML可以配置为向像素电路提供发光控制信号EM，第一复位控制线RST1可以配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2可以配置为向像素电路提供第二复位控制信号RESET2。

在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。第二复位控制线RST2可以与第n行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n)，即第二复位控制信号RESET2(n)与扫描信号SCAN(n)相同。在一些示例中，第n行像素电路所电连接的第二复位控制线RST2与第n+1行像素电路所电连接的第一复位控制线RST1可以为一体结构。如此，可以减少显示基板的信号线，实现显示基板的窄边框设计。然而，本实施例对此并不限定。

在一些示例中，第一初始信号线INIT1可以配置为向像素电路提供第一初始信号，第二初始信号线INIT2可以配置为向像素电路提供第二初始信号。例如，第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此。在另一些示例中，第一初始信号与第二初始信号可以相同，可以仅设置第一初始信号线来提供第一初始信号。

在一些示例中，如图4所示，第三晶体管T3的栅极与第一节点N1电连接，第三晶体管T3的第一极与第二节点N2电连接，第三晶体管T3的第二极与第三节点N3电连接。第四晶体管T4的栅极与第一扫描线GL1电连接，第四晶体管T4的第一极与数据线DL电连接，第四晶体管T4的第二极与第二节点N2电连接。第二晶体管T2的栅极与第一扫描线GL1电连接，第二晶体管T2的第一极与第五节点N5电连接，第二晶体管T2的第二极与第三节点N3电连接。第五晶体管T5的栅极与发光控制线EML电连接，第五晶体管T5的第一极与第一电源线PL1电连接，第五晶体管T5的第二极与第二节点N2电连接。第六晶体管T6的栅极与发光控制线EML电连接，第六晶体管T6的第一极与第三节点N3电连接，第六晶体管T6的第二极与第四节点N4电连接。第一晶体管T1的栅极与第一复位控制线RST1电连接，第一晶体管T1的第一极与第一初始信号线INIT1电连接，第一晶体管T1的第二极与第五节点N5电连接。第七晶体管T7的栅极与第二复位控制线RST2电连接，第七晶体管T7的第一极与第二初始信号线INIT2电连接，第七晶体管T7的第二极与第四节点N4电连接。存储电容Cst的第一电容极板与第一节点N1电连接，存储电容Cst的第二电容极板与第一电源线PL1电连接。

在本示例中，第一节点N1为存储电容Cst、第二晶体管T2、第一晶体管T1和第三晶体管T3的连接点，第二节点N2为第五晶体管T5、第四晶体管T4和第三晶体管T3的连接点，第三节点N3为第三晶体管T3、第二晶体管T2和第六晶体管T6的连接点，第四节点N4为第六晶体管T6、第七晶体管T7和发光元件EL的连接点。

图5为图4提供的像素电路的工作时序图。下面参照图5对图4示意的像素电路的工作过程进行说明。以图4所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。

在一些示例中，如图5所示，在一帧显示时间段，像素电路的工作过程包括：第一阶段S1、第二阶段S2和第三阶段S3。在本示例中，一行像素电路接收到的第二复位控制信号与扫描信号可以相同。

第一阶段S1，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使第四晶体管T4、第二晶体管T2、第五晶体管T5、第六晶体管T6以及第七晶体管T7断开。此阶段发光元件EL不发光。

第二阶段S2，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号。此阶段由于存储电容Cst的第一电容极板为低电平，因此，第三晶体管T3导通。扫描信号SCAN为低电平信号，使第二晶体管T2、第四晶体管T4和第七晶体管T7导通。第二晶体管T2和第四晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电容极板(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管T3的阈值电压。第七晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第五晶体管T5和第六晶体管T6断开。

第三阶段S3，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第五晶体管T5和第六晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。

在像素电路驱动过程中，流过第三晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而第三晶体管T3的驱动电流为：

I＝K×(Vgs-Vth)²＝K×[(VDD-Vdata+|Vth|)-Vth]²＝K×[VDD-Vdata]²。

其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为第三晶体管T3的栅极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。

由上式中可以看到流经发光元件EL的电流与第三晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿第三晶体管T3的阈值电压。

图6为本公开至少一实施例的显示基板的示意图。在一些示例中，如图6所示，第一显示区A1没有设置像素电路，第二显示区A2设置有多个有效像素电路和多个无效像素电路23，多个有效像素电路可以包括多个第一像素电路21和多个第二像素电路22。例如，多个第一像素电路21可以设置在第一子显示区A21a和A21b，第二子显示区A22和第三子显示区A23可以不设置第一像素电路21。

在一些示例中，在第二显示区A2内，每隔三列第二像素电路22可以排布一列像素电路(包括多个第一像素电路21和无效像素电路23，或者包括多个无效像素电路23)。在本公开中，一列像素电路可以包括沿第二方向Y排布的多个像素电路。第二子显示区A22和第三子显示区A23可以包括多列第二像素电路22和多列无效像素电路23，第一子显示区A21a和A21b可以包括多列第二像素电路22、多列无效像素电路23以及多列第一像素电路21，至少一列第一像素电路21中沿第二方向Y排布的多个第一像素电路21之间可以间隔排布无效像素电路23。

在一些示例中，如图6所示，显示基板还可以包括：多条第一数据线31、多条第二数据线32以及多条无效数据线33。第二数据线32可以沿第二方向Y延伸。一条第二数据线32可以与一列第二像素电路22电连接。无效数据线33可以沿第二方向Y延伸。无效数据线33可以与一列无效像素电路23电连接；或者，无效数据线33可以与一列无效像素电路23在衬底的正投影存在交叠，并与该列无效像素电路23没有电连接。

在一些示例中，如图6所示，第一数据线31可以包括：第一子数据线31a、第二子数据线31b和第三子数据线31c。第一子数据线31a、第二子数据线31b和第三子数据线31c可以均沿第二方向Y延伸。第一子数据线31a和第三子数据线31c在第一方向X上可以对齐，即，第一子数据线31a沿第二方向Y的延伸线可以与第三子数据线31c重合。第二子数据线31b和第一子数据线31a在第一方向X上可以存在错位。例如，第二子数据线31b可以在第一方向X上位于第一子数据线31a远离第一显示区A1的一侧。第一子数据线31a可以位于第二子显示区A22，第二子数据线31b可以位于第一子显示区A21a或A21b，第三子数据线31c可以位于第三子显示区A23。第一子数据线31a可以与第二子显示区A22内的一列第二像素电路22电连接。第二子数据线31b可以与第一子显示区A21a或A21b内的一列第一像素电路21电连接，并与该列第一像素电路21位于同一列的无效像素电路23没有电连接，第二子数据线31b在衬底的正投影与所述无效像素电路23在衬底的正投影可以存在交叠。第三子数据线31c可以与第三子显示区A23内的一列第二像素电路22电连接。第一子数据线31a电连接的第二像素电路22与第三子数据线31c电连接的第二像素电路22可以位于同一列。

在一些示例中，如图6所示，第一子数据线31a可以通过第一数据转接线35与第二子数据线31b电连接。第二子数据线31b可以通过第二数据转接线36与第三子数据线31c电连接。第一数据转接线35可以位于第二显示区，例如可以从第二子显示区A22延伸至第一子显示区A21a或A21b。第一数据转接线35可以沿第一方向X延伸。第二数据转接线36可以位于边框区域BB，例如可以位于上边框。第二数据转接线36的至少部分在衬底的正投影可以为弧形，与显示区域的边缘形状类似。

图7为本公开至少一实施例的第一子显示区的局部平面示意图。在一些示例中，如图6至图7所示，第一子显示区A21a或A21b可以包括：第一电路区D11和第二电路区D12。第一电路区D11可以包括多个第一像素电路，第二电路区D12可以包括多个第二像素电路。图7中以第一子显示区的第一电路区D11内的一个第一像素电路和第二电路区D2内的三个第二像素电路为例进行示意。在本示例中，以第一像素电路和第二像素电路的等效电路均如图4所示。

图8为图7中沿Q-Q’方向的局部剖面示意图。在一些示例中，如图8所示，在垂直于显示基板的方向上，第一子显示区可以包括：衬底100以及设置在衬底100上的电路结构层。在电路结构层远离衬底100一侧还可以设置有导电连接层(例如包括连接第一像素电路和第一发光元件的连接线)、发光结构层和封装结构层。电路结构层可以包括：依次设置在衬底100上的半导体层200、第一栅金属层201、第二栅金属层202、第一源漏金属层203和第二源漏金属层204。半导体层200和第一栅金属层201之间设置第一绝缘层101，第一栅金属层201和第二栅金属层202之间设置第二绝缘层102，第二栅金属层202和第一源漏金属层203之间设置第三绝缘层103，第一源漏金属层203和第二源漏金属层204之间设置第四绝缘层104和第五绝缘层105。在一些示例中，第一绝缘层101至第四绝缘层104可以为无机绝缘层，第五绝缘层105可以为有机绝缘层。然而，本实施例对此并不限定。例如，第一源漏金属层和第二源漏金属层之间可以仅设置第五绝缘层。

图9为图7中形成半导体层后的第二显示区的局部示意图。图10为图7中形成第一栅金属层后的第一子显示区的局部示意图。图11为图7中形成第二栅金属层后的第一子显示区的局部示意图。图12为图7中形成第三绝缘层后的第一子显示区的局部示意图。图13为图7中形成第一源漏金属层后的第一子显示区的局部示意图。

在一些示例中，如图7至图9所示，第一电路区D11的半导体层可以包括：第一像素电路的多个晶体管的有源层(例如可以包括：第一像素电路的第一晶体管41的有源层410、第二晶体管42的有源层420、第三晶体管43的有源层430、第四晶体管44的有源层440、第五晶体管45的有源层450、第六晶体管46的有源层460、第七晶体管47的有源层470)。第一像素电路的第一晶体管41的有源层410至第七晶体管47的有源层470可以为一体结构。第二电路区D12的半导体层可以包括：多个第二像素电路的多个晶体管的有源层(例如可以包括：第二像素电路的第一晶体管51的有源层510、第二晶体管52的有源层520、第三晶体管53的有源层530、第四晶体管54的有源层540、第五晶体管55的有源层550、第六晶体管56的有源层560、第七晶体管57的有源层570)。第二像素电路的第一晶体管51的有源层510至第七晶体管57的有源层570可以为一体结构。

在一些示例中，晶体管的有源层可以包括：第一区、第二区以及位于第一区和第二区之间的沟道区。其中，有源层的第一区和第二区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。沟道区可以不掺杂杂质，并具有半导体特性。位于沟道区两侧的第一区和第二区可以掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。然而，本实施例对此并不限定。

在一些示例中，如图7至图10所示，第一电路区D11的第一栅金属层可以至少包括：第一像素电路的多个晶体管的栅极和存储电容的第一电容极板481、第一复位控制线RST1(n)和RST1(n+1)、扫描线GL(n)、以及发光控制线EML(n)。第二电路区D12的第一栅金属层可以至少包括：第二像素电路的多个晶体管的栅极和存储电容的第一电容极板581、第一复位控制线RST1(n)和RST1(n+1)、扫描线GL(n)、以及发光控制线EML(n)。第一像素电路的第一晶体管41的栅极、位于同一行的第二像素电路的第一晶体管51的栅极以及第一复位控制线RST1可以为一体结构。第一像素电路的第二晶体管42的栅极和第四晶体管44的栅极、位于同一行的第二像素电路的第二晶体管52的栅极和第四晶体管54的栅极、以及扫描线GL(n)可以为一体结构。第一像素电路的第三晶体管43的栅极和存储电容的第一电容极板481可以为一体结构。第二像素电路的第三晶体管53的栅极和存储电容的第一电容极板581可以为一体结构。第一像素电路的第五晶体管45的栅极和第六晶体管46的栅极、位于同一行的第二像素电路的第五晶体管55的栅极和第六晶体管56的栅极、以及发光控制线EML(n)可以为一体结构。第一像素电路的第七晶体管47的栅极、位于同一行的第二像素电路的第七晶体管57的栅极、以及第一复位控制线RST1(n+1)可以为一体结构。然而，本实施例对此并不限定。

在一些示例中，如图7至图11所示，第一电路区D11的第二栅金属层可以包括：第一像素电路的存储电容的第二电容极板482、第一初始信号线INIT1(n)和INIT1(n+1)、第二初始信号线INIT2(n-1)和INIT2(n)。第二电路区D12的第二栅金属层可以包括：第二像素电路的存储电容的第二电容极板582、第一初始信号线INIT1(n)和INIT1(n+1)、第二初始信号线INIT2(n-1)和INIT2(n)。

在一些示例中，如图7至图11所示，第一像素电路的存储电容的第二电容极板482可以具有第一镂空区域K1。例如，第一镂空区域K1在衬底的正投影可以大致为圆角方形。第一镂空区域K1在衬底的正投影位于第一像素电路的存储电容的第一电容极板481在衬底的正投影范围内。第二像素电路的存储电容的第二电容极板582可以具有第二镂空区域K2。例如，第二镂空区域K2在衬底的正投影可以大致为圆角长方形。第二镂空区域K2在衬底的正投影位于第二像素电路的存储电容的第一电容极板581在衬底的正投影范围内。第二镂空区域K2的面积可以大于第一镂空区域K1的面积。第一像素电路的存储电容的第一电容极板481和第二像素电路的存储电容的第一电容极板581的面积可以大致相同。第一像素电路的存储电容的第二电容极板482和第一电容极板481的交叠面积可以大于第二像素电路的存储电容的第二电容极板582与第一电容极板581的交叠面积。如此一来，在第一像素电路的存储电容和第二像素电路的存储电容的其它条件相同的情况下，第一像素电路的存储电容的大小可以大于第二像素电路的存储电容的大小。

在一些示例中，如图12所示，第一子显示区的第三绝缘层可以开设有多个过孔，例如可以包括：暴露出半导体层表面的第一过孔V1至第六过孔V6以及第十一过孔V11至第十六过孔V16，暴露出第一栅金属层表面的第七过孔V7和第十七过孔V17，暴露出第二栅金属层表面的第八过孔V8至第十过孔V10以及第十八过孔V10至第二十过孔V20。

在一些示例中，如图7至图13所示，第一子显示区的第一源漏金属层可以包括：多个连接电极(例如第一连接电极491至第六连接电极496、第十一连接电极591至第十六连接电极596)。第一连接电极491可以通过第十一过孔V11与第一像素电路的第一晶体管41的有源层410的第一区电连接，还可以通过第十八过孔V18与第一初始信号线INIT1(n)电连接。第二连接电极492可以通过第十二过孔V12与第一像素电路的第二晶体管42的有源层420的第一区电连接，还可以通过第十七过孔V17与第一像素电路的第三晶体管43的栅极电连接。第三连接电极493可以通过第十三过孔V13与第一像素电路的第四晶体管44的有源层440的第一区电连接。第四连接电极494可以通过第十九过孔V19与第一像素电路的存储电容的第二电容极板482电连接，还可以通过第十四过孔V14与第一像素电路的第五晶体管45的有源层450的第一区电连接。第五连接电极495可以通过第十五过孔V15与第一像素电路的第六晶体管46的有源层460的第二区电连接。第六连接电极496可以通过第十六过孔V16与第一像素电路的第七晶体管47的有源层470的第一区电连接，还可以通过第二十过孔V20与第二初始信号线INIT2(n)电连接。

在一些示例中，如图7至图13所示，第十一连接电极591可以通过第一过孔V1与第二像素电路的第一晶体管51的有源层510的第一区电连接，还可以通过第八过孔V8与第一初始信号线INIT1(n)电连接。第十二连接电极592可以通过第二过孔V2与第二像素电路的第二晶体管52的有源层520的第一区电连接，还可以通过第七过孔V7与第二像素电路的第三晶体管53的栅极电连接。第十三连接电极593可以通过第三过孔V3与第二像素电路的第四晶体管54的有源层540的第一区电连接。第十四连接电极594可以通过第九过孔V9与第二像素电路的存储电容的第二电容极板582电连接，还可以通过第四过孔V4与第二像素电路的第五晶体管55的有源层550的第一区电连接。第十五连接电极595可以通过第五过孔V5与第二像素电路的第六晶体管56的有源层560的第二区电连接。第十六连接电极596可以通过第六过孔V6与第二像素电路的第七晶体管57的有源层570的第一区电连接，还可以通过第十过孔V10与第二初始信号线INIT2(n)电连接。

在一些示例中，如图7所示，第一子显示区的第五绝缘层可以开设有多个过孔，例如可以包括暴露出第一源漏金属层表面的第二十一过孔V21至第二十六过孔V26。

在一些示例中，如图7至图13所示，第一子显示区的第一电路区D11的第二源漏金属层可以包括：第一数据线的第二子数据线31b、第一电源线PL1和第一阳极连接电极497。第二电路区D12的第二源漏金属层可以包括：第二数据线32、第一电源线PL1以及第二阳极连接电极597。

在一些示例中，如图7至图13所示，第二子数据线31b可以通过第二十四过孔V24与第三连接电极493电连接，从而实现与第一像素电路的第四晶体管44的第一极电连接。第二子数据线31b可以配置为给第一像素电路提供数据信号。第一电路区D11的第一电源线PL1可以通过第二十五过孔V25与第四连接电极494电连接，从而实现与第一像素电路的第五晶体管的第一极和存储电容的第二电容极板482电连接。第一阳极连接电极497可以通过第二十六过孔V26与第五连接电极495电连接，从而实现与第一像素电路的第六晶体管的第二极电连接。第一阳极连接电极497后续可以与连接线电连接，从而实现与第一显示区的第一发光元件电连接。

在一些示例中，如图7至图13所示，第二数据线32可以通过第二十一过孔V21与第十三连接电极593电连接，从而实现与第二像素电路的第四晶体管54的第一极电连接。第二数据线32可以配置为给第二像素电路提供数据信号。第二电路区D12的第一电源线PL1可以通过第二十二过孔V22与第十四连接电极594电连接，从而实现与第二像素电路的第五晶体管的第一极和存储电容的第二电容极板582电连接。第二阳极连接电极597可以通过第二十三过孔V23与第十五连接电极595电连接，从而实现与第二像素电路的第六晶体管的第二极电连接。第二阳极连接电极597后续可以与第二显示区的第二发光元件电连接。

在一些示例中，以第一电路区D11为例，第一电源线PL1在衬底的正投影可以覆盖第二连接电极492和第三晶体管43的栅极的连接位置，从而对第一节点N1进行屏蔽，可以减小导电连接层的连接线和像素电路的第一节点之间的电容。

图14为本公开至少一实施例的第一子显示区的另一局部平面示意图。在一些示例中，如图14所示，第一子显示区还可以包括第三电路区D13，第三电路区D13可以设置无效像素电路。图14中以第一子显示区的第三电路区D13内的一个无效像素电路和第二电路区D12内的三个第二像素电路为例进行示意。无效像素电路的等效电路可以如图4所示。图15为图14中形成第一栅金属层后的第一子显示区的示意图。

在一些示例中，如图14和图15所示，第一子显示区的第三电路区D13内设置的无效像素电路可以包括第一晶体管61、第二晶体管62、第三晶体管63、第四晶体管64、第五晶体管65、第六晶体管66和第七晶体管67。无效像素电路的结构和第一像素电路的结构类似。第三电路区D13内的无效数据线33与无效像素电路的第四晶体管64所电连接的第二十三连接电极693可以没有电连接，无效数据线33在衬底的正投影与无效像素电路在衬底的正投影可以存在交叠。第五绝缘层和第四绝缘层没有开设实现无效数据线33与第二十三连接电极693电连接的过孔。然而，本实施例对此并不限定。在另一些示例中，无效数据线33可以通过第四绝缘层和第五绝缘层开设的过孔与第二十三连接电极693电连接，而第三绝缘层可以不开设实现第二十三连接电极693与第四晶体管64的有源层电连接的过孔。第二十三连接电极693与第四晶体管64的有源层可以没有交叠。

在本示例中，第二子数据线与无效像素电路也没有电连接关系，第二子数据线在衬底的正投影可以与无效像素电路在衬底的正投影存在交叠。关于第二子数据线与无效像素电路的位置关系可以参照无效数据线与无效像素电路的位置关系，故于此不再赘述。

图16为本公开至少一实施例的第二子显示区的局部平面示意图。在一些示例中，第二子显示区可以包括：第三电路区D13和第二电路区D12。第三电路区D13可以包括多个无效像素电路，第二电路区D12可以包括多个第二像素电路。图16中以第三电路区D13内的一个无效像素电路和第二电路区D12内的三个第二像素电路为例进行示意。图17为图16中形成第一栅金属层后的第二子显示区的局部示意图。图18为图16中形成第二栅金属层后的第二子显示区的局部示意图。本示例的第二像素电路可以位于第m行，图7中的第二像素电路可以位于第n行，m为不同于n的整数。例如，第n行第二像素电路被第一显示区A1隔断，第m行第二像素电路可以经过第二子显示区A22。

在一些示例中，如图16至图18所示，第二子显示区的第三电路区D13的无效像素电路与第一子显示区的无效像素电路的结构类似。无效像素电路的存储电容的第二电容极板682可以具有第四镂空区域K4，第四镂空区域K4在衬底的正投影可以位于第一电容极板681在衬底的正投影范围内。无效像素电路的存储电容的第一电容极板681与第二电容极板682在衬底的交叠面积与第一像素电路的存储电容的第一电容极板和第二电容极板的在衬底的交叠面积可以大致相同。

在一些示例中，如图16至图18所示，第二子显示区的第一栅金属层还可以包括：第一复位控制线RST1(m)和RST1(m+1)、扫描线GL(m)、发光控制线EML(m)；第二栅金属层还可以包括：第一初始信号线INIT1(m)和INIT1(m+1)、第二初始信号线INIT2(m-1)和INIT2(m)。

在一些示例中，第二子显示区的第二电路区D12内与第一子数据线31a电连接的第二像素电路的存储电容可以不同于第一子显示区的第二电路区内与第二数据线电连接的第二像素电路的存储电容。与第一子数据线31a电连接的第二像素电路的存储电容的第二电容极板582’可以具有第三镂空区域K3，第三镂空区域K3在衬底的正投影位于第一电容极板581’在衬底的正投影范围内。与第一子数据线31a电连接的第二像素电路的存储电容的第二电容极板582’和第一电容极板581’的交叠面积，可以大于与第二数据线电连接的第二像素电路的存储电容的第二电容极板582和第一电容极板581的交叠面积。在本示例中，与第一子数据线31a电连接的第二像素电路的结构和与第二子数据线电连接的第一像素电路的结构可以大致相同。

在一些示例中，在理论情况下，可以存在以下关系：

Cst_normal＝(Cdata_normal/Cdata_fdc)×Cst_fdc；

其中，Cst_normal表示与第二数据线电连接的像素电路的存储电容的大小，Cst_fdc表示与第一数据线电连接的像素电路的存储电容的大小，Cdata_fdc表示第一数据线的电容大小，Cdata_normal表示第二数据线的电容大小。由此可见，通过对第二数据线电连接的第二像素电路的存储电容的大小进行调整，可以改善第一数据线和第二数据线的电容差异导致的显示差异，使得提供给第一发光元件的驱动信号与提供给第二发光元件的驱动信号可以大致相同，从而改善显示效果。

图19为图6中区域C1的局部放大示意图。图20为图6中区域C2的局部放大示意图。在一些示例中，如图6、图19和图20所示，第二子数据线31b可以通过位于边框区域BB的第二数据转接线36与第三子数据线31c电连接。第二数据转接线36可以包括：第一子转接线361、第二子转接线362和第三子转接线363。第二子转接线362电连接在第一子转接线361和第三子转接线363之间。第一子转接线361和第三子转接线363可以为同层结构，第二子转接线362可以位于第一子转接线361远离衬底的一侧。例如，第二子转接线362可以位于第二源漏金属层，第一子转接线361和第三子转接线363可以位于第一源漏金属层。

在一些示例中，如图19所示，第一数据线的第二子数据线31b可以从第一子显示区A21a或A21b延伸至边框区域BB，第二子数据线31b的一端可以与第一子转接线361的一端电连接，第一子转接线361的另一端可以与第二子转接线362电连接。如图20所示，第一数据线的第三子数据线31c可以从第一子显示区A21a或A21b延伸至边框区域BB，第三子数据线31c的一端可以与第三子转接线363的一端电连接，第三子转接线363的另一端可以与第二子转接线362电连接。第一子转接线361和第三子转接线363可以均沿第二方向Y延伸。第二子转接线362可以匹配显示区域的边缘形状，例如可以为弧形。

在一些示例中，多条第二子数据线31b电连接的多条第一子转接线361沿第二方向Y的长度可以不同。第一子转接线361与所电连接的第二子转接线362远离显示区域一侧的多条第二子转接线362在衬底的正投影可以没有交叠。多条第三子数据线31c电连接的多条第三子数据线363沿第二方向Y的长度可以不同。第三子转接线363与所电连接的第二子转接线362远离显示区域一侧的多条第二子转接线362在衬底的正投影可以没有交叠。本示例通过减小第一子转接线和第三子转接线向远离显示区域一侧的延长线，可以减小第一子转接线和第三子转接线和其他信号的重叠，可以减小走线寄生电容，从而减小第一数据线的电容。

图21为图6中区域C3的局部放大示意图。在一些示例中，如图21所示，周边区域BB还可以设置多个补偿电容38。补偿电容38可以包括第一极板381和第二极板382。第一极板381和第二极板382在衬底的正投影可以存在交叠。补偿电容38的第一极板381可以与第二数据线32电连接。多个补偿电容38的第二极板382可以为一体结构，例如可以与第一电源线电连接。在本示例中，第二数据线32通过与补偿电容电连接，可以增加第二数据线的电容，实现第二数据线的电容到第一数据线电容的均匀过渡，降低明显亮暗条纹的分界区域。

在一些示例中，补偿电容的第一极板381可以位于第一栅金属层，第二极板382可以位于第二栅金属层。第二数据线32可以直接与补偿电容的第一极板381电连接。然而，本实施例对此并不限定。

下面对显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。

本公开实施例所说的“A和B为同层结构”是指，A和B通过同一次图案化工艺同时形成，或者A和B靠近衬底一侧的表面与衬底的距离基本相同，或者A和B靠近衬底一侧的表面与同一个膜层直接接触。膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

在一些示例性实施方式中，显示基板的制备过程可以包括如下操作。

(1)、提供衬底。在一些示例中，衬底可以为刚性基底或者柔性基底。例如，刚性基底可以为但不限于玻璃、石英中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在一些示例中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用硅氮化物(SiNx)或硅氧化物(SiOx)等，用于提高衬底的抗水氧能力。

(2)、形成半导体层。在一些示例中，形成半导体层可以包括：在衬底上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，在第二显示区形成半导体层，如图9所示。一个像素电路的七个晶体管的有源层可以为相互连接的一体结构。在一些示例中，半导体层的材料例如可以包括多晶硅。

(3)、形成第一栅金属层。在一些示例中，在形成前述结构的衬底上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层的第一绝缘层，以及设置在第二显示区的第一绝缘层上的第一栅金属层，如图10、图15和图17所示。

(4)、形成第二栅金属层。在一些示例中，在形成前述结构的衬底上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成覆盖第一栅金属层的第二绝缘层，以及设置在第二显示区的第二绝缘层上的第二栅金属层，如图11和图18所示。

(5)、形成第三绝缘层。在一些示例中，在形成前述图案的衬底上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层，如图12所示。第二显示区的第三绝缘层开设有多个过孔，例如多个过孔可以分别暴露出半导体层、第一栅金属层和第二栅金属层的表面。

(6)、形成第一源漏金属层。在一些示例中，在形成前述图案的衬底上沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，在第二显示区的第三绝缘层上形成第一源漏金属层，如图13所示。

(7)、形成第二源漏金属层。在一些示例中，在形成前述图案的衬底上沉积第四绝缘薄膜，随后涂覆第五绝缘薄膜，通过图案化工艺对第五绝缘薄膜和第四绝缘薄膜进行图案化，形成第五绝缘层和第四绝缘层。随后，沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，在第二显示区的第五绝缘层上形成第二源漏金属层，如图7、图14和图16所示。

至此，制备完成第二显示区的电路结构层。第一显示区可以包括衬底以及叠设在衬底的第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层以及第五绝缘层。

(8)、依次形成第一平坦层、导电连接层、第二平坦层、阳极层、像素定义层、有机发光层以及阴极层。在一些示例中，在形成前述图案的衬底上涂覆第一平坦薄膜，通过图案化工艺对第一平坦薄膜进行图案化，形成第一平坦层。第一平坦层可以开设有多个第一转接孔和多个第二转接孔。第一转接孔内的第一平坦层被去掉，可以暴露出第一像素电路的第一阳极连接电极，第二转接孔内的第一平坦层被去掉，可以暴露出第二像素电路的第二阳极连接电极。随后，在形成前述图案的衬底基板上沉积透明导电薄膜，通过图案化工艺对透明导电薄膜进行图案化，形成导电连接层。导电连接层可以包括电连接第一像素电路和第一发光元件的连接线。随后，在形成前述图案的衬底上涂覆第二平坦薄膜，通过图案化工艺对第二平坦薄膜进行图案化，形成第二平坦层。随后，在形成前述图案的衬底上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层。随后，在形成前述图案的衬底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层，阴极层分别与有机发光层和第二电源线电连接。在一些示例中，在阴极层上形成封装结构层，封装结构层可以包括无机材料/有机材料/无机材料的叠层结构。在另一些示例中，显示基板可以包括多个导电连接层，相邻导电连接层之间可以设置平坦层。

在一些示例性实施方式中，第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层和第二绝缘层可以称之为栅绝缘(GI)层，第三绝缘层可以称之为层间绝缘(ILD)层，第四绝缘层可以称之为钝化层。第五绝缘层、第一平坦层和第二平坦层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。

本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，第二显示区的电路结构层可以包括：依次设置在衬底的半导体层、第一栅金属层、第二栅金属层和第一源漏金属层。然而，本实施例对此并不限定。本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与已有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

本公开至少一实施例还提供一种显示装置，包括如上所述的显示基板。

图22为本公开至少一实施例的显示装置的示意图。如图22所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的显示结构层的出光侧的感光传感器92。感光传感器92在显示基板91上的正投影与第一显示区A1存在交叠。

在一些示例性实施方式中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。

本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (14)

1.一种显示基板，其特征在于，包括：

衬底，包括显示区域，所述显示区域包括第一显示区和位于所述第一显示区至少一侧的第二显示区；

多个第一发光元件，位于所述第一显示区；

多个第二发光元件、多个第一像素电路和多个第二像素电路，位于所述第二显示区；所述多个第一像素电路中的至少一个第一像素电路与所述多个第一发光元件中的至少一个第一发光元件电连接，配置为向所述至少一个第一发光元件提供驱动信号；所述多个第二像素电路中的至少一个第二像素电路与所述多个第二发光元件中的至少一个第二发光元件电连接，配置为向所述至少一个第二发光元件提供驱动信号；

多条第一数据线和多条第二数据线，位于所述第二显示区；

所述第一数据线与多个第一像素电路和多个第二像素电路电连接，所述第二数据线与多个第二像素电路电连接；

所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的大小不同于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的大小。

2.根据权利要求1所述的显示基板，其特征在于，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的大小大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的大小。

3.根据权利要求2所述的显示基板，其特征在于，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积，大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积。

4.根据权利要求3所述的显示基板，其特征在于，所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板的面积相同；

所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第二电容极板上开设的镂空区域的面积小于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第二电容极板上开设的镂空区域的面积，使得所述第一数据线电连接的所述多个第一像素电路和所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积，大于所述第二数据线电连接的所述多个第二像素电路中的至少一个的存储电容的第一电容极板和第二电容极板的交叠面积。

5.根据权利要求1至4中任一项所述的显示基板，其特征在于，所述第二显示区包括：沿第一方向与所述第一显示区相邻的至少一个第一子显示区以及沿第二方向与所述第一显示区相邻的第二子显示区，所述第一方向与第二方向交叉；

所述第一数据线电连接的多个第一像素电路位于所述第一子显示区，所述第一数据线电连接的多个第二像素电路位于所述第二子显示区。

6.根据权利要求5所述的显示基板，其特征在于，所述第一数据线至少包括：第一子数据线和第二子数据线；所述第一子数据线和所述第二子数据线通过第一数据转接线电连接；所述第一子数据线与所述第二子显示区内沿所述第二方向排布的多个第二像素电路电连接，所述第二子数据线与所述第一子显示区内沿所述第二方向排布的多个第一像素电路电连接；所述第一数据转接线位于所述第二显示区内。

7.根据权利要求6所述的显示基板，其特征在于，所述衬底还包括：位于所述显示区域外围的边框区域，所述第二显示区还包括：在所述第二方向上位于所述第一显示区远离所述第二子显示区一侧的第三子显示区；

所述第一数据线还包括：第三子数据线，所述第二子数据线通过第二数据转接线与所述第三子数据线电连接；所述第三子数据线与所述第三子显示区内沿所述第二方向排布的多个第二像素电路电连接；所述第二数据转接线位于所述边框区域。

8.根据权利要求7所述的显示基板，其特征在于，所述第二数据转接线包括：依次电连接的第一子转接线、第二子转接线和第三子转接线；所述第一子转接线与所述第二子数据线电连接，所述第三子转接线与所述第三子数据线电连接；

所述第一子转接线和第三子转接线在所述衬底的正投影与所电连接的第二子转接线远离所述显示区域一侧的至少一条第二子转接线在所述衬底的正投影没有交叠。

9.根据权利要求8所述的显示基板，其特征在于，所述第二子转接线在所述衬底的正投影为弧形。

10.根据权利要求1所述的显示基板，其特征在于，所述衬底还包括：位于所述显示区域外围的边框区域，所述边框区域设置有至少一个补偿电容，至少一条第二数据线与所述补偿电容电连接。

11.根据权利要求1所述的显示基板，其特征在于，所述多个第一像素电路和多个第二像素电路中的至少一个像素电路包括：驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述至少一个像素电路还与第一电源线电连接，所述第一电源线配置为屏蔽所述第一节点。

12.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括：位于所述第二显示区的多个无效像素电路，所述第一数据线和所述第二数据线与所述多个无效像素电路没有电连接。

13.根据权利要求1所述的显示基板，其特征在于，所述显示区域为圆形或椭圆形。

14.一种显示装置，其特征在于，包括如权利要求1至13中任一项所述的显示基板。

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