KR101702031B1 - 표시 패널 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 표시 패널은 게이트선의 일단에 연결되어 있고, 제1 방향으로 위치하는 복수의 스테이지를 포함하며, 그리고 기판 위에 집적된 게이트 구동부를 포함하고, 게이트 구동부는 제1 방향으로 뻗어 있는 복수의 클럭 신호선 및 전압 신호선을 포함하고, 그리고 전압 신호선은 복수의 클럭 신호선과 복수의 스테이지 사이에 위치한다.

Description

표시 패널{DISPLAY PANEL}
표시 패널이 제공된다.
표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.
이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감될 수 있다.
본 발명에 따른 한 실시예는 RC 딜레이를 줄이기 위한 것이다.
본 발명에 따른 한 실시예는 정전기에 의한 불량을 줄이기 위한 것이다.
상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 사용될 수 있다.
본 발명의 한 실시예에 따른 표시 패널은 게이트선을 포함하는 표시 영역, 그리고 게이트선의 일단에 연결되어 있고, 제1 방향으로 위치하는 복수의 스테이지를 포함하며, 기판 위에 집적된 게이트 구동부를 포함하고, 상기 게이트 구동부는 상기 제1 방향으로 뻗어 있는 복수의 클럭 신호선 및 상기 제1 방향으로 뻗어 있는 전압 신호선을 포함하고, 그리고 상기 전압 신호선은 상기 복수의 클럭 신호선과 상기 복수의 스테이지 사이에 위치한다.
상기 복수의 클럭 신호선은 4 개 이상일 수 있다.
상기 복수의 클럭 신호선과 상기 전압 신호선은 동일한 층에 위치할 수 있다.
상기 전압 신호선은 상기 복수의 클럭 신호선의 바깥쪽에 상기 제1 방향으로 뻗어 있는 보조 신호선을 더 포함할 수 있고, 상기 보조 신호선은 전압 신호선과 연결되어 있을 수 있다.
상기 전압 신호선은 상기 스테이지의 전압 입력 단자와 연결되어 있는 가지 신호선을 포함할 수 있다.
상기 가지 신호선은 상기 복수의 클럭 신호선 및 상기 전압 신호선은 서로 다른 층에 위치할 수 있다.
상기 복수의 클럭 신호선 중 어느 두 개는 상기 스테이지의 제1 클럭 입력 단자와 제2 클럭 입력 단자에 각각 연결되어 있을 수 있다.
상기 스테이지는 제1 입력 단자, 제2 입력 단자, 출력 단자 및 전달 신호 출력 단자를 포함할 수 있고, 그리고 상기 복수의 스테이지 중 적어도 어느 하나의 제1 입력 단자는 다른 스테이지의 전달 신호 출력 단자에 연결되어 있을 수 있고, 출력 단자는 상기 다른 스테이지의 제2 입력 단자에 연결되어 있을 수 있다.
상기 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함할 수 있다.
상기 입력부, 상기 풀다운 구동부, 상기 출력부, 상기 전달 신호 생성부는 제1 노드에 연결되어 있을 수 있다.
본 발명의 한 실시예에 따른 표시 패널은 게이트선을 포함하는 표시 영역, 그리고 게이트선의 일단에 연결되어 있고, 복수의 스테이지를 포함하며, 기판 위에 집적된 게이트 구동부를 포함하고, 상기 게이트 구동부는 상기 스테이지에 제1 저전압을 인가하는 제1 전압 신호선 및 상기 스테이지에 상기 제1 저전압보다 낮은 제2 저전압을 인가하는 제2 전압 신호선을 포함하고, 상기 제1 전압 신호선은 상기 복수의 스테이지와 상기 표시 영역 사이에 위치하고, 그리고, 상기 제1 전압 신호선은 상기 복수의 스테이지 중 어느 하나에 연결되어 있을 수 있다.
상기 제1 전압 신호선이 연결되어 있는 스테이지는 더미 스테이지일 수 있다.
상기 제1 전압 신호선은 상기 제1 금속 패턴과 연결되어 있을 수 있으며, 상기 제1 전압 신호선과 상기 제1 금속 패턴은 동일한 층에 위치할 수 있다.
상기 제1 전압 신호선은 상기 제1 금속 패턴과 연결 부재를 통하여 연결되어 있을 수 있으며, 상기 연결 부재는 상기 제1 전압 신호선과 서로 다른 층에 위치할 수 있다.
상기 스테이지는 클럭 신호, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 두 개의 전달 신호를 인가받을 수 있고, 상기 제1 저전압을 게이트 오프 전압으로 가지는 게이트 전압을 출력할 수 있다.
상기 제2 저전압은 상기 전달 신호가 로우일 때의 전압일 수 있다.
본 발명에 따른 한 실시예는 RC 딜레이를 줄일 수 있고, 정전기에 의한 불량을 줄일 수 있다.
도 1은 본 발명의 한 실시예 따른 표시 패널의 평면도이다.
도 2는 도 1의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 3은 도 2의 A 영역을 개략적으로 나타내는 평면도이다.
도 4는 도 3에서 IV-IV선을 따라 자른 단면도이다.
도 5는 도 2에서 하나의 스테이지를 나타내는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 9는 본 발명의 한 실시예 따른 표시 패널의 평면도이다.
도 10은 도 9의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 11은 도 10에서 하나의 스테이지를 나타내는 회로도이다.
도 12는 더미 스테이지와 제1 스테이지를 개략적으로 나타내는 평면도이다.
도 13은 도 12에서 XIII-XIII선을 따라 자른 단면도이다.
도 14은 도 12에서 XIV-XIV선을 따라 자른 단면도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면, 본 발명의 실시예에 따른 표시 패널에 대하여 도 1 내지 도 5를 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예 따른 표시 패널의 평면도이고, 도 2는 도 1의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이고, 도 3은 도 2의 A 영역을 개략적으로 나타내는 평면도이고, 도 4는 도 3에서 IV-IV선을 따라 자른 단면도이고, 도 5는 도 2에서 하나의 스테이지를 나타내는 회로도이다.
도 1을 참고하면, 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500) 를 포함한다. 한편, 표시 영역(300)의 데이터선(D1-Dm)은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450)의 위에 형성된 데이터 드라이버 IC(460)에서 데이터 전압을 인가받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)의 외측에는 인쇄 회로 기판(printed circuit board)(400)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3), 스캔 개시 신호(STVP), 특정 전압(Vss)을 제공하는 신호를 포함한다.
표시 영역(300)은 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst) 등을 포함하며, 도 1에서는 액정 표시 패널을 예로 들어 도시하고 있다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며, 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서는 액정 표시 패널을 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.
각 화소(PX)에는 박막 트랜지스터(Trsw), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다. 유지 커패시터(Cst)는 생략될 수 있다. 박막 트랜지스터(Trsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Trsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Trsw)의 출력 단자는 액정 커패시터(Clc)의 일측 단자 및 유지 커패시터(Cst)의 일측단자에 연결된다. 액정 커패시터(Clc)의 타측단자는 공통 전극에 연결되며, 유지 커패시터(Cst)의 타측단자는 신호 제어부(600)로부터 인가되는 유지 전압을 인가받는다.
다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.
데이터 드라이버 IC(460)는 표시 패널(100)의 상측에 위치하며 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있다. 또한, 데이터 드라이버 IC(460)는 표시 패널(100)의 하측에 위치할 수 있다.
게이트 구동부(500)는 클럭 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받아서 게이트 전압(게이트 온 전압및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.
게이트 구동부(500)로 인가되는 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3), 스캔 개시 신호(STVP), 게이트 오프 전압에 준하는 전압(Vss)은 도 1에서와 같이 최 외각측에 위치하는 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다. 한편 클럭 신호는 4 개일 수도 있으며, 8 개일 수도 있다.
도 2를 참고하면, 게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1-SRn)를 포함한다. 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 인가 받는 클럭 신호선(SL1-SL6), 전압(Vss)을 인가 받는 전압 신호선(SL7), 스캔 개시 신호(STVP)를 인가 받는 스캔 개시 신호선(SL8)은 각각 열 방향으로 뻗어 있으며, 대략 서로 평행하다. 이외에도, 클럭 신호는 4 개 이상일 수 있으며, 예를 들어, 4 개 또는 8 개일 수도 있다. 또한, 클럭 신호선(SL1-SL6), 전압 신호선(SL7) 및 스캔 개시 신호선(SL8)은 순서대로 스테이지(SR1-SRn)에 가깝게 배치되어 있다. 예를 들어, 클럭 신호선(SL1-SL6)과 스테이지(SR1-SRn) 사이에 전압 신호선(SL7)이 위치한다. 전압 신호선(SL7)은 대략 행 방향으로 배치되어 있는 가지 신호선을 포함하며, 가지 신호선을 통하여 각 스테이지(SR1-SRn)의 전압 입력 단자(Vin)로 전압(Vss)을 인가한다. 전압 신호선(SL7)의 가지 신호선은 클럭 신호선(SL1-SL6)과 교차하지 않기 때문에, 전압 신호선(SL7)의 가지 신호선과 클럭 신호선(SL1-SL6)이 중첩하는 영역이 감소되고, 클럭 신호선(SL1-SL6)의 용량(capacitance)이 감소될 수 있고, RC 딜레이가 감소될 수 있다. 예를 들어, 도 2의 구조에서, 클럭 신호선의 용량은 1762 pF, 저항은 129.4 옴, RC 딜레이는 0.228 s일 수 있다.
반면, 클럭 신호선(SL1-SL6)이 전압 신호선(SL7)과 스테이지(SR1-SRn)의 사이에 위치한다면, 전압 신호선(SL7)을 통하여 스테이지(SR1-SRn)로 전압(Vss)이 인가될 때, 전압 신호선(SL7)과 클럭 신호선(SL1-SL6)은 절연되어 교차한다. 따라서, 전압 신호선(SL7)과 클럭 신호선(SL1-SL6)이 중첩하는 영역이 증가하고, 클럭 신호선(SL1-SL6)의 용량이 증가하고, RC 딜레이가 증가한다. 예를 들어, 클럭 신호선의 용량은 2152 pF, 저항은 129.4 옴, RC 딜레이는 0.279 s일 수 있다.
각 스테이지(SR1-SRn)는 두 개의 입력 단자(IN1, IN2), 두 개의 클럭 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받는 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.
우선 제1 입력 단자(IN1)는 이전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호를 인가 받는다. 예를 들어, 4 번째 스테이지(SR4)의 제1 입력 단자(IN1)는 제1 스테이지(SR1)의 전달 신호 출력 단자(CRout)에 연결되어 있고, 5 번째 스테이지(SR5)의 제1 입력 단자(IN1)는 제2 스테이지(SR2)의 전달 신호 출력 단자(CRout)에 연결되어 있고, 6 번째 스테이지(SR6)의 제1 입력 단자(IN1)는 제3 스테이지(SR3)의 전달 신호 출력 단자(CRout)에 연결되어 있다. 하지만, 제1 스테이지(SR1), 제2 스테이지(SR2), 제3 스테이지(SR3)는 각각 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다. 또한, 마지막 스테이지(SRn)의 전달 신호 출력 단자(CRout)는 각 스테이지(SR1-SRn)의 리셋 단자(RE)와 연결되어 있다.
제2 입력 단자(IN2)는 다음 단 스테이지의 출력 단자(OUT)와 연결되어 다음 단의 게이트 전압을 인가 받는다. 예를 들어, 제1 스테이지(SR1)의 제2 입력 단자(IN2)는 제4 스테이지(SR4)의 출력 단자(OUT)에 연결되어 있고, 제2 스테이지(SR2)의 제2 입력 단자(IN2)는 제5 스테이지(SR5)의 출력 단자(OUT)에 연결되어 있고, 제3 스테이지(SR3)의 제2 입력 단자(IN2)는 제6 스테이지(SR6)의 출력 단자(OUT)에 연결되어 있다. n번째 스테이지(SRn)의 경우에는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔개시 신호(STVP)를 인가 받는다.
클럭 신호선(SL1-SL6)은 차례대로 제1 스테이지(SR1)부터 제6 스테이지(SR6)의 제1 클럭 단자(CK1)에 연결되어 있으며, 다시 제7 스테이지(SR7) 내지 제12 스테이지(SR12)에 차례대로 연결되어 있으며, 이러한 연결 관계가 반복된다.
또한, 각 스테이지(SR1-SRn)의 제 2 클럭 단자(CK2)에는 해당 스테이지의 제1 클럭 단자(CK1)에 인가되는 클럭 신호와 위상이 다른 클럭 신호가 인가된다. 예를 들어, 제1 스테이지(SR1)의 제2 클럭 단자(CK2)에는 클럭 신호(CKV1)와 위상이 다른 클럭 신호(CKVB1)가 인가되며, 제2 스테이지(SR2)의 제2 클럭 단자(CK2)에는 클럭 신호(CKV2)와 위상이 다른 클럭 신호(CKVB2)가 인가되며, 제3 스테이지(SR3)의 제2 클럭 단자(CK2)에는 클럭 신호(CKV3)와 위상이 다른 클럭 신호(CKVB3)이 인가되며, 제4 스테이지(SR4)의 제2 클럭 단자(CK2)에는 클럭 신호(CKVB1)와 위상이 다른 클럭 신호(CKV1)이 인가되며, 제5 스테이지(SR5)의 제2 클럭 단자(CK2)에는 클럭 신호(CKVB2)와 위상이 다른 클럭 신호(CKV2)이 인가되며, 제6 스테이지(SR6)의 제2 클럭 단자(CK2)에는 클럭 신호(CKVB3)와 위상이 다른 클럭 신호(CKV3)이 인가된다.
게이트 구동부(500)의 동작을 살펴보면 아래와 같다.
먼저, 제1 스테이지(SR1)는 제1 클럭 입력 단자(CK1) 및 제2 클럭 입력 단자(CK2)를 통해 외부로부터 제공되는 클럭 신호(CKV1, CKVB1)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해제4 스테이지(SR4)로부터 제공되는 게이트 전압(OUT 단자로부터 출력된 전압)을 각각 입력 받고, 출력 단자(OUT)를 통해 첫 번째 게이트선(G1)으로 게이트 전압을 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1)로 전달한다.
제2 스테이지(SR2)는 제1 클럭 입력 단자(CK1) 및 제2 클럭 입력 단자(CK2)를 통해 외부로부터 제공되는 클럭 신호(CKV2, CKVB2)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제5 스테이지(SR5)로부터 제공되는 게이트 전압을 각각 입력 받고, 출력 단자(OUT)를 통해 두 번째 게이트선(G2)으로 게이트 전압을 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제5 스테이지(SR5)의 제1 입력 단자(IN1)로 전달한다.
제3 스테이지(SR2)는 제1 클럭 입력 단자(CK1) 및 제2 클럭 입력 단자(CK2)를 통해 외부로부터 제공되는 클럭 신호(CKV3, CKVB3)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제6 스테이지(SR6)로부터 제공되는 게이트 전압을 각각 입력 받고, 출력 단자(OUT)를 통해 세 번째 게이트선(G3)으로 게이트 전압을 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제6 스테이지(SR6)의 제1 입력 단자(IN1)로 전달한다.
제4 스테이지(SR4)는 제1 및 제2 클럭 입력 단자(CK1, CK2)을 통해외부로부터 제공되는 클럭 신호(CKVB1, CKV1)를 각각 입력받고, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해제7 스테이지(SR7)로부터 제공되는 게이트 전압를 각각 입력 받아 네 번째 게이트선(G4)의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제7 스테이지(SR7)의 제1 입력 단자(IN7)로 전달한다.
제5 스테이지(SR5)는 제1 및 제2 클럭 입력 단자(CK1, CK2)을 통해외부로부터 제공되는 클럭 신호(CKVB2, CKV2)를 각각입력받고, 제1 입력 단자(IN1)를 통해제2 스테이지(SR2)의 전달신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제8 스테이지(SR8)로부터 제공되는 게이트 전압를 각각 입력 받아 5 번째 게이트선(G5)의 게이트 전압을 출력 단자(OUT)를 통해출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제8 스테이지(SR8)의 제1 입력 단자(IN8)로 전달한다.
제6 스테이지(SR6)는 제1 및 제2 클럭 입력 단자(CK1, CK2)을 통해외부로부터 제공되는 클럭 신호(CKVB3, CKV3)를 각각입력받고, 제1 입력 단자(IN1)를 통해제3 스테이지(SR3)의 전달신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제9 스테이지(SR9)로부터 제공되는 게이트 전압를 각각 입력 받아 6 번째 게이트선(G6)의 게이트 전압을 출력 단자(OUT)를 통해출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제9 스테이지(SR9)의 제1 입력 단자(IN7)로 전달한다.
이처럼, 각 스테이지(SR1-SRn)는 3 개 또는 6 개를 단위로 연결 관계 및 동작이 반복될 수 있다.
다음 도 3 및 도 4를 참고하여 도 2의 A 영역을 구체적으로 살펴본다.
도 3 및 도 4를 참고하면, 유리, 플라스틱 등을 포함하는 기판(110) 위에 클럭 신호선(SL1-SL6), 전압 신호선(SL7) 및 스캔 개시 신호선(SL8)이 위치한다. 클럭 신호선(SL1-SL6), 전압 신호선(SL7) 및 스캔 개시 신호선(SL8)은 각각 대략 열 방향으로 뻗어 있으며, 대략 서로 평행하다. 전압 신호선(SL7)은 클럭 신호선(SL1-SL6)와 스캔 개시 신호선(SL8) 사이에 위치하며, 스캔 개시 신호선(SL8)의 우측에 스테이지(SR1-SRn)가 위치한다. 클럭 신호선(SL1-SL6), 전압 신호선(SL7) 및 스캔 개시 신호선(SL8)은 게이트선(G1-Gn)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다.
클럭 신호선(SL1-SL6), 전압 신호선(SL7) 및 스캔 개시 신호선(SL8) 위에 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 SiNx, SiOx 등을 포함할 수 있다. 게이트 절연막(140)은 클럭 신호선(SL1-SL6) 또는 전압 신호선(SL7)을 노출하는 접촉 구멍(186, 188)을 포함한다.
게이트 절연막(140) 위에 가지 신호선(173, 174)이 위치한다. 가지 신호선(173, 174)은 대략 행 방향으로 뻗어 있으며, 대략 서로 평행하다. 가지 신호선(173, 174)은 클럭 신호선(SL1-SL6) 또는 전압 신호선(SL7)과 연결되어 있다. 가지 신호선(173, 174)은 데이터선(D1-Dm)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다.
가지 신호선(173, 174) 위에 보호막(180)이 위치한다. 보호막(180)은 SiNx, SiOx 등을 포함할 수 있으며, 또는 유기 절연 물질을 포함할 수 있다. 보호막(180)은 가지 신호선(173, 174)을 노출하는 접촉 구멍(187, 189)을 포함한다.
보호막(180) 위에 연결 부재(83, 84)가 위치한다. 연결 부재(83)는 접촉 구멍(186, 187)을 통하여 클럭 신호선(SL1-SL6)과 가지 신호선(173)을 연결한다. 또는, 연결 부재(84)는 접촉 구멍(188, 189)을 통하여 전압 신호선(SL7)과 가지 신호선(174)을 연결한다. 연결 부재(83, 84)는 ITO, IZO 등을 포함할 수 있다.
한편, 클럭 신호선(SL1-SL6)과 연결되어 있는 가지 신호선(173)은 각 스테이지(SR1-SRn)의 제1 클럭 단자(CK1)에 전기적으로 연결되어 있다. 또한, 전압 신호선(SL7)과 연결되어 있는 가지 신호선(174)은 각 스테이지(SR1-SRn)의 전압 입력 단자(Vin)에 전기적으로 연결되어 있다.
다음, 도 5을 참고하여 하나의 스테이지(SR)의 구조를 살펴본다.
도 5를 참고하면, 본 실시예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(510), 풀업 구동부(511), 전달 신호 생성부(512), 출력부(513) 및 풀다운 구동부(514)를 포함한다.
입력부(510)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)와 공통 연결(다이오드 연결)되고, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부(510)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
풀-업 구동부(511)는 두 개의 트랜지스터(제7 트랜지스터(Tr7), 제12 트랜지스터(Tr12))와 두 개의 커패시터(제2 캐패시터(C2), 제3 캐패시터(C3))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 전극과 입력 전극은 공통 연결되어 제1 클럭 단자(CK1)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 입력 받고, 출력 전극이 상기 풀-다운 구동부(514)에 연결되어 있다. 그리고 제7 트랜지스터(Tr7)의 입력 전극도 제1 클럭 단자(CK1)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 입력받고, 제어 단자와 출력 단자가 상기 풀-다운 구동부(514)에 연결되어 있다. 여기서, 상기 제7 트랜지스터(Tr7)의 입력 전극과 제어 전극의 사이에 제2 캐패시터(C2)가 연결되고 상기 제7 트랜지스터(Tr7)의 제어 전극과 출력 전극 사이에는 제3 캐패시터(C3)가 연결되어 있다.
전달 신호 생성부(512)는 하나의 트랜지스터(제15 트랜지스터(Tr15)) 및 하나의 커패시터(제4 캐패시터(C4))를 포함한다. 제15 트랜지스터(Tr15)의 입력전극에는 제1 클럭 단자(CK1)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)가 입력되고, 제어 전극이 입력부(510)의 출력, 즉 Q 접점에 연결되어 있다. 제15 트랜지스터(Tr15)의 제어 전극과 출력 전극은 제4 캐패시터(C4)로 연결되어 있다. 전달 신호 생성부(512)는 Q 접점에서의 전압 및 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)에 따라전달 신호(CR)를 출력한다.
출력부(513)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 전극은 Q 접점에 연결되어 있고, 입력 전극은 제1 클럭 단자(CK1)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 입력받는다. 제1 트랜지스터(Tr1)의 제어 전극과 출력 전극은 제1 캐패시터(C1)로 연결되어 있으며, 출력 단자는 게이트선(G1-Gn)과 연결되어 있다. 출력부(513)는 Q 접점에서의 전압 및 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)에 따라게이트 전압을 출력한다.
풀-다운 구동부(514)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행할 수 있다. 풀-다운 구동부(514)는 9개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11) 및 제13 트랜지스터(Tr13))를 포함한다.
먼저, 제5 트랜지스터(Tr5), 제10 트랜지스터(Tr10) 및 제11 트랜지스터(Tr11)는 전단스테이지(SR)의 전달 신호(CR)가 입력되는 제1 입력 단자(IN1)와 게이트 오프 전압에 준하는 저전압(Vss)이 인가되는 전압 입력 단자(Vin) 사이에 직렬로 연결되어 있다. 제5 및 제11 트랜지스터(Tr5, Tr11)의 제어 단자에는 제2 클럭 단자(CK2)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 입력 받으며, 제10 트랜지스터(Tr10)의 제어 단자에는 제1 클럭 단자(CK1)을 통하여 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)를 입력 받는다. 이때, 제1 클럭 단자(CK1)와 제2 클럭 단자(CK2)에 입력되는 클럭 신호(CKV1, CKV2, CKV3, CKVB1, CKVB2, CKVB3)는 서로 위상이 다르다. 또한 제11 트랜지스터(Tr11)와 제10 트랜지스터(Tr10) 사이에는 Q 접점이 연결되어 있고, 제10 트랜지스터(Tr10)와 제5 트랜지스터(Tr5) 사이에는 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선(G1-Gn)과 연결되어 있다.
한 쌍의 트랜지스터(Tr6, Tr9)는 Q 접점과 저전압(Vss) 사이에 병렬로 연결되어 있다. 제6 트랜지스터(Tr6)의 제어 단자에는 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)를 인가 받으며, 제9 트랜지스터(Tr9)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.
한 쌍의 트랜지스터(Tr8, Tr13)는 풀업 구동부(511)의 두 트랜지스터(Tr7, Tr12)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있다. 제8 및 제 13 트랜지스터(Tr8, Tr13)의 제어 단자는 공통으로 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선(G1-Gn)과 연결되어 있다.
마지막으로 한 쌍의 트랜지스터(Tr2, Tr3)는 출력부(513)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있다. 제3 트랜지스터(Tr3)의 제어 단자는 풀업 구동부(511)의 제7 트랜지스터(Tr7)의 출력단자에 연결되어 있으며, 제2 트랜지스터(Tr2)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.
풀-다운 구동부(514)는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력되면, 제9 트랜지스터(Tr9)를 통하여 Q 접점의 전압을 저전압(Vss)으로 바꾸며, 제2 트랜지스터(Tr2)를 통하여 게이트선으로 출력되는 전압을 저전압(Vss)으로 바꾸는 역할을 한다. 또한, 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)가 인가되면, 제6 트랜지스터(Tr6)를 통하여 Q 접점의 전압을 저전압(Vss)으로 한번 더 바꿔준다. 한편, 제1 클럭 단자(CK1)에 인가되는 전압과 위상이 다른 전압이 인가되는 제2 클럭 단자(CK2)로 하이 전압이 인가되면, 제5 트랜지스터(Tr5)를 통하여 게이트선(G1-Gn)으로 출력되는 전압을 저전압(Vss)으로 바꾸어 준다.
스테이지(SR)에 형성되어 있는 트랜지스터(Tr1-Tr13, Tr15)는 NMOS 트랜지스터일 수 있다.
스테이지(SR)에서 출력된 게이트 전압은 게이트선(G1-Gn)을 통하여 전달된다. 게이트선(G1-Gn)은 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선(G1-Gn)이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다.
그러면, 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선에 대하여 도 6을 참고하여 상세하게 설명한다. 도 1 내지 도 5의 설명과 중복되는 설명은 생략한다.
도 6은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
전압 신호선(SL7)은 대략 직사각형 모양으로, 대략 열 방향으로 뻗은 선 2 개와 대략 행 방향으로 뻗은 선 2 개를 포함한다. 이때, 행 방향으로 뻗은 선 2 개 중 위에 위치하는 선은 생략될 수 있다. 열 방향으로 뻗은 선 2 개는 각각 클럭 신호선(SL1-SL6)과 스캔 개시 신호선(SL8)의 사이에 위치하고, 클럭 신호선(SL1-SL6)의 바깥쪽에 위치한다.
도 2와 마찬가지로, 각 스테이지(SR1-SRn)의 전압 입력 단자(Vin)에 연결되어 있는 가지 신호선은 대략 행 방향으로 뻗어 있으며, 클럭 신호선(SL1-SL6)과 스캔 개시 신호선(SL8)의 사이에 위치하는 전압 신호선(SL7)에 직접 연결되어 있다. 따라서, 전압 신호선(SL7)의 가지 신호선은 클럭 신호선(SL1-SL6)과 교차하지 않기 때문에, 전압 신호선(SL7)의 가지 신호선과 클럭 신호선(SL1-SL6)이 중첩하는 영역이 감소되고, 클럭 신호선(SL1-SL6)의 용량이 감소될 수 있고, RC 딜레이가 감소될 수 있다. 예를 들어, 도 6의 구조에서, 클럭 신호선의 용량은 1762 pF, 저항은 129.4 옴, RC 딜레이는 0.228 s일 수 있다.
스테이지(SR1-SRn)와 클럭 신호선(SL1-SL6) 및 스캔 개시 신호선(SL8)의 연결 관계, 각 스테이지(SR1-SRn)의 동작, 각 신호선의 배치는 전술한 도 1 내지 5의 설명이 적용될 수 있다.
그러면, 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선에 대하여 도 7을 참고하여 상세하게 설명한다. 도 1 내지 도 5의 설명과 중복되는 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 7을 참고하면, 클럭 신호선(SL1, SL2, SL4, SL5)이 4 개가 있으며, CKV1과 CKVB1은 서로 위상이 다른 클럭 신호이며, CKV2와 CKVB2는 서로 위상이 다른 클럭 신호이다. 도 2와 마찬가지로, 클럭 신호선(SL1, SL2, SL4, SL5)과 스테이지(SR1-SRn) 사이에 전압 신호선(SL7)이 위치한다. 전압 신호선(SL7)은 대략 행 방향으로 배치되어 있는 가지 신호선을 포함하며, 가지 신호선을 통하여 각 스테이지(SR1-SRn)의 전압 입력 단자(Vin)로 전압(Vss)을 인가한다. 전압 신호선(SL7)의 가지 신호선은 클럭 신호선(SL1, SL2, SL4, SL5)과 교차하지 않기 때문에, 전압 신호선(SL7)의 가지 신호선과 클럭 신호선(SL1-SL6)이 중첩하는 영역이 감소되고, 클럭 신호선(SL1, SL2, SL4, SL5)의 용량이 감소될 수 있고, RC 딜레이가 감소될 수 있다.
반면, 클럭 신호선(SL1, SL2, SL4, SL5)이 전압 신호선(SL7)과 스테이지(SR1-SRn)의 사이에 위치한다면, 전압 신호선(SL7)을 통하여 스테이지(SR1-SRn)로 전압(Vss)이 인가될 때, 전압 신호선(SL7)과 클럭 신호선(SL1, SL2, SL4, SL5)은 절연되어 교차한다. 따라서, 전압 신호선(SL7)과 클럭 신호선(SL1, SL2, SL4, SL5)이 중첩하는 영역이 증가하고, 클럭 신호선(SL1, SL2, SL4, SL5)의 용량이 증가하고, RC 딜레이가 증가한다.
각 스테이지(SR1-SRn)는 2 개 또는 4 개를 단위로 연결 관계 및 동작이 반복될 수 있다.
예를 들어, 3 번째 스테이지(SR3)의 제1 입력 단자(IN1)는 제1 스테이지(SR1)의 전달 신호 출력 단자(CRout)에 연결되어 있고, 4 번째 스테이지(SR4)의 제1 입력 단자(IN1)는 제2 스테이지(SR2)의 전달 신호 출력 단자(CRout)에 연결되어 있다. 제1 스테이지(SR1) 및 제2 스테이지(SR2)의 제1 입력 단자(IN1)는 스캔 개시 신호(STVP)를 인가 받는다.
또한, 제1 스테이지(SR1)의 제2 입력 단자(IN2)는 제3 스테이지(SR3)의 출력 단자(OUT)에 연결되어 있고, 제2 스테이지(SR2)의 제2 입력 단자(IN2)는 제4 스테이지(SR4)의 출력 단자(OUT)에 연결되어 있다.
클럭 신호선(SL1-SL6)은 차례대로 제1 스테이지(SR1)부터 제4 스테이지(SR4)의 제1 클럭 단자(CK1)에 연결되어 있으며, 다시 제5 스테이지(SR5) 내지 제8 스테이지(SR8)에 차례대로 연결되어 있으며, 이러한 연결 관계가 반복된다.
또한, 제1 스테이지(SR1)의 제2 클럭 단자(CK2)에는 클럭 신호(CKV1)와 위상이 다른 클럭 신호(CKVB1)가 인가되며, 제2 스테이지(SR2)의 제2 클럭 단자(CK2)에는 클럭 신호(CKV2)와 위상이 다른 클럭 신호(CKVB2)가 인가되며, 제3 스테이지(SR3)의 제2 클럭 단자(CK2)에는 클럭 신호(CKVB1)와 위상이 다른 클럭 신호(CKV1)이 인가되며, 제4 스테이지(SR4)의 제2 클럭 단자(CK2)에는 클럭 신호(CKVB2)와 위상이 다른 클럭 신호(CKV2)이 인가된다.
각 스테이지(SR1-SRn)의 동작, 각 신호선의 배치는 전술한 도 3 내지 도 5의 설명이 적용될 수 있다.
그러면, 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선에 대하여 도 8을 참고하여 상세하게 설명한다. 도 7의 설명과 중복되는 설명은 생략한다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
전압 신호선(SL7)은 대략 직사각형 모양으로, 대략 열 방향으로 뻗은 선 2 개와 대략 행 방향으로 뻗은 선 2 개를 포함한다. 이때, 행 방향으로 뻗은 선 2 개 중 위에 위치하는 선은 생략될 수 있다. 열 방향으로 뻗은 선 2 개는 각각 클럭 신호선(SL1, SL2, SL4, SL5)과 스캔 개시 신호선(SL8)의 사이에 위치하고, 클럭 신호선(SL1, SL2, SL4, SL5)의 바깥쪽에 위치한다.
도 2와 마찬가지로, 각 스테이지(SR1-SRn)의 전압 입력 단자(Vin)에 연결되어 있는 가지 신호선은 대략 행 방향으로 뻗어 있으며, 클럭 신호선(SL1, SL2, SL4, SL5)과 스캔 개시 신호선(SL8)의 사이에 위치하는 전압 신호선(SL7)에 직접 연결되어 있다. 따라서, 전압 신호선(SL7)의 가지 신호선은 클럭 신호선(SL1, SL2, SL4, SL5)과 교차하지 않기 때문에, 전압 신호선(SL7)의 가지 신호선과 클럭 신호선(SL1, SL2, SL4, SL5)이 중첩하는 영역이 감소되고, 클럭 신호선(SL1, SL2, SL4, SL5)의 용량이 감소될 수 있고, RC 딜레이가 감소될 수 있다.
스테이지(SR1-SRn)와 클럭 신호선(SL1, SL2, SL4, SL5) 및 스캔 개시 신호선(SL8)의 연결 관계, 각 스테이지(SR1-SRn)의 동작은 전술한 도 7의 설명이 적용될 수 있다.
그러면, 본 발명의 실시예에 따른 표시 패널에 대하여 도 9 내지 도 14를 참고하여 상세하게 설명한다. 도 1 내지 도 5의 설명과 중복되는 설명은 생략한다.
도 9는 본 발명의 한 실시예 따른 표시 패널의 평면도이고, 도 10은 도 9의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이고, 도 11은 도 10에서 하나의 스테이지를 나타내는 회로도이고, 도 12는 더미 스테이지와 제1 스테이지를 개략적으로 나타내는 평면도이고, 도 13은 도 12에서 XIII-XIII선을 따라 자른 단면도이고, 도 14은 도 12에서 XIV-XIV선을 따라 자른 단면도이다.
도 9를 참고하면, 신호 제어부(600)에서 제공되는 신호로는 클럭 신호(CKV, CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1, Vss2)을 제공하는 신호를 포함한다.
게이트 구동부(500)는 클럭 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)과 게이트 오프 전압보다 낮은 제2 저전압(Vss2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.
게이트 구동부(500)로 인가되는 제1 저전압(Vss1) 및 제2 저전압(Vss2), 클럭 신호(CKVB, CKV), 스캔 개시 신호(STVP)는 각각 제1 전압 신호선(L1), 제2 전압 신호선(L2), 클럭 신호선(L3, L4), 스캔 개시 신호선(L5)를 통하여 전달된다.
도 10을 참고하면, 표시 영역(300)을 저항(Rp)과 커패시터(Cp)로 나타내었다. 이는 게이트선(G1-Gn), 액정 커패시터(Clc) 및 유지 커패시터(Cst)는 각각 저항값 및 커패시턴스를 가지며, 이들을 모두 합하여 하나의 저항(Rp) 및 하나의 커패시터(Cp)로 나타낸 것이다. 스테이지(SR)에서 출력된 게이트 전압은 게이트선을 통하여 전달된다. 게이트선(G1-Gn)은 회로적으로는 저항(Rp)과 커패시턴스(Cp)를 가지는 것으로 표시할 수 있다. 이들 값은 하나의 게이트선(G1-Gn)이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다른 값을 가질 수 있다.
게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 세 개의 입력 단자(IN1, IN2, IN3), 하나의 클럭 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.
우선 제1 입력 단자(IN1)는 전단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.
제2 입력 단자(IN2)는 다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다. 또한, 제3 입력 단자(IN3)는 다다음단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 다다음단의 전달 신호(CR)를 인가 받는다.
n번째 게이트선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음단 및 다다음단의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다. 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.
클럭 단자(CK)에는 클럭 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클럭 단자(CK)에는 클럭 신호(CKV)가 인가되고, 짝수번째 스테이지의 클럭 단자(CK)에는 클럭 신호(CKVB)가 인가된다. 2 개의 클럭 신호(CKV, CKVB)는 서로 위상이 다른 신호이다.
제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(Vss1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)이 인가된다. 제1 저전압(Vss1) 및 제2 저전압(Vss2)의 전압값은 실시예에 따라 다양할 수 있다.
먼저, 제1 스테이지(SR1)는 클럭 입력 단자(CK)를 통해 외부로부터 제공되는 클럭 신호(CKV)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제2 스테이지(SR2) 및 제3 스테이지(SR3)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 첫 번째 게이트선(G1)으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달한다.
제2 스테이지(SR2)는 클럭 입력 단자(CK)를 통해 외부로부터 제공되는 제2 클럭 신호(CKVB)를, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제3 스테이지(SR3) 및 제4 스테이지(SR4)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 두 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1) 및 제1 스테이지(SR1)의 제2 입력 단자(IN2)로 전달한다.
한편, 제3 스테이지(SR3)는 클럭 입력 단자(CK)를 통해 외부로부터 제공되는 클럭 신호(CKV)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제4 스테이지(SR4) 및 제5 스테이지(SR5)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력 단자(IN1), 제1 스테이지(SR1)의 제3 입력 단자(IN3) 및 제2 스테이지(SR2)의 제2 입력 단자(IN2)로 전달한다.
상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클럭 입력 단자(CK)를 통해 외부로부터 제공되는 클럭 신호(CKVB)를 입력 받고, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(Vss1, Vss2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지) 및 제n+2 스테이지(SRn+2; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력 단자(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력 단자(IN1), 제n-2 스테이지(SRn-2)의 제3 입력 단자(IN3) 및 제n-1 스테이지(SRn-1)의 제2 입력 단자(IN2)로 전달한다.
도 11을 참고하면, 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 풀업 구동부(512), 전달 신호 생성부(513), 출력부(514) 및 풀다운 구동부(515)를 포함한다.
입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
풀업 구동부(512)는 두 개의 트랜지스터(제7 트랜지스터(Tr7), 제12 트랜지스터(Tr12))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 단자와 입력 단자는 공통 연결되어 클럭 단자(CK)를 통하여 클럭 신호(CKV, CKVB)를 입력 받고, 출력 단자가 제7 트랜지스터(Tr7)의 제어 단자 및 풀다운 구동부(515)에 연결되어 있다. 한편, 제7 트랜지스터(Tr7)의 입력 단자도 클럭 단자(CK)에 연결되어 있으며, 출력 단자가 Q' 접점(이하 제2 노드라고도 함)에 연결되어 있으며, Q' 접점을 지나 풀다운 구동부(515)에 연결되어 있다. 제 7 트랜지스터(Tr7)의 제어 단자는 제12 트랜지스터(Tr12)의 출력 단자 및 풀다운 구동부(515)에 연결되어 있다. 여기서, 상기 제7 트랜지스터(Tr7)의 입력 단자와 제어 단자의 사이 및 제어 단자와 출력 단자 사이에는 각각 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다. 이와 같은 풀업 구동부(512)는 클럭 단자(CK)에서 하이(high) 신호가 인가되면, 하이(high) 신호가 제12 트랜지스터(Tr12)를 통하여 제7 트랜지스터(Tr7)의 제어 단자 및 풀다운 구동부(515)로 전달된다. 제7 트랜지스터(Tr7)로 전달된 하이(high) 신호는 제7 트랜지스터(Tr7)를 턴 온 시키며, 그 결과 클럭 단자(CK)에서 인가된 하이(high) 신호를 Q' 접점으로 인가한다.
전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력 단자에는 클럭 단자(CK)가 연결되어 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)가 입력되고, 제어 단자는 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력 단자는 전달 신호(CR)를 출력하는 전달 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력 단자는 전달 신호 출력 단자(CRout), 뿐만 아니라 풀다운 구동부(515)와 연결되어 제2 저전압(Vss2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(Vss2)값을 가진다.
출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클럭 단자(CK)를 통하여 제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 캐패시터(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 풀다운 구동부(515)와 연결되어 제1 저전압(Vss1)을 인가 받는다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부(514)는 Q 접점에서의 전압 및 상기 클럭 신호(CKV)에 따라 게이트 전압을 출력한다.
풀다운 구동부(515)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 전달 신호(CR)의 로우(low) 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할, Q' 접점의 전위를 낮추는 역할, 전달 신호(CR)로 출력되는 전압을 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀다운 구동부(515)는 11개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11), 제13 트랜지스터(Tr13) 및 제16 트랜지스터(Tr16), 제17 트랜지스터(Tr17))를 포함한다.
먼저, Q 접점을 풀다운시키는 트랜지스터를 살펴본다. Q 접점을 풀다운 시키는 트랜지스터는 제6 트랜지스터(Tr6), 제9 트랜지스터(Tr9), 제10 트랜지스터(Tr10) 및 제16 트랜지스터(Tr16)이다.
제6 트랜지스터(Tr6)는 제3 입력 단자(IN3)와 제어 단자가 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되며, 입력 단자는 Q 접점과 연결되어 있다. 그러므로 제6 트랜지스터(Tr6)는 다다음단 스테이지에서 인가되는 전달 신호(CR)에 따라서 턴 온되어 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주는 역할을 한다.
제9 트랜지스터(Tr9) 및 제16 트랜지스터(Tr16)는 함께 동작하여 Q 접점을 풀다운시키며, 제9 트랜지스터(Tr9)의 제어 단자는 제2 입력 단자(IN2)와 연결되고, 입력 단자는 Q 접점과 연결되며, 출력 단자는 제16 트랜지스터(Tr16)의 입력 단자 및 제어 단자와 연결되어 있다. 제16 트랜지스터(Tr16)는 제어 단자 및 입력 단자가 제9 트랜지스터(Tr9)의 출력 단자와 연결(다이오드 연결)되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그러므로 제9 트랜지스터(Tr9) 및 제16 트랜지스터(Tr16)는 다음단 스테이지에서 인가되는 전달 신호(CR)에 따라서 턴 온 되어 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주는 역할을 한다.
제10 트랜지스터(Tr10)의 입력 단자는 Q 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되며, 제어 단자는 Q' 접점(Q 점접의 전압과 반대 위상을 가져 반전단이라고도 함)과 연결되어 있다. 그러므로 제10 트랜지스터(Tr10)는 Q' 접점이 하이 전압을 가지는 일반적인 구간에서는 계속 Q 접점의 전압을 제2 저전압(Vss2)으로 낮추고 있다가 Q' 접점의 전압이 로우(low)인 때에만 Q 접점의 전압을 낮추지 않는 역할을 한다. Q 접점의 전압이 낮추어 지지 않는 때에 해당 스테이지는 게이트 온 전압 및 전달 신호(CR)를 출력한다.
풀다운 구동부(515)에서 Q' 접점을 풀다운시키는 트랜지스터를 살펴본다. Q' 접점을 풀다운시키는 트랜지스터는 제5 트랜지스터(Tr5), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)이다.
제5 트랜지스터(Tr5)의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 Q' 접점과 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 전단 스테이지의 전달 신호(CR)에 따라서 Q' 접점의 전압을 제2 저전압(Vss2)으로 낮추는 역할을 한다.
한편, 제8 트랜지스터(Tr8)는 본단 스테이지의 전달 신호 출력 단자(CRout)와 연결된 제어 단자, Q' 접점에 연결된 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지의 전달 신호(CR)에 따라서 Q' 접점의 전압을 제1 저전압(Vss1)으로 낮추는 역할을 한다.
제13 트랜지스터(Tr13)는 본단 스테이지의 전달 신호 출력 단자(CRout)과 연결된 제어 단자, 풀업 구동부(512)의 제12 트랜지스터(Tr12)의 출력 단자와 연결된 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지의 전달 신호(CR)에 따라서 풀업 구동부(512) 내부의 전위를 제1 저전압(Vss1)으로 낮추고, 풀업 구동부(512)와 연결된 Q' 접점의 전압도 제1 저전압(Vss1)으로 낮추는 역할을 한다. 즉, 제13 트랜지스터(Tr13)는 엄밀하게는 풀업 구동부(512)의 내부 전하를 제1 저전압(Vss1)측으로 배출시키는 역할을 하지만, 풀업 구동부(512)가 Q' 접점과도 연결되어 있으므로 Q' 접점의 전압이 풀업되지 않도록 하여 간접적으로 Q' 접점의 전압을 제1 저전압(Vss1)로 낮추는데 도움을 준다.
한편, 풀다운 구동부(515)에서 전달 신호(CR)로 출력되는 전압을 낮추는 역할을 하는 트랜지스터를 살펴본다. 전달 신호(CR)로 출력되는 전압을 낮추는 역할을 하는 트랜지스터는 제11 트랜지스터(Tr11) 및 제17 트랜지스터(Tr17)이다.
제11 트랜지스터(Tr11)는 Q' 접점과 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 Q' 접점의 전압이 하이(high)인 경우 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추며, 그 결과 전달 신호(CR)가 로우(low) 레벨로 바뀌게 된다.
제17 트랜지스터(Tr17)는 제2 입력 단자(IN2)에 연결된 제어 단자, 전달 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 다음단 스테이지의 전달 신호(CR)에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(Vss2)으로 낮추는 역할을 한다. 제17 트랜지스터(Tr17)는 제11 트랜지스터(Tr11)의 동작을 보조하는 역할을 수행하기 위하여 다음단의 전달 신호(CR)에 기초하여 동작하도록 구성되어 있다.
한편, 풀다운 구동부(515)에서 게이트선으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터를 살펴본다. 게이트선으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터는 제2 트랜지스터(Tr2) 및 제3 트랜지스터(Tr3)이다.
제2 트랜지스터(Tr2)는 제2 입력 단자(IN2)에 연결된 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 다음단 스테이지의 전달 신호(CR)가 출력되면 출력 되는 게이트 전압을 제1 저전압(Vss1)으로 바꾸어준다.
제3 트랜지스터(Tr3)는 Q' 접점에 연결되어 있는 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 Q' 접점의 전압이 하이(high)인 경우 출력 되는 게이트 전압을 제1 저전압(Vss1)으로 바꾸어준다.
풀다운 구동부(515)에서 전달 신호(CR)로 출력되는 전압을 낮추는 동작 및 게이트선으로 출력되는 전압을 낮추는 동작은 각각 두 개의 트랜지스터로 이루어지며, 제2 입력 단자(IN2)에 연결되어 다음단의 전달 신호(CR)에 따라 동작하거나 Q' 접점의 전압에 따라 동작하여 동일한 타이밍에 동작한다. 다만, 전달 신호(CR)로 출력되는 전압은 제2 저전압(Vss2)으로 낮춰지며, 게이트 오프 전압은 제1 저전압(Vss1)으로 낮춰져서 전달 신호(CR)의 로우(low)일 때의 전압이 게이트 오프 전압보다 낮다.
풀다운 구동부(515)에서는 게이트 전압 출력 단자(OUT)만 제1 저전압(Vss1)으로 낮추며, Q 접점 및 전달 신호 출력 단자(CRout)은 제1 저전압(Vss1)보다 낮은 제2 저전압(Vss2)으로 낮춘다. 그 결과 게이트 온 전압과 전달 신호(CR)의 하이(high)에서의 전압은 동일한 전압을 가질 수 있더라도 게이트 오프 전압과 전달 신호(CR)의 로우(low)에서의 전압은 서로 다른 전압값을 가진다. 즉, 게이트 오프 전압은 제1 저전압(Vss1)값을 가지며, 전달 신호(CR)의 로우(low) 전압값은 제2 저전압(Vss2)값을 가진다. 한편, Q' 접점의 경우에는 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13)에 의하여 제1 저전압(Vss1)으로 낮춰지며, 제5 트랜지스터(Tr5)에 의하여 제2 저전압(Vss2)으로 낮춰진다.
게이트 전압 및 전달 신호(CR)는 다양한 전압 값을 가질 수 있다. 예를 들어, 게이트 온 전압은 25V, 게이트 오프 전압 및 제1 저전압(Vss1)은 -5V를 가지며, 전달 신호(CR)의 하이(high) 전압은 25V, 로우(low) 전압 및 제2 저전압(Vss2)은 -10V를 가질 수 있다.
결국, 하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(514)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단, 다음 단 및 다다음단의 전달 신호(CR)에 의하여 전달 신호(CR)는 하이(high) 전압에서 제2 저전압(Vss2)으로 낮아지며, 게이트 온 전압은 제1 저전압(Vss1)으로 낮아져 게이트 오프 전압이 된다. 여기서, 하나의 스테이지(SR)는 저 소비전력으로 구동되기 위하여 다음 단뿐만 아니라 다다음단의 전달 신호(CR)에 의해서도 Q 접점의 전압을 제2 저전압(Vss2)으로 낮춰주고, 제2 저전압(Vss2)이 게이트 오프 전압인 제1 저전압(Vss1)보다 낮아 다른 스테이지에서 인가된 전달 신호(CR)가 리플(ripple) 또는 노이즈를 포함하여 전압이 변하더라도 제2 저전압(Vss2)값이 충분히 낮아서 스테이지에 포함된 트랜지스터들이 누설 전류를 흘리거나 하지 않아서 전력 소모량이 줄어드들 수 있다.
도 12 및 도 13을 참고하면, 제1 전압 신호선(L1)은 제1 스테이지(SR1)에 연결되어 있는 게이트선(G1)과 절연되어 교차한다. 제1 전압 신호선(L1)에 정전기가 유입될 경우, 게이트선(G1-Gn)이 손상되는 것을 방지하기 위하여, 제1 전압 신호선(L1)이 더미 스테이지(D)에 전기적으로 연결되어 있도록 배치한다. 예를 들어, 제1 전압 신호선(L1)은 데이터선(D1-Dm)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 또한, 제1 전압 신호선(L1)은 더미 스테이지(D)에 위치하는 트랜지스터 중에서 적어도 어느 하나의 소스 전극 또는 드레인 전극에 연결되어 있으며, 해당 트랜지스터의 소스 전극과 드레인 전극도 단락되어 하나의 제1 금속 패턴(177)으로 형성되어 있다. 이에 따라, 제1 저전압(Vss1)이 제1 전압 신호선(L1)을 따라 제1 스테이지(SR1)의 게이트선(G1) 위를 지나가기 전에, 더미 스테이지(D)의 트랜지스터, 커패시터 등을 통과하여 정전기를 줄일 수 있으므로, 게이트선(G1)이 정전기에 의해 손상되는 것을 방지할 수 있다. 더미 스테이지(D)의 제1 금속 패턴(177)은 데이터선(D1-Dm)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다.
또한, 더미 스테이지(D)의 제1 금속 패턴(177)과 제1 전압 신호선(L1)이 연결 부재(89)를 통하여 연결되어 있다. 연결 부재(89)는 화소 전극(도시하지 않음)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 결국, 화소 전극을 형성하기 전까지 제1 전압 신호선(L1)을 일시적으로 고립시킴으로써, 표시 패널의 제조 공정 중 화소 전극 형성 전까지 제1 전압 신호선(L1)에 정전기가 발생하여도, 그 정전기가 게이트선(G1) 위로 지나갈 수 없다.
기판(110) 위에 제1 트랜지스터(Tr1)의 게이트 전극(125) 및 제2 금속 패턴(127)이 위치한다. 게이트 전극(125) 및 제2 금속 패턴(127)은 게이트선(G1-Gn)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다.
게이트 전극(125) 및 제2 금속 패턴(127) 위에 SiNx, SiOx 등을 포함하는 게이트 절연막(140)이 위치한다.
게이트 절연막(140) 위에 제1 트랜지스터(Tr1)의 반도체(155) 및 더미 스테이지(D)의 반도체 패턴(157)이 위치한다.
제1 트랜지스터(Tr1)의 반도체(155) 및 더미 스테이지(D)의 반도체 패턴(157) 위에 제1 트랜지스터(Tr1)의 소스 전극(172b), 제1 트랜지스터(Tr1)의 드레인 전극(172a) 및 제1 금속 패턴(177)이 위치한다. 제1 트랜지스터(Tr1)의 소스 전극(172b), 제1 트랜지스터(Tr1)의 드레인 전극(172a) 및 제1 금속 패턴(177)은 데이터선(D1-Dm) 과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다.
제1 트랜지스터(Tr1)의 소스 전극(172b), 제1 트랜지스터(Tr1)의 드레인 전극(172a) 및 제1 금속 패턴(177) 위에 보호막(180)이 위치한다. 보호막(180)은 무기 절연 물질, 유기 절연 물질 등을 포함할 수 있다.
보호막(180) 위에는 연결 부재(88, 89)가 위치한다. 제1 스테이지(SR1)의 경우, 연결 부재(88)를 통하여 제1 트랜지스터의 드레인 전극(172a)이 게이트선(G1)에 연결되어 있다. 더미 스테이지(D)의 경우 연결 부재(89)를 통하여 제1 금속 패턴(177)이 제1 전압 신호선(L1)에 연결되어 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.
SL1-SL6, L3-L4: 클럭 신호선 SL7: 전압 신호선
SL8, L5: 스캔 개시 신호선 L1: 제1 전압 신호선
L2: 제2 전압 신호선 SR1-SRn: 스테이지
G1-Gn: 게이트선 D1-Dm: 데이터선

Claims (20)

  1. 게이트선을 포함하는 표시 영역, 그리고
    게이트선의 일단에 연결되어 있고, 제1 방향으로 위치하는 복수의 스테이지를 포함하며, 그리고 기판 위에 집적된 게이트 구동부를 포함하고,
    상기 게이트 구동부는 상기 제1 방향으로 뻗어 있는 복수의 클럭 신호선, 상기 제1 방향으로 뻗어 있는 전압 신호선 및 상기 전압 신호선과 연결된 가지 신호선을 포함하고, 그리고 상기 전압 신호선은 상기 복수의 클럭 신호선과 상기 복수의 스테이지 사이에 위치하고,
    상기 가지 신호선은 상기 복수의 클럭 신호선과 교차하지 않는,
    표시 패널.
  2. 제1항에서,
    상기 복수의 클럭 신호선은 4 개 이상인 표시 패널.
  3. 제2항에서,
    상기 복수의 클럭 신호선과 상기 전압 신호선은 동일한 층에 위치하는 표시 패널.
  4. 제1항에서,
    상기 전압 신호선은 상기 복수의 클럭 신호선의 바깥쪽에 상기 제1 방향으로 뻗어 있는 보조 신호선을 더 포함하고, 상기 보조 신호선은 전압 신호선과 연결되어 있는 표시 패널
  5. 제4항에서,
    상기 복수의 클럭 신호선은 4 개 이상인 표시 패널.
  6. 제1항에서,
    상기 가지 신호선은 상기 스테이지의 전압 입력 단자와 연결되어 있는, 표시 패널.
  7. 제6항에서,
    상기 가지 신호선은 상기 복수의 클럭 신호선 및 상기 전압 신호선은 서로 다른 층에 위치하는 표시 패널.
  8. 제7항에서,
    상기 복수의 클럭 신호선과 상기 전압 신호선은 동일한 층에 위치하는 표시 패널.
  9. 제6항에서,
    상기 복수의 클럭 신호선 중 어느 두 개는 상기 스테이지의 제1 클럭 입력 단자와 제2 클럭 입력 단자에 각각 연결되어 있는 표시 패널.
  10. 제9항에서,
    상기 스테이지는 제1 입력 단자, 제2 입력 단자, 출력 단자 및 전달 신호 출력 단자를 포함하고, 그리고
    상기 복수의 스테이지 중 적어도 어느 하나의 제1 입력 단자는 다른 스테이지의 전달 신호 출력 단자에 연결되어 있고, 출력 단자는 상기 다른 스테이지의 제2 입력 단자에 연결되어 있는 표시 패널.
  11. 제10항에서,
    상기 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함하는 표시 패널.
  12. 제11항에서,
    상기 입력부, 상기 풀다운 구동부, 상기 출력부, 상기 전달 신호 생성부는 제1 노드에 연결되어 있는 표시 패널.
  13. 게이트선을 포함하는 표시 영역, 그리고
    게이트선의 일단에 연결되어 있고, 복수의 스테이지를 포함하며, 그리고 기판 위에 집적된 게이트 구동부를 포함하고,
    상기 게이트 구동부는 상기 스테이지에 제1 저전압을 인가하는 제1 전압 신호선 및 상기 스테이지에 상기 제1 저전압보다 낮은 제2 저전압을 인가하는 제2 전압 신호선 및 상기 제2 전압 신호선과 연결된 가지 신호선을 포함하고, 상기 제1 전압 신호선은 상기 복수의 스테이지와 상기 표시 영역 사이에 위치하고, 그리고, 상기 제1 전압 신호선은 상기 복수의 스테이지 중 어느 하나에 연결되어 있고,
    상기 가지 신호선은 상기 복수의 클럭 신호선과 교차하지 않는, 표시 패널.
  14. 제13항에서,
    상기 제1 전압 신호선이 연결되어 있는 스테이지는 더미 스테이지인 표시 패널.
  15. 제14항에서,
    상기 제1 전압 신호선은 제1 금속 패턴과 연결되어 있으며, 상기 제1 전압 신호선과 상기 제1 금속 패턴은 동일한 층에 위치하는 표시 패널.
  16. 제15항에서,
    상기 제1 전압 신호선은 상기 제1 금속 패턴과 연결 부재를 통하여 연결되어 있으며, 상기 연결 부재는 상기 제1 전압 신호선과 서로 다른 층에 위치하는 표시 패널.
  17. 제13항에서,
    상기 스테이지는 클럭 신호, 전단 스테이지들 중 적어도 하나의 전달 신호, 다음단 스테이지들 중 적어도 두 개의 전달 신호를 인가받고, 상기 제1 저전압을 게이트 오프 전압으로 가지는 게이트 전압을 출력하는 표시 패널.
  18. 제17항에서,
    상기 제2 저전압은 상기 전달 신호가 로우일 때의 전압인 표시 패널.
  19. 제18항에서,
    상기 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함하는 표시 패널.
  20. 제19항에서,
    상기 입력부, 상기 풀다운 구동부, 상기 출력부, 상기 전달 신호 생성부는 제1 노드에 연결되어 있는 표시 패널.
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