KR101696393B1 - 표시 패널 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 표시 패널은 게이트선의 일단에 연결되어 있고, 복수의 스테이지를 포함하며, 그리고 기판 위에 집적되어 있는 게이트 구동부, 상기 복수의 스테이지에 연결되어 있는 신호선, 그리고 상기 신호선 위에 위치하고 상기 신호선과 중첩하고 복수의 개구부를 포함하는 차단막을 포함한다. 이에 따라, RC 딜레이를 줄일 수 있고, 신호선들 간에 발생하는 노이즈를 줄일 수 있다.

Description

표시 패널{DISPLAY PANEL}
표시 패널이 제공된다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 게이트 구동부 또는 데이터 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부 또는 데이터 구동부는 별도의 게이트 구동용 칩 또는 데이터 구동용 칩을 형성할 필요가 없어 제조 원가가 절감될 수 있다. 또한 별도의 구동용 칩을 형성하는 경우에도, 구동용 칩과 신호 제어부를 연결하는 신호선이 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수도 있다.
본 발명에 따른 한 실시예는 RC 딜레이를 줄이기 위한 것이다.
본 발명에 따른 한 실시예는 신호선들 간에 발생하는 노이즈를 줄이기 위한 것이다.
상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 사용될 수 있다.
본 발명의 한 실시예에 따른 표시 패널은 게이트선 및 데이터선을 포함하는 표시 영역, 그리고 상기 게이트선의 일단에 연결되어 있고, 복수의 스테이지를 포함하며, 그리고 기판 위에 집적되어 있는 게이트 구동부, 상기 복수의 스테이지에 연결되어 있는 신호선, 그리고 상기 신호선 위에 위치하고 상기 신호선과 중첩하고 복수의 개구부를 포함하는 차단막을 포함한다.
상기 신호선은 상기 게이트선 또는 상기 데이터선과 동일한 층에 위치할 수 있다.,
상기 차단막에는 직류 전압이 인가될 수 있다. 상기 직류 전압은 저전압일 수 있다.
상기 신호선은 스캔 개시 신호선 및 클록 신호선 중 적어도 하나를 포함할 수 있다. 상기 스테이지는 클록 입력 단자를 포함하고, 상기 클록 신호선은 상기 클록 입력 단자에 연결되어 있을 수 있다.
상기 신호선은 저전압을 인가하는 전압 신호선을 포함할 수 있다. 상기 스테이지는 전압 입력 단자를 포함하고, 상기 전압 신호선은 상기 전압 입력 단자에 연결되어 있을 수 있다.
상기 패널은 상기 게이트 구동부를 제어하는 신호 제어부를 더 포함할 수 있고, 상기 신호선은 상기 신호 제어부와 상기 스테이지를 연결하고 있을 수 있다.
상기 차단막은 그물망 모양일 수 있다.
상기 신호선과 상기 차단막이 중첩하는 영역에 상기 복수의 개구부가 위치할 수 있다.
상기 신호선과 상기 차단막이 중첩하지 않는 영역에 상기 복수의 개구부가 위치할 수 있다.
상기 신호선과 상기 차단막이 중첩하지 않는 영역에 상기 복수의 개구부가 위치하지 않을 수 있다.
상기 차단막은 투명한 도전성 물질을 포함할 수 있다.
상기 표시 패널은 상기 게이트선 및 상기 데이터선 위에 위치하는 화소 전극을 더 포함할 수 있고, 상기 차단막은 상기 화소 전극과 동일한 층에 위치할 수 있다.
상기 패널은 상기 데이터선에 데이터 전압을 인가하는 데이터 구동부 및 상기 데이터 구동부에 연결되어 있는 데이터 신호선을 더 포함할 수 있고, 상기 차단막은 상기 데이터 신호선 위에 위치하고, 상기 데이터 신호선과 중첩할 수 있다.
상기 데이터 신호선은 부극성 데이터 신호선 및 정극성 데이터 신호선 중 적어도 하나를 포함할 수 있다.
상기 패널은 상기 데이터 구동부를 제어하는 신호 제어부를 더 포함할 수 있고, 상기 데이터 신호선은 상기 신호 제어부와 상기 데이터 구동부를 연결하고 있을 수 있다.
상기 데이터 신호선과 상기 차단막이 중첩하는 영역에 상기 복수의 개구부가 위치할 수 있다.
상기 데이터 신호선과 상기 차단막이 중첩하지 않는 영역에 상기 복수의 개구부가 위치할 수 있다.
상기 데이터 신호선과 상기 차단막이 중첩하지 않는 영역에 상기 복수의 개구부가 위치하지 않을 수 있다.
상기 스테이지는 제1 입력 단자, 제2 입력 단자, 출력 단자 및 전달 신호 출력 단자를 포함할 수 있고, 그리고 상기 복수의 스테이지는 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지의 전달 신호 출력 단자는 상기 제2 스테이지의 제1 입력 단자에 연결되어 있고, 상기 제1 스테이지의 제2 입력 단자는 상기 제2 스테이지의 출력 단자에 연결되어 있을 수 있다.
상기 스캔 개시 신호선은 상기 제1 스테이지의 제1 입력 단자에 연결되어 있을 수 있다.
상기 스테이지는 입력부, 풀업 구동부, 풀다운 구동부, 출력부, 전달 신호 생성부를 포함할 수 있다.
상기 입력부, 상기 풀다운 구동부, 상기 출력부, 상기 전달 신호 생성부는 제1 노드에 연결되어 있을 수 있다.
본 발명에 따른 한 실시예는 RC 딜레이를 줄일 수 있고, 신호선들 간에 발생하는 노이즈를 줄일 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 패널의 개략도이다.
도 2는 도 1의 표시 패널의 A 영역을 나타내는 평면도이다.
도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 7은 도 1의 표시 패널의 표시 영역의 일부를 나타내는 평면도이다.
도 8은 도 7의 평면도에서 II-II 선을 따라 잘라 도시한 단면도이다.
도 9는 도 1의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이다.
도 10은 도 9의 블록도에서 하나의 스테이지를 나타내는 회로도이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 한편, 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면, 본 발명의 한 실시예에 따른 표시 패널에 대하여 도 1 내지 도 3을 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 패널의 개략도이고, 도 2는 도 1의 표시 패널의 A 영역을 나타내는 평면도이고, 도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이다.
도 1을 참고하면, 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500) 를 포함한다. 표시 영역(300)의 데이터선(D1-Dm)은 데이터 구동부(460)으로부터 데이터 전압을 인가 받는다.
게이트 구동부(500), 데이터 구동부(460) 및 게이트 구동부(500) 또는 데이터 구동부(460)와 신호 제어부를 연결하는 신호선 중 적어도 하나는 표시 패널에 실장될 수 있다. 예를 들어, 표시 영역(300)의 게이트선(G1-Gn), 데이터선(D1-Dm), 박막 트랜지스터 등을 형성할 때, 동일한 공정에서 게이트 구동부(500), 데이터 구동부(460) 및 게이트 구동부(500) 또는 데이터 구동부(460)와 신호 제어부를 연결하는 신호선 중 적어도 하나가 형성될 수 있다. 이를 COG(chip on glass)라고 한다.
게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(FPC; flexible printed circuit film)(450)의 외측에는 인쇄 회로 기판(printed circuit board)(400)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 구동부(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 특정 전압(Vss)을 제공하는 신호를 포함할 수 있다. 또한, 데이터 구동부(460)에서 데이터선(D1-Dm)으로 데이터 전압을 인가하도록 하는 로드 신호, 데이터 신호를 반전시키는 반전 제어 신호, 공통 전압보다 낮은 값을 갖는 부극성 데이터 신호(negative data signal)(SLn), 공통 전압보다 높은 값을 갖는 정극성 데이터 신호(positive data signal)(SLp)를 포함할 수 있다. 한편, 데이터 구동부(460)는 가요성 인쇄 회로막(450) 내에 위치할 수도 있다.
표시 영역(300)은 박막 트랜지스터를 포함할 수 있다. 액정 표시 패널일 경우 표시 영역(300)은 액정 커패시터 등을 포함할 수 있고, 유기 발광 표시 패널일 경우 표시 영역(300)은 유기 발광 다이오드를 포함할 수 있다. 이외에도, 플라즈마 표시 패널, 전기 영동 표시 패널 등 표시 패널의 종류에 따라 표시 영역(300)에 포함되어 있는 부재가 결정될 수 있다.
이하에서는 액정 표시 패널을 예로 들어 설명한다.
표시 영역(300)은 다수의 게이트선(G1-Gn+1) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn+1) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.
각 화소는 박막 트랜지스터, 액정 커패시터 및 유지 커패시터를 포함할 수 있으며, 유지 커패시터는 생략될 수 있다. 박막 트랜지스터의 제어 단자는 게이트선에 연결되며, 박막 트랜지스터의 입력 단자는 데이터선에 연결된다. 박막 트랜지스터의 출력 단자는 액정 커패시터의 일측 단자인 화소 전극에 연결될 수 있으며, 유지 커패시터의 일측 단자에도 연결될 수 있다. 액정 커패시터의 타측 단자는 공통 전극에 연결된다. 액정 커패시터의 양측 단자의 사이에는 액정층이 위치한다. 유지 커패시터의 타측 단자는 신호 제어부(600)로부터 인가되는 유지 전압을 인가받을 수 있다.
다수의 데이터선(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.
데이터 구동부(460)는 표시 패널(100)의 하부에 위치하며, 열 방향으로 연장되어 있는 데이터선(D1-Dm)에 연결되어 있다. 이외에도, 데이터 구동부(460)는 표시 패널(100)의 하부에 위치할 수 있다.
게이트 구동부(500)는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하고, 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.
게이트 구동부(500)로 인가되는 클록 신호(CKV, CKVB), 스캔 개시 신호(STVP), 게이트 오프 전압에 준하는 전압(Vss)은 도 1에서와 같이 최 외각측에 위치하는 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)으로 전달된다. 한편 클록 신호는 2 개 이상일 수 있다.
도 2를 참고하면, 스캔 개시 신호(STVP)를 전달하는 스캔 개시 신호선(SL1), 클록 신호(CKV, CKVB)를 전달하는 클록 신호선(SL2, SL3), 저전압(Vss)을 전달하는 전압 신호선(SL4)이 서로 인접하여 위치하며, 각 신호선 위에 차단막(blocking member)(192)가 위치한다. 이외에도 게이트 구동부(500)와 신호 제어부(600)를 연결하는 다양한 종류의 신호선 위에 차단막(192)가 위치할 수도 있다.
차단막(192)는 신호선(SL1-SL4)을 덮고 있다. 즉, 차단막(192)는 신호선(SL1-SL4) 및 신호선(SL1-SL4)의 사이 영역과 중첩한다. 또한, 차단막(192)는 일정한 레벨을 갖는 직류 전압을 인가 받는다. 예를 들어, 차단막(192)는 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받을 수 있으며, 또는 저전압(Vss) 외에 별도의 전압을 인가 받을 수도 있다. 차단막(192)는 일정한 레벨을 갖는 직류 전압을 받으면서, 신호선(SL1-SL4)를 덮고 있기 때문에, 신호선(SL1-SL4) 간에 발생할 수 있는 노이즈를 줄일 수 있고, 인접한 부극성 데이터 신호선(SLn) 및 정극성 데이터 신호선(SLp)에 발생할 수 있는 노이즈를 줄일 수 있다.
또한, 차단막(192)는 복수의 개구부(185)를 포함하는 그물망(mesh) 구조를 가질 수 있으며, 이로 인하여 차단막(192)와 신호선(SL1-SL4) 사이의 정전 용량(capacitance)이 감소될 수 있으며, 표시 패널의 RC 딜레이가 감소될 수 있다. 예를 들어, 복수의 개구부(185)를 포함하는 차단막(192)는 개구부를 포함하지 않는 차단막보다 정전 용량이 더 작기 때문에 표시 패널의 RC 딜레이가 더 작다. 복수의 개구부(185)는 행 방향과 열 방향이 실질적으로 균일한 간격으로 그물망 모양으로 배치될 수 있으며, 개구부(185)의 모양은 정사각형, 직사각형, 원형 등일 수 있다. 예를 들어, 복수의 개구부(185) 간의 간격은 대략 20 마이크로미터일 수 있으며, 개구부(185)는 가로 및 세로가 대략 5 마이크로미터인 정사각형일 수 있으며, 이때 클록 신호선(CKV)의 RC 딜레이는 대략 80.4 ns일 수 있다. 반면, 개구부가 없는 차단막이 신호선을 덮을 때, 클록 신호선(CKV)의 RC 딜레이는 대략 321.5 ns일 수 있다.
도 3을 참고하면, 절연성 기판(110) 위에 신호선(SL1-SL4)이 위치한다. 신호선(SL1-SL4)은 게이트선(G1-Gn+1, 121)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 신호선(SL1-SL4)은 게이트선(G1-Gn+1, 121)이 형성되는 공정에서 동시에 형성될 수 있다.
신호선(SL1-SL4) 위에 절연막(120)이 위치한다. 절연막(120)은 SiOx, SiNx 등의 무기 절연막일 수 있으며, 유기 절연막일 수도 있다.
절연막(120) 위에 차단막(192)가 위치한다. 차단막(192)는 ITO, IZO 등의 투명 도전성 물질을 포함할 수 있다. 차단막(192)는 화소 전극(191)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 차단막(192)는 화소 전극(191)이 형성되는 공정에서 동시에 형성될 수 있으므로, 공정 원가가 절감될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 4를 참고하면, 차단막(192)는 신호선(SL1-SL4)을 덮고 있다. 즉, 차단막(192)는 신호선(SL1-SL4) 및 신호선(SL1-SL4) 사이와 중첩한다. 차단막(192)는 복수의 개구부(185)를 포함하며, 복수의 개구부(185)는 차단막(192)와 신호선(SL1-SL4)이 중첩하는 영역에 위치하며, 신호선(SL1-SL4) 사이에는 위치하지 않는다. 이 경우, 신호선(SL1-SL4) 사이에 복수의 개구부(185)가 위치하지 않으므로, 신호선(SL1-SL4) 사이에서 발생할 수 있는 노이즈를 더욱 효과적으로 줄일 수 있고, 인접한 부극성 데이터 신호선(SLn) 및 정극성 데이터 신호선(SLp)에서 발생할 수 있는 노이즈를 더욱 효과적으로 줄일 수 있다. 도 2에 도시된 것처럼, 차단막(192)에는 일정한 레벨을 갖는 직류 전압이 인가될 수 있다.
또한, 차단막(192)는 복수의 개구부(185)를 포함하므로, 차단막(192)와 신호선(SL1-SL4) 사이의 정전 용량이 감소될 수 있으며, 표시 패널의 RC 딜레이가 감소될 수 있다. 예를 들어, 복수의 개구부(185)를 포함하는 차단막(192)는 개구부를 포함하지 않는 차단막보다 정전 용량이 더 작기 때문에 표시 패널의 RC 딜레이가 더 작다. 복수의 개구부(185)는 행 방향과 열 방향이 실질적으로 균일한 간격으로 그물망 모양으로 배치될 수 있으며, 개구부(185)의 모양은 정사각형, 직사각형, 원형 등일 수 있다.
차단막(192)는 ITO, IZO 등의 투명 도전성 물질을 포함할 수 있다. 차단막(192)는 화소 전극(191)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 차단막(192)는 화소 전극(191)이 형성되는 공정에서 동시에 형성될 수 있으므로, 공정 원가가 절감될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 5를 참고하면, 차단막(192)는 신호선(SL1-SL4)과 데이터 신호선(SLn, SLp)을 덮고 있다. 즉, 차단막(192)는 신호선(SL1-SL4), 데이터 신호선(SLn, SLp), 신호선(SL1-SL4) 사이 및 데이터 신호선(SLn, SLp) 사이와 중첩한다.
또한, 차단막(192)는 일정한 레벨을 갖는 직류 전압을 인가 받는다. 예를 들어, 차단막(192)는 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받을 수 있으며, 또는 저전압(Vss) 외에 별도의 전압을 인가 받을 수도 있다. 차단막(192)는 일정한 레벨을 갖는 직류 전압을 받으면서, 신호선(SL1-SL4) 및 데이터 신호선(SLn, SLp)를 덮고 있기 때문에, 신호선(SL1-SL4) 간에 발생할 수 있는 노이즈와 부극성 데이터 신호선(SLn) 및 정극성 데이터 신호선(SLp)에서 발생할 수 있는 노이즈를 더욱 줄일 수 있다.
또한, 차단막(192)는 복수의 개구부(185)를 포함하는 그물망 구조를 가질 수 있으며, 이로 인하여 차단막(192)와 신호선(SL1-SL4) 사이의 정전 용량 및 차단막(192)와 데이터 신호선(SLn, SLp) 사이의 정전 용량이 감소될 수 있으며, 표시 패널의 RC 딜레이가 감소될 수 있다. 예를 들어, 복수의 개구부(185)를 포함하는 차단막(192)는 개구부를 포함하지 않는 차단막보다 정전 용량이 더 작기 때문에 표시 패널의 RC 딜레이가 더 작다. 복수의 개구부(185)는 행 방향과 열 방향이 실질적으로 균일한 간격으로 그물망 모양으로 배치될 수 있으며, 개구부(185)의 모양은 정사각형, 직사각형, 원형 등일 수 있다.
차단막(192)는 ITO, IZO 등의 투명 도전성 물질을 포함할 수 있다. 차단막(192)는 화소 전극(191)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 차단막(192)는 화소 전극(191)이 형성되는 공정에서 동시에 형성될 수 있으므로, 공정 원가가 절감될 수 있다.
이외에도, 차단막(192)는 신호선(SL1-SL4) 및 그 사이를 덮지 않을 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 패널의 A 영역을 나타내는 평면도이다.
도 6을 참고하면, 차단막(192)는 신호선(SL1-SL4)과 데이터 신호선(SLn, SLp)을 덮고 있다. 즉, 차단막(192)는 신호선(SL1-SL4), 데이터 신호선(SLn, SLp), 신호선(SL1-SL4) 사이 및 데이터 신호선(SLn, SLp) 사이와 중첩한다. 차단막(192)는 복수의 개구부(185)를 포함하며, 복수의 개구부(185)는 차단막(192)와 신호선(SL1-SL4) 및 차단막(192)와 데이터 신호선(SLn, SLp)이 중첩하는 영역에 위치하며, 신호선(SL1-SL4) 사이와 데이터 신호선(SLn, SLp) 사이에는 위치하지 않는다. 이 경우, 신호선(SL1-SL4) 사이와 데이터 신호선(SLn, SLp) 사이에 복수의 개구부(185)가 위치하지 않으므로, 신호선(SL1-SL4) 사이에서 발생할 수 있는 노이즈 및 부극성 데이터 신호선(SLn) 및 정극성 데이터 신호선(SLp)에서 발생할 수 있는 노이즈를 더욱 효과적으로 줄일 수 있다. 도 5에 도시된 것처럼, 차단막(192)에는 일정한 레벨을 갖는 직류 전압이 인가될 수 있다.
또한, 차단막(192)는 복수의 개구부(185)를 포함하는 그물망 구조를 가질 수 있으며, 이로 인하여 차단막(192)와 신호선(SL1-SL4) 사이의 정전 용량 및 차단막(192)와 데이터 신호선(SLn, SLp) 사이의 정전 용량이 감소될 수 있으며, 표시 패널의 RC 딜레이가 감소될 수 있다. 예를 들어, 복수의 개구부(185)를 포함하는 차단막(192)는 개구부를 포함하지 않는 차단막보다 정전 용량이 더 작기 때문에 표시 패널의 RC 딜레이가 더 작다. 복수의 개구부(185)는 행 방향과 열 방향이 실질적으로 균일한 간격으로 그물망 모양으로 배치될 수 있으며, 개구부(185)의 모양은 정사각형, 직사각형, 원형 등일 수 있다.
차단막(192)는 ITO, IZO 등의 투명 도전성 물질을 포함할 수 있다. 차단막(192)는 화소 전극(191)과 동일한 층에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 예를 들어, 차단막(192)는 화소 전극(191)이 형성되는 공정에서 동시에 형성될 수 있으므로, 공정 원가가 절감될 수 있다.
이외에도, 차단막(192)는 신호선(SL1-SL4) 및 그 사이를 덮지 않을 수도 있다.
도 7은 도 1의 표시 패널의 표시 영역의 일부를 나타내는 평면도이고, 도 8은 도 7의 평면도에서 II-II 선을 따라 잘라 도시한 단면도이다.
도 7 및 도 8을 참고하면, 표시 패널은 제1 표시판(100), 제2 표시판(200) 및 액정층(3)을 포함한다.
제1 표시판(100)과 제2 표시판(200)의 안쪽 면에는 배향막(alignment layer)(도시하지 않음)이 형성되어 있을 수 있으며 이들은 수평 배향막일 수 있다. 제1 표시판(100)과 제2 표시판(200)의 바깥쪽 면에는 편광판(도시하지 않음)이 구비될 수 있다.
액정 표시 장치의 표시 영역(DA)은 실제 이미지를 출력하는 영역이며, 주변 영역(PA)은 표시 영역(DA) 주위의 영역으로 각종 배선이 형성되어 있다.
투명한 유리 또는 플라스틱 등을 포함하는 절연성 제1 기판(110) 위에 게이트선(121) 및 유지 전극선(storage electrode line)(131)이 위치한다. 게이트선(121)은 게이트 전극(124)을 포함한다. 유지 전극선(131)은 유지 전극(137)을 포함한다. 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있으며, 유지 전극선(131)은 생략될 수 있다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등의 무기 물질 또는 유기 물질을 포함하는 게이트 절연막(140)이 위치한다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 반도체(154)가 위치한다.
반도체(154) 위에는 저항성 접촉 부재(ohmic contact)(163, 165)가 위치한다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소, 실리사이드(silicide) 등을 포함할 수 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 데이터선(171)과 드레인 전극(175)이 위치한다. 데이터선(171)은 옆으로 누운 U자형으로 굽은 소스 전극(173)을 포함한다. 이외에도 소스 전극(173)은 U 자형 외에도 다양한 모양을 가질 수 있다. 드레인 전극(175)은 데이터선(171)과 분리되어 있으며, 가는 부분(narrow portion)과 넓은 부분(wide portion)(177)을 포함한다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(154)와 함께 박막 트랜지스터(TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 위치한다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 위치하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 위치한다. 보호막(180)은 질화규소나 산화규소 등의 무기 절연물 또는 유기 절연물을 포함하는 상부막(upper film)(180p)과 하부막(lower film)(180q)을 포함한다. 상부막(180p)과 하부막(180q) 중 어느 하나는 생략될 수 있다. 보호막(180)에는 드레인 전극(175)의 넓은 부분(177)을 드러내는 접촉 구멍(185)이 위치한다.
하부막(180q) 위에는 차광 부재(black matrix)(220)가 위치한다. 그러나 차광 부재(220)는 제1 표시판(100)이 아닌 제2 표시판(200)에 위치할 수도 있다.
상부막(180p)과 하부막(180q) 사이에는 색필터(230R, 230G, 230B)가 위치한다. 색필터(230R, 230G, 230B)는 인접한 데이터선(171) 사이의 영역을 차지할 수 있으며, 데이터선(171)을 따라 세로로 길게 뻗은 띠 모양이 될 수 있다. 색필터(230R, 230G, 230B)에는 드레인 전극(175)의 넓은 부분(177) 위에 위치하는 접촉 구멍(185)이 위치한다. 색필터(230R, 230G, 230B)는 안료를 포함하는 감광성유기물로만들어질수있다. 이외에도 색필터(230R, 230G, 230B)는 제1 표시판(100)이 아닌 제2 표시판(200)에 위치할 수 있다.
상부막(180p) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 ITO 또는 IZO 등의 투명한 도전 물질을 포함할 수 있다. 색필터(230R, 230G, 230B)가 제 2 표시판(200)에 형성되는 경우, 화소 전극(191)은 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 박막 트랜지스터의 드레인 전극(175)과 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 제2 표시판(200)의 공통 전극(270)과 함께 전기장을 생성함으로써 화소 전극(191)과 공통 전극(270) 사이의 액정층(3)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층(3)을 통과하는 빛의 휘도가 달라진다.
간격재(320)는 유기물 등을 포함할 수 있고, 액정 표시 장치의 표시 영역(DA)에 위치한다. 또한 간격재는 액정층(3)의 간격을 유지한다.
제2 표시판(200)에서, 절연성 제2 기판(210) 위에 공통 전극(270)이 위치한다. 공통 전극(270)은 ITO, IZO 등의 투명한 도전체 등을 포함할 수 있으며, 공통 전압(common voltage)을 인가 받는다. 공통 전극(270) 위에는 덮개막(overcoat), 배향막 등이 위치할 수 있다.
도 9는 도 1의 표시 패널의 게이트 구동부와 게이트선을 나타내는 블록도이고, 도 10은 도 9의 블록도에서 하나의 스테이지를 나타내는 회로도이다.
도 9를 참고하면, 저전압(Vss)을 전달하는 전압 신호선(SL1), 스캔 개시 신호(STVP)를 전달하는 스캔 개시 신호선(SL2) 및 클록 신호(CKV, CKVB)를 전달하는 클록 신호선(SL3, SL4)을 차단막(192)가 덮고 있을 수 있다. 도 2 내지 도 6에 도시된 것처럼, 차단막(192)는 다양한 모양을 가질 수 있으며, 이로 인하여 노이즈 및 RC 딜레이를 줄일 수 있다.
도 9를 참고하면, 게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1-SRn+1)를 포함한다. 각 스테이지(SR1-SRn+1)는 두 개의 입력 단자(IN1, IN2), 두 개의 클록 입력 단자(CK1, CK2), 게이트 오프 전압에 준하는 저전압(Vss)을 인가 받는 전압 입력 단자(Vin), 리셋 단자(RE), 출력 단자(OUT) 및 전달 신호 출력 단자(CRout)를 포함한다.
제1 입력 단자(IN1)는 이전 단 스테이지의 전달 신호 출력 단자(CRout)에 연결되어 이전 단의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 단 스테이지가 존재하지 않으므로 제1 입력 단자(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.
제2 입력 단자(IN2)는 다음 단 스테이지의 출력 단자(OUT)와 연결되어 다음 단의 게이트 전압을 인가 받는다. 여기서, 마지막에 형성되어 있는 n+1번째 스테이지(SRn+1; 더미 스테이지)의 경우에는 다음 단의 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STVP)를 인가 받는다.
다수의 스테이지 중 홀수번째 스테이지의 제1 클록 단자(CK1)에는 제1 클록(CKV)이 인가되고, 제2 클록 단자(CK2)에는 반전된 위상을 갖는 제2 클록(CKVB)이 인가된다. 한편, 짝수번째 스테이지의 제1 클록 단자(CK1)에는 제2 클록(CKVB)이 인가되며, 제2 클록 단자(CK2)에는 제1 클록(CKV)이 인가되어 홀수번째 스테이지와 비교할 때 동일 단자로 입력되는 클록의 위상은 반대가 된다.
전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)이 인가되며, 리셋 단자(RE)에는 맨 마지막에 위치하는 더미 스테이지(SRn+1)의 전달 신호 출력 단자(CRout)와 연결된다.
여기서 더미 스테이지(SRn+1)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SRn+1)는 게이트선에 연결되어 있지 않을 수도 있으며, 게이트선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 있어 화상을 표시하는데 사용되지 않는다. (도 2 참고)
게이트 구동부(500)의 동작을 살펴보면 아래와 같다.
제1 스테이지(SR1)는 제1 클록 입력 단자(CK1) 및 제2 클록 입력 단자(CK2)를 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 스캔 개시 신호(STVP)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 게이트 전압(OUT 단자로부터 출력된 전압)를 각각 입력 받아 첫 번째 게이트 라인으로 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력 단자(IN1)로 전달한다.
상기 제2 스테이지(SR2)는 상기 제1 및 제2 클록 입력 단자(CK1, CK2)을 통해 외부로부터 제공되는 제2 클록 신호(CKVB) 및 제1 클록 신호(CKV)를 각각 입력받고, 제1 입력 단자(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제3 스테이지(SR3)로부터 제공되는 게이트 전압를 각각 입력 받아 두 번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력 단자(IN1)로 전달한다.
상기와 같은 동일 방법으로, 제n 스테이지(SRn)는 제1 및 제2 클록 단자(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 입력 단자(IN1)를 통해 제n-1 스테이지(SRn-1)의 전달 신호(CR)를, 전압 입력 단자(Vin)에는 게이트 오프 전압에 준하는 저전압(Vss)을, 그리고 제2 입력 단자(IN2)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 게이트 전압를 각각 입력 받아 n번째 게이트 라인의 게이트 전압을 출력 단자(OUT)를 통해 출력하며, 상기 전달 신호 출력 단자(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 더미 스테이지(SRn+1)의 제1 입력 단자(IN1)로 전달한다.
다음, 도 5을 참고하여 하나의 스테이지(SR)의 구조를 살펴본다.
도 5를 참고하면, 게이트 구동부(500)의 각 스테이지(SR)는 입력부(510), 풀업 구동부(511), 전달 신호 생성부(512), 출력부(513) 및 풀다운 구동부(514)를 포함한다.
입력부(510)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함하며, 제4 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)와 공통 연결(다이오드 연결)되고, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부(510)는 제1 입력 단자(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
풀-업 구동부(511)는 두 개의 트랜지스터(제7 트랜지스터(Tr7), 제12 트랜지스터(Tr12))와 두 개의 커패시터(제2 캐패시터(C2), 제3 캐패시터(C3))를 포함한다. 먼저 제12 트랜지스터(Tr12)의 제어 전극과 입력 전극은 공통 연결되어 제1 클록 단자(CK1)을 통하여 클록 신호(CKV, CKVB)를 입력 받고, 출력 전극이 상기 풀-다운 구동부(514)에 연결되어 있다. 그리고 제7 트랜지스터(Tr7)의 입력 전극도 제1 클록 단자(CK1)을 통하여 클록 신호(CKV, CKVB)를 입력 받고, 제어 단자와 출력 단자가 상기 풀-다운 구동부(514)에 연결되어 있다. 여기서, 상기 제7 트랜지스터(Tr7)의 입력 전극과 제어 전극의 사이에 제2 캐패시터(C2)가 연결되고 상기 제7 트랜지스터(Tr7)의 제어 전극과 출력 전극 사이에는 제3 캐패시터(C3)가 연결되어 있다.
전달 신호 생성부(512)는 하나의 트랜지스터(제15 트랜지스터(Tr15)) 및 하나의 커패시터(제4 캐패시터(C4))를 포함한다. 제15 트랜지스터(Tr15)의 입력 전극에는 제1 클록 단자(CK1)을 통하여 클록 신호(CKV, CKVB)가 입력되고, 제어 전극이 입력부(510)의 출력, 즉 Q 접점에 연결되어 있다. 제15 트랜지스터(Tr15)의 제어 전극과 출력 전극은 제4 캐패시터(C4)로 연결되어 있다. 전달 신호 생성부(512)는 Q 접점에서의 전압 및 클록 신호(CKV, CKVB)에 따라 전달 신호(CR)를 출력한다.
출력부(513)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어 전극은 Q 접점에 연결되어 있고, 입력 전극은 제1 클록 단자(CK1)을 통하여 클록 신호(CKV, CKVB)를 입력 받는다. 제1 트랜지스터(Tr1)의 제어 전극과 출력 전극은 제1 캐패시터(C1)로 연결되어 있으며, 출력 단자는 게이트선(G1-Gn)과 연결되어 있다. 출력부(513)는 Q 접점에서의 전압 및 클록 신호(CKV, CKVB)에 따라 게이트 전압을 출력한다.
풀-다운 구동부(514)는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행할 수 있다. 풀-다운 구동부(514)는 9개의 트랜지스터(제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6), 제8 트랜지스터(Tr8) 내지 제11 트랜지스터(Tr11) 및 제13 트랜지스터(Tr13))를 포함한다.
먼저, 제5 트랜지스터(Tr5), 제10 트랜지스터(Tr10) 및 제11 트랜지스터(Tr11)는 전단 스테이지(SR)의 전달 신호(CR)가 입력되는 제1 입력 단자(IN1)와 게이트 오프 전압에 준하는 저전압(Vss)이 인가되는 전압 입력 단자(Vin) 사이에 직렬로 연결되어 있다. 제5 및 제11 트랜지스터(Tr5, Tr11)의 제어 단자에는 제2 클록 단자(CK2)을 통하여 클록 신호(CKV, CKVB)를 입력 받으며, 제10 트랜지스터(Tr10)의 제어 단자에는 제1 클록 단자(CK1)을 통하여 클록 신호(CKV, CKVB)를 입력 받는다. 이때, 제1 클록 단자(CK1)와 제2 클록 단자(CK2)에 입력되는 클록 신호(CKV, CKVB)는 서로 위상이 다르다. 또한 제11 트랜지스터(Tr11)와 제10 트랜지스터(Tr10) 사이에는 Q 접점이 연결되어 있고, 제10 트랜지스터(Tr10)와 제5 트랜지스터(Tr5) 사이에는 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선(G1-Gn)과 연결되어 있다.
한 쌍의 트랜지스터(Tr6, Tr9)는 Q 접점과 저전압(Vss) 사이에 병렬로 연결되어 있다. 제6 트랜지스터(Tr6)의 제어 단자에는 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)를 인가 받으며, 제9 트랜지스터(Tr9)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.
한 쌍의 트랜지스터(Tr8, Tr13)는 풀업 구동부(511)의 두 트랜지스터(Tr7, Tr12)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있다. 제8 및 제 13 트랜지스터(Tr8, Tr13)의 제어 단자는 공통으로 출력부(513)의 제1 트랜지스터(Tr1)의 출력 단자, 즉, 게이트선(G1-Gn)과 연결되어 있다.
마지막으로 한 쌍의 트랜지스터(Tr2, Tr3)는 출력부(513)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있다. 제3 트랜지스터(Tr3)의 제어 단자는 풀업 구동부(511)의 제7 트랜지스터(Tr7)의 출력 단자에 연결되어 있으며, 제2 트랜지스터(Tr2)의 제어 단자에는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력된다.
풀-다운 구동부(514)는 제2 입력 단자(IN2)를 통하여 다음 스테이지의 게이트 전압이 입력되면, 제9 트랜지스터(Tr9)를 통하여 Q 접점의 전압을 저전압(Vss)으로 바꾸며, 제2 트랜지스터(Tr2)를 통하여 게이트선으로 출력되는 전압을 저전압(Vss)으로 바꾸는 역할을 한다. 또한, 리셋 단자(RE)를 통하여 더미 스테이지의 전달 신호(CR)가 인가되면, 제6 트랜지스터(Tr6)를 통하여 Q 접점의 전압을 저전압(Vss)으로 한번 더 바꿔준다. 한편, 제1 클록 단자(CK1)에 인가되는 전압과 위상이 다른 전압이 인가되는 제2 클록 단자(CK2)로 하이 전압이 인가되면, 제5 트랜지스터(Tr5)를 통하여 게이트선(G1-Gn)으로 출력되는 전압을 저전압(Vss)으로 바꾸어 준다.
스테이지(SR)에 형성되어 있는 트랜지스터(Tr1-Tr13, Tr15)는 NMOS 트랜지스터일 수 있다.
스테이지(SR)에서 출력된 게이트 전압은 게이트선(G1-Gn)을 통하여 전달된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 구동부 500: 게이트 구동부
600: 신호 제어부 192: 차단막
SL1-SL4: 신호선 SLn, SLp: 데이터 신호선

Claims (25)

  1. 게이트선 및 데이터선을 포함하는 표시 영역,
    상기 게이트선의 일단에 연결되어 있고, 복수의 스테이지를 포함하며, 그리고 기판 위에 집적되어 있는 게이트 구동부,
    상기 복수의 스테이지에 연결되어 있는 복수의 신호선, 그리고
    상기 복수의 신호선 위에 위치하는 차단막을 포함하며,
    상기 차단막은, 상기 복수의 신호선과 중첩하며 복수의 개구부를 포함하는 복수의 제1 부분과, 상기 복수의 신호선과 중첩하지 않으며 개구부를 포함하지 않는 복수의 제2 부분을 포함하고,
    상기 차단막에서 상기 복수의 제1 부분과 상기 복수의 제2 부분은 하나씩 번갈아 가며 위치하는 표시 패널.
  2. 제1항에서,
    상기 신호선은 상기 게이트선 또는 상기 데이터선과 동일한 층에 위치하는 표시 패널.
  3. 제1항에서,
    상기 차단막에는 직류 전압이 인가되는 표시 패널.
  4. 제3항에서,
    상기 직류 전압은 게이트 오프 전압에 준하는 저전압인 표시 패널.
  5. 제1항에서,
    상기 신호선은 스캔 개시 신호선 및 클록 신호선 중 적어도 하나를 포함하는 표시 패널.
  6. 제5항에서,
    상기 스테이지는 클록 입력 단자를 포함하고, 상기 클록 신호선은 상기 클록 입력 단자에 연결되어 있는 표시 패널.
  7. 제5항에서,
    상기 신호선은 게이트 오프 전압에 준하는 저전압을 인가하는 전압 신호선을 포함하는 표시 패널.
  8. 제7항에서,
    상기 스테이지는 전압 입력 단자를 포함하고, 상기 전압 신호선은 상기 전압 입력 단자에 연결되어 있는 표시 패널.
  9. 제1항에서,
    상기 차단막은 그물망(mesh) 모양인 표시 패널.
  10. 제1항에서,
    상기 차단막은 투명한 도전성 물질을 포함하는 표시 패널.
  11. 제1항에서,
    상기 표시 패널은 상기 게이트선 및 상기 데이터선 위에 위치하는 화소 전극을 더 포함하고, 상기 차단막은 상기 화소 전극과 동일한 층에 위치하는 표시 패널.
  12. 제1항에서,
    상기 패널은 상기 데이터선에 데이터 전압을 인가하는 데이터 구동부 및 상기 데이터 구동부에 연결되어 있는 데이터 신호선을 더 포함하고, 상기 차단막은 상기 데이터 신호선 위에 위치하고, 상기 데이터 신호선과 중첩하는 표시 패널.
  13. 제12항에서,
    상기 데이터 신호선과 상기 차단막이 중첩하는 영역에 상기 복수의 개구부가 위치하는 표시 패널.
  14. 제13항에서,
    상기 데이터 신호선과 상기 차단막이 중첩하지 않는 영역에 상기 복수의 개구부가 위치하지 않는 표시 패널.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102032962B1 (ko) 2012-10-26 2019-10-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103926732B (zh) * 2014-04-09 2017-05-17 厦门天马微电子有限公司 一种tft阵列基板、显示面板和显示装置
CN104809978B (zh) * 2015-05-21 2017-05-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
KR102665790B1 (ko) * 2016-01-14 2024-05-14 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
KR102540180B1 (ko) * 2018-09-07 2023-06-05 삼성디스플레이 주식회사 표시 장치
KR20210005362A (ko) 2019-07-03 2021-01-14 삼성디스플레이 주식회사 표시장치
CN115485851A (zh) * 2021-03-30 2022-12-16 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008032920A (ja) * 2006-07-27 2008-02-14 Nec Lcd Technologies Ltd 液晶表示装置
JP2009192921A (ja) * 2008-02-15 2009-08-27 Hitachi Displays Ltd 表示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506375A (en) * 1993-02-22 1996-04-09 Wacom Co., Ltd. Circuit board for coordinate detecting apparatus with noise suppression
JP3664170B2 (ja) 1998-01-30 2005-06-22 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2002040483A (ja) 2000-07-31 2002-02-06 Sony Corp 液晶表示装置
WO2002047063A1 (fr) * 2000-12-07 2002-06-13 Hitachi, Ltd. Circuit integre a semiconducteur, dispositif d'attaque de cristaux liquides et systeme d'affichage a cristaux liquides
JP3992984B2 (ja) 2002-01-04 2007-10-17 シャープ株式会社 液晶表示パネル
KR100900539B1 (ko) 2002-10-21 2009-06-02 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
KR100487358B1 (ko) 2002-12-10 2005-05-03 엘지.필립스 엘시디 주식회사 라인 온 글래스형 액정표시패널 및 그 제조방법
KR100922789B1 (ko) 2003-02-28 2009-10-21 엘지디스플레이 주식회사 라인 온 글래스형 액정 표시 장치 및 그 구동방법
JP4029802B2 (ja) * 2003-08-28 2008-01-09 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置及び電子機器
KR101061846B1 (ko) * 2004-08-19 2011-09-02 삼성전자주식회사 표시 장치용 구동 장치
KR101073248B1 (ko) 2004-08-31 2011-10-12 엘지디스플레이 주식회사 액정표시장치
KR20070034800A (ko) * 2005-09-26 2007-03-29 삼성전자주식회사 쉬프트레지스터, 표시장치용 스캔구동장치 및 이를포함하는 표시장치
KR101212156B1 (ko) 2006-01-16 2012-12-13 엘지디스플레이 주식회사 라인 온 글래스형 액정표시장치 및 그 제조방법
KR20080001975A (ko) 2006-06-30 2008-01-04 삼성전자주식회사 표시 기판 및 이를 구비한 표시 장치
KR20080076483A (ko) * 2007-02-16 2008-08-20 삼성전자주식회사 표시장치
US8542227B2 (en) * 2007-02-05 2013-09-24 Samsung Display Co., Ltd. Display apparatus and method for driving the same
JP2008203761A (ja) * 2007-02-22 2008-09-04 Hitachi Displays Ltd 表示装置
KR20090082751A (ko) 2008-01-28 2009-07-31 삼성전자주식회사 액정 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008032920A (ja) * 2006-07-27 2008-02-14 Nec Lcd Technologies Ltd 液晶表示装置
JP2009192921A (ja) * 2008-02-15 2009-08-27 Hitachi Displays Ltd 表示装置

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Publication number Publication date
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