KR101656766B1 - 표시 기판 - Google Patents

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Abstract

표시 기판은 기판의 표시 영역에 제1 방향으로 연장되고 제2 방향으로 배열된 다수의 게이트 배선들, 표시 영역 및 표시 영역을 둘러싸는 주변 영역 중 게이트 배선들의 단부들과 인접한 단부 영역에 형성된 배향막, 단부 영역에 형성되어 게이트 배선들과 연결된 다수의 회로 스테이지들 및 회로 스테이지들 중 마지막 회로 스테이지와 연결된 더미 스테이지를 포함하고, 각 회로 스테이지는 회로 스테이지와 대응하는 게이트 배선의 상부에 배치된 게이트 구동 회로, 및 표시 영역과 게이트 구동회로 사이의 주변 영역에 형성되어 각 회로 스테이지과 각 게이트 배선을 연결하는 게이트 연결 배선을 포함한다.

Description

표시 기판{DISPLAY SUBSTRATE}
본 발명은 표시 기판에 관한 것으로, 더욱 상세하게는 액정표시장치용 표시 기판에 관한 것이다.
일반적으로, 액정표시패널은 각 화소를 구동하기 위한 박막 트랜지스터들이 형성된 표시 기판, 상기 표시 기판과 대향하는 대향 기판 및 상기 표시 기판과 상기 대향 기판 사이에 개재된 액정층을 포함한다. 상기 액정층에 전압을 인가하여 액정이 광의 투과율을 제어하는 방식으로 화상을 표시한다.
액정표시장치는 상기 액정표시패널, 상기 액정표시패널의 게이트 배선에 게이트 신호를 출력하는 게이트 구동부 및 상기 게이트 배선과 교차하는 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부를 포함한다. 상기 게이트 구동부 및 상기 데이터 구동부는 칩(Chip) 형태로 상기 액정표시패널에 실장되는 것이 일반적이다.
최근에는, 전체적인 액정표시패널의 크기를 감소시키는 동시에 생산성을 증대시키기 위해서 상기 게이트 구동부 및/또는 상기 데이터 구동부를 상기 표시 기판 상에 직접적으로 집적시키고 있다. 상기 표시 기판에 집적되는 게이트 구동부는 실질적으로 게이트 신호를 생성하는 회로부와 상기 회로부에 구동 신호를 전달하는 신호 배선들을 포함한다. 상기 회로부는 상기 화소의 박막 트랜지스터를 형성하는 서로 다른 금속층을 패터닝하여 형성된 다수의 금속 패턴들을 포함한다. 상기 회로부에서, 제1 금속층으로 형성된 제1 금속 패턴과 제2 금속층으로 형성된 제2 금속 패턴이 교차하는 영역에서 번트(Burnt)가 쉽게 발생하여 상기 게이트 구동부이 구동 불량을 야기한다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 게이트 구동부와 배선부의 전기적 연결 신뢰성을 향상시킨 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 다수의 게이트 배선들, 배향막, 게이트 구동 회로 및 게이트 연결 배선을 포함한다. 상기 게이트 배선들은 기판의 표시 영역에 제1 방향으로 연장되고 제2 방향으로 배열된다. 상기 배향막은 상기 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역 중 상기 게이트 배선들의 단부들과 인접한 단부 영역에 형성된다. 상기 게이트 구동 회로는 상기 단부 영역에 형성되어 상기 게이트 배선들과 연결된 다수의 회로 스테이지들 및 상기 회로 스테이지들 중 마지막 회로 스테이지와 연결된 더미 스테이지를 포함하고, 각 회로 스테이지는 상기 회로 스테이지와 대응하는 게이트 배선의 상부에 배치된다. 상기 게이트 연결 배선은 상기 표시 영역과 상기 게이트 구동회로 사이의 상기 주변 영역에 형성되어 각 회로 스테이지과 각 게이트 배선을 연결한다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판은 다수의 게이트 배선들, 배향막, 게이트 구동 회로 및 배선부를 포함한다. 상기 게이트 배선들은 기판의 표시 영역에 제1 방향으로 연장되고, 제2 방향으로 배열된다. 상기 배향막은 상기 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역 중 상기 게이트 배선들의 단부들과 인접한 제1 영역에 형성된다. 상기 게이트 구동 회로는 상기 제1 영역에 형성되고 상기 게이트 배선들과 연결된 다수의 회로 스테이지들 및 상기 회로 스테이지들 중 마지막 회로 스테이지와 연결되어 상기 제1 영역의 상기 제2 방향에 배치된 제2 영역에 형성된 더미 스테이지를 포함한다. 상기 배선부는 상기 주변 영역에 형성되고, 상기 제2 방향으로 연장되어 상기 게이트 구동 회로에 인접한 제1신호 배선, 상기 제1 신호 배선과 상기 게이트 구동 회로 사이에 배치된 제2 신호 배선, 및 상기 제2 신호 배선과 상기 더미 스테이지를 연결시키고 상기 제2 신호 배선과 교차하는 부분이 상기 제1 영역에 위치한 제1 연결 배선을 포함한다.
상기 표시 기판은 상기 표시 영역의 각 게이트 배선과 인접하게 형성된 서브 게이트 배선을 더 포함할 수 있다. 상기 회로 스테이지들은 상기 단부 영역에 형성되고, 상기 게이트 배선들 중 첫 번째 게이트 배선 내지 제m 번째 게이트 배선(m은 자연수)과 연결된 제1 서브 스테이지들과, 상기 단부 영역에 형성되고, 제m＋1번째 게이트 배선 내지 제n 번째 게이트 배선(n은 m보다 큰 자연수) 및 첫 번째 서브 게이트 배선 내지 n-m 번째 서브 게이트 배선과 연결된 제2 서브 스테이지들을 포함한다. 상기 게이트 구동 회로는 제(n-m) ＋1 번째 서브 게이트 배선 내지 제m번째 서브 게이트 배선과 연결된 제3 서브 스테이지들을 더 포함할 수 있다.
상기 배선부는 상기 제1 신호 배선과 상기 제3 서브 스테이지를 연결시키고 상기 제2 신호 배선과 교차하는 부분이 상기 제1 영역에 배치된 제2 연결 배선을 더 포함할 수 있다.
상기 제2 및 제3 서브 스테이지들은 상기 제2 및 제3 서브 스테이지들과 대응하는 서브 게이트 배선들의 하부에 배치될 수 있다.
이와 같은 표시 기판에 따르면, 게이트 구동 회로에서 제1 구동 신호를 인가하는 제1 신호 배선과 연결된 연결 배선이 제2 구동 신호를 인가하는 제2 신호 배선과 교차하는 영역이 배향막이 형성된 영역에 배치되도록 할 수 있다. 이에 따라, 게이트 구동부의 배선 불량을 방지하여 상기 게이트 구동부의 구동 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 표시 기판의 평면도이다.
도 2는 도 1에 도시된 표시 기판의 확대 평면도이다.
도 3은 본 발명의 실시예 2에 따른 표시 기판의 평면도이다.
도 4는 본 발명의 실시예 3에 따른 표시 기판의 평면도이다.
도 5는 본 발명의 실시예 4에 따른 표시 기판의 평면도이다.
도 6은 도 5에 도시된 표시 기판의 확대 평면도이다.
도 7은 본 발명의 실시예 5에 따른 표시 기판의 평면도이다.
도 8은 본 발명의 실시예 6에 따른 표시 기판의 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 기판(101)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2)으로 구분되는 기판(110)에 형성된 다수의 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 다수의 데이터 배선들(DL), 화소부(P), 배향막(미도시), 게이트 구동 회로(120), 배선부(130), 신호 패드부(132) 및 팬 아웃부(FO)를 포함한다.
상기 배향막은 도면에서 도시하지 않았으나, 상기 배향막이 형성된 영역을 상기 기판(110)의 배향막 형성 영역(A1)으로 나타내고, 상기 배향막이 형성되지 않고 상기 배향막 형성 영역(A1)을 둘러싸는 영역을 배향막 미형성 영역(A2)으로 나타내어 설명한다. 본 발명에 따른 상기 배향막 형성 영역(A1)은 상기 기판(110)의 제1 방향(D1)으로 연장된 2개의 제1 변들과 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 2개의 제2 변들에 의해 정의된다. 상기 제1 변들은 상기 제1 방향(D1)으로 연장된 직선형이다. 상기 배향막 형성 영역(A1)은 직사각형 형상으로 정의되고, 상기 배향막 미형성 영역(A2)은 상기 배향막 형성 영역(A1)을 둘러싸는 사각형의 링 형상을 갖는다.
상기 표시 영역(DA)은 상기 배향막 형성 영역(A1)에 배치된다. 상기 표시 영역(DA)에 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 상기 데이터 배선들(DL) 및 상기 화소부들(P)이 형성된다. 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 데이터 배선들(DL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 화소부들(P) 각각은 게이트 배선 및 데이터 배선과 연결된 스위칭 소자(SW), 상기 스위칭 소자(SW)에 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다.
상기 주변 영역(PA1, PA2)에 상기 게이트 구동 회로(120), 상기 배선부(130), 신호 패드부(132) 및 상기 팬 아웃부(FO)가 형성된다. 상기 주변 영역(PA1, PA2)은 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)의 단부와 인접한 제1 단부 영역(PA1)과 상기 데이터 배선들(DL)의 일단부가 형성된 제2 단부 영역(PA2)으로 구분될 수 있다. 상기 제1 단부 영역(PA1)은 일부는 상기 배향막 형성 영역(A1)에 포함되고 나머지는 상기 배향막 미형성 영역(A2)에 포함된다. 상기 제2 단부 영역(PA2)은 상기 배향막 미형성 영역(A2)에 포함된다. 상기 제1 단부 영역(PA1)에는 상기 게이트 구동 회로(120) 및 상기 배선부(130)가 형성되고, 상기 제2 단부 영역(PA2)에 상기 신호 패드부(132) 및 상기 팬 아웃부(FO)가 형성된다. 이하에서는, 상기 제1 단부 영역(PA1) 중에서 상기 배향막이 형성된 영역을 제1 영역(AE1)으로 정의하고, 상기 제1 단부 영역(PA1) 중에서 상기 배향막이 형성되지 않고, 상기 제1 영역(AE1)의 상기 제2 방향(D2)에 배치된 영역을 제2 영역(AE2)으로 정의한다.
상기 게이트 구동 회로(120)는 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)의 단부와 연결되어 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)에 게이트 신호를 출력한다. 상기 게이트 구동 회로(120)는 상기 표시 영역(DA)과 인접한 상기 제1 단부 영역(PA1)에 형성된다.
상기 배선부(130)는 상기 게이트 구동 회로(120)를 구동하는 구동 신호들을 외부로부터 수신하여 상기 게이트 구동 회로(120)에 전달한다. 구체적으로 상기 배선부(130)는 전원 신호(VSS)를 전달하는 전원 배선(141), 제1 클럭 신호(CK)를 전달하는 제1 클럭 배선(142), 제2 클럭 신호(CKB)를 전달하는 제2 클럭 배선(143) 및 수직개시신호(STV)를 전달하는 개시 배선(144)을 포함한다. 또한, 상기 배선부(130)는 다수의 전원 연결 배선들(145) 및 다수의 클럭 연결 배선들(146)을 더 포함한다. 상기 개시 배선(144), 상기 제2 클럭 배선(143), 상기 제1 클럭 배선(142) 및 상기 전원 배선(141)은 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)을 형성하는 공정에서 게이트 금속층을 패터닝하여 형성할 수 있다. 상기 전원 연결 배선들(145) 및 상기 클럭 연결 배선들(146)은 상기 데이터 배선들(DL)을 형성하는 공정에서 데이터 금속층을 패터닝하여 상기 개시 배선(144), 상기 제1 클럭 배선(142), 상기 제2 클럭 배선(143) 및 상기 전원 배선(141)과 다른 금속층으로 형성된다. 상기 게이트 금속층으로 형성된 제1 금속 패턴과 상기 데이터 금속층으로 형성된 제2 금속 패턴 사이에는 절연층(미도시)이 배치된다. 상기 절연층에 의해 상기 제1 및 제2 금속 패턴들이 서로 절연된다.
상기 전원 배선(141)은 상기 데이터 배선(DL)이 연장된 상기 제1 방향(D1)으로 연장된다. 상기 전원 연결 배선들(145)은 상기 제2 방향(D2)으로 연장되어 상기 전원 배선(141)을 상기 게이트 구동 회로(120)와 연결시킨다. 상기 제1 클럭 배선(142) 및 상기 제2 클럭 배선(143)은 상기 전원 배선(141)과 평행하게 상기 제1 방향(D1)으로 연장된다. 상기 클럭 연결 배선들(146)은 상기 제1 클럭 배선(142)을 상기 게이트 구동 회로(120)에 연결시키는 제1 서브 배선(SL1) 및 상기 제2 클럭 배선(143)을 상기 게이트 구동 회로(120)에 연결시키는 제2 서브 배선(SL2)을 포함한다. 상기 제1 및 제2 서브 배선들(SL1, SL2)은 상기 제2 방향(D2)으로 연장된다. 상기 개시 배선(144)은 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 중에서 첫 번째 게이트 배선(GL) 및 제n 번째 게이트 배선(GLn)과 연결된 상기 게이트 구동 회로(120)와 연결된다. 상기 개시 배선(144), 상기 제2 클럭 배선(143), 상기 제1 클럭 배선(142) 및 상기 전원 배선(141)이 상기 게이트 구동 회로(120)에서 멀어지는 순서로 배치된다. 이에 따라, 상기 전원 연결 배선(145)은 상기 제2 클럭 배선(143) 및 상기 제1 클럭 배선(142)과 교차한다.
상기 게이트 구동 회로(120)와, 상기 표시 영역(DA) 및 상기 배선부(130)의 구조 및 구체적인 연결 관계는 도 2를 참조하여 후술하도록 한다.
상기 신호 패드부(132)는 상기 게이트 구동 회로(120)를 구동하는 구동 신호들을 외부로부터 수신한다. 상기 구동 신호들은 상기 전원 신호(VSS), 상기 제1 클럭 신호(CK), 상기 제2 클럭 신호(CKB) 및 상기 수직 개시 신호(STV)를 포함한다. 이에 따라, 상기 신호 패드부(132)는 상기 구동 신호들 각각을 수신하는 패드들을 포함한다.
상기 팬 아웃부(FO)는 상기 데이터 배선들(DL) 각각과 전기적으로 연결된 데이터 패드들을 포함하는 데이터 패드부(160) 및 상기 데이터 패드들을 상기 데이터 배선들(DL)과 연결시키는 출력 배선들을 포함하는 출력 배선부(180)를 포함한다. 상기 데이터 패드부(160)는 연성인쇄회로기판과 전기적으로 연결된 데이터 구동 회로(미도시)로부터 출력되는 데이터 신호를 수신한다. 상기 출력 배선부(180)는 상기 데이터 패드부(180)를 통해 수신한 상기 데이터 신호를 상기 데이터 배선들(DL)에 전달한다.
도 2는 도 1에 도시된 표시 기판의 확대 평면도이다.
도 2를 참조하면, 상기 게이트 구동 회로(120)는 서로 연결된 n개(n은 자연수)의 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 및 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 중 마지막 회로 스테이지인 제n 번째 회로 스테이지(SRCn)와 연결된 더미 스테이지(SRCn＋1)를 포함한다. 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)에서, 첫 번째 회로 스테이지(SRC1)는 두 번째 회로 스테이지(SRC2)와 연결되고, 상기 두 번째 회로 스테이지(SRC2)는 세 번째 회로 스테이지(미도시)와 연결된다.
상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각이 상기 전원 연결 배선(145)을 통해 상기 전원 배선(141)과 연결되고, 상기 제1 서브 배선(SL1)을 통해 상기 제1 클럭 배선(142)과 연결되며, 상기 제2 서브 배선(SL2)을 통해 상기 제2 클럭 배선(143)과 연결된다. 상기 더미 스테이지(SRCn＋1)도 상기 전원 연결 배선(145)을 통해 상기 전원 배선(141)과 연결되고, 상기 제1 서브 배선(SL1)을 통해 상기 제1 클럭 배선(142)과 연결되며, 상기 제2 서브 배선(SL2)을 통해 상기 제2 클럭 배선(143)과 연결된다. 상기 개시 배선(144)은 상기 첫 번째 회로 스테이지(SRC1) 및 상기 더미 스테이지(SRCn＋1)와 연결된다.
상기 첫 번째 회로 스테이지(SRC1)는 상기 첫 번째 게이트 배선(GL1)과 연결되고, 상기 두 번째 회로 스테이지(SRC2)는 상기 첫 번째 게이트 배선(GL1)의 상기 제2 방향(D2)에 배치된 두 번째 게이트 배선(GL2)과 연결된다. 또한, 제n 번째 회로 스테이지(SRCn)는 상기 표시 영역(DA)의 하측부와 인접한 제n 번째 게이트 배선(GLn)과 연결된다.
상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은, 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)이 연결된 게이트 배선들(GL1, GL2, …, GLn-1, GLn)보다 평면적으로 상부에 배치된다. 구체적으로, 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은, 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)이 연결된 게이트 배선들(GL1, GL2, …, GLn-1, GLn)보다 상기 신호 패드부(132)와 가깝게 배치된다. 구체적으로, 상기 첫 번째 회로 스테이지(SRC1)는 상기 첫 번째 게이트 배선(GL1)의 상부에 배치된다. 또한, 상기 두 번째 회로 스테이지(SRC2)는 상기 두 번째 게이트 배선(GL2)의 상부에 배치된다. 또한, 상기 제n 번째 회로 스테이지(SRCn)는 상기 제n 번째 게이트 배선(GLn)의 상기 상측부를 향하는 방향에 배치된다.
상기에서 설명한 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)과 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)의 배치 관계에 의해, 상기 표시 기판(101)은 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)과 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 각각을 연결하는 다수의 게이트 연결 배선들(GSL)을 포함한다. 상기 게이트 연결 배선들(GSL)은 상기 표시 영역(DA)과 상기 게이트 구동 회로(120) 사이의 상기 제1 단부 영역(PA1)에 형성된다. 상기 게이트 연결 배선들(GSL) 각각은 상기 제2 방향(D2)으로 연장되어 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각을 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)과 연결시킬 수 있다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되더라도, 상기 게이트 구동 회로(120) 전체가 상기 제1 영역(AE1)에 형성되고 상기 게이트 연결 배선(GSL)에 의해 상기 게이트 구동 회로(120)와 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)을 연결함에 따라 상기 전원 연결 배선들(145)이 상기 제1 및 제2 클럭 배선들(142, 143)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 상기 게이트 구동 회로(120)가 상기 배향막에 의해 커버됨으로써 서로 다른 금속층으로 형성된 상기 제1 금속 패턴과 상기 제2 금속 패턴 사이에 번트(burnt)가 발생하는 것을 방지할 수 있다.
또한, 상기 배향막 형성 영역(A1)을 직사각형으로 형성하는 경우에 상기 배향막 형성 공정에서 상기 표시 기판(101)에 대한 상기 배향막의 정렬 신뢰성이, 배향막을 게이트 구동 회로와 표시 영역을 커버하는 형태의 다각형으로 형성하는 경우의 정렬 신뢰성보다 높다. 따라서 상기 배향막 형성 영역(A1)의 평면적인 디자인의 변경 없이 상기 게이트 구동 회로(120)의 하측부를 상기 표시 영역(DA)의 하측부와 실질적으로 동일하게 맞춤으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
실시예 2
도 3은 본 발명의 실시예 2에 따른 표시 기판의 평면도이다.
도 3을 참조하면, 본 실시예에 따른 표시 기판(102)은 다수의 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 화소부들(P1, P2, …, Pn-1, Pn), 게이트 구동 회로(120) 및 배선부(130)를 포함한다. 본 실시예에 따른 표시 기판(102)은 상기 게이트 구동 회로(120)의 형성 위치, 상기 게이트 구동 회로(120)와 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 간의 연결 관계 및 상기 배선부(130)의 디자인을 제외하고는 도 1 및 도 2에 도시된 표시 기판(101)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 게이트 구동 회로(120)는 배향막 형성 영역(A1)의 일부인 제1 영역(AE1) 및 배향막 미형성 영역(A2)의 일부인 제2 영역(AE2)에 형성된다. 구체적으로, 상기 게이트 구동 회로(120)의 서로 연결된 n개(n은 자연수)의 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn)은 상기 제1 영역(AE1)에 형성되고, 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 중 마지막 회로 스테이지인 제n 번째 회로 스테이지(SRCn)와 연결된 더미 스테이지(SRCn＋1)는 상기 제2 영역(AE2)에 형성된다.
상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은 상기 표시 기판(102)의 제1 방향(D1)으로 연장된 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)과 별도의 연결 배선 없이 직접적으로 연결된다.
또한, 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장된 개시 배선(144), 전원 배선(141), 제1 클럭 배선(142) 및 제2 클럭 배선(143)과 연결된다. 본 실시예에서는, 상기 개시 배선(144), 상기 전원 배선(141), 상기 제2 클럭 배선(143) 및 상기 제1 클럭 배선(142) 순으로 상기 게이트 구동 회로(120)로부터 멀어지도록 배치된다. 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은 다수의 전원 연결 배선들(145) 및 다수의 클럭 연결 배선들(146)을 통해 상기 배선부(130)와 전기적으로 연결된다. 상기 전원 연결 배선들(145), 상기 클럭 연결 배선들(146)의 제1 및 제2 서브 배선들(SL1, SL2)은 상기 제1 방향(D1)으로 연장되어, 상기 제1 및 제2 서브 배선들(SL1, SL2)이 상기 전원 배선(141)과 교차한다.
또한, 상기 더미 스테이지(SRCn＋1)도 상기 전원 연결 배선들(145), 상기 제1 및 제2 서브 배선들(SL1, SL2)에 의해 상기 전원 배선(141), 상기 제2 클럭 배선(143) 및 상기 제1 클럭 배선(142)과 연결된다. 상기 더미 스테이지(SRCn＋1)와 연결된 제1 및 제2 서브 배선들(SL1, SL2)은 상기 더미 스테이지(SRCn＋1)가 형성된 상기 제2 영역(AE2)에서 상기 제2 방향(D2)으로 상기 표시 영역(DA)의 상측부를 향해 연장된다. 상기 제2 방향(D2)으로 연장된 상기 제1 및 제2 서브 배선들(SL1, SL2)은 상기 제1 영역(AE1)에 도달하여 상기 제1 영역(AE1)에서 상기 전원 배선(141)과 교차하고, 다시 상기 제2 방향(D2)으로 상기 표시 영역(DA)의 하측부를 향해 연장되다가 상기 제1 및 제2 클럭 배선들(142, 143) 각각과 연결된다.
도면으로 도시하지 않았지만, 도 3에 도시된 상기 더미 스테이지(SRCn＋1)와 연결된 상기 제1 및 제2 서브 배선들(SL1, SL2)의 디자인과 동일하게 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각과 연결된 상기 제1 및 제2 서브 배선들(SL1, SL2)의 디자인도 변경할 수 있을 것이다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되고 상기 게이트 구동 회로(120) 중 일부가 상기 제2 영역(AE2)에 형성되더라도 상기 제1 및 제2 서브 배선들(SL1, SL2)의 디자인을 변경함에 따라 상기 제1 및 제2 서브 배선들(SL1, SL2)이 상기 전원 배선(141)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 서로 다른 금속층으로 형성된 상기 제1 및 제2 서브 배선들(SL1, SL2)과 상기 전원 배선(141)의 교차 영역에서 번트(burnt)가 발생하는 것을 방지할 수 있다.
또한, 상기 배향막 형성 영역(A1)의 평면적인 디자인의 변경 없이 상기 제1 및 제2 서브 배선들(SL1, SL2)과 상기 전원 배선(141)이 교차하는 부분을 모두 상기 제1 영역(AE1)에 배치시킴으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
실시예 3
도 4는 본 발명의 실시예 3에 따른 표시 기판의 평면도이다.
도 4를 참조하면, 본 실시예에 따른 표시 기판(103)은 다수의 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 화소부들(P1, P2, …, Pn-1, Pn), 게이트 구동 회로(120) 및 배선부(130)를 포함한다. 본 실시예에 따른 표시 기판(103)은 상기 배선부(130)의 디자인을 제외하고는 도 3에 도시된 표시 기판(102)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 배선부(120)는 개시 배선(144), 제1 클럭 배선(142), 제2 클럭 배선(143) 및 전원 배선(141)을 포함한다. 본 실시예에서는, 상기 개시 배선(144), 상기 제2 클럭 배선(143), 상기 제1 클럭 배선(142) 및 상기 전원 배선(141) 순으로 상기 게이트 구동 회로(120)로부터 멀어지도록 배치된다. 상기 게이트 구동 회로(120)의 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은 다수의 전원 연결 배선들(145) 및 다수의 클럭 연결 배선들(146)을 통해 상기 배선부(130)와 전기적으로 연결된다. 상기 전원 연결 배선들(145)은 상기 제1 및 제2 클럭 배선들(142, 143)과 교차한다.
또한, 상기 더미 스테이지(SRCn＋1)도 상기 전원 연결 배선들(145), 상기 제1 및 제2 서브 배선들(SL1, SL2)에 의해 상기 전원 배선(141), 상기 제2 클럭 배선(143) 및 상기 제1 클럭 배선(142)과 연결된다. 상기 더미 스테이지(SRCn＋1)와 연결된 상기 전원 연결 배선(145)은 상기 더미 스테이지(SRCn＋1)가 형성된 제2 영역(AE2)에서 제2 방향(D2)으로 상기 표시 영역(DA)의 상측부를 향해 연장된다. 상기 제2 방향(D2)으로 연장된 상기 전원 연결 배선(145)은 상기 제1 영역(AE1)에 도달하여 상기 제1 영역(AE1)에서 제1 방향(D1)으로 연장됨에 따라 상기 제1 및 제2 클럭 배선들(142, 143)과 교차하고, 상기 전원 배선(141)까지 연장되어 상기 제1 영역(AE1)에 배치된 상기 전원 배선(141)과 연결된다.
도면으로 도시하지 않았지만, 도 3에 도시된 상기 더미 스테이지(SRCn＋1)와 연결된 상기 전원 연결 배선들(145)의 디자인과 동일하게 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각과 연결된 상기 전원 연결 배선들(145)의 디자인도 변경할 수 있을 것이다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되고 상기 게이트 구동 회로(120) 중 일부가 상기 제2 영역(AE2)에 형성되더라도 상기 전원 연결 배선들(145)의 디자인을 변경함에 따라 상기 전원 연결 배선들(145)이 상기 제1 및 제2 클럭 배선들(142, 143)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 서로 다른 금속층으로 형성된 상기 전원 연결 배선들(145)과 상기 제1 및 제2 클럭 배선들(142, 143)의 교차 영역에서 번트(burnt)가 발생하는 것을 방지할 수 있다.
또한, 상기 배향막 형성 영역(A1)의 평면적인 디자인의 변경 없이 상기 전원 연결 배선들(145)과 상기 제1 및 제2 클럭 배선들(142, 143)이 교차하는 부분을 모두 상기 제1 영역(AE1)에 배치시킴으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
실시예 4
도 5는 본 발명의 실시예 4에 따른 표시 기판의 평면도이다.
도 5를 참조하면, 본 실시예에 따른 표시 기판(201)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2)으로 구분되는 기판(210)에 형성된 다수의 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 다수의 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn), 다수의 데이터 배선들(DL), 화소부들(P1, P2, …, Pn-1, Pn), 배향막(미도시), 게이트 구동 회로(220), 배선부(230), 신호 패드부(232) 및 팬 아웃부(FO)를 포함한다.
상기 배향막은 도면에서 도시하지 않았으나, 상기 배향막이 형성된 영역을 상기 기판(210)의 배향막 형성 영역(A1)으로 도시하여 설명하고, 상기 배향막이 형성되지 않고 상기 배향막 형성 영역(A1)을 둘러싸는 영역을 배향막 미형성 영역(A2)으로 도시하여 설명한다. 상기 배향막 형성 영역(A1) 및 상기 배향막 미형성 영역(A2)은 도 1에서 설명한 것과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 표시 영역(DA)은 상기 배향막 형성 영역(A1)에 배치된다. 상기 표시 영역(DA)에 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn), 상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn), 상기 데이터 배선들(DL) 및 상기 화소부들(P)이 형성된다. 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 배열된다.
상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 사이에 상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn)이 배치된다. 구체적으로, 첫 번째 게이트 배선(GL1)과 두 번째 게이트 배선(GL2) 사이에 첫 번째 서브 게이트 배선(CL1)이 배치될 수 있다. 상기 데이터 배선들(DL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다.
상기 화소부들(P) 각각은 게이트 배선 및 데이터 배선과 연결된 제1 및 제2 트랜지스터들(TR1, TR2)과 상기 제1 및 제2 트랜지스터들(TR1, TR2)과 연결되고 서브 게이트 배선과 연결된 제3 트랜지스터(TR3), 상기 제1 트랜지스터(TR1)에 연결된 제1 액정 커패시터(CLC1) 및 제1 스토리지 커패시터(CST1), 상기 제2 트랜지스터(TR2)에 연결된 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(CST2), 업 커패시터(Cup) 및 다운 커패시터(Cdown)를 포함한다. 상기 화소부들(P)은 상기 제1 트랜지스터(TR1) 및 상기 제1 트랜지스터(TR1)와 연결된 제1 화소 전극을 포함하는 제1 서브 화소와, 상기 제2 트랜지스터(TR2) 및 상기 제2 트랜지스터(TR2)와 연결된 제2 화소 전극을 포함하는 제2 서브 화소를 포함한다. 상기 제1 화소 전극이 상기 제3 트랜지스터(TR3)의 드레인 전극과 중첩되어 상기 다운 커패시터(Cdown)를 정의하고, 상기 제3 트랜지스터(TR3)의 상기 드레인 전극과 스토리지 배선에 의해 상기 업 커패시터(Cup)를 정의할 수 있다.
상기 주변 영역(PA1, PA2)에 상기 게이트 구동 회로(220), 상기 배선부(230), 신호 패드부(232) 및 상기 팬 아웃부(FO)가 형성된다. 상기 주변 영역(PA1, PA2)을 제1 단부 영역(PA1) 및 제2 단부 영역(PA2)으로 정의하는 것과, 상기 제1 단부 영역(PA1)을 제1 및 제2 영역들(AE1, AE2)로 정의하는 것은 도 1에서 설명한 것과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 게이트 구동 회로(220)는 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)의 단부와 연결되어 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)에 게이트 신호를 출력한다. 상기 게이트 구동 회로(120)는 상기 표시 영역(DA)과 인접한 상기 제1 단부 영역(PA1)에 형성된다. 상기 게이트 구동 회로(120)는 상기 제1 영역(AE1)에 형성되어, 상기 배향막에 의해 모두 커버된다.
상기 배선부(230)는 상기 게이트 구동 회로(220)를 구동하는 구동 신호들을 외부로부터 수신하여 상기 게이트 구동 회로(220)에 전달한다. 구체적으로 상기 배선부(230)는 전원 신호(VSS)를 전달하는 전원 배선(241), 제1 클럭 신호(CK1)를 전달하는 제1 클럭 배선(242a), 제2 클럭 신호(CKB1)를 전달하는 제2 클럭 배선(243a), 제3 클럭 신호(CK2)를 전달하는 제3 클럭 배선(242b), 제4 클럭 신호(CKB2)를 전달하는 제4 클럭 배선(243b), 제5 클럭 신호(CK3)를 전달하는 제5 클럭 배선(242c) 및 제6 클럭 신호(CKB3)를 전달하는 제6 클럭 배선(243c), 제1 수직개시신호(STV1)를 전달하는 제1 개시 배선(244a) 및 제2 수직개시신호(STV2)를 전달하는 제2 개시 배선(244b)을 포함한다. 상기 배선부(230)는 다수의 전원 연결 배선들(245) 및 다수의 클럭 연결 배선들(246)을 더 포함한다.
상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 상기 제1 및 제2 개시 배선들(244a, 244b) 각각은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 병렬로 배열된다. 상기 제2 개시 배선(244b), 상기 제1 개시 배선(244a), 상기 제6, 제4, 제2, 제5, 제3 및 제1 클럭 배선들(243c, 243b, 243a, 242c, 242b, 242a)이 상기 게이트 구동 회로(220)에서 멀어지는 순서로 배치된다. 이에 따라, 상기 전원 연결 배선들(245)은 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 교차한다.
상기 게이트 구동 회로(220)와 상기 표시 영역(DA) 및 상기 배선부(230)의 구조 및 구체적인 연결 관계는 도 6을 참조하여 후술하도록 한다.
도 6은 도 5에 도시된 표시 기판의 확대 평면도이다.
도 6을 참조하면, 상기 게이트 구동 회로(220)는 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn), 상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 중 마지막 회로 스테이지인 제n 번째 회로 스테이지(SRCn)로부터 순차적으로 연결된 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 및 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 중 마지막 단일 스테이지인 세 번째 단일 스테이지(D-SRC3)와 연결된 더미 스테이지(M-SRC)를 포함한다.
상기 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각이 상기 전원 연결 배선(245)을 통해 상기 전원 배선(241)과 연결되고, 상기 클럭 연결 배선들(246)의 제1 서브 배선(SL1)을 통해 상기 제1, 제3 및 제5 클럭 배선들(242a, 242b, 242c)과 연결되며, 상기 클럭 연결 배선들(246)의 제2 서브 배선(SL2)을 통해 상기 제2, 제4 및 제6 클럭 배선들(243a, 243b, 243c)과 연결된다. 상기 더미 스테이지(M-SRC)도 상기 전원 연결 배선(245)을 통해 상기 전원 배선(241)과 연결되고, 상기 제1 및 제2 서브 배선들(SL1, SL2)을 통해 상기 제1 클럭 배선(242a) 및 상기 제2 클럭 배선(243a)과 연결된다. 구체적으로, 첫 번째 스테이지(SRC1)는 상기 제1 클럭 배선(242a) 및 상기 제2 클럭 배선(243a)과 연결된다. 또한, 두 번째 스테이지(SRC2)는 상기 제3 클럭 배선(242b) 및 상기 제4 클럭 배선(243b)과 연결된다.
상기 첫 번째 회로 스테이지(SRC1)는 첫 번째 게이트 배선(GL1)과 연결되고, 상기 두번째 회로 스테이지(SRC2)는 상기 첫 번째 게이트 배선(GL1)의 상기 제2 방향(D2)에 배치된 두 번째 게이트 배선(GL2)과 연결된다. 또한, 제n 번째 회로 스테이지(SRCn)는 상기 표시 영역(DA)의 하측부와 인접한 마지막 게이트 배선인 제n 번째 게이트 배선(GLn)과 연결된다. 또한, 세 번째 회로 스테이지(SRC3) 및 네 번째 회로 스테이지(SRC4) 각각은 세 번째 게이트 배선(GL3) 및 네 번째 게이트 배선(GL4)과 연결된다. 상기 첫 번째, 두 번째 및 세 번째 회로 스테이지들(SRC1, SRC2, SRC3) 각각은 하나의 게이트 배선과 연결되는 반면, 상기 네 번째 회로 스테이지(SRC4)는 상기 네 번째 게이트 배선(GL4) 및 첫 번째 서브 게이트 배선(CL1)과 연결된다. 상기 제4 회로 스테이지(SRC4)부터 제n 번째 회로 스테이지(SRCn)까지는 각 회로 스테이지가 하나의 게이트 배선 및 하나의 서브 게이트 배선과 연결된다. 이하, 하나의 게이트 배선과 연결된 스테이지들을 "제1 서브 스테이지들"로 정의하고, 하나의 회로 스테이지가 하나의 게이트 배선 및 하나의 서브 게이트 배선과 연결된 경우를 "제2 서브 스테이지들"로 정의한다. 상기 제2 서브 스테이지들 중 마지막 제2 서브 스테이지와 연결되고 하나의 서브 게이트 배선과 연결된 스테이지를 이하 "제3 서브 스테이지"로 정의한다. 구체적으로, 상기 제1 서브 스테이지들은 각각 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 중 첫 번째 게이트 배선(GL1) 내지 제m 번째 게이트 배선(GLm, m은 자연수)과 연결된다. 상기 m은 2 이상의 자연수일 수 있다. 상기 제2 서브 스테이지들은 각각 제m＋1번째 게이트 배선 (GLm＋1) 내지 제n 번째 게이트 배선(GLn, n은 m보다 큰 자연수) 및 첫 번째 서브 게이트 배선(CL1) 내지 제 n-m 번째 서브 게이트 배선(CLn-m)과 연결된다. 상기 n은 3 이상의 자연수일 수 있다. 상기 제3 서브 스테이지들은 제(n-m) ＋1 번째 서브 게이트 배선(CLn-m＋1) 내지 제n번째 서브 게이트 배선(CLn)과 연결된다.
본 발명의 일 실시예에서는, 상기 m이 3이고, 첫 번째, 두 번째 및 세 번째 회로 스테이지들(SRC1, SRC2, SRC3)이 상기 제1 서브 스테이지들이 되고, 네 번째 회로 스테이지(SRC4) 내지 제n 번째 회로 스테이지(SRCn)가 상기 제2 서브 스테이지들이 되며, 제n-2 번째 서브 게이트 배선(CLn-2) 내지 제n 번쩨 서브 게이트 배선(CLn)과 연결된 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)이 상기 제3 서브 스테이지가 된다.
제1 화소부(P1)는 상기 첫 번째 회로 스테이지(SRC1)와 연결된 상기 첫 번째 게이트 배선(GL1) 및 상기 네 번째 회로 스테이지(SRC4)와 연결된 상기 첫 번째 서브 게이트 배선(CL1)과 연결된다. 또한, 마지막 화소부인 제n 번째 화소부(Pn)는 상기 제n 번째 회로 스테이지(SRCn)와 연결된 상기 제n 번째 게이트 배선(GLn)과 상기 마지막 제3 단일 스테이지(D-SRC3)와 연결된 제n 번째 서브 게이트 배선(CLn)과 연결된다.
상기 제1, 제2 및 제3 단일 스테이지들(SRC1, SRC2, SRC3, …, SRCn, D-SRC1, D-SRC2, D-SRC3) 각각은 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)을 기준으로 상기 표시 영역(DA)의 상측부를 향하는 방향에 배치된다. 구체적으로, 상기 첫 번째 회로 스테이지(SRC1)는 상기 첫 번째 게이트 배선(GL1)의 상기 표시 영역(DA)의 상측부를 향하는 방향에 배치된다. 또한, 상기 제n 번째 회로 스테이지(SRCn)는 상기 제n 번째 게이트 배선(GLn)의 상기 표시 영역(DA)의 상측부를 향하는 방향에 배치된다.
상기에서 설명한 상기 첫 번째 내지 제n 번째 회로 스테이지들(SRC1, SRC2, SRC3, …, SRCn)과 첫 번째 내지 세 번째 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)과 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)의 배치 관계에 의해, 상기 표시 기판(201)은 상기 첫 번째 내지 제n 번째 회로 스테이지들(SRC1, SRC2, SRC3, …, SRCn)과 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 각각을 연결하는 다수의 게이트 연결 배선들(GSL)을 포함한다. 상기 게이트 연결 배선들(GSL)은 상기 표시 영역(DA)과 상기 게이트 구동 회로(220) 사이의 상기 제1 단부 영역(PA1)에 형성된다. 상기 게이트 연결 배선들(GSL) 각각은 상기 제2 방향(D2)으로 연장되어 상기 첫 번째 내지 제n 번째 회로 스테이지들(SRC1, SRC2, SRC3, …, SRCn)을 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)과 연결시킬 수 있다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되더라도, 상기 게이트 구동 회로(220) 전체가 상기 제1 영역(AE1)에 형성되고 상기 게이트 연결 배선(GSL)에 의해 상기 게이트 구동 회로(220)와 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn)을 연결함에 따라 상기 전원 연결 배선들(245)이 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 상기 게이트 구동 회로(220)가 상기 배향막에 의해 커버됨으로써 서로 다른 금속층으로 형성된 상기 전원 연결 배선들(245)과 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)이 교차하는 영역에서 번트(burnt)가 발생하는 것을 방지할 수 있다.
또한, 상기 배향막 형성 영역의 평면적인 디자인의 변경 없이 상기 게이트 구동 회로(220)의 하측부를 상기 표시 영역(DA)의 하측부와 실질적으로 동일하게 맞춤으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
실시예 5
도 7은 본 발명의 실시예 5에 따른 표시 기판의 평면도이다.
도 7을 참조하면, 본 실시예에 따른 표시 기판(202)은 다수의 게이트 라인들(GL1, GL2, …, GLn-1, GLn), 다수의 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn), 화소부들(P1, P2, …, Pn-1, Pn), 게이트 구동 회로(220) 및 배선부(230)를 포함한다. 본 실시예에 따른 표시 기판(202)은 상기 게이트 구동 회로(220)의 형성 위치, 상기 게이트 구동 회로(220)와 상기 게이트 라인들(GL1, GL2, …, GLn-1, GLn) 간의 연결 관계 및 상기 배선부(230)의 디자인을 제외하고는 도 5 및 도 6에 도시된 표시 기판(201)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 게이트 구동 회로(220)는 배향막 형성 영역(A1)의 일부인 제1 영역(AE1) 및 배향막 미형성 영역(A2)의 일부인 제2 영역(AE2)에 형성된다. 구체적으로, 상기 게이트 구동 회로(220)의 첫 번째 회로 스테이지(SRC1) 내지 제n 번째 회로 스테이지(SRCn)는 상기 제1 영역(AE1)에 형성되고, 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 및 더미 스테이지(M-SRC)는 상기 제2 영역(AE2)에 형성된다.
상기 첫 번째 회로 스테이지(SRC1) 내지 제n 번째 회로 스테이지(SRCn) 각각은 상기 표시 기판(202)의 제1 방향(D1)으로 연장된 상기 게이트 라인들(GL1, GL2, …, GLn-1, GLn)과 별도의 연결 라인 없이 직접적으로 연결된다. 제1 화소부(P1)는 첫 번째 회로 스테이지(SRC1)의 첫 번째 게이트 라인(GL1)과 연결되고, 제2 화소부(P2)는 두 번째 회로 스테이지(SRC2)의 두 번째 게이트 라인(GL2)과 연결되며, 제3 화소부(P3)는 세 번째 회로 스테이지(SRC1)의 세 번째 게이트 라인(GL3)과 연결된다.
또한, 상기 네 번째 내지 제n 번째 회로 스테이지들(SRC4, SRC5, …, SRCn-1, SRCn)은, 상기 네 번째 내지 제n 번째 회로 스테이지들(SRC4, SRC5, …, SRCn-1, SRCn) 각각이 연결된 서브 게이트 배선을 기준으로 상기 표시 영역(DA)의 하측부를 향하는 방향에 배치된다. 구체적으로, 제4 회로 스테이지(SRC4)는 상기 네 번째 회로 스테이지(SRC4)와 연결된 첫 번째 서브 게이트 배선(CL1)의 하측부에 배치된다. 이에 따라, 상기 네 번째 회로 스테이지(SRC4)는 상기 제1 화소부(P1)와 상기 제4 화소부(P4)와 전기적으로 연결된다. 첫 번째 단일 스테이지(D-SRC1)는 n번째 서브 게이트 배선(CLn)의 하부측에 배치된다. 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 각각은 제n-2번째 서브 게이트 배선(CLn-2), 제n-1번째 서브 게이트 배선(CLn-1) 및 제n번째 서브 게이트 배선(CLn)과 연결되고, 상기 제n-2번째 서브 게이트 배선(CLn-2), 상기 제n-1번째 서브 게이트 배선(CLn-1) 및 상기 제n번째 서브 게이트 배선(CLn) 각각의 하부측에 배치된다.
상기에서 설명한 상기 첫 번째 내지 제n 번째 회로 스테이지들(SRC1, SRC2, SRC3, SRC4, …, SRCn-1, SRCn)과 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)과 상기 게이트 배선들(GL1, GL2, …, GLn-1, GLn) 및 상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn)의 배치 관계에 의해, 상기 표시 기판(202)은 상기 네 번째 내지 제n 번째 회로 스테이지들(SRC4, …, SRCn-1, SRCn) 및 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)과 상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn) 각각을 연결하는 다수의 게이트 연결 배선들(GSL)을 포함한다. 상기 게이트 연결 배선들(GSL)은 상기 표시 영역(DA)과 상기 게이트 구동 회로(220) 사이의 상기 제1 단부 영역(PA1)에 형성된다. 상기 게이트 연결 배선들(GSL) 각각은 상기 제2 방향(D2)으로 연장되어 상기 서브 게이트 배선들(CL1, CL2, …, CLn-1, CLn)보다 하부측에 배치된 상기 네 번째 내지 제n 번째 회로 스테이지들(SRC4, …, SRCn-1, SRCn) 및 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)과 연결시킬 수 있다.
한편, 상기 배선부(230)는 상기 제1 및 제2 개시 배선들(244a, 244b), 전원 배선(241), 제6, 제4 및 제2 클럭 배선들(243c, 243b, 243a), 제5, 제3 및 제1 클럭 배선들(242c, 242b, 242a) 순으로 상기 게이트 구동 회로(220)로부터 멀어지도록 배치된다. 상기 게이트 구동 회로(220)와 상기 제2, 제4 및 제6 클럭 배선들(243a, 243b, 243c)을 연결하는 클럭 연결 배선(246)의 제1 서브 배선(SL1)과 상기 제1, 제3 및 제5 클럭 배선들(242a, 242b, 242c)을 연결하는 제2 서브 배선(SL2)은 상기 전원 배선(241)과 교차한다.
상기 더미 스테이지(M-SRC) 및 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)도 상기 제1 및 제2 서브 배선들(SL1, SL2)에 의해서 상기 제2, 제4 및 제6 클럭 배선들(243a, 243b, 243c) 및 상기 제1, 제3 및 제5 클럭 배선들(242a, 242b, 242c)과 연결된다. 상기 더미 스테이지(M-SRC)와 연결된 상기 제1 및 제2 서브 배선들(SL1, SL2)은 상기 더미 스테이지(M-SRC)가 형성된 상기 제2 영역(AE2)에서 상기 제2 방향(D2)으로 상기 표시 영역(DA)의 상측부를 향해 연장된다. 상기 제2 방향(D2)으로 연장된 상기 제1 및 제2 서브 라인들(SL1, SL2)은 상기 제1 영역(AE1)에 도달하여 상기 제1 영역(AE1)에서 상기 전원 배선(241)과 교차하고, 다시 상기 제2 방향(D2)으로 상기 표시 영역(DA)의 하측부를 향해 연장되다가 상기 제2, 제4 및 제6 클럭 배선들(243a, 243b, 243c) 및 상기 제1, 제3 및 제5 클럭 배선들(242a, 242b, 242c) 각각과 연결될 수 있다.
또한, 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 각각과 연결된 제1 및 제2 서브 배선들(SL1, SL2)은 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)이 형성된 상기 제2 영역(AE2)에서 상기 표시 영역(DA)의 상측부를 향해 연장되어 상기 제2, 제4 및 제6 클럭 배선들(243a, 243b, 243c) 및 상기 제1, 제3 및 제5 클럭 배선들(242a, 242b, 242c)과 상기 제1 영역(AE1)에서 교차한다. 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 각각과 연결된 제1 및 제2 서브 배선들(SL1, SL2)의 디자인도 상기 더미 스테이지(M-SRC)와 연결된 제1 및 제2 서브 배선들(SL1, SL2)의 디자인과 실질적으로 동일하다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되고 상기 게이트 구동 회로(220) 중 일부가 상기 제2 영역(AE2)에 형성되더라도 상기 제1 및 제2 서브 라인들(SL1, SL2)의 디자인을 변경함에 따라 상기 제1 및 제2 서브 라인들(SL1, SL2)이 상기 전원 배선(241)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 서로 다른 금속층으로 형성된 상기 제1 및 제2 서브 라인들(SL1, SL2)과 상기 전원 배선(241)의 교차 영역에서 번트(burnt)가 발생하는 것을 방지할 수 있다. 또한, 상기 배향막 형성 영역의 평면적인 디자인의 변경 없이 상기 제1 및 제2 서브 라인들(SL1, SL2)과 상기 전원 배선(141)이 교차하는 부분을 모두 상기 제1 영역(AE1)에 배치시킴으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
실시예 6
도 8은 본 발명의 실시예 6에 따른 표시 기판의 평면도이다.
도 8을 참조하면, 본 실시예에 다른 표시 기판(203)은 다수의 게이트 라인들(GL1, GL2, …, GLn-1, GLn), 화소부들(P1, P2, …, Pn-1, Pn), 게이트 구동 회로(220) 및 배선부(230)를 포함한다. 본 실시예에 따른 표시 기판(203)은 상기 배선부(230)의 디자인을 제외하고는 도 7에 도시된 표시 기판(202)과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
상기 배선부(220)는 개시 배선들(244a, 244b), 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c) 및 전원 배선(241)을 포함한다. 본 실시예에서는, 상기 개시 배선들(244a, 244b), 제6, 제4 및 제2 클럭 배선들(243c, 243b, 243a), 제5, 제3 및 제1 클럭 배선들(242c, 242b, 242a) 및 상기 전원 배선(241) 순으로 상기 게이트 구동 회로(220)로부터 멀어지도록 배치된다. 상기 게이트 구동 회로(220)의 회로 스테이지들(SRC1, SRC2, …, SRCn-1, SRCn) 각각은 다수의 전원 연결 라인들(145) 및 다수의 클럭 연결 라인들(146)을 통해 상기 배선부(230)와 전기적으로 연결된다. 상기 전원 연결 배선들(245)은 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 교차한다. 상기 배선부(220)는 배향막 형성 영역(A1)의 일부인 제1 영역(AE1)과 배향막 미형성 영역(A2)의 일부인 제2 영역(AE2)에 걸쳐 형성된다.
또한, 상기 더미 스테이지(M-SRC) 및 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)도 상기 전원 연결 배선들(245)에 의해 상기 전원 배선(241)과 연결된다. 상기 더미 스테이지(M-SRC)와 연결된 상기 전원 연결 배선(245)은 상기 더미 스테이지(M-SRC)가 형성된 상기 제2 영역(AE2)에서 제2 방향(D2)으로 상기 표시 영역(DA)의 상측부를 향해 연장된다. 상기 제2 방향(D2)으로 연장된 상기 전원 연결 배선(245)은 상기 제1 영역(AE1)에 도달하여 상기 제1 영역(AE1)에서 제1 방향(D1)으로 연장됨에 따라 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 교차하고, 상기 전원 배선(241)까지 연장되어 상기 제1 영역(AE1)에 배치된 상기 전원 배선(241)과 연결된다.
상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3) 각각과 연결된 상기 전원 연결 배선(245)은 상기 단일 스테이지들(D-SRC1, D-SRC2, D-SRC3)이 형성된 상기 제2 영역(AE2)에서 제2 방향(D2)으로 상기 표시 영역(DA)의 상측부를 향해 연장된다. 이에 따라, 상기 전원 연결 배선(245)과 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)이 상기 제1 영역(AE1)에서 교차할 수 있다.
본 실시예에 따르면, 평면적으로 직사각형으로 상기 배향막 형성 영역(A1)이 디자인되고 상기 게이트 구동 회로(220) 중 일부가 상기 제2 영역(AE2)에 형성되더라도 상기 전원 연결 라인들(245)의 디자인을 변경함에 따라 상기 전원 연결 라인들(245)이 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)과 교차하는 부분이 모두 상기 배향막 형성 영역(A1)인 상기 제1 영역(AE1)에 형성될 수 있다. 이에 따라 서로 다른 금속층으로 형성된 상기 전원 연결 라인들(145)과 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)의 교차 영역에서 번트(burnt)가 발생하는 것을 방지할 수 있다. 또한, 상기 배향막 형성 영역의 평면적인 디자인의 변경 없이 상기 전원 연결 라인들(245)과 상기 제1, 제2, 제3, 제4, 제5 및 제6 클럭 배선들(242a, 243a, 242b, 243b, 242c, 243c)이 교차하는 부분을 모두 상기 제1 영역(AE1)에 배치시킴으로써 배향막 형성 공정에서 정렬 신뢰성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101, 102, 103, 201, 202, 203: 표시 기판
110, 210: 기판 DA: 표시 영역
PA1, PA2: 제1, 제2 단부 영역 AE1, AE2: 제1, 제2 영역
A1, A2: 배향 영역, 미배향 영역 120: 게이트 구동 회로
130: 배선부 141, 241: 전원 배선
142, 242a, 242b, 242c: 제1 클럭 배선 144, 244a, 244b: 개시 배선
143, 243a, 243b, 243c: 제2 클럭 배선 145: 전원 연결 배선
146: 클럭 연결 배선 SL1, SL2: 제1, 제2 서브 배선
GSL: 게이트 연결 배선
GL1, GL2, …, GLn-1, GLn: 제1, 제2, …, 제n-1, 제n 게이트 배선
CL1, CL2, …, CLn-1, CLn: 제1, 제2, …, 제n-1, 제n 서브 게이트 배선
SRC1, SRC2, …, SRCn-1, SRCn: 제1, 제2, …, 제n-1, 제n 회로 스테이지
SRCn＋1, M-SRC: 더미 스테이지
D-SRC1, D-SRC2, D-SRC3: 단일 스테이지

Claims (17)

  1. 기판의 표시 영역에 제1 방향으로 연장되고 제2 방향으로 배열된 다수의 게이트 배선들;
    상기 표시 영역을 둘러싸는 주변 영역 중 상기 게이트 배선들의 단부들과 인접한 단부 영역과 상기 표시 영역에 형성된 배향막;
    상기 단부 영역에 형성되어 상기 게이트 배선들과 연결된 다수의 회로 스테이지들 및 상기 회로 스테이지들 중 마지막 회로 스테이지와 연결된 더미 스테이지를 포함하고, 각 회로 스테이지가 상기 회로 스테이지와 대응하는 게이트 배선의 상부에 배치된 게이트 구동 회로; 및
    상기 표시 영역과 상기 게이트 구동회로 사이의 상기 주변 영역에 형성되어 각 회로 스테이지과 각 게이트 배선을 연결하는 게이트 연결 배선을 포함하고,
    상기 표시 영역의 각 게이트 배선과 인접하게 형성된 서브 게이트 배선을 더 포함하고, 상기 회로 스테이지들은
    상기 단부 영역에 형성되고, 상기 게이트 배선들 중 첫 번째 게이트 배선 내지 제m 번째 게이트 배선(m은 자연수)과 연결된 제1 서브 스테이지들; 및
    상기 단부 영역에 형성되고, 제m＋1번째 게이트 배선 내지 제n 번째 게이트 배선(n은 m보다 큰 자연수) 및 첫 번째 서브 게이트 배선 내지 제n-m 번째 서브 게이트 배선과 연결된 제2 서브 스테이지들을 포함하고,
    상기 게이트 구동 회로는 제(n-m) ＋1 번째 서브 게이트 배선 내지 제n 번째 서브 게이트 배선과 연결된 제3 서브 스테이지들을 더 포함하는 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 더미 스테이지는 상기 제3 서브 스테이지들 중 마지막 제3 서브 스테이지와 연결된 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 표시 영역에 형성된 화소부는,
    각 게이트 배선과 연결된 제1 및 제2 트랜지스터들; 및
    상기 게이트 배선과 인접한 서브 게이트 배선, 상기 제1 및 제2 트랜지스터들과 연결된 제3 트랜지스터를 포함하는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 단부 영역에 형성되고 상기 게이트 구동 회로와 인접한 배선부를 더 포함하며, 상기 배선부는
    상기 제2 방향으로 연장되어 전원 신호를 인가하는 전원 배선;
    상기 제2 방향으로 연장되고, 클럭 신호를 인가하는 클럭 배선;
    상기 제1 방향으로 연장되어 상기 전원 배선과 상기 게이트 구동 회로를 연결하는 전원 연결 라인; 및
    상기 제1 방향으로 연장되어 상기 클럭 배선과 상기 게이트 구동 회로를 연결하는 클럭 연결 라인을 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 전원 배선과 상기 클럭 연결 라인이 교차하는 교차점 또는 상기 클럭 배선과 상기 전원 연결 라인이 교차하는 교차점은 상기 단부 영역에 배치되는 것을 특징으로 하는 표시 기판.
  7. 기판의 표시 영역에 제1 방향으로 연장되고, 제2 방향으로 배열된 다수의 게이트 배선들;
    상기 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역 중 상기 게이트 배선들의 단부들과 인접한 제1 영역에 형성된 배향막;
    상기 제1 영역에 형성되고 상기 게이트 배선들과 연결된 다수의 회로 스테이지들 및 상기 회로 스테이지들 중 마지막 회로 스테이지와 연결되어 상기 제1 영역의 상기 제2 방향에 배치된 제2 영역에 형성된 더미 스테이지를 포함하는 게이트 구동 회로; 및
    상기 주변 영역에 형성되고, 상기 제2 방향으로 연장되어 상기 게이트 구동 회로에 인접한 제1 신호 배선, 상기 제1 신호 배선과 상기 게이트 구동 회로 사이에 배치된 제2 신호 배선, 및 상기 제2 신호 배선과 상기 더미 스테이지를 연결시키고 상기 제2 신호 배선과 교차하는 부분이 상기 제1 영역에 배치된 제1 연결 배선을 포함하는 배선부를 포함하고,
    상기 표시 영역에 상기 제1 방향으로 연장된 다수의 서브 게이트 배선들을 더 포함하고, 상기 회로 스테이지들은
    상기 제1 영역에 형성되고, 상기 게이트 배선들 중 첫 번째 게이트 배선 내지 m 번째 게이트 배선(m은 자연수)과 연결된 제1 서브 스테이지들; 및
    상기 제1 영역에 형성되고, 제m＋1번째 게이트 배선 내지 제n 번째 게이트 배선 (n은 m보다 큰 자연수) 및 첫 번째 서브 게이트 배선 내지 제n-m 번째 서브 게이트 배선과 연결된 제2 서브 스테이지들을 포함하고,
    상기 게이트 구동 회로는 제(n-m) ＋1 번째 서브 게이트 배선 내지 제n 번째 서브 게이트 배선과 연결된 제3 서브 스테이지들을 더 포함하는 것을 특징으로 하는 표시 기판.
  8. 제7항에 있어서, 상기 제1 연결 배선은
    상기 제1 영역에 배치된 상기 제1 신호 배선으로부터 상기 제1 영역의 상기 제2 신호 배선까지 연장되어 상기 제2 신호 배선과 교차한 후 상기 제2 영역으로 연장된 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 제1 신호 배선은 전원 신호를 인가하는 전원 배선을 포함하고,
    상기 제2 신호 배선은 클럭 신호를 인가하는 클럭 배선을 포함하는 것을 특징으로 하는 표시 기판.
  10. 제7항에 있어서, 상기 제1 연결 배선은
    상기 제2 영역에 배치된 상기 제1 신호 배선으로부터 상기 제1 영역의 상기 제2 신호 배선까지 연장되어 상기 제2 신호 배선과 교차한 후 상기 제2 영역으로 연장된 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 제1 신호 배선은 클럭 신호를 인가하는 클럭 배선을 포함하고,
    상기 제2 신호 배선은 전원 신호를 인가하는 전원 배선을 포함하는 것을 특징으로 하는 표시 기판.
  12. 제7항에 있어서, 상기 제1 및 제2 신호 배선들 각각은
    상기 제1 영역에서부터 상기 제2 영역까지 연장된 것을 특징으로 하는 표시 기판.
  13. 삭제
  14. 제7항에 있어서, 상기 배선부는
    상기 제1 신호 배선과 상기 제3 서브 스테이지를 연결시키고 상기 제2 신호 배선과 교차하는 부분이 상기 제1 영역에 배치된 제2 연결 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  15. 제7항에 있어서, 상기 제2 및 제3 서브 스테이지들은
    상기 제2 및 제3 서브 스테이지들과 대응하는 서브 게이트 배선들의 하부에 배치된 것을 특징으로 하는 표시 기판.
  16. 제15항에 있어서, 상기 게이트 구동 회로와 상기 서브 게이트 배선들 사이에 형성되고, 상기 제2 및 제3 서브 스테이지들과 상기 서브 게이트 배선들을 연결하는 게이트 연결 배선들을 더 포함하는 것을 특징으로 하는 표시 기판.
  17. 제7항에 있어서, 상기 표시 영역에 형성된 화소부는
    각 게이트 배선과 연결된 제1 및 제2 트랜지스터들; 및
    상기 게이트 배선과 인접한 서브 게이트 배선, 상기 제1 및 제2 트랜지스터들과 연결된 제3 트랜지스터를 포함하는 것을 특징으로 하는 표시 기판.
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