KR20160024048A - 표시 장치 - Google Patents

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김경훈
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 게이트선; 및 상기 복수의 게이트선에 게이트 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며, 상기 복수의 스테이지에는 8개의 연속적인 스테이지를 반복 주기로 제1 내지 제4 클록 신호 및 상기 제1 내지 제4 클록 신호와 각각 위상이 반대인 제1 내지 제4 반전 클록 신호가 순차적으로 입력되고, j번째 스테이지에서 출력된 캐리 신호가 j+4번째 스테이지로 전달되고, j+4번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 예컨대 게이트 구동부가 표시 패널에 집적된 표시 장치에 관련될 수 있다.
액정 표시 장치(liquid crystal display)는 화소 전극(pixel electrode)과 공통 전극(common electrode) 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 표시 패널(display panel)을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 표시 패널 내의 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 장치는 액정 표시 장치 외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.
이러한 표시 장치는 게이트 구동부(gate driver), 데이터 구동부(data driver) 등의 구동부를 포함한다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 표시 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없으므로 제조 원가가 절감된다.
표시 패널 위에 집적된 게이트 구동부는 게이트 온 전압 같은 게이트 전압을 생성하는 다수의 스테이지를 포함하고, 각 스테이지에 입력되는 클록 신호, 캐리 신호(carry signal) 등에 따라 다양한 파형의 게이트 전압을 생성할 수 있다.
한편, 최근에는 입체 영상 표시 장치에 관한 관심이 증가하고 있고 다양한 입체 영상 표시 장치 및 표시 방법이 연구되고 있다. 양안 시차를 이용하는 입체 영상 표시 장치는 셔터 안경(shutter glasses), 편광 안경(polarized glasses) 등의 안경을 이용하는 안경식(stereoscopic)과, 렌티큘러 렌즈(lenticular lens), 패럴랙스 배리어(parallax barrier) 등을 이용하는 무안경식(autostereoscopic)이 있다. 이 중 셔터 안경 방식은 표시 패널에서 좌안 영상과 우안 영상을 시분할하여 연속적으로 표시하고, 셔터 안경의 좌안 셔터(left eye shutter)와 우안 셔터(right eye shutter)를 선택적으로 개폐함으로써, 사용자의 좌안과 우안에 각각 좌안 영상과 우안 영상이 비춰지게 한다. 좌안 영상과 우안 영상은 뇌에서 융합되어 깊이감(depth perception)을 갖는 3차원 영상으로 인식된다. 이러한 입체 영상 표시 장치는 3차원의 입체 영상은 물론 2차원 영상도 표시할 수 있다.
본 발명의 목적은 입체 영상의 휘도 같은 광 효율을 개선할 수 있는 파형의 게이트 전압을 생성할 수 있는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명은 또한 데이터 전압의 충전 효율을 개선할 수 있는 파형을 가진 게이트 전압을 생성할 수 있는 게이트 구동부 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명은 또한 본 명세서에서 구체적으로 언급되지 않은 다른 과제를 해결하는데 적용될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 게이트선; 및 상기 복수의 게이트선에 게이트 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며, 상기 복수의 스테이지에는 8개의 연속적인 스테이지를 반복 주기로 제1 내지 제4 클록 신호 및 상기 제1 내지 제4 클록 신호와 각각 위상이 반대인 제1 내지 제4 반전 클록 신호가 순차적으로 입력되고, j번째 스테이지에서 출력된 캐리 신호가 j+4번째 스테이지로 전달되고, j+4번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달된다.
상기 j+4번째 스테이지는 상기 j번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 온 전압을 출력하고, 상기 j번째 스테이지는 상기 j+4번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 오프 전압을 출력할 수 있다.
1번째 및 3번째 스테이지에는 제1 수직 개시 신호가 입력되고, 2번째 및 4번째 스테이지에는 제2 수직 개시 신호가 입력되며, 나머지 스테이지에는 j-4번째 스테이지의 캐리 신호가 입력될 수 있다.
상기 제1 내지 제4 클록 신호는 1H 만큼 순차적으로 위상 지연될 수 있다.
각각의 클록 신호는 8H의 주기 및 50%의 듀티비를 가질 수 있다.
상기 스테이지들은 4H의 폭을 갖는 게이트 온 전압을 순차 주사 방식으로 출력하고, 이웃하는 게이트선들에 전달되는 게이트 온 전압은 3H 동안 중첩할 수 있다.
상기 제1 및 제2 클록 신호는 서로 동일하고, 상기 제3 및 제4 클록 신호는 서로 동일하며, 상기 제3 클록 신호는 상기 제1 클록 신호보다 1H 만큼 위상 지연될 수 있다.
각각의 클록 신호는 4H의 주기 및 50%의 듀티비를 가질 수 있다.
각각의 스테이지는 1 프레임 동안 게이트 온 전압을 3회 출력할 수 있다.
상기 1 프레임은 첫 번째 내지 네 번째 구간을 포함하고, 상기 1 프레임의 첫 번째 및 네 번째 구간에서, 서로 이웃하는 2p-1번째 스테이지와 2p번째 스테이지가 동시에 게이트 온 전압을 출력할 수 있으며, 여기서 p는 자연수이다.
상기 1 프레임의 두 번째 구간에서는 2p-1번째 또는 2p번째 스테이지들만 게이트 온 전압을 출력하고, 상기 1 프레임의 세 번째 구간에서는 상기 두 번째 구간에서 게이트 온 전압을 출력하지 않은 스테이지들만 게이트 온 전압을 출력할 수 있다.
상기 1 프레임의 첫 번째 내지 세 번째 구간에서는 좌안 영상 또는 우안 영상을 표시하고, 상기 1 프레임의 네 번째 구간에서는 블랙 삽입 영상을 표시할 수 있다.
각각의 스테이지는 첫 번째 및 두 번째 구간을 포함하는 1 프레임 동안 게이트 온 전압을 1회 출력하고, 상기 1 프레임의 첫 번째 구간에서는 2p-1번째 또는 2p번째 스테이지들만 게이트 온 전압을 출력하고, 상기 1 프레임의 두 번째 구간에서는 상기 첫 번째 구간에서 게이트 온 전압을 출력하지 않은 스테이지들만 게이트 온 전압을 출력할 수 있다.
j+8번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달될 수 있다.
상기 게이트 구동부는 n개의 스테이지 및 8개의 더미 스테이지를 포함하고, 1번째 내지 4번째 더미 스테이지들로부터 출력된 캐리 신호들이 각각 n-3번째 내지 n번째 스테이지들로 전달되고, 5번째 내지 8번째 더미 스테이지들로부터 출력된 캐리 신호들이 각각 상기 1번째 내지 4번째 더미 스테이지들로 그리고 상기 n-3번째 내지 n번째 스테이지들로 전달될 수 있다.
상기 더미 스테이지들 중 5번째 및 7번째 더미 스테이지들에는 제1 수직 개시 신호가 입력되고 6번째 및 8번째 더미 스테이지들에는 제2 수직 개시 신호가 입력될 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는, 복수의 게이트선; 및 상기 복수의 게이트선에 게이트 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며, 상기 복수의 스테이지에는 6개의 연속적인 스테이지를 반복 주기로 제1 내지 제3 클록 신호 및 상기 제1 내지 제3 클록 신호와 각각 위상이 반대인 제1 내지 제3 반전 클록 신호가 순차적으로 입력되고, j번째 스테이지에서 출력된 캐리 신호가 j+1번째 스테이지로 전달되고, j+3번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달된다. 상기 j+1번째 스테이지는 상기 j번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 온 전압을 출력하고, 상기 j번째 스테이지는 상기 j+3번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 오프 전압을 출력할 수 있다.
1번째 스테이지에는 수직 개시 신호가 입력되고, 나머지 스테이지들에는 j-1번째 스테이지의 캐리 신호가 입력될 수 있다.
상기 제1 내지 제3 클록 신호는 서로 동일할 수 있다.
각각의 스테이지는 (i-2)H 및 iH 동안에는 하이 레벨이고 (i-1)H 동안에는 로우 레벨인 게이트 온 전압을 출력할 수 있다.
본 발명에 따른 게이트 구동부는 이웃하는 홀수 번째 게이트선과 짝수 번째 게이트선의 동시 구동이 가능하고, 홀수 번째 게이트선들과 짝수 번째 게이트선들의 개별 구동이 가능하다. 이에 따라 입체 영상 표시를 위한 구동 시 크로스토크(crosstalk) 방지를 위해 삽입되는 블랙 이미지의 표시 시간을 줄일 수 있고, 좌안 영상과 우안 영상의 표시 시간을 증가시킬 수 있으므로, 입체 영상의 휘도를 증가시킬 수 있다. 또한, 표시 장치의 격행 구동(interlaced scan driving)이 가능하고, 이에 의해 예컨대 데이터 구동부의 발열 문제를 개선할 수 있다.
한편, 게이트 온 전압의 출력 파형을 변형시킴으로써 데이터 전압의 선충전(precharge) 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1의 게이트 구동부 및 게이트선들을 구체화하여 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 스테이지들의 연결 관계를 홀수 번째 스테이지들과 짝수 번째 스테이지들로 나누어 도시한 연결도이다.
도 4는 도 3에 도시된 연결 관계를 가진 스테이지들의 실제 배치의 한 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 6은 2차원 영상 표시 시 도 3에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
도 7은 입체 영상 표시 시 도 3에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
도 8은 도 7에 도시된 신호에 따라 표시될 수 있는 시분할된 좌안 영상, 블랙 영상 및 우안 영상의 예를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동부의 스테이지들의 연결 관계를 도시한 블록도이다.
도 10은 도 9에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
도 11은 도 9에 도시된 게이트 구동부에 대해 캐리 신호의 연결과 클록 신호들을 변경시킨 게이트 구동부를 나타내는 도면이다.
도 12는 도 11에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 부여하였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명의 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 1을 참고하면, 본 발명의 일 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선(G1-Gn)에 게이트 전압을 인가하는 게이트 구동부(500) 등을 포함한다. 표시 영역(300)의 데이터선(D1-Dm)은 표시 패널(100)에 부착된 가요성 인쇄회로기판(flexible printed circuit board, FPCB)(450) 위에 형성된 직접 회로(IC)인 데이터 구동부(460)로부터 데이터 전압을 인가 받는다. 게이트 구동부(500) 및 데이터 구동부(460)는 신호 제어부(600)에 의하여 제어된다. FPCB(450) 외측에는 인쇄회로기판(400)이 위치하여 신호 제어부(600)로부터의 신호를 데이터 구동부(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 게이트 구동부(500)로 제공되는 신호는 수직 개시 신호(STV1, STV2), 클록 신호(CK1, CK2, CK3, CK4, CK1B, CK2B, CK3B, CK4B) 등의 신호와 특정 레벨의 저전압(VSS1, VSS2)을 제공하는 신호를 포함한다. 실시예에 따라서는 보다 적은 또는 많은 종류의 수직 개시 신호 및/또는 클록 신호를 포함할 수 있고, 한 종류의 저전압만을 가질 수도 있다.
액정 표시 패널의 경우, 표시 영역(300)은 박막 트랜지스터, 액정 축전기(capacitor), 유지 축전기 등을 포함한다. 한편, 유기 발광 표시 패널에서는 박막 트랜지스터, 유기 발광 다이오드를 포함하며, 기타 다른 표시 패널에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 이하에서 주로 액정 표시 패널을 예로 들어 설명할지라도, 본 발명은 액정 표시 패널로 한정되지 않는다.
표시 영역(300)에는 다수의 게이트선(G1-Gn)과 다수의 데이터선(D1-Dm)이 배치되어 있으며, 게이트선들(G1-Gn)과 데이터선들(D1-Dm)은 서로 절연되어 교차되어 있다.
각 화소에는 박막 트랜지스터(Tsw), 액정 축전기(Clc) 및 유지 축전기(Cst)를 포함한다. 박막 트랜지스터(Tsw)의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터(Tsw)의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터(Tsw)의 출력 단자는 액정 축전기(Clc)의 일측 단자 및 유지 축전기(Cst)의 일측 단자에 연결된다. 액정 축전기(Clc)의 타측 단자는 공통 전극에 연결되며, 유지 축전기(Cst)의 타측 단자는 유지 전압을 인가 받는다. 액정 표시 패널의 화소는 도 1에 도시된 기본 구조 외에도 추가 구조를 가질 수 있다.
데이터선들(D1-Dm)은 데이터 구동부(460)로부터 데이터 전압을 인가 받으며, 게이트선들(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.
데이터 구동부(460)는 표시 패널(100)의 상측 또는 하측에 위치하여 세로 방향으로 연장된 데이터선(D1-Dm)과 연결될 수 있다. 도 1의 실시예에서는 데이터 구동부(460)가 표시 패널(100)의 상측에 위치하고 있다.
게이트 구동부(500)는 수직 개시 신호(STV1, STV2), 클록 신호(CK1, CK2, CK3, CK4, CK1B, CK2B, CK3B, CK4B) 및 게이트 오프 전압에 준하는 제1 저전압(VSS1)과 게이트 오프 전압보다 낮은 제2 저전압(VSS2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)를 생성하여 게이트선들(G1-Gn)에 인가한다. 게이트 구동부(500)는 표시 패널(100)의 좌측, 우측, 또는 좌측과 우측에 위치할 수 있다.
게이트 구동부(500)로 인가되는 수직 개시 신호(STV1, STV2), 클록 신호(CK1, CK2, CK3, CK4, CK1B, CK2B, CK3B, CK4B) 및 저전압(VSS1, VSS2)은 게이트 구동부(500)에 가깝게 위치하는 FPCB(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄회로기판(400)을 통하여 FPCB(450)로 전달된다.
지금까지 표시 장치의 전체적인 구조에 대하여 살펴보았다. 이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선들(G1-Gn)을 중심으로 살펴본다.
도 2는 도 1의 게이트 구동부 및 게이트선들을 구체화하여 도시한 블록도이다.
도 2에서 표시 영역(300)을 저항기(resistor)(Rp)와 축전기(Cp)로 나타내었다. 게이트선(G1-Gn), 액정 축전기(Clc) 및 유지 축전기(Cst)는 각각 저항(resistance) 및 정전 용량(capacitance)을 가지므로, 이들을 모두 합하여 회로적으로 하나의 저항(Rp) 및 하나의 축전기(Cp)로 나타낼 수 있다. 이들의 값은 하나의 게이트선이 전체적으로 가지는 값이며, 표시 영역(300)의 구조 및 특성에 따라서 다를 수 있다. 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선(G1-Gn)으로 전달된다.
게이트 구동부(500)는 종속적으로 연결된 다수의 스테이지(SR1-SRn)를 포함한다. 도면의 복잡화를 피하기 위해 도 2에서는 9번째 스테이지(SR9)까지 만을 도시하였지만, 게이트 구동부(500)는 표시 장치의 해상도 등에 따라 수백 내지 수천 개의 스테이지를 포함할 수 있다. 각 스테이지(SR1-SRn)는 세 개의 입력 단자(IN1, IN2, IN3), 하나의 클록 입력 단자(CK), 두 개의 전압 입력 단자(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력 단자(OUT) 및 캐리 신호(CR)를 출력하는 캐리 신호 출력 단자(CRout)를 포함한다.
1번째 내지 n번째 스테이지 중 한 스테이지인 j번째 스테이지(SRj)에서, 제1 입력 단자(IN1)는 j-4번째 스테이지(SRj-4)의 캐리 신호 출력 단자(CRout)에 연결되어 j-4번째 스테이지(SRj-4)의 캐리 신호(CRj-4)를 인가 받는다. 다만, 1번째 내지 4번째 스테이지(SR1-SR4)에 대해서는 j-4번째 스테이지(SRj-4)가 존재하지 않으므로, 1번째 및 3번째 스테이지(SR1, SR3)는 제1 입력 단자(IN1)로 제1 수직 개시 신호(STV1)를 인가 받고, 2번째 및 4 번째 스테이지(SR2, SR4)는 제1 입력 단자(IN1)로 제2 수직 개시 신호(STV2)를 인가 받는다.
j번째 스테이지(SRj)의 제2 입력 단자(IN2)는 j+4번째 스테이지(SRj+4)의 캐리 신호 출력 단자(CRout)에 연결되어 j+4번째 스테이지(SRj+4)의 캐리 신호(CRj+4)를 인가 받는다. 제3 입력 단자(IN3)는 j+8번째 스테이지(SRj+8)의 캐리 신호 출력 단자(CRout)에 연결되어 j+8번째 스테이지(SRj+8)의 캐리 신호(CRj+8)를 인가 받는다. 실시예에 따라서는, 제3 입력 단자(IN3)은 생략될 수도 있고, j번째 스테이지(SRj)는 j+8번째 스테이지(SRj+8)의 캐리 신호(CRj+8)를 인가 받지 않을 수도 있다.
n-7번째 내지 n번째 게이트선(Gn-7 내지 Gn)에 연결된 n-7번째 내지 n번째 스테이지(SRn-7 내지 SRn)(도시되지 않음)가 각각 j+4번째 및 j+8번째 스테이지(SRj+4, SRj+8)로부터 캐리 신호(CRj+4, CRj+8))를 입력 받기 위해서, 더미 스테이지를 여덟 개 형성할 수 있다. 더미 스테이지(SRn+1 내지 SRn+8)(도시되지 않음)는 다른 스테이지(SR1-SRn)와 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트선(G1-Gn)을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 하지만, 더미 스테이지(SRn+1 내지 SRn+8)는 게이트선에 연결되어 있지 않을 수도 있으며, 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트선과 연결되어 화상을 표시하는데 사용되지 않을 수 있다.
각 스테이지의 클록 입력 단자(CK)에는 클록 신호가 입력되는데, 8개의 연속적인 스테이지를 반복 주기로 제1 내지 제4 클록 신호(CK1, CK2, CK3, CK4) 및 제1 내지 제4 반전 클록 신호(CK1B, CK2B, CK3B, CK4B)가 순차적으로 입력된다. 예컨대, 1번째 내지 4번째 스테이지(SR1-SR4)에는 각각 제1 내지 제4 클록 신호(CK1-CK4)가 인가되고 5번째 내지 8번째 스테이지(SR5-SR8)에는 각각 제1 내지 제4 반전 클록 신호(CK1B-CK4B)가 인가된다. 또한, 9번째 내지 12번째 스테이지(SR9-SR12)에는 각각 제1 내지 제4 클록 신호(CK1-CK4)가 인가되고, 13번째 내지 16번째 스테이지(SR13-SR16)에는 각각 제1 내지 제4 반전 클록 신호(CK1B-CK4B)가 인가된다. 이러한 8개의 스테이지를 반복 주기로 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호가 더미 스테이지(SRn+1 내지 SRn+8)의 클록 입력 단자 CK)까지 인가될 수 있다. 제1 클록 신호(CK1)과 제1 반전 클록 신호(CK1B)는 서로 위상이 반대인 한 쌍의 클록 신호이다. 마찬가지로, 제2 클록 신호(CK2)와 제2 반전 클록 신호(CK2B), 제3 클록 신호(CK3)와 제3 반전 클록 신호(CK3B), 그리고 제4 클록 신호(CK4)와 제4 반전 클록 신호(CK4B)는 각각 서로 위상이 반대인 한 쌍의 클록 신호이다. 따라서 게이트 구동부(500)에는 4쌍(8개)의 클록 신호가 인가되고, 대응하는 개수 즉, 8개의 클록 신호선이 배치될 수 있다.
각 스테이지의 제1 전압 입력 단자(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(VSS1)이 인가되며, 제2 전압 입력 단자(Vin2)에는 제1 저전압(VSS1)보다 낮은 제2 저전압(VSS2)이 인가된다. 제2 전압 입력 단자(Vin2)는 생략될 수도 있다.
게이트 구동부(500)의 동작을 살펴보면, 먼저, 1번째 스테이지(SR1)는 클록 입력 단자(CK)를 통해 제1 클록 신호(CK1)를, 제1 입력 단자(IN1)를 통해 제1 수직 개시 신호(STV1)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 5번째 스테이지(SR5) 및 9번째 스테이지(SR9)로부터 각각 제공되는 캐리 신호(CR5, CR9)를 입력받아 게이트 전압 출력 단자(OUT)를 통해 1번째 게이트선(G1)으로 게이트 온 전압을 출력한다. 또한, 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR1)를 출력하여 5번째 스테이지(SR5)의 제1 입력 단자(IN1)로 전달한다.
2번째 스테이지(SR2)는 클록 입력 단자(CK)를 통해 제2 클록 신호(CK2)를, 제1 입력 단자(IN1)를 통해 제2 수직 개시 신호(STV2)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 6번째 스테이지(SR6) 및 10번째 스테이지(SR10)(도시되지 않음)로부터 각각 제공되는 캐리 신호(CR6, CR10)를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 2번째 게이트선(G2)으로 게이트 온 전압을 출력한다. 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR2)를 출력하여 6번째 스테이지(SR6)의 제1 입력 단자(IN1)로 전달한다.
3번째 스테이지(SR3)는 클록 입력 단자(CK)를 통해 제3 클록 신호(CK3)를 입력 받고, 제1 입력 단자(IN1)를 통해 제1 수직 개시 신호(STV1)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 7번째 스테이지(SR7) 및 11번째 스테이지(SR11)(도시되지 않음)로부터 각각 제공되는 캐리 신호(CR7, CR11)를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 3번째 게이트선(G3)으로 게이트 온 전압을 출력한다. 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR1)를 출력하여 7번째 스테이지(SR7)의 제1 입력 단자(IN1)로 전달한다.
4번째 스테이지(SR4)는 클록 입력 단자(CK)를 통해 제4 클록 신호(CK4)를 입력 받고, 제1 입력 단자(IN1)를 통해 제2 수직 개시 신호(STV2)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 8번째 스테이지(SR8) 및 12번째 스테이지(SR12)(도시되지 않음)로부터 각각 제공되는 캐리 신호(CR)를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 4번째 게이트선(G4)으로 게이트 온 전압을 출력한다. 또한, 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR4)를 출력하여 8번째 스테이지(SR8)의 제1 입력 단자(IN1)로 전달한다.
5번째 스테이지(SR5)는 클록 입력 단자(CK)를 통해 제1 반전 클록 신호(CK1B)를 입력 받고, 제1 입력 단자(IN1)를 통해 1번째 스테이지(SR1)의 캐리 신호(CR)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 9번째 스테이지(SR9) 및 13번째 스테이지(SR13)(도시되지 않음)로부터 각각 제공되는 캐리 신호(CR9, CR13)를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 5번째 게이트선(G5)으로 게이트 온 전압을 출력한다. 또한, 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR5)를 출력하여 9번째 스테이지(SR9)의 제1 입력 단자(IN1) 및 1번째 스테이지(SR1)의 제2 입력 단자(IN2)로 전달한다.
5번째 스테이지(SR5)와 마찬가지로, 6번째, 7번째 및 8번째 스테이지(SR6, SR7, SR8)는 각각 클록 입력 단자(CK)를 통해 외부로부터 제공되는 제2, 제3 및 제4 반전 클록 신호(CK2B, CK3B, CK4B)를 입력 받고, 제1 입력 단자(IN1)를 통해 2번째, 3번째 및 4번째 스테이지(SR2, SR3, SR4)의 캐리 신호(CR2, CR3, CR4)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 10번째, 11번째 및 12번째 스테이지(SR10, SR11, SR12)(도시되지 않음) 및 14번째, 15번째 및 16번째 스테이지(SR14, SR15, SR16)(도시되지 않음)로부터 각각 제공되는 캐리 신호(CR14, CR15, CR16)를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 6번째, 7번째 및 8번째 게이트선(G6, G7, G8)으로 게이트 온 전압을 출력한다. 또한, 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CR6, CR7, CR8)를 출력하여 10번째, 11번째 및 12번째 스테이지(SR10, SR11, SR12)의 제1 입력 단자(IN1) 및 제2, 제3 및 제4 스테이지(SR2, SR3, SR4)의 제2 입력 단자(IN2)로 전달한다.
위와 같은 방법으로, 8개의 연속적인 스테이지의 반복 주기 즉, 9번째 내지 16번째 스테이지(SR9-SR16), 17번째 내지 24번째 스테이지(SR17-SR24) 등의 j번째 스테이지(SRj)는 클록 입력 단자(CK)를 통해 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호(CK1-CK4, CK1B-CK4B) 중 하나를 입력 받고, 제1 입력 단자(IN1)를 통해 j-4번째 스테이지(SRj-4)의 캐리 신호(CRj-4)를, 제1 및 제2 전압 입력 단자(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 그리고 제2 및 제3 입력 단자(IN2, IN3)를 통해 j+4번째 스테이지(SRj+4) 및 j+8번째 스테이지(SRj+8)로부터 각각 제공되는 캐리 신호(CRj+4, CRj+8))를 입력 받아 게이트 전압 출력 단자(OUT)를 통해 j번째 게이트선(Gj)으로 게이트 온 전압을 출력한다. 또한, 캐리 신호 출력 단자(CRout)에서는 캐리 신호(CRj)를 출력하여 j-4번째 스테이지(SRj-4)의 제1 입력 단자(IN1)와 j-8번째 스테이지(SRj-8)의 제2 입력 단자(IN2)로 전달한다.
도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지들의 연결 구조에 대하여 설명하였다. 이하에서는 도 3 및 도 4를 참조하여, 게이트 구동부(500)의 스테이지들의 연결을 클록 신호와 캐리 신호의 관점에서 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 스테이지들의 연결 관계를 홀수 번째 스테이지들과 짝수 번째 스테이지들로 나누어 도시한 연결도이고, 도 4는 도 3에 도시된 연결 관계를 가진 스테이지들의 실제 배치의 한 예를 나타내는 도면이다.
도 3을 참조하면, 각 스테이지를 블록으로 나타내었고, 각 스테이지에 입력되는 클록 신호를 블록 내에 표시하였다. 도 3은 캐리 신호의 연결 관계를 좀더 쉽게 보여주기 위해서 홀수 번째 스테이지들과 짝수 번째 스테이지들을 나누어 도시하고 있다. 실제로는 도 4와 같이 홀수 번째 스테이지와 짝수 번째 스테이지가 교호하면서 일렬로 배치될 수 있다. 설명의 간명화를 위해 32개의 스테이지 및 게이트선을 예로 들어 설명한다.
도 3에서 좌측의 홀수 번째 스테이지들의 연결도를 보면, 각각의 블록은 위에서부터 1번째, 3번째, 5번째, …, 23번째 스테이지(SR1, SR3, SR5, …, SR23)를 나타내며, 이들은 각각 1번째, 3번째, 5번째, …, 23번째 게이트선(G1, G3, G5, …, G23)에 연결되어 있다. 게이트선(G25, G27, G29, G31)에 연결되어 있는 스테이지는 1번째, 3번째, 5번째 및 7번째 더미 스테이지이다. 홀수 번째 스테이지들에는 전체 네 쌍의 클록 신호(CK1, CK1B; CK2, CK2B; CK3, CK3B; CK4, CK4B) 중 두 쌍의 클록 신호 즉, 제1 클록 신호 및 제1 반전 클록 신호(CK1, CK1B) 그리고 제3 클록 신호 및 제3 반전 클록 신호(CK3, CK3B)가 입력된다.
1번째 스테이지(SR1)는 제1 수직 개시 신호(STV1)를 입력 받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR1)를 출력하고, 출력된 게이트 온 전압 및 캐리 신호(CR1)는 각각 게이트선(G1)과 5번째 스테이지(SR5)로 전달된다. 1번째 스테이지(SR1)는 5번째 스테이지(SR5)로부터 출력된 캐리 신호(CR5)를 입력 받아 동작을 종료한다. 다시 말해, 1번째 스테이지(SR1)는 5번째 스테이지(SR5)의 캐리 신호(CR5)에 의해 게이트 온 전압이 게이트 오프 전압으로 되고 캐리 신호(CR1)는 로우 전압이 된다. 1번째 스테이지(SR1)는 9번째 스테이지(SR9)로부터 출력된 캐리 신호(CR9)도 입력 받을 수 있으며, 캐리 신호(CR9)에 의해서도 1번째 스테이지(SR1)의 동작이 종료될 수 있다.
3번째 스테이지(SR3)는 제1 수직 개시 신호(STV1)를 입력 받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR3)를 출력하고, 출력된 게이트 온 전압 및 캐리 신호(CR3)는 각각 게이트선(G3)과 7번째 스테이지(SR7)로 전달된다. 3번째 스테이지(SR3)는 7번째 스테이지(SR7)로부터 출력된 캐리 신호(CR7)를 입력 받아 동작을 종료한다. 3번째 스테이지(SR3)는 11번째 스테이지(SR11)로부터 출력된 캐리 신호(CR11)도 입력 받을 수 있다.
5번째 스테이지(SR5)는 전술한 1번째 스테이지(SR1)의 캐리 신호(CR1)를 입력 받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR5)를 출력하고, 출력된 게이트 온 전압은 게이트선(G5)으로 전달되고, 출력된 캐리 신호(CR5)는 1번째 스테이지(SR1) 및 9번째 스테이지(SR9)로 전달된다. 5번째 스테이지(SR5)는 9번째 스테이지(SR9)로부터 출력된 캐리 신호(CR9)를 입력 받아 동작을 종료하고, 13번째 스테이지(SR13)로부터 출력된 캐리 신호(CR13)도 입력 받을 수 있다.
이와 같은 식으로 1번째 및 3번째 스테이지(SR1, SR3)는 제1 수직 개시 신호(STV1)에 의해 동작을 시작하고, 나머지 홀수 번째 스테이지(SR5, SR7, …)는 자신보다 4번째 앞서 배치되어 있는 스테이지(SR1, SR3, …)의 캐리 신호(CR1, CR3, …)에 의해 동작을 시작한다. 모든 홀수 번째 스테이지(SRj)는 자신보다 4번째 뒤에 배치되어 있는 스테이지(SRj+4)의 캐리 신호(CR4)에 의해 동작을 종료한다. 21번째 스테이지(SR21) 및 23번째 스테이지(SR23)는 자신보다 4번째 뒤에 배치되어 있는 스테이지가 없으므로 이들은 각각 1번째 및 3번째 더미 스테이지로부터 캐리 신호를 전달 받는다. 모든 홀수 번째 스테이지(SRj)는 자신보다 8번째 뒤에 배치되어 있는 스테이지(SRj+8)의 캐리 신호(CRj+4)를 전달 받을 수 있으며, 이 경우 21번째 스테이지(SR21) 및 23번째 스테이지(SR23)는 5번째 및 7번째 더미 스테이지로부터 캐리 신호를 전달받는다. 이때 5번째 및 7번째 더미 스테이지는 제1 수직 개시 신호(STV1)을 입력받아 동작을 종료할 수 있다.
도 3에서 보는 바와 같이, 자신보다 4번째 앞서 또는 뒤에 배치되어 있는 스테이지에는 서로 위상이 반대(위상차가 180도)인 클록 신호가 인가된다. 따라서 서로 위상이 반대인 클록 신호(CK1, CK1B; CK3, CK3B)가 인가되는 스테이지끼리 캐리 신호를 주고 받는다.
도 3의 우측에 도시된 짝수 번째 스테이지들은 홀수 번째 스테이지들의 연결과 같은 식으로 연결된다. 즉, 짝수 번째 스테이지의 연결도에서, 각각의 블록은 위에서부터 2번째, 4번째, 6번째, …, 24번째 스테이지(SR2, SR4, SR6, …, SR24)를 나타내며, 이들은 각각 2번째, 4번째, 6번째, …, 24번째 게이트선(G2, G4, G6, …, G24)에 연결되어 있다. 게이트선(G26, G28, G30, G32)에 연결되어 있는 스테이지는 각각 2번째, 4번째, 6번째 및 8번째 더미 스테이지이다. 다만 홀수 번째 스테이지들은 외부에서 입력되는 신호가 제1 수직 개시 신호(STV1)와 제1 및 제3 클록 신호와 제1 및 제3 반전 클록 신호(CK1, CK3, CK1B, CK3B)인 반면, 짝수 번째 스테이지들에는 제2 수직 개시 신호(STV2)와 제2 및 제4 클록 신호와 제2 및 제4 반전 클록 신호(CK2, CK4, CK2B, CK4B)가 입력된다.
2번째 및 4번째 스테이지(SR2, SR4)는 제2 수직 개시 신호(STV2)에 의해 동작을 시작하고 나머지 짝수 번째 스테이지(SR6, SR8, …)는 자신보다 4번째 앞서 배치되어 있는 스테이지(SR2, SR6, …)의 캐리 신호(CR2, CR6, …)에 의해 동작을 시작한다. 모든 짝수 번째 스테이지(SRj)는 자신보다 4번째 뒤에 배치되어 있는 스테이지(SRj+4)의 캐리 신호(CRj+4)에 의해 동작을 종료한다. 22번째 스테이지(SR22) 및 24번째 스테이지(SR24)는 자신보다 4번째 뒤에 배치되어 있는 스테이지가 없으므로 이들은 각각 2번째 및 4번째 더미 스테이지로부터 캐리 신호를 전달받는다. 모든 짝수 번째 스테이지(SRj)는 자신보다 8번째 뒤에 배치되어 있는 스테이지(CRj+8)의 캐리 신호(CRj+8)를 전달받을 수 있으며, 이 경우 22번째 스테이지(SR22) 및 24번째 스테이지(SR24)는 5번째 및 8번째 더미 스테이지로부터 캐리 신호를 전달받는다. 이때 6번째 및 8번째 더미 스테이지는 제2 수직 개시 신호(STV2)을 입력받아 동작을 종료할 수 있다.
짝수 번째 스테이지들에서도, 자신(SRj)보다 4번째 앞서 또는 뒤에 배치되어 있는 스테이지(SRj-4, SRj+4)에는 서로 위상이 반대(위상차가 180도)인 클록 신호가 인가된다. 따라서 서로 위상이 반대인 클록 신호(CK2, CK2B; CK4, CK4B)가 인가되는 스테이지끼리 캐리 신호를 주고 받는다.
이와 같이 연결되어 있는 스테이지들을 가진 게이트 구동부는 클록 신호들의 주기 및 제1 및 제2 수직 개시 신호(STV1, STV2)의 타이밍에 따라, 순차 주사 구동, 2라인 동시 구동 및 격행 구동이 가능한 게이트 전압을 출력할 수 있다. 이에 대해서는 도 6 내지 도 8과 관련하여 후술한다.
이하에서는 도 5를 통하여 하나의 게이트선에 연결된 게이트 구동부의 스테이지(SRj)의 구조를 좀 더 상세하게 살펴본다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
스테이지(SRj)는 입력부(511), 풀업 구동부(512), 캐리 신호 생성부(513), 출력부(514) 및 풀다운 구동부(515)를 포함한다.
입력부(511)는 하나의 트랜지스터(제4 트랜지스터(T4))를 포함한다. 제4 트랜지스터(T4)의 입력 단자 및 제어 단자는 제1 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점(이하, 제1 노드라고도 함)과 연결되어 있다. 입력부(511)는 제1 입력 단자(IN1)로 하이(high) 신호가 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다. 제1 입력 단자(IN1)에는 j-4번째 스테이지(SRj-4)의 캐리 신호(CRj-4), 제1 및 제2 수직 개시 신호(STV1, STV2) 중 하나가 입력된다.
풀업 구동부(512)는 두 개의 트랜지스터(제7 트랜지스터(T7), 제12 트랜지스터(T12))를 포함한다. 제12 트랜지스터(T12)의 제어 단자와 입력 단자는 공통 연결되어 클록 입력 단자(CK)를 통하여 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호(CK1-CK4, CK1B-CK4B) 중 하나를 입력 받고, 출력 단자는 제7 트랜지스터(T7)의 제어 단자 및 풀다운 구동부(515)에 연결되어 있다. 제7 트랜지스터(T7)의 입력 단자는 클록 입력 단자(CK)에 연결되어 있고, 출력 단자는 Q' 접점(이하, 제2 노드라고도 함)에 연결되어 있다. 제7 트랜지스터(T7)의 제어 단자는 제12 트랜지스터(T12)의 출력 단자 및 풀다운 구동부(515)에 연결되어 있다. 제7 트랜지스터(T7)의 입력 단자와 제어 단자의 사이 및 제어 단자와 출력 단자 사이에는 각각 기생 축전기(C3, C4)가 형성되어 있을 수 있다. 클록 입력 단자(CK)에서 하이 신호가 입력되면, 하이 신호가 풀업 구동부(512)의 제12 트랜지스터(T12)를 통하여 제7 트랜지스터(T7)의 제어 단자 및 풀다운 구동부(515)로 전달된다. 제7 트랜지스터(T7)로 전달된 하이 신호는 제7 트랜지스터(T7)를 턴 온 시키며, 그 결과 클록 입력 단자(CK)에서 인가된 하이 신호를 Q' 접점으로 인가한다. Q' 접점의 신호는 인버터 신호(IVT)이다.
캐리 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(T15))를 포함한다. 제15 트랜지스터(T15)의 입력 단자에는 클록 입력 단자(CK)가 연결되어 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호(CK1-CK4, CK1B-CK4B) 중 하나를 입력 받고, 제어 단자는 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력 단자는 캐리 신호(CRj)를 출력하는 캐리 신호 출력 단자(CRout)와 연결되어 있다. 여기서 제어 단자와 출력 단자 사이에는 기생 축전기(C4)가 형성되어 있을 수 있다. 제15 트랜지스터(T15)의 출력 단자는 풀다운 구동부(515)와 또한 연결되어 제2 저전압(VSS2)을 인가 받는다. 그 결과 캐리 신호(CR)는 로우(low)일 때의 전압값이 제2 저전압(VSS2)으로 된다.
출력부(514)는 하나의 트랜지스터(제1 트랜지스터(T1))와 하나의 축전기(제1 축전기(C1))를 포함한다. 제1 트랜지스터(T1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클록 입력 단자(CK)를 통하여 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호(CK1-CK4, CK1B-CK4B) 중 하나를 입력 받는다. 제어 단자와 출력 단자 사이에는 제1 축전기(C1)가 형성되며, 출력 단자는 게이트 전압 출력 단자(OUT)와 연결되어 있다. 또한, 출력 단자는 풀다운 구동부(515)와 연결되어 제1 저전압(VSS1)을 인가받는다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(VSS1)을 가진다. 이와 같은 출력부(514)는 Q 접점에서의 전압 및 클록 신호에 따라 게이트 전압을 출력한다.
풀다운 구동부(515)는 스테이지(SRj) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 캐리 신호(CRj)의 로우 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할, Q' 접점(인버터 신호)의 전위를 낮추는 역할, 캐리 신호(CRj)로 출력되는 전압을 낮추는 역할, 그리고 게이트선(Gj)으로 출력되는 전압을 낮추는 역할을 수행한다. 풀다운 구동부(515)는 9개의 트랜지스터(제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터 내지 제11 트랜지스터(T8-T11) 및 제13 트랜지스터(T13))를 포함한다.
먼저, Q 접점을 풀다운시키는 트랜지스터들을 살펴본다. 그러한 트랜지스터들은 제6 트랜지스터(T6), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)이다.
각 트랜지스터를 살펴보면, 제6 트랜지스터(T6)의 제어 단자는 제3 입력 단자(IN3)와 연결되어 j+8번째 스테이지(SRj+8)의 캐리 신호(CRj+8)가 인가되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 제2 저전압(VSS2)을 인가받으며, 입력 단자는 Q 접점과 연결되어 있다. 그러므로 제6 트랜지스터(T6)는 j+8번째 스테이지(SRj+8)에서 인가되는 캐리 신호(CRj+8)에 따라서 턴 온 되어 Q 접점의 전압을 제2 저전압(VSS2)으로 낮춰주는 역할을 한다.
제9 트랜지스터(T9)의 제어 단자는 제2 입력 단자(IN2)와 연결되어 j+4번째 스테이지(SRj+4)의 캐리 신호(CRj+4)를 인가 받고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있고, 입력 단자는 Q 접점과 연결되어 있다. 그러므로 제9 트랜지스터(T9)는 j+4번째 스테이지(SRj+4)에서 인가되는 캐리 신호(CRj+4)에 따라서 턴 온 되어 Q 접점의 전압을 제2 저전압(VSS2)으로 낮춰주는 역할을 한다.
제10 트랜지스터(T10)의 입력 단자는 Q 접점과 연결되고, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있고, 제어 단자는 Q' 접점(인버터 신호)과 연결되어 본단 스테이지(SRj)의 인버터 신호(IVT)를 인가 받는다. 그러므로 제10 트랜지스터(T10)는 Q' 접점의 인버터 신호(IVT)가 하이 전압을 가지는 일반적인 구간에서는 계속 Q 접점의 전압을 제2 저전압(VSS2)으로 낮추고 있다가 Q' 접점의 전압이 로우인 때에만 Q 접점의 전압을 낮추지 않는 역할을 한다. Q 접점의 전압이 낮추어 지지 않는 때에 스테이지(SRj)는 게이트 온 전압 및 캐리 신호(CRj)를 출력한다.
풀다운 구동부(515)에서 Q' 접점(인버터 신호)을 풀다운시키는 트랜지스터들을 살펴본다. 그러한 트랜지스터들은 제5 트랜지스터(T5), 제8 트랜지스터(T8) 및 제13 트랜지스터(T13)이다.
제5 트랜지스터(T5)의 제어 단자는 제1 입력 단자(IN1)와 연결되어 있고, 입력 단자는 Q' 접점과 연결되어 있으며, 출력 단자는 제2 전압 입력 단자(Vin2)와 연결되어 있다. 그 결과 j-4번째 스테이지(SRj-4)의 캐리 신호(CRj-4)에 따라서 Q' 접점의 전압을 제2 저전압(VSS2)으로 낮추는 역할을 한다.
제8 트랜지스터(T8)는 본단 스테이지(SRj)의 캐리 신호 출력 단자(CRout)와 연결된 제어 단자, Q' 접점에 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지(SRj)의 캐리 신호(CRj)에 따라서 Q' 접점의 전압을 제2 저전압(VSS2)으로 낮추는 역할을 한다.
제13 트랜지스터(T13)는 본단 스테이지(SRj)의 캐리 신호 출력 단자(CRout)과 연결된 제어 단자, 풀업 구동부(512)의 제12 트랜지스터(T12)의 출력 단자와 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 그 결과 본단 스테이지(SRj)의 캐리 신호(CRj)에 따라서 풀업 구동부(512) 내부의 전위를 제2 저전압(VSS2)으로 낮추고, 풀업 구동부(512)와 연결된 Q' 접점의 전압도 제2 저전압(VSS2)으로 낮추는 역할을 한다. 엄밀하게는, 제13 트랜지스터(T13)는 풀업 구동부(512)의 내부 전하를 제2 저전압(VSS2) 쪽으로 배출시키는 역할을 하지만, 풀업 구동부(512)가 Q' 접점과도 연결되어 있으므로 Q' 접점의 전압이 풀업되지 않도록 하여 간접적으로 Q' 접점의 전압을 제2 저전압(VSS2)으로 낮추는데 도움을 준다.
캐리 신호(CRj)로 출력되는 전압을 낮추는 역할을 하는 풀다운 구동부(515)의 제11 트랜지스터(T11)에 대해 살펴본다. 제11 트랜지스터(T11)는 Q' 접점과 연결된 제어 단자, 캐리 신호 출력 단자(CRout)과 연결된 입력 단자 및 제2 전압 입력 단자(Vin2)와 연결된 출력 단자를 가진다. 제11 트랜지스터(T11)는 Q' 접점의 전압이 하이인 경우 캐리 신호 출력 단자(CRout)의 전압을 제2 저전압(VSS2)으로 낮추며, 그 결과 캐리 신호(CR)가 로우 레벨로 바뀌게 된다.
풀다운 구동부(515)에서 게이트선(Gj)으로 출력되는 전압을 낮추는 역할을 하는 트랜지스터들을 살펴본다. 그러한 역할을 하는 트랜지스터들은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)이다.
제2 트랜지스터(T2)는 제2 입력 단자(IN2)에 연결된 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 j+4번째 스테이지(SRj+4)의 캐리 신호(CRj+4)가 출력되면 출력 되는 게이트 전압을 제1 저전압(VSS1)으로 바꾸어 준다.
제3 트랜지스터(T3)는 Q' 접점에 연결되어 있는 제어 단자, 게이트 전압 출력 단자(OUT)와 연결되어 있는 입력 단자 및 제1 전압 입력 단자(Vin1)와 연결되어 있는 출력 단자를 가진다. 그 결과 Q' 접점의 전압이 하이인 경우, 출력 되는 게이트 전압을 제1 저전압(VSS1)으로 바꾸어 준다.
풀다운 구동부(515)에서는 게이트 전압 출력 단자(OUT)만 제1 저전압(VSS1)으로 낮추며, Q 접점, Q' 접점 및 캐리 신호 출력 단자(CRout)은 제1 저전압(VSS1)보다 낮은 제2 저전압(VSS2)으로 낮춘다. 그 결과 게이트 온 전압과 캐리 신호(CRj)의 하이 전압은 동일한 레벨의 전압을 가질 수 있더라도, 게이트 오프 전압과 캐리 신호(CR)의 로우 전압은 서로 다른 레벨의 전압일 수 있다. 즉, 게이트 오프 전압은 제1 저전압(VSS1)을 가지며, 캐리 신호(CR)의 로우 전압은 제2 저전압(VSS2)을 가진다.
게이트 전압 및 캐리 신호(CRj)는 다양한 전압 값을 가질 수 있다. 일 예로, 게이트 온 전압은 25V, 게이트 오프 전압 및 제1 저전압(VSS1)은 -5V, 캐리 신호(CRj)의 하이 전압은 25V, 그리고 캐리 신호(CRj)의 로우 전압 및 제2 저전압(VSS2)은 -10V일 수 있다.
종합하면, 하나의 스테이지(SRj)는 Q 접점에서의 전압에 의하여 캐리 신호 생성부(513), 출력부(514)가 동작하여 캐리 신호(CRj)의 하이 전압 및 게이트 온 전압을 출력하며, j+4번째 및 j+8번째 스테이지(SRj+4, SRj+8)의 캐리 신호(CRj+4, CRj+8))에 의하여 본단 스테이지(SRj)의 캐리 신호(CRj)는 하이 전압에서 제2 저전압(VSS2)으로 낮아지고, 게이트 온 전압은 제1 저전압(VSS1)으로 낮아져 게이트 오프 전압이 된다. 여기서, 하나의 스테이지(SRj)는 저 소비 전력으로 구동되기 위해서 j+4번째 스테이지(SRj+4)의 캐리 신호(CRj+4)뿐만 아니라 j+8번째 스테이지(SRj+8)의 캐리 신호(CRj+8))에 의해서도 Q 접점의 전압을 제2 저전압(VSS2)으로 낮춰준다. 제2 저전압(VSS2)이 게이트 오프 전압인 제1 저전압(VSS1)보다 낮으므로, 다른 스테이지로부터 인가된 캐리 신호가 리플(ripple) 또는 노이즈를 포함하더라도 스테이지(SRj)에 포함된 트랜지스터에서 누설 전류가 발생하지 않아서 전력 소모량이 줄어들 수 있다. 스테이지(SRj)에 입력되는 j+8번째 스테이지(SRj+8)의 캐리 신호(CRj+8)는 박막 트랜지스터 등의 열화 시에 스테이지(SRj)의 동작 신뢰성을 확보하는데 또한 소용될 수 있다.
이제 전술한 게이트 구동부에 입력 신호들 및 출력 신호들의 파형에 대하여 도 6 및 도 7을 참조하여 설명한다.
도 6은 2차원 영상 표시 시 도 3에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이고, 도 7은 입체 영상 표시 시 도 3에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
도 6 및 도 7에서 가로 방향은 시간 축이고, 점선 간의 간격은 1H를 나타낸다. 본 발명의 실시예에 있어서, 2차원 영상을 표시할 때와 입체 영상을 표시할 때 입력 출력 신호의 파형에 차이가 있을 수 있다.
먼저 2차원 영상 표시 시의 신호에 대해 살펴보면, 게이트 구동부에 입력되는 클록 신호들 중 제1 내지 제4 클록 신호(CK1-CK4)는 각각 듀티비가 50%이고 4H의 펄스 폭(하이 레벨)을 가지며, 따라서 8H의 주기를 가진다. 제1 내지 제4 클록 신호(CK1-CK4)는 1H 만큼 순차적으로 위상 지연된다. 제1 내지 제4 반전 클록 신호(CK1B-CK4B)는 제1 내지 제4 클록 신호(CK1-CK4)와 각각 위상이 반대이다.
이러한 클록 신호(CK1-CK4, CK1B-CK4B)가 도 3과 같이 연결된 게이트 구동부의 스테이지에 인가되면, 각각의 스테이지는 캐리 신호를 주고 받으면서 1H 만큼 순차적으로 위상 지연된 게이트 온 전압을 게이트선(G1-Gn)으로 출력한다. 다만, 1번째 및 3번째 스테이지(SR1, SR3)와 2번째 및 4번째 스테이지(SR2, SR4)에는 예컨대 도 6에 도시된 것과 같은 제1 수직 개시 신호(STV1)와 제2 수직 개시 신호(STV2)가 인가된다. 제1 및 제2 수직 개시 신호(STV1, STV2)는 각각 1 프레임의 주기를 가진다. 제1 및 제2 수직 개시 신호(STV1, STV2)는 각각 도 3과 관련하여 전술한 바와 같이 1번째 및 3번째 스테이지(SR1, SR3)와 2번째 및 4번째 스테이지(SR2, SR4)가 동작할 수 있도록 프레임의 초기에 하이 레벨을 갖는다.
2차원 영상 표시 시 게이트 구동부는 순차 주사(progressive scan) 방식으로 게이트선에 게이트 온 전압을 인가하게 된다. 클록 신호의 폭이 4H이고 게이트 온 전압의 폭도 4H이다. 또한, 인접하는 게이트선 간에 게이트 온 전압은 1H 만큼 위상 지연되면서 3H 동안 중첩한다. 따라서 표시 장치의 각각의 화소에 대한 데이터 전압의 선충전(precharge) 기간은 3H일 수 있다.
도 7을 참조하면, 입체 영상을 표시할 때는 클록 신호(CK1-CK4, CK1B -CK4B)와 수직 개시 신호(STV1, STV2)의 타이밍이 2차원 영상을 표시할 때와 다르게 변경된다.
제1 내지 제4 클록 신호(CK1-CK4)는 듀티비가 50%이고 2H의 펄스 폭을 가지며, 따라서 4H의 주기를 가진다. 제1 및 제2 클록 신호(CK1, CK2)는 서로 동일하고, 제3 및 제4 클록 신호(CK3, CK4)도 서로 동일하다. 제3 클록 신호(CK3)은 제1 클록 신호(CK1)보다 1H 만큼 위상 지연된다. 제1 내지 제4 반전 클록 신호(CK1B-CK4B)는 제1 내지 제4 클록 신호(CK1-CK4)와 각각 위상이 반대이다. 따라서 제1 및 제2 반전 클록 신호(CK1B, CK2B)는 서로 동일하고, 제3 및 제4 반전 클록 신호(CK3B, CK4B)는 서로 동일하다.
이와 같은 클록 신호가 도 3에 도시된 게이트 구동부에 입력될 경우, 홀수 번째 스테이지들은 제1 수직 개시 신호(STV1)에 의해 동작이 시작된 후 캐리 신호를 주고 받으면서 1H 만큼 순차적으로 위상 지연된 게이트 온 전압을 출력하고, 짝수 번째 스테이지들은 제2 수직 개시 신호(STV2)에 의해 동작이 시작된 후 캐리 신호를 주고 받으면서 1H 만큼 순차적으로 위상 지연된 게이트 온 전압을 출력하게 된다.
1번째 및 3번째 스테이지(SR1, SR3)에 인가되는 제1 수직 개시 신호(STV1)와 2번째 및 4번째 스테이지(SR2, SR4)에 인가되는 제2 수직 개시 신호(STV2)는 한 프레임 동안 3번의 하이 레벨을 갖는다. 예컨대, 한 프레임을 네 개의 구간으로 나눌 경우, 제1 수직 개시 신호(STV1)는 첫 번째 구간, 세 번째 구간 및 네 번째 구간 각각의 초기에 하이 레벨을 갖고, 제2 수직 개시 신호(STV2)는 첫 번째 구간, 두 번째 구간 및 네 번째 구간 각각의 초기에 하이 레벨을 갖는다. 각 구간의 폭은 제1 및 제2 수직 개시 신호(STV1, STV2)의 하이 레벨 간의 간격에 따라 달라질 수 있다. 각각의 구간에서 게이트 구동부의 스테이지들은 제1 및/또는 제2 수직 개시 신호(STV1)에 따라 짝수 번째 및/또는 홀수 번째 게이트선으로 게이트 온 전압을 출력한다. 각 구간은 이웃하는 구간과 시간적으로는 일부 중복될 수 있다. 예컨대, 첫 번째 구간에서 모든 스테이지가 게이트 온 전압의 출력을 완료하기 전에, 두 번째 구간의 게이트 온 전압의 출력이 시작될 수 있다.
위와 같은 제1 및 제2 수직 개시 신호(STV1, STV2) 및 제1 내지 제4 클록 신호 및 제1 내지 제4 반전 클록 신호(CK1-CK4, CK1B-CK4B)가 도 3과 같이 연결된 게이트 구동부의 스테이지에 인가되면, 각각의 스테이지는 캐리 신호를 주고 받으면서, 2개의 게이트선마다 1H 만큼 순차적으로 위상 지연된 게이트 온 전압을 게이트선(G1-Gn)으로 출력한다. 즉, 2p-1번째 게이트선과 2p번째 게이트선에는 동일한 타이밍의 게이트 온 전압이 인가되고, 2p+1번째 게이트선에는 2p번째 게이트선보다 1H 만큼 위상 지연된 게이트 온 전압이 인가된다 (여기서 p는 자연수). 다만, 한 프레임의 세 번째 구간에서는 제1 수직 개시 신호(STV1)만 하이 레벨을 갖고 두 번째 구간에서는 제2 수직 개시 신호(STV2)만 하이 레벨을 가지므로, 두 번째 구간에서는 짝수(2p) 번째 스테이지들만이 이들 간에 1H 만큼 순차 지연된 게이트 온 전압을 출력하고, 세 번째 구간에서는 홀수(2p-1) 번째 스테이지들만이 이들 간에 1H 만큼 순차 지연된 게이트 온 전압을 출력한다.
통상적으로, 입체 영상을 표시할 때 게이트선에 인가되는 게이트 온 전압은 순차 주사 방식으로 인가되고, 좌안 영상과 우안 영상 간의 크로스토크를 방지하기 위해 이들 사이에 블랙 영상(또는 일정한 휘도를 나타내는 영상)이 삽입된다. 이 경우 블랙 영상이 차지하는 면적이 넓을수록 휘도 손실이 증가하게 된다. 그러나 전술한 본 발명의 일 실시예와 같이 게이트선에 인가되는 게이트 온 전압은 순차 주사 방식으로 인가되는 경우에 비해 좌안 영상과 우안 영상의 표시 시간을 증가시킬 수 있고, 그 결과 입체 영상의 광 효율을 증가시킬 수 있다. 이와 관련하여 도 8을 참조하여 설명한다.
도 8은 도 7에 도시된 신호에 따라 표시될 수 있는 시분할된 좌안 영상, 블랙 영상 및 우안 영상의 예를 나타내는 도면이다.
도 8을 참조하면, 프레임마다 좌안 영상(L)과 우안 영상(R)이 교대로 표시되고, 이러한 교대 표시는 입체 영상을 표시하는 동안 계속해서 반복된다. 좌안 영상(L)과 우안 영상(R)이 번갈아 표시되므로, 원본 영상(source image)이 60 Hz 영상인 경우, 좌안 영상(L)과 우안 영상(R)은 각각 120 Hz의 주파수(1/120 초의 주기)로 표시될 수 있다. 좌안 영상(L)이 표시되는 프레임에서, 첫 번째 구간에서는 2p-1번째 게이트선들에 연결된 화소들에 해당하는 좌안 영상 데이터(1, 3, 5, …)가 2p-1번째 및 2p번째 게이트선들에 연결된 화소들에 입력된다. 두 번째 구간에서는 2p번째 게이트선들에 연결된 화소에 해당하는 좌안 영상 데이터(2, 4, 6, …)가 2p번째 게이트선들에 연결된 화소들에 입력되고, 세 번째 구간에서는 2p-1번째 게이트선들에 연결된 화소들에 해당하는 좌안 영상 데이터(1, 3, 5, …)가 2p-1번째 게이트선들에 연결된 화소들에 입력된다. 네 번째 구간에서는 블랙 영상 데이터(b)가 2p-1번째 및 2p번째 게이트선들에 연결된 화소들에 입력된다. 같은 식으로, 우안 영상(R)이 표시되는 프레임에서도 첫 번째 내지 네 번째 구간에 걸쳐 우안 영상 데이터와 블랙 영상 데이터가 2p-1번째 및 2p번째 게이트선들에 연결된 화소들에 입력된다. 영상 데이터의 입력 순서는 실시예에 따라 달라질 수 있다.
이와 같이 본 발명의 일 실시예에 따라 게이트 구동부가 출력하는 게이트 온 전압에 따라 표시 장치에 좌안 및 우안 영상 데이터와 블랙 영상 데이터를 입력할 경우 첫 번째 게이트선(G1)에 인가되는 게이트 온 전압과 마지막 게이트선(Gn)에 인가되는 게이트 온 전압 간의 시차(time difference)가 줄어들어, 전체 화소에 걸쳐 좌안 및 우안 영상이 표시되는 기간을 증가시키면서 블랙 영상 데이터가 표시되는 기간을 감소시킬 수 있다. 예컨대, 통상적인 순차 주사 방식으로 구동될 경우 상기 시차가 4 ms라면, 본 발명의 실시예에 의할 경우 1/2인 2 ms로 줄어들 수 있다.
한편, 도 8에서 음영 처리된 영역은 발광 다이오드(LED) 같은 백라이트 광원이 켜져 있는 기간을 나타낸다. 이 기간은 셔터 안경의 좌안 또는 우안 셔터가 켜져 있는 기간과 동기화될 수 있고, 따라서 이 기간 동안에 표시 장치에 표시되는 영상이 시청자의 좌안 또는 우안에 입력될 수 있다. 블랙 영상 데이터(b)가 표시되는 기간이 감소되더라도 좌안 영상과 우안 영상이 섞이지 않고 시청자의 좌안과 우안에 입력될 수 있으므로, 이들 간에 크로스토크가 발생하지 않는다.
요컨대, 하나의 프레임을 네 구간으로 나누고 첫 번째 구간에서는 서로 이웃하는 두 게이트선에 동시에 게이트 온 전압을 인가하고, 두 번째 구간에서는 짝수 번째 게이트선들에만 게이트 온 전압을 인가하고, 세 번째 구간에서는 홀수 번째 게이트선들에만 게이트 온 전압을 인가할 수 있다. 그리고 여분의 시간인 네 번째 구간에 서로 이웃하는 두 게이트선에 동시에 게이트 온 전압을 인가하여 블랙 영상을 삽입하면, 블랙 영상이 표시되는 기간이 줄어들고, 좌안 영상 및 우안 영상이 표시되는 기간이 증가하게 된다. 그 결과 좌안 영상과 우안 영상 간의 크로스토크를 방지하면서, 입체 영상의 휘도 같은 광 효율을 증가시킬 수 있다.
본 실시예에서 두 라인의 동시 구동은 4쌍의 클록 신호의 사용에 의해 구현된다. 유사하게, 8쌍의 클록 신호를 사용하면 네 라인의 동시 구동이 가능할 수 있다. 적용에 따라 클록 신호의 수를 늘리면 n쌍의 클록 신호를 사용하여 n/2 라인을 동시 구동할 수 있고, 동시 구동과 함께 또는 별개로 격행 구동도 가능하다. 동시 구동과 별개로 격행 구동하는 것에 대해서는 후술한다.
도 7에서 점선 박스(A)로 표시된 영역을 보면, 두 번째 구간에서는 2p번째 게이트선들에 게이트 온 전압이 인가되고 세 번째 구간에서는 2p-1번째 게이트선들에 게이트 온 전압이 인가된다. 이 경우 두 번째 구간과 세 번째 구간은 각각 한 프레임 또는 1/2 프레임에 해당할 수 있다. 한편, 점선 박스(A) 밖의 첫 번째 구간에서의 게이트 온 전압과 네 번째 구간에서의 게이트 온 전압은 이에 대응하는 타이밍에 하이 레벨의 제1 및 제2 수직 개시 신호(STV1, STV2)를 인가하지 않으면 생성되지 않고 출력되지도 않는다. 따라서 제1 및 제2 수직 개시 신호(STV1, STV2)의 인가 타이밍만을 조절함으로써, 예컨대 어떤 프레임에서는 짝수 번째(또는 홀수 번째) 게이트선들에만 게이트 온 전압을 인가하고 그 다음 프레임에서는 홀수 번째(또는 짝수 번째) 게이트선에들만 게이트 온 전압을 인가하는 격행 구동이 가능해진다.
격행 구동의 경우 데이터 구동부로부터 인가되는 데이터 전압의 극성 변화 주기를 줄일 수 있어, 데이터 구동부의 발열 문제를 개선할 수 있다. 예컨대, 한 열의 화소들이 동일한 데이터선에 연결되어 있는 구조에서 행 반전(또는 도트 반전) 구동을 하고자 하는 경우, 순차 구동 시에는 데이터 전압의 극성이 1H 마다 반전되어야 한다. 하지만 격행 구동의 경우, 홀수 번째 게이트선들에 게이트 온 전압 인가 시 한 극성의 데이터 전압을 인가하고 짝수 번째 게이트선들에 게이트 온 전압 인가 시 반대 극성의 데이터 전압을 인가함으로써 행마다 극성이 반전시킬 수 있으므로, 데이터 전압의 극성 반전 주기를 극적으로 줄일 수 있다. 한편, 격행 구동은 2차원 영상의 표시는 물론, 예컨대 편광 안경식 표시 장치에서 입체 영상을 표시하는데 유용할 수 있다.
이제 본 발명의 다른 실시예로서, 게이트 구동부의 스테이지에 3쌍의 클록 신호와 하나의 수직 개시 신호가 인가되는 실시예에 대해서 설명한다.
도 9는 본 발명의 일 실시예에 따른 게이트 구동부의 스테이지들의 연결 관계를 도시한 블록도이고, 도 10은 도 9에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
도 9를 참조하면, 각 스테이지를 블록으로 나타내었고, 각 스테이지에 입력되는 클록 신호의 종류를 블록 내에 표시하였다. 각각의 블록은 위에서부터 1번째, 2번째, …, 12번째 스테이지를 나타내며, 이들은 각각 1번째, 2번째, …, 12번째 게이트선(G1, G2, …, G12)에 연결되어 있다. 편의상 12개의 스테이지만을 도시하였지만, 게이트 구동부는 보다 많은 개수, 예컨대 표시 장치의 해상도에 따라 수백 내지 수천 개의 스테이지를 포함할 수 있고, 더미 스테이지도 포함할 수 있다. 각각의 스테이지에는 6개의 연속적인 스테이지를 반복 주기로 제1 내지 제3 클록 신호(CK1, CK2, CK3) 및 제1 내지 제3 반전 클록 신호(CK1B, CK2B, CK3B)가 첫 번째 스테이지로부터 순차적으로 입력된다. 각각의 스테이지는 도 5와 관련하여 설명한 회로 구조를 가질 수 있다.
1번째 내지 3번째 스테이지(SR1-SR3)는 수직 개시 신호(STV)를 입력받아 동작을 시작하여 게이트 온 전압 및 캐리 신호를 출력한다. 1번째 스테이지(SR1)에서 출력된 게이트 온 전압 및 캐리 신호(CR1)는 각각 게이트선(G1)과 4번째 스테이지(SR4)로 전달된다. 1번째 스테이지(SR1)는 4번째 스테이지(SR4)로부터 출력된 캐리 신호(CR4)를 입력받아 동작을 종료한다. 다시 말해, 1번째 스테이지(SR1)는 4번째 스테이지(SR4)의 캐리 신호(CR4)에 의해 게이트 온 전압이 게이트 오프 전압이 되고 캐리 신호(CR1)는 로우 전압이 된다. 1번째 스테이지(SR1)는 7번째 스테이지(SR7)로부터 출력된 캐리 신호(CR7)도 입력 받을 수 있으며, 캐리 신호(CR7)에 의해서도 게이트 온 전압이 게이트 오프 전압이 되고 캐리 신호(CR1)는 로우 전압이 된다. 2번째 스테이지(SR2)에서 출력된 게이트 온 전압 및 캐리 신호(CR2)는 각각 게이트선(G2)과 5번째 스테이지(SR5)로 전달된다. 2번째 스테이지(SR2)는 5번째 스테이지(SR5)로부터 출력된 캐리 신호(CR5)를 입력 받아 동작을 종료하고, 8번째 스테이지(SR8)로부터 출력된 캐리 신호(CR8)도 입력 받을 수 있다. 3번째 스테이지(SR3)에서 출력된 게이트 온 전압 및 캐리 신호(CR3)는 각각 게이트선(G3) 및 6번째 스테이지(SR6)로 전달된다. 3번째 스테이지(SR3)는 6번째 스테이지(SR6)로부터 출력된 캐리 신호(CR6)를 입력 받아 동작을 종료하고, 9번째 스테이지(SR9)로부터 출력된 캐리 신호(CR9)도 입력 받을 수 있다.
4번째 스테이지(SR4)로부터는 제1 수직 개시 신호(STV1)가 아닌 캐리 신호에 의해 동작을 시작한다. 즉, 4번째 스테이지(SR4)는 1번째 스테이지(SR1)로부터 출력된 캐리 신호(CR1)를 입력 받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR4)를 출력한다. 출력된 게이트 온 전압 및 캐리 신호(CR4)는 각각 게이트선(G4) 및 7번째 스테이지(SR7)로 전달된다. 4번째 스테이지(SR4)는 7번째 스테이지(SR7)로부터 출력된 캐리 신호(CR7)를 입력 받아 동작을 종료하고, 10번째 스테이지(SR10)로부터 출력된 캐리 신호(CR10)도 입력 받을 수 있다.
이와 같은 식으로 1번째 내지 3번째 스테이지(SR1-SR3)는 수직 개시 신호(STV)에 의해 동작을 시작하고 나머지 스테이지(SR4, SR5, …)는 자신보다 3번째 앞서 배치되어 있는 스테이지(SRj-3)의 캐리 신호(CRj-3)에 의해 동작을 시작한다. 모든 스테이지는 자신보다 3번째 뒤에 배치되어 있는 스테이지(SRj+4)의 캐리 신호(CRj+4)에 의해 동작을 종료한다. 전체 스테이지 중 마지막 3개의 스테이지는 자신보다 3번째 뒤에 배치되어 있는 스테이지가 없으므로 이들은 각각 1번째 내지 3번째 더미 스테이지(도시되지 않음)로부터 캐리 신호를 전달받을 수 있다. 모든 스테이지는 자신보다 6번째 뒤에 배치되어 있는 스테이지(SRj+6)의 캐리 신호(CRj+6)로 전달받을 수 있으며, 이 경우 마지막 3개의 스테이지는 4번째 내지 6번째 더미 스테이지(도시되지 않음)로부터 캐리 신호를 전달받을 수 있다. 이때 4번째 내지 6번째 더미 스테이지는 수직 개시 신호(STV)을 입력받아 동작을 종료할 수 있다.
도 9에서 보는 바와 같이, 자신보다 3번째 앞에 또는 뒤에 배치되어 있는 스테이지(SRj-3, SRj+3)에는 서로 위상이 반대(위상차가 180도)인 클록 신호가 인가된다. 따라서 서로 위상이 반대인 클록 신호(CK1, CK1B; CK2, CK2B; CK3, CK3B)가 인가되는 스테이지끼리 캐리 신호를 주고 받는다.
도 10을 참조하면, 제1 내지 제3 클록 신호(CK1-CK3)는 듀티비가 50%이고 3H의 펄스 폭을 가지며, 이들은 1H 만큼 순차적으로 위상 지연된다. 제1 내지 제3 반전 클록 신호(CK1B-CK3B)는 제1 내지 제3 클록 신호(CK1-CK3)와 각각 위상이 반대이다. 이러한 클록 신호(CK1-CK3, CK1B-CK3B)가 도 9와 같이 연결된 게이트 구동부의 스테이지들에 인가되면, 각각의 스테이지는 캐리 신호를 주고 받으면서 1H 만큼 순차적으로 위상 지연된 3H 폭의 게이트 온 전압을 게이트선들로 출력한다.
도 10에 도시된 바와 같이, 인접하는 게이트선들에 인가되는 게이트 온 전압은 2H 동안 중첩하므로 2H 동안 화소에 데이터 전압이 선충전될 수 있다. 즉, 3H 기간 중 화소는 처음 2H 동안에는 인접하는 화소들의 데이터 전압으로 선충전되고, 마지막 1H 동안 자신의 데이터 전압이 충전된다. 다시 말해, 화소에 자신의 데이터 전압이 충전되는 시간을 iH라고 하면, 화소는 (i-2)H 및 (i-1)H 동안 선충전된다. 만약 데이터 전압이 1H 마다 반전되게 구동되는 경우, (i-2)H 동안과 jH 동안의 데이터 전압의 극성은 동일하지만, (i-1)H 동안의 데이터 전압은 극성이 반대이다. 따라서 데이터 전압의 반전 구동 방식에 따라 선충전 효과가 오히려 불리하게 나타날 수 있으므로, (i-2)H 동안에만 선충전이 되고 (i-1)H 동안에는 선충전 되지 않도록 게이트 온 전압의 파형을 변형시키는 것이 유용할 수 있다. 도 10에 개시되는 스테이지들에 캐리 신호의 연결과 클록 신호의 타이밍만을 변경하여 (i-2)H 동안에만 선충전이 가능한 게이트 온 전압을 출력하는 실시예에 대해 도 11을 참조하여 설명하기로 한다.
도 11은 도 9에 도시된 게이트 구동부에 대해 캐리 신호의 연결과 클록 신호들을 변경시킨 게이트 구동부를 나타내는 도면이고, 도 12는 도 11에 도시된 게이트 구동부에 입/출력되는 주요 신호들의 파형도이다.
스테이지에 제1 내지 제3 클록 신호 및 제1 내지 제3 반전 클록 신호(CK1-CK3, CK1B-CK3B)가 순차적으로 입력되는 도 9의 게이트 구동부와 달리, 도 11의 게이트 구동부의 스테이지에는 두 종류의 클록 신호(CK1, CK1B)만이 입력된다. 즉, 게이트 구동부의 홀수 번째 스테이지들에는 제1 클록 신호(CK1)가 입력되고 짝수 번째 스테이지들에는 제1 반전 클록 신호(CK1B)가 입력된다. 제1 클록 신호(CK1)은 듀티비가 50%이고 1H 기간의 펄스 폭을 가지며, 주기가 2H 이다. 제1 반전 클록 신호(CK1B)는 제1 클록 신호(CK1)과 위상이 반대이다.
스테이지들의 오른쪽에 표시되어 있는 화살표는 다른 스테이지로 전달되는 캐리 신호를 나타내고 왼쪽에 표시되어 있는 화살표는 다른 스테이지로부터 입력되는 캐리 신호를 나타낸다. 1번째 스테이지(SR1)는 수직 개시 신호(STV)를 입력받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR1)를 출력하고, 출력된 캐리 신호(CR1)는 2번째 스테이지(CR2)로 전달된다. 1번째 스테이지는 4번째 스테이지(SR4)로부터 출력된 캐리 신호(CR4)를 입력받아 동작을 종료하며, 5번째 스테이지로(SR5)부터 출력된 캐리 신호(CR5)를 또한 입력받아 동작을 종료할 수 있다. 2번째 스테이지(SR2)는 1번째 스테이지(SR1)에서 출력된 캐리 신호(CR1)를 입력받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CR2)를 출력하고, 출력된 캐리 신호(CR2)는 3번째 스테이지(SR3)로 전달된다. 2번째 스테이지(SR2)는 5번째 스테이지(SR5)로부터 출력된 캐리 신호(CR5)를 입력 받아 동작을 종료하며, 6번째 스테이지(SR6)로부터 출력된 캐리 신호(CR6)를 또한 입력 받을 수 있다. 이런 식으로, j번째 스테이지는 j-1번째 스테이지(SRj-1)에서 출력된 캐리 신호(CRj-1)를 입력받아 동작을 시작하여 게이트 온 전압 및 캐리 신호(CRj)를 출력하고, 출력된 캐리 신호(CRj)는 j+1번째 스테이지(SRj+1)로 전달된다. j번째 스테이지(SRj)는 j+3번째 스테이지(SRj+3)로부터 출력된 캐리 신호(CRj+3)를 입력받아 동작을 종료하며, j+4번째 스테이지(SRj+4)로부터 출력된 캐리 신호(CRj+4)를 또한 입력받아 동작을 종료할 수 있다.
이와 같은 식으로 클록 신호의 타이밍 및 캐리 신호의 연결을 변경하면, 도 12에 도시된 것과 같은 파형의 게이트 온 전압이 게이트 구동부로부터 출력되어 게이트선들(G1, G2, …)에 인가될 수 있다. 게이트 온 전압은 전체적으로 3H의 폭을 가지만, (i-1)H 동안에서는 로우 레벨을 갖는다. 따라서 각각의 화소는 (i-2)H 동안에만 선충전되고, (i-1)H 동안에는 선충전이 되지 않으며, jH 동안 자신의 데이터 전압이 충전된다. 그 결과, 데이터 전압이 1H 마다 반전되게 구동되는 경우, 자신의 데이터 전압과 극성이 같은 데이터 전압만이 선충전 되므로 선충전의 효율성을 개선할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
100: 표시 패널 300: 표시 영역
400: 인쇄회로기판 450: 가요성 인쇄회로기판
460: 데이터 구동부 500: 게이트 구동부
600: 신호 제어부 511: 입력부
512: 풀업 구동부 513: 캐리 신호 생성부
514: 출력부 515: 풀다운 구동부

Claims (20)

  1. 복수의 게이트선; 및 상기 복수의 게이트선에 게이트 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며,
    상기 복수의 스테이지에는 8개의 연속적인 스테이지를 반복 주기로 제1 내지 제4 클록 신호 및 상기 제1 내지 제4 클록 신호와 각각 위상이 반대인 제1 내지 제4 반전 클록 신호가 순차적으로 입력되고,
    j번째 스테이지에서 출력된 캐리 신호가 j+4번째 스테이지로 전달되고, j+4번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달되는 표시 장치.
  2. 제1항에서,
    상기 j+4번째 스테이지는 상기 j번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 온 전압을 출력하고, 상기 j번째 스테이지는 상기 j+4번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 오프 전압을 출력하는 표시 장치.
  3. 제1항에서,
    1번째 및 3번째 스테이지에는 제1 수직 개시 신호가 입력되고, 2번째 및 4번째 스테이지에는 제2 수직 개시 신호가 입력되며, 나머지 스테이지에는 j-4번째 스테이지의 캐리 신호가 입력되는 표시 장치.
  4. 제1항에서,
    상기 제1 내지 제4 클록 신호는 1H 만큼 순차적으로 위상 지연되는 표시 장치.
  5. 제4항에서,
    각각의 클록 신호는 8H의 주기 및 50%의 듀티비를 갖는 표시 장치.
  6. 제5항에서,
    상기 스테이지들은 4H의 폭을 갖는 게이트 온 전압을 순차 주사 방식으로 출력하고, 이웃하는 게이트선들에 전달되는 게이트 온 전압은 3H 동안 중첩하는 표시 장치.
  7. 제1항에서,
    상기 제1 및 제2 클록 신호는 서로 동일하고, 상기 제3 및 제4 클록 신호는 서로 동일하며, 상기 제3 클록 신호는 상기 제1 클록 신호보다 1H 만큼 위상 지연되는 표시 장치.
  8. 제7항에서,
    각각의 클록 신호는 4H의 주기 및 50%의 듀티비를 갖는 표시 장치.
  9. 제7항에서,
    각각의 스테이지는 1 프레임 동안 게이트 온 전압을 3회 출력하는 표시 장치.
  10. 제7항에서,
    상기 1 프레임은 첫 번째 내지 네 번째 구간을 포함하고,
    상기 1 프레임의 첫 번째 및 네 번째 구간에서, 서로 이웃하는 2p-1번째 스테이지와 2p번째 스테이지가 동시에 게이트 온 전압을 출력하고, 여기서 p는 자연수인 표시 장치.
  11. 제10항에서,
    상기 1 프레임의 두 번째 구간에서는 2p-1번째 또는 2p번째 스테이지들만 게이트 온 전압을 출력하고,
    상기 1 프레임의 세 번째 구간에서는 상기 두 번째 구간에서 게이트 온 전압을 출력하지 않은 스테이지들만 게이트 온 전압을 출력하는 표시 장치.
  12. 제10항에서,
    상기 1 프레임의 첫 번째 내지 세 번째 구간에서는 좌안 영상 또는 우안 영상을 표시하고, 상기 1 프레임의 네 번째 구간에서는 블랙 삽입 영상을 표시하는 표시 장치.
  13. 제7항에서,
    각각의 스테이지는 첫 번째 및 두 번째 구간을 포함하는 1 프레임 동안 게이트 온 전압을 1회 출력하고,
    상기 1 프레임의 첫 번째 구간에서는 2p-1번째 또는 2p번째 스테이지들만 게이트 온 전압을 출력하고,
    상기 1 프레임의 두 번째 구간에서는 상기 첫 번째 구간에서 게이트 온 전압을 출력하지 않은 스테이지들만 게이트 온 전압을 출력하는 표시 장치.
  14. 제1항에서,
    j+8번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달되는 표시 장치.
  15. 제14항에서,
    상기 게이트 구동부는 n개의 스테이지 및 8개의 더미 스테이지를 포함하고,
    1번째 내지 4번째 더미 스테이지들로부터 출력된 캐리 신호들이 각각 n-3번째 내지 n번째 스테이지들로 전달되고,
    5번째 내지 8번째 더미 스테이지들로부터 출력된 캐리 신호들이 각각 상기 1번째 내지 4번째 더미 스테이지들로 그리고 상기 n-3번째 내지 n번째 스테이지들로 전달되는 표시 장치.
  16. 제15항에서,
    상기 더미 스테이지들 중 5번째 및 7번째 더미 스테이지들에는 제1 수직 개시 신호가 입력되고 6번째 및 8번째 더미 스테이지들에는 제2 수직 개시 신호가 입력되는 표시 장치.
  17. 복수의 게이트선; 및 상기 복수의 게이트선에 게이트 전압을 전달하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며,
    상기 복수의 스테이지에는 6개의 연속적인 스테이지를 반복 주기로 제1 내지 제3 클록 신호 및 상기 제1 내지 제3 클록 신호와 각각 위상이 반대인 제1 내지 제3 반전 클록 신호가 순차적으로 입력되고,
    j번째 스테이지에서 출력된 캐리 신호가 j+1번째 스테이지로 전달되고, j+3번째 스테이지에서 출력된 캐리 신호가 j번째 스테이지로 전달되며,
    상기 j+1번째 스테이지는 상기 j번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 온 전압을 출력하고, 상기 j번째 스테이지는 상기 j+3번째 스테이지에서 출력된 캐리 신호에 기초하여 게이트 오프 전압을 출력하는 표시 장치.
  18. 제17항에서,
    1번째 스테이지에는 수직 개시 신호가 입력되고, 나머지 스테이지들에는 j-1번째 스테이지의 캐리 신호가 입력되는 표시 장치.
  19. 제18항에서,
    상기 제1 내지 제3 클록 신호는 서로 동일한 표시 장치.
  20. 제19항에서,
    각각의 스테이지는 (i-2)H 및 iH 동안에는 하이 레벨이고 (i-1)H 동안에는 로우 레벨인 게이트 온 전압을 출력하는 표시 장치.
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