KR102566221B1 - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동부 및 이를 포함하는 표시 장치 Download PDF

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Abstract

게이트 구동부는 클럭 신호들을 각각 전송하는 클럭 신호 배선들 및 상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함하고, 상기 클럭 신호들 중에서 적어도 2개는 상호 동일할 수 있다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 게이트 신호를 생성하는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 유기 발광 다이오드를 이용하여 영상을 표시한다. 유기 발광 다이오드에 구동 전류를 전송하는 구동 트랜지스터는 문턱전압의 히스테리시스(hysteresis) 특성을 가지고, 구동 트랜지스터에 인가된 전압에 따라 문턱전압이 이동될 수 있다. 유기 발광 표시 장치는 구동 트랜지스터의 문턱전압을 정확하게 보상하기 위하여, 게이트 신호에 기초하여 임의의 전압을 구동 트랜지스터에 인가함으로써 구동 트랜지스터의 문턱전압을 특정 방향으로 이동시키고, 이후 이동된 문턱전압을 보상한다. 최근에는, 임의의 전압을 반복적으로 인가하여 문턱전압 보상의 정확도를 향상시키는 기술이 제안되었으나, 임의의 전압을 인가하기 위한 게이트 신호(또는, 게이트 신호로서 출력되는 클럭 신호)의 부하가 증가하고, 게이트 신호의 지연이 발생하는 문제점을 가진다.
본 발명의 일 목적은 게이트 신호의 부하를 감소시키고, 게이트 신호의 지연을 감소시킬 수 있는 게이트 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동부를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동부는 클럭 신호들을 각각 전송하는 클럭 신호 배선들-상기 클럭 신호들 중에서 적어도 2개는 상호 동일함- 및 상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함 할 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중에서 적어도 2개는 상호 인접하고, 상기 클럭 신호들 중에서 상기 적어도 2개를 각각 수신 할 수 있다.
일 실시예에 의하면, 상기 다중 클럭 펄스는 상기 게이트 구동부의 구동 주기 동안 복수의 단위 펄스들을 포함 할 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중 제6n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제6n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수), 상기 제6n+1 게이트 구동 유닛에 인접한 제6n+2 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호에 기초하여 제6n+2 게이트 신호를 출력하며, 상기 제6n+2 게이트 구동 유닛에 인접한 제6n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제6n+3 게이트 신호를 출력 할 수 있다.
일 실시예에 의하면, 상기 제1 구간은 상기 제1 클럭 신호의 전반 주기(first half period)이고, 상기 제2 구간은 상기 제1 클럭 신호의 후반 주기(second half period) 일 수 있다.
일 실시예에 의하면, 제6n+3 게이트 구동 유닛에 인접한 제6n+4 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제4 클럭 신호에 기초하여 제6n+4 게이트 신호를 출력하고, 제6n+4 게이트 구동 유닛에 인접한 제6n+5 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제5 클럭 신호에 기초하여 제6n+5 게이트 신호를 출력하며, 제6n+5 게이트 구동 유닛에 인접한 제6n+6 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제6 클럭 신호에 기초하여 제6n+6 게이트 신호를 출력 할 수 있다.
일 실시예에 의하면, 상기 6n+1 게이트 구동 유닛은, 논리 로우 레벨을 가지는 제1 개시 신호 및 상기 제2 클럭 신호에 기초하여 상기 다중 클럭 펄스를 가지는 제2 개시 신호를 생성하고, 상기 제2 개시 신호에 기초하여 논리 로우 레벨을 가지는 상기 제1 클럭 신호를 상기 제6n+1 게이트 신호로서 출력 할 수 있다.
일 실시예에 의하면, 상기 6n+2 게이트 구동 유닛은, 논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제1 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력 할 수 있다.
일 실시예에 의하면, 상기 6n+2 게이트 구동 유닛은, 논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제3 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력 할 수 있다.
일 실시예에 의하면, 상기 6n+2 게이트 구동 유닛은, 논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제5 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력 할 수 있다.
일 실시예에 의하면, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 주기와 동일한 주기, 상기 제1 클럭 신호의 파형과 동일한 파형 및 상기 제1 클럭 신호의 위상과 동일한 위상을 가질 수 있다.
일 실시예에 의하면, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 주기와 동일한 주기 및 상기 제1 클럭 신호의 파형과 동일한 파형을 가지고, 상기 제1 클럭 신호의 위상보다 지연된 위상을 가질 수 있다.
일 실시예에 의하면, 상기 클럭 신호 배선들은, 상기 제1 클럭 신호를 전송하는 제1 클럭 신호 배선, 상기 제2 클럭 신호를 전송하는 제2 클럭 신호 배선 및 상기 제3 클럭 신호를 전송하는 제3 클럭 신호 배선을 포함 할 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중 제4n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제4n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수), 상기 제4n+1 게이트 구동 유닛에 인접한 제4n+2 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호에 기초하여 제4n+2 게이트 신호를 출력하며, 상기 제4n+2 게이트 구동 유닛에 인접한 제4n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제4n+3 게이트 신호를 출력 할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 화소들을 구비하는 표시 패널, 클럭 신호들을 생성하는 클럭 신호 생성부- 상기 클럭 신호들 중에서 적어도 2개는 상호 동일함-, 및 다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 상기 표시 패널에 순차적으로 출력하는 게이트 구동부를 포함하고, 상기 게이트 구동부는, 상기 클럭 신호들을 각각 전송하는 클럭 신호 배선들 및 상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 상기 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함 할 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중에서 적어도 2개는 상호 인접하고, 상기 클럭 신호들 중에서 상기 적어도 2개를 각각 수신 할 수 있다.
일 실시예에 의하면, 상기 클럭 신호 생성부는, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호, 및 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제4 클럭 신호를 생성 할 수 있다.
일 실시예에 의하면, 상기 클럭 신호 배선들은, 상기 제1 클럭 신호를 전송하는 제1 클럭 신호 배선, 상기 제2 클럭 신호를 전송하는 제2 클럭 신호 배선, 상기 제3 클럭 신호를 전송하는 제3 클럭 신호 배선 및 상기 제4 클럭 신호를 전송하는 제4 클럭 신호 배선을 포함 할 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중에서 제4n+1 게이트 구동 유닛은, 상기 제1 클럭 신호 배선 및 상기 제2 클럭 신호 배선에 연결되고(단, n은 0 이상의 정수), 상기 제4n+1 게이트 구동 유닛과 인접한 제4n+2 게이트 구동 유닛은 상기 제1 클럭 신호 배선 및 상기 제2 클럭 신호 배선에 연결되며, 상기 제4n+2 게이트 구동 유닛과 인접한 제4n+3 게이트 구동 유닛은 상기 제3 클럭 신호 배선 및 상기 제4 클럭 신호 배선에 연결 될 수 있다.
일 실시예에 의하면, 상기 게이트 구동 유닛들 중에서 제4n+1 게이트 구동 유닛은, 상기 제1 클럭 신호 배선 및 상기 제2 클럭 신호 배선에 연결되고(단, n은 0 이상의 정수), 상기 제4n+1 게이트 구동 유닛과 인접한 제4n+2 게이트 구동 유닛은 상기 제2 클럭 신호 배선 및 상기 제3 클럭 신호 배선에 연결되며, 상기 제4n+2 게이트 구동 유닛과 인접한 제4n+3 게이트 구동 유닛은 상기 제3 클럭 신호 배선 및 상기 제4 클럭 신호 배선에 연결 될 수 있다.
본 발명의 실시예들에 따른 게이트 구동부는 상호 동일하나, 상호 독립된 클럭 신호들에 기초하여 상호 인접한 게이트 신호들(즉, 상호 인접한 화소행들에 제공되는 게이트 신호들)을 생성할 수 있다. 따라서, 게이트 구동부는 게이트 신호들 각각의 부하를 감소시키고, 게이트 신호들 각각의 지연을 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치는 상기 게이트 구동부를 포함하므로, 게이트 신호들의 지연에 기인한 표시 품질의 저하를 방지할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 도면이다.
도 3은 도 2의 게이트 구동부에 제공되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 4는 도 2의 게이트 구동부에 포함된 게이트 구동 유닛의 일 예를 나타내는 회로도이다.
도 5는 도 2의 게이트 구동부에서 생성된 게이트 신호들의 일 예를 나타내는 도면이다.
도 6은 도 2의 게이트 구동부에 제공되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 7은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 제어부(120), 데이터 구동부(130), 게이트 구동부(140), 및 발광 구동부(150)를 포함할 수 있다. 표시 장치(100)는 외부에서 제공되는 입력 데이터(DATA1)에 기초하여 영상을 표시할 수 있다. 예를 들어, 표시 장치(100)는 유기 발광 표시 장치일 수 있다.
표시 패널(110)은 게이트선들(S1 내지 Sn), 데이터선들(D1 내지 Dm), 발광제어선(E1 내지 En) 및 화소들(111)을 포함할 수 있다(단, n과 m은 2이상의 정수). 화소들(111)은 게이트선들(S1 내지 Sn), 데이터선들(D1 내지 Dm) 및 발광제어선(E1 내지 En)의 교차부들에 배치될 수 있다.
화소들(111)은 게이트선들(S1 내지 Sn)을 통해 제공되는 게이트 신호(또는, 주사 신호)에 응답하여 데이터선들(D1 내지 Dm)을 통해 제공되는 데이터 신호를 저장하고, 발광제어선(E1 내지 En)을 통해 제공되는 발광제어신호 및 저장된 데이터 신호에 기초하여 발광할 수 있다. 또한, 화소들(111)은 게이트 신호에 응답하여 화소들(111) 각각에 구비된 구동 트랜지스터에 초기화 전압을 인가하여, 구동 트랜지스터의 문턱전압을 보상할 수 있다. 화소들(111)은 구동 트랜지스터의 문턱전압을 보상함으로써, 데이터 신호에 대한 구동 트랜지스터의 문턱전압의 영향을 배제할 수 있다.
데이터 구동부(130)는 제2 데이터(DATA2)에 기초하여 데이터 신호를 생성할 수 있다. 데이터 구동부(130)는 데이터 구동제어신호에 응답하여 데이터 신호를 표시 패널(110)에 제공할 수 있다.
게이트 구동부(140)(또는, 주사 구동부)는 게이트 구동제어신호에 기초하여 게이트 신호를 생성할 수 있다. 게이트 구동제어신호는 개시신호(또는, 스타트 펄스) 및 클럭신호들을 포함하고, 게이트 구동부(140)는 개시신호 및 클럭신호들에 기초하여 게이트 신호를 순차적으로 생성하는 게이트 구동 유닛들(또는, 시프트 레지스터들)을 포함하여 구성될 수 있다.
실시예들에서, 클럭 신호들 중에서 적어도 2개는 상호 동일할 수 있다. 즉, 클럭 신호들 중에서 적어도 2개는 상호 실질적으로(또는, 대체적으로) 동일하거나 또는 유사할 수 있다. 예를 들어, 클럭 신호들은 제1 클럭 신호 및 제3 클럭 신호를 포함하고, 제3 클럭 신호는 제1 클럭 신호의 주기와 동일한 주기, 제1 클럭 신호의 파형과 동일한 파형 및 제1 클럭 신호의 위상과 동일한 위상을 가질 수 있다. 예를 들어, 클럭 신호들은 제1 클럭 신호 및 제3 클럭 신호를 포함하고, 제3 클럭 신호는 제1 클럭 신호의 주기와 동일한 주기 및 제1 클럭 신호의 파형과 동일한 파형을 가지되, 제1 클럭 신호의 위상보다 지연된 위상을 가질 수 있다. 즉, 제1 클럭 신호와 제3 클럭 신호간에 위상차는 0보다 클 수 있다. 클럭 신호들에 대해서는 도 3 및 도 6을 참조하여 상세히 설명하기로 한다.
실시예들에서, 게이트 신호는 다중 클럭 펄스(multi-clock pulse)를 가질 수 있다. 예를 들어, 다중 클럭 펄스는 게이트 구동부(140)의 구동 주기(또는, 문턱전압 센싱 및 보상을 위한 기간) 동안 복수의 단위 펄스들을 포함할 수 있다. 게이트 신호에 대해서는 도 5를 참조하여 후술하기로 한다.
실시예들에서, 게이트 구동 유닛들 중에서 적어도 2개는 상호 인접하고, 클럭 신호들 중에서 적어도 2개(즉, 상호 동일하나, 상호 독립된 클럭 신호들)을 각각 수신할 수 있다. 예를 들어, 제1 게이트 구동 유닛은 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 게이트 구동 유닛에 인접하여 배치된 제2 게이트 구동 유닛은 제2 클럭 신호 및 제3 클럭 신호를 수신할 수 있다. 또한, 제2 게이트 구동 유닛에 인접하여 배치된 제3 게이트 구동 유닛은 제3 클럭 신호 및 제4 클럭 신호를 수신할 수 있다. 여기서, 제1 클럭 신호 및 제3 클럭 신호는 동일하고, 제2 클럭 신호 및 제4 클럭 신호는 동일할 수 있다. 또한, 제2 클럭 신호는 제1 클럭 신호의 반전신호일 수 있다.
한편, 게이트 구동 유닛들 각각은 수신된 클럭 신호에 기초하여 게이트 신호들을 출력할 수 있다. 게이트 구동 유닛들 중에서 적어도 2개(즉, 상호 인접한 게이트 구동 유닛들)은 상호 독립된 클럭 신호들을 수신하므로, 부하적으로(또는, 전원적으로) 상호 독립된 게이트 신호들을 순차적으로 출력할 수 있다. 따라서, 표시 장치는 게이트 신호들(또는, 클럭 신호들)의 부하를 감소시키고, 게이트 신호들의 부하 감소에 따라 게이트 신호의 지연을 방지할 수 있으므로, 게이트 신호들의 부하 증가에 기인한 표시 품질의 저하를 방지할 수 있다.
게이트 구동부의 구성 및 게이트 구동 유닛의 구성에 대해서는 도 2 및 도 4를 참조하여 상세히 설명하기로 한다.
발광 구동부(150)는 발광 구동제어신호에 기초하여 발광제어신호를 생성하고, 발광제어신호를 발광제어선들(E1 내지 En)을 통해 화소들(111)에 공급할 수 있다. 발광 구동부(150)는 발광 구동제어신호에 기초하여 화소들(111)의 발광시간 또는 비발광시간(또는, 오프 듀티비)를 결정할 수 있다. 화소들(111)은 논리 로우 레벨(또는, 저전압, 저전압레벨, 턴온 레벨)을 가지는 발광제어신호에 응답하여 발광할 수 있다.
타이밍 제어부(120)는 데이터 구동부(130), 게이트 구동부(140) 및 발광제어 구동부(150)를 제어할 수 있다. 타이밍 제어부(120)는 클럭 신호들 및 개시신호(또는, 스타트 펄스)를 생성하여 게이트 구동부(140)에 제공할 수 있다. 또한, 타이밍 제어부(120)는 데이터 구동제어신호를 생성하고, 입력 데이터(DATA1)를 가공한 제2 데이터(DATA2) 및 데이터 구동제어신호를 데이터 구동부(130)에 제공할 수 있다. 타이밍 제어부(120)는 발광 구동제어신호를 생성하여 발광 구동부(150)에 제공할 수 있다.
실시예들에서, 타이밍 제어부(140)(또는, 표시 장치(100))는 클럭 신호들을 생성하는 클럭 신호 생성부를 포함할 수 있다.
한편, 표시 장치(100)는 전원 공급부를 더 포함할 수 있다. 전원 공급부는 표시 장치(100)의 구동에 필요한 구동 전압을 생성할 수 있다. 구동 전압은 제1 전원전압(ELVDD)와 제2 전원전압(ELVSS)를 포함할 수 있다. 제1 전원전압(ELVDD)은 제2 전원전압(ELVSS)보다 클 수 있다.
상술한 바와 같이, 표시 장치(100)는 상호 동일하나, 상호 독립된 클럭 신호들에 기초하여 상호 인접한 게이트 신호들(즉, 상호 인접한 화소행들에 제공되는 게이트 신호들)을 생성하므로, 게이트 신호들은 부하적으로(또는, 전원적으로) 상호 독립할 수 있다. 따라서, 표시 장치(100)는 게이트 신호들 각각의 부하 및 지연을 감소시킬 수 있다. 또한, 표시 장치(100)는 게이트 신호들의 지연에 기인한 표시 품질의 저하를 방지할 수 있다.
도 2는 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 도면이고, 도 3은 도 2의 게이트 구동부에 제공되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 2 및 도 3을 참조하면, 게이트 구동부(140)는 클럭 신호 배선들과 게이트 구동 유닛들(210-1 내지 210-6)을 포함할 수 있다.
클럭 신호 배선들은 클럭 신호들(CLK1 내지 CLK6)를 각각 전송할 수 있다. 예를 들어, 게이트 구동부(140)는 6개의 클럭 신호들(CLK1 내지 CLK6)에 따라 6개의 클럭 신호 배선들을 포함할 수 있다.
앞서 설명한 바와 같이, 클럭 신호들(CLK1 내지 CLK6) 중 적어도 2개는 동일할 수 있다. 도 3에 도시된 바와 같이, 제1 클럭 신호(CLK1), 제3 클럭 신호(CLK3) 및 제5 클럭 신호(CLK5)는 상호 동일할 수 있다. 또한, 제2 클럭 신호(CLK2), 제4 클럭 신호(CLK4) 및 제6 클럭 신호(CLK6)는 상호 동일할 수 있다.
제1 클럭 신호(CLK1)는 제1 구간(P1)에서 논리 로우 레벨(또는, 저전압, 저전압 레벨, 턴온 전압)을 가지고, 제2 구간(P2)에서 논리 하이 레벨(또는, 고전압, 고전압 레벨, 턴오프 전압)을 가질 수 있다. 여기서, 제1 구간(P1)은 제1 클럭 신호(CLK1)의 전반 주기(first half period, or former half period)이고, 제2 구간(P2)는 제1 클럭 신호(CLK1)의 후반 주기(second half period, or after half period)일 수 있다. 제1 클럭 신호(CLK1)는 제1 구간(P1)과 동일하거나 또는 제1 구간(P1)보다 짧은 시간 동안 논리 로우 레벨을 가질 수 있다. 또한, 제1 클럭 신호(CLK2)는 제2 구간(P2)과 동일하거나 또는 제2 구간(P1)보다 짧은 시간 동안 논리 하이 레벨을 가질 수 있다. 즉, 제1 클럭 신호(CLK1)은 구형파이고, 제1 클럭 신호(CLK1)의 듀티 비율(또는, 듀티 사이클)은 50% 와 같거나 작을 수 있다.
제2 클럭 신호(CLK2)는 제1 구간(P1)에서 논리 하이 레벨을 가지고, 제2 구간(P2)에서 논리 로우 레벨을 가질 수 있다. 예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 반전 신호일 수 있다. 예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 주기와 동일한 주기 및 제1 클럭 신호(CLK1)파형과 동일한 파형을 가지고, 제1 클럭 신호(CLK1)에 대해 특정 위상차를 가질 수 있다. 여기서, 특정 위상차는 제1 클럭 신호(CLK1)의 반 주기 일 수 있다.
제3 클럭 신호(CLK3) 및 제5 클럭 신호(CLK5)는 제1 클럭 신호(CLK1)과 실질적으로 동일하고, 제4 클럭 신호(CLK4) 및 제6 클럭 신호(CLK6)는 제2 클럭 신호(CLK2)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
실시예들에서, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)의 주기와 동일한 주기, 제1 클럭 신호(CLK1)의 파형과 동일한 파형 및 제1 클럭 신호(CLK1)과 동일한 위상을 가질 수 있다.
실시예들에서, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)의 주기와 동일한 주기 및 제1 클럭 신호(CLK1)의 파형과 동일한 파형을 가지고, 제1 클럭 신호(CLK1)의 위상보다 지연된 위상을 가질 수 있다.
다시 도 2를 참조하면, 클럭 신호 배선들은 도 1에 도시된 게이트선들(S1 내지 Sn)에 대체적으로 수직하는 제1 방향(또는, 데이터선들(D1 내지 Dm)에 평행하는 방향)으로 연장되고, 게이트선들(S1 내지 Sn)에 대체적으로 평행하는 제2 방향으로 상호 이격되어 배열될 수 있다.
게이트 구동 유닛들(210-1 내지 210-6)은 클럭 신호 배선들에 각각 연결되고, 클럭 신호들에 기초하여 게이트 신호들을 순차적으로 생성할 수 있다. 여기서, 게이트 신호들 각각은 다중 클럭 펄스를 가질 수 있다.
도 2에 도시된 바와 같이, 제1 게이트 구동 유닛(210-1)(또는, 제6n+1 게이트 구동 유닛)은 제1 클럭 신호 배선(즉, 제1 클럭 신호(CLK1)를 전송하는 클럭 신호 배선) 및 제2 클럭 신호 배선(즉, 제2 클럭 신호(CLK2)를 전송하는 클럭 신호 배선)에 연결되고, 고전압(VGH), 저전압(VGL) 및 개시신호(FLM)을 수신하며, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 개시신호(FLM)에 기초하여 제1 게이트 신호(SCAN[1])을 출력할 수 있다. 여기서, 고전압(VGH) 및 저전압(VGL)은 게이트 구동 유닛을 구동하기 위한 전압이고, 고전압(VGH)은 논리 하이 레벨과 동일한 전압 레벨을 가지며, 저전압(VGL)은 논리 로우 레벨과 동일한 전압 레벨을 가질 수 있다. 또한, 제1 게이트 구동 유닛(210-1)은 제1 게이트 신호(SCAN[1])을 캐리 신호로서 제2 게이트 구동 유닛(210-2)에 전송할 수 있다.
제2 게이트 구동 유닛(210-2)(또는, 제6n+2 게이트 구동 유닛)은 제1 클럭 신호 배선 및 제2 클럭 신호 배선에 연결되고, 고전압(VGH), 저전압(VGL) 및 제1 게이트 신호(SCAN[1])을 수신하며, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제1 게이트 신호(SCAN[1])에 기초하여 제2 게이트 신호(SCAN[2])을 출력할 수 있다.
제3 게이트 구동 유닛(210-3)(또는, 제6n+3 게이트 구동 유닛)은 제3 클럭 신호 배선(즉, 제3 클럭 신호(CLK3)를 전송하는 클럭 신호 배선) 및 제4 클럭 신호 배선(즉, 제4 클럭 신호(CLK4)를 전송하는 클럭 신호 배선)에 연결되고, 고전압(VGH), 저전압(VGL) 및 제2 게이트 신호(SCAN[2])을 수신하며, 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4) 및 제2 게이트 신호(SCAN[2])에 기초하여 제3 게이트 신호(SCAN[3])을 출력할 수 있다.
제4 게이트 구동 유닛(210-4)(또는, 제6n+4 게이트 구동 유닛)은 제3 게이트 구동 유닛(210-3)과 실질적으로 동일하고, 제3 게이트 신호(SCAN[3])를 수신하고, 제4 게이트 신호(SCAN[4])를 출력할 수 있다.
제5 게이트 구동 유닛(210-5)(또는, 제6n+5 게이트 구동 유닛)는 제5 클럭 신호 배선(즉, 제5 클럭 신호(CLK5)를 전송하는 클럭 신호 배선) 및 제6 클럭 신호 배선(즉, 제6 클럭 신호(CLK6)를 전송하는 클럭 신호 배선)에 연결되고, 고전압(VGH), 저전압(VGL) 및 제4 게이트 신호(SCAN[4])을 수신하며, 제5 클럭 신호(CLK5), 제6 클럭 신호(CLK6) 및 제4 게이트 신호(SCAN[4])에 기초하여 제5 게이트 신호(SCAN[5])을 출력할 수 있다.
제6 게이트 구동 유닛(210-6)(또는, 제6n+6 게이트 구동 유닛)은 제5 게이트 구동 유닛(210-5)과 실질적으로 동일하고, 제5 게이트 신호(SCAN[5])를 수신하고, 제6 게이트 신호(SCAN[6])를 출력할 수 있다.
상술한 바와 같이, 홀수 번째 게이트 구동 유닛들(210-1, 210-3, 210-5)은 상호 동일하나, 상호 독립된 클럭 신호들(CLK1 내지 CLK6)을 각각 수신할 수 있다. 또한, 짝수 번째 게이트 구동 유닛들(210-2, 210-4, 210-6)은 상호 동일하나, 상호 독립된 클럭 신호들(CLK1 내지 CLK6)을 각각 수신할 수 있다.
도 2에서, 6개의 클럭 신호들(CLK1 내지 CLK6)이 도시되어 있으나, 클럭 신호들(CLK1 내지 CLK6)는 이에 국한되는 것은 아니다. 예를 들어, 3개, 4개, 5개, 또는, 7개 이상의 클럭 신호들이 생성될 수 있고, 상기 클럭 신호들 중에서 적어도 2개는 상호 동일할 수 있다. 한편, 도 2에서, 게이트 구동 유닛들(210-1 내지 210-6)은 2개의 게이트 구동 유닛들이 한 쌍을 이루어 동일한 클럭 신호 배선들에 연결되는 것으로 도시되어 있으나, 게이트 구동 유닛들은 이에 국한되는 것은 아니다. 예를 들어, 제2 게이트 구동 유닛(210-2)은 제2 클럭 신호 배선 및 제3 클럭 신호 배선에 연결될 수 있다.
도 4는 도 2의 게이트 구동부에 포함된 게이트 구동 유닛의 일 예를 나타내는 회로도이고, 도 5는 도 2의 게이트 구동부에서 생성된 게이트 신호들의 일 예를 나타내는 도면이다.
도 4를 참조하면, 게이트 구동 유닛(400)(예를 들어, 게이트 구동 유닛들(210-1 내지 210-6) 중 하나)는 제n-1 게이트 신호(SCAN[n-1]), 제1 클럭 신호(CLK1)(또는, 제3 클럭 신호(CLK3), 제5 클럭 신호(CLK5)) 및 제2 클럭 신호(CLK2)(또는, 제4 클럭 신호(CLK4), 제6 클럭 신호(CLK6))에 기초하여 제n 게이트 신호를 출력할 수 있다.
게이트 구동 유닛(400)은 제1 내지 제7 트랜지스터(T1 내지 T7), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 클럭 신호(CLK1)에 응답하여 제n-1 게이트 신호(SCAN[n-1])를 제1 노드(N1)에 전송하고, 제1 커패시터(C1)은 제n-1 게이트 신호(SCAN[n-1])(또는, 제1 노드(N1)에 인가된 전압)을 저장하며, 제7 트랜지스터(T7)은 제1 노드(N1)의 제1 노드 전압에 기초하여 제n 게이트 신호(Scan[n])가 제2 클럭 신호(CLK2)를 가지도록 풀다운 시킬 수 있다.
도 5에 도시된 바와 같이, 제3 구간(P3)에서, 개시신호(FLM)(또는, 제1 개시신호)는 논리 로우 레벨을 가지고, 제1 클럭 신호(CLK1)은 논리 로우 레벨을 가질 수 있다. 이 경우, 도 2에 도시된 제1 게이트 구동 유닛(210-1)에서, 제1 트랜지스터(T1)은 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 턴온되고, 논리 로우 레벨의 개시신호(FLM)을 제1 노드(N1)에 전송할 수 있다. 제1 커패시터(C1)는 개시신호(FLM)을 저장할 수 있다. 제7 트랜지스터(T7)은 제1 노드(N1)의 제1 노드 전압(즉, 논리 로우 레벨)에 응답하여 턴온될 수 있다. 그러나, 제2 클럭 신호(CLK2)는 논리 하이 레벨을 가지므로, 제1 게이트 신호(SCAN[1])는 논리 하이 레벨을 가질 수 있다. 이후, 제4 구간(P4)에서, 제2 클럭 신호(CLK2)가 논리 로우 레벨을 가질 수 있다. 이 경우, 제7 트랜지스터(T7)은 제1 노드(N1)의 제1 노드 전압(즉, 논리 로우 레벨)에 응답하여 턴온를 유지하므로, 제1 게이트 신호(SCAN[1])을 논리 로우 레벨(즉, 논리 로우 레벨을 가지는 제2 클럭 신호(CLK2))를 가지도록 풀다운 시킬 수 있다. 따라서, 제1 게이트 구동 유닛(210-1)은 제4 구간(P4)에서 논리 로우 레벨을 가지는 제1 게이트 신호(SCAN[1])를 출력할 수 있다.
유사하게, 제2 게이트 구동 유닛(210-2)은 제1 게이트 신호(SCAN[1])에 기초하여 제5 구간(P4)에서 논리 로우 레벨을 가지는 제2 게이트 신호(SCAN[2])를 출력하고, 제3 내지 제6 게이트 구동 유닛(210-3 내지 210-6)은 순차적으로 논리 로우 레벨을 가지는 제3 내지 제6 게이트 신호들(SCAN[3] 내지 SCAN[6])을 출력할 수 있다.
다시 도 4를 참조하면, 제4 트랜지스터(T4)는 제1 노드(N1)의 제1 노드 전압에 응답하여 제1 클럭 신호(CLK1)를 제2 노드(N2)에 전송하고, 제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)에 응답하여 저전압(VGL)을 제2 노드(N2)에 전송할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)에 인가된 전압을 저장할 수 있다. 제6 트랜지스터(T6)은 제2 노드의 전압(또는, 제2 노드(N2)의 제2 노드 전압, 제2 커패시터(C2)에 저장된 전압)에 응답하여 턴온 또는 턴오프 될 수 있다.
한편, 제2 트랜지스터(T2)는 제2 노드(N2)의 제2 노드 전압에 응답하여 턴온 되고, 고전압(VGH)를 제3 트랜지스터(T3)에 전송할 수 있다. 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)에 응답하여 턴온되고, 전송된 고전압(VGH)를 제1 노드(N1)에 전송할 수 있다.
도 5에 도시된 제3 구간(P3)에서, 제1 게이트 구동 유닛(210-1)의 제4 트랜지스터(T4)는 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 턴온되고, 제5 트랜지스터(T5)는 논리 로우 레벨의 제1 클럭 신호(CLK1)에 응답하여 턴온되므로, 제2 노드(N2)에 저전압(VGL)(또는, 논리 로우 레벨의 제1 클럭 신호(CLK1))이 전송될 수 있다. 제2 커패시터(C2)는 저전압(VGL)을 저장하고, 제6 트랜지스터(T6)는 저전압(VGL)에 응답하여 턴온되고, 고전압(VGH)을 제1 게이트 신호(SCAN[1])로서 출력할 수 있다. 따라서, 제3 구간(P3)에서, 제1 게이트 구동 유닛(210-1)은 고전압(VGH)(또는, 논리 하이 레벨)을 가지는 제1 게이트 신호(SCAN[1])를 출력할 수 있다.
한편, 제n-1 게이트 신호(SCAN[n-1])의 파형에 따라 게이트 구동 유닛(400)은 다중 클럭 펄스를 가지는 제n 게이트 신호(SCAN[n])을 출력할 수 있다.
도 5에 도시된 바와 같이, 개시신호(FLM)은 제11 구간(P11)(예를 들어, 5 수평 시간(5H) 동안) 논리 로우 레벨을 가지므로, 제1 게이트 구동 유닛(210-1)은 제4 구간(P4), 제5 구간(P5) 및 제6 구간(P6)에서 논리 로우 레벨의 펄스를 가지는 제1 게이트 신호(SCAN[1])를 출력할 수 있다. 유사하게, 제2 내지 제6 게이트 구동 유닛들(210-2 내지 210-6)은 제1 게이트 신호(SCAN[1])가 1 수평 시간만큼 순차적으로 시프트된 제2 내지 제6 게이트 신호들(SCAN[2] 내지 SCAN[6])을 순차적으로 출력할 수 있다.
이 경우, 도 1에 도시된 화소들(111)(예를 들어, 제1 내지 제6 게이트 구동 유닛들(210-1 내지 210-6)에 각각 연결되는 화소들)은 멀티 클럭 펄스를 가지는 제1 내지 제6 게이트 신호들(SCAN[1] 내지 SCAN[6])에 응답하여 구동 트랜지스터(예를 들어, 화소들(111) 각각에 포함된 구동 트랜지스터)에 초기화 전압(또는, 바이어스 전압)을 반복적으로 인가할 수 있다. 따라서, 구동 트랜지스터의 문턱전압을 특정 방향(즉, 구동 트랜지스터의 문턱전압의 히스테리시스 곡선 상 하나의 값을 가지는 지점)으로 이동되고, 표시 장치(100)는 구동 트랜지스터의 문턱전압을 보상할 수 있다.
그러나, 종래의 게이트 구동부에서, 제1 내지 제6 게이트 구동 유닛들(210-1 내지 210-6)은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에만 기초하여 제1 내지 제6 게이트 신호들(SCAN[2] 내지 SCAN[6])을 생성하므로, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 부하가 증가할 수 있다. 예를 들어, 제6 구간(P6)에서, 제2 클럭 신호(CLK2)에 기초하여 제1 게이트 신호(SCAN[1]), 제3 게이트 신호(SCAN[3]) 및 제5 게이트 신호(SCAN[5])는 논리 로우 레벨을 가지므로, 제2 클럭 신호(CLK2)의 부하는 제4 구간(P4)에서의 제2 클럭 신호(CLK2)의 부하의 3배로 증가될 수 있다. 유사하게, 제7 구간(P4)에서, 제1 클럭 신호(CLK1)의 부하는 증가될 수 있다.
한편, 본 발명의 실시예들에 따른 표시 장치(100)는 상호 동일한 클럭 신호들에 기초하여 상호 인접한 게이트 신호들을 생성하므로, 클럭 신호들 각각의 부하를 감소시킬 수 있다.
도 2, 도 4 및 도 5를 참조하여 예를 들면, 제6 구간(P6)에서, 제1 게이트 신호(SCAN[1])는 제2 클럭 신호(CLK2)에 기초하여 생성되고, 제3 게이트 신호(SCAN[3])는 제4 클럭 신호(CLK4)에 기초하여 생성되며, 제5 게이트 신호(SCAN[5])는 제6 클럭 신호(CLK6)에 기초하여 생성될 수 있다. 또한, 제7 구간(P7)에서, 제2 게이트 신호(SCAN[2])는 제1 클럭 신호(CLK1)에 기초하여 생성되고, 제4 게이트 신호(SCAN[4])는 제3 클럭 신호(CLK3)에 기초하여 생성되며, 제6 게이트 신호(SCAN[6])는 제5 클럭 신호(CLK5)에 기초하여 생성될 수 있다. 즉, 제1 내지 제6 클럭 신호들(CLK1 내지 CLK6)은 하나의 게이트 신호(즉, 제1 내지 제6 게이트 신호들(SCAN[1] 내지 SCAN[6]) 중 하나)의 생성에만 이용되므로, 제1 내지 제6 클럭 신호들(CLK1 내지 CLK6) 각각의 부하는 감소될 수 있다.
도 4에서, 게이트 구동 유닛(400)은 제1 클럭 신호(CLK1)에 기초하여 제2 클럭 신호(CLK2)를 제n 게이트 신호(SCAN[n])로서 출력하는 것으로 도시되어 있으나, 게이트 구동 유닛(400)은 이에 국한되는 것은 아니다. 예를 들어, 게이트 구동 유닛(400)은 제2 클럭 신호(CLK2)(또는, 제4 클럭 신호(CLK4), 제6 클럭 신호(CLK6))에 기초하여 제1 클럭 신호(CLK1)(또는, 제3 클럭 신호(CLK3), 제5 클럭 신호(CLK5))를 제n 게이트 신호(SCAN[n])로서 출력할 수 있다.
또한, 도 4에서, 개시신호(FLM)은 5 수평 시간 동안 논리 로우 레벨을 가지는 것으로 도시되어 있으나, 개시신호(FLM)는 이에 국한되는 것은 아니다. 예를 들어, 개시신호(FLM)은 3 수평 시간 내지 10 수평 시간의 범위 이내에서 논리 로우 레벨을 가질 수 있다. 이 경우, 제n 게이트 신호(SCAN[n])은 2개 내지 5개의 펄스(또는, 논리 로우 레벨)을 가질 수 있다.
도 6은 도 2의 게이트 구동부에 제공되는 클럭 신호들의 일 예를 나타내는 파형도이다.
도 6을 참조하면, 제2 클럭 신호(CLK2)는 제1 구간(P1)에서 논리 하이 레벨을 가지고, 제2 구간(P2)에서 논리 로우 레벨을 가질 수 있다. 도 3에 도시된 제2 클럭 신호(CLK2)와 비교하여, 도 6에 도시된 제2 클럭 신호(CLK2)는 제2 구간의 적어도 일부 동안 논리 로우 레벨을 가질 수 있다. 유사하게, 제4 클럭 신호(CLK4)는 제1 구간(P1)에서 논리 하이 레벨을 가지고, 제2 구간(P2)에서 논리 로우 레벨을 가지고, 제6 클럭 신호(CLK6)는 제1 구간(P1)에서 논리 하이 레벨을 가지고, 제2 구간(P2)에서 논리 로우 레벨을 가질 수 있다.
즉, 제2 클럭 신호(CLK2), 제4 클럭 신호(CLK4) 및 제6 클럭 신호(CLK6)은 상호 동일한 주기 및 상호 동일한 파형을 가질 수 있다. 다만, 제2 클럭 신호(CLK2), 제4 클럭 신호(CLK4) 및 제6 클럭 신호(CLK6)는 위상차를 가질 수 있다. 즉, 제4 클럭 신호(CLK4)는 제2 클럭 신호의 위상보다 지연된 위상을 가지고, 제6 클럭 신호(CLK6)는 제4 클럭 신호의 위상보다 지연된 위상을 가질 수 있다.
이 경우, 제1 게이트 신호(SCAN[1])는 제2 클럭 신호(CLK2)와 동일한 파형을 가지고, 제3 게이트 신호(SCAN[3])는 제4 클럭 신호(CLK4)와 동일한 파형을 가지며, 제5 게이트 신호(SCAN[5])는 제6 클럭 신호(CLK6)와 동일한 파형을 가질 수 있다. 즉, 제1 게이트 신호(SCAN[1])는 제1 시점(T1)에서 논리 로우 레벨로 천이되고, 제3 게이트 신호(SCAN[3])는 제1 시점(T1)보다 늦은 제2 시점(T2)에서 논리 로우 레벨로 천이되며, 제5 게이트 신호(SCAN[5])는 제2 시점(T2)보다 늦은 제3 시점(T3)에서 논리 로우 레벨로 천이될 수 있다.
표시 장치(100)가 도 2에 도시된 클럭 신호들(CLK1 내지 CLK6)을 이용하는 경우, 소비 전력은 제1 구간(P1)의 시작 시점(또는, 제2 구간(P2)의 시작 시점)에 집중될 수 있다. 그러나, 도 6에 도시된 클럭 신호들(CLK2, CLK4 및 CLK6)은 상호 위상차를 가지므로, 표시 장치(100)는 소비 전력을 여러 시점(예를 들어, 제1 시점(P1), 제2 시점(P2) 및 제3 시점(P3))으로 분산시킬 수 있다. 따라서, 표시 장치(100)는 소비 전력의 집중에 의한 전압 강하 및 표시 품질의 저하를 방지할 수 있다.
도 7은 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 도면이다.
도 2 및 도 7을 참조하면, 도 7의 게이트 구동부(140)는 도 2의 게이트 구동부(140)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 7의 게이트 구동부(140)는 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)를 전송하는 4개의 클럭 신호 배선들을 포함할 수 있다. 여기서, 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)는 도 2 및 도 3을 참조하여 설명한 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)와 실질적으로 동일할 수 있다.
제1 게이트 구동 유닛(210-1)(또는, 제4n+1 게이트 구동 유닛)은 도 2에 도시된 제1 게이트 구동 유닛(210-1)과 동일하고, 제2 게이트 구동 유닛(210-2)(또는, 제4n+2 게이트 구동 유닛)은 도 2에 도시된 제2 게이트 구동 유닛(210-2)과 동일하며, 제3 게이트 구동 유닛(210-3)(또는, 제4n+3 게이트 구동 유닛)은 도 2에 도시된 제3 게이트 구동 유닛(210-3)과 동일하고, 제4 게이트 구동 유닛(210-4)(또는, 제4n+4 게이트 구동 유닛)은 도 2에 도시된 제4 게이트 구동 유닛(210-4)과 동일할 수 있다.
제5 게이트 구동 유닛(210-5)은 제1 클럭 신호 배선(즉, 제1 클럭 신호(CLK1)를 전송하는 클럭 신호 배선) 및 제2 클럭 신호 배선(즉, 제2 클럭 신호(CLK2)를 전송하는 클럭 신호 배선)에 연결되고, 고전압(VGH), 저전압(VGL) 및 제4 게이트 신호(SCAN[4])을 수신하며, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제4 게이트 신호(SCAN[4])에 기초하여 제5 게이트 신호(SCAN[5])을 출력할 수 있다. 즉, 제5 게이트 구동 유닛(210-5)의 연결 구성 및 기능은 제1 게이트 구동 유닛(210-1)의 연결 구성 및 기능과 각각 실질적으로 동일할 수 있다.
유사하게, 제6 게이트 구동 유닛(210-6)은 제2 게이트 구동 유닛(210-2)과 실질적으로 동일하고, 제5 게이트 신호(SCAN[5])를 수신하고, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제5 게이트 신호(SCAN[5])에 기초하여 제6 게이트 신호(SCAN[6])를 출력할 수 있다.
즉, 게이트 구동 유닛(140)은 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)를 각각 전송하는 4개의 클럭 신호 배선들을 포함하고, 4개의 구동 유닛들마다 반복되는 연결 구성을 가질 수 있다.
이 경우, 제1 클럭 신호(CLK1)은 제2 게이트 신호(SCAN[2]) 및 제6 게이트 신호(SCAN[6])의 생성에 이용되므로, 3개의 게이트 신호들(예를 들어, 제2 게이트 신호(SCAN[2]), 제4 게이트 신호(SCAN[4]) 및 제6 게이트 신호(SCAN[6]))의 생성에 이용되는 종래의 제1 클럭 신호(CLK1)의 부하에 비해 2/3배로 감소된 부하를 가질 수 있다. 유사하게, 제2 클럭 신호(CLK2)은 제1 게이트 신호(SCAN[1]) 및 제5 게이트 신호(SCAN[5])의 생성에 이용되므로, 3개의 게이트 신호들의 생성에 이용되는 종래의 제2 클럭 신호(CLK2)의 부하에 비해 2/3배로 감소된 부하를 가질 수 있다.
비록 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 각각의 부하는 도 2를 참조하여 설명한 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4)의 부하보다 클 수 있으나, 클럭 신호 배선들이 배치되는 영역은 도 2의 클럭 신호 배선들이 배치되는 영역보다 좁아질 수 있다.
한편, 게이트 신호들이 3개의 펄스(논리 로우 레벨)가 아닌 2개의 펄스만을 가지는 경우, 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 각각의 부하는 도 2를 참조하여 설명한 제1 내지 제4 클럭 신호들(CLK1 내지 CLK4) 각각의 부하와 동일할 수 있다.
즉, 클럭 신호들(또는, 클럭 신호 배선들)의 수는 게이트 신호들에 포함된 펄스(또는, 논리 로우 레벨)의 개수와 클럭 신호 배선들이 배치되는 영역(또는, 표시 패널(110)의 데드 스페이스)에 기초하여 결정될 수 있다.
한편, 도 7에서 게이트 구동부(140)는 제1 내지 제4 클럭 신호(CLK1 내지 CLK4)를 이용하는 것으로 도시되어 있으나, 게이트 구동부(140)는 이에 국한되는 것은 아니다. 예를 들어, 게이트 구동부(140)는 3개 내지 10개의 클럭 신호들을 이용하고, 상기 클럭 신호들을 각각 전송하는 복수의 클럭 신호 배선들을 포함할 수 있다.
이상, 본 발명의 실시예들에 따른 게이트 구동부 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 장치 110: 표시 패널
111: 화소 120: 타이밍 제어부
130: 데이터 구동부 140: 게이트 구동부
150: 발광 구동부
210-1 내지 210-6: 제1 내지 제6 게이트 구동 유닛
400: 게이트 구동 유닛

Claims (20)

  1. 클럭 신호들을 각각 전송하는 클럭 신호 배선들-상기 클럭 신호들 중에서 적어도 2개는 상호 동일함-; 및
    상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함하고,
    상기 게이트 구동 유닛들 중 제6n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제6n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수),
    상기 제6n+1 게이트 구동 유닛에 인접한 제6n+2 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호에 기초하여 제6n+2 게이트 신호를 출력하며,
    상기 제6n+2 게이트 구동 유닛에 인접한 제6n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제6n+3 게이트 신호를 출력하고,
    제6n+3 게이트 구동 유닛에 인접한 제6n+4 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제4 클럭 신호에 기초하여 제6n+4 게이트 신호를 출력하며,
    제6n+4 게이트 구동 유닛에 인접한 제6n+5 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제5 클럭 신호에 기초하여 제6n+5 게이트 신호를 출력하고,
    제6n+5 게이트 구동 유닛에 인접한 제6n+6 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제6 클럭 신호에 기초하여 제6n+6 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  2. 제 1 항에 있어서, 상기 게이트 구동 유닛들 중에서 적어도 2개는 상호 인접하고, 상기 클럭 신호들 중에서 상기 적어도 2개를 각각 수신하는 것을 특징으로 하는 게이트 구동부.
  3. 제 1 항에 있어서, 상기 다중 클럭 펄스는 상기 게이트 구동부의 구동 주기 동안 복수의 단위 펄스들을 포함하는 것을 특징으로 하는 게이트 구동부.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제1 구간은 상기 제1 클럭 신호의 전반 주기(first half period)이고, 상기 제2 구간은 상기 제1 클럭 신호의 후반 주기(second half period)인 것을 특징으로 하는 게이트 구동부.
  6. 삭제
  7. 제 1 항에 있어서, 상기 6n+1 게이트 구동 유닛은,
    논리 로우 레벨을 가지는 제1 개시 신호 및 상기 제2 클럭 신호에 기초하여 상기 다중 클럭 펄스를 가지는 제2 개시 신호를 생성하고, 상기 제2 개시 신호에 기초하여 논리 로우 레벨을 가지는 상기 제1 클럭 신호를 상기 제6n+1 게이트 신호로서 출력하는 것을 특징으로 하는 게이트 구동부.
  8. 제 7 항에 있어서, 상기 6n+2 게이트 구동 유닛은,
    논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제1 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력하는 것을 특징으로 하는 게이트 구동부.
  9. 제 7 항에 있어서, 상기 6n+2 게이트 구동 유닛은,
    논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제3 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력하는 것을 특징으로 하는 게이트 구동부.
  10. 제 7 항에 있어서, 상기 6n+2 게이트 구동 유닛은,
    논리 로우 레벨을 가지는 상기 제6n+1 게이트 신호 및 상기 제5 클럭 신호에 기초하여 논리 로우 레벨을 가지는 상기 제2 클럭 신호를 상기 제6n+2 게이트 신호로서 출력하는 것을 특징으로 하는 게이트 구동부.
  11. 제 1 항에 있어서, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 주기와 동일한 주기, 상기 제1 클럭 신호의 파형과 동일한 파형 및 상기 제1 클럭 신호의 위상과 동일한 위상을 가지는 것을 특징으로 하는 게이트 구동부.
  12. 제 1 항에 있어서, 상기 제3 클럭 신호는 상기 제1 클럭 신호의 주기와 동일한 주기 및 상기 제1 클럭 신호의 파형과 동일한 파형을 가지고, 상기 제1 클럭 신호의 위상보다 지연된 위상을 가지는 것을 특징으로 하는 게이트 구동부.
  13. 제 1 항에 있어서, 상기 클럭 신호 배선들은, 상기 제1 클럭 신호를 전송하는 제1 클럭 신호 배선, 상기 제2 클럭 신호를 전송하는 제2 클럭 신호 배선 및 상기 제3 클럭 신호를 전송하는 제3 클럭 신호 배선을 포함하는 것을 특징으로 하는 게이트 구동부.
  14. 클럭 신호들을 각각 전송하는 클럭 신호 배선들-상기 클럭 신호들 중에서 적어도 2개는 상호 동일함-; 및
    상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함하고,
    상기 게이트 구동 유닛들 중 제4n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제4n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수),
    상기 제4n+1 게이트 구동 유닛에 인접한 제4n+2 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호에 기초하여 제4n+2 게이트 신호를 출력하며,
    상기 제4n+2 게이트 구동 유닛에 인접한 제4n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제4n+3 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  15. 화소들을 구비하는 표시 패널;
    클럭 신호들을 생성하는 클럭 신호 생성부- 상기 클럭 신호들 중에서 적어도 2개는 상호 동일함-; 및
    다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 상기 표시 패널에 순차적으로 출력하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    상기 클럭 신호들을 각각 전송하는 클럭 신호 배선들; 및
    상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 상기 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함하며,
    상기 게이트 구동 유닛들 중 제6n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제6n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수),
    상기 제6n+1 게이트 구동 유닛에 인접한 제6n+2 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 제2 클럭 신호에 기초하여 제6n+2 게이트 신호를 출력하며,
    상기 제6n+2 게이트 구동 유닛에 인접한 제6n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제6n+3 게이트 신호를 출력하며,
    제6n+3 게이트 구동 유닛에 인접한 제6n+4 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제4 클럭 신호에 기초하여 제6n+4 게이트 신호를 출력하고,
    제6n+4 게이트 구동 유닛에 인접한 제6n+5 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제5 클럭 신호에 기초하여 제6n+5 게이트 신호를 출력하며,
    제6n+5 게이트 구동 유닛에 인접한 제6n+6 게이트 구동 유닛은, 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지며 상기 제2 클럭 신호에 독립하는 제6 클럭 신호에 기초하여 제6n+6 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 게이트 구동 유닛들 중에서 적어도 2개는 상호 인접하고, 상기 클럭 신호들 중에서 상기 적어도 2개를 각각 수신하는 것을 특징으로 하는 표시 장치.
  17. 화소들을 구비하는 표시 패널;
    클럭 신호들을 생성하는 클럭 신호 생성부- 상기 클럭 신호들 중에서 적어도 2개는 상호 동일함-; 및
    다중 클럭 펄스(multi-clock pulse)를 가지는 게이트 신호들을 상기 표시 패널에 순차적으로 출력하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    상기 클럭 신호들을 각각 전송하는 클럭 신호 배선들; 및
    상기 클럭 신호 배선들에 각각 연결되고, 상기 클럭 신호들에 기초하여 상기 게이트 신호들을 순차적으로 생성하는 게이트 구동 유닛들을 포함하며,
    상기 게이트 구동 유닛들 중 제4n+1 게이트 구동 유닛은, 제1 구간에서 논리 로우 레벨을 가지고 제2 구간에서 논리 하이 레벨을 가지는 제1 클럭 신호에 기초하여 제4n+1 게이트 신호를 출력하고(단, n은 0 이상의 정수),
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    상기 제4n+2 게이트 구동 유닛에 인접한 제4n+3 게이트 구동 유닛은, 상기 제1 구간에서 논리 로우 레벨을 가지고 상기 제2 구간에서 논리 하이 레벨을 가지며 상기 제1 클럭 신호에 독립하는 제3 클럭 신호에 기초하여 제4n+3 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102566221B1 (ko) * 2015-12-29 2023-08-14 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
KR102525226B1 (ko) * 2018-07-25 2023-04-25 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030445A1 (en) 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Display device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545653B1 (en) * 1994-07-14 2003-04-08 Matsushita Electric Industrial Co., Ltd. Method and device for displaying image signals and viewfinder
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW200915290A (en) * 2007-07-24 2009-04-01 Koninkl Philips Electronics Nv A shift register circuit
KR101419240B1 (ko) * 2007-12-31 2014-07-15 엘지디스플레이 주식회사 액정표시장치 및 이의 구동방법
JP5527647B2 (ja) * 2008-05-26 2014-06-18 Ｎｌｔテクノロジー株式会社 シフトレジスタ
TWI381640B (zh) * 2009-07-14 2013-01-01 Au Optronics Corp 具雙向傳輸機制之移位暫存器電路
KR101769586B1 (ko) * 2010-09-24 2017-08-21 삼성디스플레이 주식회사 유기 발광 디스플레이 장치
KR102024116B1 (ko) * 2012-03-22 2019-11-15 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 이용한 표시 장치
KR102015396B1 (ko) * 2012-11-27 2019-08-28 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
US10068543B2 (en) * 2013-06-28 2018-09-04 Sharp Kabushiki Kaisha Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device
KR20160024048A (ko) * 2014-08-22 2016-03-04 삼성디스플레이 주식회사 표시 장치
CN104505044B (zh) * 2014-12-29 2017-07-28 上海天马微电子有限公司 一种栅极驱动电路、阵列基板、显示面板和显示装置
CN104851402B (zh) * 2015-05-27 2017-03-15 深圳市华星光电技术有限公司 一种多相位时钟产生电路及液晶显示面板
CN105096865B (zh) * 2015-08-06 2018-09-07 京东方科技集团股份有限公司 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置
KR102566221B1 (ko) * 2015-12-29 2023-08-14 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
TWI643170B (zh) * 2016-08-18 2018-12-01 鴻海精密工業股份有限公司 雙向移位暫存器及顯示驅動系統

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030445A1 (en) 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Display device

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