KR101419240B1 - 액정표시장치 및 이의 구동방법 - Google Patents

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Abstract

본 발명은 스캔펄스의 하강 시간을 줄여 화상의 품질을 향상시킬 수 있는 액정표시장치에 관한 것으로, 서로 위상차를 갖는 다수의 스캔펄스들을 생성하며, 서로 인접한 스캔펄스들의 펄스폭이 일부 중첩되도록 상기 스캔펄스들을 차례로 출력하여 각 게이트 라인의 일측에 순차적으로 공급하는 게이트 드라이버; 서로 위상차를 갖는 다수의 클럭펄스들을 생성하며, 서로 인접한 클럭펄스들의 펄스폭이 일부 중첩되도록 상기 클럭펄스들을 차례로 출력하는 클럭 발생기; 각 게이트 라인마다 설치된 스위칭소자를 포함하며; 제 n 게이트 라인(n은 자연수)에 설치된 스위칭소자는 제 n+1 게이트 라인에 접속된 제어단자, 상기 제 n 게이트 라인의 타측에 접속된 제 1 접속단자, 그리고 상기 클럭 발생기로부터의 어느 하나의 클럭펄스를 공급받는 제 2 접속단자를 포함함을 그 특징으로 한다.
액정표시장치, 게이트 드라이버, 클럭 발생기, 스위칭부

Description

액정표시장치 및 이의 구동방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 라인에 공급되는 스캔펄스의 하강시간을 감소시켜 화질을 향상시킬 수 있는 액정표시장치 및 이의 구동방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 게이트 라인들에는 상기 게이트 라인들을 구동하기 위한 스캔펄스가 공급된다.
도 1은 이상적인 스캔펄스와 실제 게이트 라인에 공급된 스캔펄스를 나타내 도면이다.
도 1에 도시된 바와 같이, 이상적인 스캔펄스는 사각형태의 구형 펄스파로 나타낼 수 있다. 그러나, 게이트 라인에 공급된 스캔펄스는 게이트 라인의 저항 및 커패시터 성분(RC성분)에 의해 상승 시간 및 하강 시간의 증가하여, 도 1에 도시된 바와 같이 왜곡된 형태를 갖게 된다.
특히, 상기 스캔펄스의 하강 시간, 즉 상기 스캔펄스가 하이상태의 전압에서 로우상태의 전압으로 천이하는 시간이 증가하게 되면 많은 문제점이 발생한다.
즉, 첫 번째 게이트 라인에 공급된 스캔펄스의 하강 시간이 증가하면, 상대적으로 다음에 구동될 두 번째 게이트 라인에 접속된 화소셀에 화소전압을 공급할 시간이 줄어들게 되어 화소셀의 충전불량이 발생한다. 이 충전불량은 결국 화상의 품질 저하로 이어진다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 게이트 라인에 공급된 스캔펄스의 하강 시간을 감소시킬 수 있는 액정표시장치 및 이의 구동방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 서로 위상차를 갖는 다수의 스캔펄스들을 생성하며, 서로 인접한 스캔펄스들의 펄스폭이 일부 중첩되도록 상기 스캔펄스들을 차례로 출력하여 각 게이트 라인의 일측에 순 차적으로 공급하는 게이트 드라이버; 서로 위상차를 갖는 다수의 클럭펄스들을 생성하며, 서로 인접한 클럭펄스들의 펄스폭이 일부 중첩되도록 상기 클럭펄스들을 차례로 출력하는 클럭 발생기; 각 게이트 라인마다 설치된 스위칭소자를 포함하며; 제 n 게이트 라인(n은 자연수)에 설치된 스위칭소자는 제 n+1 게이트 라인에 접속된 제어단자, 상기 제 n 게이트 라인의 타측에 접속된 제 1 접속단자, 그리고 상기 클럭 발생기로부터의 어느 하나의 클럭펄스를 공급받는 제 2 접속단자를 포함함을 그 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 구동방법은, 제 n+1 게이트 라인에 게이트단자가 접속되고, 제 n 게이트 라인의 타측에 소스단자가 접속된 스위칭소자를 포함하는 액정표시장치의 구동방법에 있어서, 서로 위상차를 갖는 다수의 스캔펄스들을 생성하며, 서로 인접한 스캔펄스들의 펄스폭이 일부 중첩되도록 상기 스캔펄스들을 차례로 출력하여 각 게이트 라인의 일측에 순차적으로 공급하는 단계; 및, 서로 위상차를 갖는 다수의 클럭펄스들을 생성하며, 서로 인접한 클럭펄스들의 펄스폭이 일부 중첩되도록 상기 클럭펄스들을 차례로 출력하여 상기 각 스위칭소자의 각 드레인단자에 순차적으로 공급하는 단계를 포함함을 그 특징으로 한다.
본 발명에 따른 액정표시장치에는 다음과 같은 효과가 있다.
본 발명에서는 각 게이트 라인의 타측에 스위칭소자를 통해 중첩된 클럭펄스들을 공급함과 아울러, 상기 각 게이트 라인의 일측에 상기 클럭펄스에 근거하여 생성된 스캔펄스들을 공급함으로써 게이트 라인들에 공급된 스캔펄스의 하강 시간을 감소시킬 수 있다.
도 2는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.
본 발명의 실시예에 따른 액정표시장치는, 도 2에 도시된 바와 같이, 서로 교차하는 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)과, 그리고 상기 각 게이트 라인(GL1 내지 GLn)과 각 데이터 라인(DL1 내지 DLm)에 의해 정의된 화소영역마다 형성된 화소셀(PXL)을 포함하는 액정표시패널(200)과, 상기 액정표시패널(200)의 게이트 라인들(GL1 내지 GLn)의 일측에 스캔펄스를 입력하기 위한 게이트 드라이버(GD)와 상기 액정표시패널(200)의 데이터 라인들(DL1 내지 DLm)에 데이터를 입력하기 위한 데이터 드라이버(DD)와 상기 액정표시패널(200)에 광을 조사하기 위한 백라이트 유니트(BU)와 상기 백라이트 유니트(BU)의 램프를 구동시키기 위한 램프 구동부(600)와 상기 게이트 드라이버(GD), 데이터 드라이버(DD), 및 램프 구동부(600)를 제어하기 위한 타이밍 콘트롤러(TC)와 상기 액정표시패널(200)과 백라이트 유니트(BU)에 필요한 전원을 공급하는 전원 발생부(PW)와, 서로 위상차를 갖는 다수의 클럭펄스들을 발생하는 클럭 발생기와, 상기 클럭 발생기로부터의 클럭펄스를 상기 게이트 라인들의 타측에 공급하는 스위칭부를 포함한다.
상기 액정표시패널(200)은 액정층을 사이에 두고 서로 합착된 컬러필터 어레이 기판과 TFT 어레이 기판을 포함한다. 상기 컬러필터 어레이 기판상에는 컬러필터 및 공통전극이 형성된다. 컬러필터는 적색, 녹색 및 청색의 컬러필터층이 배치 되어 특정 파장대역의 광을 투과시킴으로써 컬러표시를 가능하게 한다. 인접한 색의 컬러필터사이에는 블랙 매트릭스(Black Matrix)가 형성된다.
상기 액정표시패널(200)의 데이터 라인들(DL1 내지 DLm)과 게이트 라인들(GL1 내지 GLn)의 교차부에 형성된 박막트랜지스터(TFT)는 게이트 드라이버(GD)로부터의 스캔펄스에 응답하여 데이터 라인들(DL1 내지 DLm) 상의 데이터를 화소셀(PXL)에 입력하게 된다. 이 박막트랜지스터(TFT)의 소스전극은 데이터 라인에 접속되며, 드레인전극은 화소셀(PXL)의 화소전극에 접속된다. 그리고 박막트랜지스터(TFT)의 게이트전극은 게이트 라인에 접속된다.
각 화소셀(PXL)은 박막트랜지스터, 화소전극, 공통전극, 및 공통 라인을 포함한다. 상기 화소전극과 공통전극 사이에는 액정층이 형성된다. 상기 액정층은 상기 각 화소전극과 공통전극 사이에서 발생되는 전계에 따라 광 투과량을 조절한다.
각 화소셀(PXL)은 한 프레임 기간동안 데이터를 유지하기 위한 액정용량 커패시터(Clc)와, 상기 데이터를 상기 한 프레임 기간동안 안정적으로 유지시키기 위한 보조용량 커패시터(Cst)를 포함한다.
타이밍 콘트롤러(TC)는 디지털 비디오 카드로부터 입력되는 디지털 비디오 데이터를 적색 데이터(R), 녹색 데이터(G) 및 청색 데이터(B)별로 재정렬하게 된다. 타이밍 콘트롤러(TC)에 의해 재정렬된 데이터(R,G,B)는 데이터 드라이버(DD)에 입력된다.
또한, 타이밍 콘트롤러(TC)는 자신에게 입력되는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 클럭신호(CLK)를 이용하여 데이터 제어신호(DCS)와 게이트 제 어신호(GCS)를 발생시켜 데이터 드라이버(DD)와 게이트 드라이버(GD)에 공급한다. 데이터 제어신호(DCS)는 도트클럭, 소스쉬프트클럭, 소스인에이블신호, 극성반전신호 등을 포함한다. 상기 게이트 제어신호(GCS)는 게이트 스타트 펄스, 게이트쉬프트클럭, 게이트출력인에이블 등을 포함하여 게이트 드라이버(GD)에 입력된다.
데이터 드라이버(DD)는 타이밍 콘트롤러(TC)로부터의 데이터 제어신호(DCS)에 따라 데이터를 샘플링한 후에, 샘플링된 데이터를 수평기간(Horizontal Time : 1H, 2H, ...)마다 1 라인분식 래치하고 래치된 데이터를 데이터 라인들(DL1 내지 DLm)에 공급한다. 즉, 상기 데이터 드라이버(DD)는 타이밍 콘트롤러(TC)로부터의 데이터(R, G, B)를 전원 발생부(PW)로부터 입력되는 감마전압(GMA1~6)을 이용하여 아날로그 화소 신호로 변환하여 데이터 라인들(DL1 내지 DLm)에 공급한다.
게이트 드라이버(GD)는 타이밍 콘트롤러(TC)로부터의 게이트 제어신호(GCS) 중 게이트 스타트 펄스에 응답하여 스캔펄스를 순차적으로 발생하고 이를 게이트 라인들에 순차적으로 공급한다.
전원 발생부(PW)는 액정표시패널(200)에 공통전극전압(Vcom), 데이터 드라이버(DD)에 감마전압(GMA1~6), 백라이트 유니트(BU)에 램프 구동전압(Vinv)을 공급한다.
여기서, 상기 표시패널(200) 및 스위칭부에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
도 3은 도 2에 도시된 표시패널(200) 및 스위칭부(400)의 상세 구성도이고, 도 4는 도 3에 도시된 스위칭소자들(Tr1 내지 Trn) 중 어느 하나를 도시한 도면이 다.
표시패널(200)에는, 도 3에 도시된 바와 같이, 일방향으로 배열된 다수의 게이트 라인들(GL1 내지 GLn) 및 더미 게이트 라인(GLn+1)과, 상기 게이트 라인들(GL1 내지 GLn) 및 더미 게이트 라인(GLn+1)에 교차하도록 일방향으로 배열된 다수의 데이터 라인들(DL1 내지 DLm)을 포함한다.
상기 게이트 라인들(GL1 내지 GLn)과 데이터 라인들(DL1 내지 DLm)에 의해 정의된 각 화소영역에는 화소셀(PXL)이 형성되어 있으며, 각 화소셀(PXL)은 박막트랜지스터(TFT), 화소전극(PE), 및 공통전극을 포함한다.
이들 화소전극(PE)들은 매트릭스 형태를 이루도록 상기 화소영역들에 배열된다.
각 게이트 라인(GL1 내지 GLn)의 상측에 위치한 각 화소행(HL1 내지 HLn)에는 상기 게이트 라인의 길이 방향을 따라 다수의 화소전극(PE)들이 배열된다. 하나의 화소행내의 화소전극(PE)들은 이들의 하측에 위치한 게이트 라인에 공통으로 접속된다. 또한, 상기 하나의 화소행내의 화소전극(PE)들 각각은 자신의 좌측에 위치한 각 데이터 라인(DL1 내지 DLm)에 개별적으로 접속된다.
예를 들어, 제 1 화소행(HL1)에 구비된 화소전극(PE)들은 제 1 게이트 라인(GL1)에 공통으로 접속됨과 아울러, 제 1 내지 제 m 데이터 라인(DL1 내지 DLm)에 개별적으로 접속된다.
제 3p+1 데이터 라인(p는 0을 포함한 자연수)에 접속된 화소전극(PE)들은 적색에 대한 화상을 표시하기 위한 전극이며, 제 3p+2 데이터 라인에 접속된 화소전 극(PE)들은 녹색에 대한 화상을 표시하기 위한 전극이며, 그리고 제 3p+3 데이터 라인에 접속된 화소전극(PE)들은 청색에 대한 화상을 표시하기 위한 전극이다.
이때, 각 화소전극(PE)은 박막트랜지스터(TFT)를 통해 해당 게이트 라인과 해당 데이터 라인에 접속된다.
스위칭부(400)는, 도 3에 도시된 바와 같이, 다수의 스위칭소자들(Tr1 내지 Trn)을 포함한다. 각 스위칭소자(Tr1 내지 Trn)는 각 게이트 라인(GL1 내지 GLn)의 타측 끝단에 접속된다.
각 스위칭소자(Tr1 내지 Trn)는 제어단자, 제 1 접속단자, 및 제 2 접속단자를 포함하는 3단자 소자이다. 여기서, 상기 제어단자는 상기 스위칭소자의 게이트단자를 의미한다. 한편, 상기 제 1 접속단자와 제 2 접속단자는 상기 스위칭소자의 소스단자 또는 드레인단자를 의미하는데, 상기 제 1 접속단자와 제 2 접속단자간의 상대적인 전위차에 따라 상기 제 1 접속단자가 소스단자가 될 수 도 있으며, 상기 제 2 접속단자가 소스단자가 될 수 있다. 여기서는 설명의 편의상 상기 제 1 접속단자를 소스단자로 고정하여 부르기로 하고, 상기 제 2 접속단자를 드레인단자로 고정하여 부르기로 한다. 그리고, 제어단자는 게이트단자로 고쳐 부르기로 한다.
도 4에 도시된 바와 같이, 제 k 게이트 라인(k는 자연수)에 설치된 제 k 스위칭소자는 제 k+1 게이트 라인에 접속된 게이트단자, 상기 제 k 게이트 라인의 타측에 접속된 소스단자, 그리고 상기 클럭 발생기(222)로부터의 어느 하나의 클럭펄스를 공급받는 드레인단자를 포함한다.
한편, 제 n 스위칭소자(Trn)는 가장 하측에 위치한 제 n 게이트 라인(GLn)에 접속되어 있는데, 이 제 n 스위칭소자(Trn)의 드레인단자는 상기 더미 게이트 라인(GLn+1)에 접속된다.
상기 클럭 발생기(222)는 서로 위상차를 갖는 다수의 클럭펄스들(CLK1 내지 CLK4)을 출력한다. 상기 클럭펄스의 수는 가변될 수 있으나, 여기서는 설명의 편의상 서로 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 예로 들어 설명하기로 한다.
본 발명에 따른 액정표시장치는, 도 3에 도시된 바와 같이, 클럭 발생기(222)로부터의 클럭펄스들(CLK1 내지 CLK4)을 전송하는 다수의 클럭전송라인들(CL1 내지 CL4)을 더 포함한다. 이 클럭전송라인의 수는 상기 클럭펄스의 수에 따라 가변된다. 여기서는 상기 클럭펄스가 4개라고 가정하였으므로, 상기 클럭전송라인의 수도 4개이다.
제 1 클럭전송라인(CL1)은 상기 제 1 클럭펄스(CLK1)를 전송하기 위한 라인으로, 이 제 1 클럭전송라인(CL1)은 상기 클럭 발생기(222)로부터의 제 1 클럭펄스(CLK1)를 공급받는다.
제 2 클럭전송라인(CL2)은 상기 제 2 클럭펄스(CLK2)를 전송하기 위한 라인으로, 이 제 2 클럭전송라인(CL2)은 상기 클럭 발생기(222)로부터의 제 2 클럭펄스(CLK2)를 공급받는다.
제 3 클럭전송라인(CL3)은 상기 제 3 클럭펄스(CLK3)를 전송하기 위한 라인으로, 이 제 3 클럭전송라인(CL3)은 상기 클럭 발생기(222)로부터의 제 3 클럭펄스(CLK3)를 공급받는다.
제 4 클럭전송라인(CL4)은 상기 제 4 클럭펄스(CLK4)를 전송하기 위한 라인으로, 이 제 4 클럭전송라인(CL4)은 상기 클럭 발생기(222)로부터의 제 4 클럭펄스(CLK4)를 공급받는다.
각 스위칭소자(Tr1 내지 Trn)의 드레인단자는 상기 클럭전송라인들(CL1 내지 CL4) 중 어느 하나에 접속된다. 예를 들어, 제 4k+1 스위칭소자의 드레인단자는 제 1 클럭전송라인(CL1)에 접속되며, 제 4k+2 스위칭소자의 드레인단자는 제 2 클럭전송라인(CL2)에 접속되며, 제 4k+3 스위칭소자의 드레인단자는 제 3 클럭전송라인(CL3)에 접속되며, 그리고 제 4k+4 스위칭소자의 드레인단자는 제 4 클럭전송라인(CL4)에 접속된다.
게이트 드라이버(GD)는, 도 3에 도시된 바와 같이, 위상차를 갖는 다수의 스캔펄스들(SP1 내지 SPn)을 출력하고, 이들을 게이트 라인들의 일측에 순차적으로 공급한다. 또한, 상기 게이트 드라이버(GD)는 상기 마지막 게이트 라인(GLn)을 구동한 후, 더미 스캔펄스(SPn+1)를 출력하고 이 더미 스캔펄스(SPn+1)를 상기 더미 게이트 라인(GLn+1)의 일측에 공급한다.
이를 위해, 상기 게이트 드라이버(GD)는 다음과 같은 구조를 갖는다.
도 5는 도 4에 도시된 게이트 드라이버(GD)의 구조를 나타낸 도면이다.
본 발명의 실시예에 따른 게이트 드라이버(GD)는, 도 5에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 더미 스테이지들(STn+1)을 포함한 각 스테이지들(ST1 내지 STn)은 한 프레임 기간동안 한 번의 스캔펄스(SP1 내지 SPn)를 출력하고, 이를 자신의 전단 및 후단 에 위치한 스테이지에 공급하여 그것의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 제 1 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔펄스(SP1 내지 SPn)를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 제 n 스테이지(STn)가 제 n 스캔펄스(SPn)를 출력하고, 마지막으로 더미 스테이지(STn+1)가 더미 스캔펄스(SPn+1)를 출력한다.
상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스(SP1 내지 SPn)는 상기 게이트 라인들(GL1 내지 GLn)의 일측에 순차적으로 공급되어 상기 게이트 라인들(GL1 내지 GLn)을 순차적으로 스캐닝하며, 상기 더미 스캔펄스(SPn+1)는 상기 더미 게이트 라인(GLn+1)의 일측에 공급되어 상기 더미 게이트 라인(GLn+1)을 스캐닝한다.
이러한 게이트 드라이버(GD) 및 스위칭부(400)는 표시패널(200)에 내장될 수 있다. 즉, 상기 표시패널(200)은 화상을 표시하기 위한 표시부와 상기 표시부를 둘러싸는 비표시부를 갖는데, 상기 게이트 드라이버(GD) 및 스위칭부(400)는 상기 비표시부에 내장된다.
이와 같이 구성된 게이트 드라이버(GD)의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 다수의 클럭펄스들(CLK1 내지 CLK4) 중 어느 하나를 인가받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 제 1 스테이지(ST1)는 스타트 펄스(Vst)를 더 공급받 는다.
상기 충전용 전압(VDD)은 각 스테이지(ST1 내지 STn+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 각 스테이지(ST1 내지 STn+1)의 노드들 및 출력단자를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압(VSS)은 접지전압이 될 수 있다. 상기 방전용 전압(VSS)은 상기 각 클럭펄스의 로우상태의 전압값과 동일하다.
상기 클럭펄스들(CLK1 내지 CLK4)은 각 스테이지(ST1 내지 STn+1)의 스캔펄스(SP1 내지 SPn)를 생성하는데 사용되는 신호들로서 이 클럭펄스들(CLK1 내지 CLK4)의 수는 가변 가능하나, 여기서는 설명의 편의상 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 예로 들어 설명하기로 한다.
제 1 클럭전송라인(CL11)은 상기 제 1 클럭펄스(CLK1)를 전송하기 위한 라인으로, 이 제 1 클럭전송라인(CL11)은 상기 클럭 발생기(222)로부터의 제 1 클럭펄스(CLK1)를 공급받는다.
제 2 클럭전송라인(CL22)은 상기 제 2 클럭펄스(CLK2)를 전송하기 위한 라인으로, 이 제 2 클럭전송라인(CL22)은 상기 클럭 발생기(222)로부터의 제 2 클럭펄스(CLK2)를 공급받는다.
제 3 클럭전송라인(CL3)은 상기 제 3 클럭펄스(CLK3)를 전송하기 위한 라인으로, 이 제 3 클럭전송라인(CL33)은 상기 클럭 발생기(222)로부터의 제 3 클럭펄 스(CLK3)를 공급받는다.
제 4 클럭전송라인(CL4)은 상기 제 4 클럭펄스(CLK4)를 전송하기 위한 라인으로, 이 제 4 클럭전송라인(CL44)은 상기 클럭 발생기(222)로부터의 제 4 클럭펄스(CLK4)를 공급받는다.
각 스테이지(ST1 내지 STn+1)들은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 상기 스캔펄스를 생성하여 출력한다.
예를 들어, 제 4a+1 스테이지(a는 0을 포함한 자연수)는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하고, 제 4a+2 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 출력하고, 제 4a+3 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 출력하고, 그리고 제 4a+4 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 출력한다.
상기 각 클럭펄스(CLK1 내지CLK4)는 한 프레임 기간동안 여러 번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
다시 말하면, 각 클럭펄스(는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브상태를 나타낸다.
여기서, 상기 게이트 드라이버(GD)와 상기 스위칭부(400)에 동일한 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급하여도 무방하다. 즉, 상기 게이트 드라이버(GD)와 상기 스위칭부(400)는 모두 상기 클럭 발생기(222)로부터의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받을 수 있다.
한편, 상기 클럭 발생기(222)는 타이밍 콘트롤러(TC)에도 구비되어 있는 바, 이 클럭 발생기(222) 대신에 상기 타이밍 콘트롤러(TC)에 구비된 클럭 발생기(222)로부터의 클럭펄스를 상기 게이트 드라이버(GD)와 상기 스위칭부(400)에 공급하여도 무방하다.
여기서, 상기 게이트 드라이버(GD) 및 상기 스위칭부(400)에 공급되는 클럭펄스에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
도 6은 게이트 드라이버(GD) 및 스위칭부(400)에 공급되는 클럭펄스와, 상기 게이트 드라이버(GD)로부터 출력되는 스캔펄스의 타이밍도를 도시한 도면이다.
도 6에 도시된 바와 같이, 서로 인접한 기간에 출력되는 클럭펄스들의 펄스폭은 소정 구간 중첩되어 있다.
즉, 제 i 클럭펄스(i는 자연수)의 펄스폭 구간 중 전반 1/3 구간이 제 i-1 클럭펄스의 펄스폭 구간 중 후반 1/3 구간과 중첩되어 있으며, 제 i 클럭펄스의 펄스폭 구간 중 후반 1/3 구간이 제 i+1 클럭펄스의 펄스폭 구간 중 전반 1/3 구간과 중첩되어 있다.
예를 들어, 도 6에 도시된 바와 같이, 제 2 클럭펄스(CLK2)의 펄스폭 구간 중 전반 1/3 구간이 제 1 클럭펄스(CLK1)의 펄스폭 구간 중 후반 1/3 구간과 중첩되어 있으며, 제 2 클럭펄스(CLK2)의 펄스폭 구간 중 후반 1/3 구간이 제 3 클럭펄스(CLK3)의 펄스폭 구간 중 전반 1/3 구간과 중첩되어 있다.
또한, 이러한 중첩된 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)에 의해 게이트 드라이버(GD)로부터 출력되는 스캔펄스들(SP1 내지 SPn) 및 더미 스캔펄 스(SPn+1)도 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들과 같은 방식으로 중첩된다. 예를 들어, 도 6에 도시된 바와 같이, 제 2 스캔펄스(SP2)의 펄스폭 구간 중 전반 1/3 구간이 제 1 스캔펄스(SP1)의 펄스폭 구간 중 후반 1/3 구간과 중첩되어 있으며, 제 2 스캔펄스(SP2)의 펄스폭 구간 중 후반 1/3 구간이 제 3 스캔펄스(SP3)의 펄스폭 구간 중 전반 1/3 구간과 중첩되어 있다.
클럭펄스들(CLK1 내지 CLK4), 스캔펄스들(SP1 내지 SPn) 및 더미 스캔펄스(SPn+1)는 모두 동일한 진폭 및 펄스폭을 갖는다.
이와 같이 구성된 본 발명의 실시예에 따른 액정표시장치의 구동방법을 상세히 설명하면 다음과 같다.
도 7은 본 발명에 따른 액정표시장치의 구동방법을 설명하기 위한 도면이다.
먼저, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)에는, 도 7에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 및 이 제 1 클럭펄스(CLK1)에 근거하여 출력된 제 1 스캔펄스(SP1)가 하이상태의 전압을 갖는다.
이 제 1 기간(T1)에 상기 제 1 스캔펄스(SP1)는 상기 제 1 게이트 라인(GL1)의 일측에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시킨다. 한편, 이 제 1 기간(T1)에 제 2 스캔펄스(SP2)는 로우상태의 전압을 나타내므로, 이 로우상태의 제 2 스캔펄스(SP2)를 제 2 게이트 라인(GL2)을 통해 공급받는 제 1 스위칭소자(Tr1)는 턴-오프 상태이다. 따라서, 이 제 1 기간(T1)에 상기 제 1 게이트 라인(GL1)의 타측에는 제 1 클럭펄스(CLK1)가 공급되지 못한다.
다음으로, 제 2 기간(T2)동안의 동작은 상술된 제 1 기간(T1)의 동작과 동일하다.
다음으로, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)은 중첩 기간에 해당하는 기간으로서, 도 7에 도시된 바와 같이, 이 제 3 기간(T3)에는 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)가 모두 하이상태의 전압을 갖는다. 또한, 상기 제 1 클럭펄스(CLK1)에 근거하여 출력된 제 1 스캔펄스(SP1)와 상기 제 2 스캔펄스(SP2)에 근거하여 출력된 제 2 스캔펄스(SP2)가 모두 하이상태의 전압을 갖는다.
이 제 3 기간(T3)에 상기 제 1 스캔펄스(SP1)는 상기 제 1 게이트 라인(GL1)의 일측에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키고, 제 2 스캔펄스(SP2)는 제 2 게이트 라인(GL2)의 일측에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시킨다.
이 제 2 게이트 라인(GL2)이 구동됨에 따라 상기 제 2 게이트 라인(GL2)에 게이트단자가 접속된 제 1 스위칭소자(Tr1)가 턴-온된다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 하이상태의 제 1 클럭펄스(CLK1)가 상기 제 1 게이트 라인(GL1)의 타측에 공급된다. 이에 따라, 이 제 3 기간(T3)에 상기 제 1 게이트 라인(GL1)은 하이상태의 제 1 스캔펄스(SP1)와 하이상태의 제 1 클럭펄스(CLK1)에 의해 구동된다.
한편, 제 3 기간(T3)에 제 3 스캔펄스(SP3)는 로우상태의 전압을 나타내므로, 이 로우상태의 제 3 스캔펄스(SP3)를 제 3 게이트 라인(GL3)을 통해 공급받는 제 2 스위칭소자(Tr2)는 턴-오프 상태이다. 따라서, 이 제 3 기간(T3)에 상기 제 2 게이트 라인(GL2)의 타측에는 제 2 클럭펄스(CLK2)가 공급되지 못한다.
다음으로, 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
제 4 기간(T4)에는, 도 7에 도시된 바와 같이, 제 2 클럭펄스(CLK2) 및 이 제 2 클럭펄스(CLK2)에 근거하여 출력된 제 2 스캔펄스(SP2)가 하이상태의 전압을 갖는다.
이 제 4 기간(T4)에 상기 제 2 스캔펄스(SP2)는 상기 제 2 게이트 라인(GL2)의 일측에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시킨다. 이 제 2 게이트 라인(GL2)이 구동됨에 따라 상기 제 2 게이트 라인(GL2)에 게이트단자가 접속된 제 1 스위칭소자(Tr1)가 턴-온 상태를 유지한다. 그러면, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 로우상태의 제 1 클럭펄스(CLK1)가 상기 제 1 게이트 라인(GL1)의 타측에 공급된다. 이에 따라, 이 제 4 기간(T4)에 상기 제 1 게이트 라인(GL1)은 로우상태의 제 1 스캔펄스(SP1)와 로우상태의 제 1 클럭펄스(CLK1)에 의해 방전된다.
다음으로, 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
제 5 기간(T5)은 중첩 기간에 해당하는 기간으로서, 도 7에 도시된 바와 같이, 이 제 5 기간(T5)에는 제 2 클럭펄스(CLK2)와 제 3 클럭펄스(CLK3)가 모두 하이상태의 전압을 갖는다. 또한, 상기 제 2 클럭펄스(CLK2)에 근거하여 출력된 제 2 스캔펄스(SP2)와 상기 제 3 스캔펄스(SP3)에 근거하여 출력된 제 3 스캔펄스(SP3)가 모두 하이상태의 전압을 갖는다.
이 제 5 기간(T5)에 상기 제 2 스캔펄스(SP2)는 상기 제 2 게이트 라인(GL2)의 일측에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시키고, 제 3 스캔펄스(SP3)는 제 3 게이트 라인(GL3)의 일측에 공급되어 상기 제 3 게이트 라인(GL3)을 구동시킨다.
이 제 3 게이트 라인(GL3)이 구동됨에 따라 상기 제 3 게이트 라인(GL3)에 게이트단자가 접속된 제 2 스위칭소자(Tr2)가 턴-온된다. 그러면, 상기 턴-온된 제 2 스위칭소자(Tr2)를 통해 하이상태의 제 2 클럭펄스(CLK2)가 상기 제 2 게이트 라인(GL2)의 타측에 공급된다. 이에 따라, 이 제 5 기간(T5)에 상기 제 2 게이트 라인(GL2)은 하이상태의 제 2 스캔펄스(SP2)와 하이상태의 제 2 클럭펄스(CLK2)에 의해 구동된다.
여기서, 상기 제 2 게이트 라인(GL2)이 상기 하이상태의 제 2 스캔펄스(SP2)와 하이상태의 제 2 클럭펄스(CLK2)에 의해 구동됨에 따라, 상기 제 2 게이트 라인(GL2)에 게이트 단자가 접속된 제 1 스위칭소자(Tr1)가 턴-온된다. 이때, 상기 제 2 게이트 라인(GL2)의 일측과 타측에서 모두 하이 상태의 신호가 공급되므로 상기 제 1 스위칭소자(Tr1)는 거의 완전하게 턴-온상태를 유지한다.
이 턴-온된 제 1 스위칭소자(Tr1)를 통해 로우상태의 제 1 클럭펄스(CLK1)가 상기 제 1 게이트 라인(GL1)에 공급된다. 이때, 상기 제 1 스위칭소자(Tr1)가 거의 완전하게 턴-온되므로, 상기 턴-온된 제 1 스위칭소자(Tr1)로부터 출력되는 로우상태의 클럭펄스를 거의 왜곡없이 상기 제 1 게이트 라인(GL1)에 공급할 수 있다. 따라서, 상기 제 1 게이트 라인(GL1)에 공급된 제 1 스캔펄스(SP1)가 하이상태에서 로우상태로 빠르게 떨어질 수 있다.
이와 마찬가지 방식으로, 제 3 스위칭소자(Tr3)가 최초로 턴-온되는 기간(T7)동안 제 2 스위칭소자(Tr2)는 상기 제 3 게이트 라인(GL3)의 일측과 타측으로부터 동시에 공급되는 하이상태의 제 3 스캔펄스(SP3) 및 하이상태의 제 3 클럭펄스(CLK3)에 의해 거의 완전하게 턴-온되어, 제 2 게이트 라인(GL2)에 로우상태의 제 2 클럭펄스(CLK2)를 왜곡없이 공급함으로써 상기 제 2 게이트 라인(GL2)에 공급된 제 2 스캔펄스(SP2)가 하이상태에서 로우상태로 빠르게 떨어질 수 있다.
이와 같이 본 발명에서는 각 게이트 라인(GL1 내지 GLn)의 타측에 스위칭소자들(Tr1 내지 Trn)를 통해 중첩된 클럭펄스들(CLK1 내지 CLK4)을 공급함과 아울러, 상기 각 게이트 라인(GL1 내지 GLn)의 일측에 상기 클럭펄스들(CLK1 내지 CLK4)에 근거하여 생성된 스캔펄스들(SP1 내지 SPn)을 공급함으로써 게이트 라인들(GL1 내지 GLn)에 공급된 스캔펄스들(SP1 내지 SPn)의 하강 시간을 감소시킬 수 있다.
한편, 본 발명에 따른 액정표시장치는, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 진폭을 더 증가시키기 위해서 레벨 쉬프터(888)를 더 구비할 수 있다.
도 8은 클럭 발생기(222)와 레벨 쉬프터(888)간의 접속관계를 나타낸 도면이다.
도 8에 도시된 바와 같이, 레벨 쉬프터(888)는 상기 클럭 발생기(222)로부터의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 공급받아, 상기 제 1 내지 제 4 클 럭펄스(CLK1 내지 CLK4)의 미리 설정된 하이전압 및 로우전압을 이용하여 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 진폭을 증가시킨다.
상기 하이전압은 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 하이상태의 전압보다 높은 전압일 수 있으며, 상기 로우전압은 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 로우상태의 전압보다 더 낮은 전압일 수 있다.
상기 클럭 발생기(222)로부터의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 상기 게이트 드라이버(GD)에 공급되며, 상기 레벨 쉬프터(888)로부터의 제 1 내지 제 4 클럭펄스(CLK1` 내지 CLK4`)를 스위칭부(400)에 공급함으로써 상기 스위칭부(400)로부터 출력되는 클럭펄스들(CLK1' 내지 CLK4`)의 진폭을 상기 게이트 드라이버(GD)로부터 출력되는 스캔펄스들의 진폭보다 더 크게 설정하여도 무방하다.
상기 클럭펄스(CLK1 내지 CLK4)의 진폭이 증가하면, 상기 스캔펄스의 하강 시간을 좀 더 줄일 수 있다.
도 9는 종래의 구조에 의해 출력된 스캔펄스와 본 발명에 따른 구조에 의해 출력된 스캔펄스를 비교하기 위한 도면이고, 도 10은 도 9의 A부에 대한 확대도이다.
도 9 및 도 10에서, 파란색으로 도시된 파형이 종래의 스캔펄스이고, 붉은색으로 표시된 파형이 본 발명의 스캔펄스이다.
도 9 및 도 10에 도시된 바와 같이, 본 발명에 따른 스캔펄스가 종래의 스캔펄스보다 더 빨리 로우전압을 향해 하강함을 알 수 있다.
도 11은 종래의 스캔펄스에 의해서 화소셀(PXL)에 충전되는 화소전압의 유지 시간과 본 발명의 스캔펄스에 의해서 화소셀(PXL)에 충전되는 화소전압의 유지시간을 비교하기 위한 도면이다.
도 11에서, 파란색으로 도시된 파형이 종래의 화소전압이고, 붉은색으로 표시된 파형이 본 발명의 화소전압이다.
본 발명에서는 스캔펄스의 하강 시간을 줄일 수 있어서 결국 마진 시간을 확보할 수 있으므로, 도 11에 도시된 바와 같이, 이 마진(margin) 시간을 이용하여 화소전압의 유지시간을 종래에 비하여 더 넓게 설정할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 이상적인 스캔펄스와 실제 게이트 라인에 공급된 스캔펄스를 나타내 도면
도 2는 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면
도 3은 도 2에 도시된 표시패널 및 스위칭부의 상세 구성도
도 4는 도 3에 도시된 스위칭소자들 중 어느 하나를 도시한 도면
도 5는 도 4에 도시된 게이트 드라이버의 구조를 나타낸 도면
도 6은 게이트 드라이버 및 스위칭부에 공급되는 클럭펄스와, 상기 게이트 드라이버로부터 출력되는 스캔펄스의 타이밍도를 도시한 도면
도 7은 본 발명에 따른 액정표시장치의 구동방법을 설명하기 위한 도면
도 8은 클럭 발생기와 레벨 쉬프터간의 접속관계를 나타낸 도면
도 9는 종래의 구조에 의해 출력된 스캔펄스와 본 발명에 따른 구조에 의해 출력된 스캔펄스를 비교하기 위한 도면
도 10은 도 9의 A부에 대한 확대도
도 11은 종래의 스캔펄스에 의해서 화소셀에 충전되는 화소전압의 유지시간과 본 발명의 스캔펄스에 의해서 화소셀에 충전되는 화소전압의 유지시간을 비교하기 위한 도면
* 도면의 주요부에 대한 설명:
PXL: 화소전극 DL: 데이터 라인
GL: 게이트 라인 PE: 화소전극
GD: 게이트 드라이버 HL: 화소행
Tr: 스위칭소자 TFT: 박막트랜지스터
222: 클럭 발생기 CL: 클럭전송라인
400: 스위칭부 200: 표시부

Claims (10)

  1. 서로 위상차를 갖는 다수의 스캔펄스들을 생성하며, 서로 인접한 스캔펄스들의 펄스폭이 일부 중첩되도록 상기 스캔펄스들을 차례로 출력하여 각 게이트 라인의 일측에 순차적으로 공급하는 게이트 드라이버;
    서로 위상차를 갖는 다수의 클럭펄스들을 생성하며, 서로 인접한 클럭펄스들의 펄스폭이 일부 중첩되도록 상기 클럭펄스들을 차례로 출력하는 클럭 발생기;
    각 게이트 라인마다 설치된 스위칭소자를 포함하며;
    제 n 게이트 라인(n은 자연수)에 설치된 스위칭소자는 제 n+1 게이트 라인에 접속된 제어단자, 상기 제 n 게이트 라인의 타측에 접속된 제 1 접속단자, 그리고 상기 클럭 발생기로부터의 어느 하나의 클럭펄스를 공급받는 제 2 접속단자를 포함함을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 드라이버는,
    상기 클럭 발생기로부터의 상기 다수의 클럭펄스들에 근거하여 상기 스캔펄스들을 출력하는 것을 특징으로 액정표시장치.
  3. 제 1 항에 있어서,
    상기 클럭 발생기로부터의 클럭펄스들을 전송하는 다수의 클럭전송라인들을 더 포함하며;
    각 스위칭소자의 제 2 접속단자가 상기 클럭전송라인들 중 어느 하나에 접속된 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    제 n 게이트 라인의 일측에 공급되는 스캔펄스와 상기 제 n 게이트 라인의 타측에 접속된 스위칭소자에 공급되는 클럭펄스가 동일한 진폭 및 펄스폭을 가지며; 그리고,
    상기 스캔펄스는 한 프레임 중 한 번 출력되며, 상기 클럭펄스는 한 프레임 기간 중 다수 번 출력되는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 클럭펄스들은 제 1 내지 제 4 클럭펄스들을 포함하며;
    제 1 클럭펄스는 제 4m+1 게이트 라인(m은 0을 포함한 자연수)에 접속된 제 4m+1 스위칭소자들의 제 2 접속단자들에 공통으로 공급되며;
    제 2 클럭펄스는 제 4m+2 게이트 라인에 접속된 제 4m+2 스위칭소자들의 제 2 접속단자들에 공통으로 공급되며;
    제 3 클럭펄스는 제 4m+3 게이트 라인에 접속된 제 4m+3 스위칭소자들의 제 2 접속단자들에 공통으로 공급되며; 그리고,
    제 4 클럭펄스는 제 4m+4 게이트 라인에 접속된 제 4m+4 스위칭소자들의 제 2 접속단자들에 공통으로 공급되는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    제 k 스캔펄스(k는 자연수)의 펄스폭 구간 중 후반 1/3 구간이 제 k+1 스캔펄스의 펄스폭 중 전반 1/3 구간과 중첩하고, 제 k 스캔펄스의 펄스폭 구간 중 전반 1/3 구간이 제 k-1 스캔펄스의 펄스폭 구간 중 후반 1/3 구간과 중첩하며; 그리고,
    제 k 클럭펄스의 펄스폭 구간 중 후반 1/3 구간이 제 k+1 클럭펄스의 펄스폭 중 전반 1/3 구간과 중첩하고, 제 k 클럭펄스의 펄스폭 구간 중 전반 1/3 구간이 제 k-1 클럭펄스의 펄스폭 구간 중 후반 1/3 구간과 중첩하는 것을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 클럭펄스와 스캔펄스의 펄스폭이 동일하고, 진폭이 서로 다른 것을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 클럭펄스의 진폭이 상기 스캔펄스의 진폭보다 더 큰 것을 특징으로 하는 액정표시장치.
  9. 제 1 항에 있어서,
    상기 클럭 발생기로부터의 클럭펄스들의 진폭을 증폭시켜 상기 스위칭소자들에 공급하는 레벨 쉬프터를 더 포함함을 특징으로 하는 액정표시장치.
  10. 제 n+1 게이트 라인에 게이트단자가 접속되고, 제 n 게이트 라인의 타측에 소스단자가 접속된 스위칭소자를 준비하는 단계;
    서로 위상차를 갖는 다수의 스캔펄스들을 생성하며, 서로 인접한 스캔펄스들의 펄스폭이 일부 중첩되도록 상기 스캔펄스들을 차례로 출력하여 각 게이트 라인의 일측에 순차적으로 공급하는 단계; 및,
    서로 위상차를 갖는 다수의 클럭펄스들을 생성하며, 서로 인접한 클럭펄스들의 펄스폭이 일부 중첩되도록 상기 클럭펄스들을 차례로 출력하여 상기 각 스위칭소자의 각 드레인단자에 순차적으로 공급하는 단계를 포함함을 특징으로 하는 액정표시장치의 구동방법.
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