KR101595468B1 - 게이트 펄스 변조 회로 - Google Patents

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Abstract

본 발명은 액정표시장치의 플리커를 줄일 수 있는 게이트 펄스 변조 회로에 관한 것으로, 다수개의 게이트 라인들과 다수개의 데이터 라인들이 서로 교차 배열되어 복수개의 화소 영역들을 정의하고, 상기 각 화소영역에는 화소 전극과 상기 게이트 라인의 스캔신호에 따라 상기 데이터 라인의 데이터 전압을 상기 화소 전극에 인가하는 박막트랜지스터가 형성된 액정패널의 액티브 영역과, 상기 스캔 펄스를 각 게이트 라인들에 순차적으로 공급하되 이웃하는 스캔펄스가 일정 시간동안 서로 중첩하도록 출력하는 게이트 드라이버와, 상기 각 게이트 라인 사이에 형성되어 외부 인가 전압에 따라 n+1(n은 1이상의 자연수)번째 게이트 라인에 인가된 스캔펄스를 스위칭하는 제 1 트랜지스터(TR1)와, 상기 제 1 트랜지스터에서 출력된 신호에 따라 n(n은 1이상의 자연수)번째 게이트 라인의 스캔펄스를 방전하는 제 2 트랜지스터를 구비하여 구성된 것이다.
Figure R1020090111941
게이트 펄스 변조, 플리커

Description

게이트 펄스 변조 회로 {gate pulse modulation circuit}
본 발명은 액정표시장치에서 오버랩핑(over lapping)구동시 게이트 펄스 변조신호를 생성함에 있어서, 플리커를 줄일 수 있도록 한 기술에 관한 것으로, 특히 후단 게이트 펄스를 입력 받아 다시 전단 게이트에 피드백(feedback)을 주어 게이트 펄스 변조 신호를 생성하는 게이트 펄스 변조 회로 및 게이트 펄스 변조 방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된 다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비하고, 근래 들어 게이트 드라이버가 패널 내에 형성되는 지아이피(GIP: Gate In Panel) 기술이 많이 사용되고 있는 추세에 있다.
그리고, 상기 액정표시장치의 게이트 구동 방식은 넌오버랩핑(non-Overlapping) 구동방식과 오버랩핑(Overlapping)) 구동 방식으로 분류되는데, 상기 넌 오버랩핑 구동 방식은 순차적으로 공급되는 하나의 클력 신호에 동기되어 동작하는 방식이고, 상기 오버랩핑 구동방식은 일정 부분 오버랩되는 적어도 2개의 클럭신호(2-phase non-overlapping clock)에 동기되어 동작하는 방식이다.
상기 오버랩핑 구동 방식에서, 종래에는 게이트 펄스 변조 신호를 생성함에 있어서 위상이 다른 두 개의 클럭신호를 이용하여 두 개의 게이트 온 전압 변조 신호를 생성하고, 그 중에서 하나의 게이트 온 전압 변조 신호는 홀수 게이트 라인에 적용하고, 다른 하나는 짝수 게이트 라인에 적용하므로 플리커를 저감하는 게이트 펄스 변조(GPM) 방법이 사용되었다.
도 1은 종래의 게이트 펄스 변조 신호 발생 회로도의 구성도이다.
종래의 게이트 펄스 변조 신호 발생 회로는 도 1에 도시한 바와 같이, 클럭신호(FLK1),(FLK2)를 각각 입력받아 게이트 온 전압 변조 신호(VGHM1),(VGHM2)를 각각 생성하는 게이트 펄스 변조기(41A),(41B)와; 상기 게이트 온 전압 변조 신호(VGHM1),(VGHM2)와 타이밍 콘트롤러에서 출력되는 클럭신호 (ICLK1, ICLK3),(ICLK2,ICLK4)를 입력받아 2H 주기 VGL∼VGH 레벨의 변조된 형태의 홀수, 짝수 라인의 클럭신호(CLK1,CLK3),(CLK2,CLK4)를 생성하는 레벨쉬프터(42A), (42B)와; 상기 레벨쉬프터(42A),(42B)에서 각기 출력되는 클럭신호(CLK1,CLK3), (CLK2,CLK4)를 입력받아 변조된 형태의 게이트 출력 신호(GATE OUTPUT N-1),(GATE OUTPUT N),(GATE OUTPUT N+1)를 생성하여 액정 패널의 게이트 라인에 출력하는 지아이피(GIP)(43)로 구성된다. 여기서, 상기 지아이피(GIP)(43)는 내장형 게이트 출력 회로이다. 즉, 지아이피(GIP)(43)는 액정패널내에 형성되고, 나머지 구성은 액정패널 외부에 형성된다.
이와 같이 구성된 종래의 게이트 펄스 변조 신호 발생 회로의 동작을 설명하면 다음과 같다.
도 2 (a) 내지 (g)은 종래의 오버랩핑 구동시 게이트 펄스 변조 신호의 생성과정을 나타낸 파형도이고, 도 3 (a) 내지 (d)는 종래의 클럭 신호의 파형도이며, 도 3 (e) 내지 (h)는 종래의 레벨 시프트 및 변조된 클럭 신호의 파형도이다.
상기 게이트 펄스 변조기(41A)는 도 2(a)와 같은 클럭 신호(FLK1)와 VGH 전압을 입력받아 도 2(b)와 같은 게이트 온 전압 변조 신호(VGHM1)를 생성한다. 여기서, 상기 VGH 전압은 TFT의 문턱전압 이상으로 설정된 스캔 펄스의 하이 논리 전압이다.
이와 마찬가지로, 상기 게이트 펄스 변조기(41B)는 도 2(c)와 같은 클럭신호(FLK2)와 VGH 전압을 입력받아 도 2(d)와 같은 게이트 온 전압 변조 신호(VGHM2)를 생성한다.
그리고, 레벨 쉬프터(level shifter)(42A)는 상기 게이트 펄스 변조기(41A)에서 출력되는 상기 게이트 온 전압 변조 신호(VGHM1), 타이밍 콘트롤러(도면에 미표시)에서 출력되는 도 3 (a) 및 (c)와 같은 클럭신호(ICLK1),(ICLK3)를 입력받고, VGL 전압을 입력받아 도 3 (e) 및 (g)와 같이 레벨 쉬프트되고 변조된 형태의 홀수라인의 클럭신호(CLK1),(CLK3)를 생성한다. 여기서, 상기 VGL 전압은 TFT의 오프 전압으로 설정된 스캔 펄스의 로우 논리 전압이다.
이와 마찬가지로, 레벨 쉬프터(42B)는 상기 게이트 펄스 변조기(41B)에서 출력되는 상기 게이트 온 전압 변조 신호(VGHM2), 상기 타이밍 콘트롤러에서 출력되는 도 3 (b) 및 (d)와 같은 클럭신호(ICLK2),(ICLK4)를 입력받고, 상기 VGL 전압을 입력받아 도 3 (f) 및 (h)와 같이 레벨 쉬프트되고 변조된 형태의 짝수라인의 클럭신호(CLK2),(CLK4)를 생성한다.
패널에 통합된 게이트 드라이버 IC인 지아이피(GIP)(43)는 상기 레벨 쉬프터(42A),(42B)에서 출력되는 상기 4상 클럭신호(CLK1),(CLK2),(CLK3),(CLK4)를 입력받고, VGH,VGL 전압을 입력받아 도 2(e),(f) 및 (g)와 같이 변조된 형태의 게이트출력신호(GATE OUTPUT N-1),(GATE OUTPUT N),(GATE OUTPUT N+1)를 생성하여 액정패널의 게이트 라인에 출력한다.
게이트 구동방식으로 오버랩핑 구동방식을 사용할 경우, 게이트 출력 신호가 2H의 주기이므로 하나의 클럭신호(FLK)를 사용하여 2n번째(짝수인) 라인과, 2n+1번째(홀수) 라인에 대한 게이트 변조 신호를 출력할 수 없다. 따라서, 종래에는 이를 감안하여 위상이 다른 두 개의 클럭신호(FLK)를 사용하여 두 개의 게이트 온 전압 변조 신호(VGHM1),(VGHM2)를 생성하고, 그 중에서 게이트 온 전압 변조 신호(VGHM1)는 홀수 라인에 적용하고 게이트 온 전압 변조 신호(VGHM2)는 짝수 라인에 적용하도록 함으로써, 오버랩핑 구동시에도 게이트 변조 신호를 출력할 수 있 다.
그러나, 이와 같은 종래의 게이트 펄스 변조 신호 발생 회로에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래의 게이트 펄스 변조 신호 발생 회로는 게이트 펄스 변조를 위해 외부에서 회로를 구현하여 클럭을 변조하여 내부 지아이피에 그 신호를 전달하여 사용하는 방식으로, 회로 구현을 위한 추가 비용이 발생된다.
둘째, 외부에서 신호를 생성시키기 위해서는 별도의 레벨 쉬프트가 추가로 필요하게 된다.
셋째, 홀수 라인과 짝수 라인에 공급되는 게이트 신호를 따로 생성하기 위해서 다른 두개의 클럭신호를 직접 변조해야 하는 어려움과 이러한 신호 생성을 위해서 사용되는 내장형 회로에 국한되는 제약이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 후단 게이트 펄스를 입력 받아 다시 전단 게이트에 피드백(feedback)을 주어 게이트 펄스 변조 신호를 생성하는 방법을 이용하여 내장형 및 외장형 게이트 드라이브 IC 모두에 사용가능한 게이트 펄스 변조 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 펄스 변조 회로는, 다수개의 게이트 라인들과 다수개의 데이터 라인들이 서로 교차 배열되어 복수개의 화소 영역들을 정의하고, 상기 각 화소영역에는 화소 전극과 상기 게이트 라인의 스캔신호에 따라 상기 데이터 라인의 데이터 전압을 상기 화소 전극에 인가하는 박막트랜지스터가 형성된 액정패널의 액티브 영역과, 상기 스캔 펄스를 각 게이트 라인들에 순차적으로 공급하되 이웃하는 스캔펄스가 일정 시간동안 서로 중첩하도록 출력하는 게이트 드라이버와, 상기 각 게이트 라인 사이에 형성되어 외부 인가 전압에 따라 n+1(n은 1이상의 자연수)번째 게이트 라인에 인가된 스캔펄스를 스위칭하는 제 1 트랜지스터(TR1)와, 상기 제 1 트랜지스터에서 출력된 신호에 따라 n(n은 1이상의 자연수)번째 게이트 라인의 스캔펄스를 방전하는 제 2 트랜지스터를 구비하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명에 따른 게이트 펄스 변조 회로에 있어서는 다음가 같은 효과가 있다.
첫째, 후단 게이트 펄스를 입력받아 다시 전단 게이트에 피드백(feedback)을 주어 게이트 펄스 변조 신호를 생성하므로 별도의 외부회로를 구현할 필요가 없고, 더불어 회로 구현을 위한 추가 비용이 발생되지 않는다.
둘째, 기존의 게이트 드라이버의 쉬프트 레지스터 및 레벨 쉬프트를 사용하여 구동하므로 별도의 레벨 쉬프트가 추가로 필요하지 않는다.
셋째, 후단 게이트 펄스를 입력받아 다시 전단 게이트에 피드백(feedback)을 주어 게이트 펄스 변조 신호를 생성하므로 내장형 및 외장형 게이트 드라이브 IC 모두에 적용 가능하다.
넷째, 외부에서 인가되는 전압을 가변하여 게이트 펄스 변조 전압을 조정할 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 게이트 펄스 변조 회로 및 게이트 펄스 변조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 게이트 펄스 변조 회로의 구성도이다.
다수개의 게이트 라인들(n, n+1, n+2)과 다수개의 데이터 라인들(m, m+1, m+2)이 서로 교차하여 배열되어 복수개의 화소 영역들을 정의하고, 상기 각 화소영역에는 화소 전극과 상기 게이트 라인의 스캔신호에 따라 상기 데이터 라인의 데이터 전압을 상기 화소 전극에 인가하는 박막트랜지스터(TFT)가 형성된 액정패널의 액티브 영역(10)과, 상기 스캔 펄스를 각 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동하는 게이트 드라이버(20)와, 상기 각 게이트 라인 사이에 형성되어 외부 인가 전압에 따라 n+1번째 게이트 라인에 인가된 스캔펄스를 스위칭하는 제 1 트랜지스터(TR1)와, 상기 제 1 트랜지스터(TR1)에서 출력된 신호에 따라 n번째 게이트 라인의 스캔펄스를 방전하는 제 2 트랜지스터(TR2)를 구비하여 구성된다.
상기 제 1, 제 2 트랜지스터(TR1, TR2)의 연결관계를 보다 구체적으로 설명하면 다음과 같다.
제 1 트랜지스터(TR1)의 게이트 단자는 외부 전압을 인가하기 위한 라인에 연결되고, 상기 제 1 트랜지스터(TR1)의 소오스 단자는 n+1(n은 1이상의 자연수)번째 게이트 라인에 연결되고, 상기 제 1 트랜지스터(TR1)의 드레인 단자는 상기 제 2 트랜지스터(TR2)의 게이트 단자에 연결된다.
그리고, 상기 제 2 트랜지스터(TR2)의 소오스 단자는 n(n은 1이상의 자연수)번째 게이트 라인에 연결되고, 상기 제 2 트랜지스터(TR2)의 드레인 단자는 방전 단자(Vgl)에 연결된다.
또한, 상기 제 1, 제 2 트랜지스터(TR1, TR2)는 상기 액정패널의 액티브 영역에 형성되는 박막트랜지스터와 같은 공정에 의해 동시에 형성된다.
여기서, 상기 게이트 드라이버는 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비하여 구성하되, 각 스캔펄스 간이 일정 시간동안 서로 중첩하도록 상기 각 스캔펄스의 펄스폭을 증가시켜 출력한다. 이와 같은 게이트 드라이버의 구성 및 동작에 대해서는 본 출원인에 의해 기 출원한 바 있다 (특허출원번호 10-2005-0047807호 참조).
즉, 도 5는 본 출원인에 의해 기 출원된 상기 특허출원 10-2005-0047807호의 쉬프트 레지스터의 구성도이다.
본 발명의 제 1 실시예에 따른 액정표시장치의 쉬프트 레지스터는, 도 5에 도시된 바와 같이, 타이밍 콘트롤러로부터의 상기 각 클럭펄스(CLK1 내지 CLK4) 및 스타트 펄스(SP)에 응답하여 다수개의 스캔펄스(Vout1 내지 Voutn)를 순차적으로 출력하되, 이때 상기 인접하는 스캔펄스(Vout1 내지 Voutn)간이 일정 시간만큼 중첩되는 구간을 갖도록 상기 각 스캔펄스(Vout1 내지 Voutn)의 펄스폭을 증가시켜 액정패널의 게이트 라인에 출력한다.
한편, 상기 쉬프트 레지스터는, 도 5에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들, 그리고 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)로 구성된다. 여기서, 전체 스테이지들(BST1 내지 BSTn+2)은 하나씩의 스캔펄스(Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 제 2 더미 스테이지(BSTn+2)까지 차례로 스캔펄스(Vout1 내지 Voutn+2)를 출력한다. 이때, 상기 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널의 액티브 영역(10의 게이트 라인들(n, n+1, n+2...)에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. 여기서, 상기 스테이지들(BST1 내지 BSTn+2)로 이루어진 쉬프트 레지스터는 상기 액정패널상에 내장되는 것이 바람직하다.
한편, 이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(BST1 내지 BSTn+2)는 제 1 내지 3 전압원(VDD1, VDD2, VSS) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD1) 및 제 2 전압원(VDD2)은 각각 정극성 및 부극성 전압을 교번적으로 갖는 교류전압을 나타내며, 상기 제 1 전압원(VDD1)과 제 2 전압원(VDD2)은 서로 반전된 위상을 갖는다. 그리고, 상기 제 3 전압원(VSS)은 직류전압으로서, 부극성을 나타낸다. 그리고, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 갖고 반복적으로 출력된다.
여기서, 상기 스테이지들(BST1 내지 BSTn+2) 중 가장 상측에 위치한 제 1 스테이지(BST1)는, 상기 제 1 내지 제 3 전압원(VDD1, VDD2, VSS), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
한편, 상기 스테이지들(BST1 내지 BSTn+2) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉, 매 프레임마다 상 기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 쉬프트 레지스터는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
이와 같이 구성된 본 발명에 따른 게이트 펄스 변조 회로의 게이트 펄스 변조 방법을 설명하면 다음과 같다.
도 6a 내지 6b는 본 발명에 따른 게이트 펄스 변조 회로의 각부 출력 파형도이다.
상술한 바와 같이, 게이트 드라이버(20)는, 도 6a에 도시한 바와 같이, 각 스캔펄스 간이 일정 시간동안 서로 중첩하도록 상기 각 스캔펄스의 펄스폭을 증가시켜 출력한다.
그리고, 외부에서 일정 전압(Vgpm)을 상기 제 1 트랜지스터(TR1)의 게이트 단자에 인가하면, 상기 제 1 트랜지스터(TR1)가 턴온되어, n+1번째 게이트 라인에 인가되는 신호가 제 2 트랜지스터(TR2)의 게이트 단자에 인가된다. 따라서, 상기 n+1번째 게이트 라인의 스캔펄스 동안 상기 제 2 트랜지스터(TR2)가 턴온되므로, 상기 n+1번째 게이트 라인의 스캔펄스의 시작하는 시점에서부터 n번째 게이트 라인의 스캔펄스 전압을 Vgl단으로 방전하게 된다.
따라서, 상기 액티브 영역(10)의 n번째 게이트 라인에는, 도 6b와 같이, 게이트 펄스가 변조되어 GPM신호가 인가된다.
나머지 모든 게이트 라인에서도 상기와 같은 구동 원리에 의해 게이트 펄스가 변조(GPM)되어 인가된다.
여기서, 상기 단자(Vgl)의 전압은 게이트 출력 전압보다 낮은 모든 전압이 사용될 수 있다.
이 때, 상기 외부 인가 전압(Vgpm)을 변경하거나, 제 1, 제2 트랜지스터(TR1, TE2)의 크기를 변경하면, 게이트 펄스 변조(GPM) 전압을 조절할 수 있다. 즉, 외부 인가 전압(Vgpm)을 높게 하면, 도 6b에 도시한 바와 같이, 게이트 펄스 변조 전압의 폴링 에지 부분을 더 낮게 할 수 있다.
도 1은 종래의 게이트 펄스 변조 신호 발생 회로도의 구성도
도 2 (a) 내지 (g)은 종래의 오버랩핑 구동시 게이트 펄스 변조 신호의 생성과정을 나타낸 파형도
도 3 (a) 내지 (d)는 종래의 클럭 신호의 파형도
도 3 (e) 내지 (h)는 종래의 레벨 시프트 및 변조된 클럭 신호의 파형도
도 4는 본 발명에 따른 게이트 펄스 변조 회로의 구성도
도 5는 본 발명에 따른 게이트 드라이버의 쉬프트 레지스터의 구성도
도 6a 내지 6b는 본 발명에 따른 게이트 펄스 변조 회로의 각부 출력 파형도
도면의 주요 부분에 대한 부호의 설명
10: 액티브 영역 20: 게이트 드라이버
TR1, TR2: 트랜지스터

Claims (2)

  1. 다수개의 게이트 라인들과 다수개의 데이터 라인들이 서로 교차 배열되어 복수개의 화소 영역들을 정의하고, 상기 각 화소영역에는 화소 전극과 상기 게이트 라인의 스캔신호에 따라 상기 데이터 라인의 데이터 전압을 상기 화소 전극에 인가하는 박막트랜지스터가 형성된 액정패널의 액티브 영역과,
    상기 스캔 펄스를 각 게이트 라인들에 순차적으로 공급하되 이웃하는 스캔펄스가 일정 시간동안 서로 중첩하도록 출력하는 게이트 드라이버와,
    상기 각 게이트 라인 사이에 형성되어 외부 인가 전압에 따라 n+1(n은 1이상의 자연수)번째 게이트 라인에 인가된 스캔펄스를 스위칭하는 제 1 트랜지스터(TR1)와,
    상기 제 1 트랜지스터에서 출력된 신호에 따라 n(n은 1이상의 자연수)번째 게이트 라인의 스캔펄스를 방전하는 제 2 트랜지스터를 구비하여 구성됨을 특징으로 하는 게이트 펄스 변조 회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트 단자는 외부 전압을 인가하기 위한 라인에 연결되고, 상기 제 1 트랜지스터의 소오스 단자는 n+1번째 게이트 라인에 연결되고, 상기 제 1 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 게이트 단자에 연결되고, 상기 제 2 트랜지스터의 소오스 단자는 n번째 게이트 라인에 연결되고, 상기 제 2 트랜지스터의 드레인 단자는 방전 단자에 연결됨을 특징으로 하는 게이트 펄스 변조 회로.
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