KR102522483B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 다수의 데이터 라인, 다수의 게이트 라인 및 상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의하여 정의되는 다수의 서브픽셀을 포함하는 표시 패널, 상기 다수의 데이터 라인에 영상 데이터 또는 페이크 데이터를 공급하는 데이터 구동 회로 및 상기 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로를 포함한다.
여기서, 상기 데이터 구동 회로는 n번째 게이트 라인에 대한 게이트 신호가 공급된 후 n+1번째 게이트 라인에 대한 게이트 신호가 공급되기 이전에 상기 다수의 데이터 라인에 페이크 데이터를 공급하고, 상기 n번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되는 오버랩 구간 및 상기 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간을 포함한다.
또한 상기 게이트 구동 회로는 상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간의 크기를 상기 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간의 크기보다 작게 유지한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예들은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치(LCD: Liquid Crystal Display), 플라즈마 표시 장치(PDP: Plasma Display Panel), 유기 발광 다이오드 표시 장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 표시 장치가 활용되고 있다.
액정 표시 장치는 액정이 갖는 여러 가지 성질 가운데 전압을 가하면 분자의 배열이 변하는 성질을 이용하여 정보를 표시하는 장치이다. 액정 표시 장치는 2장의 얇은 유리 기판 및 유리 기판 사이의 좁은 틈에 담긴 액정을 포함하며, 전압을 가하여 액정 분자의 배열 방향을 바꾸어 빛을 통과시키거나 반사시킴으로써 정보를 표시한다. 액정 표시 장치는 다른 표시 장치에 비해 얇은 판으로 만들 수 있고 소비 전력이 적어 휴대용 컴퓨터 등에 널리 이용되고 있다.
플라즈마 표시 장치는 2장의 유리판 사이에 가스 튜브를 배열하여 화면을 구성한다. 가스 튜브에는 네온이나 아르곤이 주입되며, 이 튜브에 연결된 전극으로 전압을 가해 플라즈마 현상을 유도한다. 이로 인해 발생한 자외선을 3원색에 해당하는 형광층에 통과시켜 가시광선으로 변환, 컬러 화면을 표시한다.
유기 발광 다이오드 표시 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자인 OLED를 이용한 표시 장치로서, 휘도가 높고 구동 전압이 낮으며 초박막화가 가능하여 차세대 표시 장치로 각광받고 있다.
이와 같은 표시 장치를 통해 영상을 표시하는 과정에서 다양한 문제가 발생하는데, 대표적인 예시로는 표시 장치를 통해 동영상을 표시할 때 이동하는 물체의 경계가 명확하지 않고 번져 보이거나 물체가 끌리듯이 표시되는 모션 블러(Motion Blur) 현상을 들 수 있다. 또한 영상을 표시하는 과정에서 각 서브픽셀에 대한 전압 충전이 부족하거나 서브픽셀의 위치에 따라서 특정 영역 또는 특정 라인이 지나치게 밝게 표시되는 등의 문제도 발생한다.
본 발명은 영상을 표시할 때 각 서브픽셀의 전압 충전율을 개선함으로써 영상의 품질을 높일 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 동영상을 표시할 때 이동하는 물체의 경계가 명확하지 않고 번져 보이거나 물체가 끌리듯이 표시되는 모션 블러 현상을 개선할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 영상을 표시할 때 특정 라인이 지나치게 밝게 표시되는 현상을 개선할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 다수의 데이터 라인, 다수의 게이트 라인 및 상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의하여 정의되는 다수의 서브픽셀을 포함하는 표시 패널, 상기 다수의 데이터 라인에 영상 데이터 또는 페이크 데이터를 공급하는 데이터 구동 회로 및 상기 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로를 포함한다.
여기서, 상기 데이터 구동 회로는 n번째 게이트 라인에 대한 게이트 신호가 공급된 후 n+1번째 게이트 라인에 대한 게이트 신호가 공급되기 이전에 상기 다수의 데이터 라인에 페이크 데이터를 공급하고, 상기 n번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되는 오버랩 구간 및 상기 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간을 포함한다.
또한 상기 게이트 구동 회로는 상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간의 크기를 상기 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간의 크기보다 작게 유지한다.
본 발명의 일 실시예에서, 상기 표시 장치는 상기 게이트 신호의 생성을 위한 다수의 클럭 신호를 상기 게이트 구동 회로에 공급하는 레벨 시프터를 더 포함하고, 상기 레벨 시프터는 상기 다수의 클럭 신호 중 상기 n번째 게이트 라인에 대한 게이트 신호와 대응되는 클럭 신호의 펄스 폭을 변조한다.
또한 본 발명의 일 실시예에서, 상기 레벨 시프터는 제1 기준 신호 및 제2 기준 신호에 기초하여 상기 다수의 클럭 신호를 생성하고, 상기 제2 기준 신호의 펄스 폭이 미리 정해진 기준 펄스 폭 이상인 경우에만 상기 클럭 신호의 펄스 폭을 변조한다.
또한 본 발명의 일 실시예에서, 상기 레벨 시프터는 제1 기준 신호, 제2 기준 신호 및 클럭 선택 신호에 기초하여 상기 다수의 클럭 신호를 생성하고, 상기 클럭 선택 신호가 입력될 때에만 상기 클럭 신호의 펄스 폭을 변조한다.
또한 본 발명의 일 실시예에 따른 표시 장치는, 다수의 데이터 라인, 다수의 게이트 라인 및 상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의하여 정의되는 다수의 서브픽셀을 포함하는 표시 패널, 상기 다수의 데이터 라인에 영상 데이터 또는 페이크 데이터를 공급하는 데이터 구동 회로, 상기 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로, 상기 게이트 신호의 생성을 위한 다수의 클럭 신호를 상기 게이트 구동 회로에 공급하는 레벨 시프터 및 상기 다수의 클럭 신호를 생성하기 위한 제1 기준 신호 및 제2 기준 신호를 상기 레벨 시프터에 공급하는 기준 신호 생성 회로를 포함한다.
여기서, 상기 n번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되는 오버랩 구간 및 상기 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간을 포함한다.
또한 상기 레벨 시프터는 상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간의 크기가 상기 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간의 크기보다 작게 유지되도록, 상기 다수의 클럭 신호 중 상기 n번째 게이트 라인에 대한 게이트 신호와 대응되는 클럭 신호의 펄스 폭을 변조한다.
본 발명의 일 실시예에서, 상기 기준 신호 생성 회로는 상기 제2 기준 신호의 펄스 폭을 미리 정해진 기준 펄스 폭 이상 또는 미만으로 조절하고, 상기 레벨 시프터는 상기 제2 기준 신호의 펄스 폭이 상기 기준 펄스 폭 이상인 경우에만 상기 클럭 신호의 펄스 폭을 변조한다.
또한 본 발명의 일 실시예에서, 상기 기준 신호 생성 회로는 상기 레벨 시프터에 클럭 선택 신호를 더 공급하고, 상기 레벨 시프터는 상기 클럭 선택 신호가 입력될 때에만 상기 클럭 신호의 펄스 폭을 변조한다.
본 발명에 따르면, 표시 장치를 통해 영상을 표시할 때 각 서브픽셀의 전압 충전율을 개선함으로써 영상의 품질을 높일 수 있는 장점이 있다.
또한 본 발명에 따르면 표시 장치를 통해 동영상을 표시할 때 이동하는 물체의 경계가 명확하지 않고 번져 보이거나 물체가 끌리듯이 표시되는 모션 블러 현상이 개선되는 장점이 있다.
또한 본 발명에 따르면 표시 장치를 통해 영상을 표시할 때 특정 라인이 지나치게 밝게 표시되는 현상을 개선할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 표시 패널에 배치되는 서브픽셀의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 표시 패널에 배치되는 서브픽셀의 회로도이다.
도 4는 본 발명의 실시예에 따른 표시 장치를 통해 1프레임의 영상을 표시할 때 발광 기간 및 비발광 기간을 각각 나타낸다.
도 5는 본 발명의 실시예에 따른 표시 장치의 2H 오버랩 구동 및 페이크 데이터 삽입 구동 시 게이트 신호의 파형 및 각 게이트 라인 별 서브픽셀과 연결되는 구동 트랜지스터의 게이트-소스 전압(Vgs) 파형을 나타낸다.
도 6은 본 발명의 실시예에 따른 표시 장치에 포함되는 타이밍 제어 회로, 레벨 시프터, 게이트 구동 회로를 나타낸다.
도 7은 도 6에 도시된 레벨 시프터에 의해서 생성되는 클럭 신호의 파형을 나타낸다.
도 8은 도 7에 도시된 본 발명의 실시예에 따른 개선된 표시 장치의 2H 오버랩 구동 및 페이크 데이터 삽입 구동 시 게이트 신호의 파형 및 각 게이트 라인 별 서브픽셀과 연결되는 구동 트랜지스터의 게이트-소스 전압(Vgs) 파형을 나타낸다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치에 포함되는 타이밍 제어 회로, 레벨 시프터, 게이트 구동 회로를 나타낸다.
도 10은 도 9에 도시된 레벨 시프터에 의해서 생성되는 클럭 신호의 파형을 나타낸다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성도이다.
도면을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 영상을 표시하는 표시 패널(18)을 포함한다. 표시 패널(18) 상에서 다수의 데이터 라인(DL)과 다수의 게이트 라인(GL)이 서로 교차되어 배치된다. 이하에서는 다수의 데이터 라인(DL)이 열(Column)로 배치되고, 다수의 게이트 라인(GL)이 행(Row)으로 배치되는 것으로 정의하나, 실시예에 따라서는 다수의 데이터 라인(DL)이 행(Row)으로 배치되고, 다수의 게이트 라인(GL)이 열(Column)로 배치되는 것으로 정의될 수도 있다.
다수의 데이터 라인(DL)과 다수의 게이트 라인(GL)은 서로 교차하여 매트릭스 형태의 서브픽셀 영역을 정의한다. 각각의 서브픽셀 영역에는 서브픽셀(SP)이 배치된다.
각각의 서브픽셀(SP)은 박막 트랜지스터(Thin Film Transistor, TFT)를 구비한다. 각 서브픽셀(SP)에 구비된 TFT를 통해서 데이터 구동 회로(16)로부터 데이터 전압이 공급된다. 표시 장치(1)가 액정 표시 장치일 경우 서브픽셀(SP)은 공급되는 데이터 전압에 따라서 액정 분자 배열이 가변되는 액정 커패시터를 포함할 수 있다. 표시 장치(1)가 유기 발광 다이오드 표시 장치일 경우 서브픽셀(SP)은 데이터 전압 공급에 의해서 스스로 발광하는 유기 발광 다이오드를 포함할 수 있다.
데이터 구동 회로(16)는 타이밍 제어 회로(12)로부터 데이터 제어 신호(DCS) 및 영상 데이터(Data)를 수신한다. 데이터 구동 회로(16)는 데이터 제어 신호(DCS)에 기초하여 타이밍 제어 회로(12)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)에 공급한다.
데이터 구동 회로(16)는 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함할 수 있다. 각 소스 드라이버 집적회로는 테이프 오토메티드 본딩(Tape Automated Bonding, TAB) 방식 또는 칩 온 글래스(Chip On Glass, COG) 방식으로 표시 패널(18)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(18) 상에 직접 배치될 수도 있으며, 표시 패널(18)에 집적화되어 배치될 수도 있다.
또한 각 소스 드라이버 집적회로는 칩 온 필름(Chip On Film, COF) 방식으로 구현될 수도 있다. 이 경우, 각 소스 드라이버 집적회로가 실장된 필름의 일단은 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board)에 본딩되고, 타단은 표시 패널(18)에 본딩된다.
게이트 구동 회로(14)는 레벨 시프터(15)로부터 공급되는 다수의 클럭 신호(CLKs)에 기초하여 스캔 신호를 생성하고, 생성된 스캔 신호를 다수의 게이트 라인(GL)에 순차적으로 공급한다.
게이트 구동 회로(14)는 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다. 각각의 게이트 드라이버 집적회로는 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시 패널(18)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(18) 상에 직접 배치될 수 있다. 또한 게이트 구동 회로(14)는 표시 패널(18)에 집적화되어 배치될 수도 있으며, 표시 패널(18)과 연결된 필름 상에 실장되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
타이밍 제어 회로(12)는 외부 장치로부터 입력되는 영상 데이터를 수신하고, 수신된 영상 데이터를 데이터 구동 회로(16)의 구동에 적합하도록 변환한다. 변환된 영상 데이터(Data)는 데이터 제어 신호(DCS)와 함께 데이터 구동 회로(16)로 공급된다.
타이밍 제어 회로(12)는 외부 장치로부터 입력되는 동기 신호들, 예컨대 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)를 이용하여 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 생성하고, 생성된 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 데이터 구동 회로(16) 및 게이트 구동 회로(14)에 각각 공급한다. 특히 타이밍 제어 회로(12)는 레벨 시프터(15)가 다수의 클럭 신호(CLKs)를 생성하는데 필요한 기준 신호(GCLK, MCLK)를 생성하는 기준 신호 생성 회로(13)를 포함한다.
레벨 시프터(15)는 타이밍 제어 회로(12)로부터 공급되는 게이트 제어 신호(GCS) 및 기준 신호(GCLK, MCLK)에 기초하여 다수의 클럭 신호(CLKs)를 생성한다. 기준 신호는 다수의 클럭 신호(CLKs)를 생성할 때 각 클럭 신호의 상승 엣지와 대응되는 제1 기준 신호(GCLK) 및 각 클럭 신호의 하강 엣지와 대응되는 제2 기준 신호(MCLK)를 포함한다.
이하에서는 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 표시 패널에 배치되는 서브픽셀(SP)의 회로 구성 및 구동 과정이 설명된다. 참고로 도 2 및 도 3에는 본 발명의 실시예에 따른 표시 장치가 유기 발광 다이오드(OLED) 표시 장치일 때 서브픽셀(SP)의 회로 구성이 도시되나, 표시 장치의 종류에 따라서 서브픽셀(SP)의 회로 구성도 달라질 수 있다.
도 2는 본 발명의 실시예에 따른 표시 패널에 배치되는 서브픽셀의 회로도이고, 도 3은 본 발명의 다른 실시예에 따른 표시 패널에 배치되는 서브픽셀의 회로도이다.
먼저 도 2를 참조하면, 각 서브픽셀(SP)은 제1 전극과 제2 전극을 갖는 유기 발광 다이오드(OLED), 유기 발광 다이오드(OLED)를 구동하는 구동 트랜지스터(Td), 구동 트랜지스터(Td)의 제1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되는 제1 트랜지스터(T1), 구동 트랜지스터(Td)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되는 스토리지 캐패시터(Cst)를 포함한다.
유기 발광 다이오드(OLED)는 제1 전극(예컨대, 애노드 전극 또는 캐소드 전극), 유기 발광층 및 제2 전극(예컨대, 캐소드 전극 또는 애노드 전극)을 포함한다.
유기 발광 다이오드(OLED)의 제1 전극은 구동 트랜지스터(Td)의 제2 노드(N2)와 전기적으로 연결된다. 유기 발광 다이오드(OLED)의 제2 전극에는 기저 전압(EVSS)이 인가된다. 여기서, 기저 전압(EVSS)의 예시로는 그라운드 전압이나 그라운드 전압과 유사한 전압을 들 수 있다.
구동 트랜지스터(Td)는 유기 발광 다이오드(OLED)로 구동 전류를 공급한다. 구동 전류가 공급됨에 따라서 유기 발광 다이오드(OLED)가 구동되면 유기 발광 다이오드(OLED)에 포함된 유기 발광층이 발광하여 영상이 표시된다.
구동 트랜지스터(Td)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 포함한다.
구동 트랜지스터(Td)의 제1 노드(N1)는 게이트 노드로서, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결된다. 구동 트랜지스터(Td)의 제2 노드(N2)는 유기 발광 다이오드(OLED)의 제1 전극과 전기적으로 연결되며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(Td)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다. 이하에서는 구동 트랜지스터(Td)의 제2 노드(N2)가 소스 노드이고 제3노드(N3)는 드레인 노드인 것으로 가정하여 본 발명이 설명된다.
제1 트랜지스터(T1)의 드레인 노드 또는 소스 노드는 데이터 라인(DL)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(Td)의 제1 노드(N1)에 전기적으로 연결된다. 그리고 제1 트랜지스터(T1)의 게이트 노드는 게이트 라인과 전기적으로 연결되며, 게이트 라인을 통해서 제1 트랜지스터(T1)의 게이트 노드로 제1 스캔 신호(SCAN1)가 공급될 수 있다.
제1 스캔 신호(SCAN1)가 인가되면 제1 트랜지스터(T1)가 턴 온되어 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 트랜지스터(T1)를 통해서 구동 트랜지스터(Td)의 제1 노드(N1)로 전달된다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(Td)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되며, 영상 신호와 대응되는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지한다.
도 2에 도시된 바와 같이 2개의 트랜지스터(Td, T1)와 1개의 스토리지 캐패시터(Cst)를 포함하는 서브픽셀(SP)은 2T(Transistor) 1C(Capacitor) 구조를 갖는 서브픽셀로 지칭될 수 있다.
실시예에 따라서는 도 2에 도시된 2T1C 구조를 갖는 서브픽셀(SP) 대신에 도 3에 도시된 바와 같이 3T1C 구조를 갖는 서브픽셀(SP)이 표시 패널(18) 상에 배치될 수도 있다.
도 3을 참조하면, 3T1C 구조를 갖는 서브픽셀(SP)은 도 2에 도시된 2T1C 구조를 갖는 서브픽셀(SP) 회로의 구동 트랜지스터(Td)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되는 제2 트랜지스터(T2)를 더 포함한다.
제2 트랜지스터(T2)는 구동 트랜지스터(Td)의 제2 노드(N2)와 기준전압 라인(RVL) 사이에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 노드에는 게이트 라인이 연결된다. 이 게이트 라인을 통해서 제2 트랜지스터(T2)의 게이트 노드로 제2 스캔 신호(SCAN2)가 공급될 수 있다.
또한 제2 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 기준전압 라인(RVL)과 전기적으로 연결되고, 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(Td)의 제2 노드(N2)와 전기적으로 연결된다.
본 발명의 실시예에서, 제2 트랜지스터(T2)는 표시 장치의 표시 구동 시 턴 온 될 수도 있고, 구동 트랜지스터(Td)의 특성치 또는 유기 발광 다이오드(OLED)의 특성치를 센싱하기 위한 센싱 구동 시 턴 온 될 수도 있다.
제2 트랜지스터(T2)는 표시 구동 또는 센싱 구동 시 구동 트랜지스터(Td)의 제2 노드(N2)의 전압 초기화 타이밍에 따라서 제2 스캔 신호(SCAN2)에 의해 턴 온 될 수 있다. 이 때 제2 트랜지스터(T2)가 턴 온되면 기준 전압 라인(RVL)을 통해서 기준 전압(Vref)이 구동 트랜지스터(Td)의 제2 노드(N2)로 공급된다.
또한 제2 트랜지스터(T2)는 센싱 구동 시 샘플링 타이밍에 따라서 제2 스캔신호(SCAN2)에 의해 턴 온될 수 있다. 이 때 제2 트랜지스터(T2)가 턴 온되면 구동 랜지스터(Td)의 제2 노드(N2)의 전압이 기준 전압 라인(RVL)으로 전달된다.
이처럼 제2 트랜지스터(T2)는 구동 트랜지스터(Td)의 제2 노드(N2)의 전압 크기를 조절하거나, 구동 트랜지스터(Td)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달하는 역할을 한다.
기준 전압 라인(RVL)은 기준 전압 라인(RVL)의 전압을 센싱하여 디지털 값으로 변환하여 디지털 값을 포함하는 센싱 데이터를 출력하는 아날로그 디지털 컨버터와 전기적으로 연결될 수 있다. 아날로그 디지털 컨버터는 데이터 구동 회로(16) 내부에 포함될 수 있다. 아날로그 디지털 컨버터에서 출력된 센싱 데이터는 구동 트랜지스터(Td)의 특성치(예컨대, 문턱전압, 이동도 등) 또는 유기 발광 다이오드(OLED)의 특성치(예: 문턱전압 등)를 센싱하는데 이용될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(Td)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예컨대, Cgs, Cgd)가 아니라, 구동 트랜지스터(Td)의 외부에 의도적으로 배치되는 외부 캐패시터(External Capacitor)로 구현될 수 있다.
또한 구동 트랜지스터(Td), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 각각 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 각각 서로 다른 게이트 라인을 통해서 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 인가된다.
실시예에 따라서는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해서 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 인가된다.
도 2 및 도 3에 예시된 서브픽셀 구조는 각각 하나의 실시예이며, 본 발명의 다른 실시예에 따른 서브픽셀(SP)은 추가적인 트랜지스터 및/또는 캐패시터를 포함할 수 있다. 또한 실시예에 따라서 다수의 서브픽셀들은 서로 동일한 회로 구성을 가질 수도 있고, 다수의 서브픽셀들 중 일부가 다른 회로 구성을 가질 수도 있다.
도 3에 도시된 바와 같은 회로 구성을 갖는 서브픽셀(SP)의 구동 과정을 설명하면 다음과 같다.
각 서브픽셀(SP)의 구동 동작은 영상 데이터 기록 단계, 부스팅 단계 및 발광 단계로 나누어진다.
영상 데이터 기록 단계에서는 구동 트랜지스터(Td)의 제1 노드(N1)에 영상 데이터 전압(Vdata)이 인가되고, 구동 트랜지스터(Td)의 제2 노드(N2)에 기준전압(Vref)이 인가된다. 여기서, 구동 트랜지스터(Td)의 제2 노드(N2)와 기준 전압 라인(RVL) 사이의 저항성분 등으로 인하여 구동 트랜지스터(Td)의 제2 노드(N2)에는 기준전압(Vref)과 유사한 전압(Vref+ΔV)이 인가될 수 있다.
이후 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 게이트 노드에는 턴 온 전압 레벨을 갖는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 각각 인가되어 동시에 또는 약간의 시간 차를 갖고 턴 온된다. 이에 따라서 스토리지 캐패시터(Cst)에는 제1 노드(N1) 및 제2 노드(N2) 간의 전위차(Vdata-Vref 또는 Vdata-(Vref+ΔV))에 대응되는 전하가 충전된다.
이러한 과정에 의해서 구동 트랜지스터(Td)의 제1 노드(N1)에 영상 데이터 전압(Vdata)이 인가되는 것을 영상 데이터 기록(Data Writing)이라고 한다.
영상 데이터 기록 단계에 이어서 진행되는 부스팅 단계에서 구동 트랜지스터(Td)의 제1 노드(N1) 및 제2 노드(N2)는 동시에 또는 약간의 시간 차를 갖고 전기적으로 플로팅(Floating)된다.
이후 턴 오프 전압 레벨을 갖는 제1 스캔 신호(SCAN1)가 게이트 노드로 인가되면 제1 트랜지스터(T1)가 턴 오프된다. 또한 턴 오프 전압 레벨을 갖는 제2 스캔 신호(SCAN2)에 의해서 제2 트랜지스터(T2)가 턴 오프된다.
부스팅 단계에서, 구동 트랜지스터(Td)의 제1 노드(N1) 및 제2 노드(N2) 간의 전압 차이는 유지되면서, 구동 트랜지스터(Td)의 제1 노드(N1) 및 제2 노드(N2)간의 전압이 부스팅(Boosting), 즉 증가한다.
이처럼 구동 트랜지스터(Td)의 제1 노드(N1) 및 제2 노드(N2) 간의 전압이 부스팅되다가, 구동 트랜지스터(Td)의 제2 노드(N2)의 전압이 일정 전압 이상이 되면 발광 단계로 진입한다.
발광 단계에서는 유기 발광 다이오드(OLED)를 통해서 영상 데이터 전압(Vdata)에 대응되는 크기의 구동 전류가 흐르게 된다. 이 구동 전류에 의해서 유기 발광 다이오드(OLED)의 유기 발광층이 발광함으로써 표시 패널(18)을 통해서 영상이 표시된다.
이하에서는 본 발명의 실시예에 따른 표시 장치의 구동 방법이 상세히 설명된다.
도 4는 본 발명의 실시예에 따른 표시 장치를 통해 1프레임의 영상을 표시할 때 발광 기간 및 비발광 기간을 각각 나타낸다. 또한 도 5는 본 발명의 실시예에 따른 표시 장치의 2H 오버랩 구동 및 페이크 데이터 삽입 구동 시 게이트 신호의 파형 및 각 게이트 라인 별 서브픽셀과 연결되는 구동 트랜지스터의 게이트-소스 전압(Vgs) 파형을 나타낸다.
도면에서 Row 또는 ..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ... 는 전술한 바와 같이 표시 패널(18) 상에서 매트릭스 형태로 배치되는 서브픽셀(SP)이 구성하는 각각의 서브픽셀 행(Row) 또는 각각의 서브픽셀 행(Row)에 배치된 서브픽셀(SP)과 연결되는 각각의 게이트 라인(GL)을 의미한다. (단, n=0, 1, 2, ...) 각각의 서브픽셀 행(Row) 또는 이에 대응되는 각각의 게이트 라인(GL)에는 게이트 구동 회로(14)에 의해서 게이트 신호가 순차적으로 공급된다.
도 4에는 이와 같은 게이트 신호의 순차적인 공급에 따라서 1프레임 시간(frame time) 동안 실제 영상이 표시되는 발광 기간(EP) 및 영상이 표시되지 않는 비발광 기간(FIP)이 각각 도시된다.
또한 도 5의 상단에는 각각의 서브픽셀 행(Row)(..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ... )에 순차적으로 공급되는 게이트 신호의 파형이 도시되고, 도 5의 하단에는 게이트 신호의 순차적인 공급에 따른 각각의 서브픽셀 행(Row)(..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ... )에 배치된 서브픽셀(SP)에 포함된 구동 트랜지스터(Td)의 제1 노드(N1), 즉 게이트 노드의 전압(Vg) 및 제2 노드(N2), 즉 소스 노드의 전압(Vs)이 각각 도시되어 있다.
이하에서는 구동 트랜지스터(Td)의 제1 노드(N1), 즉 게이트 노드의 전압(Vg) 및 제2 노드(N2), 즉 소스 노드의 전압(Vs) 간의 전압을 게이트-소스 전압(Vgs)으로 지칭한다.
각 서브픽셀(SP)이 3T1C 회로 구조를 갖는 경우, 각각의 서브픽셀 행(..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 배치되는 서브픽셀(SP)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 전달하기 위한 1개 또는 2개의 게이트 라인(GL)이 배치될 수 있다. 참고로 도 5에는 설명의 편의를 위하여 각 게이트 라인(GL)에 공급되는 1개의 스캔 신호 파형(제1 스캔 신호(SCAN1) 또는 제2 스캔 신호(SCAN2))만이 도시되어 있다.
앞서 설명된 서브픽셀(SP)의 구동 과정에 따르면, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 중에서 n+1번째 서브픽셀 행(R(n+1))이 구동될 때, n+1번째 서브픽셀 행(R(n+1))에 배열된 서브픽셀들(SP)에 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 인가되고, 다수의 데이터 라인(DL)을 통해 n+1번째 서브픽셀 행(R(n+1))에 배열된 서브픽셀들(SP)에 영상 데이터 전압(Vdata)이 공급된다.
이어서, n+1번째 서브픽셀 행(R(n+1)) 아래에 위치한 n+2번째 서브픽셀 행(R(n+2))이 구동된다. n+2번째 서브픽셀 행(R(n+2))에 배열된 서브픽셀들(SP)에 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)가 인가되고, 다수의 데이터 라인(DL)을 통해 n+2번째 서브픽셀 행 (R(n+2))에 배열된 서브픽셀들(SP)에 영상 데이터 전압(Vdata)이 공급된다.
이러한 방식으로, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 대한 영상 데이터 기록이 순차적으로 이루어진다.
1프레임 시간 동안 전술한 서브픽셀 구동 동작에 따라 영상 데이터 기록 단계, 부스팅 단계 및 발광 단계가 각각의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에서 순차적으로 진행될 수 있다.
한편, 도 4에 도시된 바와 같이 1프레임 시간 내에서 각각의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)의 발광 기간(EP)은 끝까지 지속되지 않는다. 즉, 1프레임 시간 동안 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각에서는 실제 영상이 표시되는 기간인 발광 기간(EP)과, 실제 영상이 아닌 데이터의 표시, 즉 페이크 데이터 삽입(FDI: Fake Data Insertion)이 수행되는 비발광 기간(FIP)이 진행된다.
발광 기간(EP) 동안에는 각각의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 배치된 서브픽셀(SP)에 실제 표시될 영상과 대응되는 영상 데이터 전압(Vdata)이 공급되며, 전술한 영상 데이터 기록 단계, 부스팅 단계 및 발광 단계가 수행되어 유기 발광 다이오드(OLED)가 발광된다.
이어지는 비발광 기간(FIP)에는 실제 표시될 영상과는 무관한 영상, 즉 페이크 영상과 대응되는 페이크 데이터 전압(Vfake)이 각 서브픽셀(SP)에 공급되는 페이크 데이터 삽입 구동에 따라서 페이크 영상이 표시된다. 페이크 데이터의 예시로는 블랙 데이터(Black data)를 들 수 있으나, 페이크 데이터가 반드시 블랙 데이터에 한정되는 것은 아니다.
여기서, 페이크 데이터 삽입(FDI) 구동이 진행되는 기간을 페이크 데이터 삽입 기간(FDIP)이라고 하고, 페이크 데이터 삽입(FDI) 구동에 의해 페이크 영상이 표시되는 기간을 페이크 영상 기간(FIP)으로 지칭한다.
전술한 페이크 데이터 삽입 구동은 1개의 서브픽셀 행 단위로 이루어질 수도 있고, 다수의 서브픽셀 행 단위로 이루어질 수도 있다.
도 4 및 도 5에 도시된 실시예에서, 서브픽셀 행 R(n+1), 서브픽셀 행R(n+2), 서브픽셀 행 R(n+3) 및 서브픽셀 행 R(n+4)에 대한 영상 데이터 기록이 순차적으로 진행된 후, 서브픽셀 행 R(n+1)보다 이전에 배치되어 일정 시간의 발광 기간(EP)이 이미 경과한 복수의 서브픽셀 행에 페이크 데이터 전압(Vfake) 동시에 공급될 수 있다.
이어서, 서브픽셀 행 R(n+5), 서브픽셀 행 R(n+6), 서브픽셀 행R(n+7), 및 서브픽셀 행 R(n+8)에 대한 영상 데이터 기록이 순차적으로 진행된 후, 서브픽셀 행 R(n+1) 또는 서브픽셀 행 R(n+5) 보다 이전에 배치되어 일정 시간의 발광기간(EP)이 이미 경과한 복수의 서브픽셀 행에 페이크 데이터 전압(Vfake) 동시에 공급될 수 있다.
참고로 동시에 페이크 데이터 삽입 구동이 이루어지는 서브픽셀 행의 개수(k)는 동일할 수도 있고 다를 수도 있다. 일 예로, 처음의 2개의 서브픽셀 행이 동시에 페이크 데이터 삽입 구동되고, 그 다음에는 4개의 서브픽셀 행 단위로 동시에 페이크 데이터 삽입 구동될 수 있다. 다른 예로, 처음의 4개의 서브픽셀 행이 동시에 페이크 데이터 삽입 구동되고, 그 다음에는 8개의 서브픽셀 행 단위로 동시에 페이크 데이터 삽입 구동될 수도 있다.
이러한 페이크 데이터 삽입(FDI) 구동이 수행되면 1프레임 시간 동안 실제로 표시될 영상 데이터와 페이크 데이터를 표시함으로써, 전술한 모션 블러 현상이 개선되는 효과가 있다.
또한 페이크 데이터 기록이 복수의 서브픽셀 행에서 동시에 수행되면 라인 위치에 따른 발광 기간(EP)의 차이에 의한 휘도 편차가 보상되며, 다음 서브픽셀 행에 대한 영상 데이터 기록 시간이 확보되는 장점이 있다.
또한 페이크 데이터 삽입 구동의 타이밍을 조절함으로써 영상에 따른 발광 기간(EP)의 길이를 적응적으로 조정할 수 있다.
한편, 본 발명에 따른 표시 장치(1)는 전술한 페이크 데이터 삽입 구동과 함께, 영상 표시 과정에서 각 서브픽셀(SP)의 전압 충전율을 개선하기 위하여 후술하는 바와 같은 오버랩 구동을 수행한다.
도 5에 도시된 바와 같이, 각각의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 순차적으로 공급되는 스캔 신호의 턴 온 레벨 구간의 길이는 2H이다. 그리고 각각의 서브픽셀 행(..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)으로 공급되는 스캔 신호의 턴 온 레벨 구간은 서로 오버랩(Overlap)된다.
예를 들어 n+3번째 서브픽셀 행(R(n+3))에 인가되는 스캔 신호의 턴 온 레벨 구간은 제1 구간(H1) 및 제2 구간(H2)으로 나누어지는데, 제1 구간(H1)은 n+2번째 서브픽셀 행(R(n+2))에 인가되는 스캔 신호와 1H만큼 오버랩된다.
마찬가지로, 제2 구간(H2)은 n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호와 1H만큼 오버랩된다.
본 발명의 실시예에서, 제1 구간(H1) 및 제2 구간(H2)과 같이 스캔 신호의 턴 온 레벨 구간 중 다른 스캔 신호와 오버랩되는 구간은 오버랩(Overlap) 구간으로 지칭된다. 따라서 n+3번째 서브픽셀 행(R(n+3))에 인가되는 스캔 신호의 턴 온 레벨 구간은 오버랩 구간으로만 이루어진다.
한편, n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호의 턴 온 레벨 구간은 제3 구간(H3) 및 제4 구간(H4)으로 나누어지는데, 제3 구간(H3)은 n+3번째 서브픽셀 행(R(n+3))에 인가되는 스캔 신호의 제2 구간(H2)과 1H만큼 오버랩된다.
하지만 제4 구간(H4)은 다른 스캔 신호와 오버랩되지 않는다. 이는 도면에 도시된 바와 같이, n+4번째 서브픽셀 행(R(n+4))에 대한 스캔 신호가 인가된 이후 곧바로 n+5번째 서브픽셀 행(R(n+5))에 대한 스캔 신호가 인가되지 않고 페이크 데이터 삽입 구동이 이루어지는 페이크 데이터 삽입 기간(FDIP)이 진행되기 때문이다.
본 발명의 실시예에서, 제4 구간(H4)과 같이 스캔 신호의 턴 온 레벨 구간 중 다른 스캔 신호와 오버랩되지 않는 구간은 비오버랩(Non-Overlap) 구간으로 지칭된다. 따라서 n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호의 턴 온 레벨 구간은 오버랩 구간 및 비오버랩 구간으로 이루어진다.
페이크 데이터 삽입 기간(FDIP)이 완료되면 n+5번째 서브픽셀 행(R(n+5))에 대한 스캔 신호가 인가되며, n+5번째 서브픽셀 행(R(n+5))에 대한 스캔 신호 중 비오버랩 구간에서는 n+5번째 서브픽셀 행(R(n+5))에 배치된 서브픽셀(SP)에 대한 프리 차지 구동(PC)이 수행된다.
본 발명의 실시예에 따른 표시 장치(1)는 이상에서 설명한 바와 같은 오버랩 구동을 수행함으로써 영상 표시 과정에서 각 서브픽셀(SP)의 전압 충전율을 높일 수 있는 장점을 갖는다.
참고로 도 5에는 각 스캔 신호의 길이가 2H이고 오버랩 구간의 길이가 1H이며 4개의 서브픽셀 행에 대한 스캔 신호 인가가 완료될 때마다 페이크 데이터 삽입 기간(FDIP)이 진행되는 실시예가 도시되어 있다. 그러나 실시예에 따라서 각 스캔 신호의 길이는 3H, 4H, ... 등으로 달라질 수 있고, 오버랩 구간의 길이 또한 2H, 3H, ... 등으로 달라질 수 있다. 또한 실시예에 따라서는 8개의 서브픽셀 행 또는 10개의 서브픽셀 행에 대한 스캔 신호 인가가 완료될 때마다 페이크 데이터 삽입 기간(FDIP)이 진행될 수도 있다. 이하에서는 설명의 편의를 위하여 도 5의 실시예를 기초로 본 발명의 표시 장치(1)의 구동 과정을 설명한다.
한편, 도 5에는 전술한 오버랩 구동이 수행될 때, 부스팅 단계 진입 전 각각의 서브픽셀 행(..., R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 배치되는 서브픽셀(SP)에 포함된 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg) 및 소스 노드의 전압(Vs)의 크기 변화가 도시되어 있다. 앞서 언급된 바와 같이 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg) 및 소스 노드의 전압(Vs)의 차이는 게이트-소스 전압(Vgs)으로 지칭될 수 있다.
도 5를 참조하면, 페이크 데이터 삽입 기간(FDIP)을 제외한 나머지 구간에서 각 서브픽셀 행에 포함된 서브픽셀들의 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg)은 영상 데이터 기록의 진행에 따라 영상 데이터 전압(Vdata)과 동일한 크기를 유지한다.
하지만 페이크 데이터 삽입 기간(FDIP) 동안 페이크 데이터 삽입(FDI) 구동되는 서브픽셀 행들에 포함된 서브픽셀들의 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg)은 페이크 데이터 전압(Vfake)이 된다.
또한 페이크 데이터 삽입 기간(FDIP)을 제외한 나머지 구간에서 각 서브픽셀 행에 포함된 서브픽셀들의 구동 트랜지스터(Td)의 소스 노드의 전압(Vs)은 영상 데이터 기록의 진행에 따라 기준 전압과 유사한 전압(Vref+ΔV) 크기를 유지한다.
하지만 특정 스캔 신호, 예컨대 n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호의 턴 온 레벨 구간은 비오버랩 구간(H4)을 포함한다. 도면에 도시된 바와 같이 비오버랩 구간(H4)에서 구동 트랜지스터(Td)의 소스 노드의 전압(Vs)은 이전 전압(Vref+ΔV) 크기보다 감소한 전압(Vref+Δ(V/2)) 크기를 나타낸다.
이러한 현상으로 인하여 n+1번째 서브픽셀 행(R(n+1)), n+2번째 서브픽셀 행(R(n+2)), n+3번째 서브픽셀 행(R(n+3))에 인가되는 스캔 신호의 턴 온 레벨 구간동안, 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs)은 (Vdata-(Vref+ΔV))로 일정하게 유지된다. 그러나 n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호의 턴 온 레벨 구간 중 비오버랩 구간(H4)에서 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs)은 (Vdata-(Vref+Δ(V/2)))로 증가하게 된다.
예컨대 n+4번째 서브픽셀 행(R(n+4))에 인가되는 스캔 신호의 턴 온 레벨 구간 중 비오버랩 구간(H4)에서 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs4)은, n+1번째 서브픽셀 행(R(n+1))의 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs1)보다 크게 나타난다.
이처럼 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs)가 증가하게 되면 구동 트랜지스터(Td)를 통해 흐르는 구동 전류의 크기가 증가하게 되므로 유기 발광 다이오드(OLED)의 밝기 또한 증가하게 된다.
이에 따라서, 본 발명에 따른 오버랩 구동을 통해 영상이 표시될 때 특정 서브픽셀 행(예컨대, R(n+4), R(n+8), ...)과 대응되는 라인이 다른 라인에 비해 지나치게 밝아지는 현상이 나타난다.
이하에서는 전술한 바와 같이 영상을 표시할 때 특정 라인이 지나치게 밝아지는 문제를 해결하기 위한 본 발명의 실시예가 설명된다.
도 6은 본 발명의 실시예에 따른 표시 장치에 포함되는 타이밍 제어 회로, 레벨 시프터, 게이트 구동 회로를 나타낸다. 또한 도 7은 도 6에 도시된 레벨 시프터에 의해서 생성되는 클럭 신호의 파형을 나타낸다. 또한 도 8은 도 7에 도시된 본 발명의 실시예에 따른 개선된 표시 장치의 2H 오버랩 구동 및 페이크 데이터 삽입 구동 시 게이트 신호의 파형 및 각 게이트 라인 별 서브픽셀과 연결되는 구동 트랜지스터의 게이트-소스 전압(Vgs) 파형을 나타낸다.
도면을 참조하면, 본 발명의 실시예에 따른 표시 장치는 타이밍 제어 회로(12), 레벨 시프터(15), 게이트 구동 회로(14)를 포함한다. 또한 타이밍 제어 회로(12)는 기준 신호 생성 회로(13)를 포함한다.
타이밍 제어 회로(12)는 게이트 제어 신호(GCS) 및 기준 신호(GCLK, MCLK)를 레벨 시프터(15)에 공급한다. 게이트 제어 신호(GCS)는 레벨 시프터(15)를 거쳐서 게이트 구동 회로(14)에 전달될 수도 있고, 레벨 시프터(15)를 거치지 않고 타이밍 제어 회로(12)로부터 게이트 구동 회로(14)로 직접 전달될 수도 있다.
기준 신호(GCLK, MCLK)는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)를 포함한다. 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)는 각각 기준 신호 생성 회로(13)에 의해서 생성되어 레벨 시프터(15)로 공급된다.
레벨 시프터(15)는 기준 신호 생성 회로(13)에 의해서 생성되어 공급되는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 기초하여 다수의 클럭 신호를 생성한다. 예컨대 레벨 시프터(15)는 도 7에 도시된 실시예와 같이 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)를 기초로 4개의 클럭 신호, 즉 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 각각 생성할 수 있다. 그러나 실시예에 따라서 레벨 시프터(15)는 4개 미만 또는 5개 이상의 클럭 신호를 생성할 수 있다.
게이트 구동 회로(14)는 레벨 시프터(15)에 의해서 생성되어 공급되는 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 게이트 신호(SC1, SC2, SC3, SC4, ...)를 생성한다. 이하에서는 제1 내지 제4 게이트 신호(SC1~4)가 각각 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성되고, 마찬가지로 제5 내지 제8 게이트 신호(SC5~8)가 각각 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성되는 실시예를 예로 들어 설명한다. 그러나 게이트 구동 회로(14)에 입력되는 클럭 신호의 개수 및 각각의 클럭 신호에 대응하여 생성되는 게이트 신호의 종류 및 개수는 실시예에 따라 달라질 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 레벨 시프터(15)는 일정한 시간 간격으로 순차적으로 입력되는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 기초하여 4개의 클럭 신호, 즉 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 생성한다.
예를 들어 레벨 시프터(15)는 첫 번째 제1 기준 신호(71)의 상승 엣지와 대응되는 상승 엣지를 갖는 제1 클럭 신호(CLK1)를 생성한다. 또한 레벨 시프터(15)에 의해서 생성되는 제1 클럭 신호(CLK1)의 하강 엣지는 첫 번째 제2 기준 신호(75)의 하강 엣지와 대응되도록 형성된다.
마찬가지 방식으로, 레벨 시프터(15)는 두 번째 제1 기준 신호(72)의 상승 엣지와 대응되는 상승 엣지 및 두 번째 제2 기준 신호(76)의 하강 엣지와 대응되는 하강 엣지를 갖는 제2 클럭 신호(CLK2), 세 번째 제1 기준 신호(73)의 상승 엣지와 대응되는 상승 엣지 및 세 번째 제3 기준 신호(77)의 하강 엣지와 대응되는 하강 엣지를 갖는 제3 클럭 신호(CLK3), 네 번째 제1 기준 신호(74)의 상승 엣지와 대응되는 상승 엣지 및 네 번째 제2 기준 신호(78)의 하강 엣지와 대응되는 하강 엣지를 갖는 제4 클럭 신호(CLK4)를 각각 생성한다.
이러한 과정에 의해서 레벨 시프터(15)는 제1 기준 신호(GCLK)의 주기 만큼 순차적으로 지연되는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 각각 생성한다.
한편, 도 6 및 도 7의 실시예에 따른 레벨 시프터(15)는 제2 기준 신호(MCLK)의 펄스 폭에 기초하여 클럭 신호의 펄스 폭을 변조하는 변조 회로를 포함할 수 있다. 본 발명의 실시예에 따른 변조 회로는 제2 기준 신호(MCLK)의 펄스 폭이 미리 정해진 기준 펄스 폭 이상인 경우에만 클럭 신호의 펄스 폭을 변조한다.
여기서 기준 펄스 폭의 크기는 실시예에 따라 다르게 설정될 수 있다. 또한 각각의 제2 기준 신호(MCLK)의 펄스 폭은 기준 신호 생성 회로(13)에 의해서 조절될 수 있다.
예를 들어 도 7에 도시된 바와 같이, 기준 신호 생성 회로(13)에 의해 생성되어 레벨 시프터(15)로 입력되는 제2 기준 신호(75, 76, 77)의 펄스 폭이 미리 정해진 기준 펄스 폭 미만인 경우, 레벨 시프터(15)에 포함된 변조 회로는 각각의 제2 기준 신호(75, 76, 77)에 기초하여 생성된 클럭 신호(CLK1~3)의 펄스 폭을 변조하지 않는다.
그러나 레벨 시프터(15)로 입력되는 제2 기준 신호(78)의 펄스 폭이 미리 정해진 기준 펄스 폭 이상이면, 변조 회로는 제2 기준 신호(78)에 기초하여 생성된 클럭 신호(CLK4)의 펄스 폭을 변조한다.
구체적으로, 변조 회로는 제2 기준 신호(78)의 상승 엣지와 대응되는 시점에서 제4 클럭 신호(CLK4)의 전압 레벨을 게이트 하이 전압(VGH)에서 미리 정해진 게이트 미들 전압(VGM)으로 낮추고, 제2 기준 신호(78)의 하강 엣지와 대응되는 시점에서 제4 클럭 신호(CLK4)의 전압 레벨을 게이트 로우 전압(VGL)으로 낮추는 변조 동작을 수행한다.
참고로 본 실시예에서는 기준 신호 생성 회로(13)가 네 번째 제2 기준 신호(78)의 펄스 폭만을 기준 펄스 폭 이상으로 조절하여 출력하나, 기준 신호 생성 회로(13)에 의해서 펄스 폭이 조절되는 제2 기준 신호(MCLK)의 순서는 실시예에 따라 달라질 수 있다.
도 8에는 도 7에 도시된 실시예에 따라서 레벨 시프터(15)가 생성하는 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성되는 게이트 신호의 파형 및 해당 게이트 신호에 기초하여 수행되는 오버랩 구동 및 페이크 데이터 삽입 구동에 따른 각 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에 포함된 서브픽셀(SP)의 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs) 크기의 변화가 도시되어 있다.
도 7 및 도 8을 참조하면, 레벨 시프터(15)의 변조 회로에 의해서 변조되지 않은 클럭 신호들, 즉 제1 내지 제3 클럭 신호(CLK1~3)에 기초하여 생성되는 게이트 신호들의 크기는 턴 온 레벨 구간동안 동일하게 유지된다. 예를 들어 제1 내지 제3 클럭 신호(CLK1~3)에 기초하여 생성되는 서브픽셀 행 R(n+1), R(n+2), R(n+3)에 각각 인가되는 게이트 신호의 크기는 모두 동일하게 유지된다. (서브픽셀 행 R(n+5), R(n+6), R(n+7)도 동일함.)
그러나 레벨 시프터(15)의 변조 회로에 의해서 변조되는 제4 클럭 신호(CLK4)에 기초하여 생성되는 게이트 신호의 크기는 턴 온 레벨 구간동안 동일하게 유지되지 않는다. 예를 들어 도 8에 도시된 바와 같이 제4 클럭 신호(CLK4)에 기초하여 생성되는 서브픽셀 행 R(n+4)에 인가되는 게이트 신호의 비오버랩 구간(H4)의 게이트 신호 크기는 오버랩 구간(H3)의 게이트 신호 크기보다 작아진다. 이는 앞서 설명한 바와 같이 서브픽셀 행 R(n+4)에 인가되는 게이트 신호를 생성하는데 이용되는 제4 클럭 신호(CLK4)의 일부가 변조되어 전압 레벨이 낮아졌기 때문이다. (서브픽셀 행 R(n+8)도 동일함.)
이와 같이 본 발명의 실시예에서는 페이크 데이터 삽입 구동이 이루어지는 시점(FDIP) 바로 이전의 게이트 신호(예컨대, 서브픽셀 행 R(n+4)에 인가되는 게이트 신호)의 비오버랩 구간(예컨대, H4)의 크기를 오버랩 구간(H3)보다 작게 유지한다.
이러한 게이트 신호의 크기 조절에 따라서, 페이크 데이터 삽입 구동이 이루어지는 시점(FDIP) 바로 이전의 게이트 신호(예컨대, 서브픽셀 행 R(n+4)에 인가되는 게이트 신호)의 비오버랩 구간(예컨대, H4)에서 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg)이 낮아진다.
이처럼 페이크 데이터 삽입 구동이 이루어지는 시점(FDIP) 바로 이전의 게이트 신호(예컨대, 서브픽셀 행 R(n+4)에 인가되는 게이트 신호)의 비오버랩 구간(예컨대, H4)에서 구동 트랜지스터(Td)의 게이트 노드의 전압(Vg)이 낮아지면, 해당 구간의 게이트-소스 전압(Vgs) 크기 또한 종래에 비해 작아지게 된다.
예컨대 도 8에 도시된 바와 같이 서브픽셀 행 R(n+4)에 인가되는 게이트 신호의 비오버랩 구간(H4)의 게이트 신호 크기를 낮추게 되면, 서브픽셀 행 R(n+4)에 배치되는 서브픽셀(SP)의 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs4)의 크기를 서브픽셀 행 R(n+1)에 배치되는 서브픽셀(SP)의 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs1)의 크기와 동일하거나 유사해지도록 조절할 수 있다.
이처럼 서브픽셀 행 R(n+4)에 인가되는 게이트 신호의 비오버랩 구간(H4)의 게이트 신호 크기를 낮춤으로써, 종래 오버랩 구동 시 특정 라인, 예컨대 서브픽셀 행 R(n+4)과 대응되는 라인이 지나치게 밝게 표시되는 현상을 방지할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치에 포함되는 타이밍 제어 회로, 레벨 시프터, 게이트 구동 회로를 나타낸다. 또한 도 10은 도 9에 도시된 레벨 시프터에 의해서 생성되는 클럭 신호의 파형을 나타낸다.
도면을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 타이밍 제어 회로(12), 레벨 시프터(15), 게이트 구동 회로(14)를 포함한다. 또한 타이밍 제어 회로(12)는 기준 신호 생성 회로(13)를 포함한다.
타이밍 제어 회로(12)는 게이트 제어 신호(GCS) 및 기준 신호(GCLK, MCLK, MCLK_Select)를 레벨 시프터(15)에 공급한다. 게이트 제어 신호(GCS)는 레벨 시프터(15)를 거쳐서 게이트 구동 회로(14)에 전달될 수도 있고, 레벨 시프터(15)를 거치지 않고 타이밍 제어 회로(12)로부터 게이트 구동 회로(14)로 직접 전달될 수도 있다.
본 실시예에서 기준 신호(GCLK, MCLK, MCLK_Select)는 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 클럭 선택 신호(MCLK_Select)를 포함한다. 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 클럭 선택 신호(MCLK_Select)는 각각 기준 신호 생성 회로(13)에 의해서 생성되어 레벨 시프터(15)로 공급된다.
레벨 시프터(15)는 기준 신호 생성 회로(13)에 의해서 생성되어 공급되는 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 클럭 선택 신호(MCLK_Select)에 기초하여 다수의 클럭 신호를 생성한다. 예컨대 레벨 시프터(15)는 도 10에 도시된 실시예와 같이 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 클럭 선택 신호(MCLK_Select)를 기초로 4개의 클럭 신호, 즉 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 각각 생성할 수 있다. 그러나 실시예에 따라서 레벨 시프터(15)는 4개 미만 또는 5개 이상의 클럭 신호를 생성할 수 있다.
게이트 구동 회로(14)는 레벨 시프터(15)에 의해서 생성되어 공급되는 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 게이트 신호(SC1, SC2, SC3, SC4, ...)를 생성한다. 예컨대 본 실시예에서 게이트 구동 회로(14)는 제1 내지 제4 게이트 신호(SC1~4)를 각각 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성하고, 마찬가지로 제5 내지 제8 게이트 신호(SC5~8)를 각각 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성한다. 그러나 게이트 구동 회로(14)에 입력되는 클럭 신호의 개수 및 각각의 클럭 신호에 대응하여 생성되는 게이트 신호의 종류 및 개수는 실시예에 따라 달라질 수 있다.
도 10을 참조하면, 본 발명의 실시예에 따른 레벨 시프터(15)는 일정한 시간 간격으로 순차적으로 입력되는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK), 그리고 특정 타이밍에 입력되는 클럭 선택 신호(MCLK_Select)에 기초하여 4개의 클럭 신호, 즉 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 생성한다.
예를 들어 레벨 시프터(15)는 첫 번째 제1 기준 신호(81)의 상승 엣지와 대응되는 상승 엣지를 갖는 제1 클럭 신호(CLK1)를 생성한다. 또한 레벨 시프터(15)에 의해서 생성되는 제1 클럭 신호(CLK1)의 하강 엣지는 첫 번째 제2 기준 신호(85)의 하강 엣지와 대응되도록 형성된다.
마찬가지 방식으로, 레벨 시프터(15)는 두 번째 제1 기준 신호(82)의 상승 엣지와 대응되는 상승 엣지 및 두 번째 제2 기준 신호(86)의 하강 엣지와 대응되는 하강 엣지를 갖는 제2 클럭 신호(CLK2), 세 번째 제1 기준 신호(83)의 상승 엣지와 대응되는 상승 엣지 및 세 번째 제3 기준 신호(87)의 하강 엣지와 대응되는 하강 엣지를 갖는 제3 클럭 신호(CLK3), 네 번째 제1 기준 신호(84)의 상승 엣지와 대응되는 상승 엣지 및 네 번째 제2 기준 신호(88)의 하강 엣지와 대응되는 하강 엣지를 갖는 제4 클럭 신호(CLK4)를 각각 생성한다.
이러한 과정에 의해서 레벨 시프터(15)는 제1 기준 신호(GCLK)의 주기 만큼 순차적으로 지연되는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3), 제4 클럭 신호(CLK4)를 각각 생성한다.
한편, 도 9 및 도 10의 실시예에 따른 레벨 시프터(15)는 클럭 선택 신호(MCLK_Select)의 입력 여부에 기초하여 클럭 신호의 펄스 폭을 변조하는 변조 회로를 포함할 수 있다. 본 발명의 실시예에 따른 변조 회로는 클럭 선택 신호(MCLK_Select)가 입력되는 경우에만 클럭 신호의 펄스 폭을 변조한다.
예를 들어 도 10에 도시된 바와 같이 클럭 선택 신호(MCLK_Select)가 입력되지 않을 경우, 레벨 시프터(15)에 포함된 변조 회로는 각각의 제2 기준 신호(75, 76, 77)에 기초하여 생성된 클럭 신호(CLK1~3)의 펄스 폭을 변조하지 않는다.
그러나 제1 기준 신호(GCLK), 제2 기준 신호(MCLK)와 함께 클럭 선택 신호(MCLK_Select)가 입력되면, 변조 회로는 제2 기준 신호(MCLK) 또는 클럭 선택 신호(MCLK_Select)에 기초하여 생성된 제4 클럭 신호(CLK4)의 펄스 폭을 변조한다.
변조 회로는 클럭 선택 신호(MCLK_Select) 또는 제2 기준 신호(88)의 상승 엣지와 대응되는 시점에서 제4 클럭 신호(CLK4)의 전압 레벨을 게이트 하이 전압(VGH)에서 미리 정해진 게이트 미들 전압(VGM)으로 낮추고, 클럭 선택 신호(MCLK_Select) 또는 제2 클럭 신호(88)의 하강 엣지와 대응되는 시점에서 제4 클럭 신호(CLK4)의 전압 레벨을 게이트 로우 전압(VGL)으로 낮추는 변조 동작을 수행한다.
참고로 본 실시예에서는 기준 신호 생성 회로(13)가 네 번째 제2 클럭 신호(88)의 출력 타이밍에 대응되도록 클럭 선택 신호(MCLK_Select)를 출력하나, 기준 신호 생성 회로(13)에 의해서 클럭 선택 신호(MCLK_Select)가 출력되는 타이밍은 실시예에 따라 달라질 수 있다.
이처럼 도 9 및 도 10의 실시예에 따라 생성되는 제1 내지 제4 클럭 신호(CLK1~4)는 앞서 도 6 및 도 7의 실시예에 따라 생성되는 제1 내지 제4 클럭 신호(CLK1~4)와 동일하다. 따라서 도 9 및 도 10의 실시예에 따라 생성되는 제1 내지 제4 클럭 신호(CLK1~4)에 기초하여 생성되는 게이트 신호 및 이 게이트 신호에 의해 수행되는 표시 장치의 오버랩 구동 및 페이크 데이터 삽입 구동 과정 및 결과 또한 도 8과 동일하게 나타나며, 그에 따른 특정 라인의 밝음 현상 개선 효과 또한 동일하다.
이상에서 설명한 바와 같이, 본 발명에 따르면 n번째 게이트 라인(예컨대, 도 8의 R(n+4)와 대응되는 게이트 라인)에 대한 게이트 신호가 공급된 후, n+1번째 게이트 라인(예컨대, 도 8의 R(n+5)와 대응되는 게이트 라인)에 대한 게이트 신호가 공급되기 이전에 데이터 라인을 통해서 페이크 데이터가 공급되는 페이크 데이터 삽입 구동이 수행된다(FDIP).
여기서, 앞서 정의된 바와 같이, n번째 게이트 라인(예컨대, 도 8의 R(n+4)와 대응되는 게이트 라인)에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인(예컨대, 도 8의 R(n+3)와 대응되는 게이트 라인)에 대한 게이트 신호의 턴 온 레벨 구간(예컨대, H2)과 오버랩되는 오버랩 구간(예컨대, H3) 및 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간(예컨대, H4)을 포함한다.
본 발명에 따른 게이트 구동 회로는 n번째 게이트 라인(예컨대, 도 8의 R(n+4)와 대응되는 게이트 라인)에 대한 게이트 신호의 비오버랩 구간(예컨대, H4)의 크기를 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간(예컨대, H3)의 크기보다 작게 유지한다.
이와 같은 게이트 구동 회로의 구동에 따라서 오버랩 구동에서 발생할 수 있는 특정 라인이 밝게 표시되는 현상을 개선할 수 있는 장점이 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.

Claims (7)

  1. 다수의 데이터 라인, 다수의 게이트 라인 및 상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의하여 정의되는 다수의 서브픽셀을 포함하는 표시 패널;
    상기 다수의 데이터 라인에 영상 데이터 또는 페이크 데이터를 공급하는 데이터 구동 회로; 및
    상기 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로; 및
    상기 게이트 신호의 생성을 위한 다수의 클럭 신호를 상기 게이트 구동 회로에 공급하는 레벨 시프터를 포함하고,
    상기 데이터 구동 회로는
    n번째 게이트 라인에 대한 게이트 신호가 공급된 후 n+1번째 게이트 라인에 대한 게이트 신호가 공급되기 이전에 상기 다수의 데이터 라인에 페이크 데이터를 공급하고,
    상기 n번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되는 오버랩 구간 및 상기 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간을 포함하고,
    상기 게이트 구동 회로는
    상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간의 크기를 상기 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간의 크기보다 작게 유지하고,
    상기 레벨 시프터는, 상기 비오버랩 구간의 상기 n번째 게이트 라인에 대한 구동 트랜지스터의 게이트 노드 전압이 상기 오버랩 구간의 상기 n번째 게이트 라인에 대한 구동 트랜지스터의 게이트 노드 전압보다 작게 유지되도록, 상기 다수의 클럭 신호 중 상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간에 해당하는 클럭 신호의 펄스 폭을 변조하고 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간에 해당하는 클럭 신호의 펄스 폭을 변조하지 않는
    표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 레벨 시프터는
    제1 기준 신호 및 제2 기준 신호에 기초하여 상기 다수의 클럭 신호를 생성하고, 상기 제2 기준 신호의 펄스 폭이 미리 정해진 기준 펄스 폭 이상인 경우에만 상기 클럭 신호의 펄스 폭을 변조하는
    표시 장치.
  4. 제1항에 있어서,
    상기 레벨 시프터는
    제1 기준 신호, 제2 기준 신호 및 클럭 선택 신호에 기초하여 상기 다수의 클럭 신호를 생성하고, 상기 클럭 선택 신호가 입력될 때에만 상기 클럭 신호의 펄스 폭을 변조하는
    표시 장치.
  5. 다수의 데이터 라인, 다수의 게이트 라인 및 상기 다수의 데이터 라인 및 상기 다수의 게이트 라인에 의하여 정의되는 다수의 서브픽셀을 포함하는 표시 패널;
    상기 다수의 데이터 라인에 영상 데이터 또는 페이크 데이터를 공급하는 데이터 구동 회로;
    상기 다수의 게이트 라인에 게이트 신호를 공급하는 게이트 구동 회로;
    상기 게이트 신호의 생성을 위한 다수의 클럭 신호를 상기 게이트 구동 회로에 공급하는 레벨 시프터; 및
    상기 다수의 클럭 신호를 생성하기 위한 제1 기준 신호 및 제2 기준 신호를 상기 레벨 시프터에 공급하는 기준 신호 생성 회로를 포함하고,
    n번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간은 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되는 오버랩 구간 및 상기 n-1번째 게이트 라인에 대한 게이트 신호의 턴 온 레벨 구간과 오버랩되지 않는 비오버랩 구간을 포함하고,
    상기 레벨 시프터는
    상기 비오버랩 구간의 상기 n번째 게이트 라인에 대한 구동 트랜지스터의 게이트 노드 전압이 상기 오버랩 구간의 상기 n번째 게이트 라인에 대한 구동 트랜지스터의 게이트 노드 전압보다 작게 유지되도록, 상기 다수의 클럭 신호 중 상기 n번째 게이트 라인에 대한 게이트 신호의 비오버랩 구간에 해당하는 클럭 신호의 펄스 폭을 변조하고 n번째 게이트 라인에 대한 게이트 신호의 오버랩 구간에 해당하는 클럭 신호의 펄스 폭을 변조하지 않는
    표시 장치.
  6. 제5항에 있어서,
    상기 기준 신호 생성 회로는
    상기 제2 기준 신호의 펄스 폭을 미리 정해진 기준 펄스 폭 이상 또는 미만으로 조절하고,
    상기 레벨 시프터는
    상기 제2 기준 신호의 펄스 폭이 상기 기준 펄스 폭 이상인 경우에만 상기 클럭 신호의 펄스 폭을 변조하는
    표시 장치.
  7. 제5항에 있어서,
    상기 기준 신호 생성 회로는
    상기 레벨 시프터에 클럭 선택 신호를 더 공급하고,
    상기 레벨 시프터는
    상기 클럭 선택 신호가 입력될 때에만 상기 클럭 신호의 펄스 폭을 변조하는
    표시 장치.
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