KR20220096946A - 보상을 수행하기 위한 표시 장치 - Google Patents

보상을 수행하기 위한 표시 장치 Download PDF

Info

Publication number
KR20220096946A
KR20220096946A KR1020200189813A KR20200189813A KR20220096946A KR 20220096946 A KR20220096946 A KR 20220096946A KR 1020200189813 A KR1020200189813 A KR 1020200189813A KR 20200189813 A KR20200189813 A KR 20200189813A KR 20220096946 A KR20220096946 A KR 20220096946A
Authority
KR
South Korea
Prior art keywords
signal
sensing
output
level shifter
reference signal
Prior art date
Application number
KR1020200189813A
Other languages
English (en)
Inventor
백록담
배현호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200189813A priority Critical patent/KR20220096946A/ko
Priority to CN202111499650.1A priority patent/CN114694594B/zh
Priority to US17/557,111 priority patent/US12008962B2/en
Publication of KR20220096946A publication Critical patent/KR20220096946A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0413—Details of dummy pixels or dummy lines in flat panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0216—Interleaved control phases for different scan lines in the same sub-field, e.g. initialization, addressing and sustaining in plasma displays that are not simultaneous for all scan lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/029—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel
    • G09G2320/0295—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel by monitoring each display pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G09G2330/045—Protection against panel overheating
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

실시 예들은, 본 발명에 따른 표시 장치는 타이밍 제어부로부터 출력 소거 신호, 제1 기준 신호 및 제2 기준 신호를 입력 받고, N개의 센싱 클럭 신호를 게이트 구동부로 출력하는 N상 레벨 쉬프터; 및 N상 레벨 쉬프터로부터 N개의 센싱 클럭 신호를 입력 받고, 제1 내지 제N 게이트 라인들로 제1 내지 제N 센싱 출력 신호를 출력하는 게이트 구동부를 포함하고, N상 레벨 쉬프터는 블랭크 기간 동안 a개의 펄스를 갖는 출력 소거 신호를 입력 받고, a는 2개 이상인 표시 장치에 관한 것이다.

Description

보상을 수행하기 위한 표시 장치 {DISPLAY DEVICE FOR COMPENSATION}
본 발명은 표시 장치에 관한 것으로서, 구체적으로는 표시 장치의 구동시 레벨 쉬프터의 제어를 통해 실시간 보상의 효율을 증가시킬 수 있는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
이와 같은 유기 발광 표시장치는 그 내부에 포함된 트랜지스터의 특성이나 유기 발광 소자의 열화에 따라 표시 품질에서 열화가 발생할 수 있다.
본 발명은 위와 같은 문제를 해결하기 위한 것으로서, 서브 픽셀의 구동 트랜지스터의 특성을 실시간으로 센싱하고 그 특성을 보상할 수 있는 방법과 그 방법에 따라 구동되는 표시 장치를 제공하기 위한 것이다.
본 발명에 따른 표시 장치는 타이밍 제어부로부터 출력 소거 신호, 제1 기준 신호 및 제2 기준 신호를 입력 받고, N개의 센싱 클럭 신호를 게이트 구동부로 출력하는 N상 레벨 쉬프터; 및 N상 레벨 쉬프터로부터 N개의 센싱 클럭 신호를 입력 받고, 제1 내지 제N 게이트 라인들로 제1 내지 제N 센싱 출력 신호를 출력하는 게이트 구동부를 포함하고, N상 레벨 쉬프터는 블랭크 기간 동안 a개의 펄스를 갖는 출력 소거 신호를 입력 받고, a는 2개 이상일 수 있다.
본 발명에 따르면, 각각의 서브 픽셀에 배치된 구동 트랜지스터의 특성 값을 센싱하고, 이를 보상할 수 있도록 함으로써, 표시 장치의 영상 품질을 개선할 수 있다.
또한, 본 발명에 따르면, 1회의 블랭크 기간 동안에 2개 이상의 게이트 라인에 배치된 서브 픽셀을 센싱할 수 있어, 보상의 효율과 속도를 증가시킬 수 있다.
또한, 본 발명에 따르면, 센싱의 대상이 되는 복수개의 게이트 라인들이 서로 중첩되지 않도록 제어함으로서, 보상의 효율을 증가시킬 수 있다.
또한, 본 발명에 따르면, 센싱의 대상이 복수개의 게이트 라인의 개수를 결정할 수 있는 효과적인 방식을 제공할 수 있다.
또한, 본 발명에 따르면, 센싱의 대상이 되는 복수개의 게이트 라인의 번호를 효과적으로 선택할 수 있는 방식을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 표시장치의 구성을 나타낸 블록도이다.
도 2는 본 발명에 따른 표시 장치를 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 픽셀의 구조를 설명하기 위한 도면이다.
도 4 내지 도 8은 표시 장치의 구동 동안 모빌리티 특성의 보상을 설명하기 위한 도면이다.
도 9는 본 발명에 따른 표시 장치의 구동의 1 프레임을 설명하기 위한 도면이다.
도 10은 본 발명에 따른 타이밍 제어부, 레벨 쉬프터 및 게이트 구동부를 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 레벨 쉬프터의 입력과 출력을 도시하는 파형이다.
도 13은 본 발명에 따른 게이트 구동부 내에 배치되는 회로부를 설명하기위한 도면이다.
도 14는 본 발명에 따른 N상 레벨 쉬프터의 출력을 설명하기 위한 도면이다.
도 15는 본 발명에 따른 N상 레벨 쉬프터의 제어를 설명하기 위한 도면이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 출력할 수 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1 내지 GLn)을 통해 표시 패널(50)의 픽셀(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1 내지 GLn)을 통해 픽셀(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n, 미도시)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n, 미도시)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특성을 측정하기 위해 공급될 수 있다.
전술한 바와 같은 복수의 게이트 라인들(GL1 내지 GLn)은 픽셀(PX)에 연결된 스위칭 트랜지스터의 ON/OFF를 제어하기 위한 게이트 제어 신호를 전송하는 스캔 라인(scan line)일 수 있다. 예를 들어, 복수의 게이트 라인들(GL1 내지 GLn) 각각을 통해 스캔 출력 신호(SCOUT1 내지 SCOUTn)가 출력될 수 있다. 또한, 전술한 바와 같은 복수의 제2 게이트 라인들(GL21 내지 GL2n)을 통해 보상을 수행하기 위한 제어 신호를 전송하는 센싱 라인(sensing line)일 수 있다. 예를 들어, 복수의 제2 게이트 라인들(GL21 내지 GL2n) 각각을 통해 센싱 출력 신호(SEOUT1 내지 SEOUTn)가 출력될 수 있다.
한편, 전술한 바와 같은 복수의 게이트 라인들(GL1 내지 GLn)과 복수의 제2 게이트 라인들(GL21 내지 GL2n, 미도시)은 하나의 라인으로 구성될 수도 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1 내지 DLn)을 통해 표시 패널(50)의 픽셀(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1 내지 DLn)을 통해 픽셀(PX)들에 출력할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들(SL1~SLm, 미도시)을 통해 표시 패널(50)의 픽셀(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm, 미도시)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 픽셀(PX)들에 제공하거나, 픽셀(PX)들로부터 피드백되는 전기적 신호에 기초하여 픽셀(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인(PL1, PL2)들을 통해 표시 패널(50)의 픽셀(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)로 공급되는 구동 전압을 생성할 수 잇다. 구동 전압은 예를 들어, 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)를 통해 픽셀(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 픽셀(PX)들이 배치된다. 픽셀(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 픽셀(PX)은 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 픽셀(PX)들은 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLn)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 픽셀(PX)은 제 1 내지 제 3 색 중 어느 하나의 색을 표시할 수 있다. 예를 들어, 각각의 픽셀(PX)은 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 예를 들어, 각각의 픽셀(PX)은 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수도 있다. 다른 예를 들어, 픽셀(PX)들은 4개 이상의 색들 중 어느 하나의 색을 표시하도록 구성될 수 있다. 예를 들어, 각각의 픽셀(PX)은 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit: IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수도 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구현될 수도 이따. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel: GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
한편, 본 발명의 실시예에 따르면, 타이밍 제어부(10) 및 게이트 구동부(20) 사이에는 레벨 쉬프터(15, 도10 참조)가 더 포함될 수 있다. 레벨 쉬프터(15, 도10 참조)는 타이밍 제어부(10)로부터 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 출력 소거 신호(MUTE), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2) 등을 수신할 수 있다. 또한, 레벨 쉬프터(15, 도10 참조)는 게이트 구동부(20)에게 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK), 센싱 클럭 신호(SECLK)를 전송할 수 있다. 또한, 레벨 쉬프터(15, 도10 참조)는 타이밍 제어부(10)로부터 수신한 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 출력 소거 신호(MUTE), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2) 등을 게이트 구동부(20)에게 전달할 수 있다. 이상에서와 같은 레벨 쉬프터(15, 도10 참조)에 대한 구체적인 설명은 도10에서 하기로 한다.
도 2는 본 발명에 따른 표시 장치를 나타내는 도면이다.
도 2를 참조하면, 직사각형 형태의 표시 패널(50)이 나타나고, 표시 패널(50)은 내부에 행과 열의 형태로 배열되는 복수개의 픽셀(PX)들을 포함한다. 복수개의 픽셀(PX)들은 예를 들어, 4개의 서브 픽셀들을 포함하고, 4개의 서브 픽셀들 각각은 레드 서브 픽셀, 화이트 서브 픽셀, 그린 서브 픽셀, 블루 서브 픽셀일 수 있다.
또한, 표시 장치(1)는 게이트 구동 IC(G-IC)(20)을 포함한다. 표시 패널(50)은 게이트 구동 IC(20)가 내부에 배치된 게이트 인 패널(GIP) 방식으로 구현될 수 있다. 게이트 구동 IC(20)는 표시 패널(50)의 좌측, 우측 또는 좌우측에 부착될 수 있다. 이와 같은 게이트 구동 IC(20)는 게이트 구동부(20)로 지칭될 수도 있다.
또한, 표시 장치(1)는 데이터 구동 IC(S-IC: 소스 구동 IC)(30)를 포함한다. 소스 구동 IC(30) 표시 패널(50)의 하단에 부착될 수 있고 표시 패널(50)의 가로 방향으로 복수개가 부착될 수 있다. 이와 같은 소스 구동 IC(30)는 플렉서블 PCB(FPCB) 내에 배치되는 COF(Chip on Film) 방식, 표시 패널(50)을 구성하는 글래스 기판 상에 배치되는 COG(Chip on Glass) 방식 등으로 구현될 수 있다. 이와 같은 소스 구동 IC(30)은 데이터 구동부(30)로 지칭될 수도 있다.
예를 들어, 도 2에 도시된 실시예에서, 소스 구동 IC(30)는 COF 방식으로 구현되며 FPCB는 패드 연결을 통해 표시 패널(50)과 소스 PCB(S-PCB)를 연결시킨다. 소스 구동 IC(30)는 제어 PCB(C-PCB)로부터 표시 패널(50)로 제공되는 전압(소스 IC 구동 전압, EVDD, EVSS, VREF 등)을 전달할 수 있다.
소스 PCB(S-PCB)는 표시 패널(50)의 하단부로부터 타이밍 제어부로부터 출력 소거 신호, 제1 기준 신호 및 제2 기준 신호를 입력 받고, N개의 센싱 클럭 신호를 게이트 구동부로 출력하는 N상 레벨 쉬프터; 및
상기 N상 레벨 쉬프터로부터 상기 N개의 센싱 클럭 신호를 입력 받고, 제1 내지 제N 게이트 라인들로 제1 내지 제N 센싱 출력 신호를 출력하는 상기 게이트 구동부를 포함하고,
상기 N상 레벨 쉬프터는 블랭크 기간 동안 a개의 펄스를 갖는 상기 출력 소거 신호를 입력 받고, 상기 a는 2개 이상인,
표시 장치. FPCB를 통해 표시 패널(50)과 연결되며 FPC(Flexible Plat Cable) 연결을 통해 제어 PCB(C-PCB)와 연결될 수 있다. 이러한 소스 PCB(S-PCB)는 소스 구동 IC(30)와 직접적으로 연결되며 게이트 신호를 게이트 구동 IC(10)로 전달한다. 또한, 소스 PCB(S-PCB)는 제어 PCB(C-PCB)로부터 전원(ELVDD, ELVSS, VGH, VHL, VREF 등)을 수신해 표시 패널(50)으로 전달한다. 또한, 소스 PCB(S-PCB) 최좌측 또는 최우측 소스 구동 IC(30)를 통해 제어 PCB(C-PCB) 및 게이트 구동 IC(20) 사이의 연결을 제공한다. 예를 들어, 게이트 구동 IC 구동 전압, 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등이 소스 PCB(S-PCB)를 통해 제어 PCB(C-PCB)로부터 게이트 구동 IC(30)으로 전달된다.
제어 PCB(C-PCB)는 표시 패널(50)의 하단에 배치되며 소스 PCB(S-PCB)와 케이블(FPC)을 통해 연결된다. 이러한 제어 PCB(C-PCB)는 타이밍 제어부(TCON)(10), 전원 공급부(40) 및 메모리를 포함할 수 있다. 타이밍 제어부(10) 및 전원 공급부(40)에 대한 설명은 도 1을 참조한 설명과 동일하다. 또한, 출력되는 출력 영상 데이터의 매 프레임에 대한 알고리즘을 연산하고, 보상 데이터를 저장하며, 알고리즘 연산에 필요한 각종 파라미터 또는 튜닝을 위한 각종 파라미터를 저장하는 영역이 필요하며 따라서, 휘발성 메모리 및/또는 비휘발성 메모리가 제어 PCB(C-PCB)에 배치될 수 있다. 또한, 제어 PCB(C-PCB) 상에는 레벨 쉬프터(15, 도10 참조)가 배치될 수 있고, 레벨 쉬프터(15, 도10 참조)는 타이밍 제어부(TCON)(10) 및 게이트 구동 IC(20) 사이에 배치될 수 있고, 타이밍 제어부(TCON)(10) 및 게이트 구동 IC(20)와 연결될 수 있다. 이와 같은 레벨 쉬프터(15, 도10 참조)에 대한 상세한 설명은 도10을 참조하여 후술하기로 한다.
도 3은 본 발명의 실시예에 따른 픽셀의 구조를 설명하기 위한 도면이다.
도 3을 참조하면 하나의 픽셀은 4개의 서브 픽셀(R,W,G,B)을 포함하며, 각각의 서브 픽셀은 게이트 구동 IC(G-IC)와 스캔 라인(SCAN) 및 센싱 라인(SENSE)으로 연결되고, 소스 구동 IC(S-IC)와 레퍼런스 라인(Reference)을 통해 연결된다. 또한, 각각의 서브 픽셀은 DAC(Digital Analog Converter)를 통해 소스 구동 IC(S-IC)로부터 데이터 전압(VDATA)을 입력 받는다. 또한, 각각의 서브 픽셀에서 출력되는 센싱 전압(VSEN)은 ADC(Analog Digital Converter)를 통해 소스 구동 IC(S-IC)로 제공된다. 또한, 각각의 서브 픽셀은 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)과 연결된다.
각각의 서브 화소는 스캔 TFT(S-TFT), 구동 TFT(D-TFT) 및 센싱 TFT(SS-TFT)를 포함한다. 또한, 각각의 서브 화소는 스토리지 캐패시터(CST) 및 발광 소자(OLED)를 포함한다.
스캔 트랜지스터(S-TFT)의 제 1 전극(예를 들어, 소스 전극)은 데이터 라인(DATA, DL)과 연결되며, 데이터 전압(VDATA)는 소스 구동 IC(S-IC)로부터 출력되어 DAC를 거쳐 데이터 라인에 인가된다. 스캔 트랜지스터(S-TFT)의 제 2 전극(예를 들어, 드레인 전극)은 스토리지 캐패시터(CST)의 일단과 연결되며 구동 TFT(D-TFT)의 게이트 전극과 연결된다. 스캔 트랜지스터(S-TFT)의 게이트 전극은 스캔 라인(또는 게이트 라인(GL))과 연결된다. 즉, 스캔 트랜지스터(S-TFT)는 스캔 라인(SCAN)을 통해 게이트 온 레벨의 게이트 신호가 인가될 때 턴온되어, 데이터 라인(DATA)을 통해 인가되는 데이터 신호를 스토리지 캐패시터(CST)의 일단으로 전달한다. 이와 같은 스캔 트랜지스터(S-TFT)는 스위칭 트랜지스터(switching transistor)라고 지칭될 수도 있다. 또한, 스캔 라인(SCAN)을 통해 스캔 트랜지스터(S-TFT)의 게이트 전극으로 인가되는 신호는 스캔 출력 신호(SCOUT)일 수 있다.
스토리지 캐패시터(CST)의 일단은 스캔 TFT(S-TFT)의 제 3 전극(예를 들어, 드레인 전극)과 연결된다. 스토리지 캐패시터(CST)의 타단은 고전위 구동 전압(ELVDD)를 제공받도록 구성된다. 스토리지 캐패시터(CST)는 일단에 인가되는 전압과 타단에 인가되는 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다. 또한, 스토리지 캐패시터(CST)는 일단에 인가되는 전압과 스위치(SPRE) 및 센싱 TFT(SS-TFT)를 통해 타단에 인가되는 레퍼런스 전압(VREF) 사이의 차이에 대응하는 전압을 충전할 수도 있다.
구동 트랜지스터(D-TFT)의 제 1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제 2 전극(예를 들어, 드레인 전극)은 발광소자(OLED)의 제 1 전극(예를 들어, 애노드 전극)에 연결된다. 구동 트랜지스터(D-TFT)의 제 3 전극(예를 들어, 게이트 전극)은 스토리지 캐패시터(CST)의 일단에 연결된다. 구동 트랜지스터(D-TFT)는 게이트 온 레벨의 전압이 인가될 때 턴온되고, 게이트 전극에 제공되는 전압에 대응하여 발광소자(OLED)를 흐르는 구동 전류의 양을 제어할 수 있다. 즉, 구동 TFT(D-TFT) Vgs의 전압 차이(또는 스토리지 캐패시터(CST)의 저장 전압)에 의해 전류가 결정되어 발광 소자(OLED)에 인가된다.
센싱 TFT(SS-TFT)의 제 1 전극(예를 들어, 소스 전극)은 레퍼런스 라인(REFERENCE)에 연결되고, 제 2 전극(예를 들어, 드레인 전극)은 스토리지 캐패시터(CST)의 타단에 연결되며, 제 3 전극(예를 들어, 게이트 전극)은 센싱 라인(SENSE)에 연결된다. 즉, 센싱 TFT(SS-TFT)는 게이트 구동 IC(G-IC)로부터 출력되는 센싱 신호(SENSE)에 의해 턴온되어, 레퍼런스 전압(VREF)를 스토리지 캐패시터(CST)의 타단에 인가한다. 만약, 스위치(SPRE)가 및 스위치(SAM)가 모두 턴오프되고, 센싱 TFT(SS-TFT)가 턴온되면 스토리지 캐패시터(CST)의 저장 전압을 레퍼런스 라인의 캐패시터에 전달하고, 레퍼런스 라인의 캐패시터에는 센싱 전압(VSEN)이 저장된다. 이와 같은 센싱 TFT(SS-TFT)의 게이트 전극으로 인가되는 전압은 센싱 출력 신호(SEOUT)일 수 있다.
만약, 스위치(SPRE)가 턴오프되고 스위치(SAM)이 턴온되는 경우 레퍼런스 라인 캐패시터에 저장된 전압(VSEN)은 ADC를 통해 소스 구동 IC(S-IC)로 출력된다. 이러한 출력 전압은 곧 해당 서브 픽셀의 열화를 센싱 및 샘플링하기 위한 전압으로 이용된다. 즉, 해당하는 서브 픽셀을 보상하기 위한 전압을 센싱 및 샘플링할 수 있게 된다. 구체적으로, 구동 TFT(D-TFT)의 특성은 모빌리티 및 문턱전압의 2가지로 구분되며, 보상은 이러한 구동 TFT(D-TFT)의 모빌리티 및 문턱 전압을 센싱함으로써 구현될 수 있다. 또한, 해당 서브 픽셀이 특성은 발광 소자(OLED)의 열화에 의해서도 결정될 수 있으며, 이러한 발광 소자(OLED)의 열화 정도를 센싱하여 보상할 필요도 있다. 이하에서는 표시 장치(1)가 파워온되어 영상 데이터를 출력하는 동안 구동 TFT(D-TFT)의 모빌리티 및 문턱 전압을 실시간으로 보상하는 실시간(RT, Real Time) 보상 방법을 설명하기로 한다.
한편, 발광 소자(OLED)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(OLED)는 레드, 화이트, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(OLED)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 발명의 기술적 사상을 설명한다.
도 3에서는 스위칭 트랜지스터(S-TFT), 구동 트랜지스터(D-TFT) 및 센싱 트랜지스터(SS-TFT)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 픽셀(PX)을 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
또한, 도 3을 참조한 설명에서는 4개의 서브 픽셀이 하나의 레퍼런스 라인(REFERENCE)을 공유하는 것으로 도시하였다. 하지만, 이에 한정되는 것이 아니라 다른 개수의 서브 픽셀이 하나의 레퍼런스 라인(REFERENCE)을 공유할 수도 있으며, 각각의 서브 픽셀이 하나의 레퍼런스 라인(REFERENCE)에 연결될 수도 있다. 본 명세서에서는 설명의 편의를 위해 도 3에 도시된 바와 같이, 4개의 서브 픽셀이 하나의 레퍼런스 라인(REFERENCE)을 공유하는 것으로 설명하며 이는 예시적인 것임이 이해되어야 할 것이다.
도 4 내지 도 8은 표시 장치의 구동 동안 모빌리티 특성의 보상을 설명하기 위한 도면이다. 즉, 본 설명에서의 보상은 표시 장치가 파워온되어 영상 데이터를 출력하는 도중에 이루어지는 보상이다. 또한, 본 설명에서의 보상은 구동 TFT의 모빌리티 특성을 센싱하여 그 편차를 보정하기 위한 보상에 해당한다.
이와 같은 표시 장치의 구동 동안의 모빌리티 특성 센싱은 어느 프레임과 다음 프레임 사이의 블랭크 기간에 수행될 수 있다. 또한, 4개의 서브 픽셀들이 하나의 레퍼런스 라인을 공유하므로 4개의 서브 픽셀들에 대한 센싱은 동시에 수행되지 않는 것이 바람직하다. 또한, 어느 블랭크 기간 동안 어느 게이트 라인에 연결된 서브 픽셀들 중 하나의 컬러를 갖는 서브 픽셀들을 센싱하고, 다음 블랭크 기간 동안 그 게이트 라인에 연결된 서브 픽셀들 중 다른 컬러를 갖는 서브 픽셀들을 센싱하는 것이 바람직하다. 이는 블랭크 기간이 짧기 때문에 게이트 라인에 연결된 모든 서브 픽셀들을 센싱하지 못할 수 있기 때문이다.
도 4를 참조하면, 초기화 구간에서 스위치(SPRE)가 턴온된다. 따라서, 레퍼런스 라인의 캐패시터에 저장되는 센싱 전압(VSEN)은 레퍼런스 전압(VREF)와 동일하다.
도 5를 참조하면, 프로그래밍 구간에서 스캔 TFT(S-TFT)가 턴온된다. 또한, 데이터 전압(VDATA)은 하이 전압이다. 따라서, 스토리지 캐패시터(CST)의 일단에는 데이터 전압(VDATA)에 해당하는 전하가 충전된다. 또한, 프로그래밍 구간에서 센싱 TFT(SS-TFT)가 턴온되고, 스위치(VREF)가 턴온된다. 따라서, 스토리지 캐패시터(CST)의 타단에는 레퍼런스 전압(VREF)에 해당하는 전하가 충전된다. 즉, 스토리지 캐패시터(CST)의 양단 전압은 데이터 전압(VDATA) 및 레퍼런스 전압(VREF)의 차이에 해당한다. 한편, 스위치(SPRE)는 턴온이 유지되므로 센싱 전압(VSEN)은 레퍼런스 전압(VREF)으로 유지된다.
도 6을 참조하면, 센싱 구간에서 스캔 TFT(S-TFT)는 턴오프되며, 센싱 TFT(SS-TFT)는 턴온된다. 따라서, 구동 TFT(D-TFT)는 일정한 크기를 갖는 정전류원(Current Source)처럼 동작하게 되며, 전류는 센싱 TFT(SS-TFT)를 통해 레퍼런스 캐패시터로 인가된다. 따라서, 센싱 전압(VSEN)은 시간 대비 전압 상승량이 일정한 형태로 상승하게 된다.
도 7을 참조하면, 샘플링 구간에서 센싱 TFT(SS-TFT)는 턴오프되고, 스위치(SAM)이 턴온된다. 따라서, 센싱 전압(VSEN)은 레퍼런스 라인(REFERENCE) 라인을 통해 ADC를 거쳐 소스 구동 IC(S-IC)로 인가된다. 센싱 전압(VSEN)을 인가받은 소스 구동 IC(S-IC)는 해당하는 구동 TFT의 모빌리티 특성을 계산할 수 있게 된다.
한편, 도 8을 참조하면, 샘플링 구간 이후의 데이터 삽입 구간에서 스캔 TFT(S-TFT)가 턴온되고 데이터 전압(VDATA)는 하이 전압이다. 즉, 실시간 보상이므로 프레임과 프레임 사이의 블랭크 기간 동안 도 4 내지 도 8의 과정이 수행되는데, 기존의 데이터 전압이 충전되어 있는 다른 데이터 라인과 휘도의 편차가 발생하게 된다. 이러한 휘도 편차를 보정하기 위해서 샘플링 구간 이후에 이전 프레임의 데이터를 복원하는 것이다.
도 9는 본 발명에 따른 표시 장치의 구동의 1 프레임을 설명하기 위한 도면이다.
구체적인 설명에 앞서, 일 프레임 기간은 하나의 영상이 출력되는 기간을 의미한다. 일 프레임 기간에는 표시 패널(50)을 통해 하나의 영상이 출력될 수 있다. 예를 들어, 구동 주파수가 120Hz인 경우 표시 패널(50)을 통해 120개의 영상이 출력되고, 구동 주파수가 60Hz인 경우 표시 패널(50)을 통해 60개의 영상이 출력될 수 있다.
예를 들어, 120Hz에서의 액티브 기간은 8.33ms이고, 블랭크 기간은 300us일 수 있다. 이와 같은 액티브 기간과 블랭크 기간의 합은 1 프레임 기간일 수 있다. 총 120개의 프레임 기간을 모두 합하면 1s가 될 수 있다.
도 9를 도 1 내지 도 8과 함께 참조하면, 하나의 프레임(1 frame)은 액티브(active) 기간 및 블랭크(blank) 기간을 포함한다. 일 실시 예에서, 구동 TFT의 모빌리티 특성을 센싱하는 센싱 기간(RT)은 블랭크 기간 내에 포함될 수 있다. 이와 같이, 표시 장치가 영상을 표시하는 구동을 하는 중에 수행되는 픽셀의 보상은 이른바 실시간 보상(real time compensation)이라 지칭될 수 있고, 실시간 보상을 위해서 수행되는 센싱은 RT 센싱이라 지칭될 수 있다. 이와 같은 RT 센싱은, 표지 장치가 파워 온 되기 이전의 보상을 위한 센싱과 구별되어야 하며, 표시 장치가 파워 오프 된 이후의 보상을 위한 센싱과도 구별되어야 한다.
또한, 전술한 바와 같이, RT 센싱은 1 프레임 기간 내에서 액티브 기간 이후의 기간인 블랭크 기간 중에 수행될 수 있다.
도 10은 본 발명에 따른 타이밍 제어부, 레벨 쉬프터 및 게이트 구동부를 설명하기 위한 도면이다.
도 10을 참조하면, 타이밍 제어부(10)와 레벨 쉬프터(15)는 서로 연결되고, 레벨 쉬프터(15)와 게이트 구동부(20)는 서로 연결된다.
본 발명의 실시예에 따르면, 타이밍 제어부(10) 및 게이트 구동부(20) 사이에는 레벨 쉬프터(15)가 더 포함될 수 있다. 레벨 쉬프터(15)는 타이밍 제어부(10)로부터 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 출력 소거 신호(MUTE), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2) 등을 수신할 수 있다. 또한, 레벨 쉬프터(15)는 게이트 구동부(20)에게 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK), 센싱 클럭 신호(SECLK)를 전송할 수 있다. 이와 같은 신호들은 상위 개념으로서 클럭 신호(CLK)라고 지칭될 수 있다. 또한, 레벨 쉬프터(15)는 타이밍 제어부(10)로부터 수신한 제1 기준 신호(GCLK), 제2 기준 신호(MCLK), 출력 소거 신호(MUTE), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2) 등을 게이트 구동부(20)에게 전달할 수 있다.
게이트 구동부(20)는 복수개의 회로부(25)들을 포함할 수 있으며, 각각의 회로부(25)는 게이트 라인의 개수만큼 배치될 수 있다. 도 10에서 예시한 바와 같이, 총 2160개의 게이트 라인(GL1 내지 GL2160)이 배치되는 경우에 회로부(25)의 총 개수는 2160개일 수 있다. 하지만, 이에 한정되는 것은 아니며, 회로부(25)의 개수는 게이트 라인의 개수보다 더 적을 수 있다. 예를 들면, 1개의 회로부(25)가 복수개의 게이트 라인(예컨대, 4개의 게이트 라인)에 대응될 수 있다. 반대로, 회로부(25)의 개수는 게이트 라인의 개수보다 더 많을 수 있다. 예를 들면, 첫번째 게이트 라인(GL1)의 이전에 하나 이상의 더미 게이트 라인이 존재할 수 있으며, 이 경우에 더미 게이트 라인의 개수에 대응되는 개수의 회로부(25)가 추가로 배치될 수 있다.
게이트 구동부(20)의 각 회로부(25)는 레벨 쉬프터(15)로부터 수신한 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK), 센싱 클럭 신호(SECLK), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2)에 기초하여 동작한다. 구체적으로, 회로부(25)는 스캔 출력 신호(SCOUT)와 센싱 출력 신호(SEOUT)를 각각의 게이트 라인(GL1 내지 GL2106)으로 출력할 수 있다. 일 예로 하나의 게이트 라인(예컨대, GLk)으로 스캔 출력 신호(SCOUT)과 센싱 출력 신호(SEOUT)이 출력될 수 있다. 이러한 하나의 게이트 라인(예컨대, GLk)은 하나의 서브 픽셀을 제어할 수 있다. 다른 예로, 2개의 게이트 라인(예컨대, GLk-1, GLk-2)이 배치되어 하나의 게이트 라인(GLk-1)로 스캔 출력 신호(SCOUT)가 출력될 수 있고, 나머지 하나의 게이트 라인(GLk-2)으로 센싱 출력 신호(SEOUT)가 출력될 수 있다. 이러한 2개의 게이트 라인(GLk-1, GLk-2)은 하나의 서브 픽셀을 제어할 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 레벨 쉬프터의 입력과 출력을 도시하는 파형이다.
앞서 설명한 바와 같이, 레벨 쉬프터(15)는 타이밍 제어부(10)으로부터 기준 신호(GCLK, MCLK)을 수신하며, 기준 신호는 제1 기준 신호(GCLK)와 제2 기준 신호(MCLK)를 포함할 수 있다. 또한, 레벨 쉬프터(15)는 게이트 구동부(20)로 클럭 신호(CLK1 내지 CLK4)를 출력할 수 있다. 이와 같은 클럭 신호(CLK1 내지 CLK4)들은 게이트 구동부(20) 내의 회로부(25)로 출력될 수 있다. 예를 들어, 제1 게이트 라인(GL1)에 연결된 회로부(25)는 제1 클럭 신호(CLK1)을 수신하고, 제2 게이트 라인(GL2)에 연결된 회로부(25)는 제2 클럭 신호(CLK2)를 수신하고, 제3 게이트 라인에 연결된 회로부(25)는 제3 클럭 신호(CLK3)를 수신하고, 제4 게이트 라인에 연결된 회로부(25)는 제4 클럭 신호(CLK4)를 수신할 수 있다. 4개의 클럭 신호는 하나의 예시로 설명한 것일 뿐 이에 한정되지 않는다. 예를 들어, 8, 16, 32개 등의 클럭 신호가 생성될 수 있다.
이와 같은 클럭 신호(CLK)는 그 하위 개념으로서 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK), 센싱 클럭 신호(SECLK)를 포함할 수 있다.
다시 도 11을 참조하면, 레벨 쉬프터(15)는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 기초하여 다수 개의 클럭 신호(CLK1 내지 CLK4)를 생성할 수 있다. 구체적으로, 레벨 쉬프터(15)는 일정한 시간 간격으로 순차적으로 입력되는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 기초하여 4개의 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 생성할 수 있다.
예를 들어, 레벨 쉬프터(15)는 제1 기준 신호(GCLK)의 첫번째 펄스(G1)의 상승 엣지에 대응되는 상승 엣지를 갖는 제1 클럭 신호(CLK1)을 생성할 수 있다. 또한, 레벨 쉬프터(15)는 제2 기준 신호(MCLK)의 첫번째 펄스(M1)의 하강 엣지에 대응되는 하강 엣지를 갖도록 제1 클럭 신호(CLK1)를 생성할 수 있다.
동일한 방식으로, 레벨 쉬프터(15)는 제1 기준 신호(GCLK)의 두번째 펄스(G2)의 상승 엣지에 대응되는 상승 엣지를 갖고 제2 기준 신호(MCLK)의 두번째 펄스(M2)의 하강 엣지에 대응되는 하강 엣지를 갖도록 제2 클럭 신호(CLK2)를 생성할 수 있다. 또한, 레벨 쉬프터(15)는 제1 기준 신호(GCLK)의 세번째 펄스(G3)의 상승 엣지에 대응되는 상승 엣지를 갖고 제2 기준 신호(MCLK)의 세번째 펄스(M3)의 하강 엣지에 대응되는 하강 엣지를 갖도록 제3 클럭 신호(CLK3)를 생성할 수 있다. 또한, 레벨 쉬프터(15)는 제1 기준 신호(GCLK)의 네번째 펄스(G4)의 상승 엣지에 대응되는 상승 엣지를 갖고 제2 기준 신호(MCLK)의 네번째 펄스(M4)의 하강 엣지에 대응되는 하강 엣지를 갖도록 제4 클럭 신호(CLK4)를 생성할 수 있다.
이와 같은 과정에 의해서 레벨 쉬프터(15)는 제1 기준 신호(GCLK)의 주기 만큼 순차적으로 지연되는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 생성할 수 있다.
한편 도12를 참조하면, 출력 소거 신호(MUTE)가 제시된다. 출력 소거 신호(MUTE)는 기준 신호(GCLK, MCLK)과 마찬가지로 레벨 쉬프터(15)가 타이밍 제어부(10)로부터 수신하는 신호로서, 레벨 쉬프터의 출력을 제어하기 위해 사용되며, 게이트 구동부(20)로 전달되지는 않을 수 있다.
출력 소거 신호(MUTE)는 레벨 쉬프터(15)로부터 게이트 구동부(20)로 출력되는 신호가 일시적으로 출력되지 않도록 제어하는 신호이다. 예를 들어, 출력 소거 신호(MUTE)가 하이 레벨인 경우에는 레벨 쉬프터(15)로부터 클럭 신호(CLK1 내지 CLK4)는 일시적으로 출력되지 않을 수 있다. 출력 소거 신호(MUTE)가 로우 레벨인 경우에는 레벨 쉬프터(15)로부터 클럭 신호(CLK1 내지 CLK4)가 출력될 수 있다.
도 12에 도시된 바와 같이, 출력 소거 신호(MUTE)는 제1 기준 신호(GCLK)의 두번째 펄스(G2)의 상승 엣지에 대응되는 상승 엣지를 갖고, 제2 기준 신호(MCLK)의 세번째 펄스(M3)의 하강 엣지에 대응되는 하강 엣지를 갖는다. 따라서, 출력 소거 신호(MUTE)는 제1 기준 신호(GCLK)의 두번째 펄스(G2)부터 제2 기준 신호(MCLK)의 세번째 펄스(M3)까지의 기간 동안 하이 레벨이며, 나머지 기간 동안 로우 레벨이다.
출력 소거 신호(MUTE)가 하이 레벨인 기간 동안에는 레벨 쉬프터(15)로부터 클럭 신호가 출력되지 않으므로, 제2 클럭 신호(CLK2)와 제3 클럭 신호(CLK3)는 출력되지 않을 수 있다. 출력 소거 신호(MUTE)가 로우 레벨인 기간 동안에는 레벨 쉬프터(15)로부터 클럭 신호가 출력되므로, 제1 클럭 신호(CLK1)와 제4 클럭 신호(CLK4)는 출력될 수 있다.
단, 출력 소거 신호(MUTE)는 레벨 쉬프터(15)의 출력을 일시적으로 중단하는 제어 신호이고, 레벨 쉬프터(15)의 입력을 제어하는 신호는 아니다. 따라서, 출력 소거 신호(MUTE)의 전압 레벨과 무관하게, 레벨 쉬프터(15)는 타이밍 제어부(10)로부터 신호들을 입력 받게 된다.
도 13은 본 발명에 따른 게이트 구동부 내에 배치되는 회로부를 설명하기위한 도면이다.
도 13을 참조하면, 게이트 구동부(20) 내에 배치되는 회로부(25)가 도시된다.
전술한 바와 같이, 게이트 구동부(20)는 복수개의 회로부(25)들을 포함할 수 있고, 각각의 회로부(25)는 게이트 라인의 개수만큼 배치될 수 있다. 또는, 하나의 회로부(25)는 복수개(예컨대, 4개)의 게이트 라인(GLj 내지 GLj+3)에 대응될 수 있으며 이 경우에는 각각의 회로부(25)의 개수는 게이트 라인의 개수보다 더 적을 수 있다. 또는, 첫번째 게이트 라인(GL1)의 이전에 더미 게이트 라인이 존재할 수 있고, 이 경우에는 각각의 회로부(25)의 개수는 게이트 라인의 개수보다 더 많을 수도 있다.
회로부(25)는 레벨 쉬프터(15)로부터 수신한 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK), 센싱 클럭 신호(SECLK), M노드 충전 신호(LSP), Q노드 전체 방전 신호(VSP_AA), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2)에 기초하여 동작한다.
먼저, M노드 충전 신호(LSP)는 회로부(25) 내의 M노드를 충전하는 신호이다. 도 13을 참조하면 이전의 회로부(즉, n-1번째 게이트 라인에 대응하는 회로부(25))로부터 캐리(C(pre))가 수신될 때 M노드 충전 신호(LSP)가 인가되면 트랜지스터(T11)가 턴 온되고, M노드에는 캐리가 충전된다. 캐리의 충전으로 인해 트랜지스터(T12)가 턴 온되면 M 노드에는 고전위전압(VDD)이 인가된다. 즉, M노드 충전 신호(LSP)에 의해 M노드는 충전된다.
한편, 이전의 회로부는 바로 직전의 회로부(n-1번째 게이트 라인에 대응하는 회로부(25))일 수 있고, 또는 그 이전의 회로부(n-2번째 또는 n-3번째 게이트 라인에 대응하는 회로부(25))일 수도 있다.
Q노드 충전 신호(RST1)는 M노드의 충전 전압을 Q노드로 전달하는 신호이다. 도 13을 참조하면, M노드가 충전된 상태에서 트랜지스터(T13)은 턴 온되어 있다. Q노드 충전 신호(RST1)가 인가되면 트랜지스터(T14)가 턴 온 됨으로써 Q 노드에는 고전위전압(VDD)이 인가된다. 즉, Q노드 충전 신호(RST1)에 의해 Q노드는 충전된다.
한편, Q노드와 Qb노드는 서로 반대의 레벨을 갖는다. 예를 들어, Q노드가 충전되어 하이 레벨인 경우 트랜지스터(T23)는 턴 온되므로 Qb노드는 저전위전압(VSS)이 인가된다. 반대로, Qb노드가 하이 레벨인 경우 트랜지스터(T22)는 턴 온되므로 Q노드는 저전위전압(VSS)이 인가된다. 또한, M노드가 충전되고 Q노드 충전 신호(RST1)에 의해 Q노드가 충전된 경우 트랜지스터(T24, T25)는 턴 온되므로 Qb노드는 저전위전압(VSS)이 인가된다.
Q노드 방전 신호(RST2)는 M노드의 충전으로 인해 충전된 Q노드를 방전하는 신호이다. 도 13을 참조하면, Q노드 방전 신호(RST2)가 인가되면 트랜지스터(T26, T27)은 턴 온되고, Q노드는 저전위전압(VSS)이 인가된다.
Q노드 전체 방전 신호(VSP_AA)는 게이트 구동부(20)에 포함되는 모든 회로부(25)들을 일시에 방전시키는 신호이다. 도 13을 참조하면, Q노드 전체 방전 신호(VSP_AA)가 인가되면 트랜지스터(T21)이 턴 온 되어 Q노드는 저전위전압(VSS)이 인가된다. 이와 같은 신호(VSP_AA)는 모든 회로부(25)들에 병렬적으로 연결되어 있음으로 인해 신호(VSP_AA)에 의해 모든 회로부(25)들의 Q노드 방전이 제어될 수 있다.
한편, Q노드의 충전/방전으로 인해 회로부(25)의 출력이 제어될 수 있다. 도 13을 참조하면, Q노드가 충전되어 있는 동안에 캐리 클럭 신호(CRCLK(n))가 입력되면 그 캐리 클럭 신호(CRCLK(n))는 이후의 회로부(예컨대, n+1번째 게이트 라인에 연결된 회로부(25))로 출력될 수 있다. 또한, Q노드가 충전되어 있는 동안에 스캔 클럭 신호(SCCLK(n))가 입력되면, 그 스캔 클럭 신호(SCCLK(n))는 스캔 출력 신호(SCOUT(n))로서 출력될 수 있다. 또한, Q노드가 충전되어 있는 동안에 센싱 클럭 신호(SECLK(n))가 입력되면 그 센싱 클럭 신호(SECLK(n))는 센싱 출력 신호(SEOUT(n))로서 출력될 수 있다.
한편, 이후의 회로부는 바로 다음의 회로부(n+1번째 게이트 라인에 대응하는 회로부(25))일 수 있고, 또는 그 이후의 회로부(n+2번째 또는 n+3번째 게이트 라인에 대응하는 회로부(25))일 수도 있다.
도 14는 본 발명에 따른 N상 레벨 쉬프터의 출력을 설명하기 위한 도면이다.
본 발명에 따르면, N상(N phase) 레벨 쉬프터가 제시된다. 일 예시로서 N은 16인 것으로 설명하지만, N은 다른 개수일 수도 있다.
16상 레벨 쉬프터(15)는 16 종류의 클럭 신호(CRCLK, SCCLK, SECLK)을 출력하는 레벨 쉬프터(15)를 지칭한다.
구체적으로, 16상 레벨 쉬프터(15)는 입력으로서 타이밍 제어부(10)로부터 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)을 수신한다. 또한, 16상 레벨 쉬프터(15)는 출력으로서 16 종류의 캐리 클럭 신호(CRCLK(1) 내지 CRCLK(16)), 16 종류의 스캔 클럭 신호(SCCLK(1) 내지 SCCLK(16)) 및 16 종류의 센싱 클럭 신호(SECLK(1) 내지 SECLK(16))을 게이트 구동부(20)의 회로부(25)들로 출력한다. 16상 레벨 쉬프터가 클럭 신호들(CRCLK, SCCLK, SECLK)을 생성하는 방식은 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 기초하며 이는 이전에 설명한 예시와 동일하다.
16상 레벨 쉬프터(15)로부터 출력되는 제1 캐리 클럭 신호(CRCLK(1)), 제1 스캔 클럭 신호(SCCLK(1)) 및 제1 센싱 클럭 신호(SECLK(1)) 각각은 1번째 회로부(25), 17번째 회로부(25)에 입력된다. 1번째 회로부(25)는 1번째 게이트 라인(GL1)에 연결된 회로부이고, 17번째 회로부(25)는 17번째 게이트 라인(GL17)에 연결된 회로부이다. 도시되지 않았지만, 제1 클럭 클럭 신호(CRCLK(1))는 33번째 회로부(25), 49번째 회로부(25) 등에도 입력된다. 제1 스캔 클럭 신호(SCCLK(1))을 입력 받은 1번째 회로부(25), 17번째 회로부(25) 등은 각각에 연결된 게이트 라인(GL1, GL17 등)으로 스캔 출력 신호(SCOUT(1), SCOUT(17) 등)를 출력한다. 제1 센싱 클럭 신호(SECLK(1))을 입력 받은 1번째 회로부(25), 17번째 회로부(25) 등은 각각에 연결된 게이트 라인(GL1, GL17 등)으로 센싱 출력 신호(SEOUT(1), SCOUT(17) 등)를 출력한다. 도시되지 않았지만, 제1 스캔 클럭 신호(SCCLK(1)), 제1 센싱 클럭 신호(SECLK(1))는 33번째 회로부(25), 49번째 회로부(25) 등에도 입력된다.
16상 레벨 쉬프터(15)로부터 출력되는 제16 캐리 클럭 신호(CRCLK(16)), 제16 스캔 클럭 신호(SCCLK(16)) 및 제1 센싱 클럭 신호(SECLK(16)) 각각은 16번째 회로부(25), 32번째 회로부(25)에 입력된다. 16번째 회로부(25)는 16번째 게이트 라인(GL16)에 연결된 회로부이고, 32번째 회로부(25)는 32번째 게이트 라인(GL32)에 연결된 회로부이다. 도시되지 않았지만, 제16 클럭 클럭 신호(CRCLK(16))는 48번째 회로부(25), 54번째 회로부(25) 등에도 입력된다. 제16 스캔 클럭 신호(SCCLK(16))을 입력 받은 16번째 회로부(25), 32번째 회로부(25) 등은 각각에 연결된 게이트 라인(GL16, GL32 등)으로 스캔 출력 신호(SCOUT(16), SCOUT(32) 등)를 출력한다. 제16 센싱 클럭 신호(SECLK(16))을 입력 받은 16번째 회로부(25), 32번째 회로부(25) 등은 각각에 연결된 게이트 라인(GL16, GL32 등)으로 센싱 출력 신호(SEOUT(16), SCOUT(32) 등)를 출력한다. 도시되지 않았지만, 제16 스캔 클럭 신호(SCCLK(16)), 제16 센싱 클럭 신호(SECLK(16))는 48번째 회로부(25), 54번째 회로부(25) 등에도 입력된다.
도 15는 본 발명에 따른 N상 레벨 쉬프터의 제어를 설명하기 위한 도면이다.
본 발명에 따르면, N상(N phase) 레벨 쉬프터가 제시된다. 일 예시로서 N은 16인 것으로 설명하지만, N은 다른 개수일 수도 있다.
또한, 본 실시예는 1 프레임 중의 블랭크 기간(BLANK)에서의 제어이다. 즉, 본 실시예는 블랭크 기간(BLANK) 중에 서브 픽셀의 모빌리티 특성을 보상하기 위해 서브 픽셀에 대해 수행되는 센싱에 관한 것이다. 즉, 본 실시예에서의 보상은 표시 장치가 파워 온 되어 영상 데이터를 출력하는 도중에 블랭크 기간(BLANK) 중에 이루어지는 보상을 위한 센싱에 관한 것이다.
도 15를 참조하여 설명하는 레벨 쉬프터(15)의 제어는 이전의 도면들을 참조하여 설명한 바에 기초한다.
도 15를 참조하면, 레벨 쉬프터(15)는 입력으로서 출력 소거 신호(MUTE), 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)을 타이밍 제어부(10)으로부터 수신하고, 출력으로서 16 종류의 센싱 클럭 신호(SECLK1 내지 SECLK16), Q노드 충전 신호(RST1), Q노드 방전 신호(RST2)를 게이트 구동부(20)의 회로부(25)로 출력한다.
구체적으로, 레벨 쉬프터(15)가 입력받는 출력 소거 신호(MUTE)는 2개 이상의 펄스를 포함한다. 도 15에서는 예시적으로 2개의 펄스인 (MUTE1, MUTE2)이 표시된다. 본 발명에 따르면, 블랭크 기간(BLANK) 동안에 발생하는 출력 소거 신호(MUTE)의 펄스의 개수는, 센싱의 대상으로 선택되는 게이트 라인의 개수에 해당한다. 즉, 2개의 펄스를 갖는 출력 소거 신호(MUTE)가 레벨 쉬프터(15)로 입력되는 경우, 2개의 게이트 라인들이 센싱의 대상이 된다. 곧, 센싱의 대상으로 선택된 게이트 라인들에 포함되는 서브 픽셀들은 센싱의 대상이 된다. 16상의 레벨 쉬프터(15)인 경우에는 출력 소거 신호(MUTE)는 2개 이상 16개 이하의 펄스를 포함할 수 있을 것이다. 따라서, 본 발명에 따르면 1개의 블랭크 기간(BLANK) 동안에 센싱되는 게이트 라인의 개수가 복수개일 수 있다. 즉, 1회의 센싱 기간 동안에 멀티 센싱이 가능하게 된다.
출력 소거 신호(MUTE)의 펄스(MUTE1, MUTE2) 내에서 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)의 펄스가 발생할 수 있다. 본 발명에 따르면 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)의 펄스의 개수에 기초하여 센싱의 대상으로 선택되는 게이트 라인이 결정된다. 도 15를 참조하면, 출력 소거 신호의 제1 펄스(MUTE1) 동안에 제1 기준 신호(GCLK) 및 제2 기준 신호(GCLK)의 펄스의 개수는 0개이다. 이에 따라서, 센싱의 대상으로 선택되는 게이트 라인은 1번째 게이트 라인이 될 수 있다. 즉, 예시적으로 출력 소거 신호(MUTE)의 펄스 동안에 발생하는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)의 개수 +1에 해당하는 게이트 라인이 센싱의 대상으로 선택될 수 있다. 도 15를 참조하면, 출력 소거 신호의 제2 펄스(MUTE2) 동안에 제1 기준 신호(GCLK) 및 제2 기준 신호(GCLK)의 펄스의 개수는 각각 G2, G3 및 M2, M3로서 2개이다. 따라서, 센싱의 대상으로 선택되는 게이트 라인은 3번째 게이트 라인이 될 수 있다. 마찬가지 예시에서, 출력 소거 신호(MUTE)의 펄스 동안에 발생하는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)의 개수 +1에 해당하는 게이트 라인이 센싱의 대상으로 선택될 수 있기 때문이다.
한편, +1은 예시적인 것으로서 다른 파라미터(예컨대 +0, -1 등)도 변형적으로 사용될 수 있으며, 본 발명의 기술적 사상에 포함되는 것이다.
전술한 바에 따라서, 센싱의 대상으로 선택된 게이트 라인은 1번째 게이트 라인인 제1 게이트 라인과 3번째 게이트 라인인 제3 게이트 라인이다. 따라서, 레벨 쉬프터(15)로부터 게이트 구동부(20)으로 출력되는 센싱 클럭 신호는 제1 센싱 클럭 신호(SECLK1) 및 제3 센싱 클럭 신호(SECLK3)이다. 보다 구체적으로, 16상 레벨 쉬프터(15)로부터 출력되는 16개 종류의 센싱 클럭 신호들(SECLK1 내지 SESCLK16) 중에서 선택된 게이트 라인(제1 게이트 라인 및 제3 게이트 라인)에 대응하는 제1 센싱 클럭 신호(SECLK1) 및 제3 센싱 클럭 신호(SECLK)는 펄스를 갖는다. 하지만, 나머지 게이트 라인에 대응하는 센싱 클럭 신호들(SECLK2, SECLK3 내지 SECLK16)은 펄스를 갖지 않는다.
선택된 제1 센싱 클럭 신호(SECLK1)를 생성하기 위해 레벨 쉬프터(15)는 출력 소거 신호의 제1 펄스(MUTE1) 이후에 1회의 제1 기준 신호(G1) 및 1회의 제2 기준 신호(M2)를 수신한다. 제1 센싱 클럭 신호(SECLK1)는 제1 기준 신호(G1)의 상승 엣지에 대응하는 상승 엣지를 갖고, 제2 기준 신호(M1)의 하강 엣지에 대응하는 하강 엣지를 가질 수 있다. 여기서, 기준 신호(GCLK, MCLK)는 제1 펄스(MUTE1) 이후에 발생되어야 한다. 출력 소거 신호의 펄스(MUTE1) 중에는 레벨 쉬프터(15)로부터 클럭 신호(SECLK1)은 출력이 제한되기 때문이다.
또한, 선택된 제3 센싱 클럭 신호(SECLK3)를 생성하기 위해 레벨 쉬프터(15)는 출력 소거 신호의 제2 펄스(MUTE2) 이후에 1회의 제1 기준 신호(G4) 및 1회의 제2 기준 신호(M4)를 수신한다. 제3 센싱 클럭 신호(SECLK3)는 제1 기준 신호(G4)의 상승 엣지에 대응하는 상승 엣지를 갖고, 제2 기준 신호(M4)의 하강 엣지에 대응하는 하강 엣지를 가질 수 있다. 여기서, 기준 신호(GCLK, MCLK)는 제2 펄스(MUTE2) 이후에 발생되어야 한다. 출력 소거 신호의 펄스(MUTE2) 중에는 레벨 쉬프터(15)로부터 클럭 신호(SECLK3)은 출력이 제한되기 때문이다.
여기서, 본 발명에 따르면 선택되는 복수개의 센싱 클럭 신호는 중복되지 않아야 한다. 예를 들어, 출력 소거 신호의 제1 펄스(MUTE1) 동안에 발생하는 제1 기준 신호(GCLK) 및 제2 기준 신호(MCLK)에 의해 선택되는 센싱 클럭 신호는, 출력 소거 신호의 제2 펄스(MUTE2) 동안에 발생하는 제1 기준 신호(GCLK 및 제2 기준 신호(MCLK)에 의해 선택되는 센싱 클럭 신호는 동일하지 않아야 한다. 만약, 센싱 클럭 신호가 동일하게 되면 동일한 라인을 중복하여 센싱하게 되는 결과가 되기 때문이다. 다시 말해, 제1 펄스(MUTE1) 동안에 발생하는 기준 신호(GCLK, MCLK)의 개수는 제2 펄스(MUTE2) 동안에 발생하는 기준 신호(GCLK, MCLK)의 개수와 상이해야 한다.
한편, Q 노드 충전 신호(RST1)는 제1 센싱 클럭 신호(SECLK1)가 출력되기 전에 출력될 수 있다. 전술한 바와 같이, 클럭 신호(SECLK)가 발생되기 위해서는 게이트 구동부(20) 내의 회로부(25)의 Q노드가 충전이 되어야 하기 때문이다.
또한, Q 노드 방전 신호(RST2)는 제3 센싱 클럭 신호(SECLK3)가 출력된 이후에 출력될 수 있다. 전술한 바와 같이, 게이트 구동부(20) 내의 회로부(25)의 Q노드가 방전이 되면 클럭 신호(SECLK)가 출력될 수 없기 때문이다. 또한, 블랭크 기간(BLANK)가 종료된 후 액티브 기간(ACTIVE)이 시작되기 이전에 Q 노드를 초기화해야 하기 때문이다.
도 15를 주로 참조하고, 그 이전의 도면들을 추가적으로 참조하여, 본 발명에 따른 실시예를 설명하면 다음과 같다. 본 설명에서는 예시적을 N=16인 것으로 하여 설명하기로 한다.
본 발명에 따른 레벨 쉬프터(15)는 N상 레벨 쉬프터(15)일 수 있다. N상 레벨 쉬프터(15)는 타이밍 제어부로부터 출력 소거 신호(MUTE), 제1 기준 신호(GCLK), 제2 기준 신호(MCLK)을 입력받을 수 있다. 또한, N상 레벨 쉬프터(15)는 N개의 센싱 클럭 신호(SECLK1 내지 SECLK16)을 게이트 구동부로 출력할 수 있다.
본 발명에 따른 레벨 쉬프터로(15)로부터 출력된 N개의 센싱 클럭 신호(SECLK1 내지 SECLK16)은 게이트 구동부(20)으로 입력될 수 있다. 이와 같은 N개의 센싱 클럭 신호(SECLK1 내지 SECLK16)들을 수신한 게이트 구동부(20)은 제1 내지 제N 게이트 라인들(GL1 내지 GLN)로 제1 내지 제N 센싱 출력 신호(SEOUT)를 출력할 수 있다. 예를 들어, 게이트 구동부(20) 내의 회로부(25)는 제1 센싱 클럭 신호(SECLK1)을 수신하여 제1 게이트 라인(GL1)으로 제1 센싱 출력 신호(SEOUT1)를 출력할 수 있다. 마찬가지 관점에서, 게이트 구동부 내의 다른 회로부(25)는 제16 센싱 클럭 신호(SECLK16)을 수신하여 제16 게이트 라인(GL16)으로 제16 센싱 출력 신호(SEOUT16)을 출력할 수 있다.
전술한 바와 같이, N상 레벨 쉬프터는 총 N개의 센싱 클럭 신호(SECLK1 내지 SECLK16)을 출력할 수 있다. 예를 들어, 제1 센싱 클럭 신호(SECLK1)는 복수개의 회로부(25)들에 입력될 수 있고, 복수개의 회로부(25)들은 제1 센싱 출력 신호(SEOUT1), 제17 센싱 출력 신호(SEOUT17), 제33 센싱 출력 신호(SEOUT33) 등을 출력하는 회로부(25)들일 수 있다. 제2 내지 N 센싱 클럭 신호들도 동일한 원리에 따라서 회로부(25)들에 출력될 수 있다. 즉, N상 레벨 쉬프터에서 출력되는 제N 센싱 클럭 신호(SECLKN)는 제N+16k(k=0 이상의 자연수) 센싱 출력 신호(SEOUT)을 출력하는 회로부(25)들에 연결될 수 있다.
한편, N상 레벨 쉬프터는 총 N개의 다른 클럭 신호들(예컨대, 캐리 클럭 신호(CRCLK), 스캔 클럭 신호(SCCLK))을 출력할 수도 있다.
본 발명에 따르면, N상 레벨 쉬프터는 블랭크 기간동안 a개의 펄스를 갖는 출력 소거 신호를 입력받을 수 있고, a는 2개 이상일 수 있다. 또한, 전술한 바와 같이, 출력 소거 신호 동안에 입력되는 기준 신호에 의해서 센싱의 대상이 되는 게이트 라인이 결정된다. 도 9 및 도 15를 참조하면, 블랭크 기간은 액티브 기간과 함께 1프레임 간을 정의하는 기간으로서, 블랭크 기간 동안에 표시 장치의 서브 픽셀에 대한 보상과 보상을 위한 센싱이 수행될 수 있다. 즉, 표시 장치가 턴온 된 이후 정상 구동이 이루어 지는 동안의 실시간 보상이 블랭크 기간 동안에 수행될 수 있다. 본 발명에 따르면 a는 2 이상일 수 있다. 즉, 1회의 센싱을 위한 기간(블랭크 기간) 동안에 2개 이상의 게이트 라인에 대한 센싱이 수행될 수 있게 된다.
구체적으로, 도 15를 참조하면, 출력 소거 신호(MUTE)는 2개의 펄스(MUTE1, MUTE2)를 갖는 것이 예시적으로 보여진다. 출력 소거 신호(MUTE)의 펄스의 개수에 기초하여 블랭크 기간 동안에 센싱이 되는 게이트 라인들의 개수가 결정될 수 있다. 예를 들어, 3개의 펄스가 입력되는 경우 3개의 게이트 라인들이 센싱의 대상으로 결정될 수 있다. 경우에 따라서, 펄스의 개수보다 적은 개수의 게이트 라인들이 센싱의 대상으로 결정될 수 있다. 예를 들어, 3개의 펄스가 입력되는 경우 1개의 펄스는 다른 용도로 사용되고 나머지 2개의 펄스가 센싱의 대상이 되는 게이트 라인들(즉, 2개의 게이트 라인들)을 결정하는 파라미터가 될 수도 있다.
도 15를 참조하면, N상 레벨 쉬프터는 출력 소거 신호(MUTE)의 펄스 동안에 제1 기준 신호(GCLK)과 제2 기준 신호(MCLK)을 입력받을 수 있다. 이러한 제1 기준 신호(GCLK)과 제2 기준 신호(MCLK)의 개수는 센싱 클럭 신호의 번호(b, c 등)를 결정하는 데에 사용될 수 있다. 예를 들어, 도 15를 참조하면, 출력 소거 신호의 제1 펄스(MUTE1) 동안에는 0개의 제1 기준 신호(GCLK)과 제2 기준 신호(MCLK)이 입력된다. 이 경우 제1 센싱 클럭 신호(SECLK1)가 결정될 수 있다. 이는 곧, 제1 게이트 라인(GL1)이 센싱의 대상으로 결정되는 것을 의미한다. 즉, 센싱 클럭 신호의 번호(b)는 1 이상이고 N 이하이며, 제b 센싱 클럭 신호(SECLKb)를 결정하기 위해 제1 펄스(MUTE1) 동안에 입력되는 제1 기준 신호(GCLK)와 제2 기준 신호(MCLK)의 개수는 b-1개일 수 있다. 마찬가지로, 도15를 참조하면 출력 소거 신호의 제2 펄스(MUTE2) 동안에는 2개의 제1 기준 신호(G2,G3)과 제2 기준 신호(M2,M3)가 입력된다. 이 경우 제3 센싱 클럭 신호(SECLK3)가 결정될 수 있다. 이는 곧, 제3 게이트 라인(GL3)이 센싱의 대상으로 결정되는 것을 의미한다. 즉, 센싱 클럭 신호의 번호(c)는 1 이상이고 N 이하이며, 제c 센싱 클럭 신호(SECLKc)를 결정하기 위해 제2 펄스(MUTE2) 동안에 입력되는 제1 기준 신호(GCLK)와 제2 기준 신호(MCLK)의 개수는 c-1개일 수 있다.
여기서, b와 c는 서로 상이한 것이 바람직하다. 만약 b와 c가 동일하다면 동일한 게이트 라인에 대해서 2번의 센싱이 수행되는 것을 의미하기 때문이다. 이 경우에 반복적인 센싱으로서 센싱의 정확도를 향상시킬 수 있을 것이나, 중복적인 센싱으로서 불필요한 센싱을 반복할 수도 있기 때문이다.
전술한 바와 같은 제b 센싱 클럭 신호(도15의 SECLK1)를 생성하기 위해서는 N상 레벨 쉬프터(15)는 제1 펄스(MUTE1) 이후에 1개의 제1 기준 신호(G1)과 제2 기준 신호(M2)를 입력받을 수 있다. 만약 제1 펄스(MUTE1) 동안에 기준 신호들을 입력받게 되면, MUTE 신호의 동작 원리에 의해 레벨 쉬프터(15)로부터 게이트 구동부(20)으로 클럭 신호가 출력되지 않기 때문이다.
마찬가지로, 제c 센싱 클럭 신호(도15의 SECLK3)를 생성하기 위해 N상 레벨 쉬프터(15)는 제2 펄스(MUTE2) 이후에 1개의 제1 기준 신호(G4)와 제2 기준 신호(M4)를 입력 받을 수 있다. 만약 제2 펄스(MUTE2) 동안에 기준 신호들을 입력받게 되면, MUTE 신호의 동작 원리에 의해 레벨 쉬프터(15)로부터 게이트 구동부(20)으로 클럭 신호가 출력되지 않기 때문이다.
또한, N상 레벨 쉬프터(15)는 제b 센싱 클럭 신호(도15의 SECLK1)를 출력하기 이전에 Q노드 충전 신호(RST1)을 게이트 구동부(20)로 출력할 수 있다. 게이트 구동부(20)에서 클럭 신호들(SECLK, CRCLK, SCCLK 등)을 출력하기 위해서는 M노드의 충전을 Q 노드로 이동시켜야 하기 때문이다.
또한, N상 레벨 쉬프터(15)는 제c 센싱 클럭 신호(도15의 SECLK3)를 출력한 후에 Q노드 방전 신호(RST2)를 게이트 구동부(20)로 출력할 수 있다. 게이트 구동부(20)의 Q노드는 액티브 기간(ACTIVE)이 시작되기 전에 초기화할 필요가 있기 때문이다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
15: 레벨 쉬프터
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (13)

  1. 타이밍 제어부로부터 출력 소거 신호, 제1 기준 신호 및 제2 기준 신호를 입력 받고, N개의 센싱 클럭 신호를 게이트 구동부로 출력하는 N상 레벨 쉬프터; 및
    상기 N상 레벨 쉬프터로부터 상기 N개의 센싱 클럭 신호를 입력 받고, 제1 내지 제N 게이트 라인들로 제1 내지 제N 센싱 출력 신호를 출력하는 상기 게이트 구동부를 포함하고,
    상기 N상 레벨 쉬프터는 블랭크 기간 동안 a개의 펄스를 갖는 상기 출력 소거 신호를 입력 받고, 상기 a는 2개 이상인,
    표시 장치.
  2. 제 1 항에 있어서,
    상기 출력 소거 신호의 펄스의 개수(a)에 기초하여 상기 블랭크 기간 동안 센싱이 되는 게이트 라인들의 개수가 결정되는,
    표시 장치.
  3. 제 2 항에 있어서,
    상기 블랭크 기간 동안 센싱이 되는 게이트 라인들의 개수는 상기 a개인,
    표시 장치.
  4. 제 1 항에 있어서,
    상기 N상 레벨 쉬프터는 상기 출력 소거 신호의 펄스 동안에 상기 제1 기준 신호 및 상기 제2 기준 신호를 입력 받는,
    표시 장치.
  5. 제 4 항에 있어서,
    상기 출력 소거 신호의 펄스는 제1 펄스 및 제2 펄스를 포함하고,
    상기 제1 펄스 동안에 입력되는 상기 제1 기준 신호 및 상기 제2 기준 신호의 개수에 기초하여 상기 센싱 클럭 신호의 번호(b)가 결정되고, b는 1이상이고 N이하인,
    표시 장치.
  6. 제 5 항에 있어서,
    상기 제1 펄스 동안에 b-1개의 상기 제1 기준 신호 및 상기 제2 기준 신호가 입력되는 경우, 제b 센싱 클럭 신호가 결정되는,
    표시 장치.
  7. 제 5 항에 있어서,
    상기 제2 펄스 동안에 입력되는 상기 제1 기준 신호 및 상기 제2 기준 신호의 개수에 기초하여 상기 센싱 클럭 신호의 번호(c)가 결정되고, 상기 c는 1이상이고 N 이하인,
    표시 장치.
  8. 제 7 항에 있어서,
    상기 출력 소거 신호의 제2 펄스 동안에 c-1개의 상기 제1 기준 신호 및 상기 제2 기준 신호가 입력되는 경우, 제c 센싱 클럭 신호가 결정되는,
    표시 장치.
  9. 제 8 항에 있어서,
    상기 b와 상기 c는 서로 상이한,
    표시 장치.
  10. 제 6 항에 있어서,
    상기 제b 센싱 클럭 신호를 생성하기 위해, 상기 N상 레벨 쉬프터는 상기 제1 펄스 이후에 1개의 상기 제1 기준 신호 및 제2 기준 신호를 입력받는,
    표시 장치.
  11. 제 8 항에 있어서,
    상기 제c 센싱 클럭 신호를 생성하기 위해, 상기 N상 레벨 쉬프터는 상기 제2 펄스 이후에 1개의 상기 제1 기준 신호 및 제2 기준 신호를 입력 받는,
    표시 장치.
  12. 제6 항에 있어서,
    상기 N상 레벨 쉬프터는 상기 제b 센싱 클럭 신호를 출력하기 이전에 Q노드 충전 신호를 출력하는,
    표시 장치.
  13. 제 8 항에 있어서,
    상기 N상 레벨 쉬프터는 상기 제c 센싱 클럭 신호를 출력한 이후에 Q노드 방전 신호를 출력하는,
    표시 장치.


KR1020200189813A 2020-12-31 2020-12-31 보상을 수행하기 위한 표시 장치 KR20220096946A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200189813A KR20220096946A (ko) 2020-12-31 2020-12-31 보상을 수행하기 위한 표시 장치
CN202111499650.1A CN114694594B (zh) 2020-12-31 2021-12-09 用于执行补偿的显示装置
US17/557,111 US12008962B2 (en) 2020-12-31 2021-12-21 Display device and circuit for compensating for mobility characteristic of the display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200189813A KR20220096946A (ko) 2020-12-31 2020-12-31 보상을 수행하기 위한 표시 장치

Publications (1)

Publication Number Publication Date
KR20220096946A true KR20220096946A (ko) 2022-07-07

Family

ID=82118964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200189813A KR20220096946A (ko) 2020-12-31 2020-12-31 보상을 수행하기 위한 표시 장치

Country Status (3)

Country Link
US (1) US12008962B2 (ko)
KR (1) KR20220096946A (ko)
CN (1) CN114694594B (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719526B2 (en) * 2005-04-14 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic apparatus of the display device
KR102262407B1 (ko) * 2015-01-20 2021-06-07 엘지디스플레이 주식회사 제어회로장치 및 이를 포함한 표시장치
KR102609494B1 (ko) * 2016-11-29 2023-12-01 엘지디스플레이 주식회사 외부 보상용 표시장치와 그 구동방법
KR102649003B1 (ko) * 2016-12-30 2024-03-18 엘지디스플레이 주식회사 표시장치
US10529295B2 (en) * 2017-06-17 2020-01-07 Richtek Technology Corporation Display apparatus and gate-driver on array control circuit thereof
CN107481682A (zh) * 2017-07-21 2017-12-15 惠科股份有限公司 显示面板的驱动方法及驱动装置
KR102396469B1 (ko) * 2017-12-22 2022-05-10 엘지디스플레이 주식회사 디스플레이 장치
CN108492791B (zh) * 2018-03-26 2019-10-11 京东方科技集团股份有限公司 一种显示驱动电路及其控制方法、显示装置
KR102508792B1 (ko) * 2018-08-07 2023-03-13 엘지디스플레이 주식회사 표시 장치
KR20200040346A (ko) * 2018-10-08 2020-04-20 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
KR102522483B1 (ko) * 2018-11-02 2023-04-14 엘지디스플레이 주식회사 표시 장치
CN210349269U (zh) * 2019-10-16 2020-04-17 凌巨科技股份有限公司 具有光感触控的显示装置
KR102649600B1 (ko) * 2020-01-17 2024-03-22 삼성디스플레이 주식회사 클럭 생성기 및 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
US20220208111A1 (en) 2022-06-30
CN114694594B (zh) 2024-05-31
US12008962B2 (en) 2024-06-11
CN114694594A (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
US10891903B2 (en) Gate-in-panel gate driver and organic light emitting display device having the same
US20050264500A1 (en) Display drive apparatus and display apparatus
JP2014071451A (ja) 液晶表示装置
US11100847B2 (en) Scan driver and display device including the same
US11004376B2 (en) Scan driver and display device including the same
WO2019053769A1 (ja) 表示装置およびその駆動方法
KR20120041425A (ko) 유기발광다이오드 표시장치
JP7262562B2 (ja) 表示装置及び補償方法
CN116416952A (zh) 显示装置
KR102522483B1 (ko) 표시 장치
KR20220087994A (ko) 디스플레이 장치, 구동 회로 및 구동 방법
US20130021312A1 (en) Display device and drive method therefor
KR102665519B1 (ko) 표시 장치 및 보상 방법
CN116386530A (zh) 栅极驱动器电路、显示面板和包括其的显示设备
EP3910620A2 (en) Display device and compensation method
CN114694594B (zh) 用于执行补偿的显示装置
KR20190037749A (ko) 시리얼 인터페이스를 이용한 레벨 쉬프터부를 갖는 디스플레이 장치
CN113129821B (en) Display device and compensation method
US20240177679A1 (en) Display device and display driving method
US20230215380A1 (en) Gate driving circuit and display device
EP4177877A1 (en) Gate driving circuit and display device
KR20210086061A (ko) 표시 장치 및 보상 방법
KR20220096088A (ko) 게이트 구동부 및 이를 포함하는 표시 장치
KR20210086043A (ko) 표시 장치 및 보상을 위한 센싱 방법
CN118072645A (zh) 显示装置、栅极驱动电路以及显示驱动方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal