KR20210034729A - 주사 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 주사 구동부는, 각각이 제1 스테이지 및 상기 제1 스테이지로부터 제1 방향에 위치한 제2 스테이지를 포함하는 복수의 스테이지 그룹들; 및 상기 제1 방향으로 연장되며 상기 복수의 스테이지 그룹들에 공통적으로 연결되는 제1 전원 라인을 포함하고, 상기 제1 전원 라인은 상기 제1 스테이지 및 상기 제2 스테이지 사이에서 제2 방향으로 연장되는 제1 분기 라인(branch line)을 포함하고, 상기 제1 분기 라인은 상기 제1 스테이지 및 상기 제2 스테이지에 공통적으로 연결되고, 상기 제1 스테이지는 제1 주사 라인에 제1 전극이 연결된 제1 트랜지스터 및 제1 센싱 라인에 제1 전극이 연결된 제2 트랜지스터를 포함하고, 상기 제2 스테이지는 제2 주사 라인에 제1 전극이 연결된 제3 트랜지스터 및 제2 센싱 라인에 제1 전극이 연결된 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 상기 제1 방향으로 순차적으로 위치한다.

Description

주사 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 주사 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 각 화소는 데이터 라인을 통해 공급된 데이터 전압에 대응하는 휘도로 발광할 수 있다. 표시 장치는 화소들의 발광 조합으로 영상 프레임을 표시할 수 있다.
각 데이터 라인에는 복수의 화소들이 연결될 수 있다. 따라서, 복수의 화소들 중 데이터 전압이 공급될 화소를 선택하기 위한 주사 신호를 제공하는 주사 구동부가 필요하다. 주사 구동부는 시프트 레지스터 형태로 구성되어, 주사 라인 단위로 턴-온 레벨의 주사 신호를 순차적으로 제공할 수 있다.
또한 필요에 따라, 화소의 구동 트랜지스터의 이동도 정보 또는 문턱 전압 정보를 센싱하기 위해서, 턴-온 레벨의 주사 신호를 목적하는 주사 라인에만 선택적으로 제공할 수 있는 주사 구동부가 필요하다.
해결하고자 하는 기술적 과제는, 인접한 스테이지들이 전원 라인을 공유할 수 있어 필요 면적이 감소하고, 인접한 주사 라인과 센싱 라인 간의 교차를 방지하여 불량률을 저감할 수 있는 주사 구동부 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 주사 구동부는, 각각이 제1 스테이지 및 상기 제1 스테이지로부터 제1 방향에 위치한 제2 스테이지를 포함하는 복수의 스테이지 그룹들; 및 상기 제1 방향으로 연장되며 상기 복수의 스테이지 그룹들에 공통적으로 연결되는 제1 전원 라인을 포함하고, 상기 제1 전원 라인은 상기 제1 스테이지 및 상기 제2 스테이지 사이에서 제2 방향으로 연장되는 제1 분기 라인(branch line)을 포함하고, 상기 제1 분기 라인은 상기 제1 스테이지 및 상기 제2 스테이지에 연결되고, 상기 제1 스테이지는 제1 주사 라인에 제1 전극이 연결된 제1 트랜지스터 및 제1 센싱 라인에 제1 전극이 연결된 제2 트랜지스터를 포함하고, 상기 제2 스테이지는 제2 주사 라인에 제1 전극이 연결된 제3 트랜지스터 및 제2 센싱 라인에 제1 전극이 연결된 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 상기 제1 방향으로 순차적으로 위치한다.
상기 제1 주사 라인, 상기 제1 센싱 라인, 상기 제2 주사 라인, 및 상기 제2 센싱 라인은 서로 중첩되지 않을 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제7 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제9 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제11 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제12 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는: 제1 전극이 제1 캐리 라인에 연결된 제13 트랜지스터; 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제14 트랜지스터; 및 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제15 트랜지스터를 더 포함할 수 있다.
상기 제2 스테이지는: 제1 전극이 제2 캐리 라인에 연결된 제16 트랜지스터; 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제17 트랜지스터; 및 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제18 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 및 상기 제13 트랜지스터의 게이트 전극은 제3 노드에 연결될 수 있다.
상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 및 상기 제16 트랜지스터의 게이트 전극은 제4 노드에 연결될 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 데이터 라인에 연결된 제1 화소; 상기 제1 데이터 라인에 연결되고, 상기 제1 화소로부터 제1 방향에 위치한 제2 화소; 각각이 제1 스테이지 및 상기 제1 스테이지로부터 상기 제1 방향에 위치한 제2 스테이지를 포함하는 복수의 스테이지 그룹들; 및 상기 제1 방향으로 연장되며 상기 복수의 스테이지 그룹들에 공통적으로 연결되는 제1 전원 라인을 포함하고, 상기 제1 전원 라인은 상기 제1 스테이지 및 상기 제2 스테이지 사이에서 제2 방향으로 연장되는 제1 분기 라인을 포함하고, 상기 제1 분기 라인은 상기 제1 스테이지 및 상기 제2 스테이지에 연결되고, 상기 제1 스테이지는 제1 주사 라인에 제1 전극이 연결된 제1 트랜지스터 및 제1 센싱 라인에 제1 전극이 연결된 제2 트랜지스터를 포함하고, 상기 제2 스테이지는 제2 주사 라인에 제1 전극이 연결된 제3 트랜지스터 및 제2 센싱 라인에 제1 전극이 연결된 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 상기 제1 방향으로 순차적으로 위치하고, 상기 제1 주사 라인 및 상기 제1 센싱 라인은 상기 제1 화소에 연결되고, 상기 제2 주사 라인 및 상기 제2 센싱 라인은 상기 제2 화소에 연결된다.
상기 제1 주사 라인, 상기 제1 센싱 라인, 상기 제2 주사 라인, 및 상기 제2 센싱 라인은 서로 중첩되지 않을 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제5 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제7 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제9 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제11 트랜지스터를 더 포함하고, 상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제12 트랜지스터를 더 포함할 수 있다.
상기 제1 스테이지는: 제1 전극이 제1 캐리 라인에 연결된 제13 트랜지스터; 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제14 트랜지스터; 및 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제15 트랜지스터를 더 포함할 수 있다.
상기 제2 스테이지는: 제1 전극이 제2 캐리 라인에 연결된 제16 트랜지스터; 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제17 트랜지스터; 및 제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제18 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 및 상기 제13 트랜지스터의 게이트 전극은 제3 노드에 연결될 수 있다.
상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 및 상기 제16 트랜지스터의 게이트 전극은 제4 노드에 연결될 수 있다.
본 발명에 따른 주사 구동부 및 이를 포함하는 표시 장치는 인접한 스테이지들이 전원 라인을 공유할 수 있어 필요 면적이 감소하고, 인접한 주사 라인과 센싱 라인 간의 교차를 방지하여 불량률을 저감할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 스테이지 그룹을 설명하기 위한 도면이다.
도 4 및 도 5는 표시 기간에서 주사 구동부의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 7은 센싱 기간에서 주사 구동부의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 한 실시예에 따른 주사 구동부와 화소부의 연결 관계를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 스테이지 그룹을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 주사 구동부와 화소부의 연결 관계를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 센싱부(14), 및 화소부(15)를 포함할 수 있다.
타이밍 제어부(11)는 각 프레임에 대한 계조 값들, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 주사 구동부(13) 및 센싱부(14) 각각에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 라인들(D1, D2, D3, Dq)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(D1~Dq)에 인가할 수 있다. q는 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 주사 라인들(SC1, SC2, SCp)에 제공할 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(SC1~SCp)에 순차적으로 턴-온 레벨의 펄스를 갖는 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 턴-온 레벨의 펄스를 갖는 캐리 신호를 다음 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. p는 0보다 큰 정수 일 수 있다. 예를 들어, 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있다.
또한, 주사 구동부(13)는 센싱 라인들(SS1, SS2, SSp)에 제공할 센싱 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 센싱 라인들(SS1~SSp)에 순차적으로 턴-온 레벨의 펄스를 갖는 센싱 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 턴-온 레벨의 펄스를 갖는 캐리 신호를 다음 스테이지로 순차적으로 전달하는 방식으로 센싱 신호들을 생성할 수 있다.
다만, 상술한 주사 구동부(13)의 동작은 도 4의 표시 기간에서의 동작과 연관되며, 도 7의 센싱 기간에서의 동작에 대해서는 별도로 설명한다. 예를 들어, 한 프레임은 하나의 표시 기간과 하나의 센싱 기간을 포함할 수 있다.
센싱부(14)는 수신 라인들(R1, R2, R3, Rq)을 통해서 수신되는 전류 또는 전압에 따라 화소들의 열화 정보를 측정할 수 있다. 예를 들어, 화소들의 열화 정보는 구동 트랜지스터들의 이동도 정보, 문턱 전압 정보, 발광 소자의 열화 정보 등일 수 있다. 또한, 센싱부(14)는 수신 라인들(R1~Rq)을 통해서 수신되는 전류 또는 전압에 따라 환경에 따른 화소들의 특성 정보를 측정할 수 있다. 예를 들어, 센싱부(14)는 온도나 습도에 따른 화소들의 변화된 특성 정보를 측정할 수도 있다.
화소부(15)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 센싱 라인, 및 수신 라인에 연결될 수 있다. i 및 j는 0보다 큰 정수일 수 있다. 예를 들어, 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인과 연결되고, j 번째 데이터 라인과 연결된 화소 회로를 의미할 수 있다.
도 2는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 2를 참조하면, 주사 구동부(13)는 복수의 스테이지 그룹들(STG(n-2), STG(n-1), STGn, STG(n+1), STG(n+2))을 포함한다. 도 2에서는 설명을 위해 필요한 주사 구동부(13)의 일부만을 도시한다.
각각의 스테이지 그룹들(STG(n-2), STG(n-1), STGn, STG(n+1), STG(n+2))은 제1 스테이지 및 제2 스테이지를 포함할 수 있다. 예를 들어, 제1 스테이지는 홀수 번째 스테이지이고, 제2 스테이지는 짝수 번째 스테이지일 수 있다. 다른 예를 들어, 제1 스테이지는 짝수 번째 스테이지이고, 제2 스테이지는 홀수 번째 스테이지일 수 있다. 예를 들어, 스테이지 그룹(STG(n-2))은 제1 스테이지(ST(2n-5)) 및 제2 스테이지(ST(2n-4))를 포함하고, 스테이지 그룹(STG(n-1))은 제1 스테이지(ST(2n-3)) 및 제2 스테이지(ST(2n-2))를 포함하고, 스테이지 그룹(STGn)은 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)를 포함하고, 스테이지 그룹(STG(n+1))은 제1 스테이지(ST(2n+1)) 및 제2 스테이지(ST(2n+2))를 포함하고, 스테이지 그룹(STG(n+2))은 제1 스테이지(ST(2n+3)) 및 제2 스테이지(ST(2n+4))를 포함할 수 있다. n은 0 보다 큰 정수일 수 있다.
각각의 스테이지들(ST(2n-5)~ST(2n+4))은 제1 내지 제6 제어 라인들(CS1, CS2, CS3, CS4, CS5, CS6)과 연결될 수 있다. 제1 내지 제6 제어 라인들(CS1~CS6)을 통해서 공통된 제어 신호들이 스테이지들(ST(2n-5)~ST(2n+4))로 인가될 수 있다.
각각의 스테이지들(ST(2n-5)~ST(2n+4))은 대응하는 주사 클록 라인들(SCCK1, SCCK2, SCCK3, SCCK4, SCCK5, SCCK6), 센싱 클록 라인들(SSCK1, SSCK2, SSCK3, SSCK4, SSCK5, SSCK6), 및 캐리 클록 라인들(CRCK1, CRCK2, CRCK3, CRCK4, CRCK5, CRCK6) 중 대응하는 클록 라인들과 연결될 수 있다.
예를 들어, 제1 스테이지(ST(2n-5))는 주사 클록 라인(SCCK1), 센싱 클록 라인(SSCK1), 및 캐리 클록 라인(CRCK1)과 연결되고, 제2 스테이지(ST(2n-4))는 주사 클록 라인(SCCK2), 센싱 클록 라인(SSCK2), 및 캐리 클록 라인(CRCK2)과 연결될 수 있다. 제1 스테이지(ST(2n-3))는 주사 클록 라인(SCCK3), 센싱 클록 라인(SSCK3), 및 캐리 클록 라인(CRCK3)과 연결되고, 제2 스테이지(ST(2n-2))는 주사 클록 라인(SCCK4), 센싱 클록 라인(SSCK4), 및 캐리 클록 라인(CRCK4)과 연결될 수 있다. 제1 스테이지(ST(2n-1))는 주사 클록 라인(SCCK5), 센싱 클록 라인(SSCK5), 및 캐리 클록 라인(CRCK5)과 연결되고, 제2 스테이지(ST2n)는 주사 클록 라인(SCCK6), 센싱 클록 라인(SSCK6), 및 캐리 클록 라인(CRCK6)과 연결될 수 있다.
또한, 반복적으로, 제1 스테이지(ST(2n+1))는 주사 클록 라인(SCCK1), 센싱 클록 라인(SSCK1), 및 캐리 클록 라인(CRCK1)과 연결되고, 제2 스테이지(ST(2n+2))는 주사 클록 라인(SCCK2), 센싱 클록 라인(SSCK2), 및 캐리 클록 라인(CRCK2)과 연결될 수 있다. 제1 스테이지(ST(2n+3))는 주사 클록 라인(SCCK3), 센싱 클록 라인(SSCK3), 및 캐리 클록 라인(CRCK3)과 연결되고, 제2 스테이지(ST(2n+4))는 주사 클록 라인(SCCK4), 센싱 클록 라인(SSCK4), 및 캐리 클록 라인(CRCK4)과 연결될 수 있다.
상술한 제1 내지 제6 제어 라인들(CS1~CS6), 주사 클록 라인들(SCCK1~SCCK6), 센싱 클록 라인들(SSCK1~SSCK6), 및 캐리 클록 라인들(CRCK1~CRCK6)에는 각각의 스테이지들(ST(2n-5)~ST(2n+4))에 대한 입력 신호들이 인가된다.
각각의 스테이지들(ST(2n-5)~ST(2n+4))은 대응하는 주사 라인들(SC(2n-5)~SC(2n+4)), 센싱 라인들(SS(2n-5)~SS(2n+4)), 및 캐리 라인들(CR(2n-5)~CR(2n+4)) 중 대응하는 라인들과 연결될 수 있다.
예를 들어, 제1 스테이지(ST(2n-5))는 주사 라인(SC(2n-5)), 센싱 라인(SS(2n-5)), 및 캐리 라인(CR(2n-5))과 연결되고, 제2 스테이지(ST(2n-4))는 주사 라인(SC(2n-4)), 센싱 라인(SS(2n-4)), 및 캐리 라인(CR(2n-4))과 연결될 수 있다. 제1 스테이지(ST(2n-3))는 주사 라인(SC(2n-3)), 센싱 라인(SS(2n-3)), 및 캐리 라인(CR(2n-3))과 연결되고, 제2 스테이지(ST(2n-2))는 주사 라인(SC(2n-2)), 센싱 라인(SS(2n-2)), 및 캐리 라인(CR(2n-2))과 연결될 수 있다.
상술한 주사 라인들(SC(2n-5)~SC(2n+4)), 센싱 라인들(SS(2n-5)~SS(2n+4)), 및 캐리 라인들(CR(2n-5)~CR(2n+4))에는 각각의 스테이지들(ST(2n-5)~ST(2n+4))에 의해 생성된 출력 신호들이 인가된다.
도 3은 본 발명의 한 실시예에 따른 스테이지 그룹을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)를 포함하는 스테이지 그룹(STGn)이 예시적으로 도시된다. 도 2의 다른 스테이지 그룹들도 도 3과 실질적으로 동일하게 구성될 수 있으므로, 중복된 설명은 생략한다.
도 3 이하에서, 트랜지스터들은 N형 트랜지스터(예를 들어, NMOS)임을 가정하여 설명하지만, 당업자라면 트랜지스터들의 일부 또는 전부를 P형 트랜지스터(예를 들어, PMOS)로 대체하여 스테이지 그룹(STGn)을 구성할 수 있을 것이다.
제1 트랜지스터(T1)는 제1 전극이 주사 라인(SC(2n-1))에 연결되고, 제2 전극이 주사 클록 라인(SCCK5)에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 전극이 센싱 라인(SS(2n-1))에 연결되고, 제2 전극이 센싱 클록 라인(SSCK5)에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 전극이 센싱 라인(SS2n)에 연결되고, 제2 전극이 센싱 클록 라인(SSCK6)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제4 트랜지스터(T4)는 제1 전극이 주사 라인(SC2n)에 연결되고, 제2 전극이 주사 클록 라인(SCCK6)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제5 트랜지스터(T5)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제6 트랜지스터(T6)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제3 트랜지스터(T3)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제7 트랜지스터(T7)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제8 트랜지스터(T8)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제3 트랜지스터(T3)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제9 트랜지스터(T9)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제2 트랜지스터(T2)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제10 트랜지스터(T10)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제4 트랜지스터(T4)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제11 트랜지스터(T11)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제2 트랜지스터(T2)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제12 트랜지스터(T12)는 제1 전극이 제1 전원 라인(VSS1)에 연결되고, 제2 전극이 제4 트랜지스터(T4)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제13 트랜지스터(T13)는 제1 전극이 캐리 라인(CR(2n-1))에 연결되고, 제2 전극이 캐리 클록 라인(CRCK5)에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제14 트랜지스터(T14)는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제13 트랜지스터(T13)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제15 트랜지스터(T15)는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제13 트랜지스터(T13)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제16 트랜지스터(T16)는 제1 전극이 캐리 라인(CR2n)에 연결되고, 제2 전극이 캐리 클록 라인(CRCK6)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제17 트랜지스터(T17)는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제16 트랜지스터(T16)의 제1 전극에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다.
제18 트랜지스터(T18)는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제16 트랜지스터(T16)의 제1 전극에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다.
제19 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 실시예에 따라, 제19 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T19a, T19b)을 포함할 수 있다. 제5 노드(N5)에 적절한 중간 전압이 인가됨으로써, 제19 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제20 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제4 노드(N4)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결될 수 있다. 실시예에 따라, 제20 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T20a, T20b)을 포함할 수 있다. 제6 노드(N6)에 적절한 중간 전압이 인가됨으로써, 제20 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제21 트랜지스터(T21)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 캐리 라인(CR(2n-4))에 연결될 수 있다. 실시예에 따라, 제21 트랜지스터(T21)의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제22 트랜지스터(T22)는 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 캐리 라인(CR(2n-3))에 연결될 수 있다. 실시예에 따라, 제22 트랜지스터(T22)의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제23 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다. 실시예에 따라, 제23 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T23a, T23b)을 포함할 수 있다. 제5 노드(N5)에 적절한 중간 전압이 인가됨으로써, 제23 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제24 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제4 노드(N4)에 연결되고, 게이트 전극이 제2 노드(N2)에 연결될 수 있다. 실시예에 따라, 제24 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T24a, T24b)을 포함할 수 있다. 제6 노드(N6)에 적절한 중간 전압이 인가됨으로써, 제24 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제25 트랜지스터(T25)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제26 트랜지스터(T26)는 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제27 트랜지스터(T27)는 제1 전극이 제3 전원 라인(VSS3)에 연결되고, 제2 전극이 제31 트랜지스터(T31)의 게이트 전극에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제28 트랜지스터(T28)는 제1 전극이 제3 전원 라인(VSS3)에 연결되고, 제2 전극이 제32 트랜지스터(T32)의 게이트 전극에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제29 트랜지스터(T29)는 제1 전극이 제3 전원 라인(VSS3)에 연결되고, 제2 전극이 제31 트랜지스터(T31)의 게이트 전극에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제30 트랜지스터(T30)는 제1 전극이 제3 전원 라인(VSS3)에 연결되고, 제2 전극이 제32 트랜지스터(T32)의 게이트 전극에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제31 트랜지스터(T31)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제5 제어 라인(CS5)에 연결되고, 게이트 전극을 포함할 수 있다.
제32 트랜지스터(T32)는 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제6 제어 라인(CS6)에 연결되고, 게이트 전극을 포함할 수 있다.
제33 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결되고, 게이트 전극이 캐리 라인(CR(2n+3))에 연결될 수 있다. 실시예에 따라, 제33 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T33a, T33b)을 포함할 수 있다. 제5 노드(N5)에 적절한 중간 전압이 인가됨으로써, 제33 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다. 실시예에 따라, 제33 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제34 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제4 노드(N4)에 연결되고, 게이트 전극이 캐리 라인(CR(2n+3))에 연결될 수 있다. 실시예에 따라, 제34 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T34a, T34b)을 포함할 수 있다. 제6 노드(N6)에 적절한 중간 전압이 인가됨으로써, 제34 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다. 실시예에 따라, 제34 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제35 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결되고, 게이트 전극이 제4 제어 라인(CS4)에 연결될 수 있다. 실시예에 따라, 제35 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T35a, T35b)을 포함할 수 있다. 제5 노드(N5)에 적절한 중간 전압이 인가됨으로써, 제35 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제36 트랜지스터는 제1 전극이 제2 전원 라인(VSS2)에 연결되고, 제2 전극이 제4 노드(N4)에 연결되고, 게이트 전극이 제4 제어 라인(CS4)에 연결될 수 있다. 실시예에 따라, 제36 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T36a, T36b)을 포함할 수 있다. 제6 노드(N6)에 적절한 중간 전압이 인가됨으로써, 제36 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다.
제37 트랜지스터(T37)는 제1 전극이 제31 트랜지스터(T31)의 게이트 전극에 연결되고, 제2 전극 및 게이트 전극이 제5 제어 라인(CS5)에 연결될 수 있다.
제38 트랜지스터(T38)는 제1 전극이 제32 트랜지스터(T32)의 게이트 전극에 연결되고, 제2 전극 및 게이트 전극이 제6 제어 라인(CS6)에 연결될 수 있다.
제39 트랜지스터는 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극 및 게이트 전극이 캐리 라인(CR(2n-4))에 연결될 수 있다. 실시예에 따라, 제39 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T39a, T39b)을 포함할 수 있다. 제5 노드(N5)에 적절한 중간 전압이 인가됨으로써, 제39 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다. 실시예에 따라, 제39 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제40 트랜지스터는 제1 전극이 제4 노드(N4)에 연결되고, 제2 전극 및 게이트 전극이 캐리 라인(CR(2n-3))에 연결될 수 있다. 실시예에 따라, 제40 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T40a, T40b)을 포함할 수 있다. 제6 노드(N6)에 적절한 중간 전압이 인가됨으로써, 제40 트랜지스터는 드레인 전극 및 소스 전극 간의 과도한 전압 차이로 인한 열화를 방지할 수 있다. 실시예에 따라, 제40 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제41 트랜지스터(T41)는 제1 전극이 제5 노드(N5)에 연결되고, 제2 전극이 제2 제어 라인(CS2)에 연결되고, 게이트 전극이 제3 노드(N3)에 연결될 수 있다.
제42 트랜지스터(T42)는 제1 전극이 제6 노드(N6)에 연결되고, 제2 전극이 제2 제어 라인(CS2)에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제43 트랜지스터(T43)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제45 트랜지스터(T45)의 제1 전극에 연결되고, 게이트 전극이 제3 제어 라인(CS3)에 연결될 수 있다.
제44 트랜지스터(T44)는 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제46 트랜지스터(T46)의 제1 전극에 연결되고, 게이트 전극이 제3 제어 라인(CS3)에 연결될 수 있다.
제45 트랜지스터(T45)는 제1 전극이 제43 트랜지스터(T43)의 제2 전극에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 제51 트랜지스터의 제1 전극에 연결될 수 있다.
제46 트랜지스터(T46)는 제1 전극이 제44 트랜지스터(T44)의 제2 전극에 연결되고, 제2 전극이 제2 전원 라인(VSS2)에 연결되고, 게이트 전극이 제52 트랜지스터의 제1 전극에 연결될 수 있다.
제47 트랜지스터(T47)는 제1 전극이 제48 트랜지스터(T48)의 제2 전극에 연결되고, 제2 전극이 제2 제어 라인(CS2)에 연결되고, 게이트 전극이 제51 트랜지스터의 제1 전극에 연결될 수 있다.
제48 트랜지스터(T48)는 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 제47 트랜지스터(T47)의 제1 전극에 연결되고, 게이트 전극이 제3 제어 라인(CS3)에 연결될 수 있다.
제49 트랜지스터(T49)는 제1 전극이 제4 노드(N4)에 연결되고, 제2 전극이 제50 트랜지스터(T50)의 제1 전극에 연결되고, 게이트 전극이 제3 제어 라인(CS3)에 연결될 수 있다.
제50 트랜지스터(T50)는 제1 전극이 제49 트랜지스터(T49)의 제2 전극에 연결되고, 제2 전극이 제2 제어 라인(CS2)에 연결되고, 게이트 전극이 제52 트랜지스터의 제1 전극에 연결될 수 있다.
제51 트랜지스터는 제1 전극을 포함하고, 제2 전극이 캐리 라인(CR(2n-3))에 연결되고, 게이트 전극이 제1 제어 라인(CS1)에 연결될 수 있다. 제51 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T51a, T51b)을 포함할 수 있다. 실시예에 따라, 제51 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제52 트랜지스터는 제1 전극을 포함하고, 제2 전극이 캐리 라인(CR(2n-3))에 연결되고, 게이트 전극이 제1 제어 라인(CS1)에 연결될 수 있다. 제52 트랜지스터는 직렬로 연결된 서브 트랜지스터들(T52a, T52b)을 포함할 수 있다. 실시예에 따라, 제52 트랜지스터의 게이트 전극은 다른 캐리 라인에 연결될 수도 있다.
제53 트랜지스터(T53)는 제1 전극이 제2 제어 라인(CS2)에 연결되고, 제2 전극이 서브 트랜지스터(T51b)의 제2 전극에 연결되고, 게이트 전극이 서브 트랜지스터(T51b)의 제1 전극에 연결될 수 있다.
제54 트랜지스터(T54)는 제1 전극이 제2 제어 라인(CS2)에 연결되고, 제2 전극이 서브 트랜지스터(T52b)의 제2 전극에 연결되고, 게이트 전극이 서브 트랜지스터(T52b)의 제1 전극에 연결될 수 있다.
제1 커패시터(C1)는 제1 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제2 커패시터(C2)는 제1 전극이 제2 트랜지스터(T2)의 제1 전극에 연결되고, 제2 전극이 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.
제3 커패시터(C3)는 제1 전극이 제3 트랜지스터(T3)의 제1 전극에 연결되고, 제2 전극이 제3 트랜지스터(T3)의 게이트 전극에 연결될 수 있다.
제4 커패시터(C4)는 제1 전극이 제4 트랜지스터(T4)의 제1 전극에 연결되고, 제2 전극이 제4 트랜지스터(T4)의 게이트 전극에 연결될 수 있다.
제5 커패시터(C5)는 제1 전극이 제47 트랜지스터(T47)의 게이트 전극에 연결되고, 제2 전극이 제47 트랜지스터(T47)의 제2 전극에 연결될 수 있다.
제6 커패시터(C6)는 제1 전극이 제50 트랜지스터(T50)의 게이트 전극에 연결되고, 제2 전극이 제50 트랜지스터(T50)의 제2 전극에 연결될 수 있다.
도 4 및 도 5는 표시 기간에서 주사 구동부의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 제1 제어 라인(CS1), 제4 제어 라인(CS4), 주사 클록 라인들(SCCK1~SCCK6), 센싱 클록 라인들(SSCK1~SSCK6), 캐리 클록 라인들(CRCK1~CRCK6), 제1 주사 캐리 라인(CR(n-3)), 제1 센싱 캐리 라인(CR(n-2)), 제1 주사 라인(SCn), 제2 주사 라인(SC(n+1)), 제1 센싱 라인(SSn), 제2 센싱 라인(SS(n+1)), 제1 캐리 라인(CRn), 및 제2 캐리 라인(CR(n+1))에 인가되는 신호들이 도시된다.
표시 기간에서, 동일한 주사 스테이지에 연결되는 주사 클록 라인, 센싱 클록 라인, 및 캐리 클록 라인 각각에 인가되는 주사 클록 신호, 센싱 클록 신호, 및 캐리 클록 신호의 위상은 서로 동일할 수 있다. 따라서, 도 4에서 클록 라인들(SCCK1, SSCK1, CRCK1)의 신호가 공통적으로 도시되고, 클록 라인들(SCCK2, SSCK2, CRCK2)의 신호가 공통적으로 도시되고, 클록 라인들(SCCK3, SSCK3, CRCK3)의 신호가 공통적으로 도시되고, 클록 라인들(SCCK4, SSCK4, CRCK4)의 신호가 공통적으로 도시되고, 클록 라인들(SCCK5, SSCK5, CRCK5)의 신호가 공통적으로 도시되고, 클록 라인들(SCCK6, SSCK6, CRCK6)의 신호가 공통적으로 도시되었다.
다만, 도 5를 참조하면, 동일한 주사 스테이지에 연결되는 주사 클록 라인, 센싱 클록 라인, 및 캐리 클록 라인 각각에 인가되는 주사 클록 신호, 센싱 클록 신호, 및 캐리 클록 신호의 크기는 서로 다를 수 있다. 예를 들어, 주사 클록 신호들 및 센싱 클록 신호들의 로우 레벨은 제1 전원 라인(VSS1)에 인가되는 전압의 크기와 대응하고, 하이 레벨은 게이트 온 전압(VON)의 크기와 대응할 수 있다. 또한, 캐리 클록 신호들의 로우 레벨은 제2 전원 라인(VSS2) 또는 제3 전원 라인(VSS3)에 인가되는 전압의 크기와 대응하고, 하이 레벨은 게이트 온 전압(VON)의 크기와 대응할 수 있다. 예를 들어, 제1 전원 라인(VSS1)에 인가되는 전압은 제2 전원 라인(VSS2) 또는 제3 전원 라인(VSS3)에 인가되는 전압보다 클 수 있다.
게이트 온 전압(VON)의 크기는 트랜지스터들을 턴-온시키기에 충분한 크기이고, 전원 라인들(VSS1, VSS2, VSS3)에 인가되는 전압들은 트랜지스터들을 턴-오프시키기에 충분한 크기일 수 있다. 이하에서, 게이트 온 전압(VON)의 크기에 대응하는 전압 레벨을 하이 레벨(high level)로 표현하고, 전원 라인들(VSS1, VSS2, VSS3)에 인가되는 전압들의 크기에 대응하는 전압 레벨을 로우 레벨(low level)로 표현한다.
다시 도 4를 참조하면, 클록 라인들(SCCK2, SSCK2, CRCK2)의 하이 레벨의 펄스들은 클록 라인들(SCCK1, SSCK1, CRCK1)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다. 예를 들어, 하이 레벨의 펄스들은 2 수평 주기(horizontal period)의 길이를 갖고, 중첩되는 길이는 1 수평 주기에 해당할 수 있다.
유사하게, 클록 라인들(SCCK3, SSCK3, CRCK3)의 하이 레벨의 펄스들은 클록 라인들(SCCK2, SSCK2, CRCK2)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 클록 라인들(SCCK4, SSCK4, CRCK4)의 하이 레벨의 펄스들은 클록 라인들(SCCK3, SSCK3, CRCK3)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 클록 라인들(SCCK5, SSCK5, CRCK5)의 하이 레벨의 펄스들은 클록 라인들(SCCK4, SSCK4, CRCK4)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있고, 클록 라인들(SCCK6, SSCK6, CRCK6)의 하이 레벨의 펄스들은 클록 라인들(SCCK5, SSCK5, CRCK5)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다. 또한, 반복적으로, 클록 라인들(SCCK1, SSCK1, CRCK1)의 하이 레벨의 펄스들은 클록 라인들(SCCK6, SSCK6, CRCK6)의 하이 레벨의 펄스들 보다 위상이 지연되되, 시간적으로 일부 중첩될 수 있다.
이하에서 표시 기간에서의 제1 스테이지(ST(2n-1))의 동작을 설명한다. 다른 스테이지들의 동작은 제1 스테이지(ST(2n-1))의 동작과 유사하므로, 중복된 설명은 생략한다.
먼저, 제4 제어 라인(CS4)에 하이 레벨의 펄스가 인가될 수 있다. 따라서, 제35 트랜지스터가 턴-온되고, 제3 노드(N3)의 전압이 로우 레벨로 방전된다.
일정 시간이 지난 후, 시점(t1)에서 캐리 라인(CR(2n-4))에 하이 레벨의 펄스가 발생한다. 이에 따라, 제39 트랜지스터가 턴-온되고 제3 노드(N3)가 하이 레벨로 충전된다. 이때, 제41 트랜지스터(T41)가 턴-온되고, 제5 노드(N5)가 제2 제어 라인(CS2)에 인가된 하이 레벨의 전압으로 충전될 수 있다.
다음으로, 시점(t2)에서 제1 제어 라인(CS1)에 하이 레벨의 펄스가 발생하고 따라서 제51 트랜지스터가 턴-온될 수 있다. 이때, 캐리 라인(CR(2n-3))에 하이 레벨의 펄스가 발생하므로, 턴-온된 제51 트랜지스터를 통해서 제5 커패시터(C5)의 제1 전극에 하이 레벨의 전압이 기록될 수 있다.
다음으로, 시점(t3)에서 클록 라인들(SCCK5, SSCK5, CRCK5)에 하이 레벨의 펄스들이 발생하므로, 커패시터들(C1, C2)에 의해 제3 노드(N3)의 전압이 하이 레벨보다 높게 부스팅되며, 주사 라인(SC(2n-1)), 센싱 라인(SS(2n-1)), 및 캐리 라인(CR(2n-1))에 하이 레벨의 펄스가 출력된다.
이때, 제3 노드(N3)의 전압 부스팅에도 불구하고, 제5 노드(N5)에 하이 레벨의 전압이 인가된 상태이므로, 트랜지스터들(T19a, T19b, T23a, T23b, T33a, T33b, T35a, T35b, T39a, T39b)의 드레인 전극 및 소스 전극 간 전압 차가 비교적 크지 않게 된다. 따라서, 트랜지스터들(T19a, T19b, T23a, T23b, T33a, T33b, T35a, T35b, T39a, T39b)의 열화가 방지될 수 있는 장점이 있다.
유사한 방식으로, 클록 라인들(SCCK6, SSCK6, CRCK6)에 하이 레벨의 펄스가 발생하면, 제2 스테이지(ST2n)의 주사 라인(SC2n), 센싱 라인(SS2n), 및 캐리 라인(CR2n)으로부터 하이 레벨의 펄스들이 출력된다.
도시되지 않았지만, 캐리 라인(CR(2n+3))을 통해서 하이 레벨의 펄스가 인가되면, 제3 노드(N3)는 제33 트랜지스터를 통해서 제2 전원 라인(VSS2)과 연결됨으로써, 제3 노드(N3)의 전압이 로우 레벨로 방전될 수 있다.
또한 도시되지 않았지만, 특정 기간 단위로 제5 제어 라인(CS5) 및 제6 제어 라인(CS6)에 교번적으로 하이 레벨의 제어 신호가 인가될 수 있다. 특정 기간 단위는 예를 들어, 복수의 프레임들에 해당할 수 있다.
예를 들어, 제1 기간 중, 제5 제어 라인(CS5)에 하이 레벨의 제어 신호가 인가되고, 제6 제어 라인(CS6)에 로우 레벨의 제어 신호가 인가될 수 있다. 이때, 트랜지스터들(T31, T37)이 턴-온되어, 제1 노드(N1)가 하이 레벨로 충전될 수 있다. 따라서, 제19 트랜지스터가 턴-온되어 제3 노드(N3)를 로우 레벨로 방전시키고, 제14 트랜지스터(T14)가 턴-온되어 캐리 라인(CR(2n-1))을 로우 레벨로 방전시키고, 제9 트랜지스터(T9)가 턴-온되어 센싱 라인(SS(2n-1))을 로우 레벨로 방전시키고, 및 제5 트랜지스터(T5)가 턴-온되어 주사 라인(SC(2n-1))을 로우 레벨로 방전시킬 수 있다.
또한, 제1 기간 다음의 제2 기간 중, 제5 제어 라인(CS5)에 로우 레벨의 제어 신호가 인가되고, 제6 제어 라인(CS6)에 하이 레벨의 제어 신호가 인가될 수 있다. 이때, 트랜지스터들(T32, T38)이 턴-온되어, 제2 노드(N2)가 하이 레벨로 충전될 수 있다. 따라서, 제23 트랜지스터가 턴-온되어 제3 노드(N3)를 로우 레벨로 방전시키고, 제15 트랜지스터(T15)가 턴-온되어 캐리 라인(CR(2n-1))을 로우 레벨로 방전시키고, 제11 트랜지스터(T11)가 턴-온되어 센싱 라인(SS(2n-1))을 로우 레벨로 방전시키고, 및 제7 트랜지스터(T7)가 턴-온되어 주사 라인(SC(2n-1))을 로우 레벨로 방전시킬 수 있다.
따라서, 제1 기간 및 제2 기간 각각에 대해서, 제3 노드(N3), 캐리 라인(CR(2n-1)), 센싱 라인(SS(2n-1)), 및 주사 라인(SC(2n-1))의 방전에 사용되는 트랜지스터들이 달라질 수 있다. 이에 따라 해당 트랜지스터들에 온-바이어스가 인가되는 기간이 짧아지므로, 해당 트랜지스터들의 열화가 방지될 수 있다.
도 6은 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 한 실시예에 따른 화소(PXij)는 트랜지스터들(M1, M2, M3), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함할 수 있다. 트랜지스터들(M1, M2, M3)은 N형 트랜지스터들로 도시되었지만, 실시예들에 따라 적어도 일부가 P형 트랜지스터로 구성될 수도 있다.
트랜지스터(M1)는 게이트 전극이 노드(Na)에 연결되고, 제1 전극이 전원 라인(ELVDD)에 연결되고, 제2 전극이 노드(Nb)에 연결될 수 있다. 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
트랜지스터(M2)는 게이트 전극이 주사 라인(SCi)에 연결되고, 제1 전극이 데이터 라인(Dj)에 연결되고, 제2 전극이 노드(Na)에 연결될 수 있다. 트랜지스터(M2)는 스위칭 트랜지스터, 스캔 트랜지스터 등으로 명명될 수 있다.
트랜지스터(M3)는 게이트 전극이 센싱 라인(SSi)에 연결되고, 제1 전극이 수신 라인(Ri)에 연결되고, 제2 전극이 노드(Nb)에 연결될 수 있다. 트랜지스터(M3)는 초기화 트랜지스터, 센싱 트랜지스터 등으로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 노드(Na)에 연결되고, 제2 전극이 노드(Nb)에 연결될 수 있다.
발광 소자(LD)는 애노드가 노드(Nb)에 연결되고, 캐소드가 전원 라인(ELVSS)에 연결될 수 있다. 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등으로 구성될 수 있다.
도 4에 대한 설명을 참조할 때, 한 프레임의 표시 기간 중 적어도 한번은 주사 라인(SCi) 및 센싱 라인(SSi)에 하이 레벨의 펄스가 인가될 수 있다. 이때, 데이터 라인(Dj)에는 대응하는 데이터 전압이 인가된 상태이고, 수신 라인(Ri)에는 제1 기준 전압이 인가된 상태일 수 있다. 따라서, 스토리지 커패시터(Cst)는 트랜지스터들(M2, M3)이 턴-온 상태인 동안 데이터 전압과 제1 기준 전압의 차이에 해당하는 전압을 저장할 수 있다. 이후, 트랜지스터들(M2, M3)이 턴-오프되더라도, 스토리지 커패시터(Cst)에 저장된 전압은 유지될 수 있다. 스토리지 커패시터(Cst)에 저장된 전압에 따라 트랜지스터(M1)를 통해 흐르는 구동 전류량이 결정되고, 발광 소자(LD)가 구동 전류량에 대응하는 휘도로 발광하게 된다.
도 7은 센싱 기간에서 주사 구동부의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 제3 제어 라인(CS3), 주사 클록 라인(SCCK5), 센싱 클록 라인(SSCK5), 다른 클록 라인들(Other CKs), 주사 라인들(SC(2n-1), SC2n), 센싱 라인들(SS(2n-1), SS2n), 및 캐리 라인들(CR(2n-1), CR2n)에 인가되는 신호들이 예시적으로 도시된다.
시점(t4)에서, 제3 제어 라인(CS3)에 하이 레벨의 펄스가 발생할 수 있다. 이에 따라, 제48 트랜지스터(T48)가 턴-온될 수 있다. 이때, 제5 커패시터(C5)는 전술한 기간(t2~t3) 동안 전압이 충전된 상태이기에, 제47 트랜지스터(T47)는 턴-온 상태일 수 있다. 이에 따라, 제2 제어 라인(CS2)에 인가된 하이 레벨의 전압이 트랜지스터들(T47, T48)를 통해서 제3 노드(N3)에 인가될 수 있다.
이때, 제1 스테이지(ST(2n-1))를 제외한 다른 제1 스테이지들은 제47 트랜지스터(T47)가 턴-오프 상태이기 때문에, 제3 노드(N3)는 로우 레벨을 유지할 수 있다.
다음으로 시점(t5)에서 주사 클록 라인(SCCK5) 및 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가될 수 있다. 따라서, 커패시터들(C1, C2)에 의해 제3 노드(N3)의 전압이 부스팅되며, 주사 라인(SC(2n-1)) 및 센싱 라인(SS(2n-1))으로 하이 레벨의 신호가 출력될 수 있다.
따라서, 주사 라인(SC(2n-1)) 및 센싱 라인(SS(2n-1))에 연결된 화소들의 트랜지스터들(M2, M3)이 턴-온될 수 있다. 이때, 데이터 라인들에는 제2 기준 전압이 인가될 수 있다. 센싱부(14)는 수신 라인들(R1, R2, R3, Rj, Rq)을 통해서 수신되는 전류 값 또는 전압 값에 따라 화소들의 열화 정보 또는 특성 정보를 측정할 수 있다.
이때, 제1 스테이지(ST(2n-1))를 제외한 다른 제1 스테이지들은 제3 노드(N3)의 전압이 로우 레벨이기에, 주사 클록 라인(SCCK5) 및 센싱 클록 라인(SSCK5)에 인가되는 하이 레벨의 펄스들에도 불구하고 대응하는 주사 라인들 및 센싱 라인들로 로우 레벨의 신호가 출력될 수 있다.
참고로, 제2 스테이지(ST2n)의 제52 트랜지스터는 제1 스테이지(ST(2n-1))와 동일한 캐리 라인(CR(2n-3))에 연결되므로, 제6 커패시터(C6)도 제5 커패시터(C5)와 동일한 전압이 충전된 상태일 수 있다. 하지만, 제2 스테이지(ST2n)에 연결된 주사 클록 라인(SCCK6) 및 센싱 클록 라인(SSCK6)에는 센싱 기간 동안 로우 레벨의 전압이 유지됨으로써, 주사 라인(SC2n) 및 센싱 라인(SS2n)의 전압은 로우 레벨을 유지할 수 있다.
시점(t6)에서, 주사 클록 라인(SCCK5) 및 센싱 클록 라인(SSCK5)에 하이 레벨의 신호가 인가될 수 있다. 이때, 데이터 라인들에 직전 데이터 전압들이 다시 인가될 수 있다. 따라서, 주사 라인(SC(2n-1)) 및 센싱 라인(SS(2n-1))에 연결된 화소들은 다시 직전 데이터 전압들에 기초한 계조들로 발광할 수 있다.
본 실시예에 의하면 주사 라인(SC(2n-1)) 및 센싱 라인(SS(2n-1))에 연결된 화소들은, 기간(t5~t6) 동안 데이터 전압들에 기초한 계조들로 발광하지 못하지만, 시점(t6) 이후에 데이터 전압들에 기초한 계조들로 다시 발광할 수 있다. 또한, 센싱 기간 동안 다른 주사 라인들 및 센싱 라인들에 연결된 화소들은 데이터 전압들에 기초한 계조들로 계속 발광하므로 시청자가 프레임을 인식하는 데는 문제가 없게 된다.
도 8은 본 발명의 한 실시예에 따른 주사 구동부와 화소부의 연결 관계를 설명하기 위한 도면이다.
도 8을 참조하면, 주사 구동부(13) 및 화소부(15)의 구성 요소들의 예시적인 배치가 도시된다.
주사 구동부(13)는 복수의 스테이지 그룹들(STGn, STG(n+1))을 포함할 수 있다. 스테이지 그룹(STGn)은 제1 스테이지(ST(2n-1)) 및 제1 스테이지(ST(2n-1))로부터 제1 방향(DR1)에 위치한 제2 스테이지(ST2n)를 포함할 수 있다. 스테이지 그룹(STG(n+1))은 스테이지 그룹(STGn)으로부터 제1 방향(DR1)에 위치한, 최인접 스테이지 그룹일 수 있다. 스테이지 그룹(STG(n+1))은 제1 스테이지(ST(2n+1)) 및 제1 스테이지(ST(2n+1))로부터 제1 방향(DR1)에 위치한 제2 스테이지(ST(2n+2))를 포함할 수 있다.
주사 구동부(13)는, 제1 방향(DR1)으로 연장되며 복수의 스테이지 그룹들(STGn, STG(n+1))에 공통적으로 연결되는 제1 전원 라인(VSS1)을 포함한다. 제1 전원 라인(VSS1)은 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n) 사이에서 제2 방향(DR2)으로 연장되는 제1 분기 라인(first branch line, BRL1)을 포함할 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 다른 방향일 수 있다. 예를 들어, 제2 방향(DR2)은 제1 방향(DR1)과 직교하는 방향일 수 있다. 제1 분기 라인(BRL1)은 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)에 연결될 수 있다. 또한, 제1 전원 라인(VSS1)은 제1 스테이지(ST(2n+1)) 및 제2 스테이지(ST(2n+2)) 사이에서 제2 방향(DR2)으로 연장되는 제2 분기 라인(BRL2)을 포함할 수 있다. 제2 분기 라인(BRL2)은 제1 스테이지(ST(2n+1)) 및 제2 스테이지(ST(2n+2))에 연결될 수 있다.
이와 같이, 각각의 스테이지 그룹의 제1 스테이지 및 제2 스테이지는 하나의 분기 라인을 공유함으로써, 스테이지 그룹의 필요 면적이 감소할 수 있다. 또한, 분기 라인을 공유하기 위해서, 제1 스테이지 및 제2 스테이지는 공유하는 분기 라인을 기준으로 서로 대칭되는 미러(mirror) 형태의 레이아웃을 가질 수 있다. 예를 들어, 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)는 제1 분기 라인(BRL1)을 기준으로 대칭되는 레이아웃을 가질 수 있다. 또한, 제1 스테이지(ST(2n+1)) 및 제2 스테이지(ST(2n+2))는 제2 분기 라인(BRL2)을 기준으로 대칭되는 레이아웃을 가질 수 있다.
예를 들어, 도 3을 참조하면, 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)는 서로 동일한 개수의 트랜지스터들 및 커패시터들을 포함할 수 있고, 각각의 위치 및 연결 관계가 제1 전원 라인(VSS1)을 기준으로 서로 대칭됨을 확인할 수 있다. 센싱 라인(SS(2n-1))과 연결된 제2 트랜지스터(T2)는 센싱 라인(SS2n)과 연결된 제3 트랜지스터(T3)와 서로 대칭될 수 있다. 또한, 주사 라인(SC(2n-1))과 연결된 제1 트랜지스터(T1)는 주사 라인(SC2n)과 연결된 제4 트랜지스터(T4)와 대칭될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 센싱 버퍼 트랜지스터들일 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)는 주사 버퍼 트랜지스터들일 수 있다.
따라서, 도 8을 다시 참조하면, 제2 트랜지스터(T2)가 제1 트랜지스터(T1)로부터 제1 방향(DR1)에 위치한 경우, 제3 트랜지스터(T3)는 제4 트랜지스터(T4)로부터 제1 방향(DR1)의 반대 방향에 위치하게 된다. 즉, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 제1 방향(DR1)으로 순차적으로 위치하게 된다.
따라서, 제1 스테이지(ST(2n-1))에서 센싱 라인(SS(2n-1))은 주사 라인(SC(2n-1))으로부터 제1 방향(DR1)에 위치하고, 제2 스테이지(ST2n)에서 센싱 라인(SS2n)은 주사 라인(SC2n)으로부터 제1 방향(DR1)의 반대 방향에 위치하게 된다.
화소부(15)는 주사 구동부(13)로부터 제2 방향(DR2)에 위치할 수 있다. 화소들(PX(2n-1)m, PX(2n-1)(m+1), PX2nm, PX2n(m+1), PX(2n+1)m, PX(2n+1)(m+1), PX(2n+2)m, PX(2n+2)(m+1))은 데이터 라인들(Dm, D(m+1)), 주사 라인들(SC(2n-1), SC2n, SC(2n+1), SC(2n+2)), 및 센싱 라인들(SS(2n-1), SS2n, SS(2n+1), SS(2n+2))이 교차하는 지점들에 위치할 수 있다.
예를 들어, 화소부(15)에서, 데이터 라인들(Dm, D(m+1))이 제1 방향(DR1)으로 연장되고, 주사 라인들(SC(2n-1)~SC(2n+2)) 및 센싱 라인들(SS(2n-1)~SS(2n+2))은 제2 방향(DR2)으로 연장될 수 있다. 이때, 화소들(PX(2n-1)m~PX(2n+2)(m+1))은 매트릭스(matrix) 형태로 배치될 수 있다.
일반적으로, 화질 등의 이슈로 인해서, 각각의 화소들(PX(2n-1)m~PX(2n+2)(m+1))은 서로 동일한 레이아웃을 가질 것이 요구된다. 예를 들어, 대칭되는 레이아웃을 갖는 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n)와 달리, 제1 화소(PX(2n-1)m) 및 제2 화소(PX2nm)는 서로 동일한 레이아웃을 가질 것이 요구된다. 즉, 제1 화소(PX(2n-1)m)에 연결되는 센싱 라인(SS(2n-1))이 주사 라인(SC(2n-1))으로부터 제1 방향(DR1)에 위치한 경우, 제2 화소(PX2nm)에 연결되는 센싱 라인(SS2n)이 주사 라인(SC2n)으로부터 제1 방향(DR1)에 위치할 필요가 있다.
따라서, 제2 스테이지(ST2n)의 제3 트랜지스터(T3)로부터 연장되는 센싱 라인(SS2n) 및 제4 트랜지스터(T4)로부터 연장되는 스캔 라인(SC2n)은 교차 지점(CPn)에서 교차될 필요가 있다. 즉, 도 3 및 도 8의 실시예에서, 각각의 스테이지 그룹들(STGn, STG(n+1))은 적어도 하나의 교차 지점(CPn, CP(n+1))을 포함하게 된다.
이러한 교차 지점(CPn)은 이물질이나 정전기로 인해서 단락(short)이 일어날 가능성이 높다. 또한, 단락이 일어나지 않더라도 교차 지점(CPn)에서 커플링이 일어남으로써, 주사 신호와 센싱 신호 간의 크로스토크(crosstalk)가 발생하는 문제점이 있다.
도 9는 본 발명의 다른 실시예에 따른 스테이지 그룹을 설명하기 위한 도면이다.
도 9를 참조하면, 스테이지 그룹(STGn')은 제1 스테이지(ST(2n-1)) 및 제2 스테이지(ST2n')를 포함한다. 도 9의 스테이지 그룹(STGn')은, 도 3의 스테이지 그룹(STGn)에 비해서, 제2 스테이지(ST2n')에 포함된 제3 트랜지스터(T3') 및 제4 트랜지스터(T4')의 연결 구성이 다르다.
제3 트랜지스터(T3')는 제1 전극이 주사 라인(SC2n')에 연결되고, 제2 전극이 주사 클록 라인(SCCK6')에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
제4 트랜지스터(T4')는 제1 전극이 센싱 라인(SS2n')에 연결되고, 제2 전극이 센싱 클록 라인(SSCK6')에 연결되고, 게이트 전극이 제4 노드(N4)에 연결될 수 있다.
한 실시예에 따르면, 도 9의 제3 트랜지스터(T3') 및 제4 트랜지스터(T4')는 도 3의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 사양을 유지하되, 연결된 클록 라인들만 교체하여 구성될 수 있다.
예를 들어, 도 3의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 채널 폭 및 길이가 서로 동일할 수 있다. 또한, 도 9의 제3 트랜지스터(T3') 및 제4 트랜지스터(T4')는 채널 폭 및 길이가 서로 동일할 수 있다. 따라서, 클록 라인들이 교체되더라도, 제3 트랜지스터가 센싱 버퍼 트랜지스터(T3)에서 주사 버퍼 트랜지스터(T3')로 역할이 변경되고, 제4 트랜지스터가 주사 버퍼 트랜지스터(T4)에서 센싱 버퍼 트랜지스터(T4')로 역할이 변경될 뿐, 주사 신호 및 센싱 신호의 출력에는 문제가 없다.
도 10은 본 발명의 다른 실시예에 따른 주사 구동부와 화소부의 연결 관계를 설명하기 위한 도면이다.
도 10을 참조하면, 도 8의 경우와 동일하게, 각각의 스테이지 그룹들(STGn', STG(n+1)')에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3'), 및 제4 트랜지스터(T4')는 제1 방향(DR1)으로 순차적으로 위치할 수 있다.
도 10의 주사 구동부(13')에서 모든 센싱 라인들(SS(2n-1), SS2n', SS(2n+1), SS(2n+2)')은 대응하는 주사 라인들(SC(2n-1), SC2n', SC(2n+1), SC(2n+2)')로부터 제1 방향(DR1)에 위치할 수 있다. 즉, 센싱 라인들(SS(2n-1), SS2n', SS(2n+1), SS(2n+2)') 및 주사 라인들(SC(2n-1), SC2n', SC(2n+1), SC(2n+2)')은 서로 중첩되지 않는다. 따라서, 스테이지 그룹들(STGn', STG(n+1)')은 도 8과 달리 교차 지점들을 포함하지 않는다.
따라서, 도 9 및 도 10의 실시예는, 도 3 및 도 8의 실시예와 달리, 인접한 주사 라인과 센싱 라인 간의 교차를 방지하여 불량률을 저감할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
VSS1: 제1 전원 라인
BRL1: 제1 분기 라인
13': 주사 구동부
STGn', STG(n+1)': 스테이지 그룹들
ST(2n-1), ST(2n+1): 제1 스테이지들
ST2n', ST(2n+2)': 제2 스테이지들
15: 화소부
PX(2n-1)m~PX(2n+2)(m+1): 화소들

Claims (20)

  1. 각각이 제1 스테이지 및 상기 제1 스테이지로부터 제1 방향에 위치한 제2 스테이지를 포함하는 복수의 스테이지 그룹들; 및
    상기 제1 방향으로 연장되며 상기 복수의 스테이지 그룹들에 공통적으로 연결되는 제1 전원 라인을 포함하고,
    상기 제1 전원 라인은 상기 제1 스테이지 및 상기 제2 스테이지 사이에서 제2 방향으로 연장되는 제1 분기 라인(branch line)을 포함하고, 상기 제1 분기 라인은 상기 제1 스테이지 및 상기 제2 스테이지에 연결되고,
    상기 제1 스테이지는 제1 주사 라인에 제1 전극이 연결된 제1 트랜지스터 및 제1 센싱 라인에 제1 전극이 연결된 제2 트랜지스터를 포함하고,
    상기 제2 스테이지는 제2 주사 라인에 제1 전극이 연결된 제3 트랜지스터 및 제2 센싱 라인에 제1 전극이 연결된 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 상기 제1 방향으로 순차적으로 위치한,
    주사 구동부.
  2. 제1 항에 있어서,
    상기 제1 주사 라인, 상기 제1 센싱 라인, 상기 제2 주사 라인, 및 상기 제2 센싱 라인은 서로 중첩되지 않는,
    주사 구동부.
  3. 제1 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제6 트랜지스터를 더 포함하는,
    주사 구동부.
  4. 제3 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제7 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함하는,
    주사 구동부.
  5. 제4 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제9 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제10 트랜지스터를 더 포함하는,
    주사 구동부.
  6. 제5 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제11 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제12 트랜지스터를 더 포함하는,
    주사 구동부.
  7. 제6 항에 있어서,
    상기 제1 스테이지는:
    제1 전극이 제1 캐리 라인에 연결된 제13 트랜지스터;
    제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제14 트랜지스터; 및
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제15 트랜지스터를 더 포함하는,
    주사 구동부.
  8. 제7 항에 있어서,
    상기 제2 스테이지는:
    제1 전극이 제2 캐리 라인에 연결된 제16 트랜지스터;
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제17 트랜지스터; 및
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제18 트랜지스터를 더 포함하는,
    주사 구동부.
  9. 제8 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 및 상기 제13 트랜지스터의 게이트 전극은 제3 노드에 연결된,
    주사 구동부.
  10. 제9 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 및 상기 제16 트랜지스터의 게이트 전극은 제4 노드에 연결된,
    주사 구동부.
  11. 제1 데이터 라인에 연결된 제1 화소;
    상기 제1 데이터 라인에 연결되고, 상기 제1 화소로부터 제1 방향에 위치한 제2 화소;
    각각이 제1 스테이지 및 상기 제1 스테이지로부터 상기 제1 방향에 위치한 제2 스테이지를 포함하는 복수의 스테이지 그룹들; 및
    상기 제1 방향으로 연장되며 상기 복수의 스테이지 그룹들에 공통적으로 연결되는 제1 전원 라인을 포함하고,
    상기 제1 전원 라인은 상기 제1 스테이지 및 상기 제2 스테이지 사이에서 제2 방향으로 연장되는 제1 분기 라인을 포함하고, 상기 제1 분기 라인은 상기 제1 스테이지 및 상기 제2 스테이지에 연결되고,
    상기 제1 스테이지는 제1 주사 라인에 제1 전극이 연결된 제1 트랜지스터 및 제1 센싱 라인에 제1 전극이 연결된 제2 트랜지스터를 포함하고,
    상기 제2 스테이지는 제2 주사 라인에 제1 전극이 연결된 제3 트랜지스터 및 제2 센싱 라인에 제1 전극이 연결된 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터는 상기 제1 방향으로 순차적으로 위치하고,
    상기 제1 주사 라인 및 상기 제1 센싱 라인은 상기 제1 화소에 연결되고,
    상기 제2 주사 라인 및 상기 제2 센싱 라인은 상기 제2 화소에 연결되는,
    표시 장치.
  12. 제11 항에 있어서,
    상기 제1 주사 라인, 상기 제1 센싱 라인, 상기 제2 주사 라인, 및 상기 제2 센싱 라인은 서로 중첩되지 않는,
    표시 장치.
  13. 제11 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제5 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제6 트랜지스터를 더 포함하는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제1 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제7 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제3 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제8 트랜지스터를 더 포함하는,
    표시 장치.
  15. 제14 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제1 노드에 연결된 제9 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제10 트랜지스터를 더 포함하는,
    표시 장치.
  16. 제15 항에 있어서,
    상기 제1 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제2 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 제2 노드에 연결된 제11 트랜지스터를 더 포함하고,
    상기 제2 스테이지는 제1 전극이 상기 제1 분기 라인에 연결되고, 제2 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제12 트랜지스터를 더 포함하는,
    표시 장치.
  17. 제16 항에 있어서,
    상기 제1 스테이지는:
    제1 전극이 제1 캐리 라인에 연결된 제13 트랜지스터;
    제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제14 트랜지스터; 및
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제13 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제15 트랜지스터를 더 포함하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 제2 스테이지는:
    제1 전극이 제2 캐리 라인에 연결된 제16 트랜지스터;
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제1 노드에 연결된 제17 트랜지스터; 및
    제1 전극이 상기 제2 전원 라인에 연결되고, 제2 전극이 상기 제16 트랜지스터의 제1 전극에 연결되고, 게이트 전극이 상기 제2 노드에 연결된 제18 트랜지스터를 더 포함하는,
    표시 장치.
  19. 제18 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 및 상기 제13 트랜지스터의 게이트 전극은 제3 노드에 연결된,
    표시 장치.
  20. 제19 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 및 상기 제16 트랜지스터의 게이트 전극은 제4 노드에 연결된,
    표시 장치.
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