KR20090006532A - 액정 표시 장치 - Google Patents

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이재광
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엘지디스플레이 주식회사
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Abstract

본 발명은 표시 품질을 향상시킬 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명에 따른 액정 표시 장치는 액정 표시 패널과; 상기 액정 패널 상에 다수의 박막 트랜지스터들로 형성되며 상기 액정 표시 패널의 신호 라인을 구동하는 신호 구동부와; 상기 신호 구동부에 포함된 다수의 스테이지 중 적어도 어느 하나 비정상 동작시 상기 신호 라인을 구동하며 상기 신호 구동부와 동일한 회로 구조로 형성되는 리페어부를 구비하며, 상기 리페어부의 다수의 박막 트랜지스터들은 상기 리페어부의 로드를 고려하여 채널폭을 형성하는 것을 특징으로 한다.
리페어부, 박막 트랜지스터의 채널 폭, 액정 표시 장치

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정 표시 장치에 관한 것으로, 특히 표시 품질을 향상시킬 수 있는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정 표시 장치는 화소 영역들이 매트릭스 형태로 배열된 액정 표시 패널과 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
액정 표시 패널의 표시 영역에는 다수개의 게이트 라인과 다수개의 데이터 라인이 서로 수직하게 교차 배열되어 화소 영역이 정의된다. 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된 박막 트랜지스터는 게이트 라인의 스캔 신호에 따라 턴-온되어 데이터 라인의 데이터 신호를 각 화소 전극에 인가한다.
구동 회로는 액정 표시 패널의 게이트 라인을 구동하는 게이트 구동부와, 데이터 라인을 구동하는 데이터 구동부와, 게이트 구동부 및 데이터 구동부의 구동 타이밍을 제어하는 타이밍 제어부와, 상기 액정 표시 패널과 상기 구동부의 구동에 필요한 전원 신호들을 공급하는 전원부를 포함한다.
게이트 구동부는 게이트 라인에 순차적으로 스캔 펄스를 공급하기 위해 제1 내지 제n 스테이지를 구비한다. 여기서, 다수의 스테이지는 첫단 스테이지를 제외하고 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호와 클럭 신호에 응답하여 제2 내지 제n 게이트 라인 각각에 스캔 펄스를 순차적으로 출력한다.
이때, 리페어 패턴부는 이물질, 패턴 이상 등으로 인해 비정상 구동하는 스테이지 대신에 스캔 펄스를 공급하게 된다. 여기서, 다수의 스테이지 중 제n/2번째 스테이지가 비정상 동작할 경우, 리페어 패턴부는 제n/2번째 스테이지의 출력 라인과 접속하여 스캔 펄스를 대신 공급하게 된다. 하지만, 제n/2번째 스테이지에는 로드가 제일 크게 걸리므로 이로 인해 스캔 펄스의 상승 및 하강 시간이 길어짐으로써 액정 표시 패널의 표시 품질이 나빠지게 된다.
상기와 같은 문제점을 위하여, 본 발명은 표시 품질을 향상시킬 수 있는 액정 표시 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치는 액정 표시 패널; 상기 액정 패널 상에 다수의 박막 트랜지스터들로 형성되며 상기 액정 표시 패널의 신호 라인을 구동하는 신호 구동부; 및 상기 신호 구동부에 포함된 다수의 스테이지 중 적어도 어느 하나 비정상 동작시 상기 신호 라인을 구동하며 상기 신호 구동부와 동일한 회로 구조로 형성되는 리페어 패턴부를 구비하며, 상기 리페어 패턴부의 다수의 박막 트랜지스터들은 상기 리페어부의 로드를 고려하여 채널폭을 형성하는 것을 특징으로 한다.
본 발명에 따른 액정 표시 장치는 게이트 구동부의 상/하단부에 로드를 고려하여 제1 및 제2 리페어부를 형성한다. 이러한, 제1 및 제2 리페어부에 포함된 다수의 트랜지스터의 채널 폭, 제1 및 제2 리페어 라인의 선폭을 증가시킴으로써 제1 및 제2 리페어부에서 출력되는 스캔 펄스의 상승 및 하강 시간을 줄일 수 있게 된다. 이에 따라, 제1 및 제2 리페어부와 접속된 비정상 스테이지는 스캔 펄스의 상승 및 하강 시간을 최적화하여 출력함으로써 표시 품질을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 13를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 액정 표시 장치는 액정 표시 패널(100)과, 액정 표시 패널(100)의 데이터 라인(DL1 내지 DLm)을 구동하기 위한 데이터 구동부(110)와, 액정 표시 패널(100)의 게이트 라인(GL1 내지 GLn)을 구동하기 위한 게이트 구동부(120), 게이트 구동부(120)의 비정상 동작시 스캔 펄스를 출력하는 리페어 패턴부(132,134)를 포함한다.
액정 표시 패널(150)은 서로 교차하여 화소 영역을 정의하는 게이트 라인(G1 내지 Gn) 및 데이터 라인(D1 내지 Dm)과, 상기 각 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부분에 형성되는 박막 트랜지스터(TFT)와, 각 박막 트랜지스터(TFT)와 접속되어 각 화소 영역에 형성된 액정 커패시터(Clc), 액정 커패시터(Clc)와 병렬 접속된 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)와 접속된 화소 전극과 공통 전극 사이에 위치하는 액정으로 구성된다. 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)으로부터의 게이트 온 전압(Von)에 의해 턴-온되어 데이터 라인(D1 내지 Dm)으로부터의 데이터 전압을 화소 전극에 공급하여 데이터 전압과 공통 전압(Vcom)과 차전압이 액정 커패시터(Clc)에 충전되게 한다. 그리고 박막 트랜지스터(TFT)는 게이트 라인(G1 내지 Gn)으로부터 게이트 오프 전압(Voff)에 의해 턴-오프되어 액정 커패시터(Clc)에 충전된 전압이 유지되게 한다. 이때, 스토리지 커패시터(Cst)는 화소 전극과 전단 게이트 라인 사이에 형성되어 액정 커패시터(Clc)에 충전된 데이터 전압을 안정적으로 유지시킨다.
데이터 구동부(110)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터 라인들(D1 내지 Dm)에 공급한다.
게이트 구동부(120)는 스캔 펄스를 게이트 라인들(G1 내지 Gn)에 순차적으로 공급한다.
구체적으로, 게이트 구동부(120)는 도 2에 도시된 바와 같이 게이트 라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트 펄스(Vst) 입력 라인에 종속적으로 접속된 제1 내지 제n 스테이지(S1 내지 Sn)를 구비하는 쉬프트 레지스터를 포함한다. 도 2에 도시된 제1 내지 제n 스테이지(S1 내지 Sn)에는 저전위 구동 전압(VSS)과 함께 클럭 신호(CLK)가 공통으로 공급되고, 스타트 펄스(SP) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지(S1)는 스타트 펄스(SP)와 클럭 신호(CLK)에 응답하여 제1 게이트 라인(GL1)으로 스캔 펄스를 출력한다. 그리고, 제2 내지 제n 스테이지(S2 내지 Sn)는 이전단 스테이지의 출력 신호와 클럭 신호(CLK)에 응답하여 제2 내지 제n 게이트 라인(GL2 내지 GLn) 각각에 스캔 펄스를 순차적으로 출력한다. 제1 내지 제n 스테이지(S1 내지 Sn)에서 오드, 이븐번째 스테이지(S1,S3,..Sn-1)(S2,S4,..Sn)는 서로 대칭적인 회로 구조를 가진다.
스테이지 각각에는 Q노드의 제어에 의해 클럭 신호를 출력 라인으로 출력하는 풀-업 트랜지스터(TR11)와, 제1 QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 제1 풀-다운 트랜지스터(TR12)와, 제2 QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 제2 풀-다운 트랜지스터(TR13)로 구성된 출력 버퍼와, 제1 내지 10 NMOS 트랜지스터(TR1 내지 TR10)로 구성된 제어부를 구비한다.
이때, 오드번째 스테이지(S1,S3,..Sn-1)의 제1 트랜지스터(TR1)는 오드번째 스테이지(S1,S3,..Sn-1)의 제8 트랜지스터(TR8), 이븐번째 스테이지(S2,S4,..Sn)의 제8 트랜지스터(TR8)의 게이트 단자들끼리 연결된다. 오드번째 스테이지(S1,S3,..Sn-1)의 제4 트랜지스터(TR4)와 이븐번째 스테이지(S2,S4,..Sn)의 제4 트랜지스터(TR4)와 연결된다. 또한, 오드번째 스테이지(S1,S3,..Sn-1)의 Q노드와 이븐번째 스테이지(S2,S4,..Sn)의 제10 트랜지스터(TR10)와 연결되며, 이븐번째 스테이지(S1,S3,..Sn-1)의 Q노드와 오드번째 스테이지(S2,S4,..Sn)의 제10 트랜지스터(TR10)와 연결된다. 그리고, 오드번째 스테이지(S1,S3,..Sn-1)의 제1 QB노드와 이븐번째 스테이지(S2,S4,..Sn)의 제2 QB노드와 연결되며, 오드번째 스테이지(S1,S3,..Sn-1)의 제2 QB노드와 이븐번째 스테이지(S2,S4,..Sn)의 제1 QB노드와 연결된다. 이러한 오드 및 이븐번째 스테이지(S1,S3,..Sn-1)(S2,S4,..Sn)에는 고전위 및 저전위 전압(VSS,VDD), 스타트 펄스(Vst1,Vst2), 클럭 신호(CLK1,CLK2)가 각각 공급된다. 다시 말하여, 오드번째 스테이지(S1,S3,..Sn-1)에는 고전위 및 저전위 전압(VSS,VDD), 제1 스타트 펄스(Vst1), 제1 클럭 신호(CLK1)가 공급되며, 이븐번째 스테이지(S2,S4,..Sn)는 고전위 및 저전위 전압(VSS,VDD), 제2 스타트 펄스(Vst2), 제2 클럭 신호(CLK2)가 공급된다.
리페어 패턴부(132,134)는 다수의 스테이지(S1 내지 Sn) 중 비정상으로 동작하는 스테이지가 발생할 경우 이 비정상으로 동작하는 스테이지 대신에 스캔 신호를 출력한다. 이를 위해, 리페어 패턴부(132,134)는 게이트 구동부(120)의 제1 스테이지(S1) 상단부에 위치한 제1 리페어부(132)와, 게이트 구동부(120)의 마지막 단인 제n 스테이지(Sn) 하단부에 위치한 제2 리페어부(134)를 포함한다. 제1 및 제2 리페어부(132,134) 각각에 스타트 펄스(RSP) 및 클럭 신호(CLK)가 공급되며 제1 내지 제n 스테이지(S1 내지 Sn) 중 비정상 구동되는 스테이지와 각각 접속되어 불량 발생시 스타트 펄스(RSP)를 클럭 신호(CLK)에 맞춰 쉬프트시켜 출력하게 된다. 이때, 제1 리페어부(132)는 제1 리페어 라인(RL1)을 통해 비정상으로 동작하는 스테이지 대신에 스캔 신호를 출력하고, 제2 리페어부(134)는 제2 리페어 라인(RL2)을 통해 비정상으로 동작하는 스테이지 대신에 스캔 신호를 출력한다. 여기서, 제1 및 제2 리페어부 각각(132,134)은 적어도 일부가 절연층을 사이에 두고 제1 내지 제n 스테이지(S1 내지 Sn)의 출력 배선들과 중첩되고, 레이져 조사에 의해 제1 및 제2 리페어 라인(RL1,RL2)과 비정상 동작 스테이지와 전기적으로 접속 가능하도록 형성된다.
이러한 제1 및 제2 리페어부(132,134)는 제1 내지 제n 스테이지(S1 내지 Sn)와 동일한 회로 구성을 가지며, 제1 내지 제n 스테이지(S1 내지 Sn)와 함께 동일 기판 상에 형성된다. 여기서, 제1 및 제2 리페어부(132,134)를 구성하고 있는 다수의 박막 트랜지스터는 채널 폭(W)에 따라 제1 및 제2 리페어부(132,134)에서 출력되는 스캔 신호의 상승 시간(Tr) 및 하강 시간(Tf)이 달라진다. 도 4에 도시된 바와 같이 스캔 신호는 목표값에 도달하는 기간을 상승 시간(Tr)이라 하며, 목표값에서 하강하는 기간을 하강 시간(Tf)이라 한다. 이때, 목표값에 빠른 시간 내에 상승하고 하강할수록 스캔 신호의 지연 현상 없이 게이트 라인(G1 내지 Gn)에 스캔 신호를 공급할 수 있다. 다시 말하여, 제1 및 제2 리페어부(132,134)를 구성하고 있는 다수의 박막 트랜지스터의 채널 폭(W)에 따라 스캔 신호의 상승 시간(Tr) 및 하강 시간(Tf)을 최적화할 수 있다. 구체적으로, 아래와 같은 수학식으로 인해 전류 이득(K)은 박막 트랜지스터(TFT)의 채널 길이(L)와 반비례 관계를 가지며, 채널 폭(W)과는 비례 관계를 갖는다.
전류이득(K) ∝ W(채널폭)/L(채널길이)
따라서, 박막 트랜지스터(TFT)의 채널 폭(W)에 따라 박막 트랜지스터(TFT)의 특성이 달라지므로 이에 따른 상승 및 하강 시간(Tr,Tf)이 달라지게 된다. 이러한, 상승 및 하강 시간(Tr,Tf)은 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)과 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)도 실험치에 따라 달라진다. 도 6 내지 도 13에 도시된 그래프를 통해 상세히 설명하기로 한다.
도 6 내지 도 13에 도시된 그래프에서 X축 방향은 제1 및 제2 리페어 라인(RL1,RL2)의 선폭을 나타내고 있으며, Y축 방향은 불량 스테이지에서 생성된 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타내고 있다. 한편, 제1 및 제2 리페어부(132,134)에 스타트 펄스(RSP)를 공급해주는 입력 라인의 선폭은 11.2㎛인 것을 예로 들어 설명하기로 한다. 이때, 불량 스테이지는 제1 내지 제n 스테이지(S1 내지 Sn) 중 로드가 제일 크게 걸리는 상승 및 하강 시간(Tr,Tf)이 길어지는 n/2번째 스테이지(Sn/2)를 예로 들어 설명하기로 한다.
구체적으로, 도 6 내지 도 9는 불량 스테이지가 발생된 경우, 그 불량 스테이지와 접속된 제1 리페어부(132)의 제1 리페어 라인(RL1)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타낸다. 특히, 제1 리페어부(132)에 포함된 다수의 트랜지스터의 채널 폭(W)을 각각 5%, 10%, 15% 증가시키고, 증가된 각 채널 폭(W)마다 제1 리페어 라인(RL1)의 선폭을 예로 들어 11.2㎛, 22.4㎛, 33.6㎛, 44.8㎛, 56㎛로 증가시킨 경우에 제1 리페어 라인(RL1)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타낸다. 단, 도 6 및 도 7에 도시된 그래프 각각은 위와 같은 동일 조건에서 불량 스테이지가 예로 들어 n/2번째 스테이지(Sn/2)가 오드번째일 경우에 제1 리페어부(132)의 제1 리페어 라인(RL1)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타내고 있다. 그리고, 도 8 및 도 9에 도시된 그래프는 위와 같은 동일 조건에서 불량 스테이지가 예로 들어 n/2번째 스테이지(Sn/2)가 이븐번째일 경우에 제1 리페어부(132)의 제1 리페어 라인(RL1)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타내고 있다.
이와 같이, 도 6 내지 도 9에 도시된 그래프에서 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 10% 증가시켰을 경우, 채널 폭(W)을 5% 증가시켰을 경우보다 상승 및 하강 시간(Tr,Tf)이 줄어드는 것을 알 수 있다. 또한, 다수의 박막 트랜지스터의 채널 폭(W)을 15% 증가시켰을 경우가, 채널 폭(W)을 10% 증가시켰을 경우보다 상승 및 하강 시간(Tr,Tf)이 더욱 줄어든 것을 알 수 있다. 여기서, 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 15% 증가시킬 수 있지만, 15%를 증가시키기 되면 면적이 많이 차지하게 되므로 바람직하게 10%를 증가시킬 수 있다.
또한, 도 6 내지 도 9에 도시된 그래프와 같이 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 5% 증가시키더라도 상승 및 하강 시간(Tr,Tf)이 5㎲이상으로 길어지지만, 제1 리페어 라인(RL1)의 선폭을 11.2㎛, 22.4㎛, 33.6㎛, 44.8㎛, 56㎛으로 증가할수록 3.5㎲ ~ 5㎲로 상승 및 하강 시간(Tr,Tf)이 줄어드는 것을 알 수 있다. 그리고, 제1 리페어 라인(RL1)의 선폭을 56㎛보다 증가시키게 되면 0.1㎲ ~ 5㎲으로 줄어들 수 있다. 이에 따라, 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 증가시킴과 아울러 제1 리페어 라인(RL1)의 선폭을 증가시킴으로써 저항이 줄어들어 상승 및 하강 시간(Tr,Tf)을 줄일 수 있다.
이때, 제1 내지 제n 스테이지(S1 내지 Sn)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)이 150㎛ ~ 21440㎛일 경우 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)은 바람직하게 165㎛ ~ 25730㎛으로 증가시킬 수 있다. 그리고, 제1 내지 제n 스테이지(S1 내지 Sn)에 포함된 다수의 박막 트랜지스터의 채널 길이(L)가 5.4㎛일 경우, 제1 리페어부(132)에 포함된 다수의 박막 트랜지스터의 채널 길이(L)는 바람직하게 5.0㎛으로 줄일 수 있다.
한편, 제1 리페어부(132)에 포함된 다수의 트랜지스터의 채널 폭(W)을 증가 할 공간이 없을 경우 풀-업 트랜지스터(TR11)의 채널 폭(W)만 증가시켜도 가능하다.
도 10 내지 도 13는 불량 스테이지가 발생된 경우, 그 불량 스테이지와 접속된 제2 리페어부(134)의 제2 리페어 라인(RL2)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타낸다. 특히, 제2 리페어부(134)에 포함된 다수의 트랜지스터의 채널 폭(W)을 각각 5%, 20%, 20% 증가시키고, 증가된 각 채널 폭(W)마다 제2 리페어 라인(RL2)의 선폭을 예로 들어 11.2㎛, 22.4㎛, 33.6㎛, 44.8㎛, 56㎛로 증가시킨 경우에 제2 리페어 라인(RL2)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타낸다. 이때, 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 폭을 20% 증가시켰을 경우는 제2 리페어부로 공급되는 다수의 신호 공급 라인의 두께를 각각 2500Å와 2800Å로 구분하여 나타내고 있다. 여기서, 다수의 신호 공급 라인은 제2 리페어부(134)로 공급되는 클럭 신호(CLK2), 스타트 펄스(Vst2), 구동 전압(VDD), 기저 전압(VSS) 등을 공급해주는 신호 공급 라인이다. 또한, 도 10 및 도 11에 도시된 그래프 각각은 위와 같은 동일 조건에서 불량 스테이지가 예로 들어 n/2번째 스테이지(Sn/2)가 오드번째일 경우에 제2 리페어부(134)의 제2 리페어 라인(RL2)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타내고 있다. 그리고, 도 12 및 도 13에 도시된 그래프는 위와 같은 동일 조건에서 불량 스테이지가 예로 들어 n/2번째 스테이지(Sn/2)가 이븐번째일 경우에 제2 리페어부(134)의 제2 리페어 라인(RL2)을 통해 출력되는 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 나타내고 있다.
이와 같이, 도 10 내지 도 13에 도시된 그래프에서 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 15% 증가시켰을 경우, 채널 폭(W)을 20% 증가시켰을 경우보다 상승 및 하강 시간(Tr,Tf)이 줄어드는 것을 알 수 있다. 또한, 채널 폭(W) 20%에서 신호 공급 라인의 두께를 두껍게 한 경우에 상승 및 하강 시간(Tr,Tf)이 더욱 줄어든 것을 알 수 있다.
또한, 도 10 내지 도 13에 도시된 그래프에서 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)을 15% 증가시키더라도 상승 및 하강 시간(Tr,Tf)이 5㎲이상으로 길어지지만, 제2 리페어 라인(RL2)의 선폭을 11.2㎛, 22.4㎛, 33.6㎛, 44.8㎛, 56㎛으로, 신호 공급 라인의 두께를 2500Å ~ 2800Å으로 증가할수록 4㎲~ 5㎲로 알 수 있다. 그리고, 제2 리페어 라인(RL2)의 선폭을 56㎛보다 증가시키고, 신호 공급 라인의 두께를 2800Å보다 증가시키게 되면 0.1㎲ ~ 5㎲으로 줄어들 수 있다. 이에 따라, 제2 리페어부(134)는 다수의 박막 트랜지스터의 채널 폭(W), 제2 리페어 라인(RL2), 신호 공급 라인의 두께의 증가를 통해 저항을 감소시킴으로써 상승 및 하강 시간(Tr,Tf)을 줄일 수 있다. 한편, 제2 리페어부(134)로 공급되는 다수의 신호 공급 라인의 두께뿐만 아니라, 제1 리페어부(132)로 공급되는 다수의 신호 공급 라인의 두께도 위와 같이 2500Å ~ 2800Å으로 두껍게 하여 상승 및 하강 시간(Tr,Tf)을 더욱 줄일 수 있다.
이때, 제1 내지 제n 스테이지(S1 내지 Sn)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)이 150㎛ ~ 21440㎛일 경우 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 폭(W)은 바람직하게 170㎛ ~ 25730㎛으로 증가시킬 수 있다. 그리고, 제1 내지 제n 스테이지(S1 내지 Sn)에 포함된 다수의 박막 트랜지스터의 채널 길이(L)가 5.4㎛일 경우, 제2 리페어부(134)에 포함된 다수의 박막 트랜지스터의 채널 길이(L)는 바람직하게 4.8㎛로 줄일 수 있다.
도 6 내지 도 13에 도시된 바와 같이 제1 및 제2 리페어부(132,134)에 포함된 다수의 박막 트랜지스터들의 채널 폭(W), 제1 및 제2 리페어 라인(RL1, RL2)의 선폭, 신호 공급 라인의 두께 등에 따라 스캔 펄스의 상승 및 하강 시간(Tr,Tf)을 최적화할 수 있다.
한편, 본 발명에 따른 액정 표시 장치는 게이트 라인(G1 내지 Gn)을 구동하는 게이트 구동부(120)를 리페어하는 리페어 구동부(132,134)에 포함된 트랜지스터의 채널 폭(W)을 증가시키는 것을 예로 들어 설명하였지만 이외에도 액정 표시 패널(100)의 신호 라인, 예를 들어 데이터 라인(D1 내지 Dm)을 구동하는 데이터 구동부(110)를 리페어하는 리페어 구동부(132,134)에 포함된 트랜지스터의 채널 폭(W)을 증가시킬 수 있다.
리페어 패턴부(132,134)를 이용한 리페어 방법은 도 2를 참조하여 설명하기로 한다. 예로 들어, 제N/2 번째 및 제N-2 번째 스테이지(Sn/2,Sn-2)가 비정상으로 구동하는 것으로 가정하기로 한다. 제1 리페어부(132)의 제1 리페어 라인(RL1)과 제2/N 번째 스테이지(Sn/2)의 출력 라인 중첩부에 레이져를 조사하여 제1 리페어 라인(RL1)과 제2/N 번째 스테이지(Sn/2)의 출력 라인을 전기적으로 접속시킨다. 그리고, 제2 리페어부(134)의 제2 리페어 라인(RL2)과 제N-2 번째 스테이지(Sn-2)의 출력 라인 중첩부에 레이져를 조사하여 제2 리페어 라인(RL2)과 제N-2 번째 스 테이지(Sn-2)의 출력 라인을 전기적으로 접속시킨다. 이에 따라, 제1 및 제2 리페어부(132,134)는 타이밍 컨트롤러로부터 스타트 펄스(RSP) 및 클럭 신호(CLK)를 공급받어 스타트 펄스(RSP)를 클럭 신호(CLK)에 맞춰 쉬프트시켜 스캔 펄스를 출력하게 된다. 다시 말하여, 제1 리페어부(132)는 제N/2 번째 라인과 전기적으로 접속된 제1 리페어 라인(RL1)을 통해 스캔 펄스를 제N/2번째 게이트 라인(Gn/2)으로 출력한다. 제2 리페어부(134)는 제N-2 번째 라인과 전기적으로 접속된 제2 리페어 라인을 통해 스캔 펄스를 제N-2 번째 게이트 라인(Gn-2)으로 출력한다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 자명하다.
도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 나타내는 평면도이다.
도 2는 도 1에 도시된 게이트 구동부의 리페어 방법을 나타내는 도면이다.
도 3은 도 1에 도시된 게이트 구동부에 포함된 오드 및 이븐번째 스테이지의 회로 구성을 나타내는 도면이다.
도 4는 스캔 펄스의 상승 시간 및 하강 시간을 설명하기 위한 파형도이다.
도 5는 박막 트랜지스터의 채널 폭 및 채널 길이를 도시한 평면도이다.
도 6 및 도 8은 도 1에 도시된 제1 리페어부에 포함된 트랜지스터의 채널 폭, 제1 리페어 라인의 선폭에 따른 스캔 펄스의 상승 시간을 나타내는 그래프이다.
도 7 및 도 9는 도 1에 도시된 제1 리페어부에 포함된 트랜지스터의 채널 폭, 제1 리페어 라인의 선폭에 따른 스캔 펄스의 하강 시간을 나타내는 그래프이다.
도 10 및 도 12는 도 1에 도시된 제2 리페어부에 포함된 트랜지스터의 채널 폭, 제2 리페어 라인의 선폭, 신호 라인의 두께에 따른 스캔 펄스의 상승 시간을 나타내는 그래프이다.
도 11 및 도 13은 도 1에 도시된 제2 리페어부에 포함된 트랜지스터의 채널 폭, 제2 리페어 라인의 선폭, 신호 라인의 두께에 따른 스캔 펄스의 하강 시간을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정 표시 패널 110 : 데이터 구동부
120 : 게이트 구동부 132,134 : 리페어부

Claims (8)

  1. 액정 표시 패널;
    상기 액정 패널 상에 다수의 박막 트랜지스터들로 형성되며 상기 액정 표시 패널의 신호 라인을 구동하는 신호 구동부; 및
    상기 신호 구동부에 포함된 다수의 스테이지 중 적어도 어느 하나 비정상 동작시 상기 신호 라인을 구동하며 상기 신호 구동부와 동일한 회로 구조로 형성되는 리페어 패턴부를 구비하며,
    상기 리페어 패턴부의 다수의 박막 트랜지스터들은 상기 리페어 패턴부의 로드를 고려하여 채널폭을 형성하는 것을 특징으로 하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 리페어 패턴부는
    상기 신호 구동부의 상단부에 위치하며, 상기 다수의 박막 트랜지스터를 포함하며, 상기 다수의 박막 트랜지스터의 채널 폭을 상기 스테이지에 포함된 트랜지스터의 채널 폭보다 크게 형성된 제1 리페어부; 및
    상기 신호 구동부의 하단부에 위치하며, 상기 다수의 박막 트랜지스터를 포함하며, 상기 다수의 채널 폭을 상기 스테이지에 포함된 박막 트랜지스터의 채널 폭보다 크게 형성된 제2 리페어부를 포함하는 것을 특징으로 하는 액정 표시 장치.
  3. 제2항에 있어서,
    상기 다수의 스테이지 중 비정상으로 동작하는 스테이지에 상기 제1 리페어부에서 생성된 스캔 펄스를 출력하는 제1 리페어 라인; 및
    상기 다수의 스테이지 중 비정상으로 동작하는 스테이지에 상기 제2 리페어부에서 생성된 스캔 펄스를 출력하는 제2 리페어 라인을 포함하는 액정 표시 장치.
  4. 제2항에 있어서,
    상기 제1 리페어부에 포함된 다수의 박막 트랜지스터의 채널 폭은 상기 스테이지의 트랜지스터의 채널 폭보다 5% ~ 15% 증가시키는 것을 특징으로 하는 액정 표시 장치.
  5. 제2항에 있어서,
    상기 제2 리페어부에 포함된 다수의 박막 트랜지스터의 채널 폭은 상기 스테이지의 트랜지스터의 채널 폭보다 15% ~ 20% 증가시키는 것을 특징으로 하는 액정 표시 장치.
  6. 제5항에 있어서,
    상기 제1 및 제2 리페어부에 공급되는 다수의 입력 라인의 두께는 2500Å ~ 2800Å인 것을 특징으로 하는 액정 표시 장치.
  7. 제3항에 있어서,
    상기 스캔 펄스가 목표값에 도달하는 상승 시간 및 하강 시간이 0.1㎲ ~ 5㎲인 것을 특징으로 하는 액정 표시 장치.
  8. 제3항에 있어서,
    상기 제1 및 제2 리페어 라인은 11.2㎛ ~ 56㎛의 선폭으로 증가시키는 것을 특징으로 하는 액정 표시 장치.
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