KR20150142708A

KR20150142708A - 게이트 구동 회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20150142708A
Application number: KR1020140070245A
Authority: KR
Inventors: 김현준; 김종희; 임재근
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-06-10
Filing date: 2014-06-10
Publication date: 2015-12-23
Also published as: US20150358018A1

Abstract

본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 구동 유닛들을 포함한다. 상기 게이트 구동 유닛들 중 제n(n은 2이상의 정수) 게이트 구동 유닛은 제n-1 캐리 신호에 응답하여 제1 노드를 상기 제n-1 캐리 신호의 온(on)-전압으로 충전하고 게이트 클럭 신호의 온-전압을 제n 캐리 신호의 온-전압으로 출력하는 캐리부, 주파수 제어 신호 및 상기 제1 노드 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 게이트 신호의 온-전압으로 출력하는 풀업부, 및 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프(off)-전압으로 풀-다운하는 풀다운부를 포함한다. 상기 주파수 제어 신호는 기 설정된 제1 인에이블 구간에서 온-전압을 가지며 기 설정된 제1 주기로 반복되는 복수의 제1 펄스들 및 상기 제1 인에이블 구간과 상이한 제2 인에이블 구간에서 온-전압을 가지며 상기 제1 주기와 상이한 제2 주기로 반복되는 복수의 제2 펄스들을 구비한다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{A GATE DRIVING CIRCUIT AND A DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 게이트 구동 회로 및 게이트 구동 회로를 포함하는 표시 장치에 관한 것이다.

표시 장치는 표시 패널, 데이터 구동 회로, 게이트 구동 회로 및 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 게이트 구동 회로는 복수의 게이트 라인들에 게이트 신호를 제공하고, 데이터 구동 회로는 데이터 라인들에 데이터 신호를 제공한다.

게이트 구동 회로는 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함한다. 게이트 구동 유닛들은 각각 종속적으로 접속되고, 게이트 클럭 신호에 응답하여 게이트 신호를 순차적으로 출력한다. 게이트 구동 유닛들은 각각 동일한 주파수를 갖는 게이트 신호를 출력할 수 있다.

본 발명의 일 목적은 순차적으로 게이트 신호를 출력하는 게이트 구동 회로를 제공하는 것이다.

본 발명의 다른 목적은 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함할 수 있다. 상기 게이트 구동 유닛들 중 제n(n은 2이상의 정수) 게이트 구동 유닛은 상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호에 응답하여 제1 노드를 상기 제n-1 캐리 신호의 온(on)-전압으로 충전하고 게이트 클럭 신호의 온-전압을 제n 캐리 신호의 온-전압으로 출력하는 캐리부, 주파수 제어 신호 및 상기 제1 노드 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 게이트 신호의 온-전압으로 출력하는 풀업부, 및 상기 제n 게이트 구동 유닛과 인접하는 제n+1 게이트 구동 유닛으로부터 수신한 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프(off)-전압으로 풀-다운하는 풀다운부를 포함할 수 있다. 상기 주파수 제어 신호는 기 설정된 제1 인에이블 구간에서 온-전압을 가지며 기 설정된 제1 주기로 반복되는 복수의 제1 펄스들 및 상기 제1 인에이블 구간과 상이한 제2 인에이블 구간에서 온-전압을 가지며 상기 제1 주기와 상이한 제2 주기로 반복되는 복수의 제2 펄스들을 구비할 수 있다.

일 실시예에 의하면, 상기 제2 펄스의 상기 제2 인에이블 구간은 상기 제1 펄스의 상기 제1 인에이블 구간보다 작으며, 상기 제2 펄스의 상기 제2 주기는 상기 제1 펄스의 상기 제1 주기보다 짧을 수 있다.

일 실시예에 의하면, 상기 제1 펄스의 상기 제1 인에이블 구간은 1프레임 구간보다 작거나 같으며, 상기 제1 펄스의 상기 제1 주기는 상기 1프레임 주기보다 길거나 같을 수 있다.

일 실시예에 의하면, 상기 게이트 신호는 상기 제1 인에이블 구간의 폭과 동일한 폭을 갖는 제1 출력 구간 및 상기 제2 인에이블 구간의 폭과 동일한 폭을 가지는 제2 출력 구간에서 출력되고, 상기 제1 출력 구간은 상기 제1 인에이블 구간이 시작되는 타이밍으로부터 기 설정된 제1 시간만큼 쉬프트되며, 상기 제2 출력 구간은 상기 제2 인에이블 구간이 시작되는 타이밍으로부터 상기 제1 시간만큼 쉬프트될 수 있다.

일 실시예에 의하면, 상기 주파수 제어 신호는 상기 게이트 클럭 신호의 온-전압과 동일한 타이밍에 시작되는 온-전압을 포함할 수 있다.

일 실시예에 의하면, 상기 풀업부는 상기 게이트 클럭 신호를 수신하는 입력 전극 및 상기 게이트 신호를 출력하는 출력 전극을 구비하고, 상기 제1 노드 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 게이트 신호의 온-전압으로 출력하는 제1 트랜지스터, 및 상기 제1 노드와 연결되는 입력 전극 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 출력 전극을 구비하고, 상기 주파수 제어 신호에 응답하여 상기 제1 및 제2 인에이블 구간에서 상기 제1 노드의 전압을 상기 제1 트랜지스터의 게이트 전극으로 출력하는 제2 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 풀업부는 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 입력 전극, 로우(low) 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하는 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터는 상기 제n+1 캐리 신호에 응답하여 상기 제1 트랜지스터의 상기 게이트 전극을 로우 전압으로 초기화할 수 있다.

일 실시예에 의하면, 상기 제n 게이트 구동 유닛은 상기 제n-1 캐리 신호를 수신하는 입력 전극, 상기 제1 노드와 연결되는 출력 전극 및 상기 입력 전극과 연결되는 게이트 전극을 구비하는 풀업 제어 트랜지스터를 더 포함하고, 상기 풀업 제어 트랜지스터는 상기 제n-1 캐리 신호에 응답하여 상기 제1 노드를 상기 제n-1 캐리 신호의 온-전압으로 충전할 수 있다.

일 실시예에 의하면, 상기 캐리부는 상기 게이트 클럭 신호를 수신하는 입력 전극, 상기 제n 캐리 신호를 출력하는 출력 전극 및 상기 제1 노드와 연결되는 게이트 전극을 구비하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 상기 게이트 전극과 상기 제3 트랜지스터의 상기 출력 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.

일 실시예에 의하면, 상기 풀다운부는 상기 제1 노드와 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하고, 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 전압을 로우 전압으로 풀-다운하는 제4 트랜지스터, 및 상기 제1 트랜지스터의 상기 출력 전극과 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하고, 상기 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프-전압으로 풀-다운하는 제5 트랜지스터를 포함할 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 데이터 라인들과 상기 게이트 라인들에 각각 연결되는 복수의 화소들을 포함하고, 제1 주파수로 구동되는 제1 표시 영역 및 상기 제1 주파수와 상이한 제2 주파수로 구동되는 제2 표시 영역을 구비하는 표시 패널, 상기 데이터 라인들과 연결되고, 상기 데이터 라인들 각각에 데이터 신호들을 제공하는 데이터 구동 회로, 주파수 제어 신호 및 게이트 클럭 신호를 생성하고, 상기 데이터 구동 회로를 제어하는 타이밍 컨트롤러, 및 상기 타이밍 컨트롤러로부터 상기 게이트 클럭 신호 및 상기 주파수 제어 신호를 수신하는 게이트 구동 회로를 포함할 수 있다. 상기 주파수 제어 신호는 기 설정된 제1 인에이블 구간 에서 온(on)-전압을 가지며 기 설정된 제1 주기로 반복되는 복수의 제1 펄스들 및 상기 제1 인에이블 구간과 상이한 제2 인에이블 구간 에서 온-전압을 가지며 상기 제1 주기와 상이한 제2 주기로 반복되는 복수의 제2 펄스들을 구비할 수 있다. 상기 게이트 구동 회로는 상기 게이트 클럭 신호와 상기 주파수 제어 신호의 상기 제1 펄스들에 기초하여 제1 주파수를 갖는 제1 게이트 신호를 상기 표시 패널의 상기 제1 표시 영역에 제공하고, 상기 게이트 클럭 신호와 상기 주파수 제어 신호의 상기 제2 펄스들에 기초하여 상기 제1 주파수와 상이한 제2 주파수를 갖는 제2 게이트 신호를 상기 표시 패널의 상기 제2 표시 영역에 제공할 수 있다.

일 실시예에 의하면, 상기 제1 게이트 신호는 상기 제1 인에이블 구간의 폭과 동일한 폭을 갖는 제1 출력 구간에서 출력되고, 상기 제2 게이트 신호는 상기 제2 인에이블 구간의 폭과 동일한 폭을 가지는 제2 출력 구간에서 출력되며, 상기 제1 출력 구간은 상기 제1 인에이블 구간이 시작되는 타이밍으로부터 기 설정된 제1 시간만큼 쉬프트되고, 상기 제2 출력 구간은 상기 제2 인에이블 구간이 시작되는 타이밍으로부터 상기 제1 시간만큼 쉬프트될 수 있다.

일 실시예에 의하면, 상기 타이밍 컨트롤러는 상기 게이트 클럭 신호의 온-전압과 동일한 타이밍에 시작되는 온-전압을 포함하는 상기 주파수 제어 신호를 생성할 수 있다.

일 실시예에 의하면, 상기 게이트 구동 회로는 상기 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함할 수 있다. 상기 게이트 구동 유닛들 중 제n(n은 2이상의 정수) 게이트 구동 유닛은 상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호에 응답하여 제1 노드를 상기 제n-1 캐리 신호의 온-전압으로 충전하고, 게이트 클럭 신호의 온-전압을 제n 캐리 신호의 온-전압으로 출력하는 캐리부, 상기 주파수 제어 신호 및 상기 제1 노드의 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 제1 또는 제2 게이트 신호의 온-전압으로 출력하는 풀업부, 및 상기 제n 게이트 구동 유닛과 인접하는 제n+1 게이트 구동 유닛으로부터 수신한 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프(off)-전압으로 풀-다운하는 풀다운부를 포함할 수 있다.

일 실시예에 의하면, 상기 풀업부는 상기 게이트 클럭 신호를 수신하는 입력 전극 및 상기 제1 또는 제2 게이트 신호를 출력하는 출력 전극을 구비하고, 상기 제1 노드의 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 게이트 신호의 온-전압으로 출력하는 제1 트랜지스터, 및 상기 제1 노드와 연결되는 입력 전극 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 출력 전극을 구비하고, 상기 주파수 제어 신호에 응답하여 상기 제1 및 제2 인에이블 구간에서 상기 제1 노드의 전압을 상기 제1 트랜지스터의 게이트 전극으로 출력하는 제2 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 풀업부는 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하는 초기화 트랜지스터를 더 포함하고, 상기 초기화 트랜지스터는 상기 제n+1 캐리 신호에 응답하여 상기 제1 트랜지스터의 상기 게이트 전극을 로우 전압으로 초기화할 수 있다.

일 실시예에 의하면, 표시 장치는 영상 데이터에 기초하여 상기 제1 표시 영역과 상기 제2 표시 영역을 결정하는 영역 결정부를 더 포함하고, 상기 타이밍 컨트롤러는 상기 영역 결정부로부터 영역 결정 신호를 수신하여 상기 주파수 제어 신호를 생성할 수 있다.

본 발명의 실시예들에 따른 게이트 구동 회로는 주파수 제어 신호에 기초하여 서로 상이한 주파수를 갖는 복수의 게이트 신호들을 출력할 수 있다. 이에, 게이트 구동 회로에 의해 구동되는 화소들은 각각 서로 다른 주파수로 구동될 수 있고, 표시 패널의 표시 영역들은 서로 다른 주파수로 구동될 수 있다.

본 발명의 실시예들에 따른 게이트 구동 회로를 포함하는 표시 장치는 표시 패널의 표시 영역들이 서로 다른 주파수로 구동될 수 있으므로, 낮은 소비전력을 가질 수 있다.

다만, 본 발명의 효과는 상술한 효과들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 구비된 표시 패널의 제1 표시 영역 및 제2 표시 영역을 설명하기 위한 도면이다.
도 3은 도 1의 표시 장치에 구비된 주파수 제어부에서 생성되는 주파수 제어 신호의 일 예를 나타내는 파형도이다.
도 4는 도 1의 표시 장치에 구비된 게이트 구동 회로를 나타내는 블럭도이다.
도 5는 도 4의 게이트 구동 회로에 포함된 제n 게이트 구동 유닛의 일 예를 나타내는 회로도이다.
도 6a는 도 4의 게이트 구동 회로에서 생성되는 캐리 신호 및 게이트 신호의 일 예를 나타내는 파형도이고, 도 6b는 도 4의 게이트 구동 회로에서 생성되는 캐리 신호 및 게이트 신호의 다른 예를 나타내는 파형도이다.
도 7은 도 4의 게이트 구동 회로에 포함된 제n 게이트 구동 유닛의 다른 예를 나타내는 회로도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 2는 도 1의 표시 장치에 구비된 표시 패널의 제1 표시 영역 및 제2 표시 영역을 설명하기 위한 도면이며, 도 3은 도 1의 표시 장치에 구비된 주파수 제어부에서 생성되는 주파수 제어 신호의 일 예를 나타내는 파형도이다.

도 1 내지 도 3을 참조하면, 표시 장치(10)는 표시 패널(100), 데이터 구동 회로(200), 타이밍 컨트롤러(300), 영역 결정부(400) 및 게이트 구동 회로(500)를 포함할 수 있다.

표시 장치(10)는 외부에서 제공되는 영상 데이터에 기초하여 영상을 출력하는 장치일 수 있으며, 표시 장치(10)는 예를 들어, 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 또는 전기 영동 표시 장치일 수 있다.

표시 패널(100)은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 게이트 라인들과 데이터 라인들이 서로 교차하여 형성하는 표시 영역에 배치되는 복수의 화소들을 포함할 수 있다. 표시 패널(100)은 제1 주파수로 구동되는 제1 표시 영역(110) 및 제2 주파수로 구동되는 제2 표시 영역(120)을 포함할 수 있다. 일 실시예에서, 제1 표시 영역(110)은 정지 영상이 표시되는 영역일 수 있으며, 제2 표시 영역(120)은 동영상이 표시되는 영역일 수 있다. 일반적인 표시 패널은 하나의 주파수로 모든 표시 영역이 동일하게 구동된다. 예를 들어, 일반적인 표시 패널은 동영상이 출력될 때, 모든 표시 영역은 60Hz의 주파수로 구동될 수 있고, 정지 영상이 출력될 때, 모든 표시 영역은 60Hz보다 낮은 주파수로 구동될 수 있다. 그러나, 동영상이 출력될 때, 영상의 종류에 따라서는 정지 영상과 동영상이 동시에 표시될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 일부 동영상의 경우, 하부 영역에 동영상 플레이어 버튼 아이콘(110)이 고정적으로 표시 될 수 있다. 상기 버튼 아이콘(110)을 동영상 영역(120)과 동일한 주파수로 구동 시키는 경우, 불필요한 전력이 낭비될 수 있고, 표시 장치의 소비 전력이 상승할 수 있다. 그러나, 실시예들에 따른 표시 패널(100)은 서로 다른 주파수로 구동되는 복수의 표시 영역들(110, 120)을 포함하므로, 표시 장치(10)의 소비 전력이 낮아질 수 있다.

데이터 구동 회로(200)는 표시 패널(100)에 데이터 신호(DS)를 제공할 수 있다. 데이터 구동 회로(200)는 타이밍 컨트롤러(300)로부터 영상 데이터(DAT3)를 수신하여 이를 시프트 시키는 복수의 시프트 레지스터들을 포함할 수 있으며, 각각의 시프트 레지스터들은 데이터 라인과 연결되어 데이터 신호(DS)를 표시 패널(100)에 제공할 수 있다. 일 실시예에서, 데이터 구동 회로(200)는 표시 패널(100)에 직접 실장될 수 있다. 다른 실시예에서, 데이터 구동 회로(200)는 연성회로기판(FPCB)에 실장되어 표시 패널(100)에 연결될 수 있다. 또 다른 실시예에서, 데이터 구동 회로(200)는 인쇄회로기판(PCB)에 실장되고, 별도의 연결 배선을 통해 표시 패널(100)과 연결될 수 있다.

타이밍 컨트롤러(300)는 제1 제어 신호(CON1), 제2 제어 신호(CON2), 주파수 제어 신호(VFC) 및 게이트 클럭 신호(GCK)를 생성한다. 또한, 타이밍 컨트롤러(300)는 외부에서 수신한 영상 데이터(DAT2)를 처리하여 기 설정된 타이밍에 맞추어 데이터 구동 회로(200)에 제공할 수 있다. 영상 데이터(DAT2 및 DAT3)는 표시 패널(100)에서 표시되는 영상에 대한 각 프레임별 데이터를 포함하며, 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 제1 제어 신호(CON1)은 데이터 구동 회로(200)의 동작을 제어하기 위한 신호이며, 데이터 구동 회로(200)는 영상 데이터(DAT3) 및 제1 제어 신호(CON1)에 응답하여 데이터 신호(DS)를 생성할 수 있다. 게이트 클럭 신호(GCK)는 게이트 신호(GS1, GS2)의 생성을 위한 클럭 신호이며, 제1 게이트 클럭 신호 및 제2 게이트 클럭 신호를 포함할 수 있으며, 제2 게이트 클럭 신호는 제1 게이트 클럭 신호의 오프(off)-전압 구간에서 온(on)-전압을 가지고, 제1 게이트 클럭 신호의 온-전압 구간에서 오프-전압을 가질 수 있다. 즉, 제2 게이트 클럭 신호는 제1 게이트 클럭 신호의 반전 신호일 수 있다. 일 실시예에서, 타이밍 컨트롤러(300)는 외부에서 수신한 마스터 클럭 신호에 기초하여 게이트 클럭 신호(GCK)를 게이트 구동 회로(500)에 제공할 수 있다. 제2 제어 신호(CON2)는 게이트 구동 회로(500)의 동작을 제어하기 위한 신호이며, 제2 제어 신호(CON2)는 예를 들어, 수직개시신호를 포함할 수 있다. 게이트 구동 회로(500)는 게이트 클럭 신호(GCK) 및 제2 제어 신호(CON2)에 기초하여 게이트 신호(GS1, GS2)를 생성할 수 있다.

도 3에 도시된 바와 같이, 주파수 제어 신호(VFC)는 제1 인에이블 구간(1EN)에서 온-전압(H)을 갖는 제1 펄스(P1) 및 제2 인에이블 구간(2EN)에서 온-전압(H)을 갖는 제2 펄스(P2)를 포함할 수 있다. 제1 인에이블 구간(1EN)과 제2 인에이블 구간(2EN)은 서로 상이할 수 있다. 예를 들어, 제1 인에이블 구간(1EN)은 1프레임(1f)의 구간보다 작거나 같을 수 있으며, 제2 인에이블 구간(2EN)은 제1 인에이블 구간(1EN)보다 작을 수 있다. 따라서, 제2 인에이블 구간(2EN)은 제1 인에이블 구간(1EN)에 포함될 수 있다. 일 실시예에서, 제1 펄스(P1)는 모든 1프레임(1f) 구간에서 온-전압(H)을 가질 수 있다. 즉, 제1 인에이블 구간(1EN)은 1프레임(1f) 구간일 수 있다. 일 실시예에서, 제1 펄스(P1)는 기 설정된 주기로 반복될 수 있다. 예를 들어, 제1 펄스(P1)는 60프레임(60f) 주기로 반복될 수 있다. 즉, 제1 펄스(P1)는 0프레임에서 1프레임(1f)까지 온-전압(H)을 가지며, 60프레임(60f)에서 61프레임(61f)까지 온-전압(H)을 가질 수 있다. 또한, 제1 펄스(P1)는 120프레임에서 121프레임까지 온-전압(H)을 가질 수 있다. 만약, 표시 패널(100)이 60Hz의 주파수로 구동되는 경우, 0프레임에서 1프레임(1f)까지는 약, 1/60초의 간격을 가질 수 있다. 즉, 1프레임(1f)은 약, 1/60초의 간격을 가질 수 있다. 이 경우, 제1 펄스(P1)는 60프레임 주기로 반복되므로, 제1 펄스(P1)는 1Hz의 주파수를 가질 수 있다. 일 실시예에서, 제2 펄스(P2)은 제2 인에이블 구간(2EN)에서 온-전압(H)을 가질 수 있다. 도 3에 도시된 바와 같이, 1프레임(1f)은 복수의 서브 구간들(A, B, C, D)을 포함할 수 있다. 비록, 도 3의 1프레임(1f)은 4개의 서브 구간들(A, B, C, D)을 포함하지만, 서브 구간들(A, B, C, D)의 개수가 이에 한정되는 것은 아니며, 경우에 따라 더 많은 서브 구간들(A, B, C, D)을 포함할 수 있다. 도 3에 도시된 바와 같이, 제2 인에이블 구간(2EN)은 B서브 구간일 수 있다. 일 실시예에서, 제2 펄스(P2)는 기 설정된 주기로 반복될 수 있다. 예를 들어, 제2 펄스(P2)는 1프레임(1f) 주기로 반복될 수 있다. 즉, 제2 펄스(P2)는 0프레임과 1프레임(1f)사이의 B서브 구간에서 온-전압(H)을 가지며, 1프레임(1f)과 2프레임(2f)사이의 B서브 구간에서 온-전압(H)을 가질 수 있다. 또한, 제2 펄스(P2)는 2프레임(2f)과 3프레임 사이의 B서브 구간에서 온-전압(H)을 가질 수 있다. 만약, 표시 패널(100)이 60Hz의 주파수로 구동되는 경우, 1프레임은 1/60초의 간격을 가질 수 있다. 제2 펄스(P2)는 1프레임 주기로 반복되므로, 제2 펄스(P2)는 60Hz의 주파수를 가질 수 있다. 따라서, 주파수 제어 신호(VFC)는 제1 인에이블 구간(1EN)에서 온-전압(H)을 가지고 제1 주기로 반복되는 제1 펄스(P1)들, 및 제2 인에이블 구간(2EN)에서 온-전압(H)을 가지고 제2 주기로 반복되는 제2 펄스(P2)들을 포함할 수 있다.

일 실시예에서, 표시 장치(10)는 외부에서 수신한 영상 데이터(DAT1)에 기초하여 동영상이 표시되는 영역(즉, 제2 표시 영역(120))과 정지 영상이 표시 되는 영역(즉, 제1 표시 영역(110))을 구분하는 영역 결정부(400)를 포함할 수 있다. 영역 결정부(400)는 제1 표시 영역(110)에는 제1 주파수를 갖는 제1 게이트 신호(GS1)가 제공되고, 제2 표시 영역(120)에는 제2 주파수를 갖는 제2 게이트 신호(GS2)가 제공되도록 영역 결정 신호(ADS)를 생성할 수 있다. 즉, 영역 결정 신호(ADS)는 제1 표시 영역(110) 및 제2 표시 영역(120)의 범위에 대한 정보를 포함하며, 타이밍 컨트롤러(300)는 영역 결정 신호(ADS)에 응답하여 주파수 제어 신호(VFC)를 생성하고, 게이트 구동 회로(500)는 주파수 제어 신호(VFC)에 응답하여 제1 표시 영역(110)에는 제1 주파수를 갖는 제1 게이트 신호(GS1)을 제공하고, 제2 표시 영역(120)에는 제2 주파수를 갖는 제2 게이트 신호(GS2)를 제공할 수 있다.

다른 실시예에서, 타이밍 컨트롤러(300)가 영역 결정부(400)로서 기능할 수 있다. 이 경우, 표시 장치(10)는 별도의 영역 결정부(400)를 구비하지 않으며, 타이밍 컨트롤러(300)는 외부에서 수신한 영상 데이터(DAT2)에 기초하여 제1 표시 영역(110)과 제2 표시 영역(120)을 서로 구분할 수 있다.

도 4는 도 1의 표시 장치에 구비된 게이트 구동 회로를 나타내는 블럭도이고, 도 5는 도 4의 게이트 구동 회로에 포함된 제n 게이트 구동 유닛의 일 예를 나타내는 회로도이다.

도 4 및 도 5를 참조하면, 게이트 구동 회로(500)는 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들(510, 530, 550, 570)을 포함할 수 있다.

게이트 구동 유닛들(510, 530, 550, 570)은 서로 종속적으로 접속되어 게이트 라인들에 게이트 신호들(G1 내지 Gn+1)을 순차적으로 출력할 수 있다. 일 실시예에서, 게이트 구동 유닛들(510, 530, 550, 570)은 n개의 게이트 라인들과 각각 연결되는 n개의 게이트 구동 유닛들(510, 530, 550, 570)로 구성될 수 있다. 각각의 게이트 구동 유닛들(510, 530, 550, 570)은 게이트 클럭 신호(GCK1, GCK2) 및 주파수 제어 신호(VFC)를 수신하고, 인접하는 다른 게이트 구동 유닛들(510, 530, 550, 570)로부터 캐리 신호(CA1 내지 CAn+1)를 수신할 수 있다. 게이트 구동 유닛들(510, 530, 550, 570)은 순차적으로 각각의 게이트 라인에 게이트 신호들(G1 내지 Gn+1)을 출력할 수 있고, 이전 게이트 구동 유닛과 이후 게이트 구동 유닛에게 각각 캐리 신호(CA1 내지 CAn+1)를 출력할 수 있다. 예를 들어, 제1 게이트 구동 유닛(510)은 제1 게이트 클럭 신호(GCK1), 수직개시신호(STVP)및 주파수 제어 신호(VFC)에 기초하여 제1 게이트 신호(G1) 및 제1 캐리 신호(CA1)를 생성할 수 있다. 또한, 제2 게이트 구동 유닛(530)은 제1 게이트 구동 유닛(510)과 종속적으로 연결되고, 제2 게이트 클럭 신호(GCK2), 제1 캐리 신호(CA1) 및 주파수 제어 신호(VFC)에 기초하여 제2 게이트 신호(G2) 및 제2 캐리 신호(CA2)를 생성할 수 있다. 여기서, 제2 게이트 클럭 신호(GCK2)는 제1 게이트 클럭 신호(GCK1)의 온-전압 구간에서 오프-전압을 가지며, 제1 게이트 클럭 신호(GCK1)의 오프-전압 구간에서 온-전압을 가질 수 있다. 즉, 제2 게이트 클럭 신호(GCK2)는 제1 게이트 클럭 신호(GCK1)의 반전 신호일 수 있다. 제n 게이트 구동 유닛(550)은 제n-1 게이트 구동 유닛과 종속적으로 연결되고, 제1 게이트 클럭 신호(GCK1), 제n-1 캐리 신호(CAn-1) 및 주파수 제어 신호(VFC)에 기초하여 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn)를 생성할 수 있다. 제n+1 게이트 구동 유닛(570)은 제n 게이트 구동 유닛(550)과 종속적으로 연결되고, 제2 게이트 클럭 신호(GCK2), 제n 캐리 신호(CAn) 및 주파수 제어 신호(VFC)에 기초하여 제n+1 게이트 신호(Gn+1) 및 제n+1 캐리 신호(CAn+1)를 생성할 수 있다. 제1 게이트 신호(G1)는 제1 게이트 라인을 통해 제1 열의 화소들을 구동 시킬 수 있으며, 제2 게이트 신호(G2)는 제2 게이트 라인을 통해 제2 열의 화소들을 구동 시킬 수 있고, 제n 게이트 신호(Gn)는 제n 번째 게이트 라인을 통해 제n 열의 화소들을 구동시킬 수 있으며, 제n+1 게이트 신호(Gn+1)은 제n+1 번째 게이트 라인을 통해 제n+1 열의 화소들을 구동 시킬 수 있다. 제1 캐리 신호(CA1)는 제2 게이트 구동 유닛(530)에게 제공될 수 있다. 제2 캐리 신호(CA2)는 제1 게이트 구동 유닛(510) 및 제3 게이트 구동 유닛에게 각각 제공될 수 있으며, 제n 캐리 신호(CAn)는 제n-1 게이트 구동 유닛과 제n+1 게이트 구동 유닛(570)에게 각각 제공될 수 있다. 제n+1 캐리 신호(CAn+1)은 제n 게이트 구동 유닛(550)과 제n+2 게이트 구동 유닛에게 각각 제공될 수 있다. 게이트 신호들(G1 내지 Gn+1)은 각각 제1 주파수 또는 제2 주파수를 가질 수 있다. 주파수와 주기는 역수관계에 있으므로, 게이트 신호들(G1 내지 Gn+1)은 각 주파수에 대응되는 주기로 반복되는 복수의 펄스들을 포함할 수 있다. 예를 들어, 제n 게이트 신호(Gn)가 제공되는 제n 게이트 라인이 제1 표시 영역(110)을 구동시킨다면, 제n 게이트 신호(Gn)는 제1 주파수를 가질 수 있다. 즉, 제n 게이트 신호(Gn)는 제1 주파수에 대응되는 제1 주기로 반복되는 복수의 펄스들을 포함할 수 있다. 반면, 제n 게이트 라인이 제2 표시 영역(120)을 구동시킨다면, 제n 게이트 신호(Gn)는 제2 주파수를 가질 수 있다. 즉, 제n 게이트 신호(Gn)는 제2 주파수에 대응되는 제2 주기로 반복되는 복수의 펄스들을 포함할 수 있다. 마찬가지로, 제n 캐리 신호(CAn)는 기 설정된 주파수를 가질 수 있다. 예를 들어, 제n 캐리 신호(CAn)는 표시 패널(100)의 구동 주파수와 동일한 주파수를 가질 수 있으며, 게이트 구동 회로(500)에서 생성되는 캐리 신호(CA1 내지 CAn+1)은 모두 동일한 주파수를 가질 수 있다. 일반적인 게이트 구동 회로는 서로 동일한 주파수를 갖는 게이트 신호와 캐리 신호를 각각 생성한다. 그러나, 본 실시예들에 따른 게이트 구동 회로(500)는 게이트 신호(G1 내지 Gn+1)의 주파수와 캐리 신호(CA1 내지 CAn+1)의 주파수가 서로 상이할 수 있다.

도 5에 도시된 바와 같이, 게이트 구동 유닛들(510, 530, 550, 570) 각각은 풀업부(552), 캐리부(554), 풀다운부(556) 및 유지부(558)를 포함할 수 있다. 게이트 구동 유닛들(510, 530, 550, 570)의 구성은 모두 동일하므로 이하 제n 게이트 구동 유닛(550)을 기준으로 각 구성들에 대해 설명하기로 한다.

풀업부(552)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 게이트 클럭 신호(GCK1)를 수신하는 입력 전극, 제n 게이트 신호(Gn)을 출력하는 출력 전극 및 제2 트랜지스터(T2)의 출력 전극과 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)와 연결되는 입력 전극, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 출력 전극 및 주파수 제어 신호(VFC)를 수신하는 게이트 전극을 포함할 수 있다.

풀업부(552)는 제1 게이트 클럭 신호(GCK1)의 온-전압을 제n 게이트 신호(Gn)의 온-전압으로 출력할 수 있다. 제1 게이트 클럭 신호(GCK1)가 오프-전압을 가질 때, 제n-1 캐리 신호(CAn-1)는 온-전압을 가질 수 있고, 제1 노드(N1)는 제n-1 캐리 신호(CAn-1)의 온-전압으로 충전될 수 있다. 제1 게이트 클럭 신호(GCK1)가 온-전압을 가질 때, 제3 트랜지스터(T3)에 의해 제1 노드(N1)는 부트스트랩(Bootstrap)될 수 있다. 만약, 주파수 제어 신호(VFC)가 이 구간에서 온-전압을 가진다면, 제2 트랜지스터(T2)는 턴-온되고, 제1 노드(N1) 전압에 의해 제1 트랜지스터(T1)가 턴-온될 수 있다. 따라서, 제1 트랜지스터(T1)는 제1 게이트 클럭 신호(GCK1)의 온-전압을 제n 게이트 신호(Gn)의 온-전압으로 풀-업할 수 있다. 반대로, 상기 부트스트랩 구간(즉, 제1 게이트 클럭 신호(GCK1)가 온-전압을 가질 때)에서 주파수 제어 신호(VFC)가 오프-전압을 가진다면, 제2 트랜지스터(T2)는 턴-오프되고, 제n 게이트 신호(Gn)은 출력되지 않을 수 있다. 상술한 바와 같이, 주파수 제어 신호(VFC)는 제1 인에이블 구간 및 제2 인에이블 구간에서 온-전압을 가지므로, 제2 트랜지스터(T2)는 제1 인에이블 구간 및 제2 인에이블 구간에서만 턴-온되고, 제1 노드(N1)의 전압은 제1 인에이블 구간 및 제2 인에이블 구간에서만 제1 트랜지스터(T1)의 게이트 전극에 인가될 수 있다. 따라서, 제1 트랜지스터(T1)는 제2 트랜지스터(T2)가 턴-온된 구간에서만 턴-온될 수 있고, 특정 구간에서만 제n 게이트 신호(Gn)를 출력할 수 있다. 설명의 편의를 위해 제n 게이트 신호(Gn)가 출력되는 구간을 출력 구간이라 정의하기로 한다.

일 실시예에서, 제n 게이트 구동 유닛(550)은 풀업부(552)를 제어하는 풀업 제어부(T6)를 더 포함할 수 있다. 풀업 제어부(T6)는 예를 들어, 제n-1 캐리 신호(CAn-1)를 수신하는 입력 전극, 제1 노드(N1)와 접속하는 출력 전극 및 입력 전극과 연결되는 게이트 전극을 포함하는 트랜지스터(T6)일 수 있다. 풀업 제어부(T6)는 제n-1 캐리 신호(CAn-1)의 온-전압에 응답하여 다이오드 커플링되고, 제1 노드(N1)를 제n-1 캐리 신호(CAn-1)의 온-전압으로 충전시킬 수 있다.

캐리부(554)는 제1 커패시터(C1) 및 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제1 게이트 클럭 신호(GCK1)를 수신하는 입력 전극, 제n 캐리 신호(CAn)를 출력하는 출력 전극 및 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 제1 커패시터(C1)는 제3 트랜지스터(T3)의 게이트 전극과 연결되는 제1 전극 및 제3 트랜지스터(T3)의 출력 전극과 연결되는 제2 전극을 포함할 수 있다. 즉, 제1 커패시터(C1)는 제3 트랜지스터(T3)의 게이트 전극과 출력 전극 사이에 연결될 수 있다.

캐리부(554)는 제1 노드(N1)를 부트스트랩시키며, 제1 게이트 클럭 신호(GCK1)의 온-전압을 제n 캐리 신호(CAn)의 온-전압으로 출력할 수 있다. 제1 게이트 클럭 신호(GCK1)가 오프-전압을 가질 때, 제1 노드(N1) 및 제1 커패시터(C1)는 제n-1 캐리 신호(CAn-1)의 온-전압으로 충전될 수 있다. 제1 게이트 클럭 신호(GCK1)가 온-전압을 가질 때, 제3 트랜지스터(T3)에 의해 제1 노드(N1)는 부트스트랩되고, 제3 트랜지스터(T3)는 턴-온될 수 있다. 따라서, 제1 게이트 클럭 신호(GCK1)의 온-전압은 제n 캐리 신호(CAn)의 온-전압으로 출력될 수 있다. 캐리부(554)는 주파수 제어 신호(VFC)에 의해 제어되지 않으므로, 제n-1 캐리 신호(CAn-1) 및 제1 게이트 클럭 신호(GCK1)에 기초하여 제n 캐리 신호(CAn)을 항상 출력 할 수 있다.

풀다운부(556)은 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)를 포함할 수 있다. 제4 트랜지스터(T4)는 제1 노드(N1)와 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제n+1 캐리 신호(CAn+1)를 수신하는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 출력 전극과 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제n+1 캐리 신호(CAn+1)를 수신하는 게이트 전극을 포함할 수 있다.

풀다운부(556)는 제n+1 캐리 신호(CAn+1)에 응답하여 풀-업되었던 제n 게이트 신호(Gn)을 풀-다운시키고, 제1 노드(N1)를 로우 전압(VSS)으로 방전시킬 수 있다. 제n+1 캐리 신호(CAn+1)가 온-전압을 가질 때, 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 각각 턴-온되고, 제1 트랜지스터(T1)의 출력 전극과 제1 노드(N1)는 각각 로우 전압(VSS) 라인과 접속 되므로, 제1 트랜지스터(T1)의 출력 전극과 제1 노드(N1)는 각각 로우 전압으로 풀-다운될 수 있고, 제n 게이트 신호(Gn)은 오프-전압으로 풀-다운될 수 있다.

일 실시예에서, 제n 게이트 구동 유닛(550)은 유지부(558)를 포함할 수 있다. 유지부(558)는 복수의 트랜지스터들(T8 내지 T13)을 포함할 수 있다. 제8 트랜지스터(T8)는 제2 노드(N2)와 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제1 노드(N1)와 연결되는 게이트 전극을 포함하고, 제9 트랜지스터(T9)는 제2 노드(N2)와 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 제10 트랜지스터(T10)는 제1 트랜지스터(T1)의 게이트 전극과 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제2 노드(N2)와 연결되는 게이트 전극을 포함하고, 제11 트랜지스터(T11)는 제1 트랜지스터(T1)의 출력 전극과 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제2 노드(N2)와 연결되는 게이트 전극을 포함할 수 있다. 제12 트랜지스터(T12)는 제3 트랜지스터(T3)의 게이트 전극과 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제2 노드(N2)와 연결되는 게이트 전극을 포함하고, 제13 트랜지스터(T13)는 제3 트랜지스터(T3)의 출력 전극과 연결되는 입력 전극, 로우 전압(VSS) 라인과 연결되는 출력 전극 및 제2 노드(N2)와 연결되는 게이트 전극을 포함할 수 있다.

유지부(558)는 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn) 각각의 온-전압 구간을 제외한 나머지 구간에서 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn)를 각각 오프-전압으로 유지시킬 수 있다. 제1 노드(N1)가 온-전압을 가질 때, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)는 각각 턴-온되고, 제2 노드(N2)는 로우 전압(VSS)으로 충전될 수 있다. 이 때, 제10 트랜지스터(T10) 내지 제13 트랜지스터(T13)는 각각 턴-오프되어 있으므로, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 동작할 수 있고, 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn)는 출력될 수 있다. 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn)가 출력된 이후, 제1 게이트 클럭 신호(GCK1)가 온-전압을 가질 때, 제2 노드(N2)는 온-전압을 가질 수 있고, 제10 트랜지스터(T10) 내지 제13 트랜지스터(T13)가 턴-온될 수 있다. 이 때, 제1 트랜지스터(T1)의 출력 전극과 게이트 전극은 로우 전압(VSS)으로 유지되며, 제3 트랜지스터(T3)의 출력 전극 및 게이트 전극은 로우 전압(VSS)으로 유지될 수 있다. 따라서, 제n 게이트 신호(Gn) 및 제n 캐리 신호(CAn)는 각각 오프-전압으로 유지될 수 있다.

일 실시예에서, 제n 게이트 구동 유닛(550)은 제2 노드(N2)를 제1 게이트 클럭 신호(GCK1)의 온-전압으로 충전하는 제7 트랜지스터(T7)를 더 포함할 수 있다. 제7 트랜지스터(T7)는 제1 게이트 클럭 신호(GCK1)를 수신하는 입력 전극, 제2 노드(N2)와 연결되는 출력 전극 및 상기 입력 전극과 연결되는 게이트 전극을 포함할 수 있다.

도 6a는 도 4의 게이트 구동 회로에서 생성되는 캐리 신호 및 게이트 신호의 일 예를 나타내는 파형도이고, 도 6b는 도 4의 게이트 구동 회로에서 생성되는 캐리 신호 및 게이트 신호의 다른 예를 나타내는 파형도이다.

도 6a 및 도 6b를 참조하면, 주파수 제어 신호(VFC)는 게이트 신호(Gn-1 내지 Gn+3)의 주파수를 제어할 수 있다. 예를 들어, 도 6a에 도시된 바와 같이, 제1 인에이블 구간(S, A, B, C)에서 온-전압을 갖는 주파수 제어 신호(VFC)에 의해 제n 내지 제n+3 게이트 신호들(Gn 내지 Gn+3)이 출력될 수 있으며, 이들을 제외한 나머지 게이트 신호들을 출력되지 않을 수 있다. S 구간에서 제n-1 캐리 신호(CAn-1)는 온-전압을 가지므로, 제1 노드(N1)는 온-전압으로 충전될 수 있다. 또한, S 구간에서 주파수 제어 신호(VFC)는 온-전압을 가지므로, 제2 트랜지스터(T2)는 주파수 제어 신호(VFC)에 의해 턴-온될 수 있다. A 구간에서 제1 게이트 클럭 신호(GCK1)가 온-전압이 될 때, 제1 노드(N1)는 부트스트랩되고, 제1 트랜지스터(T1)는 제1 노드(N1) 전압에 의해 턴-온될 수 있다. 따라서, A 구간에서 제n 게이트 신호(Gn)가 출력될 수 있다. 즉, S 구간에 온-전압을 갖는 주파수 제어 신호(VFC)에 의해 S 구간의 다음 구간인 A 구간에서 제n 게이트 신호(Gn)가 출력될 수 있다. 순차적으로 제n 게이트 구동 유닛(550)과 종속적으로 접속되는 제n+1 게이트 구동 유닛(570)은 제n 캐리 신호(CAn)와 제2 게이트 클럭 신호(GCK2)에 기초하여 제n+1 캐리 신호(CAn+1)를 생성할 수 있고, 제n 캐리 신호(CAn)가 온-전압을 갖는 A 구간에서 주파수 제어 신호(VFC)는 여전히 온-전압을 가지므로, A 구간의 다음 구간인 B 구간에서 제n+1 게이트 신호(Gn+1)가 출력될 수 있다. 순차적으로 제n+1 게이트 구동 유닛(570)과 종속적으로 접속되는 제n+2 게이트 구동 유닛은 제n+1 캐리 신호(CAn+1)와 제1 게이트 클럭 신호(GCK1)에 기초하여 제n+2 캐리 신호(CAn+2)를 생성할 수 있고, 제n+1 캐리 신호(CAn+1)가 온-전압을 갖는 B 구간에서 주파수 제어 신호(VFC)는 여전히 온-전압을 가지므로, B 구간의 다음 구간인 C 구간에서 제n+2 게이트 신호(Gn+2)가 출력될 수 있다. 순차적으로 제n+2 게이트 구동 유닛과 종속적으로 접속되는 제n+3 게이트 구동 유닛은 제n+2 캐리 신호(CAn+2)와 제2 게이트 클럭 신호(GCK2)에 기초하여 제n+3 캐리 신호(CAn+3)를 생성할 수 있고, 제n+2 캐리 신호(CAn+2)가 온-전압을 갖는 C 구간에서 주파수 제어 신호(VFC)는 여전히 온-전압을 가지므로, C 구간의 다음 구간인 D 구간에서 제n+3 게이트 신호(Gn+3)가 출력될 수 있다. 순차적으로 제n+3 게이트 구동 유닛과 종속적으로 접속되는 제n+4 게이트 구동 유닛은 제n+3 캐리 신호(CAn+3)와 제1 게이트 클럭 신호(GCK1)에 기초하여 제n+4 캐리 신호를 생성할 수 있다. 그러나, 제n+3 캐리 신호(CAn+3)가 온-전압을 갖는 D 구간에서 주파수 제어 신호(VFC)는 오프-전압을 가지므로, D 구간의 다음 구간에서는 제n+4 게이트 신호(Gn+4)가 출력될 수 없다. 결과적으로, 게이트 신호(Gn-1 내지 Gn+3)는 출력 구간(A, B, C, D)에서만 출력 될 수 있다. 출력 구간(A, B, C, D)은 주파수 제어 신호(VFC)가 온-전압을 갖는 인에이블 구간(S, A, B, C)의 폭과 동일한 폭을 갖는다. 그러나, 출력 구간(A, B, C, D)은 인에이블 구간(S, A, B, C)으로부터 특정 시간만큼(즉, S 구간) 쉬프트된다. 예를 들어, 출력 구간(A, B, C, D)은 인에이블 구간(S, A, B, C)이 시작되는 타이밍으로부터 특정 시간만큼(즉, S 구간) 쉬프트된다.

도 6b에 도시된 바와 같이, 주파수 제어 신호(VFC)가 A 구간에서 온-전압을 갖는 경우, 상술한 바와 같이, A 구간의 다음 구간인 B 구간에서 게이트 신호(Gn+1)가 출력될 수 있다. 즉, 출력 구간(B)은 주파수 제어 신호(VFC)의 인에이블 구간(A)으로부터 특정 시간만큼(즉, A구간) 쉬프트될 수 있다. B 구간은 제n+1 게이트 신호(Gn+1)가 출력될 구간이므로, 도 6b의 주파수 제어 신호(VFC)에 의해 제n+1 게이트 구동 유닛(570)만이 제n+1 게이트 신호(Gn+1)를 출력할 수 있다. 그러나, 주파수 제어 신호(VFC)와는 무관하게 각 게이트 구동 유닛들(510, 530, 550, 570)의 캐리 신호들(CAn-1 내지 CAn+3)은 출력될 수 있다.

다시 도 3을 참조하면, 주파수 제어 신호(VFC)는 제1 주기로 반복되는 제1 펄스(P1) 및 제2 주기로 반복되는 제2 펄스(P2)를 포함하므로, 게이트 구동 유닛들(510, 530, 550, 570)에서 출력되는 게이트 신호들(Gn-1 내지 Gn+3)은 각각 다른 주기로 반복될 수 있다. 예를 들어, 도 3에서 B 구간은 매 1프레임마다 온-전압(H)을 가지므로, B 구간의 다음 구간인 C 구간에서 온-전압 캐리 신호를 출력하는 제n+2 게이트 구동 유닛은 매 1프레임 마다 게이트 신호(Gn+2)를 출력할 수 있다. 반면, B 구간을 제외한 A, C, D 구간에서 주파수 제어 신호(VFC)는 매 60프레임마다 온-전압(H)을 가지므로 A, C, D 구간의 다음 구간인 B, D, A 구간에서 온-전압 캐리 신호를 출력하는 게이트 구동 유닛들은 매 60프레임마다 게이트 신호를 출력할 수 있다. 따라서, 제n+2 게이트 구동 유닛에 의해 구동되는 화소들은 매 1프레임 마다 데이터 신호를 수신하여 구동될 수 있지만, 나머지 게이트 구동 유닛들에 의해 구동되는 나머지 화소들은 매 60프레임 마다 데이터 신호를 수신하여 구동될 수 있다. 즉, 제n+2 게이트 구동 유닛에 의해 구동되는 화소들은 표시 패널(100)의 구동 주파수와 동일한 주파수로 구동되지만, 나머지 게이트 구동 유닛들에 의해 구동되는 나머지 화소들은 표시 패널(100)의 구동 주파수보다 작은 주파수로 구동될 수 있다.

상술한 바와 같이, 게이트 구동 회로(500)에 구비된 게이트 구동 유닛들(510, 530, 550, 570)은 각각 주파수 제어 신호(VFC)에 의해 제어되는 풀업부(552)를 포함하고, 주파수 제어 신호(VFC)는 주파수가 상이한 제1 펄스(P1) 및 제2 펄스(P2)를 포함하므로, 게이트 구동 유닛들(510, 530, 550, 570)은 주파수가 서로 상이한 게이트 신호들(G1 내지 Gn+1)을 출력할 수 있다. 따라서, 각 게이트 구동 유닛들(510, 530, 550, 570)에 의해 구동되는 화소들은 각각 서로 다른 주파수로 구동될 수 있다. 또한, 게이트 구동 회로(500)에 의해 표시 패널(100)의 표시 영역들은 서로 다른 주파수로 구동될 수 있으므로, 게이트 구동 회로(500)를 포함한 표시 장치(10)는 낮은 소비전력을 가질 수 있다.

도 7은 도 4의 게이트 구동 회로에 포함된 제n 게이트 구동 유닛의 다른 예를 나타내는 회로도이다.

도 7을 참조하면, 게이트 구동 회로(500)는 복수의 게이트 구동 유닛들을 포함할 수 있고, 도 7에는 게이트 구동 유닛들 중 제n 게이트 구동 유닛(560)이 도시되어 있다. 게이트 구동 유닛들의 구성은 모두 동일하므로 이하 제n 게이트 구동 유닛(560)을 기준으로 각 구성들에 대해 설명하기로 한다.

제n 게이트 구동 유닛(560)은 풀업부(562), 캐리부(564), 풀다운부(566) 및 유지부(568)을 포함할 수 있다. 제n 게이트 구동 유닛(560)의 캐리부(564), 풀다운부(566) 및 유지부(568)은 각각 도 6의 제n 게이트 구동 유닛(550)의 캐리부(554), 풀다운부(556) 및 유지부(568)와 실질적으로 동일하므로, 이하 중복되는 설명은 생략하기로 한다.

풀업부(562)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 초기화 트랜지스터(T14)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 게이트 클럭 신호(GCK1)를 수신하는 입력 전극, 제n 게이트 신호(Gn)을 출력하는 출력 전극 및 제2 트랜지스터(T2)의 출력 전극과 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)와 연결되는 입력 전극, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 출력 전극 및 주파수 제어 신호(VFC)를 수신하는 게이트 전극을 포함할 수 있다. 초기화 트랜지스터(T14)는 제1 트랜지스터(T1)의 게이트 전극과 접속되는 입력 전극, 로우 전압(VSS) 라인과 접속되는 출력 전극 및 제n+1 캐리 신호(CAn+1)를 수신하는 게이트 전극을 포함할 수 있다.

풀업부(552)는 제1 게이트 클럭 신호(GCK1)의 온-전압을 제n 게이트 신호(Gn)의 온-전압으로 출력할 수 있다. 제n 게이트 신호(Gn)의 출력 과정은 상술하였으므로, 중복되는 설명은 생략하기로 한다.

초기화 트랜지스터(T14)는 제n+1 캐리 신호(CAn+1)에 응답하여 제1 트랜지스터(T1)의 게이트 전극을 로우 전압(VSS)으로 초기화 시킬 수 있다. 상술한 바와 같이, 제n 게이트 신호(Gn)는 제1 게이트 클럭 신호(GCK1)가 온-전압을 가질 때, 출력 될 수 있다. 제n 게이트 신호(Gn)가 출력된 이후, 제1 트랜지스터(T1)의 신뢰성 향상을 위해 제1 트랜지스터(T1)의 게이트 전극은 초기화될 필요가 있다. 따라서, 초기화 트랜지스터(T14)는 풀다운구간에서 온-전압을 갖는 제n+1 캐리 신호(CAn+1)에 응답하여 제1 트랜지스터(T1)의 게이트 전극을 로우 전압(VSS)으로 초기화 시킬 수 있다. 이에 풀업부(562)는 보다 안정적으로 제n 게이트 신호(Gn)를 출력할 수 있다.

상술한 바와 같이, 게이트 구동 회로에 구비된 게이트 구동 유닛들(560)은 각각 주파수 제어 신호(VFC)에 의해 제어되는 풀업부(562)를 포함하고, 주파수 제어 신호(VFC)는 주파수가 상이한 제1 펄스 및 제2 펄스를 포함하므로, 게이트 구동 유닛들은 주파수가 서로 상이한 게이트 신호들(Gn)을 출력할 수 있다. 따라서, 각 게이트 구동 유닛들(560)에 의해 구동되는 화소들은 각각 서로 다른 주파수로 구동될 수 있다. 또한, 게이트 구동 유닛들(560)의 풀업부(562)는 초기화 트랜지스터(T14)를 포함하므로, 풀업부(562)의 신뢰성이 더욱 향상될 수 있다. 게이트 구동 회로에 의해 표시 패널의 표시 영역들은 서로 다른 주파수로 구동될 수 있으므로, 게이트 구동 회로를 포함한 표시 장치는 낮은 소비전력을 가질 수 있다.

이상, 본 발명의 실시예들에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.

본 발명은 표시 장치에 적용될 수 있다. 예를 들어, 본 발명은 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치에 모두 적용될 수 있다.

10: 표시 장치 100: 표시 패널
110: 제1 표시 영역 120: 제2 표시 영역
200: 데이터 구동 회로 300: 타이밍 컨트롤러
400: 영역 결정부 500: 게이트 구동 회로
550: 제n 게이트 구동 유닛 552: 풀업부
554: 캐리부 556: 풀다운부
558: 유지부 VFC: 주파수 제어 신호
1EN: 제1 인에이블 구간 2EN: 제2 인에이블 구간
P1: 제1 펄스 P2: 제2 펄스

Claims

복수의 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함하는 게이트 구동 회로에 있어서, 상기 게이트 구동 유닛들 중 제n(n은 2이상의 정수) 게이트 구동 유닛은
상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호에 응답하여 제1 노드를 상기 제n-1 캐리 신호의 온(on)-전압으로 충전하고, 게이트 클럭 신호의 온-전압을 제n 캐리 신호의 온-전압으로 출력하는 캐리부;
기 설정된 제1 인에이블 구간에서 온-전압을 가지며 기 설정된 제1 주기로 반복되는 복수의 제1 펄스들 및 상기 제1 인에이블 구간과 상이한 제2 인에이블 구간에서 온-전압을 가지며 상기 제1 주기와 상이한 제2 주기로 반복되는 복수의 제2 펄스들을 구비하는 주파수 제어 신호 및 상기 제1 노드 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 게이트 신호의 온-전압으로 출력하는 풀업부; 및
상기 제n 게이트 구동 유닛과 인접하는 제n+1 게이트 구동 유닛으로부터 수신한 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프(off)-전압으로 풀-다운하는 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1 항에 있어서, 상기 제2 펄스의 상기 제2 인에이블 구간은 상기 제1 펄스의 상기 제1 인에이블 구간보다 작으며, 상기 제2 펄스의 상기 제2 주기는 상기 제1 펄스의 상기 제1 주기보다 짧은 것을 특징으로 하는 게이트 구동 회로.
제2 항에 있어서, 상기 제1 펄스의 상기 제1 인에이블 구간은 1프레임 구간보다 작거나 같으며, 상기 제1 펄스의 상기 제1 주기는 상기 1프레임 주기보다 길거나 같은 것을 특징으로 하는 게이트 구동 회로.
제3 항에 있어서, 상기 게이트 신호는 상기 제1 인에이블 구간의 폭과 동일한 폭을 갖는 제1 출력 구간 및 상기 제2 인에이블 구간의 폭과 동일한 폭을 가지는 제2 출력 구간에서 출력되고,
상기 제1 출력 구간은 상기 제1 인에이블 구간이 시작되는 타이밍으로부터 기 설정된 제1 시간만큼 쉬프트되며,
상기 제2 출력 구간은 상기 제2 인에이블 구간이 시작되는 타이밍으로부터 상기 제1 시간만큼 쉬프트되는 것을 특징으로 하는 게이트 구동 회로.
제4 항에 있어서, 상기 주파수 제어 신호는 상기 게이트 클럭 신호의 온-전압과 동일한 타이밍에 시작되는 온-전압을 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1 항에 있어서, 상기 풀업부는
상기 게이트 클럭 신호를 수신하는 입력 전극 및 상기 게이트 신호를 출력하는 출력 전극을 구비하고, 상기 제1 노드 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 게이트 신호의 온-전압으로 출력하는 제1 트랜지스터; 및
상기 제1 노드와 연결되는 입력 전극 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 출력 전극을 구비하고, 상기 주파수 제어 신호에 응답하여 상기 제1 및 제2 인에이블 구간에서 상기 제1 노드의 전압을 상기 제1 트랜지스터의 게이트 전극으로 출력하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제6 항에 있어서, 상기 풀업부는
상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 입력 전극, 로우(low) 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하는 초기화 트랜지스터를 더 포함하고,
상기 초기화 트랜지스터는 상기 제n+1 캐리 신호에 응답하여 상기 제1 트랜지스터의 상기 게이트 전극을 로우 전압으로 초기화하는 것을 특징으로 하는 게이트 구동 회로.
제6 항에 있어서, 상기 제n 게이트 구동 유닛은
상기 제n-1 캐리 신호를 수신하는 입력 전극, 상기 제1 노드와 연결되는 출력 전극 및 상기 입력 전극과 연결되는 게이트 전극을 구비하는 풀업 제어 트랜지스터를 더 포함하고,
상기 풀업 제어 트랜지스터는 상기 제n-1 캐리 신호에 응답하여 상기 제1 노드를 상기 제n-1 캐리 신호의 온-전압으로 충전하는 것을 특징으로 하는 게이트 구동 회로.
제1 항에 있어서, 상기 캐리부는
상기 게이트 클럭 신호를 수신하는 입력 전극, 상기 제n 캐리 신호를 출력하는 출력 전극, 및 상기 제1 노드와 연결되는 게이트 전극을 구비하는 제3 트랜지스터; 및
상기 제3 트랜지스터의 상기 게이트 전극과 상기 제3 트랜지스터의 상기 출력 전극 사이에 배치되는 제1 커패시터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
제1 항에 있어서, 상기 풀다운부는
상기 제1 노드와 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하고, 상기 제n+1 캐리 신호에 응답하여 상기 제1 노드의 전압을 로우 전압으로 풀-다운하는 제4 트랜지스터; 및
상기 제1 트랜지스터의 상기 출력 전극과 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하고, 상기 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프-전압으로 풀-다운하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 데이터 라인들과 상기 게이트 라인들에 각각 연결되는 복수의 화소들을 포함하고, 제1 주파수로 구동되는 제1 표시 영역 및 상기 제1 주파수와 상이한 제2 주파수로 구동되는 제2 표시 영역을 구비하는 표시 패널;
상기 데이터 라인들과 연결되고, 상기 데이터 라인들 각각에 데이터 신호들을 제공하는 데이터 구동 회로;
기 설정된 제1 인에이블 구간 에서 온(on)-전압을 가지며 기 설정된 제1 주기로 반복되는 복수의 제1 펄스들 및 상기 제1 인에이블 구간과 상이한 제2 인에이블 구간 에서 온-전압을 가지며 상기 제1 주기와 상이한 제2 주기로 반복되는 복수의 제2 펄스들을 구비하는 주파수 제어 신호 및 게이트 클럭 신호를 생성하고, 상기 데이터 구동 회로를 제어하는 타이밍 컨트롤러; 및
상기 타이밍 컨트롤러로부터 상기 게이트 클럭 신호 및 상기 주파수 제어 신호를 수신하고, 상기 게이트 클럭 신호와 상기 주파수 제어 신호의 상기 제1 펄스들에 기초하여 제1 주파수를 갖는 제1 게이트 신호를 상기 표시 패널의 상기 제1 표시 영역에 제공하고, 상기 게이트 클럭 신호와 상기 주파수 제어 신호의 상기 제2 펄스들에 기초하여 상기 제1 주파수와 상이한 제2 주파수를 갖는 제2 게이트 신호를 상기 표시 패널의 상기 제2 표시 영역에 제공하는 게이트 구동 회로를 포함하는 표시 장치.
제11 항에 있어서, 상기 제2 펄스의 상기 제2 인에이블 구간은 상기 제1 펄스의 상기 제1 인에이블 구간보다 작으며, 상기 제2 펄스의 상기 제2 주기는 상기 제1 펄스의 상기 제1 주기보다 짧은 것을 특징으로 하는 표시 장치.
제12 항에 있어서, 상기 제1 펄스의 상기 제1 인에이블 구간은 1프레임 구간보다 작거나 같으며, 상기 제1 펄스의 상기 제1 주기는 상기 1프레임 주기보다 길거나 같은 것을 특징으로 하는 표시 장치.
제13 항에 있어서, 상기 제1 게이트 신호는 상기 제1 인에이블 구간의 폭과 동일한 폭을 갖는 제1 출력 구간에서 출력되고,
상기 제2 게이트 신호는 상기 제2 인에이블 구간의 폭과 동일한 폭을 가지는 제2 출력 구간에서 출력되며,
상기 제1 출력 구간은 상기 제1 인에이블 구간이 시작되는 타이밍으로부터 기 설정된 제1 시간만큼 쉬프트되고,
상기 제2 출력 구간은 상기 제2 인에이블 구간이 시작되는 타이밍으로부터 상기 제1 시간만큼 쉬프트되는 것을 특징으로 하는 표시 장치.
제14 항에 있어서, 상기 타이밍 컨트롤러는 상기 게이트 클럭 신호의 온-전압과 동일한 타이밍에 시작되는 온-전압을 포함하는 상기 주파수 제어 신호를 생성하는 것을 특징으로 하는 표시 장치.
제11 항에 있어서, 상기 게이트 구동 회로는 상기 게이트 라인들과 각각 연결되는 복수의 게이트 구동 유닛들을 포함하고, 상기 게이트 구동 유닛들 중 제n(n은 2이상의 정수) 게이트 구동 유닛은
상기 제n 게이트 구동 유닛과 인접하는 제n-1 게이트 구동 유닛으로부터 수신한 제n-1 캐리 신호에 응답하여 제1 노드를 상기 제n-1 캐리 신호의 온-전압으로 충전하고, 게이트 클럭 신호의 온-전압을 제n 캐리 신호의 온-전압으로 출력하는 캐리부;
상기 주파수 제어 신호 및 상기 제1 노드의 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 제1 또는 제2 게이트 신호의 온-전압으로 출력하는 풀업부; 및
상기 제n 게이트 구동 유닛과 인접하는 제n+1 게이트 구동 유닛으로부터 수신한 제n+1 캐리 신호에 응답하여 상기 게이트 신호의 온-전압을 오프(off)-전압으로 풀-다운하는 풀다운부를 포함하는 것을 특징으로 하는 표시 장치.
제16 항에 있어서, 상기 풀업부는
상기 게이트 클럭 신호를 수신하는 입력 전극 및 상기 제1 또는 제2 게이트 신호를 출력하는 출력 전극을 구비하고, 상기 제1 노드의 전압에 응답하여 상기 게이트 클럭 신호의 온-전압을 상기 게이트 신호의 온-전압으로 출력하는 제1 트랜지스터; 및
상기 제1 노드와 연결되는 입력 전극 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 출력 전극을 구비하고, 상기 주파수 제어 신호에 응답하여 상기 제1 및 제2 인에이블 구간에서 상기 제1 노드의 전압을 상기 제1 트랜지스터의 게이트 전극으로 출력하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제17 항에 있어서, 상기 풀업부는
상기 제1 트랜지스터의 상기 게이트 전극과 연결되는 입력 전극, 로우 전압 라인과 연결되는 출력 전극 및 상기 제n+1 캐리 신호를 수신하는 게이트 전극을 구비하는 초기화 트랜지스터를 더 포함하고,
상기 초기화 트랜지스터는 상기 제n+1 캐리 신호에 응답하여 상기 제1 트랜지스터의 상기 게이트 전극을 로우 전압으로 초기화하는 것을 특징으로 하는 표시 장치.
제17 항에 있어서, 상기 제n 게이트 구동 유닛은
상기 제n-1 캐리 신호를 수신하는 입력 전극, 상기 제1 노드와 연결되는 출력 전극 및 상기 입력 전극과 연결되는 게이트 전극을 구비하는 풀업 제어 트랜지스터를 더 포함하고,
상기 풀업 제어 트랜지스터는 상기 제n-1 캐리 신호에 응답하여 상기 제1 노드를 상기 제n-1 캐리 신호의 온-전압으로 충전하는 것을 특징으로 하는 표시 장치.
제11 항에 있어서,
영상 데이터에 기초하여 상기 제1 표시 영역과 상기 제2 표시 영역을 결정하는 영역 결정부를 더 포함하고,
상기 타이밍 컨트롤러는 상기 영역 결정부로부터 영역 결정 신호를 수신하여 상기 주파수 제어 신호를 생성하는 것을 특징으로 하는 표시 장치.