KR101415562B1 - 게이트 구동회로 및 이를 가지는 표시장치 - Google Patents

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Abstract

게이트 구동회로 및 이를 갖는 표시장치에서, 풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시킨다. 풀업 구동부는 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 풀업부를 턴온한다. 풀다운부는 이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프한다. 홀딩부는 현재단 게이트신호를 오프전압의 레벨로 홀딩한다. 인버터부는 제1 클럭에 응답하여 홀딩부를 턴온 또는 턴오프한다. 그리고, 리플 방지부는 소스 전극과 게이트 전극이 공통적으로 상기 풀업부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드를 포함한다. 따라서 인버터에 입력되는 리플을 개선하여 인버터 출력불량으로 발생되는 노이즈를 개선 할 수 있다.
Figure R1020070078578
게이트 구동회로, 표시장치, 리플 방지 회로

Description

게이트 구동회로 및 이를 가지는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 고온 신뢰성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다.
액정표시패널에는 복수의 게이트선, 복수의 데이터 라인, 복수의 게이트선과 복수의 데이터 라인에 연결된 복수의 화소가 구비된다. 액정표시패널에는 복수의 게이트선에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 복수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 각 스테이지는 대응하는 게이트선에 게이트 전압을 출력하기 위해 복수의 구동 트랜지스터로 이루어진다. 구체적으로, 각 스테이지는 게이트선에 연결되어 게이트 전압을 출력하는 풀업 트랜지스터가 있으며, 이 게이트 전압의 출력은 다음단 스테이지의 입력단자에 연결되어 다음단 스테이지의 구동을 제어하는데 이용된다. 또한 게이트신호를 오프전압의 레벨로 홀딩시키는 홀딩부가 있으며, 홀딩부를 턴-온 또는 턴-오프시키는 인버터부가 존재한다. 인버터부는 게이트선과 연결되어 있기 때문에 게이트선에 노이즈가 발생 할 경우 홀딩부와 인버터에 출력 불량을 발생한다. 따라서 현재단 뿐만 아니라 다음단의 게이트 신호에 왜곡된 신호를 발생하여 화질이 불량이 발생한다.
따라서, 본 발명의 목적은 신뢰성과 구동마진을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 게이트 구동회로를 구비하는 표시장치를 제공하는 것이다.
본 발명에 한 실시예에 따른 게이트 구동회로는 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)로 이루어지고, 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 인버터부 및 리플 방지부를 포함한다.
풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시킨다. 풀업 구동부는 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 풀업부를 턴온한다. 풀다운부는 이후단 스테이지 들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프한다. 홀딩부는 현재단 게이트신호를 오프전압의 레벨로 홀딩한다. 인버터부는 제1 클럭에 응답하여 홀딩부를 턴온 또는 턴오프한다. 그리고, 리플 방지부는 소스 전극과 게이트 전극이 공통적으로 상기 풀업부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드를 포함한다.
상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 트랜지스터를 더 포함할 수 있다.
상기 인버터부는 상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터; 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및 상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터를 더 포함할 수 있다.
본 발명에 다른 실시예에 따른 게이트 구동회로는 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)로 이루어지고, 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 인버터부, 캐리부 및 리플 방지부를 포함한다.
풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시킨다. 풀업 구동부는 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 풀업부를 턴온한다. 풀다운부는 이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프한다. 홀딩부는 현재단 게이트신호를 오프전압의 레벨로 홀딩한다. 인버터부는 제1 클럭에 응답하여 홀딩부를 턴온 또는 턴오프한다. 캐리부는 상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시킨다. 그리고, 리플 방지부는 소스 전극과 게이트 전극이 공통적으로 상기 캐리부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드를 포함한다.
본 발명에 또 다른 실시예에 따른 게이트 구동회로는 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)로 이루어지고, 각 스테이지는 풀업부, 풀다운부, 풀업 구동부, 인버터부 및 리플 방지부를 포함한다.
풀업부는 한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시킨다. 풀업 구동부는 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 풀업부를 턴온한다. 풀다운부는 이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프한다. 홀딩부는 현재단 게이트신호를 오프전압의 레벨로 홀딩한다. 인버터부는 제1 클럭에 응답하여 홀딩부를 턴온 또는 턴오프한다. 그리고, 리플 방지부는 상기 인버터부의 입력 단자에 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 트랜지스터를 포함한다.
이러한 게이트 구동회로 및 이를 갖는 표시장치에 따르면, 리플 방지부가 인버터에 입력되는 리플 신호을 방지하여 인버터 출력불량으로 발생되는 노이즈를 개선 할 수 있다. 또한 게이트 구동회로의 신뢰성 향상과 표시 품질을 개선 할 수 있다.
이와 같은 본 발명의 실시예에 따른 게이트 구동회로 및 이를 갖는 표시장치에서는 각 스테이지에 게이트 전압의 리플에 따른 인버터부의 구동불량을 방지하기 위해서 인버터부의 리플방지부에 다이오드, 트랜지스터, 커패시터 중 적어도 하나를 추가하여, 게이트 전압의 리플이 인버터부에 미치는 영향을 다이오드의 문턱전압만큼 저감한다.
따라서 리플방지 다이오드는 입력전극과 게이트전극은 공통적으로 게이트라인에 연결되고 출력전극은 인버터부의 트랜지스터와 연결된다. 특히 고온조건에서 발생한 게이트신호의 리플에 대항해서 게이트 구동회로의 신뢰성을 더욱 향상할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정 표시 장치는 액정 패널(300) 및 이에 연결된 제1 및 제2 쉬프트 레지스터(400L, 400R), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 발생부(800), 이들을 제어하는 타이밍 제어부(600) 및 전압 생성부(700)를 포함한다.
액정 패널(300)은 등가 회로로 볼 때 복수의 표시 신호선(G1 - Gn, D1 -Dm)과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 복수의 단위 화소(PX)를 포함한다.
여기서, 표시 신호선(G1 - Gn, D1 - Dm)은 게이트 온 신호를 전달하는 복수의 게이트선(G1 - Gn)과 데이터 신호를 전달하는 데이트선(D1 - Dm)을 포함한다. 게이트선(G1 - Gn)은 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이트선(D1 - Dm)은 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 단위 화소(PX)는 표시 신호선(G1 - Gn, D1 - Dm)에 연결된 스위칭 소자와 이에 연결된 액정 캐패시터(liquid crystal capacitor) 및 스토리지 캐패시터(storage capacitor)를 포함한다. 스토리지 캐패시터는 필요에 따라 생략할 수 있다.
한편, 색 표시를 구현하기 위해서는 각 단위 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극에 대응하는 영역에 적색, 녹색, 또는 청색의 컬러 필터를 구비함으로써 가능하다. 또한, 컬러 필터는 제2 표시판의 해당 영역에 형성되어 있지만 이와는 달리 제1 표시판의 화소 전극 위 또는 아래에 형성할 수도 있다.
액정 패널(300)의 제1 표시판 및 제2 표시판 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(미도시)가 부착된다.
계조 전압 발생부(800)는 단위 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성할 수 있다. 즉, 두 벌 중 한 벌은 정극성 전압이고, 다른 한 벌은 부극성 전압이 된다. 정극성 전압과 부극성 전압은 공통 전압(Vcom)에 대해 데이터 전압의 극성이 반대인 전압을 의미하며, 반전 구동시 교대하여 액정 패널에 각각 제공된다.
제1 및 제2 쉬프트 레지스터(400L, 400R)는 액정 패널(300)의 일측과 타측에 배치되고, 각각의 게이트선(G1 - Gn)과 연결되어 있으며, 게이트 온 신호를 게이트선(G1 - Gn)에 인가한다.
데이터 구동부(500)는 액정 패널(300)의 데이트선(D1 - Dm)에 연결되어 있으며, 계조 전압 발생부(800)로부터 제공된 전압에 기초하여 복수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
타이밍 제어부(600)는 제1 및 제2 쉬프트 레지스터(400L, 400R) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 제1 및 제2 쉬프트 레지스터(400L, 400R) 및 데이터 구동부(500)에 제공한다.
전압 생성부(700)는 복수의 구동 전압을 생성한다. 예를 들어, 제1 및 제2 클럭 신호(CKV1, CKV2) 및 공통 전압(Vcom)을 생성한다.
이하에서 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
타이밍 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클럭(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 제어부(600)는 입력 제어 신호를 기초로 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성하고 영상 신호(R, G, B)를 액정 패널(300)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호(CONT1)를 제1 및 제2 쉬프트 레지스터(400L, 400R)로 제공하고 데이터 제어 신호(CONT2)와 처리한 영상 데이터(R', G', B')는 데이터 구동부(500)로 제공한다.
여기서, 게이트 제어 신호(CONT1)는 게이트 온 신호 구간의 출력 시작을 지시하는 제1 및 제2 시작 신호(STV1, STV2), 게이트 온 신호의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.
데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이트선(D1 - Dm)에 해당 데이터 전압을 인가하라는 데이터 로드 신호(TP), 공통 전압(Vcom)에 대한 데이터 전압의 극성(이하 '공통 전압에 대한 데이터 전압의 극성'을 줄여 '데이터 전압의 극성'이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클럭 신호(HCLK) 등을 포함한다.
데이터 구동부(500)는 타이밍 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 단위 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.
제1 및 제2 쉬프트 레지스터(400L, 400R)는 게이트 제어 신호(CONT1)에 따라 게이트 온 신호를 게이트선(G1 - Gn)에 인가하여 이 게이트선(G1 - Gn)에 연결 된 스위칭 소자를 턴온시킨다.
하나의 게이트선(G1 - Gn)에 게이트 온 신호가 인가되어 이에 연결된 한 행의 스위칭 소자가 턴온되어 있는 동안[이 기간을 '1H' 또는 '1 수평주기(horizontal period)'이라고 함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이트선(D1 - Dm)에 공급한다. 데이트선(D1 - Dm)에 공급된 데이터 전압은 턴온된 스위칭 소자를 통해 해당 단위 화소에 인가된다.
액정 분자들은 화소 전극과 공통 전극이 생성하는 전기장의 변화에 따라 그 배열을 바꾸고 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 제1 표시판 및 제2 표시판에 부착된 편광자(미도시)에 의하여 빛의 투과율 변화로 나타난다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G1 - Gn)에 대하여 차례로 게이트 온 신호를 인가하여 모든 단위 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다(프레임 반전). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이트선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(라인 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(도트 반전).
이하, 도 2 내지 도 4를 참조하여 본 발명의 제1 실시예에 따른 게이트 구동 회로에서 사용되는 쉬프트 레지스터에 대해 설명하기로 한다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 게이트 구동 회로에서 사용되는 제1 및 제2 쉬프트 레지스터를 나타낸 블록도이고, 도 3는 도 2의 각 스테이지의 내부 회로도이고, 도 4는 도 3의 각 스테이지의 동작을 나타내는 파형도이다.
도 1 및 도 2를 참조하면, 제1 쉬프트 레지스터(400L)는 복수의 게이트선(G1-Gn)의 일측에 연결되고, 제2 쉬프트 레지스터(400R)는 복수의 게이트선(G1-Gn)의 타측에 연결되어 있다. 이때, 제2 쉬프트 레지스터(400R)는 제1 쉬프트 레지스터(400L)와 동시에 턴온되어 제1 및 제2 쉬프트 레지스터(400L, 400R)에서 각각 출력되는 게이트 온 신호(Gout1,…,Gout(j))가 동시에 해당 게이트선에 제공된다.
제1 쉬프트 레지스터(400L)는 순차적으로 게이트 온 신호(Gout1,…,Gout(j))를 출력하는 복수의 좌측 스테이지(STL1,…, STL(j))로 이루어지고, 제2 쉬프트 레지스터(400R)는 순차적으로 게이트 온 신호(Gout1,…,Gout(j))를 출력하는 복수의 우측 스테이지(STR1,…, STR(j))으로 이루어진다. 이때, 좌측 홀수 스테이지들(STL1, STL3, STL5)은 서로 종속적으로 연결되고, 좌측 짝수 스테이지들(STL2, STL4, STL6)은 서로 종속적으로 연결된다. 또한, 우측 홀수 스테이지들(STR1, STR3, STR5)은 서로 종속적으로 연결되고, 우측 짝수 스테이지들(STR2, STR4, STR6)은 서로 종속적으로 연결된다.
여기서, 첫 번째 게이트선(G1)에 인가되는 게이트 온 신호(Gout1)는 도 4에 도시된 바와 같이 예비 충전 구간(P1)과 본 충전 구간(M1)을 포함하며, 두 번째 게이트선(G2)에 인가되는 게이트 온 신호(Gout2)는 예비 충전 구간(P1)만큼 딜레이 된 신호이다.
본 발명의 제1 실시예에서 제1 및 제2 쉬프트 레지스터(400L, 400R)는 서로 동일한 구조를 갖는다. 따라서, 제1 쉬프트 레지스터(400L)에 대해서만 설명하고, 제2 쉬프트 레지스터(400R)에 대한 설명은 생략하기로 한다.
복수의 좌측 스테이지(STL1,…,STL(j))는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 오프 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 포함한다.
도 2 및 도 4에 도시된 바와 같이, 좌측 홀수 스테이지(STL1, STL3, STL5)에는 제1 클럭 신호(CKV1) 및 제1 반전 클럭 신호(CKVB1), 제1 시작 신호(STV1), 게이트 오프 신호(Voff)가 제공되고, 좌측 짝수 스테이지(STL2, STL4, STL6)에는 제2 클럭 신호(CKV2) 및 제2 반전 클럭 신호(CKVB2), 제2 시작 신호(STV2), 게이트 오프 신호(Voff)가 제공된다.
여기서, 제1 반전 클럭 신호(CKVB1)는 제1 클럭 신호(CKV1)와 반전된 위상을 갖고, 제2 반전 클럭 신호(CKVB2)는 제2 클럭 신호(CKV2)와 반전된 위상을 갖는다. 또한, 제2 클럭 신호(CKV2)는 제1 클럭 신호(CKV1)의 한 주기(T)의 T/4 주기만큼 딜레이 된 신호이고, 제1 반전 클럭 신호(CKVB1)는 제2 반전 클럭 신호(CKVB2)의 한 주기(T)의 T/4 주기만큼 딜레이 된 신호이다.
또한, 좌측 스테이지(STL1)의 셋 단자(S)에는 전단 캐리 신호 대신 제1 시작 신호(STV1)가 입력되며, 좌측 스테이지(STL2)의 셋 단자(S)에는 제2 시작 신호(STV2)가 입력된다. 이때, 제2 시작 신호(STV2)는 제1 시작 신호(STV1)의 T/4 주기만큼 딜레이 된 신호이다.
그리고, 마지막 스테이지(STL(j))의 리셋 단자(R)에는 후단 게이트 온 신호 대신 제1 시작 신호(STV1)가 입력된다.
좌측 각 스테이지(STL1,…,STL(j)), 예를 들면, 좌측 세 번째 스테이지(STL3)의 셋 단자(S) 및 리셋 단자(R)에는 각각 전단 스테이지(STL1)의 캐리 신호와 후단 스테이지(STL6)의 게이트 온 신호(Gout6)가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 제1 반전 클럭 신호(CKVB1)와 제1 클럭 신호(CKV1)가 입력되며, 오프 전압 단자(GV)에는 게이트 오프 신호(Voff)가 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 온 신호(Gout3)를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호를 출력한다. 마지막 스테이지(STL(j))의 캐리 신호는 초기화 신호로서 각 스테이지(STL1,…,STL(j))에 제공된다.여기서, 제1 및 제2 쉬프트 레지스터(400L, 400R)의 좌측 및 우측 스테이지들은 서로 동일한 구성을 갖는다.
마지막 스테이지(STL(j))와 마지막에서 두 번째와 세 번째 스테이지(STL(j-1), STL(j-2))는 더미 스테이지로써 활용될 수 있고, 이 경우에는 스테이지(STL(j), STL(j-1), STL(j-2))의 출력 단자가 표시 장치의 구동에 이용되지 않는 더미 게이트선에 연결되거나, 전단 스테이지(STL(j-3), STL(j-4), STL(j-5))의 리셋 단자(R)와만 연결될 수 있다. 또, 마지막에서 두 번째 스테이지의 캐리 출력 단자(OUT2)는 어디에도 연결되지 않고 남아 있을 수 있다. 더미 스테이지는 제1 및 제2 쉬프트 레지스터(400L, 400R)의 각 스테이지가 순차 동작을 하는데 필요한 신호를 제공하는 역할을 한다.
이하, 도 3 참조하여 각 스테이지의 내부 회로에 대해서 설명한다.
도 3을 참조하면, 각 스테이지는 풀업 구동부(211), 풀다운부(219), 풀업부(213), 캐리 출력부(214), 리플 개선부(215), 인버터부(216), 홀딩부(217), 리플 방지부(215a) 및 리셋부(218)를 포함한다.
풀업 구동부(211)는 스위칭 소자(T4), 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함한다. 스위칭 소자(T4)의 게이트와 소스는 셋 단자(S)와 연결되어 있으며, 드레인은 제1 노드(N1)에 연결되어 있다. 제1 캐패시터(C1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 있으며, 제2 캐패시터(C2)는 제1 노드(N1)와 캐리 출력 단자(OUT2) 사이에 연결되어 있다. 풀업 구동부(211)는 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 풀업부(213)를 턴온시킨다.
풀다운부(219)는 이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 현재단 게이트 신호를 오프전압(Voff)으로 방전시키고, 풀업부(213)를 턴오프시킨다.
풀다운부(219)는 리셋 단자(R)에 연결된 게이트, 오프 전압 단자(GV)에 연결된 소스 및 게이트 출력 단자(OUT1)에 연결된 드레인으로 이루어진 풀다운 스위칭 소자(T2)와 리셋 단자(R)에 연결되어 있는 게이트, 오프 전압 단자(GV)에 연결되어 있는 소스, 제1 노드(N1)에 연결되어 있는 드레인으로 이루어진 스위칭 소자(T9)를 포함한다. 여기에서, 스위칭 소자(T9)의 종횡비(aspect ratio)는 스위칭 소자(T1)의 종횡비의 1/20 내지 1/10로 설정될 수 있다. 여기서, 상기 풀다운 스위칭 소자(T2)는 이후 스테이지의 게이트 출력 신호(Gout(j+3))에 응답하여 제1 클럭(CKV)만큼 풀업된 현재단 게이트 전압을 오프 전압 단자(GV)를 통해 공급되는 오프전압(Voff)만큼 풀다운시킨다. 즉, 상기 풀다운 스위칭 소자(T2)는 제1 구간 이후에 턴온되어 현재단 게이트 전압을 로우상태로 다운시킨다. 또 스위칭 소자(T9)는 이후 스테이지의 게이트 출력 신호(Gout(j+3))에 응답하여 풀업부(213) 스위칭 소자(T1)의 게이트 단자 전압을 오프 전압 단자(GV)를 통해 공급된 오프전압(Voff)으로 낮춰 스위칭 소자(T1)를 턴오프한다.
풀업부(213)는 게이트가 제1 노드(N1)에 연결되어 있으며 소스는 제1 클럭 단자(CK1)에 연결되어 있고 드레인은 게이트 출력 단자(OUT1)에 연결되어 있는 스위칭 소자(T1)을 포함한다. 여기서 스위칭 소자(T1)의 드레인은 풀업부(213)의 출력 단자가 된다. 따라서, 풀업부(213)는 제1 클럭 단자(CK1)를 통해 제공되는 클럭 신호(CKV1)만큼 풀업된 게이트 온 신호(Gout(j))를 게이트 출력 단자(OUT1)로 출력한다.
캐리 출력부(214)는 게이트가 제1 노드(N1)에 연결되어 있으며 소스는 제1 클럭 단자(CK1)에 연결되어 있고 드레인은 캐리 출력 단자(OUT2)에 연결되어 있는 스위칭 소자(T15)를 포함한다. 따라서, 캐리 출력부(214)는 제1 클럭 단자(CK1)를 통해 제공되는 클럭 신호(CKV1)만큼 풀업된 캐리 신호(Cout(j))를 캐리 출력 단자(OUT2)로 출력한다. 또 다른 실시예로서 캐리신호는 별도의 스위칭 소자(T15)을 구비하지 않고 풀업부(213)의 출력단자에서 출력 할 수 있다.
리플 개선부(215)는 셋 단자(S)와 오프 전압 단자(GV) 사이에 직렬로 연결 되어 있는 복수의 스위칭 소자(T11, T10, T5)를 포함한다. 스위칭 소자(T11)의 게이트에는 제2 클럭 단자(CK2)가 연결되어 있고, 소스에는 셋 단자(S)가 연결되어 있고, 드레인에는 제1 노드(N1)가 연결되어 있다. 스위칭 소자(T10)의 게이트에는 제1 클럭 단자(CK1)가 연결되어 있고, 소스에는 제2 노드(N2)와 연결되어 있으며, 드레인에는 제1 노드(N1)가 연결되어 있다. 스위칭 소자(T5)의 게이트에는 제2 클럭 단자(CK2)가 연결되어 있으며, 소스에는 오프 전압 단자(GV)가 연결되어 있으며, 드레인에는 제2 노드(N2)가 연결되어 있다.
스위칭 소자(T10)는 제1 클럭 신호(CKV1)에 응답하여 제2 노드(N2)의 신호를 제1 노드(N1)로 제공하여 게이트 출력 단자(OUT1)로부터 출력되는 게이트 신호(Gout(j))의 리플을 방지한다. 그리고, 스위칭 소자(T11)는 제2 클럭 단자(CK2)를 통해 제공되는 제1 반전 클럭 신호(CKVB1)에 응답하여 다른 스테이지의 캐리 신호(Cout(j))를 제1 노드(N1)로 제공하여 게이트 출력 단자(OUT1)로부터 출력되는 게이트 신호(Gout(j))의 리플을 방지한다. 또한, 스위칭 소자(T5)는 제2 클럭 단자(CK2)를 통해 제공되는 제1 반전 클럭 신호(CKVB1)에 응답하여 게이트 오프 신호(Voff)를 제2 노드(N2)로 제공하여 게이트 출력 단자(OUT1)로부터 출력되는 게이트 신호(Gout(j))의 리플을 방지한다.
홀딩부(217)는 제어 단자가 인버터부(216)에 연결되어 있으며, 스위칭 소자(T3)를 포함한다. 스위칭 소자(T3)의 게이트는 홀딩부(217)의 제어 단자로서 인버터부(216)의 제4 노드(N4)와 연결되어 있고, 소스는 오프 전압 단자(GV)에 연결되어 있고, 드레인은 게이트 출력 단자(OUT1)에 연결되어 있다.
인버터부(216)는 복수의 스위칭 소자(T12, T7, T13, T8)와 제3 및 제4 캐패시터(C3, C4)를 포함하며, 홀딩부(217)의 스위칭 소자(T3)를 턴온 또는 턴오프시키는 역할을 한다.
스위칭 소자(T12)의 게이트와 소스는 제1 클럭 단자(CK1)에 연결되어 있고, 드레인은 제3 노드(N3)에 연결되어 있다. 그리고, 스위칭 소자(T7)의 게이트는 제3 노드(N3)에 연결되어 있고, 소스는 제1 클럭 단자(CK1)에 연결되어 있으며, 드레인은 제4 노드(N4)와 연결되어 있다. 제3 캐패시터(C3)는 제1 클럭 단자(CK1)와 제3 노드(N3) 사이에 연결되어 있으며, 제4 캐패시터(C4)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되어 있다. 또한, 스위칭 소자(T13, T8)의 각각의 게이트는 리플 방지 다이오드(RT17)를 통하여 제2 노드(N2)에 연결되어 있고, 각각의 소스는 오프 전압 단자(GV)에 연결되어 있으며, 각각의 드레인은 제3 노드(N3)와 제4 노드(N4)에 연결되어 있다.
스위칭 소자(T12, T7)는 제1 클럭 신호(CKV1)에 응답하여 턴온되어 제1 클럭 신호(CKV1)를 제3 및 제4 노드(N3, N4)로 출력하고, 이때에 하이 레벨의 게이트 온 신호(Gout(j))가 게이트 출력 단자(OUT1)를 통해 출력된다. 그리고, 스위칭 소자(T13, T8)가 턴온되어 제3 및 제4 노드(N3, N4)가 게이트 오프 신호(Voff)로 방전된다. 이때, 스위칭 소자(T3)는 턴오프 상태로 유지된다.
이후, 게이트 출력 단자(OUT1)에서 로우 레벨의 게이트 온 신호(Gout(j))가 출력되면, 스위칭 소자(T13, T8)는 턴오프 된다. 이때에 스위칭 소자(T12, T7)가 턴온되어 제4 노드(N4)에 하이 레벨의 클럭 신호(CKV1)가 인가되고, 홀딩부(217)의 스위칭 소자(T3)는 클럭 신호(CKV1)에 응답하여 게이트 오프 신호(Voff)를 게이트 출력 단자(OUT1)로 출력한다. 따라서, 게이트 출력 단자(OUT1)는 홀딩부(217)에 의하여 게이트 오프 신호(Voff)로 홀딩된다.
리셋부(218)는 풀업 구동부(211)에 연결되어 있으며, 게이트에는 프레임 리셋 단자(FR)가 연결되어 있고, 소스에는 오프 전압 단자(GV)가 연결되어 있으며, 드레인은 제1 노드(N1)와 연결되어 있는 스위칭 소자(T6)를 포함한다. 스위칭 소자(T6)는 마지막 스테이지의 캐리 신호(Cout(j))에 응답하여 셋 단자(S)를 통해 입력된 노이즈를 게이트 오프 신호(Voff)로 방전시킨다.
따라서, 제2 노드(N2)는 게이트 오프 신호(Voff)가 출력되고, 스위칭 소자(T1, T15)를 턴오프시켜 출력 단자(OUT1, OUT2)를 각각 리셋시킨다.
리플방지부(215a)는 제2 노드(N2)에 소스와 게이트가 공통으로 연결되어 있으며, 드레인은 인버터부(216)의 스위칭 소자(T8, T13)의 게이트에 연결된 리플 방지 다이오드(RT17)을 포함한다. 또한 리플 방지 다이오드(RT17)의 드레인에는 리플 방지 스위칭 소자(RT18)의 드레인이 연결되며, 리플 방지 스위칭 소자(RT18)의 게이트는 제2 클럭 단자(CK2)에 연결되고 소스는 오프 전압 단자(GV)에 연결된다. 또한 리플 방지 캐패시터(RC7)는 인버터부(216) 스위칭 소자(T8)의 게이트 전극과 소스 전극 사이에 연결될 수 있다.
여기서 리플 방지 다이오드(RT17)는 게이트 출력 단자(OUT1)를 통하여 제2 노드(N2)로 리플이 유입되는 경우 리플 방지 다이오드(RT17)의 문턱 전압만큼 리플 전압을 약화시켜 인버터부(216)의 입력단(T8과 T13의 게이트)이 리플 전압의 영향 을 받는 것을 저감한다. 또, 리플 방지 스위칭 소자(RT18)는 게이트 온 신호의 입력 신호인 제1 클럭 신호(CKV1)에 대하여 반대 극성을 가지는 제1 반전 클럭 신호(CKVB1)에 의하여 동작하여 인버터부(216)의 입력단(T8과 T13의 게이트)을 게이트 오프 신호(Voff)로 리셋함으로써 리플의 영향을 제거한다. 또한 리플 방지 캐패시터(RC7)는 인버터부(216) 스위칭 소자(T8)의 게이트와 소스 사이에 연결되어 있어서 인버터부(216)의 입력단(T8과 T13의 게이트)에 리플 전압이 유입되더라도 이를 완충한다.
따라서 복수의 게이트선에 연결된 기생캐패시터에 의한 게이트 출력 단자(OUT1)의 전압이 변동 될 경우 리플 방지 다이오드(RT17), 리플 방지 스위칭 소자(RT18) 및 리플 방지 캐패시터(RC7)에 의해서 인버터부(216)와 홀딩부(217)에서의 출력 불량을 개선 할 수 있다. 또한 인버터부(216)와 홀딩부(217)의 출력 불량을 개선함으로서 현재의 게이트 전압의 신호변동을 줄 일 수 있다. 또한 현재의 게이트(OUT) 신호는 다음 스테이지의 캐리 신호로 전달 되기 때문에 모든 스테이지의 게이트 구동회로의 신뢰성을 확보 할 수 있고, 궁극적으로 화질 개선을 이룰 수 있다.
이하에서는 도 3 및 도 4를 참조하여 각 스테이지의 동작에 대해 설명한다.
도 3 및 도 4를 참조하면, 시간 t1에서 스위칭 소자(T4)가 제1 시작 신호(STV1) 또는 다른 스테이지의 캐리 신호에 응답하여 턴온되면, 제1 및 제2 캐패시터(C1, C2)가 충전된다. 이때, 제1 노드(N1)는 준비 구간(a)에서 제1 전압 레벨을 가지며, 준비 구간(a)은 2H 동안 유지된다.
시간 t2에서 스위칭 소자(T4)는 턴오프 상태가 되어 제1 노드(N1)는 플로팅(floating) 상태가 되고, 제1 클럭 단자(CK1)에 하이 레벨을 갖는 제1 클럭 신호(CKV1)이 인가되어 풀업부(213)의 스위칭 소자(T1)와 캐리 출력부(214)의 스위칭 소자(T15)가 턴온된다. 따라서, 제1 클럭 단자(CK1)로 제공되는 하이 레벨을 갖는 제1 클럭 신호(CKV1)가 각각 게이트 출력 단자(OUT1)와 캐리 출력 단자(OUT2)를 통해 게이트 온 신호(Gout(j)) 및 캐리 신호(Cout(j))로 출력된다. 이때, 제1 노드(N1)는 게이트 활성화 구간(b)에서 제1 전압 레벨보다 높은 제2 전압 레벨을 갖게 되면서 스위칭 소자(T1)가 턴온되며 게이트 활성화 구간(b)은 2H 동안 유지된다.
시간 t3에서, 스위칭 소자(T1)는 턴온 상태가 유지되어 제1 클럭 단자(CK1)로 제공되는 클럭 신호(CKV1)가 게이트 출력 단자(OUT1)를 통해 게이트 오프 신호(Gout(j))로 출력된다. 이때, 제1 노드(N1)는 제1 게이트 비활성 구간(c)에서 제2 전압 레벨보다 낮은 제3 전압 레벨을 갖게 되고, 제1 게이트 비활성 구간(c)은 1H 동안 유지된다. 여기서, 제1 게이트 비활성 구간(c)은 스위칭 소자(T9)의 게이트에 다른 스테이지의 게이트 온 신호(Gout(j+3))가 입력 되기 전까지의 구간을 나타낸다.
시간 t4에서, 스위칭 소자(T9)가 다른 스테이지의 게이트 온 신호(Gout(j+3))에 응답하여 턴온되면, 제1 노드(N1)는 제2 게이트 비활성 구간(d)에서 제3 전압 레벨보다 낮은 제4 전압 레벨 즉, 게이트 오프 신호(Voff)으로 방전된다. 이때에 제1 및 제2 캐패시터(C1, C2)에 충전된 전하는 스위칭 소자(T9)를 통 해 게이트 오프 신호(Voff)로 방전된다.
스위칭 소자(T2)는 제2 노드의 전압 레벨을 게이트 오프 신호의 전압 레벨로 풀다운시킨다. 각 스테이지의 리셋 단자(R)에 다른 스테이지의 게이트 온 신호(Gout(j+3))를 제공함으로써 제1 노드가 제2 게이트 비활성화 구간에서 게이트 오프 신호(Voff)의 전압을 갖도록 하여 스위칭 소자(T1)를 턴오프하고, 스위칭 소자(T2)를 턴온하여 게이트 오프 신호(Voff)를 제2 노드로 출력하게 한다. 또 다른 실시예로서 스위칭 소자(T2) 없이도 스위칭 소자(T9)가 스위칭 소자(T2)의 역할을 할 수 있다. 따라서, 게이트 구동 회로에서 가장 많은 공간을 차지하는 스위칭 소자(T2)를 제거함으로써 액정 패널 내에서 게이트 구동 회로가 차지하는 공간을 줄일 수 있으며, 이로 인해 게이트 구동 회로의 공정 마진을 확보할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 내부 회로도이다.
각 스테이지는 풀업 구동부(211), 풀다운부(219), 풀업부(213), 캐리 출력부(214), 리플 개선부(215), 인버터부(216), 홀딩부(217), 리플 방지부(215a) 및 리셋부(218)를 포함한다.
본 발명의 제2 실시예에서는 리플 방지부(215a)와 캐리 출력부(214)를 제외한 나머지 부분에 대한 설명은 본 발명의 제1 실시예와 동일하므로 생략하기로 한다.
본 발명의 제2 실시예서와 같이 리플 방지부(215a)의 리플 방지 다이오드(RT17)의 소스와 게이트 전극을 공통적으로 캐리 출력부(214)의 출력단자 와 연결 할 수 있다. 캐리 출력부(214)의 출력단은 게이트선과 직접적으로 연결되어 있기 않기 때문에 게이트 신호의 변동에 의한 리플 전압이 인버터부(216)에 영향을 주는 것은 차단되어 있다. 그러나 캐리 출력부(214)에도 리플 전압이 발생할 수 있으므로 리플 방지부(215a)를 둠으로써 리플 전압이 인버터부(216)에 영향을 미치는 것을 방지한다.
리플 방지부(215a)의 다른 회로의 구성은 제1 실시예와 같다. 본 발명의 제2 실시예에서도 본 발명의 제1 실시예와 동일한 효과를 얻을 수 있다.
도 6는 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 내부 회로도이다.
각 스테이지는 풀업 구동부(211), 풀다운부(219), 풀업부(213), 제2 풀업부(RT19), 캐리 출력부(214), 리플 개선부(215), 인버터부(216), 홀딩부(217), 리플 방지부(215a) 및 리셋부(218)를 포함한다.
본 발명의 제3 실시예에서는 리플 방지부(215a)와 제2 풀업부(RT19)를 제외한 나머지 부분에 대한 설명은 본 발명의 제1 실시예와 동일하므로 생략하기로 한다.
본 발명의 제3 실시예서와 같이 리플 방지부(215a)의 리플 방지 다이오드(RT17)의 소스와 게이트 전극을 공통적으로 제2 풀업부(RT19)의 출력 단자와 연결 할 수 있다. 제2 풀업부(RT19)는 풀업부(213)의 게이트와 소스 전극에 각각 연결된 게이트와 소스 전극, 그리고 리플 방지 다이오드에 연결된 드레인 전극을 포함한다. 제3 실시예에서와 같이 제2 풀업부(RT19)을 더 포함함으로서 게이트 신호의 변동에 의한 왜곡된 신호가 리플 방지부(215a)에 입력되는 것을 차단할 수 있다. 그러나 제2 풀업부(RT19)에도 리플 전압이 발생할 수 있으므로 리플 방지부(215a)를 둠으로써 리플 전압이 인버터부(216)에 영향을 미치는 것을 방지한다.
리플 방지부(215a)의 다른 회로의 구성은 제1 실시예와 같다. 본 발명의 제3 실시예에서도 본 발명의 제1 실시예와 동일한 효과를 얻을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 블록도이다.
도 2 은 본 발명의 제1 실시예에 따른 게이트 구동 회로에서 사용되는 제1 및 제2 쉬프트 레지스터를 나타낸 블록도이다.
도 3는 도 2의 쉬프트 레지스터의 각 스테이지의 내부 회로도이다.
도 4는 도 3의 각 스테이지의 동작을 나타내는 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 내부 회로도이다.
도 6는 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 각 스테이지의 내부 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
211: 풀업 구동부 219: 풀다운 구동부
213: 풀업부 214: 캐리 출력부
215: 리플 개선부 215a: 리플 방지부
216: 인버터부 RT19: 제2 풀업부
217: 홀딩부 218: 리셋부
300: 액정 패널 400L: 제1 쉬프트 레지스터
400R: 제2 쉬프트 레지스터 500L: 데이터 구동부
600: 타이밍 제어부 700: 전압 생성부
800: 계조 전압 발생부

Claims (21)

  1. 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하는 게이트 구동 회로에서,
    각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프 전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부; 및
    소스 전극과 게이트 전극이 공통적으로 상기 풀업부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드
    를 포함하고,
    상기 리플 방지 다이오드의 상기 소스 전극과 상기 게이트 전극은 서로 직접 연결되어 있는
    게이트 구동 회로.
  2. 제1항에 있어서,
    상기 풀업부는 제1 풀업부와 제2 풀업부를 포함하고, 상기 제1 풀업부의 출력 단자는 현재단 게이트선에 연결되어 있고, 상기 제2 풀업부의 출력 단자는 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 풀업부의 출력 단자는 현재단 게이트선 및 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  4. 제1항에 있어서,
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 스위칭 소자를 더 포함하는 게이트 구동 회로.
  5. 제4항에 있어서,
    상기 풀업부는 제1 풀업부와 제2 풀업부를 포함하고, 상기 제1 풀업부의 출력 단자는 현재단 게이트선에 연결되어 있고, 상기 제2 풀업부의 출력 단자는 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  6. 제4항에 있어서,
    상기 풀업부의 출력 단자는 현재단 게이트선 및 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  7. 제4항에 있어서,
    상기 인버터부는
    상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터;
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및
    상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터
    를 더 포함하는 게이트 구동 회로.
  8. 제7항에 있어서,
    상기 풀업부는 제1 풀업부와 제2 풀업부를 포함하고, 상기 제1 풀업부의 출력 단자는 현재단 게이트선에 연결되어 있고, 상기 제2 풀업부의 출력 단자는 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  9. 제7항에 있어서,
    상기 풀업부의 출력 단자는 현재단 게이트선 및 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  10. 제1항에 있어서,
    상기 인버터부는
    상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터;
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및
    상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터
    를 더 포함하는 게이트 구동 회로.
  11. 제10항에 있어서,
    상기 풀업부는 제1 풀업부와 제2 풀업부를 포함하고, 상기 제1 풀업부의 출력 단자는 현재단 게이트선에 연결되어 있고, 상기 제2 풀업부의 출력 단자는 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  12. 제10항에 있어서,
    상기 풀업부의 출력 단자는 현재단 게이트선 및 상기 리플 방지 다이오드의 소스 전극 및 게이트 전극과 연결되어 있는 게이트 구동 회로.
  13. 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하는 게이트 구동회로에서,
    각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프 전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부;
    상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시키는 캐리부; 및
    소스 전극과 게이트 전극이 공통적으로 상기 캐리부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드
    를 포함하고,
    상기 리플 방지 다이오드의 상기 소스 전극과 상기 게이트 전극은 서로 직접 연결되어 있는
    게이트 구동 회로
  14. 제13항에 있어서,
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 스위칭 소자를 더 포함하는 게이트 구동 회로.
  15. 제14항에 있어서,
    상기 인버터부는
    상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터;
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결 되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및
    상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터
    를 더 포함하는 게이트 구동 회로.
  16. 제13항에 있어서,
    상기 인버터부는
    상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터;
    상기 리플 방지 다이오드의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및
    상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터
    를 더 포함하는 게이트 구동 회로.
  17. 종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하는 게이트 구동회로에서,
    각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프 전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부; 및
    상기 인버터부의 입력 단자에 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 스위칭 소자
    를 포함하는 게이트 구동 회로.
  18. 제17항에 있어서,
    상기 인버터부는
    상기 제1 클럭을 인가하는 제1 클럭 단자에 연결되어 있는 드레인 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 리플 방지 스위칭 소자의 드레인 전극과 연결되어 있는 게이트 전극을 포함하는 제1 인버터 트랜지스터;
    상기 리플 방지 스위칭 소자의 드레인 전극과 연결되어 있는 게이트 전극, 상기 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 홀딩부의 제어 단자에 연결되어 있는 드레인 전극을 포함하는 제2 인버터 트랜지스터; 및
    상기 제2 인버터 트랜지스터의 상기 게이트 전극과 상기 소스 전극 사이에 연결되어 있는 리플 방지 캐퍼시터
    를 더 포함하는 게이트 구동 회로.
  19. 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;
    상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동부; 및
    종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하며 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부; 및
    소스 전극과 게이트 전극이 공통적으로 상기 풀업부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드
    를 포함하고,
    상기 리플 방지 다이오드의 상기 소스 전극과 상기 게이트 전극은 서로 직접 연결되어 있는
    표시 장치.
  20. 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;
    상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동부; 및
    종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하며 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프 전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부;
    상기 제1 구간동안 현재단 캐리 신호를 상기 제1 클럭으로 풀업시키는 캐리부; 및
    소스 전극과 게이트 전극이 공통적으로 상기 캐리부의 출력 단자에 연결되어 있으며 드레인 전극은 상기 인버터부의 입력 단자에 연결되어 있고, 상기 인버터부로 리플이 유입되는 것을 방지하는 리플 방지 다이오드
    를 포함하고,
    상기 리플 방지 다이오드의 상기 소스 전극과 상기 게이트 전극은 서로 직접 연결되어 있는
    표시 장치.
  21. 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시부;
    상기 표시부에 상기 데이터 신호를 제공하는 데이터 구동부; 및
    종속적으로 연결된 n개의 스테이지(여기서, n은 2이상의 정수)를 포함하며 상기 표시부에 상기 게이트 신호를 순차적으로 출력하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 각 스테이지는
    한 프레임 중 제1 구간동안 현재단 게이트 신호를 제1 클럭으로 풀업시키는 풀업부;
    상기 풀업부에 연결되어 있고, 이전단 스테이지들 중 어느 하나로부터 캐리 신호를 입력받아 상기 풀업부를 턴온하는 풀업 구동부;
    이후단 스테이지들 중 어느 하나로부터 게이트 신호를 입력받아 상기 현재단 게이트 신호를 오프 전압으로 방전하고 풀업부를 턴오프하는 풀다운부;
    상기 현재단 게이트 신호를 상기 오프 전압의 레벨로 홀딩하는 홀딩부;
    상기 제1 클럭에 응답하여 상기 홀딩부를 턴온 또는 턴오프하는 인버터부; 및
    상기 인버터부의 입력 단자에 연결되어 있는 드레인 전극, 상기 오프 전압을 인가하는 오프 전압 단자에 연결되어 있는 소스 전극 및 상기 제1 클럭과 위상이 반대인 제2 클럭을 인가하는 제2 클럭 단자와 연결되어 있는 게이트 전극을 포함하는 리플 방지 스위칭 소자
    를 포함하는 표시 장치.
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