JP2007184076A - シフトレジスタ - Google Patents
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Abstract
【解決手段】シフトレジスタの各ステージSAは、イネーブル回路1と、ディスエーブル回路2とを備えている。このディスエーブル回路2は、イネーブル回路1に制御信号が入力されてイネーブル回路1から次の制御信号が出力されるまでの間以外は、シフトレジスタの外部からディスエーブル回路2に高電圧が供給されることにより、イネーブル回路1をオフにするように構成されている。
【選択図】図1
Description
図1は、本発明の第1の実施の形態を示すシフトレジスタのステージSAの回路図である。本実施の形態において、従来と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージSA(SA1、SA2、・・・SAn)が直列に接続されて構成されている。そして、各ステージSAは、制御信号入力端子101と、制御信号出力端子102と、クロック信号入力端子103と、イネーブル回路1と、ディスエーブル回路2とを備えている。
図4は、本発明の第2の実施の形態を示すシフトレジスタのステージSBの回路図である。本実施の形態において、従来や第1の実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージSB(SB1、SB2、・・・SBn)が直列に接続されて構成されている。そして、各ステージSBは、制御信号入力端子101と、制御信号出力端子102と、クロック信号入力端子103と、イネーブル回路11と、ディスエーブル回路12とを備えている。
図5は、本発明の第3の実施の形態を示すシフトレジスタのステージSCの回路図である。本実施の形態において、従来や第1の実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージSC(SC1、SC2、・・・SCn)が直列に接続されて構成されている。そして、各ステージSCは、制御信号入力端子101と、制御信号出力端子102と、クロック信号入力端子103と、イネーブル回路1と、ディスエーブル回路22とを備えている。
図7は、本発明の第4の実施の形態を示すシフトレジスタのステージSDの回路図である。本実施の形態において、従来や前述した実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタは、複数のステージSD(SD1、SD2、・・・SDn)が直列に接続されて構成されている。そして、各ステージSDは、制御信号入力端子101と、制御信号出力端子102と、クロック信号入力端子103と、イネーブル回路11と、ディスエーブル回路32とを備えている。
図8は、本発明の第5の実施の形態を示すシフトレジスタ50の回路図である。本実施の形態において、従来や前述した実施の形態と同様な部分には同じ符号を付し、異なる部分を中心にして説明する。なお、本実施の形態のシフトレジスタ50は、複数のステージSCが直列に接続されて構成されている。
2 ディスエーブル回路
3 回路本体
4 駆動回路
11 イネーブル回路
12 ディスエーブル回路
14 駆動回路
22 ディスエーブル回路
24 駆動回路
32 ディスエーブル回路
34 駆動回路
105 スイッチングトランジスタ
106 駆動トランジスタ
117 駆動トランジスタ
SA ステージ
SB ステージ
SC ステージ
SD ステージ
T7 第7トランジスタ
T8 第8トランジスタ
T9 第9トランジスタ
T10 第10トランジスタ
T11 第11トランジスタ
T12 第12トランジスタ
T13 第13トランジスタ
Vdd 高電圧
Vss 低電圧
Claims (5)
- 直列に接続された複数のステージからなるシフトレジスタにおいて、
前記複数のステージの各々は、イネーブル回路と、このイネーブル回路に接続されたディスエーブル回路とを備え、
前記イネーブル回路は、制御信号が入力された後にクロック信号が入力されることにより、このクロック信号を次の制御信号として出力するように構成され、
前記ディスエーブル回路は、前記イネーブル回路に前記制御信号が入力されてから前記次の制御信号が出力されるまでの間以外は、前記シフトレジスタの外部から高電圧が供給されることにより前記イネーブル回路をオフにするように構成されたことを特徴とするシフトレジスタ。 - 前記イネーブル回路は、ゲートおよびソースが接続されたスイッチングトランジスタと、このスイッチングトランジスタのドレインにゲートが接続された駆動トランジスタとを備え、
前記スイッチングトランジスタは、ゲートに制御信号が入力されてオンにされて、この制御信号をドレインに通すように構成され、
前記駆動トランジスタは、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされて、ドレインに入力されたクロック信号をソースへ流して次の制御信号として出力するように構成されている一方、
前記ディスエーブル回路は、入力側に前記スイッチングトランジスタのソースおよび前記駆動トランジスタのソースが接続されるとともに前記高電圧が供給される回路本体と、この回路本体の出力側にゲートが接続された二つのトランジスタとを備え、
前記回路本体は、前記スイッチングトランジスタに前記制御信号が入力されて前記駆動トランジスタのソースから前記次の制御信号が出力されるまでの間は、前記二つのトランジスタをオフにする一方、その間以外は、前記高電圧を前記二つのトランジスタのゲートにかけるように構成され、
前記二つのトランジスタの一方は、ドレインが前記スイッチングトランジスタのドレインと前記駆動トランジスタのゲートとの間に接続されてソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、前記駆動トランジスタのゲート側を低電圧状態に維持するように構成され、
前記二つのトランジスタの他方は、ドレインが前記駆動トランジスタのソースに接続されてソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、前記駆動トランジスタのソース側を低電圧状態に維持するように構成されたことを特徴とする請求項1に記載のシフトレジスタ。 - 前記イネーブル回路は、ゲートとソースが接続されたスイッチングトランジスタと、このスイッチングトランジスタのドレインにゲートが接続された二つの駆動トランジスタとを備え、
前記スイッチングトランジスタは、ゲートに制御信号が入力されてオンにされて、この制御信号をドレインに通すように構成され、
前記二つの駆動トランジスタの一方は、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされ、ドレインに入力されたクロック信号をソースへ通して次の制御信号として出力するように構成され、
前記二つの駆動トランジスタの他方は、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされ、ドレインに入力されたクロック信号をソース側へ出力するように構成されている一方、
前記ディスエーブル回路は、入力側が前記スイッチングトランジスタのソースおよび前記二つの駆動トランジスタの他方のソースに接続されるとともに前記高電圧が供給される回路本体と、この回路本体の出力側にゲートが接続された三つのトランジスタとを備え、
前記回路本体は、前記スイッチングトランジスタに制御信号が入力されて前記駆動トランジスタのソースから前記次の制御信号が出力されるまでの間は、前記三つのトランジスタをオフにする一方、その間以外は、前記高電圧を前記三つのトランジスタのゲートにかけるように構成され、
前記三つのトランジスタの一つは、ドレインが前記スイッチングトランジスタのドレインと前記二つの駆動トランジスタのゲートとの間に接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、双方の駆動トランジスタのゲート側を低電圧状態に維持するように構成され、
前記三つのトランジスタのもう一つは、ドレインが前記二つの駆動トランジスタの一方のソースに接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、この駆動トランジスタのソース側を低電圧状態に維持するように構成され、
前記三つのトランジスタの残りの一つは、ドレインが前記二つの駆動トランジスタの他方のソースに接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、この駆動トランジスタのソース側を低電圧状態に維持するように構成されたことを特徴とする請求項1に記載のシフトレジスタ。 - 前記イネーブル回路は、ゲートおよびソースが接続されたスイッチングトランジスタと、このスイッチングトランジスタのドレインにゲートが接続された駆動トランジスタとを備え、
前記スイッチングトランジスタは、ゲートに制御信号が入力されてオンにされて、この制御信号をドレインに通すように構成され、
前記駆動トランジスタは、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされて、ドレインに入力されたクロック信号をソースへ流して次の制御信号として出力するように構成されている一方、
前記ディスエーブル回路は、入力側に前記スイッチングトランジスタのソースおよび前記駆動トランジスタのソースが接続されるとともに前記高電圧が供給される回路本体と、この回路本体の出力側にゲートが接続された二つのトランジスタとを備え、
前記回路本体は、前記スイッチングトランジスタに前記制御信号が入力されて前記駆動トランジスタのソースから前記次の制御信号が出力されるまでの間は、前記二つのトランジスタをオフにする一方、その間以外は、前記高電圧を前記二つのトランジスタのゲートにかけるように構成され、
前記二つのトランジスタは、一方のトランジスタのソースと他方のトランジスタのドレインとが接続されて一体になった状態で前記駆動トランジスタのソースに接続されているとともに、前記一方のトランジスタのドレインは、前記スイッチングトランジスタのドレインと前記駆動トランジスタのゲートとの間に接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧が前記他方のトランジスタのソース側からドレイン側に流れることにより、前記駆動トランジスタのゲート側とソース側とを低電圧状態に維持するように構成されたことを特徴とする請求項1に記載のシフトレジスタ。 - 前記イネーブル回路は、ゲートとソースが接続されたスイッチングトランジスタと、このスイッチングトランジスタのドレインにゲートが接続された二つの駆動トランジスタとを備え、
前記スイッチングトランジスタは、ゲートに制御信号が入力されてオンにされて、この制御信号をドレインに通すように構成され、
前記二つの駆動トランジスタの一方は、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされ、ドレインに入力されたクロック信号をソースへ通して次の制御信号として出力するように構成され、
前記二つの駆動トランジスタの他方は、ゲートに前記スイッチングトランジスタから供給された前記制御信号が入力されてオンにされ、ドレインに入力されたクロック信号をソース側へ出力するように構成されている一方、
前記ディスエーブル回路は、入力側に前記スイッチングトランジスタのソースおよび前記二つの駆動トランジスタの他方のソースが接続されるとともに前記高電圧が供給される回路本体と、この回路本体の出力側にゲートが接続された三つのトランジスタとを備え、
前記回路本体は、前記スイッチングトランジスタに前記制御信号が入力されて前記駆動トランジスタのソースから前記次の制御信号が出力されるまでの間は、前記三つのトランジスタをオフにする一方、その間以外は、前記高電圧を前記三つのトランジスタのゲートにかけるように構成され、
前記三つのトランジスタのもう一つは、ドレインが前記二つの駆動トランジスタの一方のソースに接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧がソース側からドレイン側に流れることにより、この駆動トランジスタのソース側を低電圧状態に維持するように構成され、
前記三つのトランジスタの残り二つは、一方のトランジスタのソースと他方のトランジスタのドレインとが接続されて一体になった状態で前記駆動トランジスタのソースに接続されているとともに、前記一方のトランジスタのドレインは、前記スイッチングトランジスタのドレインと前記駆動トランジスタのゲートとの間に接続されて、ソースが外部から低電圧が供給されるように構成され、前記高電圧によりオンにされた時に、前記低電圧が前記他方のトランジスタのソース側からドレイン側に流れることにより、前記駆動トランジスタのゲート側とソース側とを低電圧状態に維持するように構成されたことを特徴とする請求項1に記載のシフトレジスタ。
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