JP2002175695A - シフトレジスタおよびシフトレジスタ回路 - Google Patents
シフトレジスタおよびシフトレジスタ回路Info
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Abstract
(57)【要約】
【課題】 シフトレジスタの出力インピーダンスを小さ
くすることと、シフトレジスタ内のトランジスタに加わ
る電圧ストレスを軽減することとを同時に実現する。 【解決手段】 シフトレジスタの段Ｆｉに、２種類の状
態のうちのいずれかを記憶する状態記憶手段Ｃｂと、こ
の状態記憶手段が記憶した状態を、初期状態レベルに初
期化するＭＩＳトランジスタＭ３、Ｍ４と、このＭＩＳ
トランジスタのゲートに、このＭＩＳトランジスタをオ
ンさせる第１のオン電圧、この第１のオン電圧より低い
第２のオン電圧、この第２のオン電圧より低く、このＭ
ＩＳトランジスタをオフさせるオフ電圧のうちのいずれ
かを印加する電圧制御回路Ｂとを設けた。
くすることと、シフトレジスタ内のトランジスタに加わ
る電圧ストレスを軽減することとを同時に実現する。 【解決手段】 シフトレジスタの段Ｆｉに、２種類の状
態のうちのいずれかを記憶する状態記憶手段Ｃｂと、こ
の状態記憶手段が記憶した状態を、初期状態レベルに初
期化するＭＩＳトランジスタＭ３、Ｍ４と、このＭＩＳ
トランジスタのゲートに、このＭＩＳトランジスタをオ
ンさせる第１のオン電圧、この第１のオン電圧より低い
第２のオン電圧、この第２のオン電圧より低く、このＭ
ＩＳトランジスタをオフさせるオフ電圧のうちのいずれ
かを印加する電圧制御回路Ｂとを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置等を駆動
するためのシフトレジスタに関する。
するためのシフトレジスタに関する。
【０００２】
【従来の技術】図１１は、従来のシフトレジスタの一例
を示す回路図である。このシフトレジスタ内のある段Ｆ
ｉに、前段Ｆｉ−１から信号Ｇｉ−１が入力されると、
段Ｆｉ内のＭＩＳトランジスタＭ２がオンする。ＭＩＳ
トランジスタＭ２がオンすると、このＭＩＳトランジス
タＭ２のドレインには、三相クロック信号のうちの一つ
であるクロック信号φｂが入力されているので、このク
ロック信号φｂが、段Ｆｉの出力端子から信号Ｇｉとし
て出力される。出力された信号Ｇｉは、後段Ｆｉ＋１に
送られると共に、このシフトレジスタに接続された表示
装置に送られ、この表示装置のゲート配線を駆動する。
を示す回路図である。このシフトレジスタ内のある段Ｆ
ｉに、前段Ｆｉ−１から信号Ｇｉ−１が入力されると、
段Ｆｉ内のＭＩＳトランジスタＭ２がオンする。ＭＩＳ
トランジスタＭ２がオンすると、このＭＩＳトランジス
タＭ２のドレインには、三相クロック信号のうちの一つ
であるクロック信号φｂが入力されているので、このク
ロック信号φｂが、段Ｆｉの出力端子から信号Ｇｉとし
て出力される。出力された信号Ｇｉは、後段Ｆｉ＋１に
送られると共に、このシフトレジスタに接続された表示
装置に送られ、この表示装置のゲート配線を駆動する。
【０００３】図１２は、上記シフトレジスタの動作を示
すタイミングチャートである。タイミングチャートに示
した期間Ｔ１に、段Ｆｉに信号Ｇｉ−１としてＨｉｇｈ
レベルのパルスが入力されると、段Ｆｉ内のノード（接
続点）Ｎ１の電位が上昇し、上昇した電位がＭＩＳトラ
ンジスタＭ２のゲートに印加されるので、このＭＩＳト
ランジスタＭ２はオンする。ＭＩＳトランジスタＭ２が
オンすると、このＭＩＳトランジスタＭ２のドレインに
入力されているクロック信号φｂが、段Ｆｉの出力端子
から信号Ｇｉとして出力される。
すタイミングチャートである。タイミングチャートに示
した期間Ｔ１に、段Ｆｉに信号Ｇｉ−１としてＨｉｇｈ
レベルのパルスが入力されると、段Ｆｉ内のノード（接
続点）Ｎ１の電位が上昇し、上昇した電位がＭＩＳトラ
ンジスタＭ２のゲートに印加されるので、このＭＩＳト
ランジスタＭ２はオンする。ＭＩＳトランジスタＭ２が
オンすると、このＭＩＳトランジスタＭ２のドレインに
入力されているクロック信号φｂが、段Ｆｉの出力端子
から信号Ｇｉとして出力される。
【０００４】次の期間Ｔ２には、上記クロック信号φｂ
としてＨｉｇｈレベルのパルスが入力されるので、段Ｆ
ｉの出力端子から信号ＧｉとしてＨｉｇｈレベルのパル
スが出力される。次の期間Ｔ３には、後段Ｆｉ＋１の出
力端子から信号Ｇｉ＋１としてＨｉｇｈレベルのパルス
が出力される。次の期間Ｔ４には、段Ｆｉの２つ後ろの
段Ｆｉ＋２から信号Ｇｉ＋２としてＨｉｇｈレベルのパ
ルスが出力される。信号Ｇｉ＋２は、段Ｆｉ内のＭＩＳ
トランジスタＭ３のゲートに入力されているので、信号
Ｇｉ＋２がＨｉｇｈレベルになると、ＭＩＳトランジス
タＭ３はオンする。トランジスタＭ３がオンすると、ノ
ードＮ１の電位が下降するので、ＭＩＳトランジスタＭ
２のゲート電位も下降し、トランジスタＭ２はオフす
る。すると、プルダウン抵抗Ｒが、段Ｆｉの出力端子か
ら出力される信号Ｇｉの電位をＬｏｗレベルに固定（ク
ランプ）する。
としてＨｉｇｈレベルのパルスが入力されるので、段Ｆ
ｉの出力端子から信号ＧｉとしてＨｉｇｈレベルのパル
スが出力される。次の期間Ｔ３には、後段Ｆｉ＋１の出
力端子から信号Ｇｉ＋１としてＨｉｇｈレベルのパルス
が出力される。次の期間Ｔ４には、段Ｆｉの２つ後ろの
段Ｆｉ＋２から信号Ｇｉ＋２としてＨｉｇｈレベルのパ
ルスが出力される。信号Ｇｉ＋２は、段Ｆｉ内のＭＩＳ
トランジスタＭ３のゲートに入力されているので、信号
Ｇｉ＋２がＨｉｇｈレベルになると、ＭＩＳトランジス
タＭ３はオンする。トランジスタＭ３がオンすると、ノ
ードＮ１の電位が下降するので、ＭＩＳトランジスタＭ
２のゲート電位も下降し、トランジスタＭ２はオフす
る。すると、プルダウン抵抗Ｒが、段Ｆｉの出力端子か
ら出力される信号Ｇｉの電位をＬｏｗレベルに固定（ク
ランプ）する。
【０００５】図１３は、上記シフトレジスタが駆動する
表示装置内の画素の等価回路を示す回路図である。各画
素は、ゲート配線、例えばＧｉに対し負荷容量ＣＬをも
ち、この負荷容量ＣＬは、ゲート配線・ソース配線間容
量Ｃcross、ＭＩＳトランジスタＭｐｘのゲート・ソー
ス間容量Ｃgs、ゲート配線上の液晶容量Ｃglc（図示せ
ず）、画素液晶容量Ｃlcと蓄積容量Ｃsが直列に接続さ
れた容量（Ｃlc・Ｃs）／（Ｃlc＋Ｃs）の総和になる。
表示装置内の画素の等価回路を示す回路図である。各画
素は、ゲート配線、例えばＧｉに対し負荷容量ＣＬをも
ち、この負荷容量ＣＬは、ゲート配線・ソース配線間容
量Ｃcross、ＭＩＳトランジスタＭｐｘのゲート・ソー
ス間容量Ｃgs、ゲート配線上の液晶容量Ｃglc（図示せ
ず）、画素液晶容量Ｃlcと蓄積容量Ｃsが直列に接続さ
れた容量（Ｃlc・Ｃs）／（Ｃlc＋Ｃs）の総和になる。
【０００６】ところで、表示装置内のソース配線の電位
は、時々刻々変動する。このソース配線は、ゲート配線
・ソース配線間容量Ｃcross、ゲート・ソース間容量Ｃg
sを介してゲート配線と接続されているので、ソース配
線の電位が変動すると、ゲート配線の電位も変動する。
ゲート配線の電位が変動すると、画素の電位も変動し、
表示装置の表示品質が低下する。このような表示品質の
低下を防止するためには、ゲート配線を駆動するシフト
レジスタ内のＭＩＳトランジスタＭ２およびプルダウン
抵抗Ｒの出力インピーダンスを十分小さくし、ゲート配
線の電位変動を速やかに吸収できるようにする必要があ
る。
は、時々刻々変動する。このソース配線は、ゲート配線
・ソース配線間容量Ｃcross、ゲート・ソース間容量Ｃg
sを介してゲート配線と接続されているので、ソース配
線の電位が変動すると、ゲート配線の電位も変動する。
ゲート配線の電位が変動すると、画素の電位も変動し、
表示装置の表示品質が低下する。このような表示品質の
低下を防止するためには、ゲート配線を駆動するシフト
レジスタ内のＭＩＳトランジスタＭ２およびプルダウン
抵抗Ｒの出力インピーダンスを十分小さくし、ゲート配
線の電位変動を速やかに吸収できるようにする必要があ
る。
【０００７】
【発明が解決しようとする課題】しかし、上記の従来技
術には、次のような問題がある。すなわち、出力インピ
ーダンスを小さくするため、シフトレジスタ内のプルダ
ウン抵抗Ｒの抵抗値を小さくすると、ＭＩＳトランジス
タＭ２のオン抵抗と、プルダウン抵抗Ｒの抵抗値との比
が小さくなり、この比によって決まる、トランジスタＭ
２がオンしたときの信号Ｇｉの電位、すなわち信号Ｇｉ
のＨｉｇｈレベル電位が低くなってしまう。また、プル
ダウン抵抗Ｒの抵抗値を小さくすると、ＭＩＳトランジ
スタＭ２がオンしたときに、このＭＩＳトランジスタＭ
２からプルダウン抵抗Ｒへ流れ込む電流が大きくなるの
で、シフトレジスタの消費電流が増大する。
術には、次のような問題がある。すなわち、出力インピ
ーダンスを小さくするため、シフトレジスタ内のプルダ
ウン抵抗Ｒの抵抗値を小さくすると、ＭＩＳトランジス
タＭ２のオン抵抗と、プルダウン抵抗Ｒの抵抗値との比
が小さくなり、この比によって決まる、トランジスタＭ
２がオンしたときの信号Ｇｉの電位、すなわち信号Ｇｉ
のＨｉｇｈレベル電位が低くなってしまう。また、プル
ダウン抵抗Ｒの抵抗値を小さくすると、ＭＩＳトランジ
スタＭ２がオンしたときに、このＭＩＳトランジスタＭ
２からプルダウン抵抗Ｒへ流れ込む電流が大きくなるの
で、シフトレジスタの消費電流が増大する。
【０００８】これらの問題を解決するには、プルダウン
抵抗Ｒの代わりにトランジスタを設け、このトランジス
タを、前記ＭＩＳトランジスタＭ２がオフのとき、すな
わち信号ＧｉをＬｏｗレベルにするときに、オンさせれ
ばよい。
抵抗Ｒの代わりにトランジスタを設け、このトランジス
タを、前記ＭＩＳトランジスタＭ２がオフのとき、すな
わち信号ＧｉをＬｏｗレベルにするときに、オンさせれ
ばよい。
【０００９】ところで、信号Ｇｉは、ほとんどの期間、
Ｌｏｗレベルとされる。このとき、上述したように、プ
ルダウン抵抗Ｒの代わりにトランジスタを設けると、ほ
とんどの期間、プルダウン抵抗Ｒの代わりのトランジス
タをオン状態に保つ必要がある。すると、プルダウン抵
抗Ｒの代わりのトランジスタのゲートに、長時間、Ｈｉ
ｇｈレベルの電圧を印加し続ける必要がある。
Ｌｏｗレベルとされる。このとき、上述したように、プ
ルダウン抵抗Ｒの代わりにトランジスタを設けると、ほ
とんどの期間、プルダウン抵抗Ｒの代わりのトランジス
タをオン状態に保つ必要がある。すると、プルダウン抵
抗Ｒの代わりのトランジスタのゲートに、長時間、Ｈｉ
ｇｈレベルの電圧を印加し続ける必要がある。
【００１０】ところで、表示装置等を駆動するためのシ
フトレジスタ内のトランジスタは、表示装置等の内部の
トランジスタと同様に、アモルファスシリコン（アモル
ファスＳｉ）でできたＴＦＴ（Thin Film Transistor）
とされることが多い。これは、シフトレジスタが、表示
装置等と同一の基板上に同一のプロセスで形成されるこ
とが多いからである。アモルファスシリコンでできたＴ
ＦＴに、上述したように、長時間、Ｈｉｇｈレベルの電
圧を印加し続け、電圧ストレスを与えると、この電圧ス
トレスによって、アモルファスシリコンでできたＴＦＴ
の特性が劣化する場合がある。
フトレジスタ内のトランジスタは、表示装置等の内部の
トランジスタと同様に、アモルファスシリコン（アモル
ファスＳｉ）でできたＴＦＴ（Thin Film Transistor）
とされることが多い。これは、シフトレジスタが、表示
装置等と同一の基板上に同一のプロセスで形成されるこ
とが多いからである。アモルファスシリコンでできたＴ
ＦＴに、上述したように、長時間、Ｈｉｇｈレベルの電
圧を印加し続け、電圧ストレスを与えると、この電圧ス
トレスによって、アモルファスシリコンでできたＴＦＴ
の特性が劣化する場合がある。
【００１１】本発明は、上記の問題を解決するためにな
されたもので、シフトレジスタの出力インピーダンスを
小さくすることと、シフトレジスタが出力する信号のＨ
ｉｇｈレベル電位の低下を防止することと、シフトレジ
スタの消費電流を抑えることと、シフトレジスタ内のト
ランジスタに加わる電圧ストレスを軽減することとを、
同時に実現するシフトレジスタおよびシフトレジスタ回
路を提供するものである。
されたもので、シフトレジスタの出力インピーダンスを
小さくすることと、シフトレジスタが出力する信号のＨ
ｉｇｈレベル電位の低下を防止することと、シフトレジ
スタの消費電流を抑えることと、シフトレジスタ内のト
ランジスタに加わる電圧ストレスを軽減することとを、
同時に実現するシフトレジスタおよびシフトレジスタ回
路を提供するものである。
【００１２】
【課題を解決するための手段】本発明のシフトレジスタ
は、縦続接続された複数の段を有するシフトレジスタで
あって、前記各段は、２種類の状態のうちのいずれかを
記憶する状態記憶手段と、この状態記憶手段が記憶した
状態を、初期状態レベルに初期化するＭＩＳトランジス
タと、このＭＩＳトランジスタのゲートに、このＭＩＳ
トランジスタをオンさせる第１のオン電圧、この第１の
オン電圧より低い第２のオン電圧、この第２のオン電圧
より低く、このＭＩＳトランジスタをオフさせるオフ電
圧のうちのいずれかを印加する電圧制御回路とを有する
ことを特徴とする。
は、縦続接続された複数の段を有するシフトレジスタで
あって、前記各段は、２種類の状態のうちのいずれかを
記憶する状態記憶手段と、この状態記憶手段が記憶した
状態を、初期状態レベルに初期化するＭＩＳトランジス
タと、このＭＩＳトランジスタのゲートに、このＭＩＳ
トランジスタをオンさせる第１のオン電圧、この第１の
オン電圧より低い第２のオン電圧、この第２のオン電圧
より低く、このＭＩＳトランジスタをオフさせるオフ電
圧のうちのいずれかを印加する電圧制御回路とを有する
ことを特徴とする。
【００１３】上記構成によれば、電圧制御回路が、状態
記憶手段が記憶した状態を初期状態レベルに初期化する
ＭＩＳトランジスタのゲートに、このＭＩＳトランジス
タをオンさせる第１のオン電圧、この第１のオン電圧よ
り低い第２のオン電圧、この第２のオン電圧より低く、
このＭＩＳトランジスタをオフさせるオフ電圧のうちの
いずれかを印加する。従って、シフトレジスタの段を、
出力端子からパルスを出力している状態から、この出力
端子および状態記憶手段が初期化された状態へ移行させ
る際には、前記ＭＩＳトランジスタのゲートに第１のオ
ン電圧が印加され、出力端子および状態記憶手段の初期
状態を維持する際には、前記ＭＩＳトランジスタのゲー
トに第２のオン電圧が印加される。
記憶手段が記憶した状態を初期状態レベルに初期化する
ＭＩＳトランジスタのゲートに、このＭＩＳトランジス
タをオンさせる第１のオン電圧、この第１のオン電圧よ
り低い第２のオン電圧、この第２のオン電圧より低く、
このＭＩＳトランジスタをオフさせるオフ電圧のうちの
いずれかを印加する。従って、シフトレジスタの段を、
出力端子からパルスを出力している状態から、この出力
端子および状態記憶手段が初期化された状態へ移行させ
る際には、前記ＭＩＳトランジスタのゲートに第１のオ
ン電圧が印加され、出力端子および状態記憶手段の初期
状態を維持する際には、前記ＭＩＳトランジスタのゲー
トに第２のオン電圧が印加される。
【００１４】状態記憶手段が記憶した状態を初期状態レ
ベルに初期化するＭＩＳトランジスタによって、シフト
レジスタの出力インピーダンスが小さくなり、シフトレ
ジスタが出力する信号のＨｉｇｈレベル電位の低下が防
止され、かつシフトレジスタの消費電流が抑制される。
これと同時に、出力端子および状態記憶手段を初期状態
へ移行させる際にのみ、ＭＩＳトランジスタのゲートに
第１のオン電圧が印加され、出力端子および状態記憶手
段の初期状態を維持する際には、ＭＩＳトランジスタの
ゲートに第２のオン電圧が印加されるので、移行の際の
ＭＩＳトランジスタの応答速度を低下させることなく、
このＭＩＳトランジスタに加わる電圧ストレスを軽減す
ることができる。
ベルに初期化するＭＩＳトランジスタによって、シフト
レジスタの出力インピーダンスが小さくなり、シフトレ
ジスタが出力する信号のＨｉｇｈレベル電位の低下が防
止され、かつシフトレジスタの消費電流が抑制される。
これと同時に、出力端子および状態記憶手段を初期状態
へ移行させる際にのみ、ＭＩＳトランジスタのゲートに
第１のオン電圧が印加され、出力端子および状態記憶手
段の初期状態を維持する際には、ＭＩＳトランジスタの
ゲートに第２のオン電圧が印加されるので、移行の際の
ＭＩＳトランジスタの応答速度を低下させることなく、
このＭＩＳトランジスタに加わる電圧ストレスを軽減す
ることができる。
【００１５】前記電圧制御回路は、前記ＭＩＳトランジ
スタのゲートに印加する電圧を記憶する電圧記憶手段
と、この電圧記憶手段に記憶された電圧が前記第１のオ
ン電圧であった場合に、この第１のオン電圧を前記第２
のオン電圧まで低下させる第１の低下手段と、前記電圧
記憶手段に記憶された電圧を、前記オフ電圧まで低下さ
せる第２の低下手段とを有することが望ましい。
スタのゲートに印加する電圧を記憶する電圧記憶手段
と、この電圧記憶手段に記憶された電圧が前記第１のオ
ン電圧であった場合に、この第１のオン電圧を前記第２
のオン電圧まで低下させる第１の低下手段と、前記電圧
記憶手段に記憶された電圧を、前記オフ電圧まで低下さ
せる第２の低下手段とを有することが望ましい。
【００１６】上記構成によれば、電圧記憶手段に記憶さ
れた電圧が第１のオン電圧であった場合に、第１の低下
手段が、第１のオン電圧を第２のオン電圧まで低下させ
るので、出力端子および状態記憶手段を初期状態へ移行
させる際には、ＭＩＳトランジスタのゲートに第１のオ
ン電圧が印加され、その後、出力端子および状態記憶手
段の初期状態を維持する際には、第１の低下手段が、Ｍ
ＩＳトランジスタのゲートに印加する電圧を第２のオン
電圧まで低下させる。
れた電圧が第１のオン電圧であった場合に、第１の低下
手段が、第１のオン電圧を第２のオン電圧まで低下させ
るので、出力端子および状態記憶手段を初期状態へ移行
させる際には、ＭＩＳトランジスタのゲートに第１のオ
ン電圧が印加され、その後、出力端子および状態記憶手
段の初期状態を維持する際には、第１の低下手段が、Ｍ
ＩＳトランジスタのゲートに印加する電圧を第２のオン
電圧まで低下させる。
【００１７】前記各段に含まれるＭＩＳトランジスタ
は、全て同一型のＭＩＳトランジスタによって構成され
ていることが望ましい。上記構成によれば、全てのＭＩ
Ｓトランジスタが、同一型のＭＩＳトランジスタによっ
て構成されるので、製造プロセスが簡単になる。
は、全て同一型のＭＩＳトランジスタによって構成され
ていることが望ましい。上記構成によれば、全てのＭＩ
Ｓトランジスタが、同一型のＭＩＳトランジスタによっ
て構成されるので、製造プロセスが簡単になる。
【００１８】前記ＭＩＳトランジスタは、アモルファス
シリコンまたは多結晶シリコンを含む素材によって構成
されていてもよい。アモルファスシリコンまたは多結晶
シリコンを含む素材によって構成されたＭＩＳトランジ
スタに、常に高電圧が印加されると、このＭＩＳトラン
ジスタの信頼性が低下する場合がある。上記構成によれ
ば、出力端子および状態記憶手段の初期状態を維持す
る、ほとんどの期間、ＭＩＳトランジスタのゲートに第
２のオン電圧が印加されるので、信頼性低下の問題が起
きない。
シリコンまたは多結晶シリコンを含む素材によって構成
されていてもよい。アモルファスシリコンまたは多結晶
シリコンを含む素材によって構成されたＭＩＳトランジ
スタに、常に高電圧が印加されると、このＭＩＳトラン
ジスタの信頼性が低下する場合がある。上記構成によれ
ば、出力端子および状態記憶手段の初期状態を維持す
る、ほとんどの期間、ＭＩＳトランジスタのゲートに第
２のオン電圧が印加されるので、信頼性低下の問題が起
きない。
【００１９】前記シフトレジスタが有する段の出力が、
信号線と走査線とが交差した交差点付近にスイッチング
素子が形成されたアクティブマトリクス回路の走査信号
とされ、前記アクティブマトリクス回路に含まれるＭＩ
Ｓトランジスタ、および前記シフトレジスタを構成する
各段に含まれるＭＩＳトランジスタは、全て同一型のＭ
ＩＳトランジスタによって構成され、かつアモルファス
シリコンまたは多結晶シリコンを含む素材によって構成
されていることが望ましい。
信号線と走査線とが交差した交差点付近にスイッチング
素子が形成されたアクティブマトリクス回路の走査信号
とされ、前記アクティブマトリクス回路に含まれるＭＩ
Ｓトランジスタ、および前記シフトレジスタを構成する
各段に含まれるＭＩＳトランジスタは、全て同一型のＭ
ＩＳトランジスタによって構成され、かつアモルファス
シリコンまたは多結晶シリコンを含む素材によって構成
されていることが望ましい。
【００２０】シフトレジスタが有する段の出力がアクテ
ィブマトリクス回路の走査信号とされれば、すなわちア
クティブマトリクス回路のゲートドライバまたはソース
ドライバを上記のシフトレジスタで構成すれば、ゲート
ドライバまたはソースドライバの出力インピーダンスを
小さくし、ゲートドライバまたはソースドライバが出力
する信号のＨｉｇｈレベル電位の低下を防止し、ゲート
ドライバまたはソースドライバの消費電流を抑制し、か
つゲートドライバまたはソースドライバ内のトランジス
タに加わる電圧ストレスを軽減することができる。
ィブマトリクス回路の走査信号とされれば、すなわちア
クティブマトリクス回路のゲートドライバまたはソース
ドライバを上記のシフトレジスタで構成すれば、ゲート
ドライバまたはソースドライバの出力インピーダンスを
小さくし、ゲートドライバまたはソースドライバが出力
する信号のＨｉｇｈレベル電位の低下を防止し、ゲート
ドライバまたはソースドライバの消費電流を抑制し、か
つゲートドライバまたはソースドライバ内のトランジス
タに加わる電圧ストレスを軽減することができる。
【００２１】前記シフトレジスタは、前記アクティブマ
トリクス回路と同一基板上に形成されていることが望ま
しい。シフトレジスタと、アクティブマトリクス回路と
を同一基板上に形成すれば、シフトレジスタとアクティ
ブマトリクス回路との間の配線を短くすることができ
る。
トリクス回路と同一基板上に形成されていることが望ま
しい。シフトレジスタと、アクティブマトリクス回路と
を同一基板上に形成すれば、シフトレジスタとアクティ
ブマトリクス回路との間の配線を短くすることができ
る。
【００２２】縦続接続された複数の段を有する第１のシ
フトレジスタと、この第１のシフトレジスタの出力より
多くの段を有する第２のシフトレジスタとを有し、前記
第２のシフトレジスタが有する段は、連続する段によっ
て構成されるグループに分けられ、前記第１のシフトレ
ジスタの各出力端子には有限のパルス数のみ連続するパ
ルス列が出力され、この出力が、第２のシフトレジスタ
内の各グループを構成する段のクロック信号とされ、前
記第２のシフトレジスタは、前記シフトレジスタである
ことが望ましい。上記構成によれば、第２のシフトレジ
スタ内の各グループを構成する段には、有限のパルス数
のみ連続するパルス列がクロック信号として入力される
ので、各段内のトランジスタに加わる電圧ストレスを少
なくすることができる。
フトレジスタと、この第１のシフトレジスタの出力より
多くの段を有する第２のシフトレジスタとを有し、前記
第２のシフトレジスタが有する段は、連続する段によっ
て構成されるグループに分けられ、前記第１のシフトレ
ジスタの各出力端子には有限のパルス数のみ連続するパ
ルス列が出力され、この出力が、第２のシフトレジスタ
内の各グループを構成する段のクロック信号とされ、前
記第２のシフトレジスタは、前記シフトレジスタである
ことが望ましい。上記構成によれば、第２のシフトレジ
スタ内の各グループを構成する段には、有限のパルス数
のみ連続するパルス列がクロック信号として入力される
ので、各段内のトランジスタに加わる電圧ストレスを少
なくすることができる。
【００２３】前記第２のシフトレジスタを構成する電圧
制御回路は、前記第１のシフトレジスタと、前記第２の
シフトレジスタの前段の出力またはスタートパルス信号
のみで、制御されることが望ましい。上記構成によれ
ば、シフトレジスタ内の配線が簡単になる。
制御回路は、前記第１のシフトレジスタと、前記第２の
シフトレジスタの前段の出力またはスタートパルス信号
のみで、制御されることが望ましい。上記構成によれ
ば、シフトレジスタ内の配線が簡単になる。
【００２４】
【発明の実施の形態】図１は、本発明の第１の実施形態
におけるシフトレジスタの全体構成図である。このシフ
トレジスタは、縦続接続された複数（ｎ段）の段Ｆ１、
Ｆ２、…、Ｆｉ−１、Ｆｉ、Ｆｉ＋１、…、Ｆｎ−２、
Ｆｎ−１、Ｆｎによって構成されている。縦続接続と
は、ある段の出力端子が、次の段の入力端子に接続され
ていることを意味する。例えば、段Ｆｉ−１の出力端子
が、段Ｆｉの入力端子に接続され、段Ｆｉの出力端子
が、段Ｆｉ＋１の入力端子に接続されている。
におけるシフトレジスタの全体構成図である。このシフ
トレジスタは、縦続接続された複数（ｎ段）の段Ｆ１、
Ｆ２、…、Ｆｉ−１、Ｆｉ、Ｆｉ＋１、…、Ｆｎ−２、
Ｆｎ−１、Ｆｎによって構成されている。縦続接続と
は、ある段の出力端子が、次の段の入力端子に接続され
ていることを意味する。例えば、段Ｆｉ−１の出力端子
が、段Ｆｉの入力端子に接続され、段Ｆｉの出力端子
が、段Ｆｉ＋１の入力端子に接続されている。
【００２５】次に、段Ｆｉの内部回路について説明す
る。なお、各段の内部回路は全て同一なので、段Ｆｉ以
外の段の内部回路についての説明は省略する。段Ｆｉ
は、前段Ｆｉ−１が出力する信号Ｇｉ−１を入力する入
力端子と、シフトレジスタの出力になると共に、後段Ｆ
ｉ＋１へ送る信号Ｇｉを出力する出力端子と、三相クロ
ック信号φａ、φｂ、φｃのうちの一つのクロック信号
を入力するクロック入力端子Ｔｃｋとを有する。なお、
ここで説明する段Ｆｉには、一例として、クロック信号
φｂが入力されるものとする。また、クロック信号φａ
が入力される段（例えば段Ｆｉ−１）の次の段（例えば
段Ｆｉ）には、クロック信号φｂが入力され、その次の
段（例えば段Ｆｉ＋１）には、クロック信号φｃが入力
される。
る。なお、各段の内部回路は全て同一なので、段Ｆｉ以
外の段の内部回路についての説明は省略する。段Ｆｉ
は、前段Ｆｉ−１が出力する信号Ｇｉ−１を入力する入
力端子と、シフトレジスタの出力になると共に、後段Ｆ
ｉ＋１へ送る信号Ｇｉを出力する出力端子と、三相クロ
ック信号φａ、φｂ、φｃのうちの一つのクロック信号
を入力するクロック入力端子Ｔｃｋとを有する。なお、
ここで説明する段Ｆｉには、一例として、クロック信号
φｂが入力されるものとする。また、クロック信号φａ
が入力される段（例えば段Ｆｉ−１）の次の段（例えば
段Ｆｉ）には、クロック信号φｂが入力され、その次の
段（例えば段Ｆｉ＋１）には、クロック信号φｃが入力
される。
【００２６】信号Ｇｉ−１を入力する入力端子は、ダイ
オードとして動作するＭＩＳトランジスタＭ１を介し
て、ノード（接続点）Ｎ１に接続され、このノードＮ１
は、記憶素子として動作するコンデンサＣｂの一端に接
続されている。このコンデンサＣｂの他端は、信号Ｇｉ
を出力する出力端子に接続されている。クロック入力端
子Ｔｃｋは、ＭＩＳトランジスタＭ２のドレインに接続
されている。ノードＮ１は、ＭＩＳトランジスタＭ２の
ゲートおよびＭＩＳトランジスタＭ３のドレインに接続
されている。コンデンサＣｂの他端、すなわち段Ｆｉの
出力端子は、ＭＩＳトランジスタＭ２のソースおよびＭ
ＩＳトランジスタＭ４のドレインに接続されている。
オードとして動作するＭＩＳトランジスタＭ１を介し
て、ノード（接続点）Ｎ１に接続され、このノードＮ１
は、記憶素子として動作するコンデンサＣｂの一端に接
続されている。このコンデンサＣｂの他端は、信号Ｇｉ
を出力する出力端子に接続されている。クロック入力端
子Ｔｃｋは、ＭＩＳトランジスタＭ２のドレインに接続
されている。ノードＮ１は、ＭＩＳトランジスタＭ２の
ゲートおよびＭＩＳトランジスタＭ３のドレインに接続
されている。コンデンサＣｂの他端、すなわち段Ｆｉの
出力端子は、ＭＩＳトランジスタＭ２のソースおよびＭ
ＩＳトランジスタＭ４のドレインに接続されている。
【００２７】電圧制御回路Ｂの出力端子Ｎ２は、ＭＩＳ
トランジスタＭ３およびＭ４のゲートに接続されてい
る。ＭＩＳトランジスタＭ３およびＭ４のソースは、接
地電位Ｖｓｓに接続されている。なお、段Ｆｉの出力端
子と接地電位Ｖｓｓとの間に記入されたＣＬｔは、段Ｆ
ｉが駆動する表示装置のゲート配線につながる複数の画
素がもつ負荷容量の総和を意味する。
トランジスタＭ３およびＭ４のゲートに接続されてい
る。ＭＩＳトランジスタＭ３およびＭ４のソースは、接
地電位Ｖｓｓに接続されている。なお、段Ｆｉの出力端
子と接地電位Ｖｓｓとの間に記入されたＣＬｔは、段Ｆ
ｉが駆動する表示装置のゲート配線につながる複数の画
素がもつ負荷容量の総和を意味する。
【００２８】図２は、電圧制御回路Ｂの内部回路を示す
回路図である。信号Ｇｉ＋１を入力する端子が、ダイオ
ードとして動作するＭＩＳトランジスタＭ５を介して、
出力端子Ｎ２に接続されている。信号Ｇｉ−１を入力す
る端子が、ＭＩＳトランジスタＭ６のゲートに接続さ
れ、信号Ｇｉ＋２を入力する端子が、ＭＩＳトランジス
タＭ７のゲートに接続され、信号Ｇｉ＋３を入力する端
子が、ＭＩＳトランジスタＭ８のゲートに接続されてい
る。
回路図である。信号Ｇｉ＋１を入力する端子が、ダイオ
ードとして動作するＭＩＳトランジスタＭ５を介して、
出力端子Ｎ２に接続されている。信号Ｇｉ−１を入力す
る端子が、ＭＩＳトランジスタＭ６のゲートに接続さ
れ、信号Ｇｉ＋２を入力する端子が、ＭＩＳトランジス
タＭ７のゲートに接続され、信号Ｇｉ＋３を入力する端
子が、ＭＩＳトランジスタＭ８のゲートに接続されてい
る。
【００２９】出力端子Ｎ２は、ＭＩＳトランジスタＭ６
およびＭ７のドレイン、コンデンサＣvg1の一端に接続
されている。コンデンサＣvg1の他端、ＭＩＳトランジ
スタＭ６およびＭ８のソースは、接地電位Ｖssに接続さ
れている。ＭＩＳトランジスタＭ８のソースとドレイン
の間には、コンデンサＣvg2が接続され、ＭＩＳトラン
ジスタＭ８のドレインは、ＭＩＳトランジスタＭ７のソ
ースに接続されている。
およびＭ７のドレイン、コンデンサＣvg1の一端に接続
されている。コンデンサＣvg1の他端、ＭＩＳトランジ
スタＭ６およびＭ８のソースは、接地電位Ｖssに接続さ
れている。ＭＩＳトランジスタＭ８のソースとドレイン
の間には、コンデンサＣvg2が接続され、ＭＩＳトラン
ジスタＭ８のドレインは、ＭＩＳトランジスタＭ７のソ
ースに接続されている。
【００３０】図３は、段Ｆｉの動作を説明するためのタ
イミングチャートである。段Ｆｉは、入力端子から入力
される信号Ｇｉ−１を記憶素子としてのコンデンサＣｂ
に保持し、クロック信号φｂに同期して出力端子から信
号Ｇｉとして出力する。
イミングチャートである。段Ｆｉは、入力端子から入力
される信号Ｇｉ−１を記憶素子としてのコンデンサＣｂ
に保持し、クロック信号φｂに同期して出力端子から信
号Ｇｉとして出力する。
【００３１】タイミングチャートに示した期間Ｔ１に、
信号Ｇｉ−１がＨｉｇｈレベルになると、電圧制御回路
Ｂの出力端子Ｎ２には、接地電位Ｖssが出力され、この
接地電位ＶssがＭＩＳトランジスタＭ３およびＭ４のゲ
ートに印加されるので、ＭＩＳトランジスタＭ３および
Ｍ４はオフする。すると、Ｈｉｇｈレベルの信号Ｇｉ−
１に同期して、ノードＮ１の電位もＨｉｇｈレベルに上
昇する。ノードＮ１の電位がＨｉｇｈレベルになると、
このＨｉｇｈレベルの電位がＭＩＳトランジスタＭ２の
ゲートに印加されるので、このＭＩＳトランジスタＭ２
はオンし、クロック入力端子Ｔｃｋから入力されるクロ
ック信号φｂが、段Ｆｉの出力端子から信号Ｇｉとして
出力される。
信号Ｇｉ−１がＨｉｇｈレベルになると、電圧制御回路
Ｂの出力端子Ｎ２には、接地電位Ｖssが出力され、この
接地電位ＶssがＭＩＳトランジスタＭ３およびＭ４のゲ
ートに印加されるので、ＭＩＳトランジスタＭ３および
Ｍ４はオフする。すると、Ｈｉｇｈレベルの信号Ｇｉ−
１に同期して、ノードＮ１の電位もＨｉｇｈレベルに上
昇する。ノードＮ１の電位がＨｉｇｈレベルになると、
このＨｉｇｈレベルの電位がＭＩＳトランジスタＭ２の
ゲートに印加されるので、このＭＩＳトランジスタＭ２
はオンし、クロック入力端子Ｔｃｋから入力されるクロ
ック信号φｂが、段Ｆｉの出力端子から信号Ｇｉとして
出力される。
【００３２】次の期間Ｔ２には、クロック信号φｂはＨ
ｉｇｈレベルになるので、信号ＧｉもまたＨｉｇｈレベ
ルになる。次の期間Ｔ３には、クロック信号φｂはＬｏ
ｗレベルになり、次段Ｆｉ＋１が出力する信号Ｇｉ＋１
はＨｉｇｈレベルになる。段Ｆｉ内の電圧制御回路Ｂ
は、Ｈｉｇｈレベルになった信号Ｇｉ＋１を入力し、出
力端子Ｎ２からＨｉｇｈレベルを出力する。出力端子Ｎ
２から出力されたＨｉｇｈレベルが、ＭＩＳトランジス
タＭ３のゲートに印加されると共に、ＭＩＳトランジス
タＭ４のゲートに印加されるので、信号Ｇｉが立ち下が
る。
ｉｇｈレベルになるので、信号ＧｉもまたＨｉｇｈレベ
ルになる。次の期間Ｔ３には、クロック信号φｂはＬｏ
ｗレベルになり、次段Ｆｉ＋１が出力する信号Ｇｉ＋１
はＨｉｇｈレベルになる。段Ｆｉ内の電圧制御回路Ｂ
は、Ｈｉｇｈレベルになった信号Ｇｉ＋１を入力し、出
力端子Ｎ２からＨｉｇｈレベルを出力する。出力端子Ｎ
２から出力されたＨｉｇｈレベルが、ＭＩＳトランジス
タＭ３のゲートに印加されると共に、ＭＩＳトランジス
タＭ４のゲートに印加されるので、信号Ｇｉが立ち下が
る。
【００３３】この期間Ｔ３に出力端子Ｎ２から出力され
るＨｉｇｈレベルの電位をＶhiとすると、 Ｖhi＝Ｖdd−Ｖt である。ただし、Ｖddは、Ｈｉｇｈレベルになった信号
Ｇｉ＋１の電位すなわち電源電位、Ｖtは、ＭＩＳトラ
ンジスタＭ５で発生する電圧降下である。この電位Ｖhi
は、ほぼ電源電位と等しく、後述する電位Ｖmidより高
い。従って、この電位Ｖhiがゲートに印加されるＭＩＳ
トランジスタＭ４の出力インピーダンスは低くなり、信
号Ｇｉは、素早く立ち下がる。
るＨｉｇｈレベルの電位をＶhiとすると、 Ｖhi＝Ｖdd−Ｖt である。ただし、Ｖddは、Ｈｉｇｈレベルになった信号
Ｇｉ＋１の電位すなわち電源電位、Ｖtは、ＭＩＳトラ
ンジスタＭ５で発生する電圧降下である。この電位Ｖhi
は、ほぼ電源電位と等しく、後述する電位Ｖmidより高
い。従って、この電位Ｖhiがゲートに印加されるＭＩＳ
トランジスタＭ４の出力インピーダンスは低くなり、信
号Ｇｉは、素早く立ち下がる。
【００３４】このときのＭＩＳトランジスタＭ４の出力
インピーダンスをＲ４lowとすると、 Ｒ４low×ＣＬｔ＜１μsec 程度になるように、ＭＩＳトランジスタＭ４を設計すれ
ばよい。ただし、ＣＬｔは、段Ｆｉが駆動する複数の画
素がもつ負荷容量の総和であり、 ＣＬｔ＝ｍ×（Ｃcross＋Ｃgs＋Ｃglc＋（Ｃlc・Ｃs）
／（Ｃlc＋Ｃs）） である。ただし、ｍは段Ｆｉが駆動する画素の総数、Ｃ
crossはゲート配線・ソース配線間容量、Ｃgsは画素内
のＭＩＳトランジスタのゲート・ソース間容量、Ｃglc
はゲート配線上の液晶容量、Ｃlcは画素液晶容量、Ｃs
は蓄積容量である。
インピーダンスをＲ４lowとすると、 Ｒ４low×ＣＬｔ＜１μsec 程度になるように、ＭＩＳトランジスタＭ４を設計すれ
ばよい。ただし、ＣＬｔは、段Ｆｉが駆動する複数の画
素がもつ負荷容量の総和であり、 ＣＬｔ＝ｍ×（Ｃcross＋Ｃgs＋Ｃglc＋（Ｃlc・Ｃs）
／（Ｃlc＋Ｃs）） である。ただし、ｍは段Ｆｉが駆動する画素の総数、Ｃ
crossはゲート配線・ソース配線間容量、Ｃgsは画素内
のＭＩＳトランジスタのゲート・ソース間容量、Ｃglc
はゲート配線上の液晶容量、Ｃlcは画素液晶容量、Ｃs
は蓄積容量である。
【００３５】また、この期間Ｔ３に、コンデンサＣvg1
は、前記Ｈｉｇｈレベルになった信号Ｇｉ＋１によって
充電され、その両端間の電圧は、Ｖdd−Ｖt−Ｖssにな
る。
は、前記Ｈｉｇｈレベルになった信号Ｇｉ＋１によって
充電され、その両端間の電圧は、Ｖdd−Ｖt−Ｖssにな
る。
【００３６】次の期間Ｔ４には、段Ｆｉの２つ後ろの段
Ｆｉ＋２が出力する信号Ｇｉ＋２がＨｉｇｈレベルにな
る。この信号Ｇｉ＋２は、段Ｆｉ内の電圧制御回路Ｂ内
のＭＩＳトランジスタＭ７のゲートに入力されているの
で、このＭＩＳトランジスタＭ７はオンする。すると、
コンデンサＣvg1に充電されていた電荷の一部が、オン
されたＭＩＳトランジスタＭ７を介して、コンデンサＣ
vg2に流れ込む。その結果、コンデンサＣvg1に充電され
ていた電荷が、このコンデンサＣvg1と、コンデンサＣv
g2とに分配され、電圧制御回路Ｂの出力端子Ｎ２の電位
は低下する。低下した電位をＶmidとすると、 Ｖmid＝Ｃvg1／（Ｃvg1＋Ｃvg2）×（Ｖdd−Ｖt−Ｖs
s）＋Ｖss である。この電位Ｖmidが、ＭＩＳトランジスタＭ３の
ゲートに印加されると共に、ＭＩＳトランジスタＭ４の
ゲートに印加される。
Ｆｉ＋２が出力する信号Ｇｉ＋２がＨｉｇｈレベルにな
る。この信号Ｇｉ＋２は、段Ｆｉ内の電圧制御回路Ｂ内
のＭＩＳトランジスタＭ７のゲートに入力されているの
で、このＭＩＳトランジスタＭ７はオンする。すると、
コンデンサＣvg1に充電されていた電荷の一部が、オン
されたＭＩＳトランジスタＭ７を介して、コンデンサＣ
vg2に流れ込む。その結果、コンデンサＣvg1に充電され
ていた電荷が、このコンデンサＣvg1と、コンデンサＣv
g2とに分配され、電圧制御回路Ｂの出力端子Ｎ２の電位
は低下する。低下した電位をＶmidとすると、 Ｖmid＝Ｃvg1／（Ｃvg1＋Ｃvg2）×（Ｖdd−Ｖt−Ｖs
s）＋Ｖss である。この電位Ｖmidが、ＭＩＳトランジスタＭ３の
ゲートに印加されると共に、ＭＩＳトランジスタＭ４の
ゲートに印加される。
【００３７】このときのＭＩＳトランジスタＭ４の出力
インピーダンスをＲ４midとすると、 Ｒ４mid×ｍ×（Ｃcross＋Ｃgs）＜１μsec 程度になるように、Ｒ４midを設計すればよい。具体的
には、ＭＩＳトランジスタの出力インピーダンスは近似
的にゲート電位Ｖｇに比例することから、Ｃvg1、Ｃvg2
値を適当に設定することにより、上式に基づきＲ４mid
を実現するＶmidを与えることになる。
インピーダンスをＲ４midとすると、 Ｒ４mid×ｍ×（Ｃcross＋Ｃgs）＜１μsec 程度になるように、Ｒ４midを設計すればよい。具体的
には、ＭＩＳトランジスタの出力インピーダンスは近似
的にゲート電位Ｖｇに比例することから、Ｃvg1、Ｃvg2
値を適当に設定することにより、上式に基づきＲ４mid
を実現するＶmidを与えることになる。
【００３８】次の期間Ｔ５には、段Ｆｉの３つ後ろの段
Ｆｉ＋３が出力する信号Ｇｉ＋３がＨｉｇｈレベルにな
る。この信号Ｇｉ＋３は、段Ｆｉ内の電圧制御回路Ｂ内
のＭＩＳトランジスタＭ８のゲートに入力されているの
で、このＭＩＳトランジスタＭ８はオンする。すると、
コンデンサＣvg2に充電されていた電荷が、オンされた
ＭＩＳトランジスタＭ８を介して放電される。なお、こ
のコンデンサＣvg2の放電は、必ずしもこの期間Ｔ５に
行う必要はなく、次にコンデンサＣvg1からＣvg2に電荷
を分配するときまでに行えばよい。
Ｆｉ＋３が出力する信号Ｇｉ＋３がＨｉｇｈレベルにな
る。この信号Ｇｉ＋３は、段Ｆｉ内の電圧制御回路Ｂ内
のＭＩＳトランジスタＭ８のゲートに入力されているの
で、このＭＩＳトランジスタＭ８はオンする。すると、
コンデンサＣvg2に充電されていた電荷が、オンされた
ＭＩＳトランジスタＭ８を介して放電される。なお、こ
のコンデンサＣvg2の放電は、必ずしもこの期間Ｔ５に
行う必要はなく、次にコンデンサＣvg1からＣvg2に電荷
を分配するときまでに行えばよい。
【００３９】電位Ｖmidが、ＭＩＳトランジスタＭ３お
よびＭ４のゲートに印加された状態は、次に信号Ｇｉ−
１がＨｉｇｈレベルになるまで保持される。すなわち、
アクティブマトリクス型表示装置を駆動するシフトレジ
スタの場合には、ほぼ１フィールドの期間、保持され
る。すなわち、ほとんどの期間、ＭＩＳトランジスタＭ
３およびＭ４のゲートには、電位Ｖhiより低い電位Ｖmi
dが印加されるので、ほとんどの期間、ＭＩＳトランジ
スタＭ３およびＭ４は、電圧ストレスが小さい状態とさ
れる。
よびＭ４のゲートに印加された状態は、次に信号Ｇｉ−
１がＨｉｇｈレベルになるまで保持される。すなわち、
アクティブマトリクス型表示装置を駆動するシフトレジ
スタの場合には、ほぼ１フィールドの期間、保持され
る。すなわち、ほとんどの期間、ＭＩＳトランジスタＭ
３およびＭ４のゲートには、電位Ｖhiより低い電位Ｖmi
dが印加されるので、ほとんどの期間、ＭＩＳトランジ
スタＭ３およびＭ４は、電圧ストレスが小さい状態とさ
れる。
【００４０】なお、本実施形態におけるシフトレジスタ
の最終段Ｆｎ、その前段Ｆｎ−１、その前々段Ｆｎ−２
内の電圧制御回路Ｂには、最終段より後ろの段が出力す
る信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３を供給する必要が
あるが、そのような段はない。しかし、これらの信号Ｇ
ｎ＋１、Ｇｎ＋２、Ｇｎ＋３は、シフトレジスタの外部
の回路で作成し、段Ｆｎ、Ｆｎ−１、Ｆｎ−２に供給す
ればよい。あるいは、信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋
３として、シフトレジスタの初段Ｆ１に供給するスター
トパルス信号、初段Ｆ１が出力する信号Ｇ１、その次の
段Ｆ２が出力する信号Ｇ２を利用してもよい。あるい
は、信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３を出力するため
だけのダミーの段Ｆｎ＋１、Ｆｎ＋２、Ｆｎ＋３を設け
てもよい。
の最終段Ｆｎ、その前段Ｆｎ−１、その前々段Ｆｎ−２
内の電圧制御回路Ｂには、最終段より後ろの段が出力す
る信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３を供給する必要が
あるが、そのような段はない。しかし、これらの信号Ｇ
ｎ＋１、Ｇｎ＋２、Ｇｎ＋３は、シフトレジスタの外部
の回路で作成し、段Ｆｎ、Ｆｎ−１、Ｆｎ−２に供給す
ればよい。あるいは、信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋
３として、シフトレジスタの初段Ｆ１に供給するスター
トパルス信号、初段Ｆ１が出力する信号Ｇ１、その次の
段Ｆ２が出力する信号Ｇ２を利用してもよい。あるい
は、信号Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３を出力するため
だけのダミーの段Ｆｎ＋１、Ｆｎ＋２、Ｆｎ＋３を設け
てもよい。
【００４１】図４は、電圧制御回路の別の例である、電
圧制御回路Ｂ２の内部回路を示す回路図である。なお、
この図４において、図２に示した構成と同一のものには
同一の符号を付し、その説明を省略する。電圧制御回路
Ｂ２においては、ＭＩＳトランジスタＭ７のゲートに、
前段を駆動するクロック信号φａが入力される。これに
より、コンデンサＣgv2の放電を、ＭＩＳトランジスタ
Ｍ７およびＭ６を用いて行うことができる。従って、図
２に示した電圧制御回路Ｂには必要であったＭＩＳトラ
ンジスタＭ８が不要になるので、トランジスタの数を少
なくすることができる。その結果、回路が占める面積を
縮小することができ、また、回路構成が簡単になるの
で、回路の信頼性が向上する。
圧制御回路Ｂ２の内部回路を示す回路図である。なお、
この図４において、図２に示した構成と同一のものには
同一の符号を付し、その説明を省略する。電圧制御回路
Ｂ２においては、ＭＩＳトランジスタＭ７のゲートに、
前段を駆動するクロック信号φａが入力される。これに
より、コンデンサＣgv2の放電を、ＭＩＳトランジスタ
Ｍ７およびＭ６を用いて行うことができる。従って、図
２に示した電圧制御回路Ｂには必要であったＭＩＳトラ
ンジスタＭ８が不要になるので、トランジスタの数を少
なくすることができる。その結果、回路が占める面積を
縮小することができ、また、回路構成が簡単になるの
で、回路の信頼性が向上する。
【００４２】図５は、本発明の第２の実施形態における
シフトレジスタの全体構成図である。このシフトレジス
タは、段Ｆ１、Ｆ２、…を有し、各段の内部回路は、図
１に示した回路と同一であり、さらに、各段が有する電
圧制御回路Ｂの内部回路は、図２に示した回路と同一で
ある。本実施形態においては、シフトレジスタ内の段を
複数のグループに分け、各グループには、図示していな
い別のシフトレジスタから、各グループ毎に異なるクロ
ック信号が供給される。例えば、グループＧｒ１には、
クロック信号ＥＸ１、ＥＸ２、ＥＸ３が供給され、グル
ープＧｒ２には、クロック信号ＥＸ４、ＥＸ５、ＥＸ６
が供給される。
シフトレジスタの全体構成図である。このシフトレジス
タは、段Ｆ１、Ｆ２、…を有し、各段の内部回路は、図
１に示した回路と同一であり、さらに、各段が有する電
圧制御回路Ｂの内部回路は、図２に示した回路と同一で
ある。本実施形態においては、シフトレジスタ内の段を
複数のグループに分け、各グループには、図示していな
い別のシフトレジスタから、各グループ毎に異なるクロ
ック信号が供給される。例えば、グループＧｒ１には、
クロック信号ＥＸ１、ＥＸ２、ＥＸ３が供給され、グル
ープＧｒ２には、クロック信号ＥＸ４、ＥＸ５、ＥＸ６
が供給される。
【００４３】図６は、本実施形態の動作を説明するため
のタイミングチャートである。本実施形態のシフトレジ
スタに供給されるクロック信号ＥＸ１、ＥＸ２、…は、
１フィールド内で、デューティ比１：２の２つの連続す
るパルス列からなる。例えば、クロック信号ＥＸ１は、
パルス列Ｐ１ａ、Ｐ１ｂからなり、クロック信号ＥＸ３
は、パルス列Ｐ３ａ、Ｐ３ｂからなる。また、これらの
クロック信号は、同時にＨｉｇｈレベルにならないよう
に供給される有限のパルス列からなる。このようにする
ことにより、シフトレジスタ内の各段のクロック入力端
子Ｔｃｋに、クロック信号としてＨｉｇｈレベルの電位
が印加される期間を少なくすることができる。従って、
各段内部のＭＩＳトランジスタＭ２への電圧ストレスが
軽減される。
のタイミングチャートである。本実施形態のシフトレジ
スタに供給されるクロック信号ＥＸ１、ＥＸ２、…は、
１フィールド内で、デューティ比１：２の２つの連続す
るパルス列からなる。例えば、クロック信号ＥＸ１は、
パルス列Ｐ１ａ、Ｐ１ｂからなり、クロック信号ＥＸ３
は、パルス列Ｐ３ａ、Ｐ３ｂからなる。また、これらの
クロック信号は、同時にＨｉｇｈレベルにならないよう
に供給される有限のパルス列からなる。このようにする
ことにより、シフトレジスタ内の各段のクロック入力端
子Ｔｃｋに、クロック信号としてＨｉｇｈレベルの電位
が印加される期間を少なくすることができる。従って、
各段内部のＭＩＳトランジスタＭ２への電圧ストレスが
軽減される。
【００４４】図７は、上記実施形態におけるシフトレジ
スタを、表示装置のゲートドライバとして用いた例の構
成を示す構成図である。この表示装置においては、ＴＦ
Ｔ基板（ガラス基板）１上に表示エリア２が形成され、
この表示エリア２の横に、この表示エリア２内の走査線
２ａを駆動するゲートドライバ（シフトレジスタ）３が
形成されている。すなわち、表示エリア２と、ゲートド
ライバ（シフトレジスタ）３とは、同一のＴＦＴ基板
（ガラス基板）１上に、同一の製造プロセスで形成され
る。従って、表示エリア２内の走査線２ａと信号線２ｂ
との交点に形成されるＭＩＳトランジスタ２ｃと、ゲー
トドライバ（シフトレジスタ）３内のＭＩＳトランジス
タとは、同一型（例えば、Ｎチャネルトランジスタ）と
なる。また、ＭＩＳトランジスタの素材も同一となり、
ガラス基板上に形成されるので、アモルファスシリコン
または多結晶シリコンを含む素材によって構成される。
スタを、表示装置のゲートドライバとして用いた例の構
成を示す構成図である。この表示装置においては、ＴＦ
Ｔ基板（ガラス基板）１上に表示エリア２が形成され、
この表示エリア２の横に、この表示エリア２内の走査線
２ａを駆動するゲートドライバ（シフトレジスタ）３が
形成されている。すなわち、表示エリア２と、ゲートド
ライバ（シフトレジスタ）３とは、同一のＴＦＴ基板
（ガラス基板）１上に、同一の製造プロセスで形成され
る。従って、表示エリア２内の走査線２ａと信号線２ｂ
との交点に形成されるＭＩＳトランジスタ２ｃと、ゲー
トドライバ（シフトレジスタ）３内のＭＩＳトランジス
タとは、同一型（例えば、Ｎチャネルトランジスタ）と
なる。また、ＭＩＳトランジスタの素材も同一となり、
ガラス基板上に形成されるので、アモルファスシリコン
または多結晶シリコンを含む素材によって構成される。
【００４５】図８は、本発明の第３の実施形態における
シフトレジスタの全体構成図である。このシフトレジス
タは、段ＦＡ１、ＦＡ２、…を有し、各段は、それぞれ
３つのクロック入力端子Ｔｃｋ１、Ｔｃｋ２、Ｔｃｋ３
を有する。本実施形態においても、シフトレジスタ内の
段が複数のグループに分けられ、各グループに、それぞ
れ異なるクロック信号が供給される。ただし、２つのグ
ループに供給されるクロック信号もある。例えば、グル
ープＧｒ１には、クロック信号ＥＸ１〜ＥＸ５が供給さ
れ、グループＧｒ２には、クロック信号ＥＸ４〜ＥＸ８
が供給される。すなわち、クロック信号ＥＸ４およびＥ
Ｘ５は、グループＧｒ１、Ｇｒ２の両方に供給される。
なお、クロック信号ＥＸ１、ＥＸ２、…は、図６に示し
たものと同様である。なお、図６には、２つの連続する
パルス列の例を示したが、これに限らず２つ以上の有限
のパルス列であれば良い。
シフトレジスタの全体構成図である。このシフトレジス
タは、段ＦＡ１、ＦＡ２、…を有し、各段は、それぞれ
３つのクロック入力端子Ｔｃｋ１、Ｔｃｋ２、Ｔｃｋ３
を有する。本実施形態においても、シフトレジスタ内の
段が複数のグループに分けられ、各グループに、それぞ
れ異なるクロック信号が供給される。ただし、２つのグ
ループに供給されるクロック信号もある。例えば、グル
ープＧｒ１には、クロック信号ＥＸ１〜ＥＸ５が供給さ
れ、グループＧｒ２には、クロック信号ＥＸ４〜ＥＸ８
が供給される。すなわち、クロック信号ＥＸ４およびＥ
Ｘ５は、グループＧｒ１、Ｇｒ２の両方に供給される。
なお、クロック信号ＥＸ１、ＥＸ２、…は、図６に示し
たものと同様である。なお、図６には、２つの連続する
パルス列の例を示したが、これに限らず２つ以上の有限
のパルス列であれば良い。
【００４６】図９は、本実施形態におけるシフトレジス
タが有する段ＦＡｉの内部回路を示す回路図である。な
お、この図９において、図１に示した構成と同一のもの
には同一の符号を付し、その説明を省略する。前記クロ
ック入力端子Ｔｃｋ１は、ＭＩＳトランジスタＭ２のド
レインに接続され、クロック入力端子Ｔｃｋ２およびＴ
ｃｋ３は、電圧制御回路Ｂ３に接続されている。
タが有する段ＦＡｉの内部回路を示す回路図である。な
お、この図９において、図１に示した構成と同一のもの
には同一の符号を付し、その説明を省略する。前記クロ
ック入力端子Ｔｃｋ１は、ＭＩＳトランジスタＭ２のド
レインに接続され、クロック入力端子Ｔｃｋ２およびＴ
ｃｋ３は、電圧制御回路Ｂ３に接続されている。
【００４７】図１０は、上記電圧制御回路Ｂ３の内部回
路を示す回路図である。なお、この図１０において、図
２に示した構成と同一のものには同一の符号を付し、そ
の説明を省略する。クロック入力端子Ｔｃｋ２が、ＭＩ
ＳトランジスタＭ８のゲートに接続され、また、ダイオ
ードとして動作するＭＩＳトランジスタＭ５を介して、
出力端子Ｎ２に接続されている。信号Ｇｉ−１を入力す
る端子が、ＭＩＳトランジスタＭ６のゲートに接続さ
れ、クロック入力端子Ｔｃｋ３が、ＭＩＳトランジスタ
Ｍ７のゲートに接続されている。
路を示す回路図である。なお、この図１０において、図
２に示した構成と同一のものには同一の符号を付し、そ
の説明を省略する。クロック入力端子Ｔｃｋ２が、ＭＩ
ＳトランジスタＭ８のゲートに接続され、また、ダイオ
ードとして動作するＭＩＳトランジスタＭ５を介して、
出力端子Ｎ２に接続されている。信号Ｇｉ−１を入力す
る端子が、ＭＩＳトランジスタＭ６のゲートに接続さ
れ、クロック入力端子Ｔｃｋ３が、ＭＩＳトランジスタ
Ｍ７のゲートに接続されている。
【００４８】この電圧制御回路Ｂ３は、段ＦＡｉが出力
する信号ＧｉがＨｉｇｈレベルになる次の期間にＨｉｇ
ｈレベルになるクロック信号をクロック入力端子Ｔｃｋ
２から入力し、出力端子Ｎ２から電位Ｖhiを出力すると
同時に、ＭＩＳトランジスタＭ８をオンさせ、コンデン
サＣvg2を放電する。
する信号ＧｉがＨｉｇｈレベルになる次の期間にＨｉｇ
ｈレベルになるクロック信号をクロック入力端子Ｔｃｋ
２から入力し、出力端子Ｎ２から電位Ｖhiを出力すると
同時に、ＭＩＳトランジスタＭ８をオンさせ、コンデン
サＣvg2を放電する。
【００４９】更に次の期間にＨｉｇｈレベルになるクロ
ック信号がクロック入力端子Ｔｃｋ３から入力され、入
力されたクロック信号がＭＩＳトランジスタＭ７のゲー
トに印加され、このＭＩＳトランジスタＭ７がオンし、
コンデンサＣvg1に充電されていた電荷の一部が、ＭＩ
ＳトランジスタＭ７を介してコンデンサＣvg2に流れ込
み、コンデンサＣvg1に充電されていた電荷が、このコ
ンデンサＣvg1と、コンデンサＣvg2とに分配され、電圧
制御回路Ｂ３の出力端子Ｎ２の電位は低下し、電位Ｖmi
dとなる。
ック信号がクロック入力端子Ｔｃｋ３から入力され、入
力されたクロック信号がＭＩＳトランジスタＭ７のゲー
トに印加され、このＭＩＳトランジスタＭ７がオンし、
コンデンサＣvg1に充電されていた電荷の一部が、ＭＩ
ＳトランジスタＭ７を介してコンデンサＣvg2に流れ込
み、コンデンサＣvg1に充電されていた電荷が、このコ
ンデンサＣvg1と、コンデンサＣvg2とに分配され、電圧
制御回路Ｂ３の出力端子Ｎ２の電位は低下し、電位Ｖmi
dとなる。
【００５０】ただし、同一フィールド内で、クロック入
力端子Ｔｃｋ２に入力されるクロック信号がＨｉｇｈレ
ベルになった後に、クロック入力端子Ｔｃｋ３に入力さ
れるクロック信号がＨｉｇｈレベルになることがないよ
うに、これらのクロック信号として、必要に応じて、次
のグループを駆動するためのクロック信号が用いられ
る。
力端子Ｔｃｋ２に入力されるクロック信号がＨｉｇｈレ
ベルになった後に、クロック入力端子Ｔｃｋ３に入力さ
れるクロック信号がＨｉｇｈレベルになることがないよ
うに、これらのクロック信号として、必要に応じて、次
のグループを駆動するためのクロック信号が用いられ
る。
【００５１】これにより、段ＦＡｉ内の電圧制御回路Ｂ
３に、後段が出力する信号Ｇｉ＋１、Ｇｉ＋２、Ｇｉ＋
３を入力させる必要がなくなるので、シフトレジスタ内
の配線の引き回しが簡単になると共に、シフトレジスタ
内の最終の３段（段Ｆｎ、Ｆｎ−１、Ｆｎ−２）に供給
する信号を外部回路で作成する必要がなくなる。
３に、後段が出力する信号Ｇｉ＋１、Ｇｉ＋２、Ｇｉ＋
３を入力させる必要がなくなるので、シフトレジスタ内
の配線の引き回しが簡単になると共に、シフトレジスタ
内の最終の３段（段Ｆｎ、Ｆｎ−１、Ｆｎ−２）に供給
する信号を外部回路で作成する必要がなくなる。
【００５２】
【発明の効果】本発明によれば、電圧制御回路が、状態
記憶手段が記憶した状態を初期状態レベルに初期化する
ＭＩＳトランジスタのゲートに、このＭＩＳトランジス
タをオンさせる第１のオン電圧、この第１のオン電圧よ
り低い第２のオン電圧、この第２のオン電圧より低く、
このＭＩＳトランジスタをオフさせるオフ電圧のうちの
いずれかを印加するので、シフトレジスタの段を、出力
端子からパルスを出力している状態から、この出力端子
および状態記憶手段が初期化された状態へ移行させる際
には、ＭＩＳトランジスタのゲートに第１のオン電圧が
印加され、出力端子および状態記憶手段の初期状態を維
持する際には、ＭＩＳトランジスタのゲートに第２のオ
ン電圧が印加される。従って、状態記憶手段が記憶した
状態を初期状態レベルに初期化するＭＩＳトランジスタ
によって、シフトレジスタの出力インピーダンスが小さ
くなり、シフトレジスタが出力する信号のＨｉｇｈレベ
ル電位の低下が防止され、かつシフトレジスタの消費電
流が抑制される。これと同時に、出力端子および状態記
憶手段を初期状態へ移行させる際にのみ、ＭＩＳトラン
ジスタのゲートに第１のオン電圧が印加され、出力端子
および状態記憶手段の初期状態を維持する際には、ＭＩ
Ｓトランジスタのゲートに第２のオン電圧が印加される
ので、移行の際のＭＩＳトランジスタの応答速度を低下
させることなく、このＭＩＳトランジスタに加わる電圧
ストレスを軽減することができる。
記憶手段が記憶した状態を初期状態レベルに初期化する
ＭＩＳトランジスタのゲートに、このＭＩＳトランジス
タをオンさせる第１のオン電圧、この第１のオン電圧よ
り低い第２のオン電圧、この第２のオン電圧より低く、
このＭＩＳトランジスタをオフさせるオフ電圧のうちの
いずれかを印加するので、シフトレジスタの段を、出力
端子からパルスを出力している状態から、この出力端子
および状態記憶手段が初期化された状態へ移行させる際
には、ＭＩＳトランジスタのゲートに第１のオン電圧が
印加され、出力端子および状態記憶手段の初期状態を維
持する際には、ＭＩＳトランジスタのゲートに第２のオ
ン電圧が印加される。従って、状態記憶手段が記憶した
状態を初期状態レベルに初期化するＭＩＳトランジスタ
によって、シフトレジスタの出力インピーダンスが小さ
くなり、シフトレジスタが出力する信号のＨｉｇｈレベ
ル電位の低下が防止され、かつシフトレジスタの消費電
流が抑制される。これと同時に、出力端子および状態記
憶手段を初期状態へ移行させる際にのみ、ＭＩＳトラン
ジスタのゲートに第１のオン電圧が印加され、出力端子
および状態記憶手段の初期状態を維持する際には、ＭＩ
Ｓトランジスタのゲートに第２のオン電圧が印加される
ので、移行の際のＭＩＳトランジスタの応答速度を低下
させることなく、このＭＩＳトランジスタに加わる電圧
ストレスを軽減することができる。
【００５３】また、全てのＭＩＳトランジスタが、同一
型のＭＩＳトランジスタによって構成されれば、製造プ
ロセスが簡単になる。また、ＭＩＳトランジスタが、ア
モルファスシリコンまたは多結晶シリコンを含む素材に
よって構成されていても、出力端子および状態記憶手段
の初期状態を維持する、ほとんどの期間、ＭＩＳトラン
ジスタのゲートに第２のオン電圧が印加されるので、信
頼性低下の問題が起きない。
型のＭＩＳトランジスタによって構成されれば、製造プ
ロセスが簡単になる。また、ＭＩＳトランジスタが、ア
モルファスシリコンまたは多結晶シリコンを含む素材に
よって構成されていても、出力端子および状態記憶手段
の初期状態を維持する、ほとんどの期間、ＭＩＳトラン
ジスタのゲートに第２のオン電圧が印加されるので、信
頼性低下の問題が起きない。
【００５４】また、シフトレジスタが有する段の出力が
アクティブマトリクス回路の走査信号とされれば、すな
わちアクティブマトリクス回路のゲートドライバまたは
ソースドライバを上記のシフトレジスタで構成すれば、
ゲートドライバまたはソースドライバの出力インピーダ
ンスを小さくし、ゲートドライバまたはソースドライバ
が出力する信号のＨｉｇｈレベル電位の低下を防止し、
ゲートドライバまたはソースドライバの消費電流を抑制
し、かつゲートドライバまたはソースドライバ内のトラ
ンジスタに加わる電圧ストレスを軽減することができ
る。また、シフトレジスタと、アクティブマトリクス回
路とを同一基板上に形成すれば、シフトレジスタとアク
ティブマトリクス回路との間の配線を短くすることがで
きる。
アクティブマトリクス回路の走査信号とされれば、すな
わちアクティブマトリクス回路のゲートドライバまたは
ソースドライバを上記のシフトレジスタで構成すれば、
ゲートドライバまたはソースドライバの出力インピーダ
ンスを小さくし、ゲートドライバまたはソースドライバ
が出力する信号のＨｉｇｈレベル電位の低下を防止し、
ゲートドライバまたはソースドライバの消費電流を抑制
し、かつゲートドライバまたはソースドライバ内のトラ
ンジスタに加わる電圧ストレスを軽減することができ
る。また、シフトレジスタと、アクティブマトリクス回
路とを同一基板上に形成すれば、シフトレジスタとアク
ティブマトリクス回路との間の配線を短くすることがで
きる。
【００５５】また、本発明によれば、第２のシフトレジ
スタ内の各グループを構成する段には、有限のパルス数
のみ連続するパルス列がクロック信号として入力される
ので、各段内のトランジスタに加わる電圧ストレスを少
なくすることができる。また、第２のシフトレジスタを
構成する電圧制御回路が、第１のシフトレジスタと、第
２のシフトレジスタの前段の出力またはスタートパルス
信号のみで制御されれば、シフトレジスタ内の配線が簡
単になる。
スタ内の各グループを構成する段には、有限のパルス数
のみ連続するパルス列がクロック信号として入力される
ので、各段内のトランジスタに加わる電圧ストレスを少
なくすることができる。また、第２のシフトレジスタを
構成する電圧制御回路が、第１のシフトレジスタと、第
２のシフトレジスタの前段の出力またはスタートパルス
信号のみで制御されれば、シフトレジスタ内の配線が簡
単になる。
【図１】 本発明の第１の実施形態におけるシフトレジ
スタの全体構成図。
スタの全体構成図。
【図２】 本発明の第１の実施形態におけるシフトレジ
スタ内の段Ｆｉ内の電圧制御回路Ｂの内部回路を示す回
路図。
スタ内の段Ｆｉ内の電圧制御回路Ｂの内部回路を示す回
路図。
【図３】 本発明の第１の実施形態におけるシフトレジ
スタ内の段Ｆｉの動作を説明するためのタイミングチャ
ート。
スタ内の段Ｆｉの動作を説明するためのタイミングチャ
ート。
【図４】 電圧制御回路の別の例である、電圧制御回路
Ｂ’の内部回路を示す回路図。
Ｂ’の内部回路を示す回路図。
【図５】 本発明の第２の実施形態におけるシフトレジ
スタの全体構成図。
スタの全体構成図。
【図６】 本発明の第２の実施形態におけるシフトレジ
スタの動作を説明するためのタイミングチャート。
スタの動作を説明するためのタイミングチャート。
【図７】 本発明の第２の実施形態におけるシフトレジ
スタを、表示装置のゲートドライバとして用いた例の構
成を示す構成図。
スタを、表示装置のゲートドライバとして用いた例の構
成を示す構成図。
【図８】 本発明の第３の実施形態におけるシフトレジ
スタの全体構成図。
スタの全体構成図。
【図９】 本発明の第３の実施形態におけるシフトレジ
スタ内の段Ｆｉの内部回路を示す回路図。
スタ内の段Ｆｉの内部回路を示す回路図。
【図１０】 本発明の第３の実施形態におけるシフトレ
ジスタ内の段Ｆｉ内の電圧制御回路Ｂ”の内部回路を示
す回路図。
ジスタ内の段Ｆｉ内の電圧制御回路Ｂ”の内部回路を示
す回路図。
【図１１】 従来のシフトレジスタの一例を示す回路
図。
図。
【図１２】 従来のシフトレジスタの動作を示すタイミ
ングチャート。
ングチャート。
【図１３】 シフトレジスタが駆動する表示装置内の画
素の等価回路を示す回路図。
素の等価回路を示す回路図。
Ｆ１、Ｆ２、…、Ｆｉ−１、Ｆｉ、Ｆｉ＋１、…、Ｆｎ
−１、Ｆｎ 段 ＦＡ１、ＦＡ２、…、ＦＡｉ、… 段 Ｇ１、Ｇ２、…、Ｇｉ−１、Ｇｉ、Ｇｉ＋１、…、Ｇｎ
−１、Ｇｎ 信号 Ｇｒ１、Ｇｒ２ グループ φａ、φｂ、φｃ クロック信号 ＥＸ１、ＥＸ２、… クロック信号 Ｔｃｋ、Ｔｃｋ１、Ｔｃｋ２、Ｔｃｋ３ クロック入力
端子 Ｍ１〜Ｍ８、Ｍｐｘ ＭＩＳトランジスタ Ｃｂ コンデンサ（状態記憶手段） Ｃvg1、Ｃvg2 コンデンサ ＣＬｔ 負荷容量の
総和 Ｒ プルダウン抵抗 Ｎ１ ノード Ｎ２ 出力端子 Ｂ、Ｂ２、Ｂ３ 電
圧制御回路 １ ＴＦＴ基板（ガラス基板） ２ 表示エリア ２ａ 走査線 ２ｂ 信号線 ２ｃ ＭＩＳトランジスタ ３ ゲートドライバ
（シフトレジスタ）
−１、Ｆｎ 段 ＦＡ１、ＦＡ２、…、ＦＡｉ、… 段 Ｇ１、Ｇ２、…、Ｇｉ−１、Ｇｉ、Ｇｉ＋１、…、Ｇｎ
−１、Ｇｎ 信号 Ｇｒ１、Ｇｒ２ グループ φａ、φｂ、φｃ クロック信号 ＥＸ１、ＥＸ２、… クロック信号 Ｔｃｋ、Ｔｃｋ１、Ｔｃｋ２、Ｔｃｋ３ クロック入力
端子 Ｍ１〜Ｍ８、Ｍｐｘ ＭＩＳトランジスタ Ｃｂ コンデンサ（状態記憶手段） Ｃvg1、Ｃvg2 コンデンサ ＣＬｔ 負荷容量の
総和 Ｒ プルダウン抵抗 Ｎ１ ノード Ｎ２ 出力端子 Ｂ、Ｂ２、Ｂ３ 電
圧制御回路 １ ＴＦＴ基板（ガラス基板） ２ 表示エリア ２ａ 走査線 ２ｂ 信号線 ２ｃ ＭＩＳトランジスタ ３ ゲートドライバ
（シフトレジスタ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822
Claims (8)
- 【請求項１】 縦続接続された複数の段を有するシフト
レジスタであって、 前記各段は、 ２種類の状態のうちのいずれかを記憶する状態記憶手段
と、 この状態記憶手段が記憶した状態を、初期状態レベルに
初期化するＭＩＳトランジスタと、 このＭＩＳトランジスタのゲートに、このＭＩＳトラン
ジスタをオンさせる第１のオン電圧、この第１のオン電
圧より低い第２のオン電圧、この第２のオン電圧より低
く、このＭＩＳトランジスタをオフさせるオフ電圧のう
ちのいずれかを印加する電圧制御回路とを有することを
特徴とするシフトレジスタ。 - 【請求項２】 前記電圧制御回路は、 前記ＭＩＳトランジスタのゲートに印加する電圧を記憶
する電圧記憶手段と、 この電圧記憶手段に記憶された電圧が前記第１のオン電
圧であった場合に、この第１のオン電圧を前記第２のオ
ン電圧まで低下させる第１の低下手段と、 前記電圧記憶手段に記憶された電圧を、前記オフ電圧ま
で低下させる第２の低下手段とを有することを特徴とす
る請求項１に記載のシフトレジスタ。 - 【請求項３】 前記各段に含まれるＭＩＳトランジスタ
は、全て同一型のＭＩＳトランジスタによって構成され
ていることを特徴とする請求項１に記載のシフトレジス
タ。 - 【請求項４】 前記ＭＩＳトランジスタは、アモルファ
スシリコンまたは多結晶シリコンを含む素材によって構
成されていることを特徴とする請求項３に記載のシフト
レジスタ。 - 【請求項５】 前記シフトレジスタが有する段の出力
が、信号線と走査線とが交差した交差点付近にスイッチ
ング素子が形成されたアクティブマトリクス回路の走査
信号とされ、 前記アクティブマトリクス回路に含まれるＭＩＳトラン
ジスタ、および前記シフトレジスタを構成する各段に含
まれるＭＩＳトランジスタは、全て同一型のＭＩＳトラ
ンジスタによって構成され、かつアモルファスシリコン
または多結晶シリコンを含む素材によって構成されてい
ることを特徴とする請求項４に記載のシフトレジスタ。 - 【請求項６】 前記シフトレジスタは、前記アクティブ
マトリクス回路と同一基板上に形成されていることを特
徴とする請求項５に記載のシフトレジスタ。 - 【請求項７】 縦続接続された複数の段を有する第１の
シフトレジスタと、この第１のシフトレジスタの出力よ
り多くの段を有する第２のシフトレジスタとを有し、 前記第２のシフトレジスタが有する段は、連続する段に
よって構成されるグループに分けられ、 前記第１のシフトレジスタの各出力端子には有限のパル
ス数のみ連続するパルス列が出力され、この出力が、第
２のシフトレジスタ内の各グループを構成する段のクロ
ック信号とされ、 前記第２のシフトレジスタは、請求項１ないし６のいず
れかに記載のシフトレジスタであることを特徴とするシ
フトレジスタ回路。 - 【請求項８】 前記第２のシフトレジスタを構成する電
圧制御回路は、前記第１のシフトレジスタと、前記第２
のシフトレジスタの前段の出力またはスタートパルス信
号のみで、制御されることを特徴とする請求項７に記載
のシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371460A JP2002175695A (ja) | 2000-12-06 | 2000-12-06 | シフトレジスタおよびシフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371460A JP2002175695A (ja) | 2000-12-06 | 2000-12-06 | シフトレジスタおよびシフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002175695A true JP2002175695A (ja) | 2002-06-21 |
Family
ID=18841181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371460A Withdrawn JP2002175695A (ja) | 2000-12-06 | 2000-12-06 | シフトレジスタおよびシフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002175695A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004246358A (ja) * | 2003-02-10 | 2004-09-02 | Samsung Electronics Co Ltd | トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタ |
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| WO2009104307A1 (ja) * | 2008-02-19 | 2009-08-27 | シャープ株式会社 | シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 |
| KR100970269B1 (ko) | 2003-10-20 | 2010-07-16 | 삼성전자주식회사 | 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치 |
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-
2000
- 2000-12-06 JP JP2000371460A patent/JP2002175695A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11011244B2 (en) | 2005-10-18 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11699497B2 (en) | 2005-10-18 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
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| US12002529B2 (en) | 2005-10-18 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP2007184076A (ja) * | 2006-01-05 | 2007-07-19 | Au Optronics Corp | シフトレジスタ |
| WO2009104307A1 (ja) * | 2008-02-19 | 2009-08-27 | シャープ株式会社 | シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 |
| WO2010116778A1 (ja) * | 2009-04-08 | 2010-10-14 | シャープ株式会社 | シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法 |
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| KR101859854B1 (ko) | 2014-01-20 | 2018-05-21 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 집적 게이트 구동회로 및 집적 게이트 구동회로를 구비한 디스플레이 패널 |
| JP2017192129A (ja) * | 2014-07-24 | 2017-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10608015B2 (en) | 2014-07-24 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising driver circuit |
| JP2017192130A (ja) * | 2014-07-24 | 2017-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017188912A (ja) * | 2014-07-24 | 2017-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016174395A (ja) * | 2014-07-24 | 2016-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US12027535B2 (en) | 2014-07-24 | 2024-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a capacitor and a plurality of overlapping openings in the conductive layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |