JP2004246358A - トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタ - Google Patents

Abstract

【課題】 電流駆動能力の低下を防止するための非晶質シリコン薄膜トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタを提供する。
【解決手段】 ドレーン、ソース及びゲートを有するトランジスターの駆動方法において、第１電源電圧をドレーンに印加し、第２電源電圧をソースに印加し、該当トランジスターの劣化により上昇したしきい値電圧をトランジスターが誤動作するしきい値電圧以下にするために一定周期にスイングする第３電源電圧をゲートに印加する。従って、トランジスターのゲートに一定周期にスイングするＡＣ電源を印加することによってトランジスターが劣化されても正常的な電流駆動能力を保持することができる。
【選択図】 図７

Description

本発明はトランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタに関するものであり、より詳細には、電流駆動能力の低下を防止するための非晶質シリコン薄膜トランジスターの駆動方法とシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタに関するものである。

最近、液晶表示装置はＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）またはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などの方法によりゲート駆動ＩＣを装着している。しかし、製造原価や機構設計的な側面で前記した製品の構造には限界があるので、ゲート駆動ＩＣを利用しない構造である（以下、ＧＡＴＥ ＩＣ−Ｌｅｓｓ構造）を講究する。これは非晶質シリコン薄膜トランジスター（以下、ａ−Ｓｉ ＴＦＴ）を利用した回路として、ゲート駆動ＩＣのような動作を実施するようにするものである。

このための、ａ−Ｓｉ ＴＦＴ回路が特許文献１だけでなく、特許文献２などに開示されている。特に、特許文献２で開示するシフトレジスタ回路は最も少ない数の７個のトランジスターと外部入力配線が可能であるように開発された。

図１は一般のシフトレジスタを説明するための図面として、特許文献２で開示するゲートドライバーＩＣにより動作するシフトレジスタのステージを説明する。

図１に示すように、シフトレジスタの各ステージはプルアップ部１１０、プルダウン部１２０、プルアップ駆動部１３０及びプルダウン駆動部１４０を含み、スキャン開始信号（ＳＴＶ）または以前ステージの出力信号に基づいてゲート信号（または走査信号）を出力する。ここで、ステージがシフトレジスタの一番目のステージである場合には、タイミング制御部（図示せず）から提供されるスキャン開始信号（ＳＴＶ）に基づいてゲート信号を出力し、その他のステージである場合には以前のステージから出力されるゲート信号に基づいてゲート信号を出力する。

上述したシフトレジスタは次の図２のようにＴＦＴパネル内に形成されてゲート駆動回路のような動作を実施することになる。

図２は図１によるゲート駆動回路を説明するための図面である。

図１及び図２に示すように、Ｎ個のゲート信号（または走査信号）（ＧＯＵＴ［１］）、（ＧＯＵＴ［２］）．．．．（ＧＯＵＴ［Ｎ］）を出力するゲート駆動回路１７４にはＮ個のステージが備えられる。

一番目のステージはタイミング制御部（図示せず）から提供されるスキャン開始信号（ＳＴＶ）、タイミング制御部（図示せず）から提供されるゲートオン／オフ電圧（ＶＯＮ／ＶＯＦＦ）、それぞれ第１パワークロック（ＣＫＶ）の提供を受けて一番目のゲートラインの選択のための第１ゲート信号（ＧＯＵＴ［１］）を出力すると同時にニ番目のステージの入力端（ＩＮ）に出力する。

ニ番目のステージは以前のステージから提供される第１ゲート信号（ＧＯＵＴ［１］）と、ゲートオン／オフ電圧（ＶＯＮ／ＶＯＦＦ）、それぞれ第２パワークロック（ＣＫＶＢ）の提供を受けてニ番目のゲートラインの選択のための第２ゲート信号（ＧＯＵＴ［２］）を出力すると同時に三番目のステージの入力端（ＩＮ）に出力する。

前記方式に進行してＮ番目ステージはＮ−１番目ステージから提供される第（Ｎ−１）ゲート信号（ＧＯＵＴ［Ｎ−１］）と、タイミング制御部（図示せず）から提供されるゲートオン／オフ電圧（ＶＯＮ／ＶＯＦＦ）、それぞれ第２パワークロック（ＣＫＶＢ）の提供を受けてＮ番目ゲートラインの選択のための第Ｎゲート信号（ＧＯＵＴ［Ｎ］）を出力端子（ＯＵＴ）を通じて出力する。

図３は前記した図１及び図２による駆動波形を説明するための波形図である。

図１乃至図３に示すように、前記したシフトレジスタ１７４は入力される２Ｈを１周期にして第１パワークロック（ＣＫＶ）または第１パワークロック（ＣＫＶ）に位相が反転する第２パワークロック（ＣＫＶＢ）のうちのいずれか一つの印加を受けて複数のゲート信号をＴＦＴ基板に形成されたゲートラインに順次に出力する。ここで、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）はａ−ＴＦＴを駆動するためにタイミングコントローラ（図示せず）の出力である０〜３Ｖ振幅の信号を、例えば、−８乃至２４Ｖ振幅の信号に増幅した信号である。

一般に、ａ−Ｓｉトランジスターに具現されるプルアップ部１１０のＮＭＯＳトランジスター（Ｑ２）は電子移動度が極めて小さいので、大型ＴＦＴ液晶表示装置を駆動するための高電圧振幅、例えば、２０Ｖ〜−１４Ｖ程度のゲートパルスをゲートラインに印加するためには相当に大きいサイズにならざるを得ないのである。特に、１２．１インチ（３０．７３４ｃｍ）を使用するＸＧＡ級の場合には、一つのゲートラインの寄生容量が２５０乃至３００ｐＦ程度であり、これを最小デザインルールである４μｍに設計したａ−Ｓｉトランジスターに駆動するためには、チャンネル長さ（Ｌ）が４μｍである時チャンネル幅（Ｗ）が５５００μｍ程度が必要とされる。従って、ゲートラインを駆動するためのＮＭＯＳタイプのａ−Ｓｉトランジスター（Ｑ２）の寄生容量であるゲートとドレーンとの間の寄生容量（Ｃｇｄ）は大きくなる。

この場合、前記寄生容量（Ｃｇｄ）の大きさは３ｐＦ程度として、ａ−Ｓｉトランジスターにより構成されるゲートドライバー回路の誤動作が問題である。これは前記寄生容量（Ｃｇｄ）が高振幅、即ち、２０Ｖ〜−１４Ｖのパワークロック（ＣＫＶまたはＣＫＶＢ）と連結されてあり、前記寄生容量（Ｃｇｄ）が図３に示すようなカップリングキャパシターに動作してプルアップトランジスター（Ｑ２）のゲート電圧を発生するためである。例えば、カップリングキャパシターをゲートオフ電圧（ＶＯＦＦ）に保持させる手段がない場合には、前記プルアップトランジスター（Ｑ２）のゲート電圧は２０Ｖ〜−１４Ｖのパワークロック（ＣＫＶまたはＣＫＶＢ）の電位になる。そして、出力が最大２０Ｖでプルアップトランジスター（Ｑ２）のしきい値電圧（Ｖｔｈ）を減算した電圧が発生されて液晶パネルのゲートラインに印加されるので、異常表示現象が発生される。

従って、ａ−Ｓｉトランジスターにより構成されるゲートドライバーＩＣでは、ホールド機能を実施するトランジスター（Ｑ５）（以下、ホールドトランジスターと称する）とトランジスター（Ｑ２）が動作した後、大部分の時間の間スキャンパルスがゲートオフ電圧（ＶＯＦＦ）レベルになるように、プルダウン機能をするトランジスター（Ｑ３）（以下、プルダウントランジスターと称する）が必ず必要である。これにより、プルアップトランジスター（Ｑ２）のようにスキャンパルスを出力するトランジスターのゲートをゲートオフ電圧（ＶＯＦＦ）に保持させる。

しかし、前記ａ−Ｓｉトランジスターは物理的にＮタイプＭＯＳＦＥＴのみで形成される特徴があるので、ホールドトランジスター（Ｑ５）には（１垂直同期時間−２水平同期時間）、プルダウントランジスター（Ｑ３）には（１垂直同期時間−１水平同期時間）を除外した大部分の時間の間、外部から印加されるＤＣ電圧であるゲートオン電圧（ＶＯＮ）に比例するＤＣ電圧が印加される。ここで、１垂直同期時間とは１フレームの開始始点を示す垂直同期信号（Ｖｓｙｎｃ）間の時間間隔を示し、１水平同期時間とは１フレームの各々のラインの開始時点を示す水平同期信号（Ｈｓｙｎｃ）間の時間間隔を示す。

このように、従来にはａ−ＳｉトランジスターにゲートドライバーＩＣを構成した時、プルダウントランジスター（Ｑ２）とホールドトランジスター（Ｑ５）のａ−ＳｉＴＦＴのゲートとソースとの間の電圧（Ｖｇｓ）が大部分の時間の間にＤＣ−バイアスされて、劣化が発生する問題がある。

一般に、ａ−Ｓｉトランジスターは進行性の劣化を有するので、ある程度の時間以上駆動していると、プルダウントランジスター（Ｑ２）とホールドトランジスター（Ｑ５）は駆動時に必要である最小限の電流駆動能力を消失して、画面を正常に表示できない問題が発生する。即ち、前記劣化によりトランジスターのしきい値電圧（Ｖｔｈ）が上昇し、ある程度以上のしきい値電圧（Ｖｔｈ′）になると、正常に印加されるＶｇｓ電圧では該当ａ−Ｓｉトランジスターをターンオンさせることができなくなる。

図４は一般のａ−Ｓｉトランジスターのゲートとソースとの間の電圧により時間的に変化するしきい値電圧の変化量（△Ｖｔｈ）を図示した波形図として、特に、トランジスターのゲートとソースとの間の電圧（Ｖｇｓ）をＤＣとした時、該当トランジスターのしきい値電圧の変化量（△Ｖｔｈ）が時間的に増加する波形図である。

図４に示したように、ａ−Ｓｉトランジスターのゲートに持続的にＤＣ電圧が印加されてゲートバイアスストレスが誘発されると、一定の時間が経過した後にトランジスターが劣化する。そして、前記劣化によるしきい値電圧の変化量（△Ｖｔｈ）はＤＣで印加するゲートとソースとの間の電圧（Ｖｇｓ）に至って、前記ゲートとソースとの間の電圧（Ｖｇｓ）にはそれ以上の電流駆動能力が生じないことが分かる。
米国特許第５、５１７、５４２号明細書 米国特許第２００２−１４９３１８号明細書

本発明の目的は、非晶質シリコン薄膜トランジスターのゲートに印加されるゲートバイアスストレスによる電流駆動能力の低下を防止するためのトランジスターの駆動方法を提供することにある。

本発明の他の目的は、ゲートバイアスストレスによる電流駆動能力の低下を防止するためのシフトレジスタの駆動方法を提供することにある。

また、本発明の他の目的は、前記した駆動方法を実施するためのシフトレジスタを提供することにある。

上述した目的を達成するための本発明によるトランジスターの駆動方法は、第１電流電極、第２電流電極、制御電極を有するトランジスターの駆動方法において、第１電源電圧を前記第２電流電極に印加し、第２電源電圧を前記第１電流電極に印加する段階と、前記トランジスターの劣化により上昇したしきい値電圧を前記トランジスターが誤動作するしきい値電圧以下にするために一定の周期にスイングする第３電源電圧を前記制御電極に印加する段階とを含んでなる。

上述した他の目的を達成するための本発明によるシフトレジスタの駆動方法は、スキャン開始信号の入力により複数のステージを有するシフトレジスタを利用して複数のゲートラインを順次に駆動するシフトレジスタの駆動方法において、外部から提供される第１電源電圧を充電させてクロックの１ヂュティ間出力端子に連結されたゲートラインをプルアップさせる段階と、前記出力端子の出力信号によって前記プルアップ状態を保持する段階と、前記出力信号の後端に応答して前記ゲートラインのプルダウンをはじめ前記充電された電圧に対して放電を始める段階と、第２電源電圧に応答して前記ゲートラインをプルダウンさせる段階と、外部から提供される第３電源電圧によって前記プルダウン状態を保持する段階とを含んでなる。

また、本発明の他の目的を達成するための本発明によるシフトレジスタは、複数のステージが連結され、一番目のステージには開始信号が入力端子に結合され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、前記シフトレジスタの奇数番目ステージには第１クロックと、前記第１クロックの充電時間を減少させるための第１制御信号が提供され、偶数番目ステージには前記第１クロックと異なる位相を有する第２クロックと、前記第２クロックの充電時間を減少させるための第２制御信号が提供され、前記各ステージは、出力端子に前記第１及び第２クロックのうちの対応されるクロックを提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに連結され、以前ステージのうち１つのステージの出力信号の先端に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルダウン部の入力ノードに連結され、一定周期にスイングする入力信号の先端に応答して前記プルダウン部をターンオフさせ、前記入力信号の後端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを含んでなる。

また、上述した他の目的を達成するための本発明によるシフトレジスタは、複数のステージが連結され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、前記各ステージは、出力端子に前記第１及び第１クロックと異なる位相を有する第２クロックのうちの対応されるクロックを提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに連結され、以前ステージのうち、１つのステージの出力信号の先端に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルダウン部の入力ノードに連結され、一定周期にスイングする入力信号の先端に応答して前記プルダウン部をターンオフさせ、前記入力信号の後端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを含む。

本発明によると、このようなシフトレジスタの駆動方法及びこれを実施するためのシフトレジスタによると、トランジスターのゲートに一定周期にスイングするＡＣ電源を印加することにより、該当トランジスターが劣化されても正常的な電流駆動能力を保持することができる。

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。

以下、トランジスターの制御電極は例えばゲート電極を示し、トランジスターの第１電流電極はトランジスターソース電極（またはドレーン電極）示し、トランジスターの第２電流電極はトランジスターのドレーン電極（またはソース電極）示す。

図５は本発明によるトランジスターの等価回路図であり、図６はトランジスターに印加されるゲート−ソース間電圧を説明するための波形図である。

図５及び図６に示すように、本発明によるトランジスターのドレーン（Ｄ）にはドレーン電圧（Ｖｄ）が印加され、ソース（Ｓ）にはソース電圧（Ｖｓ）が印加され、ゲート（Ｇ）にはゲート電圧（Ｖｇ）が印加される。前記トランジスターを駆動するためにゲート電圧（Ｖｇ）が印加されると、前記ゲート電圧（Ｖｇ）とソース電圧（Ｖｓ）間の差電圧であるゲートとソースとの間の電圧（Ｖｇｓ）としきい値電圧（Ｖｔｈ）との関係を通じて動作する。例えば、ゲートとソースとの間の電圧（Ｖｇｓ）が前記しきい値電圧（Ｖｔｈ）より小さい場合にはターンオフ状態を保持し、前記しきい値電圧（Ｖｔｈ）より大きいか、同一である場合にはターンオン動作を通じて前記ドレーンに印加されるドレーン電圧を前記ソースに出力する。

本発明では図６に図示したように、一定周期にスイングするゲートとソースとの間の電圧を付与することにより、該当トランジスターが劣化されても正常的な電流駆動能力を付与することができる。特に、スイングするゲートとソースとの間の電圧を発生させるための、一例として前記ゲート電圧は一定周期にスイングする電圧であることが望ましい。

図６に示すように、周期的なパルス電圧形態のゲートとソースとの間の電圧（Ｖｇｓ_ａｃ）が、トランジスターの最大値（Ｍａｘ（Ｖｇｓ））と最小値（Ｍｉｎ（Ｖｇｓ））との間に位置するように設定する。よって、ａ−Ｓｉトランジスターのしきい値電圧が劣化される量、即ち、しきい値電圧の変化量（△Ｖｔｈ）がパルス電圧の算術平均値に比例してシフトされるので、該当トランジスターが劣化されても電流駆動能力を正常的に保持することができる。

即ち、正常なしきい値電圧（Ｖｔｈｏ）を有するトランジスターに劣化が発生されて変化量（△Ｖｔｈ）ほどしきい値電圧が上昇しても、次の数式（１）のようにゲートとソースとの間の電圧の最大値（Ｍａｘ（Ｖｇｓ））より小さいので、該当トランジスターをターンオンさせることができ、これにより電流駆動能力を保持することができる。
Ｍａｘ（Ｖｇｓ） − ［Ｖｔｈｏ＋△Ｖｔｈ］ > ０ …（１）
ここで、Ｖｔｈｏは正常なａ−Ｓｉトランジスターのしきい値電圧であり、△Ｖｔｈは劣化後ａ−Ｓｉトランジスターしきい値電圧（Ｖｔｈ′）と正常的なトランジスターのしきい値電圧間の差電圧である。

以上ではａ−Ｓｉトランジスターのゲートにパルスバイアス電圧を印加することにより、該当トランジスターが劣化されても正常に電流駆動能力を保持することを説明した。

前記パルス電圧をトランジスターのゲートに印加する概念を、ａ−Ｓｉトランジスターからなるゲートドライバー回路に適用した望ましい実施例について説明する。

まず、周期的なパルス電圧をａ−Ｓｉトランジスターに印加しても動作することができる背景は次のようである。即ち、ゲートドライバー回路に備えられるａ−Ｓｉトランジスターのプルダウントランジスター（Ｑ２）は、［1垂直時間−1水平時間］の間に、つまり１垂直時間から１水平時間を引いた時間の間、パワークロック（ＣＫＶまたはＣＫＶＢ）がローレベルからハイレベルに遷移した時、ターンオン状態になる。一方、ホールドトランジスター（Ｑ5）は、［1垂直時間−1水平時間］の間にパワークロック（ＣＫＶまたはＣＫＶＢ）がローレベルからハイレベルに遷移した時に、ターンオン状態になる。

図７は本発明によるシフトレジスタのステージを説明するための図面である。

図７に示すように、本発明によるシフトレジスタのステージはプルアップ部２１０、プルダウン部２２０、プルアップ駆動部２３０及びプルダウン駆動部２４０を含み、スキャン開始信号（ＳＴＶ）または以前ステージの出力信号に基づいてゲート信号（または走査信号）を出力する。ここで、ステージがシフトレジスタの一番目のステージである場合にはタイミング制御部（図示せず）から提供されるスキャン開始信号（ＳＴＶ）を基づいてゲート信号を出力し、その他のステージである場合には以前ステージから出力されるゲート信号に基づいてゲート信号を出力する。ここで、シフトレジスタのステージは複数個の縦続連結されて、ゲートドライバーＩＣの動作を実施し、ゲートドライバーＩＣに対しては前述した図２で説明したので、その説明は省略する。

プルアップ部２１０はパワークロック（ＣＫＶまたはＣＫＶＢ）にドレーンが連結され、第１ノード（Ｎ１）にゲートが連結され、出力端子（ＯＵＴ）にソースが連結されたプルアップＮＭＯＳトランジスター（Ｑ１）により構成される。

プルダウン部２２０は出力端子（ＯＵＴ）にドレーンが連結され、プルダウン駆動部２４０にゲートが連結され、ソースがゲートオフ電圧（ＶＯＦＦ）に連結されたプルダウンＮＭＯＳトランジスター（Ｑ２）により構成される。

プルアップ駆動部２３０はキャパシター（Ｃ）、ＮＭＯＳトランジスター（Ｑ３〜Ｑ５）により構成される。具体的に、キャパシター（Ｃ）は第１ノード（Ｎ１）と出力端子（ＯＵＴ）との間に連結される。ＮＭＯＳトランジスター（Ｑ３）は第２電源電圧（ＶＯＮ）にドレーンが連結され、以前のステージの出力端子（ＧＯＵＴ［Ｎ−１］）にゲートが連結され、第１ノード（Ｎ１）にソースが連結される。ＮＭＯＳトランジスター（Ｑ４）は第１ノード（Ｎ１）にドレーンが連結され、制御端子（ＣＴ）にゲートが連結され、ソースがゲートオープン電圧（ＶＯＦＦ）に連結される。ＮＭＯＳトランジスター（Ｑ５）は第１ノード（Ｎ１）にドレーンが連結され、プルダウンＮＭＯＳトランジスター（Ｑ２）のゲートにゲートが連結され、ゲートオープン電圧（ＶＯＦＦ）にソースが連結される。

プルダウン駆動部２４０は２つのトランジスター（Ｑ６、Ｑ７）からなる反転部２４２と、二つのトランジスター（ＭＡ、ＭＢ）からなる劣化補償部２４４からなる。ここで、反転部２４２は入力される信号を反転し、劣化補償部２４４はその反転された入力信号に応答してプルダウントランジスター（Ｑ２）を駆動する。具体的に、ＮＭＯＳトランジスター（Ｑ６）はゲートとドレーンとが共通連結され、ゲートオン電圧（ＶＯＮ）に連結される。ＮＭＯＳトランジスター（Ｑ７）はドレーンがＮＭＯＳトランジスター（Ｑ６）のソースに連結され、ゲートが第１ノード（Ｎ１）を経てＮＭＯＳトランジスター（Ｑ３）のソースに連結され、ソースがゲートオフ電圧（ＶＯＦＦ）に連結される。ＮＭＯＳトランジスター（ＭＡ）はドレーンがゲートオン電圧（ＶＯＮ）に連結され、ゲートが第２ノード（Ｎ２）を経てＮＭＯＳトランジスター（Ｑ６）のソース及びＮＭＯＳトランジスター（Ｑ７）のドレーンに連結され、ＭＡのソースが第３ノード（Ｎ３）を通じてプルダウントランジスター（Ｑ２）とホールドＮＭＯＳトランジスター（Ｑ５）のゲートに連結される。ＮＭＯＳトランジスター（ＭＢ）はドレーンが第３ノード（Ｎ３）を通じてプルダウンＮＭＯＳトランジスター（Ｑ２）とホールドＮＭＯＳトランジスター（Ｑ５）のゲートに連結され、ゲートが第１ノード（Ｎ１）に連結され、ソースがゲートオフ電圧（ＶＯＦＦ）に連結される。

特に、劣化補償部２４４は一定周期でスイングする電圧をプルダウントランジスター（Ｑ２）とホールドトランジスター（Ｑ５）のゲート各々に印加する。

前述した図面を利用して駆動動作を説明する。

まず、ゲートオン電圧（ＶＯＮ）が入力信号として印加される入力端子に最大のゲートオン電圧（Ｍａｘ（ＶＯＮ））が印加されると、ＮＭＯＳトランジスター（Ｑ６）はターンオン状態となる。よって、トランジスター（ＭＡ）のゲートのキャパシターには次の数式（２）のような電圧が充電される。
Ｖ（ＭＡ_Ｇａｔｅ） ＝ Ｍａｘ（ＶＯＮ）− Ｖｔｈ（Ｑ６） …（２）
前述した数式（２）の電圧がトランジスター（ＭＡ）のゲートキャパシターに充電されるにつれて、プルダウントランジスター（Ｑ２）とホールドトランジスター（Ｑ５）のゲートのノードである第３ノード（Ｎ３）には次の数式（３）の電圧が発生される。
Ｖ（Ｎ３）＝Ｖ（ＭＡ_Ｇａｔｅ）−Ｖｔｈ（ＭＡ）
＝Ｍaｘ（ＶＯＮ）− Ｖｔｈ（Ｑ６）−Ｖｔｈ（ＭＡ） …（３）
一方、ゲートオン電圧（ＶＯＮ）が印加される入力端子に最小のゲートオン電圧（Ｍｉｎ（ＶＯＮ））が印加されると、トランジスター（Ｑ６）には逆方向に電圧が印加される。よって、Ｑ６はターンオフされ、フローティング状態のトランジスター（ＭＡ）のゲートキャパシター電圧は、トランジスター（ＭＡ）のドレーン電圧と第３ノード（Ｎ３）に印加される電圧によりカップリングされて段々下降する。ここで、最小のゲートオン電圧（Ｍｉｎ（ＶＯＮ））は、第３ノード（Ｎ３）に印加される電圧より小さい状態であるので、Ｖ（ＭＡ_Ｇａｔｅ）> Ｍｉｎ（ＶＯＮ）＋Ｖｔｈ（ＭＡ）の条件により第３ノード（Ｎ３）の電圧は放電されることになる。

トランジスター（ＭＡ）のゲートの総寄生キャパシタンスの１／２値がゲートとソースとの間のキャパシタンスと同一であり、ゲートとソースとの間の寄生キャパシタンスがゲートとドレーンとの間の寄生キャパシタンスと同一な対称構造を有するとする。この場合、最小のゲートオン電圧（Ｍｉｎ（ＶＯＮ））が入力信号として印加された時、第３ノード（Ｎ３）の電圧（Ｖ（Ｎ３））は、トランジスター（ＭＡ）のゲート電圧（Ｖ（ＭＡ_Ｇａｔｅ））が前記最小のゲートオン電圧（Ｍｉｎ（ＶＯＮ））にトランジスター（ＭＡ）のしきい値電圧（Ｖｔｈ（ＭＡ））を足した値になるまで放電することになる。つまり、次の数式（４）の関係となる。
Ｖ（Ｎ３）＝Ｍｉｎ（ＶＯＮ）＋３×Ｖｔｈ（ＭＡ） …（４）
前記数式（３）と数式（４）による電圧状態がプルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）のゲートに印加される電圧として本発明の目的を達成するためには、次のような条件を満足しなければならない。

即ち、ゲート−ソース間電圧（Ｖｇｓ）の最大値は次の数式（５）のように、正常なトランジスターのしきい値電圧（Ｖｔｈｏ）と劣化される量である差電圧（△Ｖｔｈ）との合計より大きくなければ、該当トランジスターのターンオン状態が保持されない。ここで、差電圧（△Ｖｔｈ）は正常なトランジスターのしきい値電圧（Ｖｔｈｏ）と劣化後のトランジスターのしきい値電圧（Ｖｔｈ′）間の差電圧である。
Ｍａｘ（Ｖｇｓ）−［Ｖｔｈｏ＋△Ｖｔｈ］>０ …（５）
また、差電圧（△Ｖｔｈ）が最大のゲート‐ソース間電圧と最小のゲート‐ソース間の電圧との算術平均値［（Ｍａｘ（Ｖｇｓ）＋Ｍｉｎ（Ｖｇｓ））／２］に至る時にも、前記プルダウントランジスター（Ｑ２）やホールドトランジスター（Ｑ５）がターンオン状態保持発生されなければならないので、次の数式（６）を満足しなければならない。
Ｍａｘ（Ｖｇｓ）−［｛Ｍａｘ（Ｖｇｓ）＋Ｍｉｎ（Ｖｇｓ）｝／２＋Ｖｔｈｏ］>０
→｛Ｍａｘ（Ｖｇｓ）−Ｍｉｎ（Ｖｇｓ）｝／２ > Ｖｔｈｏ
→Ｍａｘ（Ｖｇｓ）−Ｍｉｎ（Ｖｇｓ） > ２×Ｖｔｈｏ …（６）
前記数式（６）によると、本発明によるゲートとソースとの間の電圧は正常なトランジスターのしきい値電圧より少なくとも２倍以上の振幅を有するように印加されることにより、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）に劣化が発生されても正常に電流駆動能力を有するようにプルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）のゲートに電圧を発生させることができる。

一方、ゲートとソースとの間の電圧の最大値（Ｍａｘ（Ｖｇｓ））は、次の数式（７）に示す電圧である。つまり、数式（３）からゲートオフ電圧（ＶＯＦＦ）を減算した電圧である。また、次の数式（８）のように、ゲートとソースとの間の電圧の最小値（Ｍｉｎ（Ｖｇｓ））は、数式（４）でゲートオフ電圧（ＶＯＦＦ）を減算した電圧である。
Ｍａｘ（Ｖｇｓ）＝Ｍａｘ（ＶＯＮ）−Ｖｔｈ（Ｑ６）−Ｖｔｈ（ＭＡ）−ＶＯＦＦ …（７）
Ｍｉｎ（Ｖｇｓ）＝Ｍｉｎ（ＶＯＮ）＋３×Ｖｔｈ（ＭＡ）−ＶＯＦＦ …（８）
前記数式（７）と数式（８）を前記数式（６）に代入させて一つの式に整理すると、次の数式（９）のようである。
［Ｍａｘ（ＶＯＮ）−Ｖｔｈ（Ｑ６）−Ｖｔｈ（ＭＡ）−ＶＯＦＦ］−［Ｍｉｎ（ＶＯＮ）＋３×Ｖｔｈ（ＭＡ）−ＶＯＦＦ］> ２×Ｖｔｈｏ （９）
前記数式（９）を簡単にするために、トランジスター（Ｑ６）のしきい値電圧（Ｖｔｈ（Ｑ６））とトランジスター（ＭＡ）のしきい値電圧（Ｖｔｈ（ＭＡ））と該当トランジスターの正常なしきい値電圧（Ｖｔｈｏ）が同一であると仮定すると、次の数式（１０）が得られる。
Ｍａｘ（ＶＯＮ）−Ｍｉｎ（ＶＯＮ）> ７×Ｖｔｈｏ （１０）
前記数式（１０）によると、外部からゲートオン電圧（ＶＯＮ）を入力信号に印加する時、トランジスター（プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５））の正常なしきい値電圧（Ｖｔｈｏ）の７倍以上に該当する振幅を有するパルス電圧を印加することにより、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）に劣化が発生されても正常に電流駆動能力を有するように、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）のゲート電圧を発生させることができる。

プルダウントランジスター（Ｑ２）とホールドトランジスター（Ｑ５）のゲートに印加される電圧、即ち、一定周期でスイングする電圧に対してより詳細に説明する。

図８は本発明により印加されるゲートとソースとの間の電圧の一例を説明するための波形図である。図８に示すように、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）のゲートとソースとの間の電圧はクロックの１／２周期、即ち、１Ｈを周期にローレベルとハイレベルを反復するスイング電圧である。即ち、ゲートとソースとの間の電圧は、パワークロックがローレベルからハイレベルにライジングすることに同期されてライジング（ｒｉｓｉｎｇ）する。また、パワークロックのＨ／２時点でハイレベルからローレベルにフォーリング（ｆａｌｌｉｎｇ）して、前記パワークロックがハイレベルからローレベルにフォーリングすることに同期されてゲートとソースとの間の電圧はライジングする動作を反復する。勿論、ここでゲートとソースとの間の電圧の振幅はプルダウントランジスター（Ｑ２）やホールドトランジスター（Ｑ５）が劣化される前の正常的なしきい値電圧の２倍以上を有することが望ましい。

以上、説明した本発明の一実施例によると、振幅がトランジスターの正常的なしきい値電圧の２倍以上であり、周期がパワークロック周期の１／２である１Ｈであり、パワークロックが遷移する時、最大値を有するゲートとソースとの間の電圧（Ｖｇｓ）がプルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）に印加されるようにすることにより、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）が劣化されてもターンオンされて電流駆動能力を保持することができる。

図９は本発明による印加されるゲートとソースとの間の電圧の他の一例を説明するための波形図である。

図９に示すように、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）のゲートとソースとの間の電圧はクロック周期と同一である周期、即ち、前記２Ｈを周期にローレベルとハイレベルを反復するスイング電圧である。即ち、ゲート−ソース間電圧はパワークロックがローレベルからハイレベルにライジングすることが同期されてライジングし、前記パワークロックがハイレベルからローレベルにフォーリングすることが同期されてフォーリングする動作を反復する。勿論、ここで、前記ゲート−ソース間の振幅はプルダウントランジスター（Ｑ２）やホールドトランジスター（Ｑ５）が劣化される前の正常的なしきい値電圧の２倍以上を有することが望ましい。

図８及び図９に示すように、前記ゲートとソースとの間の電圧は前記パワークロックに同期されて前記ゲートとソースとの間の電圧のライジングエッジで最大値の位相は前記クロックのライジングエッジでの最大値の位相と同一であることができる。

また、図１０及び図１１に示すように、前記ゲートとソースとの間の電圧のライジングエッジでの最大値の位相は前記クロックのライジングエッジでの最大値の位相より速くすることができる。

以上で説明した本発明の他の実施例によると、振幅がトランジスターの正常なしきい値電圧の２倍以上であり、周期がパワークロック周期と同一である２Ｈであり、プルアップトランジスターのドレーンに印加されるパワークロックがローレベルからハイレベルに遷移する時に最大値を有するゲートとソースとの間の電圧（Ｖｇｓ）がプルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）に印加されるようにすることで、プルダウントランジスター（Ｑ２）またはホールドトランジスター（Ｑ５）が劣化されてもターンオンされて電流駆動能力を保持することができる。

以上、説明したように、本発明によると、振幅がトランジスターの正常的なしきい値電圧の２倍以上であり、周期がパワークロック周期の１／２である１Ｈであり、パワークロックが遷移する時に最大値を有するゲートとソースとの間の電圧をプルダウントランジスターまたはホールドトランジスターに印加することにより、プルダウントランジスターまたはホールドトランジスターが劣化されても、ターンオンされて電流駆動能力を保持することができる。

また、振幅がトランジスターの正常なしきい値電圧の２倍以上であり、周期がパワークロック周期と同一な２Ｈであり、プルアップトランジスターのドレーンに印加されるパワークロックがローレベルからハイレベルに遷移する時に最大値を有するゲートとソースとの間の電圧をプルダウントランジスターまたはホールドトランジスターに印加されるようにすることにより、プルダウントランジスターまたはホールドトランジスターが劣化されてもターンオンされて電流駆動能力を保持することができる。

本発明は液晶表示パネルのゲートラインを駆動するためのシフトレジスタ及び有機ＥＬディスプレーパネルのゲートラインを駆動する場合に適用することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。

一般のシフトレジスタを説明するための図面である。 図１によるゲート駆動回路を説明するための図面である。 図１及び図２による駆動波形を説明するための波形図である。 一般のａ−Ｓｉトランジスターのゲートとソースとの間の電圧により時間的に変化するしきい値電圧の変化量を図示した波形図である。 本発明によるトランジスターの等価回路図である。 前述したトランジスターに印加されるゲートとソースとの間の電圧を説明するための波形図である。 本発明によるシフトレジスタのステージを説明するための図面である。 本発明により印加されるゲートとソースとの間の電圧の一例を説明するための波形図である。 本発明により印加されるゲートとソースとの間の電圧の他の一例を説明するための波形図である。 本発明により印加されるゲートとソースとの間の電圧のまた他の一例を説明するための波形図である。 本発明により印加されるゲートとソースとの間の電圧のまた他の一例を説明するための波形図である。

符号の説明

１１０、２１０ プルアップ部
１２０、２２０ プルダウン部
１３０、２３０ プルアップ駆動部
１４０、２４０ プルダウン駆動部
２４２ 反転部
２４４ 劣化補償部

Claims (20)

1. 第１電流電極、第２電流電極及び制御電極を有するトランジスターの駆動方法において、
   第１電源電圧を前記第２電流電極に印加し、第２電源電圧を前記第１電流電極に印加する段階と、
   所定の最大値と最小値を有して一定周期にスイングする第３電源電圧を前記制御電極に印加して前記トランジスターの劣化により上昇したしきい値電圧を前記トランジスターが誤動作する第１しきい値電圧以下にする段階と、を含むトランジスターの駆動方法。
2. 前記第３電源電圧が印加された前記トランジスターの制御電極及び第１電流電極間の電圧の振幅は前記トランジスターの制御電極及び第１電流電極間の正常な第２しきい値電圧より少なくとも２倍以上であることを特徴とする請求項１記載のトランジスターの駆動方法。
3. クロック信号の入力を受けて複数のステージを有するシフトレジスタとを用いてゲートラインを駆動するシフトレジスタの駆動方法において、
   外部から提供される所定周期にスイングする第１電源電圧を充電させてゲートラインをプルアップさせる段階と、
   前記クロック信号の第１デューティー（duty）の間前記プルアップ状態を保持する段階と、
   前記クロック信号の第１デューティー(duty)サイクルの後前記ゲートラインのプルダウンを始め、前記充電された電圧に対して放電を始める段階と、
   所定の周期にスイングする電圧に応答して前記ゲートラインをプルダウンさせる段階と、
   外部から提供される前記第２電源電圧によって前記プルダウン状態を保持する段階と、を含むシフトレジスタの駆動方法。
4. 前記電圧は前記クロックの１/２周期を有してスイングすることを特徴とする請求項３記載のシフトレジスタの駆動方法。
5. 前記電圧は前記クロックと同一な周期を有してスイングすることを特徴とする請求項３記載のシフトレジスタの駆動方法。
6. 前記クロックが非アクティブ状態からアクティブ状態に遷移するとき１垂直時間から１水平時間を引いた時間の間、前記電圧のライジングエッジが前記クロックのライジングエッジと同期されて印加されることを特徴とする請求項３記載のシフトレジスタの駆動方法。
7. 前記電圧のライジングエッジの最大値の位相が前記クロックのライジングエッジの最大値の位相より先立つことを特徴とする請求項６記載のシフトレジスタの駆動方法。
8. 前記クロックが非アクティブ状態からアクティブ状態に遷移するとき１垂直時間から２水平時間を引いた時間の間、前記電圧のライジングエッジが前記クロックのライジングエッジと同期されて印加されることを特徴とする請求項３記載のシフトレジスタの駆動方法。
9. 前記電圧のライジングエッジの最大値の位相が前記クロックのライジングエッジの最大値の位相より先立つことを特徴とする請求項８記載のシフトレジスタの駆動方法。
10. 複数のステージが連結され、一番目のステージに入力端子には開始信号が入力され、各ステージの出力信号を順次的に出力するシフトレジスタにおいて、
    前記シフトレジスタの奇数番目ステージには第１クロックと、前記第１クロックの充電時間を減少させるための第１制御信号が提供され、偶数番目ステージには前記第１クロックと位相が異なる第２クロックと、前記第２クロックの充電時間を減少するための第２制御信号が提供され、
    前記各ステージは、
    出力端子に前記第１及び第２クロックのうち対応するクロックを提供するプルアップ部と、
    前記出力端子に第１電源電圧を提供するプルダウン部と、
    前記プルアップ部の入力ノードに連結され、以前のステージのうちいずれか１つのステージの出力信号の先端に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または前記第２制御信号の先端に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに連結され、一定周期にスイングする入力信号の先端に応答して前記プルダウン部をターンオフさせ、前記入力信号の後端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、を含むシフトレジスタ。
11. 前記入力信号は前記クロックと実質的に同一な周期にスイングすることを特徴とする請求項１０記載のシフトレジスタ。
12. 前記入力信号は前記クロック周期の１/２を周期にスイングすることを特徴とする請求項１０記載のシフトレジスタ。
13. 前記プルダウン部は、第２電流電極が前記出力端に連結され、第１電流電極が前記第１電源電圧に連結されたプルダウントランジスターで構成され、
    前記プルダウン駆動部は、前記プルダウントランジスターの制御電極に１垂直時間から２水平時間を引いた時間の間、前記入力信号に相応する周期的なパルス電圧を印加することを特徴とする請求項１０記載のシフトレジスタ。
14. 前記プルダウン駆動部は、第２電流電極が前記プルアップ部の入力端に連結され、第１電流電極が前記第１電源電圧に連結されたホールドトランジスターを含み、
    前記プルダウン駆動部は、前記ホールドトランジスターの制御電極に１垂直時間から１水平時間を引いた時間の間、前記入力信号に相応する周期的なパルス電圧を印加することを特徴とする請求項１０記載のシフトレジスタ。
15. 前記プルダウン駆動部は、
    前記入力信号を反転させるための反転部と、
    前記反転された入力信号に応答して前記プルダウン部を駆動する劣化補償部を含むことを特徴とする請求項１０記載のシフトレジスタ。
16. 前記反転部は、
    制御電極と第２電流電極が共通連結され、前記共通連結された制御電極と第２電流電極を通じて前記入力信号の提供を受ける第１トランジスターと、
    第２電流電極が前記第１トランジスターの第１電流電極に連結され、制御電極が前記劣化補償部に連結され、第１電流電極が前記第１電源電圧に連結された第２トランジスターと、を含む請求項１５記載のシフトレジスタ。
17. 前記劣化補償部は、
    第２電流電極が前記入力信号に連結され、制御電極が前記第１トランジスターのソースに連結され、第１電流電極が前記プルダウン部の入力端に連結された第１補償トランジスターと、
    第２電流電極が前記プルダウン部の入力端に連結され、制御電極が前記プルアップ部の入力端及び前記第２トランジスターの制御電極に連結され、第１電流電極が前記第１電源電圧に連結された第２補償トランジスターと、を含む請求項１６記載のシフトレジスタ。
18. 前記入力信号の振幅は前記ホールドトランジスターのしきい値電圧より７倍以上であることを特徴とする請求項１７記載のシフトレジスタ。
19. 前記入力信号の振幅は前記プルダウントランジスターのしきい値電圧より７倍以上であることを特徴とする請求項１７記載のシフトレジスタ。
20. 複数のステージが連結され、各ステージの出力信号を順次的に出力するシフトレジスタにおいて、
    前記各ステージは、
    出力端子に前記第１及び前記第１クロックと異なる位相を有する第２クロックのうち対応するクロックを提供するプルアップ部と、
    前記出力端子に第１電源電圧を提供するプルダウン部と、
    前記プルアップ部の入力ノードに連結され、以前のステージのうちいずれか１つのステージの出力信号の先端に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号の先端に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
    前記プルダウン部の入力ノードに連結され、一定周期にスイングする入力信号の先端に応答して前記プルダウン部をターンオフさせ、前記入力信号の後端に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、を含むシフトレジスタ。

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