WO2024000328A1 - 显示驱动电路和显示装置 - Google Patents

显示驱动电路和显示装置 Download PDF

Info

Publication number
WO2024000328A1
WO2024000328A1 PCT/CN2022/102548 CN2022102548W WO2024000328A1 WO 2024000328 A1 WO2024000328 A1 WO 2024000328A1 CN 2022102548 W CN2022102548 W CN 2022102548W WO 2024000328 A1 WO2024000328 A1 WO 2024000328A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrically connected
pull
node
transistor
terminal
Prior art date
Application number
PCT/CN2022/102548
Other languages
English (en)
French (fr)
Inventor
朱宁
王超
李云
陈晓晓
江鹏
Original Assignee
京东方科技集团股份有限公司
武汉京东方光电科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京东方科技集团股份有限公司, 武汉京东方光电科技有限公司 filed Critical 京东方科技集团股份有限公司
Priority to CN202280002024.3A priority Critical patent/CN117642809A/zh
Priority to PCT/CN2022/102548 priority patent/WO2024000328A1/zh
Publication of WO2024000328A1 publication Critical patent/WO2024000328A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Abstract

本公开提供一种显示驱动电路和显示装置。显示驱动电路包括两个栅极驱动电路；栅极驱动电路包括多个驱动电路；驱动电路包括N个时钟信号端、N个输出子电路和N个驱动信号输出端；N为大于等于2的整数；N个输出子电路共用第一上拉节点；一个驱动电路的第i驱动信号输出端与另一驱动电路的第i+j驱动信号输出端电连接，i和j都为正整数，i为小于等于N的正整数，j为小于等于N的正整数，i+j小于等于N。本公开所述的显示驱动电路包括的两个驱动电路中的一个驱动电路的第i驱动信号输出端与两个驱动电路中的另一驱动电路的第i+j驱动信号输出端电连接，形成互补，使得栅线接收到的驱动信号的驱动能力大致相同。

Description

显示驱动电路和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种显示驱动电路和显示装置。
背景技术
相关的显示产品设计均采用采用双边对称的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)模型设计，难以实现窄边框，针对全面屏以及要求越来越严格的产品边框，布线空间限制严重限制，难以满足高分辨率高刷新率的产品需求。
发明内容
在一个方面中，本公开实施例提供了一种显示驱动电路，包括两个栅极驱动电路，所述两个栅极驱动电路分别设置于所述显示面板的相对的两侧；所述栅极驱动电路包括多个级联的驱动电路；
所述驱动电路包括N个时钟信号端、N个输出子电路和N个驱动信号输出端；N为大于等于2的整数；所述N个输出子电路共用第一上拉节点；
第n输出子电路用于在所述第一上拉节点的电位的控制下，根据第n时钟信号端提供的第n时钟信号，控制通过第n驱动信号输出端输出第n驱动信号；n为小于等于N的正整数；
所述两个驱动电路中的一个驱动电路的第i驱动信号输出端与所述两个驱动电路中的另一驱动电路的第i+j驱动信号输出端电连接，i和j都为正整数，i为小于等于N的正整数，j为小于等于N的正整数，i+j为小于等于N的正整数；
当所述N个时钟信号端中的第i时钟信号端提供的第i时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第一电压值，当所述N个时钟信号端中的第i+j时钟信号端提供的第i+j时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第二电压值；所述第一电压值与所述第二电压值不相等；
所述第i时钟信号的电位持续为有效电平的时间段和所述第i+j时钟信号的电位持续为有效电平的时间段至少部分重叠；
所述第i时钟信号的电位由有效电平跳变为无效电平的时间点，与所述第i+j时钟信号的电位由有效电平跳变为无效电平的时间点不相同。
可选的，当所述第i时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第三电压值；当所述第i+j时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第四电压值；
所述第三电压值与所述第四电压值不相等。
可选的，当所述第i时钟信号的电位由无效电平跳变为有效电平时，在第一时间内，所述第一上拉节点的电位上升了第一电位高度；
当所述第i+j时钟信号的电位由无效电平调变为有效电平时，在第二时间内，所述第一上拉节点的电位上升了第二电位高度；
所述第一电位高度不等于第二电位高度，和/或，所述第一时间不等于所述第二时间。
可选的，当所述第i时钟信号的电位由有效电平跳变为无效电平时，在第三时间内，所述第一上拉节点的电位下降了第三电位高度；
当所述第i+j时钟信号的电位由有效电平调变为无效电平时，在第四时间内，所述第一上拉节点的电位下降了第四电位高度；
所述第三电位高度不等于第四电位高度，和/或，所述第三时间不等于所述第四时间。
可选的，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第一时间小于所述第二时间，所述第一电位高度小于所述第二电位高度；a为偶数，a为正整数；或者；
所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第一时间大于所述第二时间，所述第一电位高度大于所述第二电位高度；b为奇数，b为正整数。
可选的，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第三时间小于所述第四时间，所述第三电位高度大于所述第四电位高度；a为偶数，a为正整数；或者；
所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第三时间大于所述第四时间，所述第三电位高度小于所述第四电位高度；b为奇数，b为正整数。
可选的，所述驱动电路还包括第一输入子电路、第一下拉子电路、第一下拉节点控制子电路和N个输出复位子电路；所述N个输出复位子电路复用第一下拉节点；
所述第一输入子电路用于在第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点的电位；
所述第一下拉子电路分别与所述第一上拉节点、所述第一下拉节点、第一复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一上拉节点与所述第一电压端之间连通，并在所述第一复位端提供的第一复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通；
所述第一下拉节点控制子电路分别与第一控制电压端、所述第一上拉节点、所述第一下拉节点和所述第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第一下拉节点的电位；
第n输出复位子电路分别与所述第一下拉节点、第二电压端和第n驱动信号输出端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第n驱动信号输出端与所述第二电压端之间连通。
可选的，所述驱动电路还包括第一进位信号输出端和第一进位输出子电路；
所述第一进位输出子电路分别与所述第一上拉节点、所述第一进位信号输出端和第一进位时钟信号端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一进位信号输出端与第一进位时钟信号端之间连通。
可选的，所述驱动电路还包括第一进位复位子电路；
所述第一进位复位子电路分别与第一下拉节点、所述第一进位信号输出端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一进位信号输出端与所述第一电压端之间连通。
可选的，所述第一输入子电路分别与所述第一输入端、第一输入电压端和所述第一上拉节点电连接，用于在所述第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点与所述第一输入电压端之间连通；
所述第一输入端为相邻上级驱动电路的第一进位信号输出端；
所述第一输入电压端为相邻上级驱动电路的第一进位信号输出端、相邻上级驱动电路包括的第c驱动信号输出端或第三电压端；c为小于或等于N的正整数。
可选的，所述第一进位时钟信号端为所述N个时钟信号端中的第c时钟信号端；
所述第一下拉子电路还与所述第一输入电压端电连接，用于在所述第一输入电压端提供的第一输入电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
所述第一输入子电路还与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通。
可选的，所述驱动电路还包括N个电容；
所述N个电容中的第n电容的第一端与所述第一上拉节点电连接，所述N个电容中的第n电容的第二端与所述第n驱动信号输出端电连接。
可选的，所述第一输入子电路包括第一晶体管，所述第一下拉子电路包括第二晶体管和第三晶体管；所述第一下拉节点控制子电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第一晶体管的控制极与所述第一输入端电连接，所述第一晶体管的第一极与所述第一输入电压端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接；
所述第二晶体管的控制极与所述第一复位端电连接，所述第二晶体管的第一极与所述第一上拉节点电连接，所述第二晶体管的第二极与所述第一电压端电连接；
所述第三晶体管的控制极与所述第一下拉节点电连接，所述第三晶体管的第一极与所述第一上拉节点电连接，所述第三晶体管的第二极与所述第一电压端电连接；
所述第四晶体管的控制极和所述第四晶体管的第一极都与所述第一控制电压端电连接，所述第四晶体管的第二极与第一下拉控制节点电连接；
所述第五晶体管的控制极与所述第一下拉控制节点电连接，所述第五晶体管的第一极与所述第一控制电压端电连接，所述第五晶体管的第二极与所述第一下拉节点电连接；
所述第六晶体管的控制极与所述第一上拉节点电连接，所述第六晶体管的第一极与所述第一下拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接；
所述第七晶体管的控制极与所述第一上拉节点电连接，所述第七晶体管的第一极与所述第一下拉控制节点电连接，所述第七晶体管的第二极与所述第一电压端电连接。
可选的，所述第一下拉子电路包括第八晶体管，所述第一输入子电路还包括第九晶体管；
所述第八晶体管的控制极与所述第一输入电压端电连接，所述第八晶体管的第一极与所述第一下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；
所述第九晶体管的控制极与所述帧复位端电连接，所述第九晶体管的第一极与所述第一上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接。
可选的，第n输出子电路包括第n输出晶体管；
所述第n输出晶体管的控制极与所述第一上拉节点电连接，所述第n输出晶体管的第一极与第n时钟信号端电连接，所述第n输出晶体管的第二极与第n驱动信号输出端电连接；
所述第一进位输出子电路包括第一进位输出晶体管；
所述第一进位输出晶体管的控制极与所述第一上拉节点电连接，所述第一进位输出晶体管的第一极与所述第一进位时钟信号端电连接，所述第一进位输出晶体管的第二极与所述第一进位信号输出端电连接；
第n输出复位子电路包括第n输出复位晶体管；
所述第n输出复位晶体管的控制极与所述第一下拉节点电连接，所述第 n输出复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n输出复位晶体管的第二极与所述第二电压端电连接。
可选的，所述第一进位复位子电路包括第一进位复位晶体管；
所述第一进位复位晶体管的控制极与第一下拉节点电连接，所述第一进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第一进位复位晶体管的第二极与第一电压端电连接。
可选的，所述驱动电路还包括第一通断控制子电路；
所述第一通断控制子电路分别与触控使能端、第一连接节点和所述第一上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第一连接节点与所述第一上拉节点之间连通或断开。
可选的，所述第一通断控制子电路包括第一通断控制晶体管；
所述第一通断控制晶体管的控制极与所述触控使能端电连接，所述第一通断控制晶体管的第一极与所述第一上拉节点连接，所述第一通断控制晶体管的第二极与所述第一连接节点电连接。
可选的，所述驱动电路还包括第一输出电容；
所述第一输出电容的第一端与所述上拉节点电路电连接，所述第一输出电容的第二端与所述N个驱动信号输出端中的一个驱动信号输出端电连接。
可选的，所述驱动电路还包括M个时钟信号端、M个输出子电路、第二进位输出子电路、M个驱动信号输出端和第二进位信号输出端；所述M个输出子电路共用第二上拉节点；
第N+m输出子电路用于在所述第二上拉节点的电位的控制下，根据第N+m时钟信号端提供的第N+m时钟信号，通过第N+m驱动信号输出端输出第N+m驱动信号，m为小于等于M的正整数，M为大于等于2的正整数；
所述第二进位输出子电路分别与所述第二上拉节点、所述第二进位信号输出端和第二进位时钟信号端电连接，用于在所述第二上拉节点的电位的控制下，控制所述第二进位信号输出端与第二进位时钟信号端之间连通。
可选的，所述驱动电路还包括M个电容；
所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
可选的，所述驱动电路还包括第二输入子电路、第二下拉子电路、第二下拉节点控制子电路和M个输出复位子电路；所述M个输出复位子电路复用第二下拉节点；
所述第二输入子电路用于在第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点的电位；
所述第二下拉子电路分别与所述第二上拉节点、所述第二下拉节点、第二复位端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通，并在所述第二复位端提供的第二复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通；
所述第二下拉节点控制子电路分别与第二控制电压端、所述第二上拉节点、所述第二下拉节点和所述第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第二上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第二下拉节点的电位；
第N+m输出复位子电路分别与所述第二下拉节点、第二电压端和第N+m驱动信号输出端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第N+m驱动信号输出端与所述第二电压端之间连通。
可选的，所述驱动电路还包括第二进位复位子电路；
所述第二进位复位子电路分别与第二下拉节点、所述第二进位信号输出端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二进位信号输出端与所述第一电压端之间连通。
可选的，所述第二输入子电路分别与所述第二输入端、第二输入电压端和所述第二上拉节点电连接，用于在所述第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点与所述第二输入电压端之间连通；
所述第二输入端为相邻上级驱动电路的第二进位信号输出端；
所述第二输入电压端为相邻上级驱动电路的第二进位信号输出端、相邻上级驱动电路包括的第d驱动信号输出端或第三电压端；d为小于或等于M的正整数。
可选的，所述第二进位时钟信号端为所述M个时钟信号端中的第d时钟 信号端；
所述第二下拉子电路还与所述第二输入电压端电连接，用于在所述第二输入电压端提供的第二输入电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通；
所述第二输入子电路还与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通。
可选的，所述驱动电路还包括M个电容；
所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
可选的，所述第一下拉子电路还包括第十晶体管；
所述第十晶体管的控制极与第二下拉节点电连接，所述第十晶体管的第一极与所述第一上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
所述第一下拉节点控制子电路还包括第十一晶体管；
所述第十一晶体管的控制极与第二上拉节点电连接，所述第十一晶体管的第一极与所述第一下拉控制节点电连接，所述第十一晶体管的第二极与第一电压端电连接。
可选的，所述第n输出复位子电路还包括第n复位晶体管；
所述第n复位晶体管的控制极与第二下拉节点电连接，所述第n复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n复位晶体管的第二极与所述第二电压端电连接。
可选的，所述第一进位复位子电路还包括第二进位复位晶体管；
所述第二进位复位晶体管的控制极与第二下拉节点电连接，所述第二进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第二进位复位晶体管的第二极与第一电压端电连接。
可选的，所述第二下拉子电路包括第十二晶体管；
所述第十二晶体管的控制极与第一下拉节点电连接，所述第十二晶体管的第一极与所述第二上拉节点电连接，所述第十二晶体管的第二极与所述第一电压端电连接；
所述第二下拉节点控制子电路包括第十三晶体管；
所述第十三晶体管的控制极与第一上拉节点电连接，所述第十三晶体管的第一极与所述第二下拉控制节点电连接，所述第十三晶体管的第二极与第一电压端电连接。
可选的，所述第N+m输出复位子电路包括第N+m复位晶体管；
所述第N+m复位晶体管的控制极与第一下拉节点电连接，所述第N+m复位晶体管的第一极与所述第N+m驱动信号输出端电连接，所述第N+m复位晶体管的第二极与所述第二电压端电连接。
可选的，所述第二进位复位子电路包括第三进位复位晶体管和第四进位复位晶体管；
所述第三进位复位晶体管的控制极与第二下拉节点电连接，所述第三进位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第三进位复位晶体管的第二极与第一电压端电连接；
所述第四进位复位晶体管的控制极与第一下拉节点电连接，所述第四进位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第四进位复位晶体管的第二极与第一电压端电连接。
可选的，所述驱动电路还包括第二通断控制子电路；
所述第二通断控制子电路分别与触控使能端、第二连接节点和所述第二上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第二连接节点与所述第二上拉节点之间连通或断开。
可选的，所述第二通断控制子电路包括第二通断控制晶体管；
所述第二通断控制晶体管的控制极与所述触控使能端电连接，所述第二通断控制晶体管的第一极与所述第二上拉节点连接，所述第二通断控制晶体管的第二极与所述第二连接节点电连接。
可选的，本公开至少一实施例所述的显示驱动电路包括第二输出电容；
所述第二输出电容的第一端与所述第二上拉节点电连接，所述第二输出电容的第二端与所述M个驱动信号输出端中的一个驱动信号输出端电连接。
在第二个方面中，本公开实施例提供一种显示装置，包括上述的显示驱动电路。
可选的，本公开至少一实施例所述的显示装置还包括多行栅线、多列数据线和多行多列像素电路；
所述像素电路包括显示控制晶体管和像素电极；
所述显示控制晶体管的栅极与所述栅线电连接，所述显示控制晶体管的第一极与所述数据线电连接，所述显示控制晶体管的第二极与所述像素电极电连接；
所述像素电极开设有多个开缝；同一像素电极组包括的两个像素电极的开缝方向之间的夹角大于90度而小于180度；
所述像素电极组为设置于相邻行栅线与相邻列数据线形成的显示区域中的像素电极组。
可选的，在两行相邻的像素电极之间设置有两行栅线；
与同一列数据线电连接的两个晶体管中的一个晶体管的栅极与该两行栅线中的一栅线电连接，与同一列数据线电连接的两个晶体管中的另一个晶体管的栅极与该两行栅线中的另一栅线电连接；
与同一列数据线电连接的两个晶体管与该列数据线之间的导电连接部分的沿第一方向的宽度，大于所述数据线沿第一方向的最小宽度；
所述第一方向为所述栅线的延伸方向。
可选的，本公开至少一实施例所述的显示装置还包括多行多列公共电极；
相邻两行公共电极之间通过跨接线电连接，所述跨接线与所述像素电极同层设置。
可选的，所述跨接线两端对应的像素电极具有避让部分。
可选的，在所述跨接线与所述栅线的交叠位置处，所述栅线的线宽小于所述栅线的最大线宽。
附图说明
图1是第一时钟信号和第二时钟信号的波形图；
图2是第一上拉节点的电位的波形图；
图3是本公开所述的显示驱动电路中的驱动电路的至少一实施例的结构图；
图4是所述驱动电路的至少一实施例的结构图；
图5是所述驱动电路的至少一实施例的结构图；
图6是所述驱动电路的至少一实施例的结构图；
图7是所述驱动电路的至少一实施例的结构图；
图8是所述驱动电路的至少一实施例的电路图；
图9是图8所示的驱动电路的至少一实施例的工作时序图；
图10是所述驱动电路的至少一实施例的电路图；
图11是本公开如图10所示的驱动电路的至少一实施例在工作时，第一上拉节点PU1的电位的波形图；
图12是所述驱动电路的至少一实施例的电路图；
图13是所述驱动电路的至少一实施例的电路图；
图14是所述驱动电路的至少一实施例的电路图；
图15是所述驱动电路的至少一实施例的电路图；
图16是所述驱动电路的至少一实施例的电路图；
图17是所述驱动电路的至少一实施例的电路图；
图18是所述驱动电路的至少一实施例的电路图；
图19是所述驱动电路的至少一实施例的电路图；
图20是所述驱动电路的至少一实施例的电路图；
图21是所述驱动电路的至少一实施例的电路图；
图22是所述驱动电路的至少一实施例的电路图；
图23是所述驱动电路的至少一实施例的电路图；
图24是所述驱动电路的至少一实施例的电路图；
图25是所述驱动电路的至少一实施例的电路图；
图26是图25所示的驱动电路的至少一实施例的工作时序图；
图27是所述驱动电路的至少一实施例的电路图；
图28是所述驱动电路的至少一实施例的电路图；
图29是本公开至少一实施例所述的显示驱动电路的结构图；
图30是十个时钟信号的波形图；
图31是本公开至少一实施例所述的显示驱动电路的结构图；
图32是本公开至少一实施例所述的显示驱动电路的一部分的结构图；
图33是本公开至少一实施例所述的显示驱动电路的一部分的结构图；
图34是本公开至少一实施例所述的显示装置中的显示基板的结构图；
图35A、图35B和图35C是在图34所示的至少一实施例中，包括各像素电路的显示基板的布局图；
图36是图35B中的公共电极、各显示控制晶体管的栅极和各栅线的布局图；
图37是图35B中的数据线、各显示控制晶体管的源极、各显示控制晶体管的漏极和各显示控制晶体管的有源层的布局图；
图38是图35B中的像素电极和跨接线的布局图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本公开实施例所述的显示驱动电路包括两个栅极驱动电路，所述两个栅极驱动电路分别设置于所述显示面板的相对的两侧；所述栅极驱动电路包括多个级联的驱动电路；
所述驱动电路包括N个时钟信号端、N个输出子电路和N个驱动信号输 出端；N为大于等于2的整数；所述N个输出子电路共用第一上拉节点；
第n输出子电路用于在所述第一上拉节点的电位的控制下，根据第n时钟信号端提供的第n时钟信号，控制通过第n驱动信号输出端输出第n驱动信号；n为小于等于N的正整数；
所述两个驱动电路中的一个驱动电路的第i驱动信号输出端与所述两个驱动电路中的另一驱动电路的第i+j驱动信号输出端电连接，i和j都为正整数，i为小于等于N的正整数，j为小于等于N的正整数，i+j为小于等于N的正整数；
当所述N个时钟信号端中的第i时钟信号端提供的第i时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第一电压值，当所述N个时钟信号端中的第i+j时钟信号端提供的第i+j时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第二电压值；所述第一电压值与所述第二电压值不相等；
所述第i时钟信号的电位持续为有效电平的时间段和所述第i+j时钟信号的电位持续为有效电平的时间段至少部分重叠；
所述第i时钟信号的电位由有效电平跳变为无效电平的时间点，与所述第i+j时钟信号的电位由有效电平跳变为无效电平的时间点不相同。
在本公开实施例所述的显示驱动电路中，同一驱动电路包括的不同的驱动信号输出端输出的驱动信号的驱动能力不同，所述两个驱动电路中的一个驱动电路的第i驱动信号输出端与所述两个驱动电路中的另一驱动电路的第i+j驱动信号输出端电连接，以形成互补，使得每一行栅线(该栅线的左侧端例如可以与所述第i驱动信号输出端电连接，该栅线的右侧端例如可以与第i+j驱动信号输出端电连接)接收到的驱动信号的驱动能力大致相同，提高显示画面的显示品质。
在本公开至少一实施例中，所述N个输出子电路共用第一上拉节点，则相应控制上拉节点的电位的晶体管的个数减少，利于实现窄边框。
在本公开至少一实施例中，当所述驱动信号控制的晶体管为n型晶体管时，所述有效电平可以为高电平，所述无效电平可以为低电平；或者，当所述驱动信号控制的晶体管为p型晶体管时，所述有效电平可以为低电平，所 述无效电平可以为高电平；
但不以此为限。
在本公开至少一实施例中，所述第一电压值与所述第二电压值之间的比值可以大于等于0.4而小于等于1，例如，所述所述第一电压值与所述第二电压值之间的比值可以为0.5、0.52、0.55、0.57、0.6、0.65、0.62、0.67、0.7、0.72、0.75或0.8、0.82、0.85、0.9、0.92、0.95等，但不以此为限。
在本公开至少一实施例中，分别设置于所述显示面板的相对的两侧的栅极驱动电路包括的驱动电路的结构可以相同，第一栅极驱动电路可以设置于显示面板的第一侧，第二栅极驱动电路可以设置于显示面板的第二侧，所述第一侧和所述第二侧可以为相对的两侧。此时，所述第i+j时钟信号可以为所述第一栅极驱动电路接入的N个时钟信号中的第i+j时钟信号，也可以为所述第二栅极驱动电路接入的N个时钟信号中的第i+j时钟信号。
可选的，所述第一侧可以为左侧，所述第二侧可以为右侧，但不以此为限。
在本公开至少一实施例中，以N等于2为例举例说明，但是在实际操作时，N也可以为任意大于2的整数，例如3、4、5等等。
在本公开至少一实施例中，当所述第i时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第三电压值；当所述第i+j时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第四电压值；
所述第三电压值与所述第四电压值不相等。
可选的，所述第四电压值与所述第三电压值之间的比值可以大于等于0.4而小于等于1，例如，所述第四电压值与所述第三电压值之间的比值可以为0.5、0.55、0.6、0.65或0.7、0.75、0.8、0.85、0.9、0.95，但不以此为限。
在本公开至少一实施例中，当所述第i时钟信号的电位由无效电平跳变为有效电平时，在第一时间内，所述第一上拉节点的电位上升了第一电位高度；
当所述第i+j时钟信号的电位由无效电平调变为有效电平时，在第二时间内，所述第一上拉节点的电位上升了第二电位高度；
所述第一电位高度不等于第二电位高度，和/或，所述第一时间不等于所述第二时间。
可选的，所述第二电位高度与所述第一电位高度之间的比值例如可以大于等于0.5而小于等于4，例如，所述所述第二电位高度与所述第一电位高度之间的比值可以为0.5、1、1.5、2、2.4、2.8、3、3.2、3.6或4。
可选的，所述第二时间与所述第一时间之间的比值可以大于等于1而小于等于4，例如，所述第二时间与所述第一时间之间的比值可以为1.2、1.4、1.6、2、2.4、2.5、2.6、或3、3.4、3.6、3.8等，但不以此为限。
在本公开至少一实施例中，当所述第i时钟信号的电位由有效电平跳变为无效电平时，在第三时间内，所述第一上拉节点的电位下降了第三电位高度；
当所述第i+j时钟信号的电位由有效电平跳变为无效电平时，在第四时间内，所述第一上拉节点的电位下降了第四电位高度；
所述第三电位高度不等于第四电位高度，和/或，所述第三时间不等于所述第四时间。
可选的，所述第四电位高度与所述第三电位高度之间的比值可以大于等于0.4而小于等于1.5，例如，所述第四电位高度与所述第三电位高度之间的比值可以为0.4、0.6、0.89、0.7、0.8、0.9、1、1.2、1.3、1.4或1.5，但不以此为限。
可选的，所述第四时间与所述第三时间之间的比值可以大于等于1而小于等于5，例如，所述第四时间与所述第三时间之间的比值可以为1.5、1.8、2、2.4、2.8、3、3.2、、3.6、3.8或4、4.8等，但不以此为限。
在本公开至少一实施例中，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第一时间小于所述第二时间，所述第一电位高度小于所述第二电位高度；a为偶数，a为正整数；或者；
所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第一时间大于所述第二时间，所述第一电位高度大于所述第二电位高度；b为奇数，b为正整数。
在具体实施时，电容可以设置于偶数级驱动信号输出端与第一上拉节点 之间，以降低奇数行驱动信号输出端下拉时对第一上拉节点的电位的下拉影响；或者，
电容可以设置于奇数级驱动信号输出端与第一上拉节点之间，以当降低奇数行驱动信号输出端下拉时对第一上拉节点的电位的下拉影响。
可选的，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第三时间小于所述第四时间，所述第三电位高度大于所述第四电位高度；a为偶数，a为正整数；或者；
所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第三时间大于所述第四时间，所述第三电位高度小于所述第四电位高度；b为奇数，b为正整数。
在本公开至少一实施例中，所述驱动电路还包括第一输入子电路、第一下拉子电路、第一下拉节点控制子电路和N个输出复位子电路；所述N个输出复位子电路复用第一下拉节点；
所述第一输入子电路用于在第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点的电位；
所述第一下拉子电路分别与所述第一上拉节点、所述第一下拉节点、第一复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一上拉节点与所述第一电压端之间连通，并在所述第一复位端提供的第一复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通；
所述第一下拉节点控制子电路分别与第一控制电压端、所述第一上拉节点、所述第一下拉节点和所述第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第一下拉节点的电位；
第n输出复位子电路分别与所述第一下拉节点、第二电压端和第n驱动信号输出端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第n驱动信号输出端与所述第二电压端之间连通。
在本公开至少一实施例中，所述N个输出复位子电路复用第一下拉节点，以减少控制下拉节点的电位的晶体管的个数，利于实现窄边框。
在本公开至少一实施例中，所述两个驱动电路中的一个驱动电路的第一驱动信号输出端与所述两个驱动电路中的另一驱动电路的二驱动信号输出端电连接；所述所述两个驱动电路中的一个驱动电路和所述两个驱动电路中的另一驱动电路都接入第一时钟信号端和第二时钟信号端；
如图2所示，当第一时钟信号端K1提供的第一时钟信号的电位由低电平跳变为高电平时，所述第一上拉节点PU1的电位为第一电压值Vb1，当第二时钟信号端K2提供的第二时钟信号的电位由低电平跳变为高电平时，所述第一上拉节点PU1的电位为第二电压值Vb2；所述第一电压值Vb1与所述第二电压值Vb2不相等；
如图1所示，所述第一时钟信号的电位持续为高电平的时间段和所述第二时钟信号的电位持续为高电平的时间段至少部分重叠；所述第一时钟信号的电位由高电平跳变为低电平的时间点，与所述第二时钟信号的电位由高电平跳变为低电平的时间点不相同。
在图2中，标号为t1的为第一时间，标号为t2的为第二时间，标号为t3的为第三时间，标号为t4的为第四时间。
下面以N等于2为例说明本公开至少一实施例所述的显示驱动电路。
如图3所示，在本公开至少一实施例中，所述驱动电路包括第一时钟信号端K1、第二时钟信号端K2、第一输出子电路111、第二输出子电路112、第一驱动信号输出端G1、第二驱动信号输出端G2；
所述第一输出子电路111和所述第二输出子电路112共用第一上拉节点PU1；
第一输出子电路111分别与第一上拉节点PU1、第一时钟信号端K1、第一驱动信号输出端G1电连接，用于在所述第一上拉节点PU1的电位的控制下，根据第一时钟信号端K1提供的第一时钟信号，控制通过第一驱动信号输出端G1输出第一驱动信号；
第二输出子电路112分别与第一上拉节点PU1、第二时钟信号端K2、第二驱动信号输出端G2电连接，用于在所述第一上拉节点PU1的电位的控制下，根据第二时钟信号端K2提供的第二时钟信号，控制通过第二驱动信号输出端G2输出第二驱动信号；
所述驱动电路还包括第一输入子电路12、第一下拉子电路13、第一下拉节点控制子电路14、第一输出复位子电路151和第二输出复位子电路152；所述第一输出复位子电路151和所述第二输出复位子电路152复用第一下拉节点PD1；
所述第一输入子电路12分别与第一输入端I1和第一上拉节点PU1电连接，用于在第一输入端I1提供的第一输入信号的控制下，控制所述第一上拉节点PU1的电位；
所述第一下拉子电路13分别与所述第一上拉节点PU1、所述第一下拉节点PD1、第一复位端R1和第一电压端V1电连接，用于在所述第一下拉节点PD1的电位的控制下，控制所述第一上拉节点PU1与所述第一电压端V1之间连通，并在所述第一复位端R1提供的第一复位信号的控制下，控制所述第一上拉节点PU1与所述第一电压端V1之间连通；
所述第一下拉节点控制子电路14分别与第一控制电压端VDDO、所述第一上拉节点PU1、所述第一下拉节点PD1和所述第一电压端V1电连接，用于在所述第一控制电压端VDDO提供的第一控制电压和所述第一上拉节点PU1的电位的控制下，根据所述第一电压端V1提供的第一电压信号，控制所述第一下拉节点PD1的电位；
第一输出复位子电路151分别与所述第一下拉节点PD1、第二电压端V2和第一驱动信号输出端G1电连接，用于在所述第一下拉节点PD1的电位的控制下，控制所述第一驱动信号输出端G1与所述第二电压端V2之间连通；
第二输出复位子电路152分别与所述第一下拉节点PD1、第二电压端V2和第二驱动信号输出端G2电连接，用于在所述第一下拉节点PD1的电位的控制下，控制所述第二驱动信号输出端G2与所述第二电压端V2之间连通。
可选的，所述第一电压端可以为第一低电压端，所述第二电压端可以为第二低电压端，可选的，第一低电压端提供的第一低电压信号的电压值低于第二低电压端提供的第二低电压信号的电压值，但不以此为限。
在本公开至少一实施例中，所述驱动电路还包括第一进位信号输出端和第一进位输出子电路；
所述第一进位输出子电路分别与所述第一上拉节点、所述第一进位信号 输出端和第一进位时钟信号端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一进位信号输出端与第一进位时钟信号端之间连通。
在具体实施时，所述第一进位输出子电路用于控制所述第一进位信号输出端输出第一进位信号，所述第一进位信号输出端可以用于级联。
如图4所示，在图3所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一进位信号输出端Co1和第一进位输出子电路41；
所述第一进位输出子电路41分别与所述第一上拉节点PU1、所述第一进位信号输出端Co1和第一进位时钟信号端Kc1电连接，用于在所述第一上拉节点PU1的电位的控制下，控制所述第一进位信号输出端Co1与第一进位时钟信号端Kc1电连接。
在本公开至少一实施例中，所述第一进位时钟信号端Kc1可以与所述N个时钟信号端中的时钟信号端不相同，也即，采用独立的进位时钟信号端用于进位，以可以对进位进行独立控制。
可选的，所述驱动电路还包括第一进位复位子电路；
所述第一进位复位子电路分别与第一下拉节点、所述第一进位信号输出端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一进位信号输出端与所述第一电压端之间连通，以对所述第一进位信号输出端输出的第一进位信号的电位进行复位。
如图5所示，在图4所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一进位复位子电路51；
所述第一进位复位子电路51分别与第一下拉节点PD1、所述第一进位信号输出端Co1和第一电压端V1电连接，用于在所述第一下拉节点PD1的电位的控制下，控制所述第一进位信号输出端Co1与所述第一电压端V1之间连通，以对所述第一进位信号输出端Co1输出的第一进位信号的电位进行复位。
在本公开至少一实施例中，所述第一输入子电路分别与所述第一输入端、第一输入电压端和所述第一上拉节点电连接，用于在所述第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点与所述第一输入电压端之间连通；
所述第一输入端为相邻上级驱动电路的第一进位信号输出端；
所述第一输入电压端为相邻上级驱动电路的第一进位信号输出端、相邻上级驱动电路包括的第c驱动信号输出端或第三电压端；c为小于或等于N的正整数，需要说明的是，这里的相邻上级可以指的是相邻上一级，或者上几级，例如上两级、三级、四级、五级等等，在此不做限定。
在具体实施时，所述第一输入端可以为相邻上级驱动电路的第一进位信号输出端，第一输入电压端可以为相邻上级驱动电路的第一进位信号输出端、相邻上级驱动电路包括的第c驱动信号输出端或第三电压端。
如图6所示，在图5所示的驱动电路的至少一实施例的基础上，所述第一输入子电路12分别与第一输入端I1、第一输入电压端VI1和第一上拉节点PU1电连接，用于在所述第一输入端I1提供的第一输入信号的控制下，控制所述第一上拉节点PU1与所述第一输入电压端VI1之间连通。
可选的，所述第一进位时钟信号端为所述N个时钟信号端中的第c时钟信号端；也即，可以复用所述N个时钟信号端中的一时钟信号端为第一进位时钟信号端；
所述第一输入电压端为所述相邻上级驱动电路的第一进位信号输出端或相邻上级驱动电路包括的第c驱动信号输出端。
在本公开至少一实施例中，所述第一进位时钟信号端可以为所述N个时钟信号端中的一个时钟信号端，此时，所述第一输入电压端可以为所述相邻上级驱动电路的第一进位信号输出端或相邻上级驱动电路包括的第c驱动信号输出端。
在本公开至少一实施例中，所述第一下拉子电路还可以与所述第一输入电压端电连接，用于在所述第一输入电压端提供的第一输入电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
所述第一输入子电路还可以与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通。
如图7所示，在图6所示的驱动电路的至少一实施例的基础上，所述第一下拉子电路13还可以与所述第一输入电压端VI1电连接，用于在所述第一 输入电压端VI1提供的第一输入电压的控制下，控制所述第一下拉节点PD1与所述第一电压端V1之间连通，以对所述第一下拉节点PD1的电位进行复位；
所述第一输入子电路12还可以与帧复位端TR电连接，还用于在所述帧复位端TR提供的帧复位信号的控制下，控制所述第一上拉节点PU1与所述第一电压端V1之间连通，以对所述第一上拉节点PU1的电位进行复位。
本公开至少一实施例所述的显示驱动电路还可以包括N个电容；
所述N个电容中的第n电容的第一端与所述第一上拉节点电连接，所述N个电容中的第n电容的第二端与所述第n驱动信号输出端电连接。
在本公开至少一实施例中，所述的显示驱动电路还可以包括N个电容，可以在每一驱动信号输出端与第一上拉节点分别设置有一电容。
可选的，所述第一输入子电路包括第一晶体管，所述第一下拉子电路包括第二晶体管和第三晶体管；所述第一下拉节点控制子电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；
所述第一晶体管的控制极与所述第一输入端电连接，所述第一晶体管的第一极与所述第一输入电压端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接；
所述第二晶体管的控制极与所述第一复位端电连接，所述第二晶体管的第一极与所述第一上拉节点电连接，所述第二晶体管的第二极与所述第一电压端电连接；
所述第三晶体管的控制极与所述第一下拉节点电连接，所述第三晶体管的第一极与所述第一上拉节点电连接，所述第三晶体管的第二极与所述第一电压端电连接；
所述第四晶体管的控制极和所述第四晶体管的第一极都与所述第一控制电压端电连接，所述第四晶体管的第二极与第一下拉控制节点电连接；
所述第五晶体管的控制极与所述第一下拉控制节点电连接，所述第五晶体管的第一极与所述第一控制电压端电连接，所述第五晶体管的第二极与所述第一下拉节点电连接；
所述第六晶体管的控制极与所述第一上拉节点电连接，所述第六晶体管 的第一极与所述第一下拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接；
所述第七晶体管的控制极与所述第一上拉节点电连接，所述第七晶体管的第一极与所述第一下拉控制节点电连接，所述第七晶体管的第二极与所述第一电压端电连接。
可选的，所述第一下拉子电路包括第八晶体管，所述第一输入子电路还包括第九晶体管；
所述第八晶体管的控制极与所述第一输入电压端电连接，所述第八晶体管的第一极与所述第一下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；
所述第九晶体管的控制极与所述帧复位端电连接，所述第九晶体管的第一极与所述第一上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接。
可选的，第n输出子电路包括第n输出晶体管；
所述第n输出晶体管的控制极与所述第一上拉节点电连接，所述第n输出晶体管的第一极与第n时钟信号端电连接，所述第n输出晶体管的第二极与第n驱动信号输出端电连接；
所述第一进位输出子电路包括第一进位输出晶体管；
所述第一进位输出晶体管的控制极与所述第一上拉节点电连接，所述第一进位输出晶体管的第一极与所述第一进位时钟信号端电连接，所述第一进位输出晶体管的第二极与所述第一进位信号输出端电连接；
第n输出复位子电路包括第n输出复位晶体管；
所述第n输出复位晶体管的控制极与所述第一下拉节点电连接，所述第n输出复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n输出复位晶体管的第二极与所述第二电压端电连接。
可选的，所述第一进位复位子电路包括第一进位复位晶体管；
所述第一进位复位晶体管的控制极与第一下拉节点电连接，所述第一进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第一进位复位晶体管的第二极与第一电压端电连接。
如图8所示，在图7所示的驱动电路的至少一实施例的基础上，
所述第一输入子电路12包括第一晶体管M1，所述第一下拉子电路13包括第二晶体管M2和第三晶体管M3；所述第一下拉节点控制子电路14包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7；所述驱动电路还包括第一电容C1和第二电容C2；
所述第一晶体管M1的栅极与所述第一输入端I1电连接，所述第一晶体管M1的源极与所述第一输入电压端VI1电连接，所述第一晶体管M1的漏极与所述第一上拉节点PU1电连接；
所述第二晶体管M2的栅极与所述第一复位端R1电连接，所述第二晶体管M2的源极与所述第一上拉节点PU1电连接，所述第二晶体管M2的漏极与第一低电压端LVSS电连接；
所述第三晶体管M3的栅极与所述第一下拉节点PD1电连接，所述第三晶体管M3的源极与所述第一上拉节点PU1电连接，所述第三晶体管M3的漏极与所述第一低电压端LVSS电连接；
所述第四晶体管M4的栅极和所述第四晶体管M4的源极都与所述第一控制电压端VDDO电连接，所述第四晶体管M4的漏极与第一下拉控制节点电连接；
所述第五晶体管M5的栅极与所述第一下拉控制节点电连接，所述第五晶体管M5的源极与所述第一控制电压端VDDO电连接，所述第五晶体管M5的漏极与所述第一下拉节点PD1电连接；
所述第六晶体管M6的栅极与所述第一上拉节点PU1电连接，所述第六晶体管M6的源极与所述第一下拉节点PD1电连接，所述第六晶体管M6的漏极与所述第一低电压端LVSS电连接；
所述第七晶体管M7的栅极与所述第一上拉节点PU1电连接，所述第七晶体管M7的源极与所述第一下拉控制节点电连接，所述第七晶体管M7的漏极与所述第一低电压端LVSS电连接；
所述第一下拉子电路13包括第八晶体管M8，所述第一输入子电路12还包括第九晶体管M9；
所述第八晶体管M8的栅极与所述第一输入电压端VI1电连接，所述第 八晶体管M8的源极与所述第一下拉节点PD1电连接，所述第八晶体管M8的漏极与所述第一低电压端LVSS电连接；
所述第九晶体管M9的栅极与所述帧复位端TR电连接，所述第九晶体管M9的源极与所述第一上拉节点PU1电连接，所述第九晶体管M9的漏极与所述第一低电压端LVSS电连接；
第一输出子电路111包括第一输出晶体管MO1；所述第二输出子电路112包括第二输出晶体管MO2；
所述第一输出晶体管MO1的栅极与所述第一上拉节点PU1电连接，所述第一输出晶体管MO1的源极与第一时钟信号端K1电连接，所述第一输出晶体管MO1的漏极与第一驱动信号输出端G1电连接；
所述第二输出晶体管MO2的栅极与所述第一上拉节点PU1电连接，所述第二输出晶体管MO2的源极与第二时钟信号端K2电连接，所述第二输出晶体管MO2的漏极与第二驱动信号输出端G2电连接；
所述第一进位输出子电路41包括第一进位输出晶体管MC1；
所述第一进位输出晶体管MC1的栅极与所述第一上拉节点PU1电连接，所述第一进位输出晶体管MC1的源极与所述第一进位时钟信号端KC1电连接，所述第一进位输出晶体管MC1的漏极与所述第一进位信号输出端Co1电连接；
第一输出复位子电路151包括第一输出复位晶体管MF1；第二输出复位子电路152包括第二输出复位晶体管MF2；
所述第一输出复位晶体管MF1的栅极与所述第一下拉节点PD1电连接，所述第一输出复位晶体管MF1的源极与所述第一驱动信号输出端G1电连接，所述第一输出复位晶体管MF1的漏极与所述第二低电压端VSS电连接；
所述第二输出复位晶体管MF2的栅极与所述第一下拉节点PD1电连接，所述第二输出复位晶体管MF2的源极与所述第二驱动信号输出端G2电连接，所述第二输出复位晶体管MF2的漏极与所述第二低电压端VSS电连接；
所述第一进位复位子电路51包括第一进位复位晶体管MR1；
所述第一进位复位晶体管MR1的栅极与第一下拉节点PD1电连接，所述第一进位复位晶体管MR1的源极与所述第一进位信号输出端Co1电连接， 所述第一进位复位晶体管MR1的漏极与第一低电压端LVSS电连接；
第一电容C1的第一端与第一上拉节点PU1电连接，第一电容C1的第二端与第一驱动信号输出端G1电连接；
第二电容C2的第一端与第一上拉节点PU1电连接，第二电容C2的第二端与第二驱动信号输出端G2电连接。
在图8所示的驱动电路的至少一实施例中，所有晶体管可以都为n型晶体管，但不以此为限。
在图8所示的驱动电路的至少一实施例中，所述第一晶体管M1的栅极和所述第一晶体管M1的源极可以接入不同的信号，但不以此为限；在实际操作时，所述第一晶体管M1的栅极和所述第一晶体管M1的源极也可以接入相同的信号。
在本公开至少一实施例中，所述第一输入端I1可以为相邻上级驱动电路的第一进位信号输出端；
根据一种具体实施方式，所述第一输入电压端VI1可以为相邻上级驱动电路的第一驱动信号输出端；
根据另一种具体实施方式，所述第一输入电压端VI1可以为高电压端；
根据又一种具体实施方式，所述第一输入电压端VI1可以为相邻上级驱动电路的第一进位信号输出端；
可选的这里“相邻上级”是可以是相邻上一级或者相邻上几级，在此不做限定。
在本公开至少一实施例中，当所述第一输入端I1为相邻上级驱动电路的第一进位信号输出端，所述第一输入电压端VI1为相邻上级驱动电路的第一驱动信号输出端时，可以控制所述相邻上级驱动电路的第一进位信号输出端提供的信号的低电压值为a伏特，相邻上级驱动电路的第一驱动信号输出端提供的信号的低电压值为b伏特，可以将a设置为小于b，使得当M1的栅极和M1的源极都接入低电压信号时，M1的栅源电压为负值，从而M1的漏电流较小。
在本公开至少一实施例中，当所述第一输入电压端VI1可以为高电压端时，在保持第一上拉节点PU1的电位为高电平的时间段，M1的漏电流能够 持续向电容充电，达到补偿效果。
在本公开至少一实施例中，当所述第一输入电压端VI1为相邻上级驱动电路的第一进位信号输出端时，M1的栅极和M1的源极可以相互电连接。
图9是本公开如图8所示的驱动电路的至少一实施例的工作时序图。
本公开如图8所示的驱动电路的至少一实施例在工作时，当I1与相邻上级驱动电路的第一进位信号输出端电连接，VI1与相邻上级驱动电路的第一驱动信号输出端电连接时；
当I1提供高电压信号时，M1打开，以将PU1的电位拉高，以将PU1的电位拉升为高电压，此时K1、K2和KC1都提供低电压信号，因此G1、G2和Co1都输出低电压信号；M4打开，M6和M7都打开，以控制PD1的电位为低电压，栅极与PD1电连接的晶体管都关断；
之后，K1提供的第一时钟信号的电位由低电平跳变为高电平，PU1的电位调升为较高电位，在第一时间t1内，第一上拉节点PU1的电位上升了第一电位高度，所述第一上拉节点PU1的电位变为第一电压值Vb1；
之后，K2提供的第二时钟信号的电位由低电平跳变为高电平，PU1的电位调升为较高电位，在第二时间t2内，所述第一上拉节点PU1的电位上升了第二电位高度，所述第一上拉节点PU1的电位变为第二电压值Vb2；
之后，K1提供的第一时钟信号的电位由高电平跳变为低电平，PU1的电位调低为较低电位，在第三时间t3内，所述第一上拉节点PU1的电位下降了第三电位高度，所述第一上拉节点PU1的电位变为第三电压值Vb3；
之后，K2提供的第二时钟信号的电位由高电平跳变为低电平，PU1的电位调低为较低电位，在第四时间t4内，所述第一上拉节点PU1的电位下降了第四电位高度，所述第一上拉节点PU1的电位变为第四电压值Vb4，此时第一上拉节点PU1的电位可以为低电平；
当PU1的电位为高电压时，MO1、MO2和MC1打开，G1与K1之间连通，G2与K2之间连通，Co1与KC1之间连通，G1输出相应的第一驱动信号，G2输出相应的第二驱动信号，Co1输出相应的第一进位信号；
当PU1的电位为低电压时，M4打开，M6和M7关断，第一下拉控制节点的电位为高电压，M5打开，PD1的电位为高电压，MF1、MF2和MR1打 开，G1、G2和Co1都输出低电平。
在图8所示的驱动电路的至少一实施例中，在PU1与G1之间设置有第一电容C1，在PU1与G2之间设置有第二电容C2；
在实际操作时，可以仅在PU1与G2之间设置有电容，也可以仅在PU1与G1之间设置有电容。
图10所示的驱动电路的至少一实施例与图8所示的驱动电路的至少一实施例的区别在于：在PU1与G1之间不设置有电容；在PU1与G2之间设置有第一输出电容C01。
本公开如图10所示的驱动电路的至少一实施例在工作时，当I1与相邻上级驱动电路的第一进位信号输出端电连接，VI1与相邻上级驱动电路的第一驱动信号输出端电连接时；
当I1提供高电压信号时，M1打开，如图11所示，以将PU1的电位拉高，以将PU1的电位拉升为高电压，此时K1、K2和KC1都提供低电压信号，因此G1、G2和Co1都输出低电压信号；M4打开，M6和M7都打开，以控制PD1的电位为低电压，栅极与PD1电连接的晶体管都关断；
之后，K1提供的第一时钟信号的电位由低电平跳变为高电平，如图11所示，PU1的电位调升为较高电位，在第一时间t1内，第一上拉节点PU1的电位上升了第一电位高度Vg1，所述第一上拉节点PU1的电位变为第一电压值Vb1；
之后，K2提供的第二时钟信号的电位由低电平跳变为高电平，如图11所示，PU1的电位调升为较高电位，在第二时间t2内，所述第一上拉节点PU1的电位上升了第二电位高度Vg2，所述第一上拉节点PU1的电位变为第二电压值Vb2；
之后，K1提供的第一时钟信号的电位由高电平跳变为低电平，如图11所示，PU1的电位调低为较低电位，在第三时间t3内，所述第一上拉节点PU1的电位下降了第三电位高度Vg3，所述第一上拉节点PU1的电位变为第三电压值Vb3；
之后，K2提供的第二时钟信号的电位由高电平跳变为低电平，如图11所示，PU1的电位调低为较低电位，在第四时间t4内，所述第一上拉节点PU1 的电位下降了第四电位高度Vg4，所述第一上拉节点PU1的电位变为第四电压值Vb4，此时第一上拉节点PU1的电位可以为低电平；
当PU1的电位为高电压时，MO1、MO2和MC1打开，G1与K1之间连通，G2与K2之间连通，Co1与KC1之间连通，G1输出相应的第一驱动信号，G2输出相应的第二驱动信号，Co1输出相应的第一进位信号；
当PU1的电位为低电压时，M4打开，M6和M7关断，第一下拉控制节点的电位为高电压，M5打开，PD1的电位为高电压，MF1、MF2和MR1打开，G1、G2和Co1都输出低电平。
本公开如图10所示的驱动电路的至少一实施例在工作时，t1可以大于等于2us而小于等于6us，t2可以大于等于5us而小于等于14us，t3可以大于等于2us而小于等于6us，t4可以大于等于5us而小于等于14us；
Vb1可以大于等于18V而小于等于30V，Vb2可以大于等于30V而小于等于36V，Vb3可以大于等于18V而小于等于30V，Vb4可以大于等于13V而小于等于20V；
Vg1可以大于等于2V而小于等于12V，Vg2可以大于等于6V而小于等于18V，Vg3可以大于等于6V而小于等于18V，Vg4可以大于等于2V而小于等于17V；
但不以此为限。
在本公开至少一实施例中，第一电位高度Vg1可以小于第二电位高度Vg2，第三电位高度Vg3可以大于第四电位高度Vg4；或者；
第一电位高度Vg1可以大于第二电位高度Vg2，第三电位高度Vg3可以小于第四电位高度Vg4；或者，
第一电位高度Vg1可以等于第二电位高度Vg2，第三电位高度Vg3可以等于第四电位高度Vg4。
在本公开至少一实施例中，第一时间t1可以小于第二时间t2，第三时间t3可以小于第四时间t4；或者，
第一时间t1可以小于第二时间t2，第三时间t3可以小于第四时间t4；或者，
第一时间t1可以大于第二时间t2，第三时间t3可以大于第四时间t4；或 者，
第一时间t1可以等于第二时间t2，第三时间t3可以等于第四时间t4。
在本公开至少一实施例中，所述第一电压值Vb1与所述第二电压值Vb2之间的比值可以大于等于0.5而小于等于0.9；
所述第四电压值Vb4与所述第三电压值Vb3之间的比值可以大于等于0.4而小于等于0.9；
但不以此为限。
在本公开至少一实施例中，所述驱动电路还包括第一通断控制子电路；
所述第一通断控制子电路分别与触控使能端、第一连接节点和所述第一上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第一连接节点与所述第一上拉节点之间连通或断开。
可选的，所述第一通断控制子电路包括第一通断控制晶体管；
所述第一通断控制晶体管的控制极与所述触控使能端电连接，所述第一通断控制晶体管的第一极与所述第一上拉节点连接，所述第一通断控制晶体管的第二极与所述第一连接节点电连接。
如图12所示，在图10所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第一通断控制子电路121；所述第一通断控制子电路包括第一通断控制晶体管MK1；
所述第一通断控制晶体管MK1的栅极与所述触控使能端TE电连接，所述第一通断控制晶体管MK1的源极与所述第一上拉节点PU1连接，所述第一通断控制晶体管的第二极与所述第一连接节点电连接。
所述第一晶体管M1的漏极与所述第一连接节点电连接。
在图8所示的驱动电路的至少一实施例的基础上，图12所示的驱动电路的至少一实施例增设了第一通断控制晶体管MK1；
在正常显示阶段，TE提供高电平信号，MK1导通，确保对PU1充电及电荷保持；
在触控阶段，TE提供低电平信号，MK1关断，PU1的漏电需要经过的晶体管的数量增加，漏电流更小，PU1的电压保持能力更强。
在图8、图10、图12所示的驱动电路的至少一实施例中，所述第一进位 输出晶体管MC1的源极与所述第一进位时钟信号端KC1电连接，所述第一输出晶体管MO1的源极与第一时钟信号端K1电连接，所述第二输出晶体管MO2的源极与第二时钟信号端K2电连接；KC1、K1和K2为不同的时钟信号端；
包括所述驱动电路的栅极驱动电路可以控制预定级驱动电路输出相应的驱动信号，也可以控制栅极驱动电路包括的多级驱动电路依次输出相应的驱动信号。
在本公开至少一实施例中，所述第一进位输出晶体管的源极也可以与所述第一时钟信号端或所述第二时钟信号端电连接，但不以此为限。
图13所示的驱动电路的至少一实施例与图12所示的驱动电路的至少一实施例的区别在于：所述第一进位输出晶体管MC1的源极与所述第一时钟信号端K1电连接。
在图13所示的驱动电路的至少一实施例中，两个输出子电路共用第一上上拉节点PU1，因此进位信号输出端的数量减半，第一进位信号与奇数级驱动信号一起输出，可以增加M1的尺寸和M2的尺寸，以提升第一上拉节点PU1的充放电能力。
本公开至少一实施例所述的显示驱动电路还可以包括第一输出电容；
所述第一输出电容的第一端与所述上拉节点电路电连接，所述第一输出电容的第二端与所述N个驱动信号输出端中的一个驱动信号输出端电连接。
在本公开至少一实施例中，所述驱动电路还包括M个时钟信号端、M个输出子电路、第二进位输出子电路、M个驱动信号输出端和第二进位信号输出端；所述M个输出子电路共用第二上拉节点；
第N+m输出子电路用于在所述第二上拉节点的电位的控制下，根据第N+m时钟信号端提供的第N+m时钟信号，通过第N+m驱动信号输出端输出第N+m驱动信号，m为小于等于M的正整数，M为大于等于2的正整数；
所述第二进位输出子电路分别与所述第二上拉节点、所述第二进位信号输出端和第二进位时钟信号端电连接，用于在所述第二上拉节点的电位的控制下，控制所述第二进位信号输出端与第二进位时钟信号端之间连通。
在具体实施时，所述驱动电路还可以包括M个驱动信号输出端和第二进 位信号输出端，以及分别控制所述M个驱动信号输出端的M个输出子电路，以及，控制所述第二进位信号输出端的第二进位输出子电路，M个输出子电路共用第二上拉节点。
下面以M等于2为例进行说明，但是在实际操作时，M也可以为大于2的整数。
如图14所示，在图10所示的驱动电路的至少一实施例的基础上，所述驱动电路的至少一实施例还包括第三时钟信号端K3、第四时钟信号端K4、第三输出子电路113、第四输出子电路114、第二进位输出子电路42、第三驱动信号输出端G3、第四驱动信号输出端G4和第二进位信号输出端Co2；所述第三输出子电路113和所述第四输出子电路114共用第二上拉节点PU2；
第三输出子电路113分别与第二上拉节点PU2、第三时钟信号端K3和第三驱动信号输出端G3电连接，用于在所述第二上拉节点PU2的电位的控制下，控制所述第三驱动信号输出端G3与所述第三时钟信号端K3之间连通；
第四输出子电路114分别与第二上拉节点PU2、第四时钟信号端K4和第四驱动信号输出端G4电连接，用于在所述第二上拉节点PU2的电位的控制下，控制所述第四驱动信号输出端G4与所述第四时钟信号端K4之间连通；
所述第二进位输出子电路42分别与所述第二上拉节点PU2、所述第二进位信号输出端Co2和第二进位时钟信号端KC2电连接，用于在所述第二上拉节点PU2的电位的控制下，控制所述第二进位信号输出端Co2与第二进位时钟信号端Kc2之间连通。
在本公开至少一实施例中，所述驱动电路还可以包括M个电容；
所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
在本公开至少一实施例中，所述驱动电路还包括第二输入子电路、第二下拉子电路、第二下拉节点控制子电路和M个输出复位子电路；所述M个输出复位子电路复用第二下拉节点；
所述第二输入子电路用于在第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点的电位；
所述第二下拉子电路分别与所述第二上拉节点、所述第二下拉节点、第 二复位端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通，并在所述第二复位端提供的第二复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通；
所述第二下拉节点控制子电路分别与第二控制电压端、所述第二上拉节点、所述第二下拉节点和所述第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第二上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第二下拉节点的电位；
第N+m输出复位子电路分别与所述第二下拉节点、第二电压端和第N+m驱动信号输出端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第N+m驱动信号输出端与所述第二电压端之间连通。
如图15所示，在图14所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第二输入子电路61、第二下拉子电路62、第二下拉节点控制子电路63、第三输出复位子电路153和第四输出复位子电路154；所述第三输出复位子电路153和所述第四输出复位子电路154复用第二下拉节点PD2；
所述第二输入子电路61分别与第二输入端I2和第二上拉节点PU2电连接，用于在第二输入端I2提供的第二输入信号的控制下，控制所述第二上拉节点PU2的电位；
所述第二下拉子电路62分别与所述第二上拉节点PU2、所述第二下拉节点PD2、第二复位端R2和第一低电压端LVSS电连接，用于在所述第二下拉节点PD2的电位的控制下，控制所述第二上拉节点PU2与所述第一低电压端LVSS之间连通，并在所述第二复位端R2提供的第二复位信号的控制下，控制所述第二上拉节点PU2与所述第一低电压端LVSS之间连通；
所述第二下拉节点控制子电路63分别与第二控制电压端VDDE、所述第二上拉节点PU2、所述第二下拉节点PD2和所述第一低电压端LVSS电连接，用于在所述第二控制电压端VDDE提供的第二控制电压和所述第二上拉节点PU2的电位的控制下，根据所述第一低电压端LVSS提供的第一低电压信号，控制所述第二下拉节点PD2的电位；
第三输出复位子电路153分别与所述第二下拉节点PD2、第二低电压端 VSS和第三驱动信号输出端G3电连接，用于在所述第二下拉节点PD2的电位的控制下，控制所述第三驱动信号输出端G3与所述第二低电压端VSS之间连通；
第四输出复位子电路154分别与所述第二下拉节点PD2、第二低电压端VSS和第四驱动信号输出端G4电连接，用于在所述第二下拉节点PD2的电位的控制下，控制所述第四驱动信号输出端G4与所述第二低电压端VSS之间连通。
在本公开至少一实施例中，所述驱动电路还包括第二进位复位子电路；
所述第二进位复位子电路分别与第二下拉节点、所述第二进位信号输出端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二进位信号输出端与所述第一电压端之间连通。
如图16所示，在图15所示的驱动电路的至少一实施例的基础上，所述驱动电路还包括第二进位复位子电路52；
所述第二进位复位子电路52分别与第二下拉节点PD2、所述第二进位信号输出端Co2和第一低电压端LVSS电连接，用于在所述第二下拉节点PD2的电位的控制下，控制所述第二进位信号输出端Co2与所述第一低电压端LVSS之间连通。
在本公开至少一实施例中，所述第二输入子电路分别与所述第二输入端、第二输入电压端和所述第二上拉节点电连接，用于在所述第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点与所述第二输入电压端之间连通；
所述第二输入端可以为相邻上级驱动电路的第二进位信号输出端；
所述第二输入电压端可以为相邻上级驱动电路的第二进位信号输出端、相邻上级驱动电路包括的第d驱动信号输出端或第三电压端；d为小于或等于M的正整数。
如图17所示，在图16所示的驱动电路的至少一实施例的基础上，所述第二输入子电路61还与第二输入电压端VI2电连接，用于在所述第二输入端I2提供的第二输入信号的控制下，控制所述第二上拉节点PU2与所述第二输入电压端VI2之间连通。
在本公开至少一实施例中，所述第二输入端可以为相邻上一级驱动电路的第二进位信号输出端，所述第二输入电压端可以与所述第二输入端为同一电压端；或者，所述第二输入电压端可以与所述第二输入端为不同的电压端。
当所述第二输入电压端可以与所述第二输入端为不同的电压端时，
所述第二输入电压端可以为相邻上一级驱动电路的第一驱动信号输出端或相邻上一级驱动电路的第二驱动信号输出端；或者，
所述第二输入电压端可以为高电压端；
但不以此为限。
可选的，所述第二进位时钟信号端为所述M个时钟信号端中的第d时钟信号端。
在具体实施时，所述第二进位时钟信号端也可以为M个时钟信号端中的一时钟信号端，以减少采用的时钟信号端的个数。
在本公开至少一实施例中，所述第二下拉子电路还与所述第二输入电压端电连接，用于在所述第二输入电压端提供的第二输入电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通，以控制第二下拉节点的电位；
所述第二输入子电路还与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通，以对第二上拉节点的电位进行复位。
如图18所示，在图17所示的驱动电路的至少一实施例的基础上，所述第二下拉子电路62还与所述第二输入电压端VI2电连接，用于在所述第二输入电压端VI2提供的第二输入电压的控制下，控制所述第二下拉节点PD2与所述第一低电压端LVSS之间连通；
所述第二输入子电路61还与帧复位端TR电连接，还用于在所述帧复位端TR提供的帧复位信号的控制下，控制所述第二上拉节点PU2与所述第一低电压端LVSS之间连通，以对第二上拉节点PU2的电位进行复位。
在本公开至少一实施例中，所述驱动电路还可以包括M个电容；
所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
在具体实施时，所述驱动电路还可以包括M个电容，所述M个电容的 第一端都与所述第二上拉节点电连接，所述M个电容的第二端分别与M个驱动信号输出端电连接。
可选的，所述第一下拉子电路还包括第十晶体管；
所述第十晶体管的控制极与第二下拉节点电连接，所述第十晶体管的第一极与所述第一上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
所述第一下拉节点控制子电路还包括第十一晶体管；
所述第十一晶体管的控制极与第二上拉节点电连接，所述第十一晶体管的第一极与所述第一下拉控制节点电连接，所述第十一晶体管的第二极与第一电压端电连接。
可选的，所述第n输出复位子电路还包括第n复位晶体管；
所述第n复位晶体管的控制极与第二下拉节点电连接，所述第n复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n复位晶体管的第二极与所述第二电压端电连接。
在本公开至少一实施例中，所述第一进位复位子电路还可以包括第二进位复位晶体管；
所述第二进位复位晶体管的控制极与第二下拉节点电连接，所述第二进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第二进位复位晶体管的第二极与第一电压端电连接。
如图19所示，在图10所示的驱动电路的至少一实施例的基础上，所述第一下拉子电路13还包括第十晶体管M10；
所述第十晶体管M10的栅极与第二下拉节点PD2电连接，所述第十晶体管M10的源极与所述第一上拉节点PU1电连接，所述第十晶体管M10的漏极与所述第一低电压端LVSS电连接；
所述第一下拉节点控制子电路14还包括第十一晶体管M11；
所述第十一晶体管M11的栅极与第二上拉节点PU2电连接，所述第十一晶体管M11的源极与所述第一下拉控制节点电连接，所述第十一晶体管M11的漏极与第一低电压端LVSS电连接；
所述第一输出复位子电路还包括第一复位晶体管MW1；所述第二输出复 位子电路还包括第二复位晶体管MW2；
所述第一复位晶体管MW1的栅极与第二下拉节点PD2电连接，所述第一复位晶体管的源极与所述第一驱动信号输出端G1电连接，所述第n复位晶体管MW1的漏极与所述第二低电压端VSS电连接；
所述第二复位晶体管MW2的栅极与第二下拉节点PD2电连接，所述第二复位晶体管MW2的源极与所述第二驱动信号输出端G2电连接，所述第二复位晶体管MW2的漏极与所述第二低电压端VSS电连接；
所述第一进位复位子电路51还可以包括第二进位复位晶体管MR2；
所述第二进位复位晶体管MR2的栅极与第二下拉节点PD2电连接，所述第二进位复位晶体管MR2的源极与所述第一进位信号输出端Co1电连接，所述第二进位复位晶体管MR2的漏极与第一低电压端LVSS电连接。
图20所示的驱动电路的至少一实施例与图19所示的驱动电路的至少一实施例的区别在于：所述第一进位输出晶体管MC1的源极与所述第一时钟信号端K1电连接。
在本公开至少一实施例中，所述第二下拉子电路可以包括第十二晶体管；
所述第十二晶体管的控制极与第一下拉节点电连接，所述第十二晶体管的第一极与所述第二上拉节点电连接，所述第十二晶体管的第二极与所述第一电压端电连接；
所述第二下拉节点控制子电路包括第十三晶体管；
所述第十三晶体管的控制极与第一上拉节点电连接，所述第十三晶体管的第一极与所述第二下拉控制节点电连接，所述第十三晶体管的第二极与第一电压端电连接。
可选的，所述第N+m输出复位子电路包括第N+m复位晶体管；
所述第N+m复位晶体管的控制极与第一下拉节点电连接，所述第N+m复位晶体管的第一极与所述第N+m驱动信号输出端电连接，所述第N+m复位晶体管的第二极与所述第二电压端电连接。
可选的，所述第二进位复位子电路包括第三进位复位晶体管和第四进位复位晶体管；
所述第三进位复位晶体管的控制极与第二下拉节点电连接，所述第三进 位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第三进位复位晶体管的第二极与第一电压端电连接；
所述第四进位复位晶体管的控制极与第一下拉节点电连接，所述第四进位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第四进位复位晶体管的第二极与第一电压端电连接。
可选的，所述第二输入子电路包括第十四晶体管，所述第二下拉子电路包括第十五晶体管和第十六晶体管；所述第二下拉节点控制子电路包括第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管；
所述第十四晶体管的控制极与所述第二输入端电连接，所述第十四晶体管的第一极与所述第二输入电压端电连接，所述第十四晶体管的第二极与所述第二上拉节点电连接；
所述第十五晶体管的控制极与所述第二复位端电连接，所述第十五晶体管的第一极与所述第二上拉节点电连接，所述第十五晶体管的第二极与所述第一电压端电连接；
所述第十六晶体管的控制极与所述第二下拉节点电连接，所述第十六晶体管的第一极与所述第二上拉节点电连接，所述第十六晶体管的第二极与所述第一电压端电连接；
所述第十七晶体管的控制极和所述第十七晶体管的第一极都与所述第二控制电压端电连接，所述第十七晶体管的第二极与第二下拉控制节点电连接；
所述第十八晶体管的控制极与所述第二下拉控制节点电连接，所述第十八晶体管的第一极与所述第二控制电压端电连接，所述第十八晶体管的第二极与所述第二下拉节点电连接；
所述第十九晶体管的控制极与所述第二上拉节点电连接，所述第十九晶体管的第一极与所述第二下拉节点电连接，所述第十九晶体管的第二极与所述第一电压端电连接；
所述第二十晶体管的控制极与所述第二上拉节点电连接，所述第二十晶体管的第一极与所述第二下拉控制节点电连接，所述第二十晶体管的第二极与所述第一电压端电连接。
可选的，所述第二下拉子电路包括第二十一晶体管，所述第二输入子电 路还包括第二十二晶体管；
所述第二十一晶体管的控制极与第一输入电压端电连接，所述第二十一晶体管的第一极与所述第二下拉节点电连接，所述第二十一晶体管的第二极与所述第一电压端电连接；
所述第二十二晶体管的控制极与所述帧复位端电连接，所述第二十二晶体管的第一极与所述第二上拉节点电连接，所述第二十二晶体管的第二极与所述第一电压端电连接。
可选的，所述第二下拉节点控制子电路还包括第二十三晶体管和第二十四晶体管；
所述第二十三晶体管的控制极与所述第二上拉节点电连接，所述第二十三晶体管的第一极与所述第一下拉节点电连接，所述第二十三晶体管的第二极与所述第一电压端电连接；
所述第二十四晶体管的控制极与所述第二上拉节点电连接，所述第二十四晶体管的第一极与所述第二下拉节点电连接，所述第二十四晶体管的第二极与所述第一电压端电连接。
可选的，第N+m输出子电路包括第N+m输出晶体管；
所述第N+m输出晶体管的控制极与所述第二上拉节点电连接，所述第N+m输出晶体管的第一极与第N+m时钟信号端电连接，所述第N+m输出晶体管的第二极与第N+m驱动信号输出端电连接；
所述第二进位输出子电路包括第二进位输出晶体管；
所述第二进位输出晶体管的控制极与所述第二上拉节点电连接，所述第二进位输出晶体管的第一极与所述第二进位时钟信号端电连接，所述第二进位输出晶体管的第二极与所述第二进位信号输出端电连接；
第N+m输出复位子电路包括第N+m输出复位晶体管；
所述第N+m输出复位晶体管的控制极与所述第二下拉节点电连接，所述第N+m输出复位晶体管的第一极与所述第N+m驱动信号输出端电连接，所述第N+m输出复位晶体管的第二极与所述第二电压端电连接。
如图21所示，在图19所示的驱动电路的至少一实施例的基础上，所述第二下拉子电路62可以包括第十二晶体管M12；所述驱动电路还包括第三电 容C3和第四电容C4；
所述第十二晶体管M12的栅极与第一下拉节点PD1电连接，所述第十二晶体管M12的源极与所述第二上拉节点PU2电连接，所述第十二晶体管M12的漏极与所述第一低电压端LVSS电连接；
所述第二下拉节点控制子电路63包括第十三晶体管M13；
所述第十三晶体管M13的栅极与第一上拉节点PU1电连接，所述第十三晶体管M13的源极与所述第二下拉控制节点电连接，所述第十三晶体管M13的第二极与第一低电压端LVSS电连接；
所述第三输出复位子电路包括第三复位晶体管MW3；所述第四输出复位子电路包括第四复位晶体管MW4；
所述第三复位晶体管MW3的栅极与第一下拉节点PD1电连接，所述第三复位晶体管MW3的源极与所述第三驱动信号输出端G3电连接，所述第三复位晶体管MW3的漏极与所述第二低电压端VSS电连接；
所述第四复位晶体管MW4的栅极与第一下拉节点PD1电连接，第四复位晶体管MW4的源极与第四驱动信号输出端G4电连接，第四复位晶体管MW4的漏极与所述第二低电压端VSS电连接；
所述第二进位复位子电路52包括第三进位复位晶体管MR3和第四进位复位晶体管MR4；
所述第三进位复位晶体管MR3的栅极与第二下拉节点PD2电连接，所述第三进位复位晶体管MR3的源极与所述第二进位信号输出端Co2电连接，所述第三进位复位晶体管MR3的漏极与第一低电压端LVSS电连接；
所述第四进位复位晶体管MR4的栅极与第一下拉节点PD1电连接，所述第四进位复位晶体管MR4的源极与所述第二进位信号输出端Co2电连接，所述第四进位复位晶体管MR4的漏极与第一低电压端LVSS电连接；
所述第二输入子电路61包括第十四晶体管M14，所述第二下拉子电路62包括第十五晶体管M15和第十六晶体管M16；所述第二下拉节点控制子电路63包括第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20；
所述第十四晶体管M14的栅极与所述第二输入端I2电连接，所述第十 四晶体管M14的源极与所述第二输入电压端VI2电连接，所述第十四晶体管M14的漏极与所述第二上拉节点PU2电连接；
所述第十五晶体管M15的栅极与所述第二复位端R2电连接，所述第十五晶体管M15的源极与所述第二上拉节点PU2电连接，所述第十五晶体管M15的漏极与所述第一低电压端LVSS电连接；
所述第十六晶体管M16的栅极与所述第二下拉节点PD2电连接，所述第十六晶体管M16的源极与所述第二上拉节点PU2电连接，所述第十六晶体管M16的漏极与所述第一低电压端LVSS电连接；
所述第十七晶体管M17的栅极和所述第十七晶体管M17的源极都与所述第二控制电压端VDDE电连接，所述第十七晶体管M17的漏极与第二下拉控制节点电连接；
所述第十八晶体管M18的栅极与所述第二下拉控制节点电连接，所述第十八晶体管M18的源极与所述第二控制电压端VDDE电连接，所述第十八晶体管M18的漏极与所述第二下拉节点PD2电连接；
所述第十九晶体管M19的栅极与所述第二上拉节点PU2电连接，所述第十九晶体管M19的源极与所述第二下拉节点PD2电连接，所述第十九晶体管M19的漏极与所述第一低电压端LVSS电连接；
所述第二十晶体管M20的栅极与所述第二上拉节点PU2电连接，所述第二十晶体管M20的源极与所述第二下拉控制节点电连接，所述第二十晶体管M20的漏极与所述第一低电压端LVSS电连接；
所述第二下拉子电路62包括第二十一晶体管M21，所述第二输入子电路61还包括第二十二晶体管M22；
所述第二十一晶体管M21的栅极与第一输入电压端VI1电连接，所述第二十一晶体管M21的源极与所述第二下拉节点PD2电连接，所述第二十一晶体管M21的漏极与所述第一低电压端LVSS电连接；
所述第二十二晶体管M22的栅极与所述帧复位端TR电连接，所述第二十二晶体管M22的源极与所述第二上拉节点PU2电连接，所述第二十二晶体管M22的漏极与所述第一低电压端LVSS电连接；
第三输出子电路113包括第三输出晶体管MO3；第四输出子电路114包 括第四输出晶体管MO4；
所述第三输出晶体管MO3的栅极与所述第二上拉节点PU2电连接，所述第三输出晶体管MO3的源极与第三时钟信号端K3电连接，所述第三输出晶体管MO3的漏极与第三驱动信号输出端G3电连接；
所述第四输出晶体管MO4的栅极与所述第二上拉节点PU2电连接，所述第四输出晶体管MO4的源极与第四时钟信号端K4电连接，所述第四输出晶体管MO4的漏极与第四驱动信号输出端G4电连接；
所述第二进位输出子电路42包括第二进位输出晶体管MC2；
所述第二进位输出晶体管MC2的栅极与所述第二上拉节点PU2电连接，所述第二进位输出晶体管MC2的源极与所述第二进位时钟信号端Kc2电连接，所述第二进位输出晶体管MC2的漏极与所述第二进位信号输出端Co2电连接；
第三输出复位子电路包括第三输出复位晶体管MF3；第四输出复位子电路包括第四输出复位晶体管MF4；
所述第三输出复位晶体管MF3的栅极与所述第二下拉节点PD2电连接，所述第三输出复位晶体管MF3的源极与所述第三驱动信号输出端G3电连接，所述第三输出复位晶体管MF3的漏极与所述第二低电压端VSS电连接；
所述第四输出复位晶体管MF4的栅极与所述第二下拉节点PD2电连接，所述第四输出复位晶体管MF4的源极与所述第四驱动信号输出端G4电连接，所述第四输出复位晶体管MF4的漏极与所述第二低电压端VSS电连接；
第三电容C3的第一端与第二上拉节点PU2电连接，所述第三电容C3的第二端与第三驱动信号输出端G3电连接；
第四电容C4的第一端与第二上拉节点PU2电连接，所述第四电容C4的第二端与第四驱动信号输出端G4电连接。
图22所示的驱动电路的至少一实施例与图21所示的驱动电路的至少一实施例的区别在于：所述第一下拉节点控制子电路14还包括第二十三晶体管M23，所述第二下拉节点控制子电路63还包括第二十四晶体管M24；
所述第二十三晶体管M23的栅极与所述第二上拉节点PU2电连接，所述第二十三晶体管M23的源极与所述第一下拉节点PD1电连接，所述第二十三 晶体管M23的漏极与所述第一低电压端LVSS电连接；
所述第二十四晶体管M24的栅极与所述第一上拉节点PU1电连接，所述第二十四晶体管M24的源极与所述第二下拉节点PD2电连接，所述第二十四晶体管M24的漏极与所述第一低电压端LVSS电连接。
图22所示的驱动电路的至少一实施例增设了第二十三晶体管M23和第二十四晶体管M24，用第二上拉节点PU2拉低第一下拉节点PD1的电位，用第一上拉节点PU1拉低第二下拉节点PD2的电位，用来降低第一下拉节点PD1在第一上拉节点PU1降噪后，第二上拉节点PU2未复位后时的噪声，并降低第二下拉节点PD2在第一上拉节点PU1抬起后，第二上拉节点PU2未抬起时的噪声。
图23所示的驱动电路的至少一实施例与图22所示的驱动电路的至少一实施例的区别在于：所述第一进位输出晶体管MC1的源极与所述第一时钟信号端K1电连接，所述第二进位输出晶体管MC2的源极与所述第三时钟信号端K3电连接。
图24所示的驱动电路的至少一实施例与图23所示的驱动电路的至少一实施例的区别在于：在第二上拉节点PU2与第三驱动信号输出端G3之间不设置有电容；
在第二上拉节点PU2和第四驱动信号输出端G4之间设置有第二输出电容C02。
在本公开至少一实施例中，所述驱动电路还可以包括第二通断控制子电路；
所述第二通断控制子电路分别与触控使能端、第二连接节点和所述第二上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第二连接节点与所述第二上拉节点之间连通或断开。
可选的，所述第二通断控制子电路包括第二通断控制晶体管；
所述第二通断控制晶体管的控制极与所述触控使能端电连接，所述第二通断控制晶体管的第一极与所述第二上拉节点连接，所述第二通断控制晶体管的第二极与所述第二连接节点电连接。
如图25所示，在图24所示的驱动电路的至少一实施例的基础上，所述 驱动电路还包括第一通断控制子电路和第二通断控制子电路；
所述第一通断子电路包括第一通断控制晶体管MK1；
所述第二通断控制子电路包括第二通断控制晶体管MK2；
所述第一通断控制晶体管MK1的栅极与所述触控使能端TE电连接，所述第一通断控制晶体管MK1的源极与所述第一上拉节点PU1连接，所述第一通断控制晶体管的第二极与所述第一连接节点电连接；
所述第一晶体管M1的漏极与所述第一连接节点电连接；
第二通断控制晶体管MK2的栅极与触控使能端TE电连接，第二通断控制晶体管MK2的源极与第二上拉节点PU2电连接，第二通断控制晶体管MK2的漏极与第二连接节点电连接；
所述第二连接节点与第十四晶体管M14的漏极电连接。
在图25所示的驱动电路的至少一实施例增设了第一通断控制晶体管MK1和第二通断控制晶体管MK2；
在正常显示阶段，TE提供高电平信号，MK1和MK2导通，确保对PU1和PU2充电及电荷保持；
在触控阶段，TE提供低电平信号，MK1和MK2关断，PU1的漏电和PU2的漏电需要经过的晶体管的数量增加，漏电流更小，PU2的电压保持能力更强。
图26是图25所示的驱动电路的至少一实施例的工作时序图。
本公开至少一实施例所述的显示驱动电路还可以包括第二输出电容；
所述第二输出电容的第一端与所述第二上拉节点电连接，所述第二输出电容的第二端与所述M个驱动信号输出端中的一个驱动信号输出端电连接。
图27所示的驱动电路的至少一实施例与图25所示的驱动电路的至少一实施例的区别在于：不设置有MR1、MR2、MR3和MR4，以减小GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)Layout(布局)，考虑进位信号输出端的寄生电容较小，耦合拉动噪声小，同时有下拉节点为上拉节点进行降噪，可消除进位信号输出端的噪声带来的上拉节点电位的抬升。
图28所示的驱动电路的至少一实施例与图24所示的驱动电路的至少一实施例的区别在于：M1的栅极和M1的源极都与第一输入端I1电连接；
M14的栅极和M14的源极都与第二输入端I2电连接。
在本公开至少一实施例中，由于四个驱动信号输出端共用一组降噪单元，降噪负载比较大，因此需要相应增加第四晶体管M4的沟道的宽度、第五晶体管M5的沟道的宽度、第十七晶体管M17的沟道的宽度，以及，第十八晶体管M18的沟道的宽度，以提升降噪能力。
在本公开至少一实施例中，M4的沟道的宽度和M17的沟道的宽度可以大于50um，例如，M4的沟道的宽度和M17的沟道的宽度可以为60um、80um、90um或100um，但不以此为限；
M5的沟道的宽度和M18的沟道的宽度可以大于500um，例如，M5的沟道的宽度和M18的沟道的宽度可以为550um、600um、700um、800um或900um，但不以此为限。
在本公开至少一实施例中，M1的沟道的宽度可以大于1500um，例如，可以为1600um、1800um、2000um或2200um；
M2的沟道的宽度可以大于800um，例如，可以为800um、900um、1000um或1200um；
M3的沟道的宽度、M10的沟道的宽度、M12的沟道的宽度和M16的沟道的宽度可以大于700um，例如，可以为700um、800um、900um、1000um或1100um；
各输出复位晶体管的沟道的宽度和各复位晶体管的沟道的宽度可以大于700um，例如，可以为700um、800um、900um、1000um或1100um；
各进位复位晶体管的沟道的宽度可以大于320um，例如，可以为340um、360um或400um；
但不以此为限。
如图29所示，所述显示驱动电路包括第一栅极驱动电路和第二栅极驱动电路；
第一栅极驱动电路设置于显示面板的左侧，第二栅极驱动电路设置于显示面板的右侧；
第一栅极驱动电路包括多个级联的第一驱动电路，第二栅极驱动电路包括多个级联的第二驱动电路；
所述第一驱动电路的结构可以与所述第二驱动电路的结构相同；
在图29中，标号为S11的为第一级第一驱动电路，标号为S12的第二级第一驱动电路，标号为S13的为第三级第一驱动电路，标号为S14的第四级第一驱动电路，标号为S15的为第五级第一驱动电路；
标号为S21的为第一级第二驱动电路，标号为S22的第二级第二驱动电路，标号为S23的为第三级第二驱动电路，标号为S24的第四级第二驱动电路，标号为S25的为第五级第二驱动电路；
S12的第一驱动信号输出端和S22的第二驱动信号输出端电连接；S12的第一驱动信号输出端与第一行栅线GT1电连接；
S12的第二驱动信号输出端与S22的第三驱动信号输出端电连接；S12的第二驱动信号输出端与第二行栅线GT2电连接；
S12的第三驱动信号输出端与S22的第四驱动信号输出端电连接；S12的第三驱动信号输出端与第三行栅线GT3电连接；
S12的第四驱动信号输出端与S23的第一驱动信号输出端电连接；S12的第四驱动信号输出端与第四行栅线GT4电连接；
S13的第一驱动信号输出端和S23的第二驱动信号输出端电连接；S13的第一驱动信号输出端与第五行栅线GT5电连接；
S13的第二驱动信号输出端和S23的第三驱动信号输出端电连接；S13的第二驱动信号输出端与第六行栅线GT6电连接；
S13的第三驱动信号输出端和S23的第四驱动信号输出端电连接；S13的第三驱动信号输出端与第七行栅线GT7电连接；
S13的第四驱动信号输出端和S24的第一驱动信号输出端电连接；S13的第四驱动信号输出端与第八行栅线GT8电连接；
S14的第一驱动信号输出端和S24的第二驱动信号输出端电连接；S14的第一驱动信号输出端与第九行栅线GT9电连接；
S14的第二驱动信号输出端和S24的第三驱动信号输出端电连接；S14的第二驱动信号输出端与第十行栅线GT10电连接；
S14的第三驱动信号输出端和S24的第四驱动信号输出端电连接；S14的第三驱动信号输出端与第十一行栅线GT11电连接；
S14的第四驱动信号输出端和S25的第一驱动信号输出端电连接；S14的第四驱动信号输出端与第十二行栅线GT12电连接；
S15的第一驱动信号输出端和S25的第二驱动信号输出端电连接；S15的第一驱动信号输出端与第十三行栅线GT13电连接；
S15的第二驱动信号输出端和S25的第三驱动信号输出端电连接；S15的第二驱动信号输出端与第十四行栅线GT14电连接；
S15的第三驱动信号输出端和S25的第四驱动信号输出端电连接；S15的第三驱动信号输出端与第十五行栅线GT15电连接；
S15的第四驱动信号输出端与第十二行栅线GT12电连接；
S11的第一驱动信号输出端与第一行伪像素电路DU1电连接，S11的第二驱动信号输出端与第二行伪像素电路DU2电连接，S11的第三驱动信号输出端与第三行伪像素电路DU3电连接，S11的第四驱动信号输出端与第四行伪像素电路DU4电连接；
S21的第一驱动信号输出端与首行伪像素电路DU0电连接；
S21的第二驱动信号输出端与第一行伪像素电路DU1电连接，S21的第三驱动信号输出端与第二行伪像素电路DU2电连接，S21的第四驱动信号输出端与第三行伪像素电路DU3电连接，S22的第一驱动信号输出端与第四行伪像素电路DU4电连接；
在图29中，标号为CLK1的为第一时钟信号，标号为CLK2的为第二时钟信号，标号为CLK3的为第三时钟信号，标号为CLK4的为第四时钟信号，标号为CLK5的为第五时钟信号，标号为CLK6的为第六时钟信号，标号为CLK7的为第七时钟信号，标号为CLK8的为第八时钟信号，标号为CLK9的为第九时钟信号，标号为CLK10的为第十时钟信号；
标号为CLKC1的为第一进位时钟信号，标号为CLKC2的为第二进位时钟信号，标号为CLKC3的为第三进位时钟信号，标号为CLKC4的为第四进位时钟信号，标号为CLKC5的为第五进位时钟信号，标号为CLKC6的为第六进位时钟信号，标号为CLKC7的为第七进位时钟信号，标号为CLKC8的为第八进位时钟信号，标号为CLKC9的为第九进位时钟信号，标号为CLKC10的为第十进位时钟信号，
标号为STV的为起始信号端。
在图29所示的至少一实施例中，在第一驱动电路和第二驱动电路中，所述第一进位输出晶体管的第一极与所述第一进位时钟信号端电连接，所述第二进位输出晶体管的第一极与所述第二进位时钟信号端电连接。
本公开如图29所示的显示驱动电路的至少一实施例在工作时，可以实现奇偶级驱动信号输出端分别输出，具备HSR(倍频显示)功能，参考图29和图22，本案的电路可以实现任一行或者至少部分显示行显示功能，和整个画面全部显示相比，可以降低显示功耗，例如，对于任一行显示或者至少部分行显示而言，可以通过给进位时钟信号端输出连续的进位时钟信号，保证级联关系正常，而对于连接G1、G2的第一时钟信号端K1、第二时钟信号端K2或者其他行的时钟信号，只需要在对应显示行给予有效的时钟信号，例如显示整个画面时候，时钟信号时序参考图30，而对于任一行显示或者部分显示时候或者仅仅显示奇数行，或者仅仅显示偶数行时候，时钟信号在对应行不需要显示行的时候，有效电平设置成无效电平即可。
在本公开如图29所示的显示驱动电路的至少一实施例中，进位时钟信号与用于输出的时钟信号相互独立，从而可以在正常级联的情况下，通过仅提供部分用于输出的时钟信号，以控制驱动电路的部分驱动信号输出端输出相应的驱动信号。
图30是第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4、第五时钟信号CLK5、第六时钟信号CLK6、第七时钟信号CLK7、第八时钟信号CLK8、第九时钟信号CLK9和第十时钟信号CLK10的波形图。
如图31所示，所述显示驱动电路包括第一栅极驱动电路和第二栅极驱动电路；
第一栅极驱动电路设置于显示面板的左侧，第二栅极驱动电路设置于显示面板的右侧；
第一栅极驱动电路包括多个级联的第一驱动电路，第二栅极驱动电路包括多个级联的第二驱动电路；
所述第一驱动电路的结构可以与所述第二驱动电路的结构相同；
在图31中，标号为S11的为第一级第一驱动电路，标号为S12的第二级第一驱动电路，标号为S13的为第三级第一驱动电路，标号为S14的第四级第一驱动电路，标号为S15的为第五级第一驱动电路；
标号为S21的为第一级第二驱动电路，标号为S22的第二级第二驱动电路，标号为S23的为第三级第二驱动电路，标号为S24的第四级第二驱动电路，标号为S25的为第五级第二驱动电路；
S12的第一驱动信号输出端和S22的第二驱动信号输出端电连接；S12的第一驱动信号输出端与第一行栅线GT1电连接；
S12的第二驱动信号输出端与S22的第三驱动信号输出端电连接；S12的第二驱动信号输出端与第二行栅线GT2电连接；
S12的第三驱动信号输出端与S22的第四驱动信号输出端电连接；S12的第三驱动信号输出端与第三行栅线GT3电连接；
S12的第四驱动信号输出端与S23的第一驱动信号输出端电连接；S12的第四驱动信号输出端与第四行栅线GT4电连接；
S13的第一驱动信号输出端和S23的第二驱动信号输出端电连接；S13的第一驱动信号输出端与第五行栅线GT5电连接；
S13的第二驱动信号输出端和S23的第三驱动信号输出端电连接；S13的第二驱动信号输出端与第六行栅线GT6电连接；
S13的第三驱动信号输出端和S23的第四驱动信号输出端电连接；S13的第三驱动信号输出端与第七行栅线GT7电连接；
S13的第四驱动信号输出端和S24的第一驱动信号输出端电连接；S13的第四驱动信号输出端与第八行栅线GT8电连接；
S14的第一驱动信号输出端和S24的第二驱动信号输出端电连接；S14的第一驱动信号输出端与第九行栅线GT9电连接；
S14的第二驱动信号输出端和S24的第三驱动信号输出端电连接；S14的第二驱动信号输出端与第十行栅线GT10电连接；
S14的第三驱动信号输出端和S24的第四驱动信号输出端电连接；S14的第三驱动信号输出端与第十一行栅线GT11电连接；
S14的第四驱动信号输出端和S25的第一驱动信号输出端电连接；S14 的第四驱动信号输出端与第十二行栅线GT12电连接；
S15的第一驱动信号输出端和S25的第二驱动信号输出端电连接；S15的第一驱动信号输出端与第十三行栅线GT13电连接；
S15的第二驱动信号输出端和S25的第三驱动信号输出端电连接；S15的第二驱动信号输出端与第十四行栅线GT14电连接；
S15的第三驱动信号输出端和S25的第四驱动信号输出端电连接；S15的第三驱动信号输出端与第十五行栅线GT15电连接；
S15的第四驱动信号输出端与第十二行栅线GT12电连接；
S11的第一驱动信号输出端与第一行伪像素电路DU1电连接，S11的第二驱动信号输出端与第二行伪像素电路DU2电连接，S11的第三驱动信号输出端与第三行伪像素电路DU3电连接，S11的第四驱动信号输出端与第四行伪像素电路DU4电连接；
S21的第一驱动信号输出端与首行伪像素电路DU0电连接；
S21的第二驱动信号输出端与第一行伪像素电路DU1电连接，S21的第三驱动信号输出端与第二行伪像素电路DU2电连接，S21的第四驱动信号输出端与第三行伪像素电路DU3电连接，S22的第一驱动信号输出端与第四行伪像素电路DU4电连接；
在图31中，标号为CLK1的为第一时钟信号，标号为CLK2的为第二时钟信号，标号为CLK3的为第三时钟信号，标号为CLK4的为第四时钟信号，标号为CLK5的为第五时钟信号，标号为CLK6的为第六时钟信号，标号为CLK7的为第七时钟信号，标号为CLK8的为第八时钟信号，标号为CLK9的为第九时钟信号，标号为CLK10的为第十时钟信号；
标号为STV的为起始信号端。
在图31所示的至少一实施例中，在第一驱动电路和第二驱动电路中，所述第一进位输出晶体管的第一极与第一输出晶体管的第一极接入相同的时钟信号，所述第二进位输出晶体管的第一极与第二输出晶体管的第一极接入相同的时钟信号，以能够减少采用的时钟信号线的个数，利于实现窄边框。
如图32和图33所示，以显示装置包括4320行栅线为例进行说明，第一栅极驱动电路包括的第一驱动电路与第二栅极驱动电路包括的第二驱动电路 通过错位的方式进行级联。
在图32中，标号为S11的为第一栅极驱动电路包括的第一级第一驱动电路，标号为S12的为第一栅极驱动电路包括的第二级第一驱动电路，标号为S13的为第一栅极驱动电路包括的第三级第一驱动电路，标号为S14的为第一栅极驱动电路包括的第四级第一驱动电路；
标号为S21的为第二栅极驱动电路包括的第一级第二驱动电路，标号为S22的为第二栅极驱动电路包括的第二级第二驱动电路，标号为S23的为第二栅极驱动电路包括的第三级第二驱动电路，标号为S24的为第二栅极驱动电路包括的第四级第二驱动电路；
在图32和图33中，标号为STV的为起始信号端，标号为CLK1的为第一时钟信号，标号为CLK2的为第二时钟信号，标号为CLK3的为第三时钟信号，标号为CLK4的为第四时钟信号，标号为CLK5的为第五时钟信号，标号为CLK6的为第六时钟信号，标号为CLK7的为第七时钟信号，标号为CLK8的为第八时钟信号，标号为CLK9的为第九时钟信号，标号为CLK10的为第十时钟信号；
如图32所示，S12的第二驱动信号输出端与S22的第一驱动信号输出端电连接，S12的第二驱动信号输出端与S22的第一驱动信号输出端都与第4320行栅线GT4320电连接；
S12的第三驱动信号输出端与S22的第二驱动信号输出端电连接，S12的第三驱动信号输出端与S22的第二驱动信号输出端都与第4319行栅线GT4319电连接；
S12的第四驱动信号输出端与S22的第三驱动信号输出端电连接，S12的第四驱动信号输出端与S22的第三驱动信号输出端都与第4318行栅线GT4318电连接；
S13的第一驱动信号输出端与S22的第四驱动信号输出端电连接，S13的第一驱动信号输出端与S22的第四驱动信号输出端都与第4317行栅线GT4317电连接；
S13的第二驱动信号输出端与S23的第一驱动信号输出端电连接，S13的第二驱动信号输出端与S23的第一驱动信号输出端都与第4316行栅线 GT4316电连接；
S13的第三驱动信号输出端与S23的第二驱动信号输出端电连接，S13的第三驱动信号输出端与S23的第二驱动信号输出端都与第4315行栅线GT4315电连接；
S13的第四驱动信号输出端与S23的第三驱动信号输出端电连接，S13的第四驱动信号输出端与S23的第三驱动信号输出端都与第4314行栅线GT4314电连接；
S14的第一驱动信号输出端与S23的第四驱动信号输出端电连接，S14的第一驱动信号输出端与S23的第四驱动信号输出端都与第4313行栅线GT4313电连接；
S14的第二驱动信号输出端与S24的第一驱动信号输出端电连接，S14的第二驱动信号输出端与S24的第一驱动信号输出端都与第4312行栅线GT4312电连接；
S14的第三驱动信号输出端与S24的第二驱动信号输出端电连接，S14的第三驱动信号输出端与S24的第二驱动信号输出端都与第4311行栅线GT4311电连接；
S14的第四驱动信号输出端与S24的第三驱动信号输出端电连接，S14的第四驱动信号输出端与S24的第三驱动信号输出端都与第4310行栅线GT4310电连接；
在图33中，标号为S11081的为第1081级第一驱动电路，标号为S21081的为第1081级第二驱动电路；
标号为DM11的为第一级第一虚拟驱动电路，标号为DM12的为第二级第一虚拟驱动电路，标号为DM13的为第三级第一虚拟驱动电路；
标号为DM21的为第一级第二虚拟驱动电路，标号为DM22的为第二级第二虚拟驱动电路，标号为DM23的为第三级第二虚拟驱动电路；
S11081的第一驱动信号输出端与第五行栅线GT5电连接；
S11081的第二驱动信号输出端与S21081的第一驱动信号输出端电连接；S11081的第二驱动信号输出端与第四行栅线GT4电连接；
S11081的第三驱动信号输出端与S21081的第二驱动信号输出端电连接； S11081的第三驱动信号输出端与第三行栅线GT3电连接；
S11081的第四驱动信号输出端与S21081的第一驱动信号输出端电连接；S11081的第四驱动信号输出端与第二行栅线GT2电连接；
DM11的第一驱动信号输出端与第一行栅线GT1电连接。
本公开实施例所述的显示装置包括上述的显示驱动电路。
本公开至少一实施例所述的显示装置还可以包括多行栅线、多列数据线和多行多列像素电路；
所述像素电路包括显示控制晶体管和像素电极；
所述显示控制晶体管的栅极与所述栅线电连接，所述显示控制晶体管的第一极与所述数据线电连接，所述显示控制晶体管的第二极与所述像素电极电连接；
所述像素电极开设有多个开缝；同一像素电极组包括的两个像素电极的开缝方向之间的夹角大于90度而小于180度；
所述像素电极组为设置于相邻行栅线与相邻列数据线形成的显示区域中的像素电极组。
在本公开至少一实施例中，同一像素电极组包括的两个像素电极的畴相反，可以改善色偏。
在本公开至少一实施例中，相邻两行像素电路之间的两行栅线分别与所述驱动电路包括的两个驱动信号输出端电连接，或者，设置于一行像素电路上下两侧的两行栅线分别与所述驱动电路包括的两个驱动信号输出端电连接。
如图34所示，本公开至少一实施例所述的显示装置包括第一行栅线GT1、第二行栅线GT2、第三行栅线GT3、第四行栅线GT4、第五行栅线GT5、第六行栅线GT6、第一列数据线D1、第二列数据线D2、第三列数据线D3、第四列数据线D4、第五列数据线D5、第六列数据线D6、第一行第一列像素电路、第一行第二列像素电路、第一行第三列像素电路、第一行第四列像素电路、第一行第五列像素电路、第一行第六列像素电路、第一行第七列像素电路、第一行第八列像素电路、第一行第九列像素电路、第一行第十列像素电路、第一行第十一列像素电路、第一行第十二列像素电路、第二行第一列像素电路、第二行第二列像素电路、第二行第三列像素电路、第二行第四列像 素电路、第二行第五列像素电路、第二行第六列像素电路、第二行第七列像素电路、第二行第八列像素电路、第二行第九列像素电路和第二行第十列像素电路；
第一行第一列像素电路包括第一行第一列像素电极P11和第一行第一列显示控制晶体管T11；
T11的栅极与GT2电连接，T11的源极与D1电连接，T11的漏极与P11电连接；
第一行二列像素电路包括第一行第二列像素电极P12和第一行第二列显示控制晶体管T12；
T12的栅极与GT3电连接，T12的源极与D1电连接，T12的漏极与P12电连接；
第一行第三列像素电路包括第一行第三列像素电极P13和第一行第三列显示控制晶体管T13；
T13的栅极与GT2电连接，T13的源极与D2电连接，T13的漏极与P13电连接；
第一行第四列像素电路包括第一行第四列像素电极P14和第一行第四列显示控制晶体管T14；
T14的栅极与GT3电连接，T14的源极与D2电连接，T14的漏极与P14电连接；
第一行第五列像素电路包括第一行第五列像素电极P15和第一行第五列显示控制晶体管T15；
T15的栅极与GT2电连接，T15的源极与D3电连接，T15的漏极与P15电连接；
第一行第六列像素电路包括第一行第六列像素电极P16和第一行第六列显示控制晶体管T16；
T16的栅极与GT3电连接，T16的源极与D3电连接，T16的漏极与P16电连接；
第一行第七列像素电路包括第一行第七列像素电极P17和第一行第七列显示控制晶体管T17；
T17的栅极与GT2电连接，T17的源极与D4电连接，T17的漏极与P17电连接；
第一行第八列像素电路包括第一行第八列像素电极P18和第一行第八列显示控制晶体管T18；
T18的栅极与GT3电连接，T18的源极与D4电连接，T18的漏极与P18电连接；
第一行第九列像素电路包括第一行第九列像素电极P19和第一行第九列显示控制晶体管T19；
T19的栅极与GT2电连接，T19的源极与D5电连接，T19的漏极与P19电连接；
第一行第十列像素电路包括第一行第十列像素电极P110和第一行第十列显示控制晶体管T110；
T110的栅极与GT3电连接，T110的源极与D5电连接，T110的漏极与P110电连接；
第二行第一列像素电路包括第二行第一列像素电极P21和第二行第一列显示控制晶体管T21；
T21的栅极与GT4电连接，T21的源极与D2电连接，T21的漏极与P21电连接；
第二行二列像素电路包括第二行第二列像素电极P22和第二行第二列显示控制晶体管T22；
T22的栅极与GT5电连接，T22的源极与D2电连接，T22的漏极与P22电连接；
第二行第三列像素电路包括第二行第三列像素电极P23和第二行第三列显示控制晶体管T23；
T23的栅极与GT4电连接，T23的源极与D3电连接，T23的漏极与P23电连接；
第二行第四列像素电路包括第二行第四列像素电极P24和第二行第四列显示控制晶体管T24；
T24的栅极与GT5电连接，T24的源极与D3电连接，T24的漏极与P24 电连接；
第二行第五列像素电路包括第二行第五列像素电极P25和第二行第五列显示控制晶体管T25；
T25的栅极与GT4电连接，T25的源极与D4电连接，T25的漏极与P25电连接；
第二行第六列像素电路包括第二行第六列像素电极P26和第二行第六列显示控制晶体管T26；
T26的栅极与GT5电连接，T26的源极与D4电连接，T26的漏极与P26电连接；
第二行第七列像素电路包括第二行第七列像素电极P27和第二行第七列显示控制晶体管T27；
T27的栅极与GT4电连接，T27的源极与D5电连接，T27的漏极与P27电连接；
第二行第八列像素电路包括第二行第八列像素电极P28和第二行第八列显示控制晶体管T28；
T28的栅极与GT5电连接，T28的源极与D5电连接，T28的漏极与P28电连接；
第二行第九列像素电路包括第二行第九列像素电极P29和第二行第九列显示控制晶体管T29；
T29的栅极与GT4电连接，T29的源极与D6电连接，T29的漏极与P29电连接；
第二行第十列像素电路包括第二行第十列像素电极P210和第二行第十列显示控制晶体管T210；
T210的栅极与GT5电连接，T210的源极与D6电连接，T210的漏极与P210电连接。
在本公开至少一实施例中，所述驱动电路包括的第一驱动信号输出端G1可以与图34中的GT1电连接，所述驱动电路包括的第二驱动信号输出端G2可以与图34中的GT2电连接，所述驱动电路包括的第三驱动信号输出端G3可以与图34中的GT3电连接，所述驱动电路包括的第四驱动信号输出端G4 可以与图34中的GT4电连接；或者，
所述驱动电路包括的第一驱动信号输出端G1可以与图34中的GT2电连接，所述驱动电路包括的第二驱动信号输出端G2可以与图34中的GT3电连接，所述驱动电路包括的第三驱动信号输出端G3可以与图34中的GT4电连接，所述驱动电路包括的第四驱动信号输出端G4可以与图34中的GT5电连接；
但不以此为限。
在图34所示的至少一实施例中，P11和P12组成一像素电极组，P13和P14组成一像素电极组，P15和P16组成一像素电极组，P17和P18组成一像素电极组，P19和P110组成一像素电极组，P21和P22组成一像素电极组，P23和P24组成一像素电极组，P25和P26组成一像素电极组，P27和P28组成一像素电极组，P29和P210组成一像素电极组。
在本公开至少一实施例中，在两行相邻的像素电极之间设置有两行栅线；
与同一列数据线电连接的两个晶体管中的一个晶体管的栅极与该两行栅线中的一栅线电连接，与同一列数据线电连接的两个晶体管中的另一个晶体管的栅极与该两行栅线中的另一栅线电连接；
与同一列数据线电连接的两个晶体管与该列数据线之间的导电连接部分的沿第一方向的宽度，大于所述数据线沿第一方向的最小宽度；
所述第一方向为所述栅线的延伸方向。
可选的，所述第一方向可以为水平方向，但不以此为限。
本公开至少一实施例所述的显示装置还可以包括多行多列公共电极；
相邻两行公共电极之间通过跨接线电连接，所述跨接线与所述像素电极同层设置。
在本公开至少一实施例中，所述跨接线两端对应的像素电极具有避让部分。
可选的，在所述跨接线与所述栅线的交叠位置处，所述栅线的线宽小于所述栅线的最大线宽。
如图36所示，在本公开至少一实施例中，栅线呈折线设计，位于相邻两行像素电路之间的两根栅线近似轴对称设计，使得相邻两根栅线之间的空白 区域刚好能够设置数据线比较宽的部分。
图35A、图35B和图35C是在图34所示的至少一实施例中，包括各像素电路的显示基板的布局图。
图36是图35B中的公共电极、各显示控制晶体管的栅极和各栅线的布局图；
图37是图35B中的数据线、各显示控制晶体管的源极、各显示控制晶体管的漏极和各显示控制晶体管的有源层的布局图；
图38是图35B中的像素电极和跨接线的布局图。
在图35C中，标号为D2的为第二列数据线，标号为T13的为第一行第三列显示控制晶体管，标号为Y1的为第一延长线，标号为P14的为第一行第四列像素电极。
如图35C所示，T13的源极通过第一延长线Y1与第一行第四列像素电极P14电连接。
如图35A-图38所示，公共电极为板状电极，所述公共电极可以与各显示控制晶体管的栅极和栅线位于同一层；所述像素电极可以设置于公共电极远离衬底基板的一侧，需要说明的是，本案中，也可以是公共电极设置在像素电极远离衬底基板的一侧，即像素电极在下，公共电极在上，此时公共电极做开缝设计，再此不做限定，本案中晶体管的半导体层可以是非晶硅半导体层、低温多晶硅半导体层或氧化物半导体层等，在此不限定。
在图37中，标号为D23的为T23的漏极，标号为S23的为T23的源极,标号为D16的为T16的漏极，标号为S16的为T16的源极。
如图37所示，标号为L1的为T13、T22与D2之间的导电连接部分，L1沿水平方向上的宽度大于D2沿水平方向上的最小宽度，以使得设置的隔垫物(PS)柱可以顶在该导电连接部分，以支撑显示面板；可选的，PS柱可以设置于彩膜基板上，也可以设置于阵列基板上。
在图36中，标号为CM11的为第一行第一列公共电极，标号为CM12的为第一行第二列公共电极，标号为CM13的为第一行第三列公共电极，标号为CM14的为第一行第四列公共电极，标号为CM15的为第一行第五列公共电极，标号为CM16的为第一行第六列公共电极，标号为CM17的为第一行 第七列公共电极，标号为CM18的为第一行第八列公共电极，标号为CM19的为第一行第九列公共电极，标号为CM110的为第一行第十列公共电极；
标号为CM21的为第二行第一列公共电极，标号为CM22的为第二行第二列公共电极，标号为CM23的为第二行第三列公共电极，标号为CM24的为第二行第四列公共电极，标号为CM25的为第二行第五列公共电极，标号为CM26的为第二行第六列公共电极，标号为CM27的为第二行第七列公共电极，标号为CM28的为第二行第八列公共电极，标号为CM29的为第二行第九列公共电极，标号为CM210的为第二行第十列公共电极。
如图36和图35B所示，标号为GT1的为第一行栅线，标号为GT2的为第二行栅线，标号为GT3的为第三行栅线，标号为GT4的为第四行栅线，标号为GT5的为第五行栅线，标号为GT6的为第六行栅线。
在本公开至少一实施例中，CM11、CM12、CM13、CM14、CM15、CM16、CM17、CM18、CM19和CM110相互电连接，形成条状公共电极；
CM21、CM22、CM23、CM24、CM25、CM26、CM27、CM28、CM29和CM210相互电连接，形成条状公共电极。
在图35B中，标号为T16的为第一行第六列显示控制晶体管，标号为T23的为第二行第三列显示控制晶体管。
在图37和图35B中，标号为D1的为第一数据线，标号为D2的为第二数据线，标号为D3的为第三数据线，标号为D4的为第四数据线，标号为D5的为第五数据线，标号为D6的为第六数据线。
在图38和图35B中，标号为P11的为第一行第一列像素电极，标号为P12的为第一行第二列像素电极，标号为P13的为第一行第三列像素电极，标号为P14的为第一行第四列像素电极，标号为P15的为第一行第五列像素电极，标号为P16的为第一行第六列像素电极，标号为P17的为第一行第七列像素电极，标号为P18的为第一行第八列像素电极，标号为P19的为第一行第九列像素电极，标号为P110的为第一行第十列像素电极；
标号为P21的为第二行第一列像素电极，标号为P22的为第二行第二列像素电极，标号为P23的为第二行第三列像素电极，标号为P24的为第二行第四列像素电极，标号为P25的为第二行第五列像素电极，标号为P26的为 第二行第六列像素电极，标号为P27的为第二行第七列像素电极，标号为P28的为第二行第八列像素电极，标号为P29的为第二行第九列像素电极，标号为P210的为第二行第十列像素电极；
标号为KX1的为第一跨接线，第一跨接线KX1与各像素电极位于同一层；
KX1用于电连接CM15、CM16、CM25和CM26。
如图38所示，KX1的上端对应于P15和P16，P15和P16具有第一避让部分B1，以便设置KX1；
KX1的下端对应于P25和P26，P25和P26具有第二避让部分B2，以便设置KX1。
在本公开至少一实施例中，以P11、P12、P21和P22为一个单元，P21可以沿水平方向旋转180度，P22也可以沿水平方向旋转180度，以使得P11的畴与P22的畴相同，P12的畴与P21的畴相同；
以P13、P14、P23和P24为一个单元，P23可以沿水平方向旋转180度，P24也可以沿水平方向旋转180度，以使得P13的畴与P24的畴相同，P14的畴与P23的畴相同；
以P15、P16、P25和P26为一个单元，P25可以沿水平方向旋转180度，P26也可以沿水平方向旋转180度，以使得P15的畴与P26的畴相同，P16的畴与P25的畴相同；
以P17、P18、P27和P28为一个单元，P27可以沿水平方向旋转180度，P28也可以沿水平方向旋转180度，以使得P17的畴与P28的畴相同，P18的畴与P27的畴相同；
以P19、P110、P29和P210为一个单元，P29可以沿水平方向旋转180度，P210也可以沿水平方向旋转180度，以使得P19的畴与P210的畴相同，P110的畴与P29的畴相同。
在具体实施时，各像素电极可以都设置有避让部分，并不限于跨接线对应的像素电极具有避让部分。
如图35A-图38所示，在第一跨接线KX1与第三行栅线GT3的交叠位置处，所述第三行栅线GT3的线宽小于所述第三行栅线GT3的最大线宽，如此 设置，可以降低跨接线和和栅线之间交叠形成的寄生电容；
在第一跨接线KX1与第四行栅线GT4的交叠位置处，所述第四行栅线GT4的线宽小于所述第四行栅线GT4的最大线宽。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (41)

  1. 一种显示驱动电路，包括两个栅极驱动电路，所述两个栅极驱动电路分别设置于所述显示面板的相对的两侧；所述栅极驱动电路包括多个级联的驱动电路；
    所述驱动电路包括N个时钟信号端、N个输出子电路和N个驱动信号输出端；N为大于等于2的整数；所述N个输出子电路共用第一上拉节点；
    第n输出子电路用于在所述第一上拉节点的电位的控制下，根据第n时钟信号端提供的第n时钟信号，控制通过第n驱动信号输出端输出第n驱动信号；n为小于等于N的正整数；
    所述两个驱动电路中的一个驱动电路的第i驱动信号输出端与所述两个驱动电路中的另一驱动电路的第i+j驱动信号输出端电连接，i和j都为正整数，i为小于等于N的正整数，j为小于等于N的正整数，i+j为小于等于N的正整数；
    当所述N个时钟信号端中的第i时钟信号端提供的第i时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第一电压值，当所述N个时钟信号端中的第i+j时钟信号端提供的第i+j时钟信号的电位由无效电平跳变为有效电平时，所述第一上拉节点的电位为第二电压值；所述第一电压值与所述第二电压值不相等；
    所述第i时钟信号的电位持续为有效电平的时间段和所述第i+j时钟信号的电位持续为有效电平的时间段至少部分重叠；
    所述第i时钟信号的电位由有效电平跳变为无效电平的时间点，与所述第i+j时钟信号的电位由有效电平跳变为无效电平的时间点不相同。
  2. 如权利要求1所述的显示驱动电路，其中，当所述第i时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第三电压值；当所述第i+j时钟信号的电位由有效电平跳变为无效电平时，所述第一上拉节点的电位为第四电压值；
    所述第三电压值与所述第四电压值不相等。
  3. 如权利要求1所述的显示驱动电路，其中，当所述第i时钟信号的电 位由无效电平跳变为有效电平时，在第一时间内，所述第一上拉节点的电位上升了第一电位高度；
    当所述第i+j时钟信号的电位由无效电平调变为有效电平时，在第二时间内，所述第一上拉节点的电位上升了第二电位高度；
    所述第一电位高度不等于第二电位高度，和/或，所述第一时间不等于所述第二时间。
  4. 如权利要求1所述的显示驱动电路，其中，当所述第i时钟信号的电位由有效电平跳变为无效电平时，在第三时间内，所述第一上拉节点的电位下降了第三电位高度；
    当所述第i+j时钟信号的电位由有效电平调变为无效电平时，在第四时间内，所述第一上拉节点的电位下降了第四电位高度；
    所述第三电位高度不等于第四电位高度，和/或，所述第三时间不等于所述第四时间。
  5. 如权利要求3所述的显示驱动电路，其中，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第一时间小于所述第二时间，所述第一电位高度小于所述第二电位高度；a为偶数，a为正整数；或者；
    所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第一时间大于所述第二时间，所述第一电位高度大于所述第二电位高度；b为奇数，b为正整数。
  6. 如权利要求4所述的显示驱动电路，其中，所述驱动电路包括设置于第a驱动信号端与所述第一上拉节点之间的电容，所述第三时间小于所述第四时间，所述第三电位高度大于所述第四电位高度；a为偶数，a为正整数；或者；
    所述驱动电路包括设置于第b驱动信号端与所述第一上拉节点之间的电容，所述第三时间大于所述第四时间，所述第三电位高度小于所述第四电位高度；b为奇数，b为正整数。
  7. 如权利要求1所述的显示驱动电路，其中，所述驱动电路还包括第一输入子电路、第一下拉子电路、第一下拉节点控制子电路和N个输出复位子 电路；所述N个输出复位子电路复用第一下拉节点；
    所述第一输入子电路用于在第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点的电位；
    所述第一下拉子电路分别与所述第一上拉节点、所述第一下拉节点、第一复位端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一上拉节点与所述第一电压端之间连通，并在所述第一复位端提供的第一复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通；
    所述第一下拉节点控制子电路分别与第一控制电压端、所述第一上拉节点、所述第一下拉节点和所述第一电压端电连接，用于在所述第一控制电压端提供的第一控制电压和所述第一上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第一下拉节点的电位；
    第n输出复位子电路分别与所述第一下拉节点、第二电压端和第n驱动信号输出端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第n驱动信号输出端与所述第二电压端之间连通。
  8. 如权利要求7所述的显示驱动电路，其中，所述驱动电路还包括第一进位信号输出端和第一进位输出子电路；
    所述第一进位输出子电路分别与所述第一上拉节点、所述第一进位信号输出端和第一进位时钟信号端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一进位信号输出端与第一进位时钟信号端之间连通。
  9. 如权利要求8所述的显示驱动电路，其中，所述驱动电路还包括第一进位复位子电路；
    所述第一进位复位子电路分别与第一下拉节点、所述第一进位信号输出端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一进位信号输出端与所述第一电压端之间连通。
  10. 如权利要求8所述的显示驱动电路，其中，所述第一输入子电路分别与所述第一输入端、第一输入电压端和所述第一上拉节点电连接，用于在所述第一输入端提供的第一输入信号的控制下，控制所述第一上拉节点与所述第一输入电压端之间连通；
    所述第一输入端为相邻上级驱动电路的第一进位信号输出端；
    所述第一输入电压端为相邻上级驱动电路的第一进位信号输出端、相邻上级驱动电路包括的第c驱动信号输出端或第三电压端；c为小于或等于N的正整数。
  11. 如权利要求10所述的显示驱动电路，其中，所述第一进位时钟信号端为所述N个时钟信号端中的第c时钟信号端；
    所述第一下拉子电路还与所述第一输入电压端电连接，用于在所述第一输入电压端提供的第一输入电压的控制下，控制所述第一下拉节点与所述第一电压端之间连通；
    所述第一输入子电路还与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通。
  12. 如权利要求1所述的显示驱动电路，其中，所述驱动电路还包括N个电容；
    所述N个电容中的第n电容的第一端与所述第一上拉节点电连接，所述N个电容中的第n电容的第二端与所述第n驱动信号输出端电连接。
  13. 如权利要求10所述的显示驱动电路，其中，所述第一输入子电路包括第一晶体管，所述第一下拉子电路包括第二晶体管和第三晶体管；所述第一下拉节点控制子电路包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；
    所述第一晶体管的控制极与所述第一输入端电连接，所述第一晶体管的第一极与所述第一输入电压端电连接，所述第一晶体管的第二极与所述第一上拉节点电连接；
    所述第二晶体管的控制极与所述第一复位端电连接，所述第二晶体管的第一极与所述第一上拉节点电连接，所述第二晶体管的第二极与所述第一电压端电连接；
    所述第三晶体管的控制极与所述第一下拉节点电连接，所述第三晶体管的第一极与所述第一上拉节点电连接，所述第三晶体管的第二极与所述第一电压端电连接；
    所述第四晶体管的控制极和所述第四晶体管的第一极都与所述第一控制 电压端电连接，所述第四晶体管的第二极与第一下拉控制节点电连接；
    所述第五晶体管的控制极与所述第一下拉控制节点电连接，所述第五晶体管的第一极与所述第一控制电压端电连接，所述第五晶体管的第二极与所述第一下拉节点电连接；
    所述第六晶体管的控制极与所述第一上拉节点电连接，所述第六晶体管的第一极与所述第一下拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接；
    所述第七晶体管的控制极与所述第一上拉节点电连接，所述第七晶体管的第一极与所述第一下拉控制节点电连接，所述第七晶体管的第二极与所述第一电压端电连接。
  14. 如权利要求11所述的显示驱动电路，其中，所述第一下拉子电路包括第八晶体管，所述第一输入子电路还包括第九晶体管；
    所述第八晶体管的控制极与所述第一输入电压端电连接，所述第八晶体管的第一极与所述第一下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接；
    所述第九晶体管的控制极与所述帧复位端电连接，所述第九晶体管的第一极与所述第一上拉节点电连接，所述第九晶体管的第二极与所述第一电压端电连接。
  15. 如权利要求13所述的显示驱动电路，其中，第n输出子电路包括第n输出晶体管；
    所述第n输出晶体管的控制极与所述第一上拉节点电连接，所述第n输出晶体管的第一极与第n时钟信号端电连接，所述第n输出晶体管的第二极与第n驱动信号输出端电连接；
    所述第一进位输出子电路包括第一进位输出晶体管；
    所述第一进位输出晶体管的控制极与所述第一上拉节点电连接，所述第一进位输出晶体管的第一极与所述第一进位时钟信号端电连接，所述第一进位输出晶体管的第二极与所述第一进位信号输出端电连接；
    第n输出复位子电路包括第n输出复位晶体管；
    所述第n输出复位晶体管的控制极与所述第一下拉节点电连接，所述第 n输出复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n输出复位晶体管的第二极与所述第二电压端电连接。
  16. 如权利要求9所述的显示驱动电路，其中，所述第一进位复位子电路包括第一进位复位晶体管；
    所述第一进位复位晶体管的控制极与第一下拉节点电连接，所述第一进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第一进位复位晶体管的第二极与第一电压端电连接。
  17. 如权利要求15所述的显示驱动电路，其中，所述驱动电路还包括第一通断控制子电路；
    所述第一通断控制子电路分别与触控使能端、第一连接节点和所述第一上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第一连接节点与所述第一上拉节点之间连通或断开。
  18. 如权利要求17所述的显示驱动电路，其中，所述第一通断控制子电路包括第一通断控制晶体管；
    所述第一通断控制晶体管的控制极与所述触控使能端电连接，所述第一通断控制晶体管的第一极与所述第一上拉节点连接，所述第一通断控制晶体管的第二极与所述第一连接节点电连接。
  19. 如权利要求1所述的显示驱动电路，其中，所述驱动电路还包括第一输出电容；
    所述第一输出电容的第一端与所述上拉节点电路电连接，所述第一输出电容的第二端与所述N个驱动信号输出端中的一个驱动信号输出端电连接。
  20. 如权利要求1至19中任一权利要求所述的显示驱动电路，其中，所述驱动电路还包括M个时钟信号端、M个输出子电路、第二进位输出子电路、M个驱动信号输出端和第二进位信号输出端；所述M个输出子电路共用第二上拉节点；
    第N+m输出子电路用于在所述第二上拉节点的电位的控制下，根据第N+m时钟信号端提供的第N+m时钟信号，通过第N+m驱动信号输出端输出第N+m驱动信号，m为小于等于M的正整数，M为大于等于2的正整数；
    所述第二进位输出子电路分别与所述第二上拉节点、所述第二进位信号 输出端和第二进位时钟信号端电连接，用于在所述第二上拉节点的电位的控制下，控制所述第二进位信号输出端与第二进位时钟信号端之间连通。
  21. 如权利要求20所述的显示驱动电路，其中，所述驱动电路还包括M个电容；
    所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
  22. 如权利要求20所述的显示驱动电路，其中，所述驱动电路还包括第二输入子电路、第二下拉子电路、第二下拉节点控制子电路和M个输出复位子电路；所述M个输出复位子电路复用第二下拉节点；
    所述第二输入子电路用于在第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点的电位；
    所述第二下拉子电路分别与所述第二上拉节点、所述第二下拉节点、第二复位端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通，并在所述第二复位端提供的第二复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通；
    所述第二下拉节点控制子电路分别与第二控制电压端、所述第二上拉节点、所述第二下拉节点和所述第一电压端电连接，用于在所述第二控制电压端提供的第二控制电压和所述第二上拉节点的电位的控制下，根据所述第一电压端提供的第一电压信号，控制所述第二下拉节点的电位；
    第N+m输出复位子电路分别与所述第二下拉节点、第二电压端和第N+m驱动信号输出端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第N+m驱动信号输出端与所述第二电压端之间连通。
  23. 如权利要求22所述的显示驱动电路，其中，所述驱动电路还包括第二进位复位子电路；
    所述第二进位复位子电路分别与第二下拉节点、所述第二进位信号输出端和第一电压端电连接，用于在所述第二下拉节点的电位的控制下，控制所述第二进位信号输出端与所述第一电压端之间连通。
  24. 如权利要求22所述的显示驱动电路，其中，所述第二输入子电路分 别与所述第二输入端、第二输入电压端和所述第二上拉节点电连接，用于在所述第二输入端提供的第二输入信号的控制下，控制所述第二上拉节点与所述第二输入电压端之间连通；
    所述第二输入端为相邻上级驱动电路的第二进位信号输出端；
    所述第二输入电压端为相邻上级驱动电路的第二进位信号输出端、相邻上级驱动电路包括的第d驱动信号输出端或第三电压端；d为小于或等于M的正整数。
  25. 如权利要求24所述的显示驱动电路，其中，所述第二进位时钟信号端为所述M个时钟信号端中的第d时钟信号端；
    所述第二下拉子电路还与所述第二输入电压端电连接，用于在所述第二输入电压端提供的第二输入电压的控制下，控制所述第二下拉节点与所述第一电压端之间连通；
    所述第二输入子电路还与帧复位端电连接，还用于在所述帧复位端提供的帧复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通。
  26. 如权利要求20所述的显示驱动电路，其中，所述驱动电路还包括M个电容；
    所述M个电容中的第m电容的第一端与所述第二上拉节点电连接，所述M个电容中的第m电容的第二端与所述第N+m驱动信号输出端电连接。
  27. 如权利要求14所述的显示驱动电路，其中，所述第一下拉子电路还包括第十晶体管；
    所述第十晶体管的控制极与第二下拉节点电连接，所述第十晶体管的第一极与所述第一上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
    所述第一下拉节点控制子电路还包括第十一晶体管；
    所述第十一晶体管的控制极与第二上拉节点电连接，所述第十一晶体管的第一极与所述第一下拉控制节点电连接，所述第十一晶体管的第二极与第一电压端电连接。
  28. 如权利要求15所述的显示驱动电路，其中，所述第n输出复位子电路还包括第n复位晶体管；
    所述第n复位晶体管的控制极与第二下拉节点电连接，所述第n复位晶体管的第一极与所述第n驱动信号输出端电连接，所述第n复位晶体管的第二极与所述第二电压端电连接。
  29. 如权利要求16所述的显示驱动电路，其中，所述第一进位复位子电路还包括第二进位复位晶体管；
    所述第二进位复位晶体管的控制极与第二下拉节点电连接，所述第二进位复位晶体管的第一极与所述第一进位信号输出端电连接，所述第二进位复位晶体管的第二极与第一电压端电连接。
  30. 如权利要求22所述的显示驱动电路，其中，所述第二下拉子电路包括第十二晶体管；
    所述第十二晶体管的控制极与第一下拉节点电连接，所述第十二晶体管的第一极与第二上拉节点电连接，所述第十二晶体管的第二极与所述第一电压端电连接；
    所述第二下拉节点控制子电路包括第十三晶体管；
    所述第十三晶体管的控制极与第一上拉节点电连接，所述第十三晶体管的第一极与所述第二下拉控制节点电连接，所述第十三晶体管的第二极与第一电压端电连接。
  31. 如权利要求22所述的显示驱动电路，其中，所述第N+m输出复位子电路包括第N+m复位晶体管；
    所述第N+m复位晶体管的控制极与第一下拉节点电连接，所述第N+m复位晶体管的第一极与所述第N+m驱动信号输出端电连接，所述第N+m复位晶体管的第二极与所述第二电压端电连接。
  32. 如权利要求23所述的显示驱动电路，其中，所述第二进位复位子电路包括第三进位复位晶体管和第四进位复位晶体管；
    所述第三进位复位晶体管的控制极与第二下拉节点电连接，所述第三进位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第三进位复位晶体管的第二极与第一电压端电连接；
    所述第四进位复位晶体管的控制极与第一下拉节点电连接，所述第四进位复位晶体管的第一极与所述第二进位信号输出端电连接，所述第四进位复 位晶体管的第二极与第一电压端电连接。
  33. 如权利要求22所述的显示驱动电路，其中，所述驱动电路还包括第二通断控制子电路；
    所述第二通断控制子电路分别与触控使能端、第二连接节点和所述第二上拉节点电连接，用于在所述触控使能端提供的触控使能信号的控制下，控制所述第二连接节点与所述第二上拉节点之间连通或断开。
  34. 如权利要求33所述的显示驱动电路，其中，所述第二通断控制子电路包括第二通断控制晶体管；
    所述第二通断控制晶体管的控制极与所述触控使能端电连接，所述第二通断控制晶体管的第一极与所述第二上拉节点连接，所述第二通断控制晶体管的第二极与所述第二连接节点电连接。
  35. 如权利要求20所述的显示驱动电路，其中，包括第二输出电容；
    所述第二输出电容的第一端与所述第二上拉节点电连接，所述第二输出电容的第二端与所述M个驱动信号输出端中的一个驱动信号输出端电连接。
  36. 一种显示装置，包括如权利要求1至35中任一权利要求所述的显示驱动电路。
  37. 如权利要求36所述的显示装置，其中，还包括多行栅线、多列数据线和多行多列像素电路；
    所述像素电路包括显示控制晶体管和像素电极；
    所述显示控制晶体管的栅极与所述栅线电连接，所述显示控制晶体管的第一极与所述数据线电连接，所述显示控制晶体管的第二极与所述像素电极电连接；
    所述像素电极开设有多个开缝；同一像素电极组包括的两个像素电极的开缝方向之间的夹角大于90度而小于180度；
    所述像素电极组为设置于相邻行栅线与相邻列数据线形成的显示区域中的像素电极组。
  38. 如权利要求37所述的显示装置，其中，包括在两行相邻的像素电极之间设置有两行栅线；
    与同一列数据线电连接的两个晶体管中的一个晶体管的栅极与该两行栅 线中的一栅线电连接，与同一列数据线电连接的两个晶体管中的另一个晶体管的栅极与该两行栅线中的另一栅线电连接；
    与同一列数据线电连接的两个晶体管与该列数据线之间的导电连接部分的沿第一方向的宽度，大于所述数据线沿第一方向的最小宽度；
    所述第一方向为所述栅线的延伸方向。
  39. 如权利要求37或38所述的显示装置，其中，还包括多行多列公共电极；
    相邻两行公共电极之间通过跨接线电连接，所述跨接线与所述像素电极同层设置。
  40. 如权利要求39所述的显示装置，其中，所述跨接线两端对应的像素电极具有避让部分。
  41. 如权利要求39所述的显示装置，其中，在所述跨接线与所述栅线的交叠位置处，所述栅线的线宽小于所述栅线的最大线宽。
PCT/CN2022/102548 2022-06-29 2022-06-29 显示驱动电路和显示装置 WO2024000328A1 (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280002024.3A CN117642809A (zh) 2022-06-29 2022-06-29 显示驱动电路和显示装置
PCT/CN2022/102548 WO2024000328A1 (zh) 2022-06-29 2022-06-29 显示驱动电路和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2022/102548 WO2024000328A1 (zh) 2022-06-29 2022-06-29 显示驱动电路和显示装置

Publications (1)

Publication Number Publication Date
WO2024000328A1 true WO2024000328A1 (zh) 2024-01-04

Family

ID=89383486

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/102548 WO2024000328A1 (zh) 2022-06-29 2022-06-29 显示驱动电路和显示装置

Country Status (2)

Country Link
CN (1) CN117642809A (zh)
WO (1) WO2024000328A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421352A (en) * 2003-02-10 2004-10-16 Samsung Electronics Co Ltd Method of driving transistor and shift register performing the same
CN105304011A (zh) * 2015-12-09 2016-02-03 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105632565A (zh) * 2016-01-26 2016-06-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN107622758A (zh) * 2016-07-14 2018-01-23 三星显示有限公司 栅极驱动电路及具有栅极驱动电路的显示装置
CN109272960A (zh) * 2018-11-13 2019-01-25 昆山龙腾光电有限公司 栅极驱动电路及显示装置
CN110390903A (zh) * 2019-06-20 2019-10-29 昆山龙腾光电有限公司 栅极驱动电路及显示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421352A (en) * 2003-02-10 2004-10-16 Samsung Electronics Co Ltd Method of driving transistor and shift register performing the same
CN105304011A (zh) * 2015-12-09 2016-02-03 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105632565A (zh) * 2016-01-26 2016-06-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN107622758A (zh) * 2016-07-14 2018-01-23 三星显示有限公司 栅极驱动电路及具有栅极驱动电路的显示装置
CN109272960A (zh) * 2018-11-13 2019-01-25 昆山龙腾光电有限公司 栅极驱动电路及显示装置
CN110390903A (zh) * 2019-06-20 2019-10-29 昆山龙腾光电有限公司 栅极驱动电路及显示装置

Also Published As

Publication number Publication date
CN117642809A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
US9881688B2 (en) Shift register
CN106128347B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
WO2020024641A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
KR101992158B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
JP4912186B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
JP5132884B2 (ja) シフトレジスタ回路およびそれを備える画像表示装置
KR101679855B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR100838653B1 (ko) 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
CN102804280B (zh) 移位寄存器和显示装置
CN108122529B (zh) 栅极驱动单元及其驱动方法和栅极驱动电路
TWI529682B (zh) A scanning signal line driving circuit, a display device including the same, and a driving method of a scanning signal line
KR101341010B1 (ko) 쉬프트 레지스터
KR20070105271A (ko) 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치
CN103050106A (zh) 栅极驱动电路、显示模组和显示器
JPWO2011162057A1 (ja) 走査信号線駆動回路およびそれを備えた表示装置、ならびに走査信号線の駆動方法
WO2021169562A1 (zh) 移位寄存器、栅极驱动电路及显示面板
KR100541059B1 (ko) 액티브매트릭스형 표시장치와, 그 데이터선 절환회로,스위칭부 구동회로, 및 주사선 구동회로
CN108597430A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
WO2018201690A1 (zh) 扫描驱动电路及其驱动方法、阵列基板和显示装置
CN108806630B (zh) 移位寄存器、栅极驱动电路及显示装置
CN110782940B (zh) 移位寄存单元、栅极驱动电路、阵列基板及显示装置
WO2022062415A1 (zh) 电荷共享电路、方法、显示驱动模组和显示装置
JP4543632B2 (ja) 液晶表示装置及び液晶表示装置駆動方法
CN108648684B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
EP3678138A1 (en) Shift register, gate drive circuit, display panel, and driving method

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22948442

Country of ref document: EP

Kind code of ref document: A1