CN105304011A - 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供了一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括：存储电容；栅极驱动信号输出模块；进位信号输出模块；上拉节点控制模块；下拉节点控制模块当第p时钟信号的电位为高电平时控制下拉节点的电位为高电平；N为正整数；当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4；在所述第n时钟信号的上升沿对应的时间，所述第p时钟信号的电位为高电平。本发明解决现有技术中采用依次输出高电平的多个时钟信号并用于驱动的时钟信号导致的错误的多输出的问题。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
背景技术
现有的移位寄存器单元在采用JUST驱动方式，随着输出TFT(ThinFilmTransistor，薄膜晶体管)的输入(即第n时钟信号CLKn的输出，n为1、2、3或4)，会发生栅极驱动信号Couplingnoise(耦合噪声)，即随着TFT的劣化所致的Vthshift(阈值漂移)所产生的异常信号而发生错误多输出栅极驱动信号，从而导致可靠性不良的问题。
其中，JUST驱动方式是指输入移位寄存器单元的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和CLK4是依次输出高电平的，即一个时钟信号结束的瞬间立即让下一个时钟信号进来调整信号周期及间隔。Couplingnoise(耦合噪声)是指担当驱动的CLKn输入导致不希望发生的错误多栅极驱动信号输出。随着现有的移位寄存器单元防止多栅极驱动信号输出的控制下拉节点的电位的TFT随着驱动电压及驱动时间发生热化现象从而产生不良问题发生，如此随着时钟信号驱动时间越长，上述不良问题发生时间越快，将会导致应用现有的移位寄存单元的显示面板长时间驱动时显示画面会闪烁的问题。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，以解决现有技术中采用依次输出高电平的多个时钟信号并用于驱动的时钟信号导致的错误的多输出的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括第N级栅极驱动信号输出端和第N级进位信号输出端，所述移位寄存器单元还包括：
存储电容，第一端与上拉节点连接，第二端与所述第N级栅极驱动信号输出端连接；
栅极驱动信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第N级栅极驱动信号输出端输出第n时钟信号，当下拉节点的电位为高电平或第N+3级进位信号输出端输出高电平时控制所述第N级栅极驱动信号输出端输出低电平；N为正整数；当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
进位信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第N级进位信号输出端输出所述第n时钟信号，当下拉节点的电位为高电平时控制所述第N级进位信号输出端输出低电平；
上拉节点控制模块，用于当第N-1级栅极驱动信号输出端输出高电平时控制所述上拉节点的电位为高电平，当所述下拉节点的电位为高电平、第m时钟信号的电位为高电平或第N+3级进位信号输出端输出高电平时控制所述上拉节点接入低电平；当n+2不能被4整除时，m为n+2除以4的余数；当n+2能被4整除时，m等于4；
下拉节点控制模块，用于当所述上拉节点的电位为高电平、所述第N-1级栅极驱动信号输出高电平或所述第n时钟信号的电位为高电平时控制所述下拉节点接入低电平，当第p时钟信号的电位为高电平时控制所述下拉节点的电位为高电平；当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4；
在所述第n时钟信号的上升沿对应的时间，所述第p时钟信号的电位为高电平。
实施时，所述第n时钟信号的占空比、所述第m时钟信号的占空比和所述第p时钟信号的占空比都为1/3；
所述第n时钟信号的周期、所述第m时钟信号的周期和所述第p时钟信号的周期都为T；
第m时钟信号比第n时钟信号延迟0.5T；
第p时钟信号比第n时钟信号延迟0.75T。
实施时，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；
第二下拉节点控制晶体管，栅极与所述第N-1级栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极接入低电平；
第三下拉节点控制晶体管，栅极接入所述第n时钟信号，第一极与所述下拉节点连接，第二极接入低电平；以及，
第一复位晶体管，栅极和第一极接入所述第p时钟信号，第二极与所述下拉节点连接。
实施时，所述上拉节点控制模块包括：
输入晶体管，栅极和第一极都与所述第N-1级栅极驱动信号输出端连接，第二极与所述上拉节点连接；
上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入低电平；
第二复位晶体管，栅极接入第m时钟信号，第一极与所述上拉节点连接，第二极接入低电平；以及，
第三复位晶体管，栅极与所述第N+3级进位信号输出端连接，第一极与所述上拉节点连接，第二极接入低电平。
实施时，所述栅极驱动信号输出模块包括：
输出上拉晶体管，栅极与所述上拉节点连接，第一极接入第n时钟信号，第二极与所述第N栅极驱动信号输出端连接；
输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N栅极驱动信号输出端连接，第二极接入低电平；以及，
第四复位晶体管，栅极与第N+3级进位信号输出端连接，第一极与所述第N级栅极驱动信号输出端连接，第二极接入低电平。
实施时，所述进位信号输出模块包括：
进位上拉晶体管，栅极与所述上拉节点连接，第一极接入所述第n时钟信号，第二极与所述第N级进位信号输出端连接；以及，
进位下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N级进位信号输出端连接，第二极接入低电平。
实施时，所述第一下拉节点控制晶体管、所述第二下拉节点控制晶体管、所述第三下拉节点控制晶体管、所述第一复位晶体管、所述输入晶体管、所述上拉节点控制晶体管、所述第二复位晶体管、所述第三复位晶体管、所述输出上拉晶体管、所述输出下拉晶体管、所述第四复位晶体管、所述进位上拉晶体管和所述进位下拉晶体管都为n型晶体管。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在第n时钟信号的上升沿对应的时间，控制第p时钟信号的电位为高电平，以控制下拉节点的电位为高电平，从而对第N级栅极驱动信号输出端进行复位；
N是正整数；
当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4。
实施时，，所述驱动方法还包括：
当第N+3级进位信号输出端输出高电平时，控制对上拉节点和第N级栅极驱动信号输出端进行复位。
本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相同，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，通过设定在所述第n时钟信号的上升沿对应的时间，第p时钟信号的电位为高电平，以实现在可能多输出的时间(即CLKn为高电平时)通过第p时钟信号的电位为高电平来控制下拉节点PD的电位为高电平，实现对本级栅极驱动信号输出端的复位，保证不会存在多输出。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构框图；
图2是第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4的时序图；
图3是本发明所述的移位寄存器单元的一具体实施例的电路图；
图4是本发明如图3所示的移位寄存器单元的具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元包括第N级栅极驱动信号输出端Gout(N)和第N级进位信号输出端Cout(N)，所述移位寄存器单元还包括：
存储电容C1，第一端与上拉节点PU连接，第二端与所述第N级栅极驱动信号输出端Gout(N)连接；
栅极驱动信号输出模块11，用于当所述上拉节点PU的电位为高电平时控制所述第N级栅极驱动信号输出端Gout(N)输出第n时钟信号CLKn，当下拉节点PD的电位为高电平或第N+3级进位信号输出端Cout(N+3)输出高电平时控制所述第N级栅极驱动信号输出端Gout(N)输出低电平VGL；N为正整数；当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
进位信号输出模块12，用于当所述上拉节点PU的电位为高电平时控制所述第N级进位信号输出端Cout(N)输出所述第n时钟信号CLKn，当下拉节点PD的电位为高电平时控制所述第N级进位信号输出端Cout(N)输出低电平；
上拉节点控制模块13，用于当第N-1级栅极驱动信号输出端Gout(N-1)输出高电平时控制所述上拉节点PU的电位为高电平，当所述下拉节点PD的电位为高电平、第m时钟信号CLKm的电位为高电平或第N+3级进位信号输出端Cout(N+3)输出高电平时控制所述上拉节点PU接入低电平VGL；；当n+2不能被4整除时，m为n+2除以4的余数；当n+2能被4整除时，m等于4；
下拉节点控制模块14，用于当所述上拉节点PU的电位为高电平、所述第N-1级栅极驱动信号输出Gout(N-1)高电平或所述第n时钟信号CLKn的电位为高电平时控制所述下拉节点PD接入低电平VGL，当第p时钟信号CLKp的电位为高电平时控制所述下拉节点PD的电位为高电平；当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4；
在所述第n时钟信号CLKn的上升沿对应的时间，所述第p时钟信号CLKp的电位为高电平。
本发明实施例所述的移位寄存器单元通过设定在所述第n时钟信号的上升沿对应的时间，第p时钟信号的电位为高电平，以实现在可能多输出的时间(即CLKn为高电平时)通过第p时钟信号的电位为高电平来控制下拉节点PD的电位为高电平，实现对本级栅极驱动信号输出端的复位，保证不会存在多输出；其中Cout(N+3)进一步对本级栅极驱动信号输出端和上拉节点进行复位。
在实际操作时，当本发明实施例所述的移位寄存器单元在整个栅极驱动电路中是第10级，即N等于10，此时n等于2，此时m等于4，p等于1，即该移位寄存器单元分别接入CLK2、CLK4和CLK1。
优选的，所述第n时钟信号的占空比、所述第m时钟信号的占空比和所述第p时钟信号的占空比都为1/3；
所述第n时钟信号的周期、所述第m时钟信号的周期和所述第p时钟信号的周期都为T；
第m时钟信号比第n时钟信号延迟0.5T；
第p时钟信号比第n时钟信号延迟0.75T；
通过这样的相邻的时钟信号相互部分重叠的设置，可以实现CLKn的每一高电平输出时间段的前一部分与CLKp的一高电平输出时间段的后一部分重叠，这样在CLKn的每一个上升沿CLKp都为高电平，在有可能产生错误的多输出的时刻(即CLKn的上升沿)都能由CLKp的高电平将下拉节点的电位拉高，从而拉低本级栅极驱动信号，从而能够达到实现对本级栅极驱动信号输出端的复位，保证不会存在多输出。
例如，当n等于2时，CLKm为CLK4，CLKp为CLK1，根据以上对时钟信号的占空比、周期和相互间的延迟时间的设置，即CLK1、CLK2、CLK3和CLK4的占空比都为1/3；CLK1、CLK2、CLK3和CLK4的周期都为T，CLK2比CLK1延迟T/4，CLK3比CLK2延迟T/4，CLK4比CLK3延迟T/4，CLK1、CLK2、CLK3和CLK4的时序图如图2所示；
由图2可知，CLK2的每一高电平输出时间段的前1/4部分和CLK1的高电平输出时间段的后1/4部分重叠。
具体的，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；
第二下拉节点控制晶体管，栅极与所述第N-1级栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极接入低电平；
第三下拉节点控制晶体管，栅极接入所述第n时钟信号，第一极与所述下拉节点连接，第二极接入低电平；以及，
第一复位晶体管，栅极和第一极接入所述第p时钟信号，第二极与所述下拉节点连接。
具体的，所述上拉节点控制模块包括：
输入晶体管，栅极和第一极都与所述第N-1级栅极驱动信号输出端连接，第二极与所述上拉节点连接；
上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入低电平；
第二复位晶体管，栅极接入第m时钟信号，第一极与所述上拉节点连接，第二极接入低电平；以及，
第三复位晶体管，栅极与所述第N+3级进位信号输出端连接，第一极与所述上拉节点连接，第二极接入低电平；
在实际操作时，当第N+3级进位信号输出端输出高电平时，可以进一步对上拉节点进行复位。
具体的，所述栅极驱动信号输出模块包括：
输出上拉晶体管，栅极与所述上拉节点连接，第一极接入第n时钟信号，第二极与所述第N栅极驱动信号输出端连接；
输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N栅极驱动信号输出端连接，第二极接入低电平；以及，
第四复位晶体管，栅极与第N+3级进位信号输出端连接，第一极与所述第N级栅极驱动信号输出端连接，第二极接入低电平；
在实际操作时，当第N+3级进位信号输出端输出高电平时，可以进一步对第N级栅极驱动信号输出端进行复位。
具体的，所述进位信号输出模块包括：
进位上拉晶体管，栅极与所述上拉节点连接，第一极接入所述第n时钟信号，第二极与所述第N级进位信号输出端连接；以及，
进位下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N级进位信号输出端连接，第二极接入低电平。
具体的，所述第一下拉节点控制晶体管、所述第二下拉节点控制晶体管、所述第三下拉节点控制晶体管、所述第一复位晶体管、所述输入晶体管、所述上拉节点控制晶体管、所述第二复位晶体管、所述第三复位晶体管、所述输出上拉晶体管、所述输出下拉晶体管、所述第四复位晶体管、所述进位上拉晶体管和所述进位下拉晶体管都为n型晶体管。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图3所示，本发明所述的移位寄存器单元的一具体实施例包括第N级栅极驱动信号输出端Gout(N)和第N级进位信号输出端Cout(N)，N等于10，n等于2，m等于4，p等于1；
所述移位寄存器单元的该具体实施例还包括存储电容C1、栅极驱动信号输出模块、进位信号输出模块、上拉节点控制模块和下拉节点控制模块，其中，
存储电容C1，第一端与上拉节点PU连接，第二端与所述第N级栅极驱动信号输出端Gout(N)连接；
在第二时钟信号CLK2的上升沿对应的时间，第一时钟信号CLK1的电位为高电平；
所述下拉节点控制模块包括：
第一下拉节点控制晶体管M1，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入低电平VGL；
第二下拉节点控制晶体管M2，栅极与所述第N-1级栅极驱动信号输出端Gout(N-1)连接，第一极与所述下拉节点PD连接，第二极接入低电平VGL；
第三下拉节点控制晶体管M3，栅极接入第二时钟信号CLK2，第一极与所述下拉节点PD连接，第二极接入低电平VGL；以及，
第一复位晶体管M4，栅极和第一极接入所述第一时钟信号CLK1，第二极与所述下拉节点PD连接；
所述上拉节点控制模块包括：
输入晶体管M5，栅极和第一极都与所述第N-1级栅极驱动信号输出端Gout(N-1)连接，第二极与所述上拉节点PU连接；
上拉节点控制晶体管M6，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极接入低电平VGL；
第二复位晶体管M7，栅极接入第四时钟信号CLK4，第一极与所述上拉节点PU连接，第二极接入低电平CLK；以及，
第三复位晶体管M8，栅极与所述第N+3级进位信号输出端Cout(N+3)连接，第一极与所述上拉节点PU连接，第二极接入低电平VGL；
所述栅极驱动信号输出模块包括：
输出上拉晶体管M9，栅极与所述上拉节点PU连接，第一极接入第二时钟信号CLK2，第二极与所述第N栅极驱动信号输出端Gout(N)连接；
输出下拉晶体管M10，栅极与所述下拉节点PD连接，第一极与所述第N栅极驱动信号输出端Gout(N)连接，第二极接入低电平VGL；以及，
第四复位晶体管M11，栅极与第N+3级进位信号输出端Cout(N+3)连接，第一极与所述第N级栅极驱动信号输出端Gout(N)连接，第二极接入低电平VGL；
所述进位信号输出模块包括：
进位上拉晶体管M12，栅极与所述上拉节点PU连接，第一极接入所述第二时钟信号CLK2，第二极与所述第N级进位信号输出端Cout(N)连接；以及，
进位下拉晶体管M13，栅极与所述下拉节点PD连接，第一极与所述第N级进位信号输出端Cout(N)连接，第二极接入低电平VGL；
在图3所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管。
图4是图3所示的移位寄存器单元的具体实施例的工作时序图；
图3所示的移位寄存器单元的具体实施例在工作时，CLK1、CLK4和Cout(N+3)分别对Gout(N)进行复位，还通过Cout(N+3)对PU进行复位；
在图4中，PU和Gout(N)中的虚线所示的标示的是如果没有采用与CLK2部分重叠的CLK1对Gout(n)进行复位时可能的错误输出，而本发明如图3所示的移位寄存器单元的具体实施例通过采用在CLK2的上升沿为高电平的CLK1将下拉节点PD的电位拉高，以拉低第N级栅极驱动信号，从而能够达到实现对本级栅极驱动信号输出端的复位，保证不会存在多输出；本发明如图3所示的移位寄存器单元的具体实施例还通过Cout(N+3)对PU和Cout(N)进一步复位。
本发明所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在第n时钟信号的上升沿对应的时间，控制第p时钟信号的电位为高电平，以控制下拉节点的电位为高电平，从而对第N级栅极驱动信号输出端进行复位；
N是正整数；
当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4。
本发明实施例所述的移位寄存器单元的驱动方法在可能多输出的时间(即CLKn为高电平时)通过第p时钟信号的电位为高电平来控制下拉节点PD的电位为高电平，实现对本级栅极驱动信号输出端的复位，保证不会存在多输出。
具体的，所述驱动方法还包括：
当第N+3级进位信号输出端输出高电平时，控制对上拉节点和第N级栅极驱动信号输出端进行复位，以通过第N+3级进位信号输出端对第N级栅极驱动信号进行进一步复位。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括第N级栅极驱动信号输出端和第N级进位信号输出端，所述移位寄存器单元还包括：
存储电容，第一端与上拉节点连接，第二端与所述第N级栅极驱动信号输出端连接；
栅极驱动信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第N级栅极驱动信号输出端输出第n时钟信号，当下拉节点的电位为高电平或第N+3级进位信号输出端输出高电平时控制所述第N级栅极驱动信号输出端输出低电平；N为正整数；当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
进位信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第N级进位信号输出端输出所述第n时钟信号，当下拉节点的电位为高电平时控制所述第N级进位信号输出端输出低电平；
上拉节点控制模块，用于当第N-1级栅极驱动信号输出端输出高电平时控制所述上拉节点的电位为高电平，当所述下拉节点的电位为高电平、第m时钟信号的电位为高电平或第N+3级进位信号输出端输出高电平时控制所述上拉节点接入低电平；当n+2不能被4整除时，m为n+2除以4的余数；当n+2能被4整除时，m等于4；
下拉节点控制模块，用于当所述上拉节点的电位为高电平、所述第N-1级栅极驱动信号输出高电平或所述第n时钟信号的电位为高电平时控制所述下拉节点接入低电平，当第p时钟信号的电位为高电平时控制所述下拉节点的电位为高电平；当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4；
在所述第n时钟信号的上升沿对应的时间，所述第p时钟信号的电位为高电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第n时钟信号的占空比、所述第m时钟信号的占空比和所述第p时钟信号的占空比都为1/3；
所述第n时钟信号的周期、所述第m时钟信号的周期和所述第p时钟信号的周期都为T；
第m时钟信号比第n时钟信号延迟0.5T；
第p时钟信号比第n时钟信号延迟0.75T。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；
第二下拉节点控制晶体管，栅极与所述第N-1级栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极接入低电平；
第三下拉节点控制晶体管，栅极接入所述第n时钟信号，第一极与所述下拉节点连接，第二极接入低电平；以及，
第一复位晶体管，栅极和第一极接入所述第p时钟信号，第二极与所述下拉节点连接。
4.如权利要求2或3所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括：
输入晶体管，栅极和第一极都与所述第N-1级栅极驱动信号输出端连接，第二极与所述上拉节点连接；
上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入低电平；
第二复位晶体管，栅极接入第m时钟信号，第一极与所述上拉节点连接，第二极接入低电平；以及，
第三复位晶体管，栅极与所述第N+3级进位信号输出端连接，第一极与所述上拉节点连接，第二极接入低电平。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出模块包括：
输出上拉晶体管，栅极与所述上拉节点连接，第一极接入第n时钟信号，第二极与所述第N栅极驱动信号输出端连接；
输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N栅极驱动信号输出端连接，第二极接入低电平；以及，
第四复位晶体管，栅极与第N+3级进位信号输出端连接，第一极与所述第N级栅极驱动信号输出端连接，第二极接入低电平。
6.如权利要求5所述的移位寄存器单元，其特征在于，所述进位信号输出模块包括：
进位上拉晶体管，栅极与所述上拉节点连接，第一极接入所述第n时钟信号，第二极与所述第N级进位信号输出端连接；以及，
进位下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N级进位信号输出端连接，第二极接入低电平。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述第一下拉节点控制晶体管、所述第二下拉节点控制晶体管、所述第三下拉节点控制晶体管、所述第一复位晶体管、所述输入晶体管、所述上拉节点控制晶体管、所述第二复位晶体管、所述第三复位晶体管、所述输出上拉晶体管、所述输出下拉晶体管、所述第四复位晶体管、所述进位上拉晶体管和所述进位下拉晶体管都为n型晶体管。
8.一种移位寄存器单元的驱动方法，应用于如权利要求1至7中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在第n时钟信号的上升沿对应的时间，控制第p时钟信号的电位为高电平，以控制下拉节点的电位为高电平，从而对第N级栅极驱动信号输出端进行复位；
N是正整数；
当N不能被4整除时，n为N除以4的余数；当N能被4整除时，n等于4；
当n+3不能被4整除时，p为n+3除以4的余数；当n+3能被4整除时，p等于4。
9.如权利要求8所述的移位寄存器单元的驱动方法，其特征在于，所述驱动方法还包括：
当第N+3级进位信号输出端输出高电平时，控制对上拉节点和第N级栅极驱动信号输出端进行复位。
10.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7中任一权利要求所述的移位寄存器单元。
11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。
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