CN107516485A - 栅极驱动电路 - Google Patents

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Abstract

本发明提出一种栅极驱动电路，其包括至少一移位单元、及至少一切换单元。该至少一移位单元分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号，据以产生一使能输出信号。该至少一切换单元连接至该移位单元，依据该使能输出信号，以输出一第三时序信号；其中，该使能输出信号作为一下一级移位单元的该起始输入信号。

Description

栅极驱动电路
技术领域
本发明是关于显示设备技术领域，尤指一种具有多阶输出位准的栅极驱动电路。
背景技术
一般而言，显示设备包含多个像素单元、源极驱动器以及栅极驱动电路。源极驱动器用来提供多个数据信号至多个像素单元。栅极驱动电路包含多级移位寄存器以产生多个栅极信号，以开启或关闭多个像素单元，据以控制多个数据信号的写入操作。
图1为现有栅极驱动电路的示意图。如图1所示，栅极驱动电路100包含多级移位寄存器，其中只绘示第(N-1)级移位寄存器110、第N级移位寄存器120以及第(N+1)级移位寄存器130。每一级移位寄存器是用来根据前一级移位寄存器输出的栅极信号及一时序信号CLK，以产生对应栅极信号，输出至对应栅极线。譬如第(N-1)级移位寄存器110是根据栅极信号OUTn-2及时序信号CLK，以产生栅极信号OUTn-1，输出至栅极线GLn-1。第N级移位寄存器120是根据栅极信号OUTn-1及时序信号CLK，以产生栅极信号OUTn，输出至栅极线GLn。
发明内容
本发明是在于提供一栅极驱动电路，其提供具有多阶输出位准的输出电压，可应用于具有CMOS元件的驱动电路。本发明的驱动电路的一实施例，包含有N型氧化铟镓锌晶体管及P型低温多晶硅晶体管共享栅极的堆叠式结构。
本发明提出了一种栅极驱动电路，包括至少一移位单元、及至少一切换单元。该至少一移位单元分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号，据以产生一使能输出信号。该至少一切换单元连接至该移位单元，依据该使能输出信号，以输出具有多阶位准的一第三时序信号；其中，该使能输出信号作为一下一级移位单元的该起始输入信号。
本发明提出了一种栅极驱动电路，包括一第一移位单元、一第二移位单元、一反相单元、及一切换单元。该第一移位单元具有一起始输入、一第一时序输入、及一第二时序输入，分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号，据以产生一第一使能输出信号。该第二移位单元其具有一起始输入、一第一时序输入、及一第二时序输入，分别接收该第一使能输出信号、该第二时序输入信号、及该第一时序输入信号，据以产生一第二使能输出信号。该反相单元连接至该第一移位单元，接收该第一使能输出信号，据以产生一反相第一使能输出信号。该切换单元连接至该反相单元及该第二移位单元，接收具有二阶位准的一第四时序信号或一第五时序信号，依据该反相第一使能输出信号及该第二使能输出信号，以自其一输出端输出合成该第四时序信号与该第五时序信号的一第六时序信号；其中，该第二使能输出信号作为一下一级移位单元的该起始输入信号。
附图说明
图1为现有栅极驱动电路的示意图。
图2为本发明的一种栅极驱动电路的方块图。
图3为本发明移位单元及切换单元的电路图。
图4为本发明第一级移位寄存电路及第二级移位寄存电路的时序示意图。
图5为本发明的一种栅极驱动电路的另一方块图。
图6为本发明切换单元的电路图。
图7为本发明移位寄存电路的时序示意图。
图8为本发明的栅极驱动电路的应用示意图。
【符号说明】
栅极驱动电路100 移位寄存器110、120、130
时序信号CLK 栅极信号OUTn-2、OUTn-1、OUTn、OUTn+1
栅极驱动电路200
移位寄存电路210 移位单元220
切换单元230
第一时序输入信号(CLKm) 第二时序输入信号(XCLKm)
起始输入信号(SP) 使能输出信号(NEXT)
第三时序信号(CLK3)
第一栅极线GL1 第二栅极线GL2
第三栅极线GL3 输出端(out1)
输出端(out2) 输出端(out3)
第一切换器(SW1) 第二切换器(SW2)
第一晶体管(T1) 第二晶体管(T2)
第三晶体管(T3) 第四晶体管(T4)
非或门(NOR) 第一反相器(INV1)。
第二反相器(INV2) 第三切换器(SW3)
第五晶体管(T5) 第一端(a)
第二端(b) 第三端(c)
输出端(out) 低电位(Vgl)
高电位(Vgh) 中电位(Vg0)
第一使能输入端(ena) 第二使能输入端(enax)
重置信号(RESET) 节点(A)
节点(B) 节点(C)
第一端(a)
节点(D) 第一周期(TP1)
第二周期(TP2) 第三周期(TP3)
第四周期(TP4)
栅极驱动电路500
移位寄存电路510 第一移位单元520
第二移位单元530 反相单元540
切换单元550
第一使能输出信号(NEXT1) 第二使能输出信号(NEXT2)
反相第一使能输出信号(XNEXT1)
第四时序信号(CLKp) 第五时序信号(CLKn)
一第五晶体管(T5) 第六晶体管(T6)
第七晶体管(T7) 第八晶体管(T8)
混合晶体管的主动矩阵有机发光二极管的驱动电路900
驱动晶体管(DRV_TFT) 切换晶体管(SW_TFT)
补偿晶体管(Compensate_TFT) 储存电容(Cst)
有机发光二极管(D1) 高电位(Vdd)
数据线(Data) 扫描线(Scan/Scan2)
补偿信号线(compensate) 节点X
共享栅极(GE)
具体实施方式
图2为本发明的一种具有多阶输出位准的栅极驱动电路200的方块图。如图2所示，该栅极驱动电路200包含多级移位寄存电路210，每一级移位寄存电路210具有相同的电路结构。其中，第一级移位寄存电路210的一第一输入端连接至第一时序输入信号(CLKm)，一第二输入端连接至一第二时序输入信号(XCLKm)。而第二级移位寄存电路210的一第一输入端连接至第二时序输入信号(XCLKm)，一第二输入端连接至第一时序输入信号(CLKm)，依此类推。
每一级移位寄存电路210包括有一移位单元220及一切换单元230。第一级移位寄存电路210连接至一第一栅极线GL1，第二级移位寄存电路210连接至一第二栅极线GL2，第三级移位寄存电路210连接至一第三栅极线GL3，依此类推。
该栅极驱动电路200包括有至少一移位单元220、及至少一切换单元230。该至少一移位单元220分别接收一起始输入信号(SP)、一第一时序输入信号(CLKm)、及一第二时序输入信号(XCLKm)，据以产生一使能输出信号(NEXT)。该至少一切换单元230连接至该移位单元220，接收一第三时序信号(CLK3)，并依据该使能输出信号(NEXT)，将具有多阶位准的该第三时序信号(CLK3)输出至该第一栅极线GL1。其中，该使能输出信号(NEXT)作为下一级移位单元210的该起始输入信号(SP)。
如图2所示，第一级移位寄存电路210接收该起始输入信号(SP)，并产生一使能输出信号(NEXT)。该使能输出信号(NEXT)作为第二级移位寄存电路210的起始输入信号(SP)，依此类推，故不再赘述。
图3为本发明移位单元220及切换单元230的电路图。如图3所示，其显示第一级移位寄存电路210的移位单元220及切换单元230，因此移位单元220接收起始输入信号(SP)。若是第二级或是其他级移位寄存电路210的移位单元220及切换单元230，则移位单元220接收前一级输出的使能输出信号(NEXT)。
如图3所示，该移位单元220具有一第一切换器SW1、一第二切换器SW2、一第一晶体管T1、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4、一非或门NOR、及一第一反相器INV1。该切换单元230包含一第二反相器INV2、一第三切换器SW3、及一第五晶体管T5。
该第一晶体管T1的一第一端(a)连接至该第一切换器SW1的一输出端(out)，其一第二端(b)连接至该非或门NOR的一第一输入端，其一第三端(c)连接至该起始输入信号(SP)。该第二晶体管T2的一第一端(a)连接至该第一晶体管T1的第二端(b)，其一第二端(b)连接至一低电位(Vgl)，其一第三端(c)连接至该起始输入信号(SP)。
该第三晶体管T3的一第一端(a)连接至一高电位(Vgh)，其一第二端(b)连接至该第一晶体管T1的第一端(a)，其一第三端(c)连接至该第一切换器SW1的一第一使能输入端(ena)及该第二切换器SW2的一第一使能输入端(ena)。
该第四晶体管T4的一第一端(a)连接至该第二切换器SW2的一输出端(out)及该使能输出信号(NEXT)，其一第二端(b)连接至该低电位(Vgl)，其一第三端(c)连接至该第一反相器INV1的一输出端、该第一切换器SW1的一第二使能输入端(enax)、及该第二切换器SW2的一第二使能输入端(enax)。
该非或门NOR的一第二输入端连接至一重置信号(RESET)，其输出端连接至该第三晶体管T3的第三端(c)与该第一反相器INV1的一输入端。该第一切换器SW1的一第二使能输入端(enax)连接至该第一反相器INV1的输出端，其一输入端连接至该第一时序输入信号(CLKm)。该第二切换器SW2的一输入端连接至该第二时序输入信号(XCLKm)，其一第一使能输入端(ena)连接至该第一反相器INV1的输入端，其一第二使能输入端(enax)连接至该第四晶体管T4的第三端(c)。
该第五晶体管T5的一第一端(a)连接至该第三切换器SW3的输出端(out)与一输出端(out1)，其一第二端(b)连接至一中电位(Vg0)，其一第三端(c)连接至该第二反相器INV2的一输出端。该第二反相器INV2的输入端连接至该使能输出信号(NEXT)及该第三切换器SW3的一第一使能输入端(ena)。该第三切换器SW3的一第二使能输入端(enax)连接至该第二反相器INV2的输出端，其一输入端连接至该第三时序信号CLK3，据以经由该输出端out输出该具有三阶位准的一第三时序信号CLK3。需知悉的是，该第三时序信号具有多阶位准，并不以三阶位准为限。
图4为本发明第一级移位寄存电路210及第二级移位寄存电路210的时序示意图。请一并参考图2、图3、及图4。当于第一周期TP1时，重置信号(RESET)为高电位(Vgh)，由于非或门(NOR)的特性，所以节点B为低电位(Vgl)、节点C为高电位(Vgh)，因此第四晶体管T4导通，使能输出信号(NEXT)为低电位(Vgl)，节点D为高电位(Vgh)，第五晶体管T5导通，因此第一级第三切换器SW3的输出端(out)为中电位(Vg0)。同理第二级第三切换器SW3的输出端(out)为中电位(Vg0)。
于第二周期(TP2)时，重置信号(RESET)为低电位(Vgl)、起始输入信号(SP)为高电位(Vgh)、且第一时序输入信号(CLKm)为高电位(Vgh)、第二时序输入信号(XCLKm)为低电位(Vgl)，第二晶体管T2导通、第一晶体管T1关闭，节点A为低电位(Vgl)、节点B为高电位(Vgh)，节点C为低电位(Vgl)，因此第四晶体管T4关闭，第一切换器SW1及第二切换器SW2导通，使能输出信号(NEXT)为第二时序输入信号(XCLKm)，因此使能输出信号(NEXT)为低电位(Vgl)，节点D为高电位(Vgh)，第五晶体管T5导通，因此第一级第三切换器SW3的输出端(out)为中电位(Vg0)。
于第三周期(TP3)时，重置信号(RESET)为低电位(Vgl)、起始输入信号(SP)为低电位(Vgl)、且第一时序输入信号(CLKm)为低电位(Vgl)、第二时序输入信号(XCLKm)为高电位(Vgh)，因此第二晶体管T2关闭、第一晶体管T1导通，节点A为第一时序输入信号(CLKm)，故节点A为低电位(Vgl)、节点B为高电位(Vgh)，节点C为低电位(Vgl)，因此第四晶体管T4关闭，第一切换器SW1及第二切换器SW2导通，使能输出信号(NEXT)为第二时序输入信号(XCLKm)，因此使能输出信号(NEXT)为高电位(Vgh)，节点D为低电位(Vgl)，第五晶体管T5关闭，第三切换器SW3导通，因此第一级第三切换器SW3的输出端(out)为第三时序信号(CLK3)，第一级第三切换器SW3的输出端(out)可输出该具有三阶位准的一第三时序信号(CLK3)。
于第三周期(TP3)时，第一级移位寄存电路210的使能输出信号(NEXT)为高电位(Vgh)，对第二级移位寄存电路210而言，此时相当于第一级移位寄存电路210的第二周期(TP2)，因此对第二级移位寄存电路210而言，其会在下一周期(TP4)时，第二级第三切换器SW3的输出端(out)方可输出该具有三阶位准的一第三时序信号(CLK3)。
于第四周期(TP4)时，重置信号(RESET)为低电位(Vgl)、起始输入信号(SP)为低电位(Vgl)、且第一时序输入信号(CLKm)为高电位(Vgh)、第二时序输入信号(XCLKm)为低电位(Vgl)，第二晶体管T2关闭、第一晶体管T1导通，节点A为第一时序输入信号(CLKm)，故节点A为高电位(Vgh)、节点B为低电位(Vgl)，节点C为高电位(Vgh)，因此第一切换器SW1及第二切换器SW2关闭，且第四晶体管T4导通，使能输出信号(NEXT)为低电位(Vgl)，节点D为高电位(Vgh)，第五晶体管T5导通，第三切换器SW3关闭，因此第一级第三切换器SW3的输出端(out)为中电位(Vg0)。
由于第三周期(TP3)时，第一级移位寄存电路210的使能输出信号(NEXT)为高电位(Vgh)，因此在第四周期(TP4)时，第二级第一切换器SW1的输出端(out)输出该具有三阶位准的一第三时序信号(CLK3)。
图5为本发明的一种具有多阶输出位准的栅极驱动电路500的另一方块图。如图5所示，该栅极驱动电路500包含多级移位寄存电路510，每一级移位寄存电路510具有相同的电路结构。
每一级移位寄存电路510包括有一第一移位单元520、一第二移位单元530、一反相单元540及一切换单元550。第一级移位寄存电路510连接至一第一栅极线GL1，第二级移位寄存电路510连接至一第二栅极线GL2，依此类推。
该第一移位单元520具有一起始输入、一第一时序输入、及一第二时序输入，分别接收一起始输入信号(SP)、一第一时序输入信号(CLKm)、及一第二时序输入信号(XCLKm)，据以产生一第一使能输出信号(NEXT1)。
该第二移位单元530其具有一起始输入、一第一时序输入、及一第二时序输入，分别接收该第一使能输出信号(NEXT1)、该第二时序输入信号(XCLKm)、及该第一时序输入信号(CLKm)，据以产生一第二使能输出信号(NEXT2)。
该反相单元540连接至该第一移位单元520，接收该第一使能输出信号(NEXT1)，据以产生一反相第一使能输出信号(XNEXT1)。
该切换单元550连接至该反相单元540及该第二移位单元530，并接收一具有二阶位准的第四时序信号(CLKp)与第五时序信号(CLKn)，依据该反相第一使能输出信号(XNEXT1)及该第二使能输出信号(NEXT2)，以自其一输出端(out1)输出合成该第四时序信号(CLKp)与该第五时序信号(CLKn)的一第六时序信号至该第一栅极线GL1，其中，该第六时序信号具有一三阶位准。其中，该第二使能输出信号(NEXT2)作为一下一级移位单元的该起始输入信号(SP)。需知悉的是，该第六时序信号具有多阶位准，并不以三阶位准为限。同样的，第四时序信号(CLKp)与第五时序信号(CLKn)可具有多阶位准，并不以二阶位准为限。
该第一移位单元520与该第二移位单元530具有相同的电路。其中，该第一移位单元520的第一时序输入连接至第一时序输入信号(CLKm)，一第二时序输入连接至一第二时序输入信号(XCLKm)。而该第二移位单元530的第一时序输入连接至第二时序输入信号(XCLKm)，第二时序输入连接至第一时序输入信号(CLKm)。依此类推。
该第一移位单元520与该第二移位单元530分别具有一第一切换器SW1、一第二切换器SW2、一第一晶体管T1、一第二晶体管T2、一第三晶体管T3、一第四晶体管T4、一非或门NOR、及一第一反相器INV1。该第一移位单元520与该第二移位单元530的电路与图3中的移位单元220相同，不再赘述。
图6为本发明切换单元550的电路图。如图6所示，该切换单元包含一第五晶体管T5、一第六晶体管T6、一第七晶体管T7、及一第八晶体管T8。该第五晶体管T5的一第一端(a)连接至该第四时序信号CLKp，其一第二端(b)连接至一输出(out1)，其一第三端(c)连接至该反相第一使能输出信号(XNEXT1)。该第六晶体管T6的一第一端(a)连接至该第五时序信号(CLKn)，其一第二端(b)连接至该第五晶体管T5的第二端(b)，其一第三端(c)连接至该第二使能输出信号(NEXT2)。该第七晶体管T7的一第一端(a)连接至该第八晶体管T8的一第二端(b)，其一第二端(b)连接至该第五晶体管T5的第二端(b)，其一第三端(c)连接该反相第一使能输出信号(XNEXT1)。该第八晶体管T8的一第一端(a)连接至一中电位(Vg0)，其一第三端(c)连接至该第二使能输出信号(NEXT2)。
图7为本发明移位寄存电路510的时序示意图，其工作原理与图4相似，不再赘述。其中，第四时序信号(CLKp)具有中电位(Vg0)及高电位(Vgh)的电压位准，而第五时序信号(CLKn)具有中电位(Vg0)及低电位(Vgl)的电压位准。于一实施例中，高电位(Vgh)可为5伏特(V)，中电位(Vg0)可为0伏特(V)，低电位(Vgl)可为-5伏特(V)。
图8为本发明的栅极驱动电路200的应用示意图。其是运用于一混合晶体管的主动矩阵有机发光二极管的驱动电路900。如图8所示，该驱动电路900包含一驱动晶体管DRV_TFT、一切换晶体管SW_TFT、一补偿晶体管Compensate_TFT、及一储存电容Cst。其中，切换晶体管SW_TFT为P型低温多晶硅Low Temperature Poly-silicon、LTPS晶体管，补偿晶体管Compensate_TFT为N型氧化铟镓锌(Indium Gallium Zinc Oxide、IGZO)晶体管。
驱动晶体管DRV_TFT的一第一端(a)连接至一高电位(Vdd)，其一第二端(b)连接至该储存电容Cst的一端、该补偿晶体管Compensate_TFT的一第二端(b)、及一有机发光二极管D1的阳极，其一第三端(c)连接至该储存电容Cst的另一端、及该切换晶体管SW_TFT的一第二端(b)。该切换晶体管SW_TFT的一第一端(a)连接至一数据线(Data)，其一第三端(c)连接至一扫描线(Scan/Scan2)，该扫描线(Scan/Scan2)连接至栅极驱动电路200的一输出信号(out1)。补偿晶体管Compensate_TFT一第三端(c)连接至扫描线Scan/Scan2，其一第一端(a)连接至一补偿信号线(compensate)。
图8下方是驱动电路900的运作示意图。如图8所示，于第一周期(TP1)时，栅极驱动电路200的输出信号(out1)输出一中电位(Vg0)，切换晶体管SW_TFT及补偿晶体管Compensate_TFT均关闭。于第二周期(TP2)时，栅极驱动电路200的一输出信号(out1)输出一低电位(Vgl)，切换晶体管SW_TFT导通、补偿晶体管Compensate_TFT关闭。数据线(Data)上的电压为一数据电压，因此数据线(Data)经由切换晶体管SW_TFT而对储存电容Cst充电。节点X电位被充至数据电压，驱动晶体管DRV_TFT导通，电流由高电位(Vdd)流经驱动晶体管DRV_TFT进入有机发光二极管D1，使有机发光二极管D1发光。
于第三周期(TP3)时，栅极驱动电路200的输出信号(out1)输出一高电位(Vgh)，切换晶体管SW_TFT关闭、补偿晶体管Compensate_TFT导通。补偿信号线compensate上的电流经由补偿晶体管Compensate_TFT而流至有机发光二极管D1，以对该有机发光二极管D1进行电流补偿。在一实施例中，其是在一面板开机时，将补偿晶体管Compensate_TFT导通，此时一外部感测装置(图未示)感测流经有机发光二极管元件D1的电流，以决定补偿电流的大小，并算出对应的电压Vgs。于第三周期(TP3)时，经由补偿信号线(compensate)及扫描线(Scan/Scan2)施加电压Vgs至补偿晶体管Compensate_TFT的第一端(a)及第三端(c)，以补偿有机发光二极管元件D1的电流。
如图8所示，补偿晶体管Compensate_TFT是一底部栅极的结构(bottom gatestructure)，切换晶体管SW_TFT是一顶部栅极的结构(top gate structure)。且补偿晶体管Compensate_TFT及切换晶体管SW_TFT共享栅极(commonly-shared gate)。如图8所示，切换晶体管SW_TFT及补偿晶体管Compensate_TFT共享栅极(GE)。因此在电路布局(layout)时，切换晶体管SW_TFT及补偿晶体管Compensate_TFT具有堆叠式结构(stack-upstructure)。
于其他实施例中，切换晶体管SW_TFT可为N型氧化铟镓锌(IGZO)晶体管，补偿晶体管Compensate_TFT可为P型低温多晶硅(LTPS)晶体管。
由上述说明可知，栅极驱动电路可提供多阶输出位准的输出电压，其中三阶输出位准的输出电压，可应用于具有CMOS元件的驱动电路。本发明的驱动电路的一实施例，包含有N型氧化铟镓锌(IGZO)晶体管及P型低温多晶硅LTPS晶体管共享栅极(commonly-sharedgate)的堆叠式结构(stack-up structure)。
上述实施例仅是为了方便说明而举例而已，本发明所主张的权利范围自应以权利要求所述为准，而非仅限于上述实施例。

Claims (10)

1.一种栅极驱动电路，其特征在于，包含：
至少一移位单元，分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号，据以产生一使能输出信号；以及
至少一切换单元，连接至该移位单元，依据该使能输出信号，以输出一第三时序信号；
其中，该使能输出信号作为一下一级移位单元的该起始输入信号。
2.根据权利要求1所述的栅极驱动电路，其中，该第一时序输入信号与该第二时序输入信号分别具有一二阶位准。
3.根据权利要求2所述的栅极驱动电路，其中，该第三时序信号具有一三阶位准。
4.根据权利要求1所述的栅极驱动电路，其中，该第三时序信号具有一多阶位准。
5.根据权利要求1所述的栅极驱动电路，其中，该至少一切换单元包含一反相器、一切换器、及一晶体管；
其中，该晶体管的一第一端连接至该切换器的输出端，其一第二端连接至一电位，其一第三端连接至该反相器的一输出端；该反相器的输入端连接至该使能输出信号及该切换器的一第一使能输入端；该切换器的一第二使能输入端连接至该反相器的输出端，其一输入端连接至该第三时序信号，据以经由该输出端输出该第三时序信号。
6.一种栅极驱动电路，其特征在于，包含：
一第一移位单元，具有一起始输入、一第一时序输入、及一第二时序输入，分别接收一起始输入信号、一第一时序输入信号、及一第二时序输入信号，据以产生一第一使能输出信号；
一第二移位单元，其具有一起始输入、一第一时序输入、及一第二时序输入，分别接收该第一使能输出信号、该第二时序输入信号、及该第一时序输入信号，据以产生一第二使能输出信号；
一反相单元，连接至该第一移位单元，接收该第一使能输出信号，据以产生一反相第一使能输出信号；以及
一切换单元，连接至该反相单元及该第二移位单元，并接收一第四时序信号与一第五时序信号，依据该反相第一使能输出信号及该第二使能输出信号，以输出一第六时序信号；
其中，该第二使能输出信号作为一下一级移位单元的该起始输入信号。
7.根据权利要求6所述的栅极驱动电路，其中，该第四时序信号与该第五时序信号分别具有一二阶位准。
8.根据权利要求7所述的栅极驱动电路，其中，该第六时序信号具有一三阶位准。
9.根据权利要求6所述的栅极驱动电路，其中，该第六时序信号具有一多阶位准。
10.根据权利要求6所述的驱动电路，其中，该切换单元包含一第五晶体管、一第六晶体管、一第七晶体管、及一第八晶体管，该第五晶体管的一第一端连接至该第四时序信号，其一第二端连接至一输出，其一第三端连接至该反相第一使能输出信号；该第六晶体管的一第一端连接至该第五时序信号，其一第二端连接至该第五晶体管的第二端，其一第三端连接至该第二使能输出信号；该第七晶体管的一第一端连接至该第八晶体管的一第二端，其一第二端连接至该第五晶体管的第二端，其一第三端连接该反相第一使能输出信号；该第八晶体管的一第一端连接至一电位，其一第三端连接至该第二使能输出信号。
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