CN104246897B - 移位寄存器和显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器和显示装置。移位寄存器(60)是多级地连接多个单位电路(61、62、…)而构成的，所述单位电路包括逻辑电路(61a、62a、…)、第1输出单元(61b、62b、…)以及第2输出单元(61c、62c、…)。第1输出单元是用于输出驱动信号的缓冲放大器，具备输出第1电压(时钟信号CLK)的第1晶体管(80)和输出比第1电压低的第2电压(基准电压VSS2)的第2晶体管(81)。第2输出单元是用于向下一级的单位电路输出信号的缓冲放大器，具备输出第3电压(时钟信号CLK)的第3晶体管(83)和输出比第3电压低的第4电压(基准电压VSS1)的第4晶体管(84)。第2电压(基准电压VSS2)设定为比第4电压(基准电压VSS1)高的电位。

Description

移位寄存器和显示装置
技术领域
本发明涉及移位寄存器和具备该移位寄存器来作为扫描线驱动电路的显示装置。
背景技术
移位寄存器作为有机电致发光(EL)显示装置等显示装置中的扫描线驱动电路来使用。在这种移位寄存器中，作为输出级，为了驱动扫描线而使用电流提供能力强的缓冲放大器，并要求抑制缓冲放大器中的贯通电流。一般来说，串联连接两个以排他(互斥)的方式成为导通状态的晶体管而构成缓冲放大器。在此，贯通电流是指在截止(非导通)状态的晶体管中流动的泄漏电流。通过抑制贯通电流，能够抑制浪费的功耗。
最近，从制造成本的观点来看，移位寄存器一般由单一类型的晶体管(例如n型晶体管)构成。在这种移位寄存器中，与由CMOS构成的情况相比，由于容易流过贯通电流，所以更强烈地要求抑制贯通电流(也即是功耗)。
作为应对这种要求的现有的移位寄存器，提出了各种技术(例如参照专利文献1)。在专利文献1中，如图13所示，在各级的单位电路中，作为输出级，设置有并联连接的两个缓冲放大器。一个缓冲放大器向对应的扫描线输出驱动信号，另一个缓冲放大器向下一级单位电路输出信号。这样，通过将单位电路中的输出级分离至两个缓冲放大器，谋求抑制由输出到负载(具有寄生电容的扫描线)的驱动信号变钝而导致的贯通电流。
在先技术文献
专利文献1：国际公开第2009/028716号公报
发明内容
发明要解决的问题
然而，在记载于专利文献1的技术中，由于贯通电流的抑制不充分，因此依然具有功耗大的问题。
因此，本发明是鉴于这种状况而做出的，其目的在于提供一种进一步减小功耗的移位寄存器和显示装置。
用于解决问题的手段
为了达成上述目的，本发明涉及的移位寄存器是多级地连接单位电路而构成的移位寄存器，所述单位电路具备第1输出单元、第2输出单元以及逻辑电路，所述第1输出单元具备用于输出驱动信号的驱动用输出端子、用于将第1电压供给至所述驱动用输出端子的第1晶体管以及用于将低于所述第1电压的第2电压供给至所述驱动用输出端子的第2晶体管，所述第2输出单元具备用于向下一级的单位电路输出信号的下一级用输出端子、用于将第3电压供给至所述下一级用输出端子的第3晶体管以及用于将低于所述第3电压的第4电压供给至所述下一级用输出端子的第4晶体管，所述逻辑电路具备第1信号生成单元和第2信号生成单元，所述第1信号生成单元根据从前一级的单位电路输入的信号来生成用于切换所述第1晶体管和所述第3晶体管的导通和非导通的第1信号，所述第2信号生成单元生成用于切换所述第2晶体管和所述第4晶体管的导通和非导通的第2信号，所述第1晶体管和所述第2晶体管的电流提供能力比所述第3晶体管和所述第4晶体管的电流提供能力强，所述第2电压设定为比所述第4电压高的固定电位。
此外，本发明也可以作为显示装置来实现，所述显示装置具备上述移位寄存器来作为扫描线驱动电路。
发明的效果
通过本发明涉及的移位寄存器和显示装置，与以往相比能减小功耗。
附图说明
图1是表示本发明实施方式中的显示装置的结构的框图。
图2是表示图1中的扫描线驱动电路与显示单元的连接关系的图。
图3是表示图2所示的扫描线驱动电路具有的移位寄存器的电路图。
图4是表示构成图3所示移位寄存器的各单位电路的第1输出单元和第2输出单元的详细结构的电路图。
图5是表示具备图4所示电路的移位寄存器的效果的曲线图。
图6是表示变形例涉及的构成各单位电路的第1输出单元和第2输出单元的详细结构的电路图。
图7是表示具备图6所示电路的移位寄存器的效果的曲线图。
图8是构成图3所示移位寄存器的各单位电路的详细的电路图。
图9是表示图8所示第1单位电路的工作的定时图。
图10是着眼于第1输出单元的第1单位电路的功能电路图。
图11是表示图10所示第1单位电路的工作的定时图。
图12是本发明涉及的显示装置的外观图。
图13是构成现有的移位寄存器的单位电路的电路图。
标号说明
10 显示装置
20 控制电路
30 显示单元
31 像素电路
32～34 开关晶体管
35 驱动晶体管
36 有机EL元件
37、82、85、96～98 电容器
40 信号线驱动电路
41 信号线
50 扫描线驱动电路
51、51a、51b、51c 扫描线
60 移位寄存器
61～63 单位电路
61a、62a、63a 逻辑电路
61b、62b、63b 第1输出单元
61c、62c、63c 第2输出单元
80 第1晶体管
81 第2晶体管
83 第3晶体管
84 第4晶体管
86 驱动用输出端子
87 下一级用输出端子
91、92、93a～93d、94a、94b、95a、95b 晶体管
93 第1信号生成单元
94 第2信号生成单元
具体实施方式
(成为本发明的基础的见解)
本发明的发明人发现了在“背景技术”这一栏中记载的专利文献1的技术会产生以下问题。
伴随着显示装置的技术进化，近年来，例如可以看到以新颖地使用了氧化物作为半导体层的晶体管来构成移位寄存器的情况，但一般来说，这种新颖的晶体管存在具有耗尽(depression)特性的倾向。在具有这种特性的晶体管中，即使输入0V来作为栅极、源极间电压，也不能完全成为截止状态，会有电流流动。另外，一般来说，在驱动缓冲放大器的情况下，构成该驱动缓冲放大器的晶体管的截止工作通过将栅极、源极间电压设定为0V来实现。因此，在专利文献1的技术中，在用这种具有耗尽特性的 晶体管来构成移位寄存器的情况下，由于不能通过将栅极、源极间电压设定为0V来实现截止状态，因此存在无法充分抑制贯通电流的问题。
另外，伴随着显示面板的大画面化，对构成缓冲放大器的晶体管要求有更强的电流提供能力而尺寸变大。因此，贯通电流也变大，对功耗的影响变大。
因此，为了解决这种问题，本发明涉及的移位寄存器是多级地连接单位电路而构成的移位寄存器，所述单位电路具备第1输出单元、第2输出单元以及逻辑电路，所述第1输出单元具备用于输出驱动信号的驱动用输出端子、用于将第1电压供给至所述驱动用输出端子的第1晶体管以及用于将低于所述第1电压的第2电压供给至所述驱动用输出端子的第2晶体管，所述第2输出单元具备用于向下一级的单位电路输出信号的下一级用输出端子、用于将第3电压供给至所述下一级用输出端子的第3晶体管以及用于将低于所述第3电压的第4电压供给至所述下一级用输出端子的第4晶体管，所述逻辑电路具备第1信号生成单元和第2信号生成单元，所述第1信号生成单元根据从前一级的单位电路输入的信号来生成用于切换所述第1晶体管和所述第3晶体管的导通和非导通的第1信号，所述第2信号生成单元生成用于切换所述第2晶体管和所述第4晶体管的导通和非导通的第2信号，所述第1晶体管和所述第2晶体管的电流提供能力比所述第3晶体管和所述第4晶体管的电流提供能力强，所述第2电压设定为比所述第4电压高的电位。
由此，驱动更大负载的第1输出单元具有比第2输出单元强的电流提供能力，并且在贯通电流容易变大的第1输出单元中，与第2输出单元相比，为了使第2晶体管截止而输入的栅极、源极间电压Vgs成为更处于反向偏压方向的电压。因此，即使是在用具有耗尽特性的n型晶体管来构成移位寄存器的情况下，也能抑制第2晶体管截止时在第2晶体管中流动的贯通电流。
在此，所述逻辑电路也可以与用于生成所述第1信号和所述第2信号的高电压源和低电压源连接，所述第4电压也可以设定为与所述低电压源 的输出电压相同的电位。
由此，在对第2晶体管输入了使第2晶体管为非导通的第2信号的情况下，第2晶体管的栅极、源极间电压Vgs成为负，能可靠地抑制贯通电流。
另外，所述第1晶体管也可以具有被输入所述第1信号的控制端子、第1输出端子以及与所述驱动用输出端子连接的第2输出端子，所述第1输出端子也可以与取得作为所述第1电压的高电平、和作为比所述第1电压低的电压的低电平的时钟信号的信号源连接，所述逻辑电路也可以至少在所述时钟信号即将从高电平变成低电平之前开始的预定期间中，将所述控制端子和所述第1信号生成单元电切断。更具体而言，也可以还具备连接在所述第1晶体管的所述控制端子与所述第2输出端子之间的电容器，在所述时钟信号成为了低电平时，所述控制端子的电位从所述第4电压变化成比所述第4电压低的电压。
由此，在从施加到第1晶体管的时钟信号即将成为低电平之前开始的预定期间中，电切断第1信号生成单元和第1晶体管的栅极。因此，在通过第1晶体管的时钟信号下降时，其电平变化经由电容器而从第1晶体管的第2输出端子传递至控制端子，第1晶体管的控制端子的电位下降。其结果，第1晶体管的栅极相对于源极成为更处于反向偏压方向的电位，也能抑制第1晶体管的贯通电流。
另外，所述低电平也可以是与所述第4电压相同的电位。
由此，在时钟信号为低电平时，由于串联连接的第1晶体管和第2晶体管的两端的电位相等，所以不流动贯通电流。
此外，本发明不仅能够作为这种移位寄存器而实现，也可以作为具备这种移位寄存器作为扫描线驱动电路的显示装置而实现。另外，这些所有的或者具体的实施方式既可以用多个电路来实现，也可以用一枚芯片的集成电路来实现。
(实施方式)
以下，参照附图来具体说明本发明的一种方式涉及的移位寄存器和显 示装置。此外，以下说明的实施方式均为示出本发明的一个具体例的实施方式。在以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等均是一个例子，并没有限定本发明的意图。在以下的实施方式的构成要素中，对于表示本发明的最上位概念的独立权利要求中没有记载的构成要素，作为构成更优选方式的任意的构成要素来加以说明。
图1是表示本发明实施方式中的显示装置10的结构的框图。
该显示装置10是显示从外部输入的图像信号的有机EL显示器，具备控制电路20、显示单元30、信号线驱动电路40以及扫描线驱动电路50。
控制电路20将从外部输入的图像信号分离成同步信号和像素信号，并将分离的同步信号和像素信号分别输出给扫描线驱动电路50和信号线驱动电路40。
显示单元30是呈二维状配置像素电路而构成的显示面板。
信号线驱动电路40经由在列方向上走线的多条信号线41，将从控制电路20输入的像素信号供给至显示单元30。
扫描线驱动电路50通过用内置的移位寄存器对从控制电路20输入的同步信号进行移位来生成扫描线用驱动信号，并经由在行方向上走线的多条扫描线51将所生成的驱动信号供给至显示单元30。
图2是表示图1中的扫描线驱动电路50与显示单元30的连接关系的图。
扫描线驱动电路50由将驱动信号输出给扫描线51(Scan信号用扫描线51a、51b、51c、…)的移位寄存器60构成。
由逻辑电路(61a、62a、63a、…)、第1输出单元(61b、62b、63b、…)以及第2输出单元(61c、62c、63c、…)构成的多个单位电路(第1单位电路61、第2单位电路62、第3单位电路63、…)以多级(串联)的方式连接而构成移位寄存器60。
在构成移位寄存器60的单位电路的每一个中，第1输出单元(61b等)和第2输出单元(61c等)均将从逻辑电路(61a等)输出的两个控制信号 作为输入而输出驱动信号。第1输出单元(61b等)是用于输出驱动信号的缓冲放大器，所述驱动信号用于驱动扫描线51(51a～51c)，另一方面，第2输出单元(61c等)是用于向下一级的单位电路输出信号(移出信号)的缓冲放大器。
如图2所示，构成显示单元30的每个像素电路31具备开关晶体管32、驱动晶体管35、有机EL元件36以及电容器37。开关晶体管32根据从扫描线51a输入的Scan信号，控制是否使经由信号线41输入的像素信号(Data)保持在电容器37中。驱动晶体管35使与保持在电容器37中的电压对应的电流流过有机EL元件36。
图3是表示图2所示的扫描线驱动电路50所具有的移位寄存器60的电路图。在此，只示出了构成移位寄存器60的多级单位电路中的、最初三个单位电路(第1单位电路61、第2单位电路62、第1单位电路63)。
第1单位电路61具备逻辑电路61a、第1输出单元61b以及第2输出单元61c。第2单位电路62具备逻辑电路62a、第1输出单元62b以及第2输出单元62c。第3单位电路63具备逻辑电路63a、第1输出单元63b以及第2输出单元63c。此外，各单位电路具有相同的电路结构和连接关系。因此，以下对一个单位电路(第1单位电路61)进行说明。
逻辑电路61a与高电压源的电源电压VDD1、低电压源的基准电压VSS1以及时钟信号xCLK的信号源连接，根据输入到输入端子IN的输入信号(表示一个水平同步期间或者多个水平期间的脉冲信号，或者在第2级以后的单位电路中是从前一级的单位电路输出的信号)，从两个输出端子Q和xQ，向并联连接的第1输出单元61b和第2输出单元61c输出控制信号(第1信号和第2信号)。
第1输出单元61b是与第1电压(在这里为时钟信号CLK)和第2电压(在这里为基准电压VSS2)连接，并根据来自逻辑电路61a的控制信号(第1信号和第2信号)而输出驱动扫描线51的驱动信号的缓冲放大器。从该第1输出单元61b输出的驱动信号的高电平是由时钟信号CLK确定的电位，另一方面，其低电平是基准电压VSS2。此外，基准电压VSS2 设定为比基准电压VSS1高的电位。另外，第1输出单元61b的电流提供能力比第2输出单元61c的电流提供能力强。
第2输出单元61c是与第3电压(在这里为时钟信号CLK)和第4电压(在这里为基准电压VSS1)连接，并根据来自逻辑电路61a的控制信号(第1信号和第2信号)而向下一级的单位电路输出信号(移出信号)的缓冲放大器。从该第2输出单元61c输出的驱动信号的高电平是由时钟信号CLK确定的电位，另一方面，其低电平是基准电压VSS1。
这样，在该移位寄存器60的各单位电路中，输出级由电流提供能力不同的两个并联连接的缓冲放大器(第1输出单元、第2输出单元)构成。由此，输出需要大电流的驱动信号的第1输出单元、无需大电流但需要不变钝的波形的第2输出单元由根据输出信号的要求的电路构成。因此，利用这样的移位寄存器60，与从共同的输出单元输出驱动信号和向下一级的信号的结构相比，能够得到上升和下降快的驱动信号，并能够实现由高密度像素构成的显示单元30的高速驱动，并且，能抑制由驱动信号变钝而导致的贯通电流(电力消耗)。
另外，与电流驱动能力强的第1输出单元61b连接的基准电压VSS2设定为比与电流驱动能力弱的第2输出单元61c连接的基准电压VSS1高的电位。由此，如后所述，构成第1输出单元61b的晶体管中的与基准电压VSS2连接的晶体管在截止工作时，由于栅极、源极间电压为反向偏压(Vgs<0)，所以成为完全的截止状态，在该晶体管中流动的贯通电流得到抑制。
图4是表示构成图3所示移位寄存器60的各单位电路61～63的第1输出单元和第2输出单元的详细结构的电路图。在此，示出了第1单位电路61的电路。
第1输出单元61b具备用于输出驱动信号的驱动用输出端子86、用于将第1电压(在这里为时钟信号CLK)供给至驱动用输出端子86的n型第1晶体管80、用于将低于该第1电压的第2电压(在这里为基准电压VSS2)供给至驱动用输出端子86的n型第2晶体管81以及连接第1晶体 管80的栅极和源极的第1电容器82。也就是说，第1晶体管80的漏极与第1电压(在这里为时钟信号CLK)连接，第1晶体管80的源极与驱动用输出端子86和第2晶体管81的漏极连接。第2晶体管81的源极与第2电压(在这里为基准电压VSS2)连接。此外，栅极、源极以及漏极分别与晶体管的控制端子、第1输出端子以及第2输出端子(或者是控制端子、第2输出端子以及第1输出端子)对应。
第2输出单元61c具备用于向下一级的单位电路62输出信号的下一级用输出端子87、用于将第3电压(在这里为时钟信号CLK)供给至下一级用输出端子87的n型第3晶体管83、用于将低于该第3电压的第4电压(在这里为基准电压VSS1)供给至下一级用输出端子87的n型第4晶体管84以及连接第3晶体管83的栅极和源极的第2电容器85。也就是说，第3晶体管83的漏极与第3电压(在这里为时钟信号CLK)连接，第3晶体管83的源极与下一级用输出端子87和第4晶体管84的漏极连接。第4晶体管84的源极与第4电压(在这里为基准电压VSS1)连接。
此外，第1晶体管80和第2晶体管81与第3晶体管83和第4晶体管84相比，以大的尺寸(也就是说，在沟道长度相同的情况下，设定大的沟道宽度)形成，具有更强的电流提供能力。
在这里，向第1晶体管80和第3晶体管83的栅极输入从逻辑电路61a输出的第1信号。第1信号是在逻辑电路61a具有的第1信号生成单元生成的信号(高电平为电源电压VDD1，低电平为基准电压VSS1)，是用于切换第1晶体管80和第3晶体管83的导通(ON)和非导通(OFF)的控制信号。
另外，向第2晶体管81和第4晶体管84的栅极输入从逻辑电路61a输出的第2信号。第2信号是在逻辑电路61a具有的第2信号生成单元生成的信号(高电平为电源电压VDD1，低电平为基准电压VSS1)，是用于切换第2晶体管81和第4晶体管84的导通(ON)和非导通(OFF)的控制信号。
此外，时钟信号CLK是从时钟信号源(未图示)供给的信号，是高 电平为电源电压VDD1、低电平为基准电压VSS1的信号。
另外，第1电容器82和第2电容器85分别构成向第1晶体管80和第3晶体管83进行正反馈的自举(bootstrap)电路。也就是说，第1晶体管80(第3晶体管83)成为导通状态时，时钟信号CLK通过第1晶体管80(第3晶体管83)而输出至驱动用输出端子86(下一级用输出端子87)，但时钟信号CLK的上升时的电平变化(交流成分)经由第1电容器82(第3晶体管83)而从第1晶体管80(第3晶体管83)的源极正反馈至栅极。结果，第1晶体管80(第3晶体管83)的栅极的电位上升，第1晶体管80(第3晶体管83)通过在时钟信号CLK的上升工作中也保持栅极、源极间电压，从而能够维持强的导通状态，从第1晶体管80(第3晶体管83)的源极输出的信号成为具有陡峭的上升的信号。
在此，对基准电压VSS2被设定为比基准电压VSS1高的电位的意义进行说明。
在本实施方式中，构成各单位电路的输出级的4个晶体管(第1晶体管80、第2晶体管81、第3晶体管83、第4晶体管84)例如是具有耗尽特性的n型晶体管。在该情况下，即使栅极、源极间电压为0V，这些晶体管也不会完全成为截止状态而会流动电流。因此，特别是在电流提供能力强的第1输出单元61b中，需要抑制在第1晶体管80和第2晶体管81中流动的贯通电流。
在本实施方式中，由于第2晶体管81的源极与比基准电压VSS1高的基准电压VSS2连接，且输入到第2晶体管81的栅极的第2信号的低电平(使第2晶体管81为非导通的电平)为基准电压VSS1，所以在第2信号为低电平时，第2晶体管81的栅极相对于源极被反向偏压(Vgs<0)。因此，第2晶体管81成为更完全的截止状态，能抑制在第2晶体管81中流动的贯通电流。
此外，对于第4晶体管84，在输入到栅极的第2信号成为低电平时，其栅极、源极间电压成为零(Vgs＝0)，不被反向偏压，但由于第4晶体管84的电流提供能力弱(也就是说尺寸小)，所以第4晶体管84中的贯通电 流小(能够忽视)。
图5是表示具备图4所示电路的移位寄存器的效果的曲线图。横轴表示构成移位寄存器的晶体管的阈值电压Vth(V)，纵轴表示移位寄存器的功耗。在本曲线图中，“现有结构”的曲线表示将基准电压VSS2与基准电压VSS1设定为相同电位(VSS2-VSS1＝0V)的现有移位寄存器的数据，“新颖结构(1)”的曲线表示将基准电压VSS2设定为比基准电压VSS1高的电位(在此为VSS2-VSS1＝2.5V)的本实施方式中的移位寄存器的数据。
从图5所示的两个曲线可知，根据本实施方式中的移位寄存器，由于基准电压VSS2被设定为比基准电压VSS1高的电位，所以与现有的移位寄存器相比，功耗得到抑制。特别是晶体管的阈值电压越成为负值(也就是说耗尽特性越强)，功耗的削减效果越大。
此外，在图4所示的电路例中，向第1晶体管80和第3晶体管83的漏极供给了共用的时钟信号CLK，但也可以供给不同的时钟信号。
图6是向第1晶体管80和第3晶体管83的漏极供给不同的时钟信号(CLK1a，CLK1b)的变形例涉及的单位电路61’的输出级的电路图。在这里，向第3晶体管83的漏极供给作为第3电压的一例的时钟信号CLK1a，并向第1晶体管80的漏极供给作为第1电压的一例的时钟信号CLK1b。
时钟信号CLK1a与图4中的时钟信号CLK相同，是高电平为电源电压VDD1、低电平为基准电压VSS1的信号。另一方面，时钟信号CLK1b是高电平为电源电压VDD1、而低电平为基准电压VSS2也即是与第2晶体管81的源极相同电位的信号。
图7是表示具备图6所示的电路的移位寄存器的效果的曲线图。横轴和纵轴与图5相同。在本曲线图中，“现有结构”的曲线与图5中的“现有结构”的曲线相同，“新颖结构(2)”的曲线表示将基准电压VSS2设定为比基准电压VSS1高的电位(在此为VSS2-VSS1＝1.5V)的本实施方式中的移位寄存器的数据，“新颖结构(3)”的曲线表示设定为基准电压VSS2与基准电压VSS1之差进一步加大的电位(在这里，VSS2-VSS1＝2.5V)的 本实施方式中的移位寄存器的数据。
从图7所示的三个曲线可知，越将基准电压VSS2设定为比基准电压VSS1高的电位，功耗的削减效果越大。另外，比较关于基准电压VSS1和基准电压VSS2的条件相同(VSS2-VSS1＝2.5V)的图5中的“新颖结构(1)”的曲线和图7的“新颖结构(3)”的曲线可知，通过将供给至第1晶体管80的时钟信号的低电平从基准电压VSS1变更成基准电压VSS2，进一步抑制了功耗。这是由于：在供给至第1晶体管80的漏极的时钟信号的低电平为与第2晶体管81的源极的电位(基准电压VSS2)相同的电位的情况下，由于在该时钟信号成为低电平时，串联连接的第1晶体管80和第2晶体管81的两端的电位相等，所以这两端的电位差成为零，在第1晶体管80和第2晶体管81中不流动电流(贯通电流)。
图8是构成图3所示移位寄存器60的各单位电路(在这里为图6所示的第1单位电路61’)的详细电路图。
逻辑电路61a由晶体管91、92、93a～93d、94a、94b、95a以及95b这10个晶体管、以及电容器96～98这3个电容器构成。此外，输入到逻辑电路61a的两个时钟信号xCLK1和xCLK2是构成上述的时钟信号xCLK的两相时钟信号。
晶体管91、92以及93a～93d构成向控制线Qnode输出第1信号的第1信号生成单元93，所述第1信号用于控制构成第1输出单元61b的第1晶体管80和构成第2输出单元61c的第3晶体管83的导通和非导通。
另外，晶体管94a、94b、95a以及95b构成向控制线Hnode输出第2信号的第2信号生成单元94，所述第2信号用于控制构成第1输出单元61b的第2晶体管81和构成第2输出单元61c的第4晶体管84的导通和非导通。
图9是表示图8所示的第1单位电路61’的工作的定时图。在这里，示出了时钟信号CLK1b、控制线Qnode的电压波形(第1信号)、控制线Hnode的电压波形(第2信号)以及驱动用输出端子86的电压波形。
在图9中，在期间(A)中，通过第1信号生成单元93，控制线Qnode 成为低电平(基准电压VSS1)，且通过第2信号生成单元94，控制线Hnode成为高电平(电源电压VDD1)。因此，在第1输出单元61b中，由于第1晶体管80截止且第2晶体管81导通，所以向驱动用输出端子86输出基准电压VSS2。
在期间(B)中，通过第1信号生成单元93，控制线Qnode成为高电平(电源电压VDD1)，且通过第2信号生成单元94，控制线Hnode成为低电平(基准电压VSS1)。因此，在第1输出单元61b中，由于第1晶体管80导通且第2晶体管81截止，所以向驱动用输出端子86输出时钟信号CLK1b的电位(基准电压VSS2)，并维持基准电压VSS2不变。
在期间(C)中，第1信号生成单元93成为高阻抗输出(晶体管93a和93b截止)，第1信号生成单元93与第1晶体管80及第3晶体管83的栅极(控制端子)电切断。另一方面，通过第2信号生成单元94，控制线Hnode维持在低电平(基准电压VSS1)。而且，由于通过第1晶体管80的时钟信号CLK1b上升，其电平变化经由第1电容器82从第1晶体管80的源极正反馈至栅极而发生自举，所以第1晶体管80的栅极(控制端子、控制线Qnode)的电位上升，第1晶体管80能够维持强导通状态。结果，向驱动用输出端子86输出时钟信号CLK1b的高电平(电源电压VDD1)，且输出具有陡峭的上升的信号。
在期间(D)中，由于维持第1信号生成单元93的高阻抗输出，且通过第1晶体管80的时钟信号CLK1b下降，所以其电平变化经由第1电容器82从第1晶体管80的源极传递给栅极。其结果，虽然第1晶体管80的栅极(控制端子、控制线Qnode)的电位下降，但维持了高电平(大约为电源电压VDD1)，第1晶体管80维持导通状态。另一方面，控制线Hnode通过第2信号生成单元94而成为高电平(电源电压VDD1)。以上的结果是，第1晶体管80和第2晶体管81均成为导通状态，存储于驱动用输出端子86的电荷经由第1晶体管80和第2晶体管81而被引入到基准电压VSS2。因此，驱动用输出端子86的电压从电源电压VDD1向基准电压VSS2陡峭地下降。
在期间(E)中，成为与期间(A)相同的工作。也就是说，第1信号生成单元93的高阻抗状态被解除，通过第1信号生成单元93，控制线Qnode成为低电平(基准电压VSS1)，且通过第2信号生成单元94，控制线Hnode成为高电平(电源电压VDD1)。因此，在第1输出单元61b中，由于第1晶体管80截止且第2晶体管81导通，所以向驱动用输出端子86输出基准电压VSS2。
这样，在本实施方式的移位寄存器中，通过利用第1信号生成单元93的高阻抗输出和第1输出单元61b中的自举功能，能够向驱动用输出端子86输出陡峭的脉冲波形。
此外，虽然图9示出了图6所示的第1单位电路61’的工作，但图4所示的第1单位电路61的工作也与图9所示的定时图大致相同。也就是说，图4所示的第1单位电路61也进行高阻抗的控制和由电容器实现的自举，从驱动用输出端子86输出具有陡峭的脉冲波形的信号。
图10和图11是用于说明利用了第1信号生成单元93的高阻抗输出的其他优点的图，分别是着眼于第1输出单元61b的第1单位电路61’的功能性电路图和表示其工作的定时图。
在这里，开关SW是表示第1信号生成单元93的输出状态(输出/高阻抗状态)的示意性电路元件。在图11的“SW”中，高电平与开关SW闭合的状态、也即是第1信号生成单元93处于“输出”状态对应，另一方面，低电平与开关SW断开的状态、也即是第1信号生成单元93的输出处于“高阻抗”状态对应。
图11所示的期间(F)是时钟信号CLK1b为低电平的期间。从即将该期间之前开始的预定期间(在这里是与时钟信号CLK1b为低电平的期间相等的期间)中，开关SW为低电平(也就是说第1信号生成单元93的输出处于“高阻抗”状态)。由此，在通过与第1信号生成单元93断开的第1晶体管80的时钟信号CLK1b下降时，其电平变化(ΔV)经由第1电容器82传递给第1晶体管80的栅极，如图11所示，第1晶体管80的栅极的电位(也就是图11中的控制线Qnode的电位)从VSS1下降至 (VSS1-ΔV)。因此，第1晶体管80的栅极相对于源极成为反向偏压(Vgs<0)，能抑制第1晶体管80的贯通电流。
这样，在从时钟信号CLK1b即将成为低电平之前开始的预定期间中，由于第1信号生成单元93与第1晶体管80的栅极电切断，所以能抑制第1晶体管80中的贯通电流。因此，通过具有这种功能移位寄存器，在抑制上述的第2晶体管81中的贯通电流的基础之上，还能抑制第1晶体管80中的贯通电流，功耗得以大幅度减小。
此外，虽然图11示出了图6所示的第1单位电路61’的工作，但图4所示的第1单位电路61的工作也与图11所示的定时图大致相同。也就是说，在图4所示的第1单位电路61中，控制线Qnode的电位也为图11所示的波形，能抑制第1晶体管80中的贯通电流。
如以上所述，根据本实施方式中的移位寄存器，单位电路的输出级由输出驱动信号的第1输出单元和向下一级输出信号的第2输出单元构成。而且，构成第1输出单元的第1晶体管80和第2晶体管81的电流提供能力比构成第2输出单元的第3晶体管83和第4晶体管84的电流提供能力强，且第1输出单元的基准电压VSS2设定为比第2输出单元的基准电压VSS1高的电位。
由此，驱动更大负载的第1输出单元具有比第2输出单元强的电流提供能力，并且在贯通电流容易变大的第1输出单元中，与第2输出单元相比，为了使第2晶体管81截止而输入的栅极、源极间电压Vgs成为更加处于反向偏压方向的电压。因此，能抑制第2晶体管81截止时在第2晶体管81中流动的贯通电流。
另外，在从时钟信号CLK1b即将成为低电平之前开始的预定期间中，由于第1信号生成单元93与第1晶体管80的栅极电切断，所以也能抑制第1晶体管80中的贯通电流。因此，在抑制第2晶体管81中的贯通电流的基础之上，也能抑制第1晶体管80中的贯通电流，移位寄存器中的功耗得以大幅度减小。
另外，本实施方式中的显示装置具备：(1)扫描线驱动电路50，其包 括具有上述特征的低功耗移位寄存器；(2)多条扫描线51，其用于传送从扫描线驱动电路50输出的多个驱动信号；(3)多条信号线41，其配置成与多条扫描线51交叉，且用于传送图像信号；以及(4)显示单元30，其包括多个像素电路31，所述像素电路31配置在多条扫描线51与多条信号线41的每一个交叉处，在驱动信号的控制下进行与图像信号对应的发光。因此，也能大幅地抑制本实施方式中的显示装置的功耗。这种低功耗的显示装置作为用于图12所示的电视(电视接收机)等的显示器等是有用的。
以上，基于实施方式说明了本发明涉及的移位寄存器和显示装置，但本发明不限定于这样的实施方式。本领域技术人员在不脱离本发明的宗旨的范围内对各实施方式实施能够想到的各种变形而得到的方式、任意地组合各实施方式的构成要素而得到的方式也包含于本发明中。
例如，在本实施方式中，显示装置10具备的扫描线驱动电路50具有一种移位寄存器60，但本发明涉及的显示装置不限定于这种扫描线驱动电路。在显示单元30包括需要多种控制信号的像素电路31的情况下，扫描线驱动电路也包括多种移位寄存器。
另外，在本实施方式中，构成移位寄存器的晶体管为n型晶体管，但本发明涉及的移位寄存器并不限定于此，既可以用p型晶体管构成，也可以混合使用n型晶体管和p型晶体管。只要设计以使得在使构成第1输出单元的晶体管截止时，栅极、源极间电压Vgs成为反向偏压即可。另外，作为n型晶体管，可以是将硅作为半导体层来使用的晶体管、将氧化物作为半导体层来使用的晶体管，晶体管的结构并不特别限定。
同样地，本发明涉及的移位寄存器不一定非用具有耗尽特性的晶体管来构成不可。本发明在用具有耗尽特性的晶体管构成移位寄存器的情况下特别有用，如图5和图7所示，即使是在用没有这种特性的晶体管来构成移位寄存器的情况下，也能够实现与现有技术相比抑制功耗的效果。
产业上的可利用性
本发明能够作为移位寄存器、具有该移位寄存器的扫描线驱动电路以及具备这种扫描线驱动电路的显示装置、特别是作为低功耗的移位寄存器、 扫描线驱动电路以及显示装置来加以利用，例如能够作为电视、计算机、照明装置等中使用的有机EL显示装置等来加以利用。

Claims (5)

1.一种移位寄存器，通过多级地连接单位电路而构成，所述单位电路具备第1输出单元、第2输出单元以及逻辑电路，
所述第1输出单元具备用于输出驱动信号的驱动用输出端子、用于将第1电压供给至所述驱动用输出端子的第1晶体管以及用于将低于所述第1电压的第2电压供给至所述驱动用输出端子的第2晶体管，
所述第2输出单元具备用于向下一级的单位电路输出信号的下一级用输出端子、用于将第3电压供给至所述下一级用输出端子的第3晶体管以及用于将低于所述第3电压的第4电压供给至所述下一级用输出端子的第4晶体管，
所述逻辑电路具备第1信号生成单元和第2信号生成单元，所述第1信号生成单元根据从前一级的单位电路输入的信号来生成用于切换所述第1晶体管和所述第3晶体管的导通和非导通的第1信号，所述第2信号生成单元生成用于切换所述第2晶体管和所述第4晶体管的导通和非导通的第2信号，
所述第1晶体管和所述第2晶体管的电流提供能力比所述第3晶体管和所述第4晶体管的电流提供能力强，
所述第2电压设定为比所述第4电压高的固定电位，
所述第1晶体管具有被输入所述第1信号的控制端子、第1输出端子以及与所述驱动用输出端子连接的第2输出端子，
所述第1输出端子与取得作为所述第1电压的高电平、和作为比所述第1电压低的电压的低电平的时钟信号的信号源连接，
所述逻辑电路至少在所述时钟信号即将从高电平变成低电平之前开始的预定期间中，将所述控制端子和所述第1信号生成单元电切断，
所述预定期间包含所述时钟信号从高电平变为低电平之后的持续为低电平的低电平期间，
在所述低电平期间，所述第1晶体管维持导通状态，并通过所述第2信号生成单元使所述第2晶体管为导通状态。
2.根据权利要求1所述的移位寄存器，
所述逻辑电路与用于生成所述第1信号和所述第2信号的高电压源和低电压源连接，
所述第4电压设定为与所述低电压源的输出电压相同的电位。
3.根据权利要求1所述的移位寄存器，
还具备连接在所述第1晶体管的所述控制端子与所述第2输出端子之间的电容器，
在所述时钟信号成为了低电平时，所述控制端子的电位从所述第4电压变化成比所述第4电压低的电压。
4.根据权利要求1所述的移位寄存器，
所述低电平是与所述第4电压相同的电位。
5.一种显示装置，具备：
权利要求1或2所述的移位寄存器；
多条扫描线，其用于传送从所述移位寄存器输出的多个驱动信号；
多条信号线，其配置成与所述多条扫描线交叉，用于传送图像信号；以及
包括多个像素电路的显示单元，其配置在所述多条扫描线与所述多条信号线的每个交叉处，在所述驱动信号的控制下进行与所述图像信号对应的发光。
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