WO2014061235A1 - Ｅｌ表示装置 - Google Patents

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WO2014061235A1
WO2014061235A1 PCT/JP2013/006030 JP2013006030W WO2014061235A1 WO 2014061235 A1 WO2014061235 A1 WO 2014061235A1 JP 2013006030 W JP2013006030 W JP 2013006030W WO 2014061235 A1 WO2014061235 A1 WO 2014061235A1
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gate
voltage
signal line
gate signal
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高原　博司
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パナソニック株式会社
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    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Definitions

  • the present disclosure relates to a pixel configuration having an organic electroluminescence (Organic Electro-Luminescence; hereinafter referred to as EL or OLED) element, an EL display device (EL display panel) in which EL elements are arranged in a matrix
  • EL or OLED Organic Electro-Luminescence
  • the present invention relates to a driving method of an EL display device, a driver IC substrate, a flexible substrate, and the like used for the EL display device.
  • An active matrix (Active-Matrix, hereinafter sometimes abbreviated as AM) type organic EL display device having organic EL elements in a matrix is adopted for a display panel such as a smartphone and commercialized.
  • an EL layer is formed between the anode electrode and the cathode electrode.
  • the EL element emits light by current or voltage supplied to the anode and the cathode electrode (terminal) (see, for example, Patent Document 1).
  • a liquid crystal display panel has one gate signal line formed or arranged for one pixel.
  • an EL display device at least two or more gate signal lines are formed or arranged in each pixel, and in many EL display devices, three or four gate signal lines are formed or arranged in each pixel (for example, , See Patent Document 2).
  • Patent Document 1 a flexible substrate (COF (Chip On) with an active matrix (Active-Matrix, hereinafter sometimes abbreviated as AM) type organic EL display device provided with organic EL elements in a matrix is mounted. Film) discloses a configuration in which a connection transmission line for electrically connecting an input transmission line and an output transmission line is formed.
  • COF Chip On
  • AM active matrix
  • Film discloses a configuration in which a connection transmission line for electrically connecting an input transmission line and an output transmission line is formed.
  • Patent Document 2 discloses a configuration in which input signal lines and the like are formed by continuous connection on a flexible board on which a driver IC is mounted.
  • the thickness of the panel module can be reduced.
  • the gate driver IC side adopts a configuration not using a printed circuit board (PCB) (PCB-less configuration).
  • the EL display device (EL display panel) has a large number of control signal lines, the wiring formed in the COF becomes dense, and short-circuit defects are likely to occur.
  • the present disclosure has been made in view of these problems, and an object of the present disclosure is to provide an EL display device that is low-cost and has a high yield by reducing the number of control wirings that are continuously connected on a COF. .
  • the EL display device relates to an EL display device including a panel substrate on which a plurality of light emitting elements are arranged, and a flexible substrate on which a gate driver IC that drives the panel substrate is mounted.
  • the present disclosure relates to a panel substrate having a display screen in which pixels having light emitting elements are arranged in a matrix, gate signal lines arranged for each row of the pixels, and source signal lines arranged for each column of the pixels.
  • a gate driver circuit mounted on a flexible substrate, and a source driver circuit for outputting a video signal to the source signal line.
  • the gate driver circuit includes a gate signal output terminal, a driver terminal, and a control terminal.
  • the flexible substrate includes a first connection portion, a gate signal connection portion, a second connection portion, and a second connection portion. 3 connection parts are arranged on one side, and the flexible substrate has a terminal connection line that connects the terminal and the connection part, and a continuous connection line that connects the two or more connection parts.
  • the control terminal is disposed between the gate signal output terminal and the driver terminal, the gate signal connection portion and the gate signal output terminal are wired by a terminal connection line, the first connection portion, the driver terminal, and the
  • the third connection portion is wired by a continuous connection line, the panel wiring formed on the panel substrate is connected to the second connection portion, and the second connection portion and the control terminal are terminal connection lines. It is characterized by wiring. With this configuration, the number of control wirings formed in a continuous connection on the COF can be reduced, and an EL display device with high yield can be provided at low cost.
  • the driver terminal of the EL display device of the present disclosure may be a driver terminal that applies a voltage to the gate driver IC.
  • an EL display device that is low in cost and good in yield by reducing the number of control wirings formed in a continuous connection on the COF.
  • FIG. 1 is a cross-sectional view showing a configuration of an EL display device according to the present embodiment.
  • FIG. 2 is a cross-sectional view showing the configuration of the EL display device according to this embodiment.
  • FIG. 3 is an explanatory diagram of the EL display device of this embodiment.
  • FIG. 4 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 5 is an explanatory diagram of the EL display device of this embodiment.
  • FIG. 6 is an explanatory diagram of a COF used in the EL display device of this embodiment.
  • FIG. 7 is an explanatory diagram of a COF used in the EL display device of this embodiment.
  • FIG. 8A is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 8B is an explanatory diagram of the gate driver IC of the EL display device according to this embodiment.
  • FIG. 9 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 10 is an explanatory diagram of a gate driver IC used in the EL display device of this embodiment.
  • FIG. 11 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 12 is an explanatory diagram of the COF unit of the EL display device of this embodiment.
  • FIG. 13 is an explanatory diagram of a source driver IC used in the EL display device of this embodiment.
  • FIG. 14 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 15 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 16 is an explanatory diagram of the gate driver IC of the EL display device according to the present embodiment.
  • FIG. 17 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 18 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 19 is an explanatory diagram of the gate driver IC of the EL display device of this embodiment.
  • FIG. 20A is an explanatory diagram of a driving method of the EL labeling device according to the present embodiment.
  • FIG. 20B is an explanatory diagram of a driving method of the EL labeling device according to the present embodiment.
  • FIG. 20A is an explanatory diagram of a driving method of the EL labeling device according to the present embodiment.
  • FIG. 20B is an explanatory diagram of a driving method of the EL labeling device according to the present embodiment
  • FIG. 21 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 22A is an explanatory diagram of a gate driver IC used in the EL display device of this embodiment.
  • FIG. 22B is an explanatory diagram of a gate driver IC used for the EL display device of this embodiment.
  • FIG. 23 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 24 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 25 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 26 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 27 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 22A is an explanatory diagram of a gate driver IC used in the EL display device of this embodiment.
  • FIG. 22B is an explanatory diagram of a gate driver IC used for the EL display device of this embodiment.
  • FIG. 28 is an explanatory diagram of an EL display device according to this embodiment.
  • FIG. 29 is an explanatory diagram of a driver IC of the EL display device according to this embodiment.
  • FIG. 30A is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 30B is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 31A is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 31B is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 32A is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 32B is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 33A is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 33B is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 34A is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 34B is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 35 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 36 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 37 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 38 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 39 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 40 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 41 is an explanatory diagram of the driver IC of the EL display device according to this embodiment.
  • FIG. 42 is an explanatory diagram of a source driver IC used in the EL display device of this embodiment.
  • FIG. 43 is an explanatory diagram of a source driver IC used in the EL display device of this embodiment.
  • FIG. 44 is an explanatory diagram of a driving method of the EL display device of this embodiment.
  • FIG. 45 is an explanatory diagram of a display device using the EL display device of this embodiment.
  • FIG. 46 is an explanatory diagram of a display device using the EL display device of this embodiment.
  • FIG. 47 is an explanatory diagram of a display device using the EL display device of this embodiment.
  • FIG. 48 is an explanatory diagram of an EL display device.
  • FIG. 49 is an explanatory diagram of an EL display device.
  • FIG. 50 is an explanatory diagram of a COF portion of a conventional EL display device.
  • one gate signal line is formed or arranged in one pixel.
  • an EL display device also referred to as an “EL display panel” in the following embodiments
  • at least two or more gate signal lines are formed or arranged in each pixel.
  • three or four gate signal lines are formed or arranged in each pixel.
  • the EL display device has a configuration in which the number of gate signal lines is very large as compared with the LCD.
  • the voltages required for the LCD are an on voltage (Von), an off voltage (Voff), a logic voltage (Vcc), and a video signal voltage (AVdd).
  • the EL display device requires a plurality of types of on-voltage (Von) and also requires a plurality of voltages as the off-voltage (Voff).
  • a video signal voltage (AVdd) and a logic voltage (Vcc) are also required.
  • an initial voltage (Vini), a reset voltage (Vrst), or the like may be required.
  • An anode voltage (Vdd) and a cathode voltage (Vss) are also required.
  • the number of control signal lines is also large. Therefore, the number of control signal lines and the number of power supply lines of the EL display device is 4 to 5 times that of the LCD.
  • the gate driver IC 12 (12a, 12b) and the source driver IC (source driver circuit) 14 are mounted on the COF. As shown in FIG. 48, gate driver ICs 12 (12a, 12b) are connected to both ends of the gate signal lines 17a, 17b. The gate driver IC 12 (12a, 12b) is mounted on the COF 22g.
  • a source signal line 18 is connected to each pixel 16.
  • a source driver IC 14 is connected to one end of the source signal line 18.
  • the source driver IC 14 is mounted on the COF 22s.
  • the COF 22s is connected to a printed circuit board (PCB), and a video signal and a control signal are applied from the printed circuit board (PCB) to the COF 22s.
  • PCB printed circuit board
  • the COF 22s on which the source driver IC 14 is mounted is mounted on the panel.
  • a printed circuit board (PCB) 23s is attached to the COF 22s.
  • the circuit for driving the gate signal line is described as the gate driver IC 12, but the present disclosure is not limited to this.
  • the gate driver IC 12 may be formed directly on the display panel substrate simultaneously with the process of forming the pixel circuit or the like using TAOS, low-temperature polysilicon, or high-temperature polysilicon technology. That is, the gate driver IC is not limited to a semiconductor chip, but means a gate driver circuit. The same applies to the source driver IC 14.
  • the source driver IC is not limited to a semiconductor chip, but means a source driver circuit.
  • the driver IC is formed directly on the display panel substrate simultaneously with the process of forming the pixel circuit or the like using TAOS, low-temperature polysilicon, or high-temperature polysilicon technology, it goes without saying that the COF is also unnecessary.
  • the COF 22g on which the gate driver IC 12 is mounted is also mounted on the panel.
  • a printed circuit board (PCB) is not attached to the COF 22g. That is, it is a printed circuit board-less (PCB-less) configuration.
  • a thin panel module can be configured by using no printed circuit board (PCB-less).
  • FIG. 49 is an explanatory diagram of a pixel and a driver IC of the EL display device.
  • the source terminal of the switching transistor 11d is connected to the drain terminal of the P-channel driving transistor 11a, and the anode terminal of the EL element 15 is connected to the drain terminal of the switching transistor 11d.
  • the cathode voltage Vss is applied to the cathode terminal of the EL element 15.
  • An anode voltage Vdd is applied to the source terminal of the driving transistor 11a.
  • the switching transistor 11d When an on-voltage is applied to the gate signal line 17b (Gd), the switching transistor 11d is turned on, and the light emission current from the driving transistor 11a is supplied to the EL element 15.
  • the EL element 15 emits light based on the magnitude of the light emission current.
  • the magnitude of the light emission current is determined by applying the video signal applied to the source signal line 18 to the pixel 16 by the switching transistor 11b.
  • the gate terminal of the driving transistor 11a is connected to one terminal of a capacitor 19b, and the other terminal of the capacitor is connected to an electrode or 7 wiring to which an anode voltage (Vdd) is applied.
  • the source terminal of the switching transistor 11b is connected to the source signal line 18, and the drain terminal of the switching transistor 11b is connected to the gate terminal of the driving transistor 11a.
  • the source driver IC 14 applies a video signal to the source signal line 18.
  • the gate signal lines 17 (17a, 17b) are connected to gate driver ICs 12 (12a, 12b) arranged on the left and right of the display screen 25.
  • the gate driver IC 12 (12a, 12b) applies a pixel selection voltage (ON voltage Von) to the gate signal line 17.
  • a pixel selection voltage ON voltage Von
  • the EL display panel 49 has a display screen 25 in which pixels 16 having EL elements 15 are formed in a matrix.
  • the driver terminal of the EL display device of the present disclosure may be a driver terminal that applies a voltage to the gate driver IC.
  • the thickness of the panel module can be reduced.
  • the gate driver IC 12 (12a, 12b) side adopts a PCB-less configuration.
  • the power supply wiring and control signal line used in the gate driver IC 12 (12a, 12b) may be supplied from the PCB.
  • the panel wiring 91a formed on the panel substrate 31 and the COF wiring 74a of the COF 22g are connected by an ACF resin at the connection terminal 75a portion.
  • the COF wiring 74a is electrically connected to the driver input terminal 73a of the gate driver IC12.
  • the driver input terminal 73a and the driver input terminal 73b are connected by a COF wiring 74c.
  • the driver input terminal 73b and the connection terminal 75b are electrically connected by a COF wiring 74b.
  • the panel wiring 91b formed on the panel substrate 31 and the COF wiring 74b of the COF 22g are connected by an ACF resin at the connection terminal 75b portion.
  • the layout of the wiring is designed by continuous connection with the formed panel wiring 91b.
  • the gate driver output of the gate driver IC 12 is output from the driver output terminal 72.
  • the driver output terminal 72 and the connection terminal 71 are electrically connected by a COF wiring 74e.
  • the driver output terminal 72 is electrically connected to the gate signal line 17 by the ACF.
  • the EL display device at least two or more gate signal lines are formed or arranged in each pixel, and in many EL display devices, three or four gate signal lines are formed or arranged in each pixel.
  • the EL display device has a larger number of gate signal lines 17 than the LCD. Therefore, the number of control signal lines for controlling the gate signal lines 17 and the like increases.
  • Each gate signal line of each pixel has a different transistor to be controlled, and a required gate signal line has a different voltage amplitude. Therefore, the EL display device requires a plurality of types of on-voltage (Von), and also requires a plurality of voltages as the off-voltage (Voff). In addition, an initial voltage (Vini), a reset voltage (Vrst), or the like may be required. In addition, since the operation of the plurality of gate signal lines for controlling one pixel is different, a control signal for controlling the operation is also required for each gate signal line. Therefore, the number of control signal lines is also large. Therefore, the number of control signal lines and power supply lines of the EL display device is four to five times that of the LCD.
  • the number of wires arranged in the COF 22g is very large. As an example, it becomes more than 3 times of LCD.
  • the screen size of the EL display device is determined by the number of screen inches of the panel
  • the distance that can be used in COF mounting is also determined by the number of screen inches of the panel. Therefore, when the COF size increases, the distance that can be used in COF mounting (COF pasting width ⁇ number of COF sheets) exceeds the screen width. Therefore, when the COF size is increased, it is physically impossible to mount the COF on the panel.
  • the range in which the driver output terminal 72 is formed becomes narrow.
  • the array connection wiring 54 is formed by a process of forming the pixels of the panel, a crossing portion of the wiring can be formed. Accordingly, complicated wiring patterns and wiring branches can be formed.
  • the array connection wiring 54 intersects the gate signal line 17, if there is a pinhole or the like at the intersection, the array connection wiring 54 and the gate signal line 17 are short-circuited.
  • the EL display device has a large number of gate signal lines 17 and signal lines. Therefore, the number of gate driver output terminals per gate driver IC 12 is also large. Therefore, there are many intersections between the array connection wiring 54 and the gate signal line 17, and short circuit defects are likely to occur.
  • the portion where the array connection wiring 54 is formed does not have a protective cover, and mechanical damage is likely to occur. For this reason, short-circuit defects at intersections are also likely to occur.
  • the EL display device having a PCB-less configuration in which a plurality of COFs 22g with gate driver ICs 12 are connected and mounted on the panel substrate 31 has the following constraints.
  • the wiring 74 formed on the COF 22g cannot be crossed.
  • the gate signal line 17 on the panel substrate cannot be crossed with the input signal wiring / power supply wiring, or if the gate signal line 17 is crossed with the input signal wiring / power supply wiring, there is a high risk of short circuit at the crossing.
  • the production yield is significantly reduced.
  • the EL display device has a problem that it is difficult to realize a PCB-less configuration in which a plurality of COFs 22g with gate driver ICs 12 are connected to the panel substrate 31 and mounted.
  • an EL display device with a low cost and a high yield will be described by reducing the number of control wirings formed in continuous connection on the COF.
  • FIG 1 and 2 are cross-sectional views showing the configuration of the EL display device according to the present embodiment.
  • each drawing may be omitted, enlarged, or reduced for easy understanding and drawing.
  • the glass substrate 48 and the like are shown thin.
  • the sealing substrate 30 is thinned.
  • phase film such as a circularly polarizing plate
  • illustration of the circularly polarizing plate is omitted in FIG.
  • an angled sheet with an uneven surface is formed or arranged, but this is omitted in FIGS. Further, illustration of the sheet on which the antireflection film is formed or the antireflection film is omitted.
  • connection terminal 75a corresponds to a first connection unit in the present disclosure.
  • the connection terminal 71 corresponds to a gate signal connection unit in the present disclosure.
  • the connection terminal 75b corresponds to the third connection portion in the present disclosure.
  • the driver output terminal 72 corresponds to a gate signal output terminal in the present disclosure.
  • the driver input terminals 73a and 73b correspond to driver terminals in the present disclosure.
  • the connection terminal 75c corresponds to the second connection unit in the present disclosure.
  • the COF wirings 74a, 74b, and 74c correspond to continuous connection lines in the present disclosure.
  • the COF wirings 74d and 74e correspond to terminal connection lines in the present disclosure.
  • the input control wiring 261 corresponds to the panel wiring in the present disclosure.
  • FIG. 1 and 2 are cross-sectional views of an EL display panel according to the present disclosure. However, parts unnecessary for explanation are omitted. Further, the thickness, size, and the like are enlarged or reduced for easy explanation. The above matters are the same for other drawings.
  • FIG. 1 shows an embodiment according to an “upper extraction” display device that extracts light from the upper surface.
  • FIG. 2 is an embodiment according to a “lower extraction” display device that extracts light from the lower surface side of the panel substrate 31.
  • the sealing substrate 30 and the panel substrate 31 are made of glass substrates.
  • a silicon wafer, a metal substrate, a ceramic substrate, a plastic sheet (plate), or the like may be used.
  • the sealing substrate 30 and the panel substrate 31 may use sapphire glass or the like in order to improve heat dissipation.
  • a desiccant (not shown) is disposed in the space between the sealing substrate 30 and the panel substrate 31. This is because the EL film 41 is vulnerable to humidity. The desiccant absorbs moisture that permeates the sealant (not shown) and prevents the EL film 41 from deteriorating. In addition, the periphery of the sealing substrate 30 and the panel substrate 31 is sealed with a sealing resin (not shown).
  • the sealing substrate 30 has a lid shape.
  • the sealing substrate 30 is a means for preventing or suppressing entry of moisture from the outside, and is not limited to the shape of the lid. Also, fused glass or the like may be used. Moreover, constituents, such as resin or an inorganic material, may be sufficient. Further, it is formed in a thin film shape using a vapor deposition technique or the like.
  • a temperature sensor (not shown) is formed or arranged in the space between the sealing substrate 30 and the panel substrate 31 or the surface of the sealing substrate 30.
  • the video amplitude of the source driver IC 14 and the like is varied according to the output result of the temperature sensor. Further, during the panel inspection, the operation speed of the gate driver IC 12 is adjusted based on the temperature output from the temperature sensor. An appropriate operating speed can be set by speed adjustment.
  • the COF of the present disclosure is configured to absorb or absorb light by applying or forming a light-absorbing paint or material on the surface of the COF and attaching a sheet. Further, a heat radiating plate is arranged or formed on the surface of the driver IC mounted on the COF to radiate heat from the driver IC. Further, a heat radiating sheet and a heat radiating plate are arranged or formed on the back surface of the COF to radiate heat generated by the driver IC.
  • color filters 33 made of red (R), green (G), and blue (B) are formed on the panel substrate 31.
  • the color filter is not limited to RGB, and may form pixels of cyan (C), magenta (M), and yellow (Y).
  • the pixel aperture ratios of R, G, and B may be different. By making the aperture ratios different, the current densities flowing in the EL elements 15 for each RGB can be made different. By making the current densities different, the degradation rates of the RGB EL elements 15 can be made the same. If the deterioration rate is made the same, the white balance deviation of the EL display device does not occur.
  • the display device includes a W (white) pixel 16W in addition to the three primary colors RGB.
  • a W (white) pixel 16W By forming or arranging the pixel 16W, the color peak luminance can be satisfactorily realized. In addition, high luminance display can be realized.
  • one pixel 16 is formed by the switching transistor 11 and the EL element 15 as shown in FIG.
  • An insulating layer is formed between the gate signal line 17 and the color filter 33, but is omitted because it is not necessary for the description.
  • the above matter is the same also in other embodiment.
  • the anode electrode 40 is configured to overlap the gate signal line 17.
  • the gate signal line 17 and the anode electrode 40 are often arranged in an overlapping manner in the pattern layout design.
  • An insulating film 34 is formed on the color filters 33 (33R, 33G, 33B).
  • the insulating film 34 prevents the moisture of the color filter 33 from being eluted and deteriorating the EL film 41 and the like.
  • the insulating film 34 also functions as a smooth film.
  • the transistor 11 constituting the pixel 16 is formed on the upper layer of the color filter 33.
  • a light shielding film 36 is formed on the transistor 11. If necessary, a light shielding film 36 is formed on the lower layer of the transistor 11 and the lower layer / upper layer of the gate driver circuit.
  • the anode electrode 40 and the transistor 11 are connected by a connection portion 37.
  • the light shielding film 36 is formed of a metal thin film such as chromium, and the film thickness is set to 50 nm or more and 150 nm or less. If the thickness of the light shielding film 36 is thin, the light shielding effect is poor, and if it is thick, unevenness is generated and patterning of the upper transistor 11 becomes difficult.
  • the anode electrode 40 or the cathode electrode By arranging or forming the anode electrode 40 or the cathode electrode on the source signal line 18 and the gate signal line 17, the electric field from the source signal line 18 and the gate signal line 17 is shielded by the anode electrode 40 or the cathode electrode.
  • the noise on the image display can be reduced by the shielding.
  • An insulating film or an insulating film (planarizing film) 34 made of an acrylic material is formed on the source signal line 18 and the gate signal line 17 for insulation, and an anode electrode 40 is formed on the insulating film 34.
  • Such a configuration in which the anode electrode 40 is overlapped on at least a part on the gate signal line 17 or the like is called a high aperture (HA) structure. Unnecessary interference light or the like is reduced, and a good light emission state can be realized.
  • HA high aperture
  • the insulating film (planarizing film) 34 also functions as an interlayer insulating film. Further, the parasitic capacitance between the gate signal line 17 and the like and the anode electrode 40 is reduced. In order to reduce the parasitic capacitance, the insulating film (planarization film) 34 is formed to be 0.4 ⁇ m or more. However, when the insulating film 34 is thick, connection failures at the connection portion 37 increase. Therefore, the insulating film 34 is configured or formed with a thickness of 2.0 ⁇ m or less.
  • the film thickness of the insulating film 34 is 0.4 ⁇ m or less, the interlayer insulation becomes defective and the yield decreases. If the thickness is 2.0 ⁇ m or more, it becomes difficult to form a contact connection portion, a contact failure occurs, and the yield decreases.
  • a transparent electrode made of ITO, IGZO, IZO, TAOS or the like can be used for the anode electrode 40 of the pixel 16.
  • the parasitic capacitance generated between the anode electrode 40 and the gate signal line 17 affects the rise and fall times of the gate signal line 17.
  • the gate signal line 17 that requires high-speed response is driven by an externally connected gate driver IC 12.
  • the anode voltage, the cathode voltage, and the like are supplied from a ring (not shown) reinforced by a reinforcing wiring (not shown) of the COF 22. Therefore, a voltage drop such as an anode voltage is small regardless of the display screen position.
  • the light scattering film 38 contributes to increasing the light emitted from the inside of the panel.
  • the light generated from the EL film 41 of the EL element enters the panel substrate 31 (trajectory a) and exits from the panel substrate 31. However, if the light incident angle on the light emitting surface of the panel substrate 31 is larger than the critical angle, the light is reflected and returned to the EL film 41 again (trajectory b).
  • the light scattering film 38 is preferably formed to a thickness of 0.1 ( ⁇ m) or more and 1.5 ( ⁇ m) or less, although it depends on the light diffusion performance.
  • a circularly polarizing plate (circularly polarizing film) 32 is disposed on the light exit surface of the panel substrate 31. What integrated the polarizing plate and the phase film is called a circularly polarizing plate (circularly polarizing film).
  • the light of the locus b is diffusely reflected in the EL display panel and absorbed. Accordingly, the light of the locus b is absorbed and is not emitted outside from the panel.
  • the light of the locus b is scattered by the light scattering film 38, and the locus of the light changes.
  • the change of the trajectory light having an angle less than the critical angle on the light exit surface of the panel is emitted from the panel (trajectory c).
  • the EL display panel has a high light utilization rate and can realize high luminance display.
  • the present invention is not limited to this, and the light scattering film 38 may be formed below the insulating film 34.
  • a black matrix (BM) may be formed around the color filter 33.
  • the black matrix (BM) is preferably composed of a light absorption film having light absorption characteristics. This is because the light that halates in the panel can be reduced.
  • Substances that make up the light absorption film include organic materials such as acrylic resins containing carbon, black pigments or pigments dispersed in organic resins, and gelatin or casein as a color filter. What was dye
  • stained with the acid dye is illustrated.
  • a single black fluoran dye may be used, and a black color mixture obtained by mixing a green dye and a red dye may also be used.
  • a black color mixture obtained by mixing a green dye and a red dye may also be used.
  • examples thereof include a PrMnO 3 film formed by sputtering and a phthalocyanine film formed by plasma polymerization.
  • a rib (bank) 39 is formed around the anode electrode 40.
  • the rib (bank) is also used as a rib (bank) 39 at the time of EL mask deposition.
  • the rib (bank) 39 is used as a contact portion of the vapor deposition mask, and the EL film 41 (41R, 41G, 41B) is formed.
  • a cathode electrode 43 made of a metal material is formed on the EL film 41.
  • the material used for the cathode electrode 43 include silver (Ag), aluminum (Al), magnesium (Mg), calcium (Ca), and alloys thereof. Further, the configuration of Mg—Ag is exemplified. In addition, although it depends on the structure of the EL element 15, a transparent electrode made of ITO, IGZO, IZO, TAOS or the like can be used.
  • a magnesium-silver (Mg—Ag) film serving as a cathode (or anode) is formed on the EL film 41.
  • the film is formed with a thickness of 300 mm or less. If necessary, it is preferable to reduce the resistance by forming a transparent electrode such as ITO on the Mg—Ag film.
  • the low resistance wiring 44 made of a metal thin film is formed on the upper layer or the lower layer of the cathode electrode.
  • the low resistance wiring 44 is exemplified by the same configuration as the black matrix (BM) of the liquid crystal display panel.
  • BM black matrix
  • Cr chromium
  • Al aluminum
  • Ti titanium
  • Cu copper
  • a plurality of metal materials are formed in multiple layers, for example, a three-layer structure of Ti, Cu, and Ti, and a three-layer structure of Ti, Al, and Ti are exemplified.
  • the above configuration, method, and contents can also be applied to a ring (not shown).
  • the thickness of the BM film is preferably higher because the resistance can be lowered, but the film thickness is set to 200 (nm) or more and 800 (nm) or less from the problem of unevenness.
  • the BM 44 is formed corresponding to the position of the pixel 16 or the anode electrode 40. That is, the BM 44 is mainly formed between the pixel electrodes.
  • the BM 44 may be formed with one set of R, G, B, and (W) or a plurality of sets of R, G, B, and (W).
  • the BM 44 may be formed on an upper layer of the gate driver IC 12 or the like. This is because the BM 44 functions as a light shielding film and also functions to suppress malfunction of the gate driver IC 12.
  • the low resistance wiring (BM) 44 is not limited to the upper layer of the light transmissive electrode, and may be formed in the lower layer. Alternatively, a structure in which a cathode electrode, an anode electrode, or the like is stacked may be used.
  • the sheet resistance value of BM44 or the resistance value per unit length has a distribution according to the portion of the display screen 25.
  • the voltage drop is large at the central portion of the display screen 25 or at a location where there is a large voltage from the voltage supply point. Therefore, the resistance value is decreased by increasing the width of the BM 44 or increasing the film thickness of the BM 44 as the distance from the voltage feeding point increases.
  • the resistance value or the sheet resistance value is decreased by increasing the width of the BM 44 or increasing the film thickness as the center of the display screen 25 is reached.
  • Width of BM44 can be realized by increasing BM width when designing the panel.
  • Increasing the thickness of the BM 44 at the center of the display screen 25 can be realized by providing a distribution of the BM 44 material during vapor deposition. For example, the film thickness distribution is generated concentrically.
  • the glass substrate 48 is bonded with an adhesive layer 47.
  • the glass substrate 48 may be a thin film sealing film. Moreover, the sealing structure using a film may be sufficient.
  • sealing film thin film sealing film
  • DLC diamond-like carbon
  • a configuration in which a DLC film or the like is directly deposited on the surface of the cathode electrode 43 is preferable.
  • a thin film sealing film may be configured by laminating a resin thin film and a metal thin film in multiple layers.
  • FIG. 3 is an explanatory diagram of an EL display device according to the present disclosure.
  • the source terminal of the switching transistor 11d is connected to the drain terminal of the P-channel driving transistor 11a, and the anode terminal of the EL element 15 is connected to the drain terminal of the switching transistor 11d.
  • the cathode voltage Vss is applied to the cathode terminal of the EL element 15.
  • An anode voltage Vdd is applied to the source terminal of the driving transistor 11a. There is a relationship of anode voltage Vdd> cathode voltage Vss.
  • anode voltage is configured to be variable based on the maximum amplitude of the video signal output from the source driver IC 14.
  • duty driving is performed by turning on and off the switching transistor 11d.
  • the switching transistor 11d When an on-voltage is applied to the gate signal line 17b, the switching transistor 11d is turned on, and the light emission current from the driving transistor 11a is supplied to the EL element 15.
  • the EL element 15 emits light based on the magnitude of the light emission current.
  • the magnitude of the light emission current is determined by applying the video signal applied to the source signal line 18 to the pixel 16 by the switching transistor 11b.
  • One terminal of the capacitor 19a is connected to the gate terminal of the driving transistor 11a, and the other terminal of the capacitor 19a is connected to the drain terminal of the switching transistor 11b.
  • the source terminal of the switching transistor 11 b is connected to the source signal line 18.
  • One terminal of the capacitor 19a is connected to the drain terminal of the switching transistor 11b, the other terminal is connected to the anode electrode, and the anode voltage Vdd is applied.
  • the present invention is not limited to this.
  • the present invention is not limited to this.
  • the gate driver IC 12a and the gate driver IC 12b are connected to the gate signal line 17a that drives the switching transistor 11b that applies the video signal Vs to the pixel 16.
  • the gate driver IC 12a is disposed on the left side of the display screen 25, and the gate driver IC 12b is disposed on the right side of the display screen 25 (see FIG. 24 described later).
  • a shift register 51 that specifies a gate signal line to which an ON voltage is applied and a gate signal line 17 are driven (ON / OFF voltage and ON / OFF current are set).
  • An output buffer 52 to be supplied) is formed or arranged.
  • the buffer capacity of the output buffer 52 is configured to be set or switched to a plurality of output capacities. Switching and the like are performed by logic pins (Buf1, Buf2 pins) arranged in the gate driver IC 12 (12a, 12b). For example, when the logic pins are 3 pins, the buffer capacity can be set to 8 to the power of 2 to the 8th.
  • a set of the shift register 51 and the output buffer 52 is referred to as a gate signal line output circuit 53.
  • the reason why the two gate driver ICs 12 (12a, 12b) are arranged on the gate signal line 17a is as follows.
  • the gate signal line 17a is connected to the switching transistor 11b.
  • the switching transistor 11b is a transistor that writes a video signal to the pixel 16, and the switching transistor 11b needs to perform a high-speed on / off (high slew rate operation) operation.
  • the gate signal line 17a can be driven by two gate driver ICs 12 (12a, 12b) to realize a high slew rate operation.
  • an output buffer 52 is formed or arranged in the gate driver IC 12 (12a, 12b). Therefore, it is equivalent to two output buffers connected to the gate signal line 17a.
  • a set of the shift register 51 and the output buffer 52 is called a gate signal line output circuit 53.
  • the gate signal line 17a By driving the gate signal line 17a with the two gate driver ICs 12 (12a, 12b), there is no luminance gradient in the left and right and center of the display screen 25, and a good image display can be realized. Further, even if the load capacity of the gate signal line 17a is large, the switching transistor 11b can be turned on and off satisfactorily.
  • the gate signal line 17b is connected to one gate driver IC 12a. That is, one output buffer 52 is connected to the gate signal line 17b.
  • a switching transistor 11d is connected to the gate signal line 17b.
  • the switch transistor 11d has a function of turning on and off the drive current that flows from the drive transistor 11a to the EL element 15.
  • a low slew rate is sufficient for turning on and off the current flowing through the EL element 15.
  • the gate signal line 17b can obtain sufficient performance by one gate driver IC 12a (driven by one output buffer 52).
  • the gate driver IC 12a and the gate driver IC 12b are the same gate driver IC.
  • the shift registers 51 of the number of gate signal lines 17 connected to the pixels 16 are formed or arranged.
  • the shift registers are two shift registers 51a and 51b.
  • the gate signal line of the pixel 16 is four (gate signal lines 17a, 17b, 17c, 17d), and therefore four shift registers (shift register 51a). 51b, 51c, 51d).
  • the pixel 16 is formed with two gate signal lines 17 including a gate signal line 17a and a gate signal line 17b.
  • a shift register 51a of the gate driver IC 12a is arranged for the gate signal line 17a
  • a shift register 51b of the gate driver IC 12a is arranged for the gate signal line 17b. That is, two shift registers 51 are formed in the gate driver IC 12.
  • both ends of the gate signal line 17a are connected to the gate driver ICs 12a and 12b, respectively (both sides drive).
  • One end of the gate signal line 17b is connected to the gate driver IC 12a.
  • the other end of the gate signal line 17b is open (one side drive).
  • the shift register 51a in the gate driver IC 12b is electrically connected to the gate signal line 17a in the odd pixel row
  • the shift register 51b in the gate driver IC 12b is electrically connected to the gate signal line 17a in the even pixel row. Has been.
  • the shift clock of the gate driver IC 12b is set to a half speed of the shift clock of the gate driver IC 12a.
  • FIG. 4 is an explanatory diagram of a gate driver IC according to another embodiment of the present disclosure.
  • Buf terminals (Buf1, Buf2), which are control terminals for setting the buffer capacity, are arranged or formed between the driver input terminal 73a and the driver output terminal 72 to which the continuous connection line is connected.
  • SEL terminal which is a control terminal for performing logic setting is arranged or formed between a driver input terminal 73b and a driver output terminal 72 for applying a control terminal such as Clk to which a continuous connection line is connected.
  • the control terminal for setting logic or the like is arranged or formed between the driver input terminal 73a or the driver input terminal 73b to which the continuous connection line is connected and the driver output terminal 72.
  • the present invention is not limited to this. Since the COF 22 has one layer of wiring, the COF wiring 74 cannot form an intersection. Therefore, the terminal position of the driver IC can be expressed by the connection position of the COF 22.
  • the Buf terminal when expressed by the connection terminal of the COF 22, the Buf terminal is connected to the connection terminal 75c of the COF 22, the control terminal such as Clk2 is connected to the connection terminal 75a, and the COF wiring 74e of the gate driver IC 12 is the connection terminal. 71 is connected.
  • the SEL terminal is connected to the connection terminal 75c of the COF 22, and the control terminal such as Clk2 is connected to the connection terminal 75b.
  • connection terminal 75c of the COF 22g of the Buf terminals (Buf1, Buf2) which are logic setting terminals is disposed or connected between the connection terminal 75a and the connection terminal 71.
  • the SEL terminal that is a logic setting terminal is arranged or connected between the connection terminal 75 b and the connection terminal 71.
  • the COF wiring 74a, the COF wiring 74c (not shown), and the COF wiring 74b constitute a continuous connection line.
  • FIG. 5 is an explanatory diagram of pixels of an EL display device (EL display panel) according to another embodiment of the present disclosure.
  • the pixel 16 has four gate signal lines 17 including a gate signal line 17a, a gate signal line 17b, a gate signal line 17c, and a gate signal line 17d.
  • a shift register 51a (not shown) of the gate driver IC 12a is arranged for the gate signal line 17a
  • a shift register 51b (not shown) of the gate driver IC 12a is arranged for the gate signal line 17b
  • the gate signal line 17c is arranged.
  • a shift register 51c (not shown) of the gate driver IC 12a is arranged
  • a shift register 51d (not shown) of the gate driver IC 12a is arranged for the gate signal line 17d. Note that in the configuration of the pixel circuit of the EL display device shown in FIG. 3, the pixel 16 has two gate signal lines, and thus has two shift registers.
  • the first terminal of the N-channel switching transistor 11d is connected to the electrode or wiring of the anode voltage Vdd, and the second terminal is connected to the first terminal of the driving transistor 11a. Yes.
  • the gate terminal of the switching transistor 11d is connected to the gate signal line 17b.
  • the transistor is an N-channel transistor, but is not limited to this, and may be a P-channel transistor. Further, P channel and N channel transistors may be mixed.
  • the first terminal of the switching transistor 11e is connected to the electrode or the wiring to which the reset voltage Vref is applied, and the second terminal of the switching transistor 11e is connected to the gate terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11e is connected to the gate signal line 17c.
  • the first terminal of the switching transistor 11b for applying the video signal to the pixel is connected to the source signal line 18, and the second terminal of the switching transistor 11b is connected to the gate terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11b is connected to the gate signal line 17a.
  • the first terminal of the switching transistor 11c is connected to the electrode or wiring to which the initial voltage Vini is applied, and the second terminal of the switching transistor 11c is connected to the second terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11c is connected to the gate signal line 17d.
  • the first terminal of the EL element 15 is connected to the second terminal of the driving transistor 11a, and the second terminal of the EL element 15 is connected to an electrode or wiring to which the cathode voltage Vss is applied.
  • the first terminal of the capacitor 19 is connected to the gate terminal of the driving transistor 11a, and the second terminal of the capacitor 19 is connected to the second terminal of the driving transistor 11a.
  • the gate signal line 17a and the gate signal line 17c are driven on both sides by the gate driver IC 12a and the gate driver IC 12b.
  • the gate signal line 17c and the gate signal line 17d are driven on one side by the gate driver IC 12a.
  • both-side driving is performed on the gate signal line 17c to which the switching transistor 11b for applying the video signal to the pixel 16 is connected. Further, both-side driving is performed on the gate signal line 17a to which the switching transistor 11d that operates or controls when the offset of the driving transistor 11a is canceled.
  • FIG. 6 is an explanatory diagram schematically showing a state in which the gate driver IC 12 is mounted on a flexible substrate (COF) 22g.
  • the gate signal line output circuit 53a has a data input terminal (Dat1) for inputting data to a shift register (not shown) and enables the output of the shift register (not shown) (outputs an ON voltage to the gate signal line). Or an enable input terminal (Enb1) for disabling (outputting an off voltage to the gate signal line) and a clock input terminal (Clk1) for inputting a clock for shifting data in a shift register (not shown) are connected or Is arranged.
  • the gate signal line output circuit 53b has a data input terminal (Dat2) for inputting data to a shift register (not shown) and enables the output of the shift register (not shown) (outputs an ON voltage to the gate signal line).
  • a data input terminal (Dat2) for inputting data to a shift register (not shown) and enables the output of the shift register (not shown) (outputs an ON voltage to the gate signal line).
  • an enable input terminal (Enb2) for disabling (outputting an off voltage to the gate signal line) and a clock input terminal (Clk2) for inputting a clock for shifting data in a shift register (not shown) are connected or Has been placed.
  • COF wiring 74 (74a, 74b, 74c, 74d, 74e) is formed on the flexible substrate 22g, and each terminal is connected to the driver input terminal 73 (73a, 73b) via the COF wiring 74a, 74b, 74c.
  • a signal or voltage is applied to the gate driver IC 12.
  • control terminals SEL (SEL1, SEL2) are connected to the gate driver IC 12 via the connection terminal 75c.
  • the voltage application terminals Voff1 and Voff2 are connected to the gate driver IC 12 via the connection terminal 75b.
  • the SEL terminal and the voltage application terminal are arranged or formed on the output side of the gate driver IC 12.
  • connection terminal 75c of the logic setting terminal such as the SEL terminal is arranged or formed between the connection terminal 71 and the driver input terminals (73a, 73b).
  • a predetermined voltage such as a logic voltage is applied to the connection terminal 75c from the logic terminals SEL1 and SEL2.
  • the voltage is applied to the operation terminal 76 of the gate driver IC 12 via a wiring 74 d (hereinafter referred to as “terminal connection line”) that connects a point inside the COF and a connection terminal formed in the COF 22 g. .
  • the output signal from the gate driver IC 12 is output from the connection terminal 71 via the driver output terminal 72 and the COF wiring 74e.
  • the gate signal line 17 is connected to the connection terminal 71.
  • one or more driver input terminals 73 are provided on the left and right sides of the long side of the gate driver IC 12 chip. With this configuration, it is difficult to be affected by the voltage drop of the voltage, and even if one driver input terminal 73 (73a, 73b) becomes poorly connected, the operation of the gate driver IC 12 is not affected. .
  • the SEL terminal and the Voff terminal are arranged between the Von input terminal (VonA, VonB) and the driver output terminal 72.
  • Control signals such as Dat1, Enb1, Clk1, Dat2, Enb2, and Clk2 are formed or arranged at two or more locations of the gate driver IC12.
  • the two locations are preferably arranged at positions that are line-symmetric with respect to the center line of the short side of the gate driver IC 12.
  • an input stage circuit such as a Schmitt circuit or a hysteresis circuit is formed.
  • the gate signal line output circuit 53 is configured to latch the input signal.
  • the clock input to the connection terminal 75a is applied to the driver input terminal 73a via the COF wiring 74a.
  • the noise signal is removed from the clock signal applied to the driver input terminal 73a by the Schmitt circuit of the gate signal line output circuit 53b, and is latched by a latch circuit (not shown).
  • the latched clock data is output to the driver input terminal 73b via a wiring (not shown) formed inside the gate signal line output circuit 53a.
  • the clock data Clk2 output from the driver input terminal 73b is output from the connection terminal 75b via the COF wiring 74c.
  • a COF wiring 74b is formed between the driver input terminal 73a and the driver input terminal 73b.
  • This COF wiring is for reinforcing data transmission. Therefore, although it can be omitted, the control data can be stably transmitted by forming the COF wiring 74b.
  • the COF wiring 74b functions as a bypass line.
  • the COF wiring 74b reduces the impedance of the power supply wiring and improves the stable supply performance.
  • the wiring connected to the driver input terminal 73a and the driver input terminal 73b is a power supply wiring such as a Von voltage wiring or a Vofff voltage wiring
  • 262 (262a, 262b, 262c)
  • the driver input terminal 73a and the driver input terminal 73b may be connected by the COF wiring 74b and the internal wiring 262 (262a, 262b, 262c).
  • a plurality of terminals may be arranged or formed as input terminals for the on-voltage Von (VonA, VonB).
  • a bidirectional buffer 271 is arranged in the middle of the internal wiring 262.
  • the internal wiring 262a electrically connects the driver input terminal 73a and the bidirectional buffer 271a.
  • the internal wiring 262b electrically connects the bidirectional buffer 271a and the bidirectional buffer 271b.
  • the internal wiring 262c electrically connects the driver input terminal 73b and the bidirectional buffer 271b.
  • the data Dat, clock Clk, and enable Enb terminal may be input to the driver input terminal 73a and output from the driver input terminal 73b, or may be input from the driver input terminal 73b and output from the driver input terminal 73a. .
  • Control signals such as clock Clk, data Dat, and enable Enb are transmitted to the internal wiring 262.
  • the COF wiring 74c transmits the on voltage Von, the off voltage Voff, the logic voltage Vcc, and the ground voltage Vgg.
  • control signals such as the clock Clk, data Dat, and enable Enb are transmitted through the internal wiring 262
  • the COF 22 does not require the formation or arrangement of the control signal line COF wiring 74c. Therefore, the A distance and the B distance in FIG. 50 can be shortened. As a result, since the COF 22 size can be reduced, cost reduction can be realized.
  • the wiring through which the clock Clk, data Dat, and enable Enb control signals are transmitted is provided with a bidirectional buffer 271 in the internal wiring 262, and the bidirectional buffer 271 has a hysteresis input specification. Therefore, waveform shaping is performed and the delay time is adjusted. Therefore, it is easy to realize synchronous control of the gate signal line 17 on the display screen 35. Further, since it is easy to realize synchronization with the delay circuit 485 in FIG. 13, high image quality can be realized.
  • FIG. 9 shows a configuration in which a plurality of driver input terminals 73 are arranged for one driver input terminal 73 and the driver input terminals are connected by an internal wiring 262.
  • two driver input terminals S1a (73b1, 73b2) are formed, and the driver input terminal S1a (73b1) and the driver input terminal S1a (73b2) are electrically connected by the internal wiring 262.
  • two driver input terminals S1a (73a1, 73a2) are formed, and the driver input terminal S1a (73a1) and the driver input terminal S1a (73a2) are electrically connected by an internal wiring 262.
  • the driver input terminals S3b and S2b are electrically connected by a COF wiring 74f1.
  • the driver input terminals S2b and S3b are electrically connected by a COF wiring 74f2.
  • the control signal can be supplied to the plurality of driver input terminals S2b and S3b by the COF wiring 74a1 that supplies the control signal to the gate driver IC 12. Further, the COF wiring 74c1 that supplies a control signal to the gate driver IC 12 can supply a voltage to the plurality of driver input terminals S2b and S3b.
  • a gate signal line output circuit 53a and a gate signal line output circuit 53b are formed or arranged in the gate driver IC 12.
  • a selection terminal (SEL1, SEL2) is connected to the gate signal line output circuit 53, two off-voltage input terminals (Voff1, Voff2), one on-voltage input terminal (the gate signal line output circuit 53a is VonA, a gate signal The line output circuit 53b is connected to VonB).
  • the SEL terminals (SEL1, SEL2) are pulled down.
  • the SEL terminal is a logic terminal that switches between gate voltage ternary driving and gate voltage binary driving. The gate voltage ternary drive and the gate voltage binary drive will be described later with reference to FIGS. 21, 22A, 22B, 20A, 20B, 28, 29, and the like.
  • the on voltage and off voltage applied to the gate signal line 17 are output from the driver output terminal 72 of the gate driver IC 12.
  • the driver output terminal 72 and the connection terminal 71 are electrically connected by a COF wiring 74e formed in the COF 22g.
  • the clock Clk, the data Dat, the ON voltage Von, etc. are wirings connecting the two or more connection terminals 75 (hereinafter referred to as “continuous connection lines”) (COF wiring 74a ⁇ COF wiring in FIG. 74b.fwdarw.COF wiring 74c) or (in FIG. 50 described later, etc., panel wiring 91a.fwdarw.COF wiring 74a.fwdarw.COF wiring 74b.fwdarw.COF wiring 74c.fwdarw.panel wiring 91b). It is connected to the terminal 73a.
  • the driver input terminal 73a and the connection terminal 75a are electrically connected by a COF wiring 74a formed on the COF 22g. Further, the driver input terminal 73b and the connection terminal 75b are electrically connected by a COF wiring 74c formed on the COF 22g.
  • the driver input terminal 73a and the driver input terminal 73b are electrically connected by a COF wiring 74b formed on the COF 22g.
  • the operation terminal 76 of the gate driver IC 12 is between the driver output terminal 72 and the driver input terminal 73a, between the driver output terminal 72 and the driver input terminal 73b, or both, and between the driver output terminal 72 and the driver input terminal 73a. Between or between the driver output terminal 72 and the driver input terminal 73b.
  • a continuous connection line (74a, 74b, 74c) is formed in the COF 22, and a COF connection line 74e for transmitting an on voltage (Von) and an off voltage (Voff1, Voff2) from the gate driver IC 12 to the gate signal line 17 is provided. Is formed.
  • the COF connection line 74d is disposed or formed between the COF connection line 74e and the COF wiring 74c or between the COF wiring 74a and the COF connection line 74e. Therefore, the COF connection line 74d does not intersect with the COF connection line 74e, the COF wiring 74a, the COF wiring 74b, and the COF wiring 74c. Therefore, even if the COF 22 is a single-sided wiring, the COF connection line 74d can be easily formed.
  • the pattern layout can be easily performed on the COF connection line 74d so that a voltage can be applied to the COF wiring 74 from the panel side (the side on which the panel wiring 91 is formed).
  • a terminal for example, a SEL terminal
  • the COF connection line 74d need not be a continuous connection line. Therefore, the number of COF wirings 74a, 74b, and 74c that are continuous connection lines can be reduced.
  • the B distance, A distance, C distance, and D distance described in FIG. 50 can be shortened or reduced. Therefore, the size of the COF 22 can be reduced, and the size of the driver IC can be reduced, so that the low cost of the EL display device can be realized.
  • R is a resistance.
  • the SEL logic is in a pull-down state.
  • the resistor R may be formed in the gate driver IC 12.
  • control signal line and the voltage wiring COF wiring 74 input to the gate driver IC 12 are patterned in a continuous connection. That is, it is formed by a continuous connection line.
  • Panel wiring 91 is formed or patterned on the panel substrate 31.
  • the panel wiring 91 is a power supply wiring such as an on voltage Von, an off voltage Voff, an anode voltage Vdd, and a cathode voltage Vss, and a control wiring such as Clk and Enb.
  • Voff is an off-voltage applied to the gate signal line 17
  • Vcc is a power supply voltage ground voltage Vgg and Vgg of a logic circuit used in the gate driver IC 12. Is the ground voltage.
  • the innermost panel wiring 91a1 of the panel wiring 91a and the innermost panel wiring 91b1 of the panel wiring 91a are wirings to which a Vcc voltage or a Vgg voltage is applied.
  • the Vcc voltage or Vgg voltage is a set voltage of the logic terminal in a broad sense.
  • the voltage applied to 91a1 and 91a2 may be a Von voltage or a Voff voltage. That is, it may be a fixed steady voltage in a certain period.
  • the Von voltage or Voff voltage can be used as a voltage level signal for logic setting of the driver IC by performing level shift or level down processing in the level conversion circuit in the driver IC 12.
  • the input control wiring 261a is branched from the panel wiring 91a1.
  • the input control wiring 261a is connected to the connection terminal 75c of the COF 22g.
  • the connection terminal 75c is a terminal that applies a logic level control voltage.
  • the logic level control voltage is a signal voltage for performing logic setting. For example, the first predetermined voltage or higher is set to the logic H level, and the second predetermined voltage or lower is set to the logic L level.
  • the operation terminal 76 and the connection terminal 75c of the gate driver IC 12 are electrically connected by a COF connection line 74d.
  • the input control wiring 261b is branched from the panel wiring 91b1.
  • the input control wiring 261b is connected to the connection terminal 75c of the COF 22g.
  • the operation terminal 76 and the connection terminal 75c of the gate driver IC 12 are electrically connected by a COF connection line 74d.
  • the operation terminal 76 is disposed between the connection terminal 71 with the gate signal line and the driver input terminal 73a of the gate driver IC 12.
  • the panel wiring 91a is connected to the COF wiring 74a of the COF 22 via the connection terminal 75a on the upper side of the drawing.
  • the COF wiring 74a is connected to the driver input terminal 73a.
  • the driver input terminal 73a and the driver input terminal 73b are electrically connected by a COF wiring 74b.
  • the gate driver IC 12 has a plurality of driver input terminals 73 arranged or formed for one type of voltage and one type of control signal.
  • the driver input terminal 73b and the connection terminal 75b are electrically connected by a COF wiring 74c.
  • the connection terminal 75b is connected to the panel wiring 91b.
  • the panel wiring 91a, the connection terminal 75a, the COF wiring 74a, the driver input terminal 73a, the COF wiring 74b, the driver input terminal 73b, the COF wiring 74c, the connection terminal 75b, and the panel wiring 91b are formed or arranged in a continuous connection. ing. That is, they are connected by a continuous connection line.
  • FIG. 11 is an explanatory diagram of a state in which a plurality of flexible boards 22g are mounted on the panel board 31.
  • FIG. The flexible substrate 22a1 and the flexible substrate 22a2 are electrically connected by panel wiring 91b.
  • the panel wiring 91 b is formed simultaneously with the gate signal line 17 and the source signal line 18.
  • the gate signal line 17 and the source signal line 18 are made of the same or similar material.
  • a voltage and a control signal from a drive circuit are applied to the panel from the voltage / signal input unit 101, applied to the flexible substrate 22g1 through the panel wiring 91a, and the driver input terminal 73a of the gate driver IC 12a. To be applied.
  • the voltage / signal input unit 101 is connected to the source printed circuit board 23, and a voltage and a signal are supplied from the source printed circuit board 23 to the COF 22g through the voltage / signal input unit 101.
  • the voltage and control signal from the flexible substrate 22g1 are applied to the flexible substrate (COF) 22g2 via the panel wiring 91b, and then applied to the gate driver IC 12b.
  • the voltage and control signal from the flexible substrate (COF) 22g2 are applied to the next flexible substrate (COF) 22g3 (not shown) through the panel wiring 91c.
  • the voltage and control signal lines are connected to the plurality of flexible boards (COF) 22g through the panel wiring 91b in a continuous connection.
  • FIG. 12 is an explanatory diagram of the COF 22g on which the gate driver IC 12 of the present disclosure is mounted.
  • the panel wiring 91a is connected to the COF wiring 74a through a connection terminal 75a.
  • the COF wiring 74a is connected to the driver input terminal 73a, and the driver input terminal 73a and the driver input terminal 73b are electrically connected by the COF wiring 74c.
  • the driver input terminal 73b and the connection terminal 75b are electrically connected by a COF wiring 74b.
  • the panel wiring 91b is connected to the connection terminal 75b, and the panel wiring 91b is electrically connected to the connection terminal 75c of the next COF 22g2.
  • the Vcc voltage (logic voltage of the driver IC) is applied to the input control wiring 261. That is, a logic voltage (usually Vcc or Vgg voltage) applied to the connection terminal 75c is applied to the panel wiring 91a.
  • the connection terminal 75c and the operation terminal 76 are electrically connected by a COF connection line 74d.
  • a logic voltage is applied to the wirings (91a1, 91b1) located on the innermost side of the panel wiring 91.
  • a logic voltage is applied to the operation terminal 76 connected to the COF connection line 74d.
  • SEL terminals (SEL1, SEL2, SEL3, SEL4) are connected to the COF wiring 74.
  • the SEL terminal is a terminal for setting selection of gate voltage binary driving and gate voltage ternary driving of the gate driver IC 12.
  • the SEL terminal is pulled down to Vgg by a resistor R formed in the driver IC.
  • the logic When the SEL terminal is open (no voltage is applied), the logic is L. In the case of L, the gate voltage binary driving (FIG. 20A) is set. The logic is H when the Vcc voltage is applied to the SEL terminal. In the case of H, the gate voltage ternary driving (FIG. 20B) is set.
  • the input control wiring 261 performs pattern layout in the array so that a voltage is applied to the operation terminal 76, or the pattern layout (unconnected) is made open without applying a voltage to the operation terminal 76.
  • the logic level of the SEL terminals (SEL1 to SEL4) can be determined.
  • the gate signal line output circuit 53 (53a, 53b, 53c, 53d) performs the gate voltage binary driving or the gate voltage. It is possible to set or determine whether to perform ternary driving.
  • the driver input terminal 73a and the driver input terminal 73b are connected by the COF wiring 74c formed on the COF 22 and the internal wiring of the driver IC. There are places connected by H.262.
  • the internal wiring 262 is an internal wiring pattern of the gate driver IC 12.
  • the driver input terminal 73a and the driver input terminal 73b are electrically connected.
  • FIG. 13 is an explanatory diagram of the gate driver IC 12 in the EL display device (EL display panel) of the present disclosure.
  • the gate driver IC 12 four gate signal line output circuits 53 (53a, 53b, 53c, 53c) are formed or arranged.
  • an input (apply) terminal for the on-voltage Von a data input (Dat) terminal, an enable (Enb) terminal, and a clock (Clk) terminal are arranged or set, respectively. Is formed.
  • a terminal (UD terminal) for inverting the upper and lower scanning directions is common to the four gate signal line output circuits 53.
  • the SEL terminal is arranged corresponding to each gate signal line output circuit 53 (53a, 53b, 53c, 53d).
  • the SEL terminal is a terminal for setting or operating the gate voltage ternary driving and the gate voltage binary driving. In a broad sense, it is a terminal for switching or controlling the drive mode of the gate signal line output circuit 53 (53a, 53b, 53c, 53d). Therefore, the driving method is not limited to the gate voltage ternary driving and the gate voltage binary driving. For example, it may be a terminal that sets selection of one voltage from four values of Von1, Von2, Voff1, and Voff2.
  • the gate signal line output circuit 53a By setting the SEL1 terminal to the “H” logic, the gate signal line output circuit 53a can be set to the gate voltage ternary drive, and by setting the SEL2 terminal to the “H” logic, the gate signal line output circuit 53b is set to the gate voltage 3. Can be set to value driven. Further, by setting the SEL31 terminal to “H” logic, the gate signal line output circuit 53c can be set to the gate voltage ternary driving, and by setting the SEL4 terminal to “H” logic, the gate signal line output circuit 53d is gated. Voltage ternary drive can be set. Note that the logic settings of “H” and “L” may be reversed.
  • the SEL terminal has two terminals, the logic signal applied to the two terminals is decoded, and the four gate signal line output circuits 53 to one gate signal line output circuit 53 (53a, 53b, 53c). 53c) may be selected.
  • the gate signal line output circuit 53a is set to the gate voltage ternary drive setting, and the gate signal line output circuits 53b, 53c, 53d are set.
  • the gate voltage is set to binary driving.
  • the gate signal line output circuit 53b is set to the gate voltage ternary driving setting, and the gate signal line output circuits 53a, 53c, 53d are set.
  • the gate voltage is set to binary driving.
  • the gate signal line output circuit 53c is set to the gate voltage ternary drive setting, and the gate signal line output circuits 53a, 53b, and 53d are set.
  • the gate voltage is set to binary driving.
  • the gate signal line output circuit 53d is set to the gate voltage ternary drive setting, and the gate signal line output circuits 53a, 53b, 53c are set.
  • the gate voltage is set to binary driving.
  • the gate voltage ternary driving is performed on the gate signal line a to which a transistor for writing a video signal to the pixel 16 is connected. This is because even if a plurality of gate signal lines are formed or arranged in a pixel, the gate signal line to which a transistor for applying a video signal is connected is specified as one gate signal line 17a. That is, even if a plurality of gate signal line driving circuits are formed in the gate driver IC 12, one of them can be set to the gate voltage ternary driving, and the other gate signal line driving circuit can be set to the gate voltage binary driving. This is because it is only necessary.
  • a decoder (3-8 decoder) may be configured.
  • the gate signal line output circuit 53 (53a, 53b, 53c, 53d) corresponding to each gate signal line can be independently or individually provided with the gate voltage binary drive and the gate voltage by the SEL terminal. It is possible to switch between three-value driving.
  • the gate signal line 17 connected to the transistor for writing the video signal is driven on both sides (driven by the two gate driver ICs 12 arranged on the left and right of the display screen 25).
  • Other gate signal lines that do not require a high-speed slew rate are driven on one side (driven by one of the left and right gate driver ICs 12 on the display screen 25).
  • the operation terminal 76 is arranged or formed on the side where the driver output terminal 72 is formed (long side of the driver IC) or in the vicinity thereof.
  • the gate driver IC 12 may be formed on the short side or in the vicinity thereof.
  • it may be formed on the side where the driver input terminals 73a and 73b are formed (long side of the driver IC).
  • the operation terminal 76 may be disposed between the driver output terminal 72 and the driver input terminal 73 (73a, 73b).
  • the operation terminal 76 is disposed between the driver output terminal 72 and the input terminal 73 (73a, 73b), logic setting and the like can be easily performed by the panel wiring 91a1, 91b1 or the input control wiring 261 branched from the panel wiring 91a1, 91b1. Can be done.
  • the EL display device connects a control signal line or the like for performing logic control to the operation terminal 76 from the panel side (side on which the panel wiring 91 is formed).
  • the number of wirings 74 (74a, 74b, 74c) is reduced.
  • the control signal line connected to the operation terminal 76 does not need to form the COF wiring 74 (74a, 74b, 74c). Therefore, the number of COF wirings 74 can be reduced, the A distance, the B distance, and the D distance can be shortened, and the COF size and the driver IC size can be reduced.
  • an input control wiring 261 is formed by branching a wiring (for example, a logic voltage Vcc and a ground voltage Vgg) applied with a predetermined voltage from the panel wiring 91.
  • a wiring for example, a logic voltage Vcc and a ground voltage Vgg
  • the voltage is applied to the operation terminal 76 in accordance with the logic setting by the wiring layout design of the array pattern.
  • FIG. 14 is an explanatory diagram of a gate driver IC according to another embodiment of the present disclosure.
  • a UD terminal (terminal for setting the scanning direction of the shift register 51) which is a control terminal for performing logic setting is disposed or formed between the driver input terminal 73a and the driver output terminal 72 to which a continuous connection line is connected.
  • a SEL terminal (a terminal for setting gate voltage ternary driving and gate voltage binary driving of the gate signal line output circuit 53), which is a control terminal for setting logic, is connected to a driver input terminal 73b to which a continuous connection line is connected and a driver. Arranged or formed between the output terminals 72.
  • FIG. 15 is an explanatory diagram of a gate driver IC according to another embodiment of the present disclosure.
  • the SEL terminal which is a control terminal for performing logic setting is arranged or formed between the driver input terminal 73a and the driver output terminal 72 to which the continuous connection line is connected.
  • the UD terminal which is a control terminal for performing logic setting is arranged or formed between the driver input terminal 73b and the driver output terminal 72 for applying a voltage (Von voltage, Voff voltage) to which a continuous connection line is connected.
  • FIG. 15 shows a configuration in which the Voff1 voltage and the Voff2 voltage are independent in each gate signal line output circuit 53 (53a, 53b, 53c, 53d).
  • the Voff1a and Voff2a voltages are supplied to the gate signal line output circuit 53a. Therefore, when the gate signal line output circuit 53a performs the gate voltage ternary driving, the VonA voltage, the Voff1a voltage, and the Voff2a voltage are output.
  • the gate signal line output circuit 53b performs the gate voltage ternary driving
  • the VonB voltage, the Voff1b voltage, and the Voff2b voltage are output.
  • the gate signal line output circuit 53c performs the gate voltage ternary driving
  • the VonC voltage, the Voff1c voltage, and the Voff2c voltage are output.
  • the gate signal line output circuit 53d performs gate voltage ternary driving, a VonD voltage, a Voff1d voltage, and a Voff2d voltage are output.
  • FIG. 16 is an explanatory diagram of a gate driver IC according to another embodiment of the present disclosure.
  • the SEL terminal for performing logic setting or operation setting is connected to the connection terminal 75 a, and the gate signal line 17 is connected to the connection terminal 71.
  • the UD terminal for logic setting or operation setting is connected to the connection terminal 75c.
  • the Voff voltage is applied to the connection terminal 75b or 75a.
  • the COF wiring 74a, the COF wiring 74c (not shown), and the COF wiring 74b are configured by continuous connection lines.
  • the connection terminal 75a of the SEL terminal for performing logic setting or operation setting is connected or arranged between the connection terminal 71 of the gate signal line 17 and the connection terminal 75a.
  • the connection terminal 75c of the UD terminal for performing logic setting or operation setting is connected or arranged between the connection terminal 71 of the gate signal line 17 and the connection terminal 75b.
  • the input control wiring 261a is branched from the panel wiring 91a1 of the panel wiring 91a. As an example, it is assumed that the logic voltage Vcc is applied to the branched input control wiring 261a.
  • the input control wiring 261a is connected to the operation terminal 76a.
  • the input control wiring 261b is branched from the panel wiring 91a2 of the panel wiring 91a. As an example, it is assumed that the ground voltage Vgg is applied to the branched input control wiring 261b.
  • the input control wiring 261b is connected to the operation terminal 76b.
  • the logic level of the operation terminal 76b to which the ground voltage Vgg is applied is set to L.
  • the logic level of the operation terminal 76a to which the logic voltage Vcc is applied is set to H.
  • the operation terminals 76 are terminals for specifying or setting mode setting, operation setting, and operation setting of the gate driver IC 12, such as the gate signal line output circuit 53.
  • the operation of the gate driver IC 12 is set by the logic level (H, L) applied to the operation terminal 76.
  • the input control wiring 261a and the input control wiring 261b are wirings formed on the panel. Further, the input control wiring 261a and the input control wiring 261b have an intersection. However, since the intersection between the input control wiring 261a and the input control wiring 261b is small, the yield of the panel is not reduced. Since other matters are the same as those described in the other embodiments of the present disclosure, description thereof will be omitted.
  • the voltage Voff2 is applied to the driver input terminal 73a.
  • a Voff1 voltage is applied to the driver input terminal 73b, and a Von1 voltage is applied to the driver input terminal 73c.
  • the Von voltage applied to the driver input terminal 73c is used as the logic voltage H.
  • the Voff voltage applied to the driver input terminal 73b is used as the logic voltage L.
  • the driver input terminal 73c is connected to the internal wiring 262c.
  • the driver input terminal 73b is connected to the internal wiring 262b.
  • the internal wiring 262c becomes a logic voltage (logic level) H and is output to the terminals H4 to H1 of the driver IC.
  • the internal wiring 262b becomes a logic voltage (logic level) L and is output to the terminals L5 to L1 of the gate driver IC12.
  • Terminals C8 to C1 are operation terminals 76.
  • the logic level L is applied to the operation terminal C8 by short-circuiting the terminal L5 and the operation terminal C8. Therefore, the gate signal line output circuit 53d is set to an operation corresponding to the logic of the operation terminal C8.
  • the logic H level is applied to the operation terminal C7 by short-circuiting the terminal H5 and the operation terminal C7 as shown in the connection of FIG. Therefore, the gate signal line output circuit 53c is set to an operation corresponding to the logic of the operation terminal C7.
  • the gate signal line output circuit 53b is set to an operation corresponding to the logic of the operation terminal C6.
  • the logic level L is applied to the operation terminal C1 by short-circuiting the terminal L1 and the operation terminal C1. Therefore, the gate signal line output circuit 53a is set to an operation corresponding to the logic of the operation terminal C1.
  • the EL display device has a configuration and method in which the operation terminal 76 is logic-set by the internal wiring 262 (262b, 262c).
  • the continuous connection lines on the COF 22g can be reduced by forming the input control wiring 261 on the panel.
  • the size of the gate driver IC 12 can be reduced and the size of the COF can be reduced, so that the cost of the EL display device (EL display panel) can be reduced.
  • FIG. 19 shows a configuration in which a plurality of driver input terminals 73 are arranged for one driver input terminal 73 and the driver input terminals are connected by an internal wiring 262.
  • driver input terminals 73 (73b1, 73b2) are formed as input terminals of the two driver input terminals Von2, and the driver input terminal 73b1 and the driver input terminal 73b2 are electrically connected by the internal wiring 262. .
  • driver input terminals 73 (73a1 and 73a2) are formed as input terminals of two driver input terminals Von2, and the internal wiring 262 electrically connects between the driver input terminal 73a1 and the driver input terminal 73a2.
  • the plurality of driver input terminals 73a2 are electrically connected by the COF wiring 74f1.
  • the plurality of driver input terminals 73a1 are electrically connected by a COF wiring 74f2.
  • the plurality of driver input terminals 73b2 are electrically connected by a COF wiring 74f1.
  • the plurality of driver input terminals 73b1 are electrically connected by a COF wiring 74f2.
  • the COF wiring 74a1 that supplies the Von1 voltage to the gate driver IC 12 can supply a voltage to the driver input terminals 73a1 and 73a2 having a plurality of Von1 voltages.
  • the COF wiring 74a2 that supplies the Von2 voltage to the gate driver IC 12 can supply a voltage to a plurality of driver input terminals 73a2 and 73a1 of the Von2 voltage.
  • the COF wiring 74c1 that supplies the Von1 voltage to the gate driver IC 12 can supply a voltage to the driver input terminals 73b1 and 73b2 having a plurality of Von1 voltages.
  • the COF wiring 74b2 that supplies the Von2 voltage to the gate driver IC 12 can supply voltages to the driver input terminals 73b1 and 73b2 of the plurality of Von2 voltages.
  • control signal of the driver input terminal has been described, but the present disclosure is not limited to this.
  • it goes without saying that it may be combined with the voltage supply line described in FIG.
  • the output waveform of FIG. 20B can be output from the output terminal of the gate driver IC 12.
  • the output voltage is three voltages: an off voltage (Voff1, Voff2) and an on voltage (Von). Since three voltages are output, this is called gate voltage ternary driving. Alternatively, it is called gate overdrive driving.
  • a driving method in which driving is performed with two voltages, an off voltage (Voff1) and an on voltage (Von), is called gate voltage normal driving or gate voltage binary driving.
  • the gate voltage binary driving (FIG. 20A) and the gate voltage ternary driving (FIG. 20B) are determined by the logic voltage applied to the SEL terminal.
  • the Von voltage is a voltage that turns on the transistor 11 of the pixel 16.
  • the Voff1 and Voff2 voltages are voltages that turn off the transistor 11 of the pixel 16. Specifically, the Von voltage is 15 (V) or more and 30 (V) or less.
  • the Voff2 voltage is not less than ⁇ 15 (V) and not more than ⁇ 8 (V).
  • the voltage Voff1 is not less than ⁇ 8 (V) and not more than ⁇ 3 (V).
  • FIG. 21 is an explanatory diagram of gate voltage ternary driving.
  • the period Ta for outputting the ON voltage (Von) is an nH period (n is an integer of 1 or more, and H is a horizontal scanning period or a selection period of one pixel row).
  • the period Tb for applying the Voff2 voltage is a 1H period.
  • 1F (F is a frame period or a field period) Ta + Tb + Tc.
  • FIG. 21 FIG. 22A and FIG. 22B, and FIG. 20A and FIG. 20B, the gate voltage binary driving and gate voltage ternary driving of the present disclosure are described assuming that the transistor 11 is an n-channel transistor.
  • the transistor 11 is a p-channel, the polarity of the signal waveform is inverted.
  • 22A and 22B are explanatory diagrams of the on-voltage Von and illustrate gate voltage binary driving.
  • the ON voltage VonA of the gate signal line output circuit 53a is set by the voltage circuit E1 outside the COF.
  • the voltage circuit E1 corresponds to a switching power supply circuit, a regulator circuit, or the like.
  • the voltage circuit E1 outputs the Von voltage of the gate signal line output circuit 53a.
  • the ON voltage VonB of the gate signal line output circuit 53b is set by the voltage circuit E2 outside the COF.
  • the voltage circuit E2 corresponds to a switching power supply circuit, a regulator circuit, or the like.
  • the voltage circuit E2 outputs the Von voltage of the gate signal line output circuit 53b. At least two Von terminals are formed or arranged in the gate driver IC 12.
  • the voltage amplitude applied to the gate signal line 17 can be varied by setting the magnitude of the Von voltage.
  • the ON voltage is Von1
  • the ON voltage is Von2.
  • the application time of the Von voltage is nH (n is an integer of 1 or more), and n is configured to be variable by a controller (not shown).
  • the Voff1, Voff2 voltage and the voltage Von can be varied, adjusted or set by the gate signal line output circuits 53 (53a, 53b). Moreover, since these structures are the same as that of FIG. 22A and FIG. 22B, description is abbreviate
  • each gate signal line output circuit 53 (53a, 53b)
  • any one or a plurality of voltages Von among the plurality of gate signal line output circuits 53 (53a, 53b) may be variable, adjusted, or set.
  • either Voff1 or Voff2 may be variable, adjusted, or set.
  • FIG. 21 is an explanatory diagram of gate voltage ternary driving.
  • the Von voltage is applied to the pixel row selected by the shift register 51 for one horizontal scanning (1H) period (period Ta: pixel row selection period) or more.
  • the application period Tb of the Voff2 voltage is a 1H period.
  • the Voff1 voltage is applied during the period Tc, and the Voff1 voltage is applied and held during periods other than the period Ta and the period Tb.
  • the application period Ta of the Von voltage is an nH period (n is an integer of 1 or more) and is synchronized with the Clk signal.
  • the gate voltage ternary drive of FIG. 21 is performed for the gate signal line 17a of FIG. 49, the gate signal line 17a shown in FIG. 48, and the gate signal line 17a of FIG. That is, the gate voltage ternary driving is performed on the gate signal line 17 connected to the transistor 11 that writes the video signal to the pixel 16.
  • the period for changing from the Von voltage to the Voff1 voltage requires t1 and a long time. If t1 is long, the video signal written to the pixel during this period leaks, and crosstalk or the like occurs between pixels adjacent vertically.
  • the Voff2 voltage is applied for a period of 1H or for a period shorter than 1H (period Tb).
  • the Voff1 voltage is applied to the gate signal line 17 corresponding to the selected pixel row, and the gate signal line has a period (period Tc) until the Von voltage is applied in the next frame period. Voff1 voltage is held.
  • the Voff2 voltage is applied for 1H period or for a period shorter than 1H.
  • the Voff1 voltage is applied to the gate signal line 17 corresponding to the selected pixel row, and the gate signal line is held at the Voff1 voltage until the Von voltage is applied in the next frame period.
  • the gate voltage binary drive and the gate voltage ternary drive are set by a logic signal applied to the SEL (SEL1, SEL2) terminal.
  • the gate signal line output circuit 53 is set to the gate voltage binary drive mode.
  • the gate signal line output circuit 53 is set to the gate voltage ternary drive mode.
  • the transistor 11 is changed from the Von voltage applied state as illustrated in FIG. 20B.
  • the period until the Voff1 voltage level in the off state is shortened to t2.
  • the gate voltage binary driving as shown in FIG. 20A, it takes t1 and a long time to change from the Von voltage to the Voff1 voltage level.
  • the transistor connected to the corresponding gate signal line 17 (17a, 17b) is not completely turned off, so that the video signal written in the pixel 16 leaks.
  • the transition time from the Von voltage to the Voff1 voltage level is as short as t2, and the video signal written in the pixel 16 may leak. Absent. Therefore, crosstalk and signal leakage do not occur, and a good display image can be realized.
  • the gate signal line output circuit 53a can be set to the gate voltage ternary drive by setting the SEL1 terminal to the “H” logic. By setting the SEL2 terminal to “H” logic, the gate signal line output circuit 53b can be set to gate voltage ternary driving. As described above, in the present disclosure, the gate signal line output circuit 53 corresponding to each gate signal line can be switched between the gate voltage binary driving and the gate voltage ternary driving independently or individually by the SEL terminal. .
  • the gate signal line output circuit 53a By setting the SEL1 terminal to the “H” logic, the gate signal line output circuit 53a can be set to the gate voltage ternary driving, and by setting the SEL2 terminal to the “H” logic, the gate signal line output circuit 53b is set to the gate voltage 3. Can be set to value driven. Further, by setting the SEL31 terminal to “H” logic, the gate signal line output circuit 53c can be set to the gate voltage ternary drive, and by setting the SEL4 terminal to “H” logic, the gate signal line output circuit 53d is gated. Voltage ternary drive can be set.
  • the SEL terminal is set to two terminals (SEL1, SEL2), the logic signal applied to these two terminals is decoded, and four gate signal line output circuits 53 (53a, 53b, 53c, 53d).
  • One gate signal line output circuit 53 (53a, 53b, 53c, 53d) may be selected.
  • the gate voltage ternary driving is performed by a gate signal line to which a transistor for writing a video signal to the pixel 16 is connected, and the gate signal line may be formed or arranged in a plurality of gate signal lines in the pixel. This is because there is only one gate signal line 17 (17a, 17b).
  • gate signal line driving circuits are formed in the gate driver IC 12, one of them can be set to the gate voltage ternary driving, and the other gate signal line driving circuit can be set to the gate voltage binary driving. This is because it is only necessary.
  • a decoder (3-8 decoder) may be configured.
  • the gate signal line output circuit 53 corresponding to each gate signal line can be switched between the gate voltage binary driving and the gate voltage ternary driving independently or individually by the SEL terminal. .
  • the gate signal line 17 connected to the transistor for writing the video signal is driven on both sides (driven by the two gate driver ICs 12 arranged on the left and right of the display screen 25).
  • Other gate signal lines that do not require a high-speed slew rate are driven on one side (driven by one of the left and right gate driver ICs 12 on the display screen 25).
  • the double-sided drive is driven by the two gate driver ICs 12 (12a and 12b) arranged on the left and right of the display screen 25, but is not limited to this.
  • Both-side drive corresponds to any one that is driven by one gate driver IC 12 (12a, 12b).
  • a system in which two gate driver ICs 12 (12a, 12b) are connected or arranged on one side of the gate signal line 17 and driven is also applicable.
  • the both-side drive is a system in which one gate signal line 17a is driven by a plurality of gate driver ICs 12 (12a, 12b).
  • the gate signal line 17a is described as being driven by the gate driver IC 12 (12a, 12b), but the present invention is not limited to this.
  • a configuration in which a gate driver circuit (not shown) is formed or arranged directly on the panel substrate 31 by TAOS, high temperature or low temperature polysilicon technology, and the gate signal line 17 is driven by this gate driver circuit is also applicable.
  • gate driver circuits are connected to both sides of one gate signal line 17 is also within the scope of the present disclosure.
  • a configuration in which the gate driver IC 12 is connected to one side of one gate signal line 17 and the gate driver circuit is connected to the other end is also within the scope of the present disclosure.
  • a configuration in which two gate driver circuits are connected to one side of one gate signal line 17 is also within the scope of the present disclosure.
  • This disclosure will mainly be described by exemplifying a method (program voltage method) in which a video signal voltage is applied to the pixels 16.
  • a method of applying a video signal current to the pixel 16 may be used.
  • a digital drive system that displays the pixels 16 by blinking or digitally lighting them such as PWM drive, may be used.
  • other driving methods may be used.
  • the light emission area variable drive which expresses the light emission intensity by the light emission area may be used.
  • PWM driving is a method in which a predetermined voltage value is applied to the pixel 16 by the switching transistor 11b, and the number of bits corresponding to the gradation is displayed by gradation by turning on and off the switching transistor 11d.
  • the switching transistor 11d is controlled to be turned on / off to generate a strip-shaped black display (non-display) on the display screen 25, thereby controlling the amount of current flowing through the display screen 25.
  • FIG. 23 is an explanatory diagram of a driving method of the EL display device according to the present disclosure.
  • the gate driver IC 12a and the gate driver IC 12b are gate driver ICs having the same specifications.
  • the gate driver IC 12a and the gate driver IC 12b are arranged symmetrically with respect to the central axis of the screen.
  • the logic of the UD terminals (terminals for setting the scanning direction (not shown)) of the gate driver IC 12a and the gate driver IC 12b are different. That is, the UD terminal is set so that the gate driver IC 12a is scanned in the A direction, and the UD terminal is set so that the gate driver IC 12b is scanned in the B direction.
  • gate driver IC 12 (12a, 12b)
  • two gate signal line output circuits 53 (53a, 53b) are arranged or formed.
  • A1, A2, A3,..., B1, B2, B3,... are units in which data is shifted by the clock of the shift terminal (Clk terminal) (block 141). Called).
  • the gate signal line output circuit 53a of the gate driver IC 12a drives the gate signal line 17a.
  • the gate signal line output circuit 53b of the gate driver IC 12a drives the gate signal line 17b.
  • the blocks A1 and B1 drive (control) the pixel 16a
  • the blocks A2 and B2 drive (control) the pixel 16b
  • the blocks A3 and B3 drive (control) the pixel 16c.
  • the block A1 drives (controls) the pixel 16a
  • the block B2 drives (controls) the pixel 16b
  • the block A2 drives (controls) the pixel 16c
  • the block B2 drives (controls) the pixel 16d. Drive (control).
  • the selection position of the gate driver IC 12b moves by two pixel rows with one clock input.
  • the clock speed of the gate driver IC 12b needs to be operated at half the clock speed of the gate driver IC 12a.
  • the gate signal line 17a of each pixel row is connected to the gate signal line output circuit 53a of the gate driver IC 12a.
  • the gate signal lines 17a of the odd-numbered pixel rows are connected to the gate signal line output circuit 53a of the gate signal line output circuit 53b, and the gate signal lines 17a of the even-numbered pixel rows are connected to the gate signal line output circuit 53b.
  • the gate signal line output circuit 53b is connected.
  • the gate signal line 17b of each pixel row is connected to the gate signal line output circuit 53b of the gate driver IC 12a.
  • the gate signal line 17a of each pixel row is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53a and the gate signal line output circuit 53b of the gate driver IC 12b. . Therefore, the gate signal line 17a to which the switching transistor 11b for applying the video signal to the pixel is connected can be driven at a high slew rate.
  • the gate signal line 17b is driven only by the gate signal line output circuit 53b of the gate driver IC 12a.
  • the switching transistor 11d does not require a high-speed on / off operation. Therefore, practically sufficient characteristics can be realized by one-side driving only by the gate signal line output circuit 53b of the gate driver IC 12a.
  • the gate driver IC 12a drives the gate signal line 17a and the gate signal line 17b.
  • the gate driver IC 12b drives only the gate signal line 17a.
  • the gate driver IC 12a and the gate driver IC 12b have basically the same configuration. Therefore, the number of gate driver ICs 12b arranged or connected on the right side of the display screen 25 may be 1 ⁇ 2 that of the gate driver ICs 12a arranged or connected on the left side of the display screen 25. Therefore, since the number of gate driver ICs 12 (12a, 12b) used can be reduced as compared with the conventional EL display device, the cost can be reduced.
  • the number of gate driver ICs 12a disposed at the left end of the display screen 25 is four, whereas the right of the display screen 25 There are two gate driver ICs 12b, which are half of four.
  • FIG. 25 illustrates the connection or connection state of the gate signal lines 17 (17a and 17b) in FIG.
  • the gate driver IC 12b is connected to the gate signal line 17a.
  • the gate driver IC 12a (12a1, 12a2) is connected to the gate signal line 17a and the gate signal line 17b.
  • An on voltage and an off voltage are applied to the gate signal line 17a and the gate signal line 17b.
  • the gate driver IC 12a and the gate signal line 17b are basically the same specification ICs, although the connection state of the control signal line and the like is different (FIG. 26, etc.).
  • the gate driver IC 12b drives the gate signal line 17a that needs to be driven on both sides.
  • the gate driver IC 12a (12a1, 12a2) drives all the gate signal lines 17 (17a, 17b) connected to the pixels. Alternatively, both the gate signal lines 17 (17a and 17b) that need to be driven on both sides and the gate signal line 17a that is driven on one side are driven.
  • a plurality of gate signal line output circuits 53 (53a, 53b) formed or arranged in the gate driver IC 12b drive the gate signal lines 17 (17a, 17b) of different pixel rows.
  • the gate signal line output circuit 53a of the gate driver IC 12b drives the gate signal line 17a of the odd-numbered pixel row, and the gate signal line output circuit.
  • 53b drives the gate signal line 17a of the even pixel row.
  • one pixel has four gate signal lines, of which two gate signal lines 17 (17a, 17b) are driven on both sides and the other two gate signal lines 17 (17a, 17b) are on one side.
  • the gate signal line output circuits 53a and 53b drive the gate signal lines 17 (17a and 17b) in the odd pixel rows, and the gate signal line output circuits 53c and 53d in the even pixel rows.
  • the gate signal line 17 (17c, 17d) is driven.
  • the four gate signal line output circuits 53 (53a, 53b, 53c, 53d) of the gate driver IC 12a sequentially drive the four gate signal lines 17 (17a, 17b, 17c, 17d) in order of odd and even pixel rows. .
  • FIG. 26 is an explanatory diagram of an EL display device according to the present disclosure.
  • FIG. 26 shows control terminals and the like. In the drawings of the present disclosure, portions unnecessary for description are omitted.
  • the output buffer 52 is disposed on the output side of the gate signal line output circuit 53 (53a, 53b).
  • Dat terminals are data input terminals of the shift register 51 (51a, 51b).
  • Dat terminals By setting the Dat terminal to data “H”, on data is input to the shift register 51 (51a, 51b) by the clock applied to the clock (Clk) terminal.
  • Dat terminal By setting the Dat terminal to data “L”, off data is input to the shift register 51 (51a, 51b) by the clock applied to the clock (Clk) terminal.
  • the on data is held in the block 141 of the shift register 51 (51a, 51b)
  • the on voltage is applied to or output from the corresponding gate signal line 17 or held at the on voltage.
  • the off voltage is applied to the corresponding gate signal line 17 (17a, 17b, 17c, 17d) or output or held at the off voltage.
  • the data holding state of the block 141 is sequentially shifted by the clock signal applied to the clock (Clk) terminal. Note that the shift direction is changed by a logic signal applied to a UD terminal (not shown).
  • the Enb terminal is an enable signal control terminal. By setting the Enb terminal to data “H”, an ON voltage or an OFF voltage is output to the gate signal line 17 corresponding to the ON data or OFF data held or latched in the shift register 51.
  • the gate signal line 17 is held at the off voltage or the off voltage regardless of the on data or off data held or latched in the shift register 51.
  • the ClkA (clock) terminal, UDA (up / down) terminal, and EnA (enable) terminal of the gate signal line output circuit 53a and the gate signal line output circuit 53b of the gate driver IC 12a are common.
  • the Dat (data) terminals (DatA1, DatA2) of the gate signal line output circuit 53a and the gate signal line output circuit 53b of the gate driver IC 12a are independent.
  • the EnbA1 terminal is a terminal that controls the gate signal line 17a to an off state
  • the EnbA2 terminal is a terminal that controls the gate signal line 17b to an off state.
  • the gate signal line output circuit 53b of the gate driver IC 12a does not have a clock terminal (ClkA), but the gate driver IC has a terminal.
  • the gate driver IC 12 (12a, 12b) will be described as an IC, but is not limited to this. Needless to say, the gate driver circuit may be formed directly on the glass substrate with polysilicon or the like.
  • the gate signal line output circuit 53a of the gate driver IC 12b and the UDB (up / down) terminal of the gate signal line output circuit 53b are common.
  • the Dat (data) terminals (DatB1, DatB2) and Enb (enable) terminals (EnbB1, EnbB2) of the gate signal line output circuit 53a and the gate signal line output circuit 53b of the gate driver IC 12b are Clk (clock) terminals (ClkB1, Independent of ClkB2).
  • FIG. 27 is a diagram illustrating the gate driver IC 12a in detail.
  • the gate driver IC 12b is the same as the gate driver IC 12a.
  • the gate driver IC 12a has a switching circuit 161.
  • the switching circuit 161 is a switch circuit for realizing the gate voltage ternary driving of FIGS. 21 and 20B and the gate voltage binary driving of FIGS. 22B and 20A.
  • the switching circuit 161 has a function of selecting one voltage from the Voff1 voltage, the Voff2 voltage, and the Von voltage and outputting the selected voltage to the gate signal line 17.
  • the Voff2 voltage is applied to the a terminal of the switching circuit 161 (161a, 161b), the Voff1 voltage is applied to the b terminal, and the Von voltage is applied to the c terminal. Any of Voff2, Voff1, and Von voltage is selected by a logic signal applied to the d terminal (2 bits). The logic signal at the d terminal is based on the data (Dat) held in the shift register 51 (51a, 51b).
  • the switching circuit 161 switches the output from Von voltage ⁇ Voff2 voltage ⁇ Voff1 voltage, thereby realizing the gate voltage ternary driving shown in FIG. 20B.
  • the switching circuit 161 (161a, 161b) switches the output from the Von voltage to the Voff1 voltage, thereby realizing the gate voltage binary driving shown in FIG. 20A.
  • an on-voltage is applied to the driver input terminal 73a.
  • the driver input terminal 73a is configured so that different Von voltages can be applied by a plurality of gate signal line output circuits 53 or output buffers 52 formed or configured in the gate driver IC 12 (12a, 12b). Note that the switching circuit 161 (161a, 161b) has been described with reference to FIG.
  • the selection or setting of the gate voltage binary drive and the gate voltage ternary drive is performed by a logic signal applied to the SEL terminal as shown in FIG.
  • the SEL terminal is provided in each gate signal line output circuit 53.
  • the SEL terminal is set to the pull-down state in the internal circuit of the gate driver IC 12 (12a, 12b), and is set to the gate voltage binary drive by default (pre-down state). This is because the gate voltage binary driving has a lower output voltage than the gate voltage ternary driving, and the risk of destroying the gate driver IC 12 (12a, 12b) is reduced.
  • the gate signal line output circuit 53 is set to the gate voltage ternary driving mode.
  • the Von voltage, Voff1 voltage, and Voff2 voltage are input from the external terminals of the gate driver IC 12 (12a, 12b).
  • the voltages Voff1 and Voff2 are shown to be common to the gate signal line output circuit 53, but the present disclosure is not limited to this.
  • the terminals may be arranged so that each gate signal line output circuit 53 can apply individual Voff1 and Voff2 voltages. The same applies to the Von terminal.
  • a plurality of gate driver ICs 12 (12a, 12b) are mounted on the display panel.
  • the Von voltage, Voff1 voltage, and Voff2 voltage are commonly applied to the plurality of gate driver ICs 12 (12a, 12b).
  • the appropriate Von voltage and Voff1 voltage for each gate signal line 17 are different. Also, the necessity of the Voff2 voltage is different. Therefore, it is preferable to configure the Von voltage, Voff1 voltage, and Voff2 voltage so that the voltage values can be individually set according to the type of the gate signal line 17.
  • the gate signal line 17a, the gate signal line 17c, the gate signal line 17d, and the gate signal line 17b have different Von voltages.
  • the Von voltage appropriate for the gate signal line 17 b is higher than that of the other gate signal lines 17. This is because the Von voltage applied to the switching transistor 11d is increased to reduce the on-resistance of the switching transistor 11d.
  • the gate signal line 17a, the gate signal line 17c, the gate signal line 17d, and the gate signal line 17b have different Voff1 voltages.
  • the Voff1 voltage appropriate for the gate signal line 17b is higher than that of the other gate signal lines 17. This is because the Voff1 voltage applied to the switching transistor 11d is increased and the absolute value (Von ⁇ Voff1) of the voltage applied to the switching transistor 11d is decreased.
  • the switching transistor 11b performs gate voltage ternary driving, while the other switching transistors 11d, 11c, and 11e perform gate voltage binary driving. Therefore, the gate signal line 17a requires the Voff2 voltage, but other gate signal lines are unnecessary. Therefore, as shown in FIG. 15, the gate driver IC 12 is configured so that each gate signal line output circuit 53 can independently apply a Von voltage, a Voff1 voltage, and a Voff2 voltage, and each gate signal line
  • the output circuit 53 is preferably configured such that the gate voltage ternary drive and the gate voltage binary drive can be set independently by the SEL terminal.
  • the Voff2 voltage may be shared by the gate signal line output circuits 53. This is because the gate signal line 17 requiring the Voff2 voltage is often specified by the transistor 11 to which the video signal is applied.
  • a configuration in which the Voff1 voltage and the Voff2 voltage are made common in the plurality of gate signal line output circuits 53 and the Von voltage is made independent is also exemplified.
  • a configuration in which the Von voltage and Voff2 voltage are shared by the plurality of gate signal line output circuits 53 and the Voff1 voltage is made independent is also exemplified.
  • the pixel 16 includes two gate signal lines 17a and 17b.
  • the gate signal line 17a is connected to a switching transistor 11 that applies a video signal.
  • the gate signal line 17b will be described as performing one-side driving.
  • the connection state and connection state of terminals (Dat, Enb, etc.) provided in the gate signal line output circuit 53 are only examples. In the following description, each terminal is described as an external terminal provided in the gate driver IC 12 (12a, 12b), but the present invention is not limited to this.
  • the gate driver IC 12 (12a, 12b) may be connected and connected inside the IC.
  • the gate driver IC 12a drives the gate signal lines 17a and 17b.
  • the gate driver IC 12b drives the gate signal line 17a.
  • a circle indicates that data is held in the block 141 and an on-voltage (Von voltage) is output to the gate signal line 17a in charge of the block with the circle.
  • Von voltage on-voltage
  • an off voltage Voff1 voltage or Voff2 voltage
  • an ON voltage is output from the block marked with ⁇
  • the Enb terminal is L
  • the output voltage to is an off voltage.
  • the clock (Clk) terminal of the gate driver IC 12a is common to the gate signal line output circuits 53a and 53b.
  • the gate signal line output circuit 53a of the gate driver IC 12b is ClkB1
  • the gate signal line output circuit 53b of the gate driver IC 12b is ClkB2. That is, the gate signal line output circuit 53a and the gate signal line output circuit 53b of the gate driver IC 12b operate with different clocks.
  • the same clock is input to the gate signal line output circuit 53a and the gate signal line output circuit 53b, and the input clock is divided to a predetermined value in the gate signal line output circuit 53b or the gate driver IC 12b.
  • the above items can be applied to the embodiments other than the present specification.
  • the operation of the gate signal line output circuit 53b of the gate driver IC 12a is omitted.
  • the gate signal line output circuit 53a of the gate driver IC 12a selects the gate signal line 17a or controls the ON voltage position, and the gate signal line output circuit 53b of the gate driver IC 12a selects the gate signal line 17b or controls the ON voltage position. This is because the method is the same or similar operation.
  • the voltage level applied to the Clk terminal or the data ( ⁇ mark) position at the signal edge moves in the block 141, or the logic level applied to the Clk terminal is input to the block 141.
  • “H” at the Dat terminal indicates a state in which data for outputting an ON voltage is set or input to the gate signal line 17 or a state in which the data is input.
  • “L” at the Dat terminal indicates a state in which data for outputting an off voltage is set or input to the gate signal line 17 or a state in which data is input.
  • the “H” level of the Enb terminal means that each gate signal line 17 is based on the setting state of the block 141 (the ⁇ mark outputs an on-voltage to the gate signal line 17. The unmarked mark outputs an off-voltage to the gate signal line 17). The state where the on voltage or the off voltage is output or the state where it is output is shown.
  • L of the Enb terminal means that each gate signal line is independent of the setting state of the block 141 ( ⁇ indicates that an on-voltage is output to the gate signal line 17. No mark indicates that an off-voltage is output to the gate signal line 17). 17 shows a state in which an off-voltage is output or a state in which it is output.
  • the DatA1 terminal and the EnbA1 terminal are connected to the gate signal line output circuit 53a of the gate driver IC 12a, and the ClkA terminal is commonly connected to the gate signal line output circuit 53b.
  • a DatA2 terminal and an EnbA2 terminal are connected to the gate signal line output circuit 53b.
  • the gate signal line output circuit 53a of the gate driver IC 12b is connected to the DatB1 terminal, the EnbB1 terminal, and the ClkB1 terminal, and the gate signal line output circuit 53b of the gate driver IC 12b is connected to the DatB2 terminal, the EnbB2 terminal, and the ClkB2 terminal.
  • the DatA1 terminal “H”, EnbA1 terminal “H”, DatA2 terminal “L”, and EnbA2 terminal “L” of the gate driver IC 12a are set.
  • the DatA2 terminal of the gate driver IC 12a is set to “L” and the EnbA2 terminal is set to “L”, the operation related to the control of the gate signal line 17b is not described for easy understanding.
  • the DatA2 terminal is also “H” or “L”, and the EnbA2 terminal is also “H”. Needless to say, it is set to “L”.
  • the DatA1 terminal “H”, EnbA1 terminal “H”, DatA2 terminal “L”, and EnbA2 terminal “L” of the gate driver IC 12a are set.
  • ON data ( ⁇ mark) is input to the block 141 (A1) of the gate signal line output circuit 53a of the gate driver IC 12a. Since the EnbA1 terminal of the gate signal line output circuit 53a of the gate driver IC 12a is “H”, an ON voltage is output to the gate signal line 17a of the pixel 16a. Therefore, the video signal applied to the source signal line (not shown) is applied to the pixel 16a.
  • the ON data (in the block 141 (A1) of the gate signal line output circuit 53a of the gate driver IC 12b is input by the input of ClkB1. ⁇ is entered. Since the EnbB1 terminal of the gate signal line output circuit 53a of the gate driver IC 12b is “H”, an ON voltage is output to the gate signal line 17a of the pixel 16a.
  • the gate signal line 17a of the pixel 16a is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53a of the gate driver IC 12b.
  • off data (no mark) is input to the block 141 (B1) of the gate signal line output circuit 53b of the gate driver IC 12b by the input of ClkB2. Entered. Further, since the EnbB2 terminal of the gate signal line output circuit 53b of the gate driver IC 12b is “L”, an off voltage is output to the gate signal line 17a of the pixel 16b.
  • the voltage (on voltage, off voltage) output from the gate driver IC 12b to the gate signal line 17a can be controlled by data latched or held in the block 141. It can also be realized by setting the logic of the Enb terminal. Therefore, it goes without saying that any of the above-described methods may be used in the driving method of the EL display device (EL display panel) of the present disclosure.
  • the gate signal line 17a of the pixel 16a is driven on both sides, and an off voltage is applied to the gate signal line 17a of the other pixels.
  • an on / off voltage may be applied to the gate signal line 17b by the gate signal line output circuit 53b of the gate driver IC 12a as needed.
  • the EnbA1 terminal of the gate signal line output circuit 53a of the gate driver IC 12a is “H”
  • an off voltage is output to the gate signal line 17a of the pixel 16a
  • an on voltage is output to the gate signal line 17a of the pixel 16b. Is done. Therefore, the video signal applied to the source signal line (not shown) is applied to the pixel 16b. The video signal previously applied to the pixel 16a is held.
  • the ON data (in the block 141 (B1) of the gate signal line output circuit 53b of the gate driver IC 12b is input by the input of ClkB2. ⁇ is entered. Since the EnbB2 terminal of the gate signal line output circuit 53b of the gate driver IC 12b is “H”, an ON voltage is output to the gate signal line 17a of the pixel 16b.
  • the gate signal line 17a of the pixel 16b is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53b of the gate driver IC 12b.
  • the gate signal line 17a of the pixel 16b is driven on both sides, and the off voltage is applied to the gate signal lines 17a of the other pixels 16 (16c, 16d,... 16n). Is done. Needless to say, an on / off voltage may be applied to the gate signal line 17b by the gate signal line output circuit 53b of the gate driver IC 12a as needed.
  • 31A and 31B are controlled in the same manner as in FIGS. 30A and 30B.
  • the DatA1 terminal “L”, EnbA1 terminal “H”, DatA2 terminal “L”, and EnbA2 terminal “L” of the gate driver IC 12a are set.
  • off data (no mark) is input to the block 141 (A1) of the gate signal line output circuit 53a of the gate driver IC 12a. Since the EnbA1 terminal of the gate signal line output circuit 53a of the gate driver IC 12a is “H”, the data state of the block A1 is reflected on the gate signal line 17a of the pixel 16a, and an off voltage is output. Also, the data of block A2 is transferred to A3 by the input of ClkA. An on-voltage is output to the gate signal line 17a of the pixel 16c. A video signal applied to a source signal line (not shown) is applied to the pixel 16c.
  • off data in the block 141 (A1) of the gate signal line output circuit 53a of the gate driver IC 12b is input by ClkB1). (No mark) is entered.
  • the data in the block A1 of the gate signal line output circuit 53a of the gate driver IC 12b is transferred to the block A2. Since the EnbB1 terminal of the gate signal line output circuit 53a of the gate driver IC 12b is “H”, an off voltage is output to the gate signal line 17a of the pixel 16a, and an on voltage is output to the gate signal line 17a of the pixel 16c. Is done.
  • the gate signal line 17a of the pixel 16c is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53a of the gate driver IC 12b.
  • the gate signal line 17a of the pixel 16c is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53a of the gate driver IC 12b.
  • the gate signal line 17a of the pixel 16c is driven on both sides, and the off voltage is applied to the gate signal lines 17a of other pixels.
  • an on / off voltage may be applied to the gate signal line 17b by the gate signal line output circuit 53b of the gate driver IC 12a as needed.
  • the DatA1 terminal “L”, the EnbA1 terminal “H”, the DatA2 terminal “L”, and the EnbA2 terminal “L” of the gate driver IC 12a are set.
  • off data (no mark) is input to the block 141 (A1) of the gate signal line output circuit 53a of the gate driver IC 12a. Since the EnbA1 terminal of the gate signal line output circuit 53a of the gate driver IC 12a is “H”, the data state of the block A1 is reflected on the gate signal line 17a of the pixel 16a, and an off voltage is output. Further, the data of block A3 is transferred to A4 by the input of ClkA. An on-voltage is output to the gate signal line 17a of the pixel 16d. A video signal applied to the source signal line 18 (not shown) is applied to the pixel 16d.
  • the off data (in the block 141 (B1) of the gate signal line output circuit 53a of the gate driver IC 12b is input by the input of ClkB2. (No mark) is entered.
  • the data in the block B1 of the gate signal line output circuit 53a of the gate driver IC 12b is transferred to the block AB. Since the EnbB1 terminal of the gate signal line output circuit 53b of the gate driver IC 12b is “H”, an off voltage is output to the gate signal line 17a of the pixel 16b, and an on voltage is output to the gate signal line 17a of the pixel 16d. Is done.
  • the gate signal line 17a of the pixel 16d is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53b of the gate driver IC 12b.
  • the DatB2 terminal “L” and EnbB2 terminal “L” of the gate driver IC 12a are set, and ClkB1 is not input, and the data of the gate signal line output circuit 53a of the gate driver IC 12b is not shifted. Therefore, the data held in the block A1 of the gate signal line output circuit 53a of the gate driver IC 12b is not transferred to the block A2. Since EnbB1 is “L”, an off voltage is applied to the gate signal line 17a of the pixel 16c.
  • the gate signal line 17a of the pixel 16d is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuit 53b of the gate driver IC 12b.
  • the gate signal line 17a of the pixel 16c is driven on both sides, and an off voltage is applied to the gate signal line 17a of the other pixels.
  • an on / off voltage may be applied to the gate signal line 17b by the gate signal line output circuit 53b of the gate driver IC 12a as needed.
  • the gate driver IC 12a shifts the data positions of the gate signal line output circuits 53a and 53b in synchronization with ClkA, so that the gate driver IC 12b causes the gate signal line output circuits 53a and 53b to be connected to another clock (ClkB1). , ClkB2) alternately or independently, and by alternately or independently controlling the EnbB1 terminal and EnbB2 terminal, both-side driving of the gate signal line 17a of each pixel is realized.
  • the clock ClkB1 of the gate signal line output circuit 53a of the gate driver IC 12b and the clock ClkB2 of the gate signal line output circuit 53b are operated alternately, and the data position ( ⁇ mark, no mark position) in the block 141 is set. I decided to move it.
  • the present disclosure is not limited to this.
  • FIGS. 31A and 31B it is assumed that the circles are in the block A1 of the gate signal line output circuit 53a and the block B1 of the gate signal line output circuit 53b.
  • the clocks ClkB1 and ClkB2 are input to the gate signal line output circuits 53a and 53b at the same timing, the position of the circle moves to the position of the block 141 shown in FIG. 31B. That is, the position marked with o moves to the A2 position of the gate signal line output circuit 53a and the B2 position of the gate signal line output circuit 53b.
  • the driving method of the present disclosure is used. It goes without saying that it can be realized. The same applies to the control of the gate signal line 17b. Needless to say, the present invention is applicable to other embodiments of the present disclosure.
  • FIG. 32A and 32B show an embodiment in which continuous data (circles) is input to the gate signal line output circuit 53 or the shift register 51.
  • FIG. 32A and 32B show an embodiment in which continuous data (circles) is input to the gate signal line output circuit 53 or the shift register 51.
  • the gate driver IC 12a is in a state where the DatA1 terminal is set to “H” and the clock is input twice to the ClkA terminal (the description of the gate signal line output circuit 53b of the gate driver IC 12a is omitted). Therefore, the circles (ON voltage positions) are held in the blocks A1 and A2 of the gate signal line output circuit 53a of the gate driver IC 12a. Further, since the EnbA1 terminal of the gate signal line output circuit 53a of the gate driver IC 12a is set to “H”, the ON voltage of the gate signal line 17a of the pixel 16a and the pixel 16b is applied (output).
  • “H” logic is applied to the DatB1 and DatB2 terminals of the gate driver IC 12b, and a single clock signal is input to ClkB1 and ClkB2, whereby the block A1 and the gate of the gate signal line output circuit 53a of the gate driver IC12b are input. A mark (ON voltage position) is held in the block B1 of the signal line output circuit 53b. Further, since the EnbB1 terminal and the EnbB2 terminal of the gate signal line output circuit 53a of the gate driver IC 12b are set to “H”, the ON voltage of the gate signal lines 17a of the pixels 16a and 16b is applied (output). The EnbA1 of the gate driver IC 12a is “H”.
  • the gate signal line 17a of the pixel 16a and the pixel 16b is driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuits 53a and 53b of the gate driver IC 12b. Is done.
  • FIG. 32B shows a state in which, from the state of FIG. 32A, DatA1 is set to “L” to the gate signal line output circuit 53a of the gate driver IC 12a, and one clock is input to the ClkA terminal. From the position of FIG. 32A, the position of the circle mark of the gate signal line output circuit 53a is shifted by one block and shifted to the positions of blocks A2 and A3. Further, DatB1 and DatB2 are set to “L” in the gate signal line output circuit 53a of the gate driver IC 12b, and one clock is input to the ClkB1 terminal. From the position of FIG.
  • the position of the circle mark of the gate signal line output circuit 53a of the gate driver IC 12b is shifted by one block and shifted to the position of the block A2. Note that the clock is not input to ClkB2 in the gate signal line output circuit 53b of the gate driver IC 12b, and the position of the circle mark remains B1. EnbB1 and EnbB2 of the gate driver IC 12b are “H”.
  • the gate signal lines 17a of the pixels 16b and 16c are driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuits 53a and 53b of the gate driver IC 12b.
  • the on-voltage position to the gate signal line 17a is shifted by one pixel row as compared to FIG. 32A.
  • FIG. 33A shows a state where, from the state of FIG. 32B, DatA1 is set to “L” to the gate signal line output circuit 53a of the gate driver IC 12a, and one clock is inputted to the ClkA terminal. From the position of FIG. 32B, the position of the circle mark of the gate signal line output circuit 53a is shifted by one block and shifted to the positions of blocks A3 and A4. Further, DatB1 and DatB2 are set to “L” in the gate signal line output circuit 53a of the gate driver IC 12b, and one clock is input to the ClkB2 terminal. From the position of FIG.
  • the position of the circle mark of the gate signal line output circuit 53b of the gate driver IC 12b is shifted by one block and shifted to the position of the block B2. Accordingly, the positions of the circles of the gate driver IC 12b are the blocks A2 and B2. EnbB1 and EnbB2 of the gate driver IC 12b are “H”.
  • the gate signal lines 17a of the pixels 16c and 16d are driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuits 53a and 53b of the gate driver IC 12b. To be implemented. Therefore, as compared with FIG. 32B, in FIG. 33A, the on-voltage position to the gate signal line 17a is shifted by one pixel row.
  • FIG. 33B shows a state where, from the state of FIG. 33A, DatA1 is set to “L” to the gate signal line output circuit 53a of the gate driver IC 12a, and one clock is input to the ClkA terminal. From the position of FIG. 33A, the position of the circle mark of the gate signal line output circuit 53a is shifted by one block and shifted to the positions of blocks A4 and A5. Further, DatB1 and DatB2 are set to “L” in the gate signal line output circuit 53a of the gate driver IC 12b, and one clock is input to the ClkB1 terminal. From the position of FIG.
  • the position of the circle mark of the gate signal line output circuit 53a of the gate driver IC 12b is shifted by one block and shifted to the position of the block A3. Accordingly, the positions of the circles of the gate driver IC 12b are the blocks A3 and B2. EnbB1 and EnbB2 of the gate driver IC 12b are “H”.
  • the gate signal lines 17a of the pixels 16d and 16e are driven on both sides by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuits 53a and 53b of the gate driver IC 12b.
  • the ON voltage position to the gate signal line 17a is shifted by one pixel row as compared to FIG. 33A.
  • each of the gate driver IC 12a and the gate driver IC 12b is controlled or operated with the circle mark position being continuous, but the present invention is not limited to this. However, it is needless to say that it may be discontinuous or three or more may be continuous.
  • 34A and 34B are explanatory diagrams of control or operation of the gate signal line output circuit 53b of the gate driver IC 12a. Note that the operation or operation of the gate driver IC 12b is the same as or similar to the operation described previously, and thus the description thereof is omitted.
  • FIG. 34A shows a state in which DatA2 is set to “H” to the gate signal line output circuit 53b of the gate driver IC 12a and three clocks are input to the ClkA terminal.
  • Data ( ⁇ ) is input to the gate signal line output circuit 53b, and the position of the ⁇ mark is shifted from the block 141 and held at the positions of the blocks B1, B2, and B3.
  • DatA1 is set to “H” to the gate signal line output circuit 53a of the gate driver IC 12a, and one clock is input to the ClkA terminal.
  • EnbA1 and EnbA2 of the gate driver IC 12a are “H”.
  • the ON voltage is output to the gate signal lines 17b of the pixels 16a, 16b, and 16c.
  • an on-voltage is output to the gate signal line 17a of the pixel 16a.
  • the gate signal line 17a of the pixel 16a is driven on both sides, and the gate signal line 17b of the pixel 16a, pixel 16b, and pixel 16c is driven on one side.
  • the switching transistor 11d is connected to the gate signal line 17b, and the switching transistor 11d controls the current that the driving transistor 11a passes through the EL element 15.
  • the switching transistor 11d when an on-voltage is applied to the gate signal line 17b, the switching transistor 11d is turned on, current is supplied to the EL element 15, and the EL element 15 is lit. On the other hand, if the switching transistor 11d is off, no current is supplied to the EL element 15, and the EL element 15 is turned off.
  • FIG. 34B shows a state in which DatA2 is set to “L” in the gate signal line output circuit 53b of the gate driver IC 12a and one clock is input to the ClkA terminal.
  • Data no mark
  • DatA1 is set to “L” to the gate signal line output circuit 53a of the gate driver IC 12a, and one clock is input to the ClkA terminal.
  • EnbA1 and EnbA2 of the gate driver IC 12a are “H”.
  • the ON voltage is output to the pixel 16b, the pixel 16c, and the gate signal line 17b of the pixel 16.
  • an on-voltage is output to the gate signal line 17a of the pixel 16b. Accordingly, the gate signal line 17a of the pixel 16b is driven on both sides, and the gate signal line 17b of the pixel 16b, pixel 16c, and pixel 16d is driven on one side.
  • both-side driving of the gate signal line 17a is performed by the gate signal line output circuit 53a of the gate driver IC 12a and the gate signal line output circuits 53a and 53b of the gate driver IC 12b. Further, one-side driving of the gate signal line 17b is performed by the gate signal line output circuit 53b of the gate driver IC 12a.
  • the positions of the continuous circles are sequentially shifted from the position of the block 141 of the shift register 51, and duty driving or the like is performed.
  • the gate driver IC 12a and the gate driver IC 12b are the same gate driver IC 12 and are mounted at the mounting positions (the right position of the display screen 25 and the left position of the display screen 25) of the EL display device (EL display panel).
  • the gate driver IC 12a and the gate driver IC 12b are the same gate driver IC 12 and are mounted at the mounting positions (the right position of the display screen 25 and the left position of the display screen 25) of the EL display device (EL display panel).
  • both-side drive or one-side drive of the gate signal line 17 is realized or implemented.
  • one type of gate driver IC 12 (12a, 12b) of the present disclosure is manufactured, and the manufactured gate driver IC 12 (12a, 12b) is mounted on an EL display device having a wide variety of pixel circuits.
  • An EL display device that realizes accurate image display can be realized.
  • the gate driver IC 12 (12a, 12b) of the present disclosure can correspond to a wide variety of pixel circuits. Therefore, it can be used as the general-purpose gate driver IC 12 (12a, 12b) and can be mass-produced, so that the cost can be reduced.
  • the gate driver IC 12 (12a, 12b) of the present disclosure can set the scan direction of the shift register by the upside down setting logic terminal (UD terminal, for example, see FIG. 15). Therefore, the specification can be made by arranging the gate driver ICs 12a and 12b on the left and right of the display screen 25. Therefore, both-side driving and one-side driving of the gate signal line 17 can be easily realized. In addition, by performing one-side driving, the number of gate driver ICs 12 (12a, 12b) used can be reduced, and cost reduction can be realized.
  • gate voltage ternary driving and gate voltage binary driving are realized by controlling or setting the SEL terminal and the like.
  • a plurality of gate signal lines 17 exist in the pixel 16, and the physical position of the gate signal line 17 to be driven on both sides is not set unless the pixel layout is designed. Not determined (for example, the position of the gate signal line 17a for applying the video signal to the pixel 16).
  • the gate driver IC 12 (12a, 12b) or the like has been developed or designed after the pixel layout design is completed, a very long period is required until the EL display device (EL display panel) is completed. So it is not realistic.
  • the gate driver IC 12 (12a, 12b) can be adapted to any of the mounting positions (the right position of the display screen 25 and the left position of the display screen 25) of the EL display device (EL display panel). Moreover, both-side drive and one-side drive of the gate signal line 17 can be easily realized by controlling the gate signal line output circuit 53. Further, the gate voltage ternary drive and the gate voltage binary drive can be selected and executed for any gate signal line 17.
  • the input control wiring 261 and the like are branched from the panel side, and the logic setting of the driver IC is performed. Therefore, since the number of wirings formed in the COF can be reduced, a panel module without a gate printed circuit board (PCB) can be easily configured, and the panel module can be configured to be thin.
  • PCB gate printed circuit board
  • the number of wirings formed in the COF can be reduced.
  • the panel panel can be easily configured, and the panel module can be configured thinly.
  • the pixel according to the present disclosure is the same as the pixel 16 illustrated in FIG.
  • 35A and 35B are explanatory diagrams illustrating a driving method of the EL display device (EL display panel) of the present disclosure.
  • the scanning direction of the gate driver IC 12 is set by setting the logic terminals of the control terminals (UDA, UDB) of the upside down method.
  • the scanning direction of the gate driver IC 12a and the gate driver IC 12b is from the top to the bottom of the page.
  • the gate driver IC 12a and the gate driver IC 12b are gate driver ICs 12 having the same specification or the same configuration. Therefore, the logic setting of the UDA terminal of the gate driver IC 12a and the UDB terminal of the gate driver IC 12b is reversed. For example, if the UDA terminal is “H”, the UDB terminal is set to “L”.
  • the clock terminal has the gate signal line output circuits 53a and 53b of the gate driver IC 12 in common and the gate signal line output circuits 53c and 53d of the gate driver IC 12 in common. This is because in the gate driver IC 12b, the gate signal line output circuits 53a and 53b are operated with the same clock, and the gate signal line output circuits 53c and 53d are operated with the same clock. This is because the connection state of the Clk terminal is applied to the gate driver IC 12a.
  • the gate signal line output circuits 53a, 53b, 53c, and 53d are operated with the same clock. Therefore, in the gate driver IC 12a, the Clk terminal (ClkA1) is used. , ClkA2) may be shared, and the four gate signal line output circuits 53 may be configured to operate with the same clock.
  • the DatA1 terminal and the EnbA1 terminal are connected to the gate signal line output circuit 53a of the gate driver IC 12a, and the DatA2 terminal and the EnbA2 terminal are connected to the gate signal line output circuit 53b.
  • the gate signal line output circuit 53c is connected to the DatA3 terminal and the EnbA3 terminal, and the gate signal line output circuit 53d is connected to the DatA4 terminal and the EnbA4 terminal.
  • the DatB1 terminal and EnbB1 terminal are connected to the gate signal line output circuit 53a of the gate driver IC 12b, and the DatB2 terminal and EnbB2 terminal are connected to the gate signal line output circuit 53b.
  • the gate signal line output circuit 53c is connected to the DatB3 terminal and the EnbB3 terminal, and the gate signal line output circuit 53d is connected to the DatB4 terminal and the EnbB4 terminal.
  • “H” is set to the DatA1, DatA2, DatA3, and DatA4 terminals of the gate driver IC 12a, and A1, B1, C1, and D1 of the block 141 of the gate driver IC 12a are input by clock inputs of the ClkA1 and ClkA2 terminals. Is marked with a circle. Further, since the EnbA1 terminal, EnbA2 terminal, EnbA3 terminal, and EnbA4 terminal of the gate driver IC 12a are set to “H”, an on-voltage is applied to the gate signal lines 17a, 17b, 17c, and 17d of the pixel 16a. Off voltages are applied to the gate signal lines 17 of the other pixels 16 (16b, 16c,).
  • the DatB1, DatB2, DatB3, and DatB4 terminals of the gate driver IC 12b are set to “H”, and the blocks A1, B1, C1, and D1 of the gate driver IC 12a are marked with a circle by the clock input of the ClkB1 and ClkB2 terminals. Data is set.
  • EnbB1 terminal and EnbB2 terminal of the gate driver IC 12b are set to “H” and the EnbB3 terminal and EnbB4 terminal are set to “L”, an on-voltage is applied to the gate signal lines 17a and 17b of the pixel 16a. Then, an off voltage is applied to the gate signal lines 17c and 17d of the pixel 16a. An off voltage is applied to the gate signal lines 17 of the other pixels 16.
  • the gate signal lines 17a and 17b of the pixel 16a are driven on both sides.
  • the gate signal lines 17c and 17d of the pixel 16a are driven on one side.
  • the present disclosure can easily realize both-side drive and one-side drive by using the same gate driver IC 12 and arranging the gate driver ICs 12a and 12b on the left and right of the display screen 25. Note that the scanning directions of the gate driver ICs 12a and 12b are reversed.
  • a switching transistor 11b for applying a video signal is connected to the gate signal line 17a.
  • the switching transistor 11b can be turned on and off at high speed. Further, the switching transistor 11b can be turned off at higher speed by setting the gate signal line output circuit 53a for driving the gate signal line 17a to the gate voltage ternary driving. Therefore, good image (video) writing can be realized on the display screen 25.
  • a switching transistor 11d that functions or operates at the time of offset cancellation is connected to the gate signal line 17b.
  • the switching transistor 11d By driving the gate signal line 17b on both sides, the switching transistor 11d can be turned on and off at high speed. Further, the switching transistor 11b can be turned off at higher speed by setting the gate signal line output circuit 53b for driving the gate signal line 17a to the gate voltage ternary driving. Therefore, a good offset cancel operation can be realized.
  • the on-voltage (Von) applied to the on-voltage input terminal (VonB terminal) of the gate signal line output circuit 53b is set higher than the other on-voltage input terminals (VonA, VonC, VonD).
  • VonB > VonA.
  • the VonB voltage is VonA + 3 (V) or higher and VonA + 15 (V) or lower than VonA.
  • the VonB voltage is VonA + 5 (V) or more and VonA + 10 (V) or less than VonA.
  • the ON voltage Von of the gate signal line output circuit 53 can be arbitrarily set or applied. Further, the driving method (gate voltage ternary driving, gate voltage binary driving, etc.) of the gate signal line output circuit 53 can be set. Therefore, good image display can be realized and power consumption of the EL display device (EL display panel) can be reduced. It goes without saying that the above embodiment can be applied to other embodiments of the present disclosure. Needless to say, it can be combined with other embodiments.
  • the gate signal line 17c and the gate signal line 17d drive the switching transistors 11e and 11c.
  • the switching transistor 11e has a function of applying a reference voltage (Vref voltage) to the gate terminal of the driving transistor 11a. Application to the Vref voltage does not require high speed operation. Therefore, one-side driving is sufficient for the gate signal line 17c.
  • the switching transistor 11c has a function of applying an initial voltage (Vini voltage) to the second terminal of the driving transistor 11a. Application to the Vini voltage does not require high speed operation. Therefore, one-side driving is sufficient for the gate signal line 17d.
  • the gate signal lines 17 that need to be driven on both sides are driven by the gate driver IC 12a and the gate driver IC 12b. Further, the gate signal line 17 that needs to be driven on one side is driven by the gate driver IC 12a.
  • the gate driver IC 12a and the gate driver IC 12b can employ the gate driver IC 12 having the same specification (the same type). Therefore, the versatility of the gate driver IC 12 can be enhanced, and the development cost and design cost of the gate driver IC 12 can be reduced.
  • 36A and 36B are explanatory diagrams showing the next state of FIG. 35B.
  • “L” is set to the DatA1, DatA2, DatA3, and DatA4 terminals of the gate driver IC 12a
  • A1, B1, C1, and D1 of the block 141 of the gate driver IC 12a are set by the clock input of the ClkA1 and ClkA2 terminals. Unmarked data is set in.
  • the A mark data of A1, B1, C1, and D1 in the block 141 of the gate driver IC 12a is shifted in the shift register and held in the blocks A2, B2, C2, and D2.
  • the EnbA1 terminal, the EnbA2 terminal, the EnbA3 terminal, and the EnbA4 terminal of the gate driver IC 12a are set to “H”, an ON voltage is applied to the gate signal lines 17a, 17b, 17c, and 17d of the pixel 16b that is driven by the gate driver IC 12a. Is applied. Off voltages are applied to the gate signal lines 17 of the other pixels 16 (16a, 16c,).
  • the EnbB1 terminal and EnbB2 terminal of the gate driver IC 12b are set to “L”, and the EnbB3 terminal and EnbB4 terminal of the gate driver IC 12b are set to “H”. Accordingly, an off voltage is applied to the gate signal lines 17a and 17b of the pixel 16a, and an on voltage is applied to the gate signal lines 17a and 17b of the pixel 16b. An off voltage is applied to the gate signal lines 17 of the other pixels 16.
  • the gate signal lines 17a and 17b of the pixel 16b are driven on both sides.
  • the gate signal lines 17c and 17d of the pixel 16b are driven on one side.
  • FIG. 37 is an explanatory diagram showing the next state of FIG.
  • “L” is set to the DatA1, DatA2, DatA3, and DatA4 terminals of the gate driver IC 12a
  • A1, B1, C1, and D1 of the block 141 of the gate driver IC 12a are set by the clock input of the ClkA1 and ClkA2 terminals.
  • No-mark data (off data) is set in.
  • the circle mark data of A, B2, C2, and D2 in the block 141 of the gate driver IC 12a are shifted in the shift register and held in the blocks A3, B3, C3, and D3.
  • the EnbA1 terminal, EnbA2 terminal, EnbA3 terminal, and EnbA4 terminal of the gate driver IC 12a are set to “H”, the ON voltage is applied to the gate signal lines 17a, 17b, 17c, and 17d of the pixel 16c that is driven by the gate driver IC 12a. Is applied. The off voltage is applied to the gate signal lines 17 of the other pixels 16 (16a, 16b, 16d,).
  • “L” is set to the DatB1, DatB2, DatB3, and DatB4 terminals of the gate driver IC 12b, and a clock is input to the ClkB1 and ClkB2 terminals. Therefore, the data marked with “ ⁇ ” in the blocks A1, B1, C1, and D1 of the gate driver IC 12b are shifted and held in the blocks A2, B2, C2, and D2.
  • the EnbB1 terminal and EnbB2 terminal of the gate driver IC 12b are set to “H”, and the EnbB3 terminal and EnbB4 terminal of the gate driver IC 12b are set to “L”. Accordingly, an on-voltage is applied to the gate signal lines 17a and 17b of the pixel 16c, and an off-voltage is applied to the gate signal lines 17a and 17b of the pixel 16d. An off voltage is applied to the gate signal lines 17 of the other pixels 16.
  • the gate signal lines 17a and 17b of the pixel 16c (pixel row where the pixel 16c is located) are driven on both sides.
  • the gate signal lines 17c and 17d of the pixel 16c (the pixel row where the pixel 16c is located) are driven on one side.
  • FIG. 38 is an explanatory diagram showing the next state of FIG.
  • “L” is set to the DatA1, DatA2, DatA3, and DatA4 terminals of the gate driver IC 12a
  • A1, B1, C1, and D1 of the block 141 of the gate driver IC 12a are set by the clock input of the ClkA1 and ClkA2 terminals. Unmarked data is set in.
  • the ⁇ mark data of A3, B3, C3, and D3 in the block 141 of the gate driver IC 12a is shifted in the shift register and held in the blocks A4, B4, C4, and D4.
  • the EnbA1 terminal, EnbA2 terminal, EnbA3 terminal, and EnbA4 terminal of the gate driver IC 12a are set to “H”
  • the on-voltage is applied to the gate signal lines 17a, 17b, 17c, and 17d of the pixel 16d that is driven by the gate driver IC 12a. Is applied.
  • the off voltage is applied to the gate signal lines 17 of the other pixels 16 (16a, 16b, 16c, 17e).
  • “L” is set to the DatB1, DatB2, DatB3, and DatB4 terminals of the gate driver IC 12b, and no clock is input to the ClkB1 and ClkB2 terminals from the state of FIG. Therefore, the data with a circle is held in the blocks A2, B2, C2, and D2 of the gate driver IC 12b as they are.
  • the EnbB1 terminal and EnbB2 terminal of the gate driver IC 12b are set to “L”, and the EnbB3 terminal and EnbB4 terminal of the gate driver IC 12b are set to “H”. Accordingly, an off voltage is applied to the gate signal lines 17a and 17b of the pixel 16c, and an on voltage is applied to the gate signal lines 17a and 17b of the pixel 16d. An off voltage is applied to the gate signal lines 17 of the other pixels 16.
  • the gate signal lines 17a and 17b of the pixel 16d are driven on both sides.
  • the gate signal lines 17c and 17d of the pixel 16d are driven on one side.
  • the number of the circle data held in the shift register 51 of the gate signal line output circuit 53 of the gate driver IC 12 is one, but as described in the previous embodiments, too.
  • the present disclosure is not limited to this.
  • FIG. 39 is an explanatory diagram of an embodiment in which the shift register 51 in the gate signal line output circuit 53 holds and shifts a plurality of circle mark data or continuous circle mark data. 39 illustrates the gate signal line output circuits 53c and 53d of the gate driver IC 12a as an example.
  • “L” or “H” is set to the DatA3 terminal and DatA4 terminal of the gate driver IC 12a, and the data of C1 and D1 of the block 141 of the gate driver IC12a are not marked or circled by the clock input of the ClkA2 terminal. Is set.
  • the circles are continuously held in the block 141 of the shift register 51 and shifted.
  • the mark 141 is continuously held in the block 141 of the shift register 51 and shifted.
  • the pixel 16 includes four gate signal lines including a gate signal line 17a, a gate signal line 17b, a gate signal line 17c, and a gate signal line 17d. 17 is formed.
  • a gate signal line output circuit 53a of the gate driver IC 12a is arranged for the gate signal line 17a, and a gate signal line output circuit 53b of the gate driver IC 12a is arranged for the gate signal line 17b.
  • a gate signal line output circuit 53c of the gate driver IC 12a is arranged for the gate signal line 17c, and a gate signal line output circuit 53d of the gate driver IC 12a is arranged for the gate signal line 17d.
  • the first terminal of the P-channel driving transistor 11a is connected to the electrode or wiring of the anode voltage Vdd, and the second terminal is connected to the first terminal of the switching transistor 11d. Yes.
  • the gate terminal of the switching transistor 11d is connected to the gate signal line 17b.
  • the second terminal of the switching transistor 11 d is connected to the first terminal of the EL element 15.
  • the second terminal of the EL element 15 is connected to an electrode or wiring to which the cathode voltage Vss is applied.
  • the transistor is a P-channel transistor, but is not limited to this, and may be an N-channel transistor. Further, P channel and N channel transistors may be mixed.
  • the first terminal of the switching transistor 11e is connected to the electrode or the wiring to which the reset voltage Va is applied, and the second terminal of the switching transistor 11e is connected to the gate terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11e is connected to the gate signal line 17c.
  • the first terminal of the switching transistor 11b that applies the video signal to the pixel is connected to the source signal line 18, and the second terminal of the switching transistor 11b is connected to the first terminal of the second capacitor 19b. Yes.
  • the second terminal of the second capacitor 19b is connected to the gate terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11b is connected to the gate signal line 17a.
  • the first terminal of the first capacitor 19a is connected to the anode voltage Vdd, and the second terminal of the first capacitor 19a is the first terminal of the second capacitor or the gate of the driving transistor 11a. Connected to terminal.
  • the first terminal of the switching transistor 11c is connected to the gate terminal of the driving transistor 11a, and the second terminal of the switching transistor 11c is connected to the second terminal of the driving transistor 11a.
  • the gate terminal of the switching transistor 11c is connected to the gate signal line 17b.
  • Off-leakage can be suppressed by using a multi-gate (dial gate or higher) for at least one of the switching transistors 11b and 11e and combining with an LDD structure, and a good contrast and offset canceling operation can be realized. it can. In addition, good high-luminance display and image display can be realized.
  • a multi-gate dial gate or higher
  • the gate signal line 17a and the gate signal line 17c are driven on both sides by the gate driver IC 12a and the gate driver IC 12b.
  • the gate signal line 17c and the gate signal line 17d are driven on one side by the gate driver IC 12a.
  • both-side driving is performed on the gate signal line 17a to which the switching transistor 11b for applying the video signal to the pixel 16 is connected. Further, both-side driving is performed on the gate signal line 17b to which the switching transistor 11c that operates or controls when the offset of the driving transistor 11a is canceled.
  • the drive method of the present disclosure can be applied even to the pixel configuration shown in FIG. Moreover, it cannot be overemphasized that the above embodiment is applicable also to other embodiment of this indication. Needless to say, it can be combined with other embodiments.
  • FIG. 40 shows a more detailed configuration or structure of the gate driver IC 12 shown in FIG.
  • an output buffer 52 is disposed or formed on the output side of the gate signal line output circuit 53.
  • the output buffer 52 is connected or arranged with a buffer capacity switching or setting terminal (Buf terminal).
  • the Buf terminal is a buffer capacity setting or switching terminal.
  • At least two control (Enb, Dat, Clk) terminals are arranged or formed.
  • the SEL terminal is arranged between the driver output terminal 72 and the Von terminal.
  • the output from the gate signal line output circuit 53 is outputted from the connection terminal 71 via the COF wiring 74 from the driver output terminal 72 of the gate driver IC 12.
  • the gate signal line 17 is connected to the connection terminal 71.
  • control signals such as Dat1, Dat2, Enb1, Enb2, Clk1, and Clk2 are bidirectional signals. Therefore, data can be transferred in the direction of 75a ⁇ 75b, and data can be transferred in the direction of 75b ⁇ 75a.
  • the data transfer direction is controlled by logic control of a transfer direction switching terminal (not shown).
  • the gate driver IC 12 has a switching circuit 161.
  • the switching circuit 161 is a switch circuit for realizing the gate voltage ternary driving of FIG. 20B and the gate voltage binary driving of FIG. 20A.
  • the switching circuit 161 switches the output from Von voltage ⁇ Voff2 voltage ⁇ Voff1 voltage, thereby realizing the gate voltage ternary driving shown in FIG. 20B.
  • the switching circuit 161 switches the output from the Von voltage to the Voff1 voltage, whereby the gate voltage binary driving illustrated in FIG. 20A is realized.
  • the gamma circuit 41 is an explanatory diagram of a gamma circuit of the source driver IC (circuit) 14 of the EL display device (EL display panel) of the present disclosure.
  • the gamma circuit has two 10 lines (1024 gradations), and is independent for red (R), green (G), and blue (B).
  • the tap position of Vi0 is the minimum gradation of the video signal (minimum voltage value or origin).
  • Vi7 is the highest gradation of the video signal (maximum voltage value).
  • the tap position of Vi1 corresponds to 1/1024 of the video signal amplitude or an approximate voltage value or position.
  • the tap position of Vi2 corresponds to 1/36 of the video signal amplitude or an approximate voltage value or position.
  • the tap position of Vi3 corresponds to 1/12 of the video signal amplitude or an approximate voltage value or position.
  • the tap position of Vi4 corresponds to 1/6 of the video signal amplitude or an approximate voltage value or position.
  • the tap position of Vi5 corresponds to 1/3 of the video signal amplitude or an approximate voltage value or position.
  • the tap position of Vi6 corresponds to 2/3 of the video signal amplitude or an approximate voltage value or position.
  • the gamma curve can be set or varied as shown in FIG.
  • a voltage is applied to the Vi0, Vi1, and Vi7 terminals of the gamma circuit of the source driver IC14. It is preferable that no voltage is applied to the other terminals in order to ensure the linearity of the video signal. However, it is preferable that voltages applied to the Vi1 and Vi7 terminals of red (R), green (G), and blue (B) can be set independently, and Vi0 is common to RGB.
  • the video amplitude can be varied by changing or changing the tap position (Vi0 to Vi7) for inputting (setting) the voltage.
  • the video amplitude can be varied by varying Vi1 to Vi1 'and Vi7 to Vi7'. If Vi2 to Vi6 are used open (no voltage is applied), the gamma curve between Vi1 to Vi7 can be a straight line.
  • the video amplitude is also varied.
  • the output voltage (on voltage, off voltage) of the gate driver IC 12 is varied.
  • the gate driver IC 12 of the present disclosure can change or set the on-voltage (Von) and the off-voltage (Voff1, Voff2). Therefore, for example, a synergistic effect can be exhibited by combining with the source driver IC (circuit) 14 of FIG.
  • FIG. 14 is a block diagram of the source driver IC 14 of the EL display device according to the present disclosure.
  • the switching transistor 11 that applies the video signal to the pixel 16 performs both-side driving.
  • the switching transistor 11 that operates or contributes to the offset cancellation is driven on both sides.
  • a one-sided drive is sufficient for a transistor (for example, the switching transistor 11d) that does not affect the image display even when on / off is delayed.
  • both-side drive and one-side drive are selected based on the on / off time required for the transistor 11 of the pixel 16 or the load capacity of the gate signal line 17. Further, gate voltage ternary driving and gate voltage binary driving are selected.
  • the relationship between the image for image display and the rise / fall time of the gate signal line or the on / off time of the transistor 11 is important. That is, it is important to optimally set or adjust the relationship between the video signal system and the control system of the transistor 11.
  • a delay circuit 485 is formed or provided in the source driver IC 14.
  • the delay circuit 485 is a circuit that adjusts or sets the timing of outputting the video signal Vs in each source signal line or block of source signal lines.
  • SEL (1: 0) for switching the shift direction is applied to the shift register 483.
  • start pulses DIO1 and DIO2 of the shift register 483 are applied.
  • the latch circuit 484 is input to the delay circuit 485, and the delay circuit performs a video signal delay according to a preset operation or control method.
  • the output of the delay circuit 485 is applied to a digital-analog (DA) conversion circuit 486, which in accordance with voltages VXi0 to VXi7 (X: R or G or B) set in the gamma setting circuit 482. Outputs gamma converted analog voltage.
  • DA digital-analog
  • the output from the DA conversion circuit 486 is input to the buffer circuit 487 and output to the source signal lines Y1 to Y720 via the switch circuit 488.
  • the buffer capacity of the buffer circuit 487 is configured such that a plurality of buffer capacities can be set such as strong, medium, and weak.
  • the switch circuit 488 is a switch circuit that can select either the precharge voltage or the video signal voltage. When the precharge voltage is selected, the precharge voltage is applied to the source signal line 18 and the source signal line 18 is accumulated. The charged charge is forcibly charged / discharged.
  • the gamma characteristic is set to be linear as shown in FIG.
  • a predetermined voltage is applied to gray scale 1 (VXi1, gray scale 1023 (VXi7), and a voltage is applied to intermediate taps (VXi2 to VXi6).
  • a common voltage for RGB is applied to the terminal corresponding to VXi0, in which gradation 1 and gradation 1023 are variable or set, and the other voltage input taps are not connected.
  • the input gradation and the output gradation between the gradations 1 to 1023 are linear, that is, there is no gamma curve, for example, if the input gradation is the 100th gradation, the output gradation is 100th order. It becomes key.
  • voltages VXi0 to VXi7 can be set from outside the source driver IC (circuit) 14.
  • the gamma curve can be set freely by setting the voltage.
  • the EL display panel has been described as an example.
  • the technical idea of the present disclosure is not limited to the EL display panel.
  • matters relating to the COF method of the present disclosure can be applied to an LCD or the like.
  • the contents (or part of the contents) described in each drawing of the above embodiment can be applied to various electronic devices. Specifically, it can be applied to a display portion of an electronic device.
  • Such electronic devices include video cameras, digital cameras, goggles-type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, portable information terminals (mobile computers, mobile phones, portable games) Image reproducing device (specifically, a device equipped with a display capable of reproducing a recording medium such as Digital Versatile Disc (DVD) and displaying the image). It is done.
  • video cameras digital cameras, goggles-type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, portable information terminals (mobile computers, mobile phones, portable games)
  • Image reproducing device specifically, a device equipped with a display capable of reproducing a recording medium such as Digital Versatile Disc (DVD) and displaying the image). It is done.
  • DVD Digital Versatile Disc
  • FIG. 45 shows a display, which includes a housing 492, a holding base 493, and an EL display device (EL display panel) 491 of the present disclosure.
  • the display shown in FIG. 45 has a function of displaying various types of information (still images, moving images, text images, and the like) on the display unit. Note that the function of the display illustrated in FIG. 45 is not limited thereto, and the display can have various functions.
  • FIG. 46 shows a camera, which includes a shutter 501, a viewfinder 502, and a cursor 503.
  • the camera shown in FIG. 5 has a function of taking a still image. Has a function to shoot movies. Note that the function of the camera illustrated in FIG. 5 is not limited thereto, and the camera can have various functions.
  • FIG. 47 shows a computer including a keyboard 511 and a touch pad 512.
  • the computer shown in FIG. 47 has a function of displaying various information (still images, moving images, text images, and the like) on the display portion. Note that the functions of the computer illustrated in FIG. 14 are not limited thereto, and the computer can have various functions.
  • the EL display device illustrated or described in the embodiment of the present disclosure can be adopted as the EL display device 491 of the notebook personal computer of FIG. 47 to configure an information device. Needless to say.
  • the same, similar or related items may be collectively described.
  • the signal line 17 (18) may be described or illustrated.
  • the glass substrate 48 and the sealing substrate 30 may be collectively referred to as a substrate 30 (48).
  • an information display device shown in FIGS. 45, 46, and 47 can be configured by adding a touch panel to the EL display panel of the present disclosure shown in FIGS.
  • a configuration including only a panel is generally referred to as an EL display panel, and a configuration including peripheral circuits such as the COF 22 as illustrated in FIG. 48 is referred to as an EL display device.
  • the EL display panel of the present disclosure is a concept including a panel module
  • the EL display device of the present disclosure is a concept including a system device such as an information device.
  • the concept of the EL display panel broadly includes system equipment such as information equipment.
  • the COF 22g or the gate driver IC 12 has been described. Needless to say, the technical idea of the present disclosure can also be applied to the COF 22s or the source driver IC 14.
  • the driving transistor 11a and the switching transistor 11 are described as thin film transistors, but the present invention is not limited thereto.
  • a thin film diode (TFD) can also be used.
  • the transistor is not limited to a thin film element, and may be a transistor formed on a silicon wafer.
  • a transistor formed of a silicon wafer, peeled off and transferred to a glass substrate is exemplified.
  • the transistor 11 may be a FET, a MOS-FET, a MOS transistor, or a bipolar transistor.
  • the transistor 11 of the present disclosure preferably adopts an LDD (Lightly Doped Drain) structure for both N-channel and P-channel transistors.
  • LDD Lightly Doped Drain
  • the transistor 11 is formed of high-temperature polysilicon (HTPS), low-temperature polysilicon (LTPS), continuous grain boundary silicon (CGS), transparent amorphous oxide semiconductor (TAOS, IZO), amorphous silicon (AS), or infrared RTA. Any of those may be used.
  • HTPS high-temperature polysilicon
  • LTPS low-temperature polysilicon
  • CCS continuous grain boundary silicon
  • TAOS transparent amorphous oxide semiconductor
  • IZO transparent amorphous oxide semiconductor
  • AS amorphous silicon
  • infrared RTA any of those may be used.
  • all the transistors constituting the pixel are composed of P-channels.
  • the present disclosure is not limited to only configuring the pixel transistor 11 with a P-channel. You may comprise only N channel. Moreover, you may comprise using both N channel and P channel. Further, the driving transistor 11a may be configured using both a P-channel transistor and an N-channel transistor.
  • the transistor has a top gate structure.
  • the parasitic capacitance is reduced, the gate electrode pattern of the top gate becomes a light shielding layer, and the light emitted from the EL element 15 is blocked by the light shielding layer, so that the malfunction of the transistor and the off-leakage current can be reduced. It is.
  • the gate signal line 17 driven (controlled) by the gate driver IC (circuit) 12 has a low impedance. Accordingly, the same applies to the configuration or structure of the gate signal line 17.
  • the transistor has a top gate structure, a parasitic capacitance is small, a P-channel transistor can be manufactured, and a copper wiring or a copper alloy wiring process can be used for the process.
  • the copper wiring preferably employs a three-layer structure of Ti—Cu—Ti.
  • TAOS transparent amorphous oxide
  • the panel substrate 31 is described as a glass substrate, it may be formed of a silicon wafer.
  • the panel substrate 31 may be a metal substrate, a ceramic substrate, a plastic sheet (plate), or the like.
  • the material or configuration of the sealing substrate 30 is the same as that of the panel substrate 31. Needless to say, the sealing substrate 30 and the panel substrate 31 may use sapphire glass or the like in order to improve heat dissipation.
  • the information device in FIGS. 45 and 46 described above can have high image quality.
  • the cost can be reduced.
  • inspection and adjustment can be easily performed.
  • This embodiment can be implemented in combination with any of the other embodiments as appropriate.
  • the present disclosure is useful as an EL display device that can reduce the number of control wirings formed in a continuous connection on the COF, is low-cost, and has a high yield.

Abstract

　ＣＯＦ上に連続接続状に形成する制御配線数を削減する。 ＥＬ表示装置は、フレキシブル基板（２２ｇ）は、パネル基板（３１）に形成されたパネル配線と接続するための複数の接続端子（７５）を一辺に配列するとともに、フレキシブル基板（２２ｇ）内部の一点と接続端子（７５）とを接続する端子接続線（７４ｄ、７４ｅ）と、２つ以上の接続端子（７５）間を接続する連続接続線（７４ａ、７４ｂ、７４ｃ）とを有し、ゲートドライバＩＣ（１２）のドライバ出力端子は端子接続線（７４ｅ）で配線し、ゲートドライバＩＣ（１２）のドライバ入力端子は端子接続線（７４ｄ）又は連続接続線（７４ａ、７４ｂ、７４ｃ）で配線し、ゲートドライバＩＣ（１２）のロジック設定を行う制御端子（７２）を、連続接続線が接続されたドライバ入力端子（７３ａ、７３ｂ）と接続端子（７１）との間に配置する。

Description

ＥＬ表示装置
　本開示は、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ　Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ。以下、ＥＬまたはＯＬＥＤと呼ぶことがある。）素子などを有する画素構成、ＥＬ素子がマトリックス状に配置されたＥＬ表示装置（ＥＬ表示パネル）、ＥＬ表示装置の駆動方法、ＥＬ表示装置などに用いるドライバＩＣ基板、フレキシブル基板などに関するものである。
　有機ＥＬ素子をマトリックス状に備えたアクティブマトリックス（Ａｃｔｉｖｅ－Ｍａｔｒｉｘ、以下、ＡＭと略する場合がある）型有機ＥＬ表示装置がスマートフォンなどの表示パネルに採用され、商品化されている。ＥＬ素子は、アノード電極およびカソード電極間にＥＬ層が形成されている。ＥＬ素子は、アノード、カソード電極（端子）に供給された電流あるいは電圧により発光する（例えば、特許文献１参照）。
　液晶表示パネル（ＬＣＤ）は、１画素に１ゲート信号線が形成または配置されている。ＥＬ表示装置は、少なくとも２本以上のゲート信号線が各画素に形成または配置され、多くのＥＬ表示装置は、３本または４本のゲート信号線が各画素に形成または配置されている（例えば、特許文献２参照）。
　特許文献１では、有機ＥＬ素子をマトリックス状に備えたアクティブマトリックス（Ａｃｔｉｖｅ－Ｍａｔｒｉｘ、以下、ＡＭと略する場合がある）型有機ＥＬ表示装置のドライバＩＣが実装されたフレキシブル基板（ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ））に、入力伝送ライン及び出力伝送ラインを電気的に連結する連結伝送ラインが形成された構成が開示されている。
　また、特許文献２には、ドライバＩＣが実装されたフレキシブル基板に、入力信号線などを、連続接続で形成した構成が開示されている。
特開２００７－１８８０７８号公報 特開２００６－０４９５１４号公報
　ＥＬ表示装置（ＥＬ表示パネル）は、画像表示にバックライトが必要でないため、パネルモジュールの厚みを薄くすることができる。このパネルの厚みを薄くできるという特徴を活かすため、ゲートドライバＩＣ側は、プリント基板（ＰＣＢ）を使用しない構成（ＰＣＢレス構成）を採用している。
　ＰＣＢレス構成では、すべての電源配線及び制御信号線をＣＯＦに形成する必要がある。ＣＯＦは、配線層が１層のため、ＣＯＦに形成した配線は、交差することができない。そのため、電源配線と制御配線との交差部が発生しないように、連続接続で配線などのレイアウト配置を行う必要がある。
　しかし、ＥＬ表示装置（ＥＬ表示パネル）は、制御信号線の数が多いため、ＣＯＦに形成される配線が密になり、短絡欠陥が発生しやすい。
　本開示は、これらの課題に鑑みなされたものであり、ＣＯＦ上に連続接続状に形成する制御配線数を削減して、低コストで、歩留まりのよいＥＬ表示装置を提供することを目的とする。
　本開示の一態様に係るＥＬ表示装置は、発光素子を複数配列したパネル基板と、パネル基板を駆動するゲートドライバＩＣを実装したフレキシブル基板とを有するＥＬ表示装置に関するものである。
　本開示は、発光素子を有する画素がマトリックス状に配置された表示画面を有するパネル基板と、前記画素の行ごとに配置されたゲート信号線と、前記画素の列ごとに配置されたソース信号線と、フレキシブル基板に実装されたゲートドライバ回路と、前記ソース信号線に映像信号を出力するソースドライバ回路を具備する。前記ゲートドライバ回路には、ゲート信号出力端子と、ドライバ端子と、制御端子が配置され、前記フレキシブル基板には、第１の接続部と、ゲート信号接続部と、第２の接続部と、第３の接続部が一辺に配列され、前記フレキシブル基板には、端子と接続部とを接続する端子接続線と、２つ以上の前記接続部を接続する連続接続線とを有する。前記制御端子は、前記ゲート信号出力端子と前記ドライバ端子間に配置され、前記ゲート信号接続部と前記ゲート信号出力端子は端子接続線で配線し、前記第１の接続部と前記ドライバ端子と前記第３の接続部は、連続接続線で配線し、前記パネル基板に形成されたパネル配線は、前記第２の接続部に接続され、前記第２の接続部と前記制御端子が端子接続線で配線したことを特徴とする。この構成により、ＣＯＦ上に連続接続状に形成する制御配線数を削減して、低コストで、歩留まりのよいＥＬ表示装置を提供することができる。
　なお、本開示のＥＬ表示装置のドライバ端子は、ゲートドライバＩＣに電圧を印加するドライバ端子であってもよい。
　本開示によれば、ＣＯＦ上に連続接続状に形成する制御配線数を削減して、低コストで、歩留まりのよいＥＬ表示装置を提供することが可能となる。
図１は、本実施の形態にかかるＥＬ表示装置の構成を示す断面図である。 図２は、本実施の形態にかかるＥＬ表示装置の構成を示す断面図である。 図３は、本実施の形態のＥＬ表示装置の説明図である。 図４は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図５は、本実施の形態のＥＬ表示装置の説明図である。 図６は、本実施の形態のＥＬ表示装置に用いるＣＯＦの説明図である。 図７は、本実施の形態のＥＬ表示装置に用いるＣＯＦの説明図である。 図８Ａは、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図８Ｂは、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図９は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１０は、本実施の形態のＥＬ表示装置に用いるゲートドライバＩＣの説明図である。 図１１は、本実施の形態のＥＬ表示装置の説明図である。 図１２は、本実施の形態のＥＬ表示装置のＣＯＦ部の説明図である。 図１３は、本実施の形態のＥＬ表示装置に用いるソースドライバＩＣの説明図である。 図１４は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１５は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１６は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１７は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１８は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図１９は、本実施の形態のＥＬ表示装置のゲートドライバＩＣの説明図である。 図２０Ａは、本実施の形態のＥＬ標示装置の駆動方法の説明図である。 図２０Ｂは、本実施の形態のＥＬ標示装置の駆動方法の説明図である。 図２１は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図２２Ａは、本実施の形態のＥＬ表示装置に用いるゲートドライバＩＣの説明図である。 図２２Ｂは、本実施の形態のＥＬ表示装置に用いるゲートドライバＩＣの説明図である。 図２３は、本実施の形態のＥＬ表示装置の説明図である。 図２４は、本実施の形態のＥＬ表示装置の説明図である。 図２５は、本実施の形態のＥＬ表示装置の説明図である。 図２６は、本実施の形態のＥＬ表示装置の説明図である。 図２７は、本実施の形態のＥＬ表示装置の説明図である。 図２８は、本実施の形態のＥＬ表示装置の説明図である。 図２９は、本実施の形態のＥＬ表示装置のドライバＩＣの説明図である。 図３０Ａは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３０Ｂは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３１Ａは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３１Ｂは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３２Ａは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３２Ｂは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３３Ａは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３３Ｂは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３４Ａは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３４Ｂは、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３５は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３６は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３７は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３８は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図３９は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図４０は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図４１は、本実施の形態のＥＬ表示装置のドライバＩＣの説明図である。 図４２は、本実施の形態のＥＬ表示装置に用いるソースドライバＩＣの説明図である。 図４３は、本実施の形態のＥＬ表示装置に用いるソースドライバＩＣの説明図である。 図４４は、本実施の形態のＥＬ表示装置の駆動方法の説明図である。 図４５は、本実施の形態のＥＬ表示装置を用いる表示機器の説明図である。 図４６は、本実施の形態のＥＬ表示装置を用いる表示機器の説明図である。 図４７は、本実施の形態のＥＬ表示装置を用いる表示機器の説明図である。 図４８は、ＥＬ表示装置の説明図である。 図４９は、ＥＬ表示装置の説明図である。 図５０は、従来のＥＬ表示装置のＣＯＦ部の説明図である。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（本開示の基礎となった知見）
　以下、本開示の詳細を説明する前に、本開示の基礎となった知見について説明する。
　液晶表示パネル（ＬＣＤ）では、１画素に１ゲート信号線が形成または配置されている。これに対し、ＥＬ表示装置（以下の実施の形態では、「ＥＬ表示パネル」と呼ぶこともある。）では、少なくとも２本以上のゲート信号線が各画素に形成または配置されている。例えば、多くのＥＬ表示装置においては、３本または４本のゲート信号線が各画素に形成または配置されている。
　以上の事項から、ＥＬ表示装置は、ＬＣＤに比較してゲート信号線の本数が非常に多い構成となっている。
　ＬＣＤに必要な電圧は、オン電圧（Ｖｏｎ）、オフ電圧（Ｖｏｆｆ）、ロジック電圧（Ｖｃｃ）、映像信号電圧（ＡＶｄｄ）である。
　ＥＬ表示装置は、オン電圧（Ｖｏｎ）が複数種類必要となり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる。映像信電圧（ＡＶｄｄ）、ロジック電圧（Ｖｃｃ）も必要である。画素回路構成に依存して、イニシャル電圧（Ｖｉｎｉ）、リセット電圧（Ｖｒｓｔ）などが必要となる場合がある。アノード電圧（Ｖｄｄ）、カソード電圧（Ｖｓｓ）も必要である。また、１画素を制御する複数のゲート信号線の動作は異なることから、動作を制御する制御信号も各ゲート信号線に対応して必要となる。そのため制御信号線数も多い。したがって、ＥＬ表示装置の制御信号線おおび電源線数は、ＬＣＤに比較して４～５倍となる。
　図４８に図示するように、ゲートドライバＩＣ１２（１２ａ、１２ｂ）、ソースドライバＩＣ（ソースドライバ回路）１４は、ＣＯＦに実装される。また、図４８に図示するように、ゲート信号線１７ａ、１７ｂの両端には、ゲートドライバＩＣ１２（１２ａ、１２ｂ）が接続されている。ゲートドライバＩＣ１２（１２ａ、１２ｂ）は、ＣＯＦ２２ｇに実装されている。
　同様に、各画素１６には、ソース信号線１８が接続されている。ソース信号線１８の一端には、ソースドライバＩＣ１４が接続されている。ソースドライバＩＣ１４は、ＣＯＦ２２ｓに実装されている。ＣＯＦ２２ｓは、プリント基板（ＰＣＢ）が接続され、プリント基板（ＰＣＢ）から、ＣＯＦ２２ｓに映像信号、制御信号が印加される。
　ソースドライバＩＣ１４が実装されたＣＯＦ２２ｓは、パネルに実装される。また、ＣＯＦ２２ｓには、プリント基板（ＰＣＢ）２３ｓが取り付けられる。
　なお、本開示では、ゲート信号線を駆動する回路を、ゲートドライバＩＣ１２として説明するが、本開示はこれに限定されるものではない。たとえば、ゲートドライバＩＣ１２は、ＴＡＯＳ、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成してもよい。つまり、ゲートドライバＩＣとは、半導体チップに限定されるものではなく、ゲートドライバ回路を意味する。また、ソースドライバＩＣ１４についても同様であり、ソースドライバＩＣとは、半導体チップに限定されるものではなく、ソースドライバ回路を意味する。なお、ドライバＩＣを、ＴＡＯＳ、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成する場合は、ＣＯＦも不要となることは言うまでもない。
　ゲートドライバＩＣ１２が実装されたＣＯＦ２２ｇもパネルに実装される。ＣＯＦ２２ｇには、プリント基板（ＰＣＢ）は取り付けられない。つまり、プリント基板レス（ＰＣＢレス）構成である。プリント基板レス（ＰＣＢレス）にすることにより、薄型のパネルモジュールを構成できる。
　図４９は、ＥＬ表示装置の画素およびドライバＩＣなどの説明図である。
　図４９の画素１６において、Ｐチャンネルの駆動用トランジスタ１１ａのドレイン端子に、スイッチ用トランジスタ１１ｄのソース端子が接続され、スイッチ用トランジスタ１１ｄのドレイン端子にＥＬ素子１５のアノード端子が接続されている。
　ＥＬ素子１５のカソード端子には、カソード電圧Ｖｓｓが印加されている。駆動用トランジスタ１１ａのソース端子には、アノード電圧Ｖｄｄが印加されている。
　ゲート信号線１７ｂ（Ｇｄ）にオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流がＥＬ素子１５に供給される。ＥＬ素子１５は、発光電流の大きさに基づき、発光する。発光電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。
　駆動用トランジスタ１１ａのゲート端子には、コンデンサ１９ｂの１端子が接続され、コンデンサの他の端子は、アノード電圧（Ｖｄｄ）が印加された電極または７配線と接続されている。スイッチ用トランジスタ１１ｂのソース端子は、ソース信号線１８と接続され、スイッチ用トランジスタ１１ｂのドレイン端子は駆動用トランジスタ１１ａのゲート端子と接続されている。一方、ソースドライバＩＣ１４は、ソース信号線１８に映像信号を印加する。
　ゲート信号線１７（１７ａ、１７ｂ）は、表示画面２５の左右に配置されたゲートドライバＩＣ１２（１２ａ、１２ｂ）に接続されている。
　ゲートドライバＩＣ１２（１２ａ、１２ｂ）は、画素の選択電圧（オン電圧Ｖｏｎ）をゲート信号線１７に印加する。ゲート信号線１７ｂのオン電圧が印加されると、スイッチ用トランジスタ１１ｂがオンして、ソース信号線１８に印加された映像信号が、画素１６に印加される。
　ＥＬ表示パネル４９には、ＥＬ素子１５を有する画素１６がマトリックス状に形成された表示画面２５が形成されている。
　以上の構成により、表示画面が大型であっても、また、高精細の表示画面を有する画像表示であっても、良好に表示画面の画素に映像信号を印加できる。また、表示画面に輝度傾斜などの発生がなく、良好な画像表示を実現できる。
　なお、本開示のＥＬ表示装置のドライバ端子は、ゲートドライバＩＣに電圧を印加するドライバ端子であってもよい。
　また、ＥＬ表示装置は、画像表示にバックライトが必要でないため、パネルモジュールの厚みを薄くすることができる。このパネルの厚みを薄くできるという特徴を活かすため、図４８に図示するように、ゲートドライバＩＣ１２（１２ａ、１２ｂ）側は、ＰＣＢレス構成を採用している。
　ＰＣＢを使用すれば、ゲートドライバＩＣ１２（１２ａ、１２ｂ）で使用する電源配線、制御信号線は、ＰＣＢから供給すればよい。
　図４８に図示するように、ＰＣＢを使用しない構成（ＰＣＢレス構成）では、図５０に図示するように、すべての電源配線、制御信号線をＣＯＦ２２ｇに形成する必要がある。ＣＯＦは、配線層が１層のため、ＣＯＦ２２に形成した配線は、交差することができない。そのため、図５０に図示するように、電源配線、制御配線との交差部が発生しないように、連続接続で配線などのレイアウト配置を行う必要がある。
　図５０では、パネル基板３１に形成されたパネル配線９１ａと、ＣＯＦ２２ｇのＣＯＦ配線７４ａとは、接続端子７５ａ部において、ＡＣＦ樹脂で接続される。ＣＯＦ配線７４ａはゲートドライバＩＣ１２のドライバ入力端子７３ａに電気的に接続されている。ドライバ入力端子７３ａとドライバ入力端子７３ｂとはＣＯＦ配線７４ｃで接続されている。また、ドライバ入力端子７３ｂと接続端子７５ｂとは、ＣＯＦ配線７４ｂで電気的に接続されている。また、パネル基板３１に形成されたパネル配線９１ｂと、ＣＯＦ２２ｇのＣＯＦ配線７４ｂとは、接続端子７５ｂ部において、ＡＣＦ樹脂で接続される。
　以上のように、パネル基板３１に形成されたパネル配線９１ａ→接続端子７５ａ→ＣＯＦ配線７４ａ→ドライバ入力端子７３ａ→ＣＯＦ配線７４ｃ→ドライバ入力端子７３ｂ→ＣＯＦ配線７４ｂ→接続端子７５ｂ→パネル基板３１に形成されたパネル配線９１ｂと、連続接続で配線のレイアウト設計が行われている。
　なお、ゲートドライバＩＣ１２のゲートドライバ出力は、ドライバ出力端子７２から出力される。ドライバ出力端子７２と接続端子７１とは、ＣＯＦ配線７４ｅで電気的に接続されている。ドライバ出力端子７２は、ゲート信号線１７と、ＡＣＦにより電気的に接続されている。
　ＥＬ表示装置は、少なくとも２本以上のゲート信号線が各画素に形成または配置され、多くのＥＬ表示装置は、３本または４本のゲート信号線が各画素に形成または配置されている。
　以上の事項から、ＥＬ表示装置は、ＬＣＤに比較してゲート信号線１７の本数が非常に多い。したがって、ゲート信号線１７などを制御する制御信号線数も多くなる。
　各画素のそれぞれのゲート信号線は、制御するトランジスタが異なり、また、必要とするゲート信号線の電圧振幅が異なる。したがって、ＥＬ表示装置は、オン電圧（Ｖｏｎ）が複数種類必要となり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる。その他、イニシャル電圧（Ｖｉｎｉ）、リセット電圧（Ｖｒｓｔ）などが必要となる場合がある。また、１画素を制御する複数のゲート信号線の動作は異なることから、動作を制御する制御信号も各ゲート信号線に対応して必要となる。そのため制御信号線数も多い。したがって、ＥＬ表示装置の制御信号線および電源線数は、ＬＣＤに比較して４～５倍となる。
　ＥＬ表示装置では、電源配線数及び制御配線数が多いため、ＣＯＦ２２ｇに配設する配線数が非常に多くなる。一例として、ＬＣＤの３倍以上にもなる。
　図４８に示すように、ＰＣＢレス構成を実現するためには、ＣＯＦに配設する電源配線数及び制御配線数が多いため、図５０のＣＯＦ２２ｇのＤ距離、Ａ距離、Ｂ距離が長くなる。そのため、ＣＯＦ２２ｇのサイズが大きくなり、コストが高くなる。ＥＬ表示装置の画面サイズは、パネルの画面インチ数で決定されるため、ＣＯＦ実装で使用できる距離（ＣＯＦの貼り付けできる幅）もパネルの画面インチ数で決定される。したがって、ＣＯＦサイズが大きくなると、ＣＯＦ実装で使用できる距離（ＣＯＦの貼り付け幅×ＣＯＦ枚数）が、画面幅を超えることになる。そのため、ＣＯＦサイズを大きくすると、ＣＯＦをパネルに実装することが物理的に不可能となる。
　ＣＯＦ２２ｇのＡ距離が長いと、ドライバ出力端子７２を形成する範囲が狭くなる。もしくは、ゲートドライバＩＣ１２のチップ長辺の長さを大きくする必要がある。したがって、ゲートドライバＩＣ１２のサイズは大きくなり、ドライバＩＣの価格が高くなる。
　ＣＯＦ２２ｇに配設するＣＯＦ配線７４の本数を削減するためには、図５０のように、アレイ接続配線５４を形成する手段がある。アレイ接続配線５４はパネルの画素を形成するプロセスで形成されるため、配線の交差部を形成することができる。したがって、複雑な配線パターン、配線の分岐を形成することができる。
　しかし、アレイ接続配線５４は、ゲート信号線１７と交差するため、交差部にピンホールなどがあると、アレイ接続配線５４とゲート信号線１７とが短絡する。ＥＬ表示装置は、ゲート信号線１７信号線数が多い。そのため、１ゲートドライバＩＣ１２あたりのゲートドライバ出力端子数も多い。したがって、アレイ接続配線５４とゲート信号線１７との交差部が多く、短絡欠陥が発生しやすい。特に、アレイ接続配線５４の形成部は、保護カバーなどがなく、機械的な損傷も発生しやすい。そのため、交差部での短絡欠陥も発生しやすい。
　以上のことから、ゲートドライバＩＣ１２付きＣＯＦ２２ｇをパネル基板３１に複数接続して実装し、かつ、ＰＣＢレス構成のＥＬ表示装置では、以下の制約条件がある。
　制約条件とは、（１）ＣＯＦ２２ｇに形成した配線７４は交差させることができない。（２）パネル基板上のゲート信号線１７と入力信号配線・電源配線とは交差できない、あるいは、ゲート信号線１７と入力信号配線・電源配線を交差させると交差部の短絡リスクが高く、パネルの製造歩留まりを著しく低下させる。
　以上のことから、ＥＬ表示装置では、ゲートドライバＩＣ１２付きＣＯＦ２２ｇをパネル基板３１に複数接続して実装し、かつＰＣＢレス構成は、実現が困難であるという課題があった。
　そこで、以下の実施の形態では、ＣＯＦ上に連続接続状に形成する制御配線数を削減して、低コストで、歩留まりのよいＥＬ表示装置について説明する。
　（実施の形態）
　以下、図１～図８Ｂを用いて、本実施の形態に係る表示装置について説明する。
　図１及び図２は、本実施の形態にかかるＥＬ表示装置の構成を示す断面図である。
　本開示において、各図面は理解を容易するために、また、作図を容易にするために、省略、拡大あるいは縮小した箇所がある。たとえば、図１に図示する表示パネルの断面図では、ガラス基板４８などを薄く、図示している。また、図２において、封止基板３０は薄くしている。
　省略した箇所もある。たとえば、図１に示す本開示に係るＥＬ表示装置では、反射光の防止のために円偏光板などの位相フィルムを光出射面に配置することが必要である。しかし、図１では、円偏光板を図示することを省略している。
　また、光出射面には、外光の映りこみを防止するため、表面が凹凸のアングレアシートを形成または配置するが、図１、図２では省略している。また、反射防止膜を形成したシートあるいは反射防止膜を図示することを省略している。
　なお、以下において、接続端子７５ａは、本開示における第１の接続部に相当する。接続端子７１は本開示におけるゲート信号接続部に相当する。接続端子７５ｂは本開示における第３の接続部に相当する。ドライバ出力端子７２は本開示におけるゲート信号出力端子に相当する。ドライバ入力端子７３ａ及び７３ｂは本開示におけるドライバ端子に相当する。接続端子７５ｃは本開示における第２の接続部に相当する。ＣＯＦ配線７４ａ、７４ｂ、７４ｃは本開示における連続接続線に相当する。ＣＯＦ配線７４ｄ及び７４ｅは本開示における端子接続線に相当する。入力制御配線２６１は本開示におけるパネル配線に相当する。
　図１および図２は、本開示のＥＬ表示パネルの断面図である。ただし、説明に不要な箇所は省略している。また、厚み、サイズなどは、説明を容易にするため、拡大あるいは縮小した部分がある。以上の事項は他の図面に対しても同様である。
　図１は、上面から光取り出しを行う「上取り出し」の表示装置に係る実施の形態である。図２は、光を、パネル基板３１の下面側から取り出す「下取り出し」の表示装置に係る実施の形態である。
　封止基板３０およびパネル基板３１は、一例として、ガラス基板で構成されている。なお、封止基板３０およびパネル基板３１は、シリコンウエハ、金属基板、セラミック基板、プラスティックシート（板）などを使用してよい。また、封止基板３０およびパネル基板３１は放熱性を良好にするため、サファイアガラスなどを用いてもよいことは言うまでもない。
　図２に示すように、封止基板３０とパネル基板３１との空間には乾燥剤（図示せず）を配置する。これは、ＥＬ膜４１は湿度に弱いためである。乾燥剤によりシール剤（図示せず）を浸透する水分を吸収し、ＥＬ膜４１の劣化を防止する。また、封止基板３０とパネル基板３１とは周辺部を封止樹脂（図示せず）で封止する。
　封止基板３０は、一例として、フタの形状を有している。封止基板３０は、外部からの水分の浸入を防止あるいは抑制する手段であって、フタの形状に限定されるものではない。また、融着ガラスなどでもよい。また、樹脂あるいは無機材料などの構成体であってもよい。また、蒸着技術などを用いて薄膜状に形成したものである。
　封止基板３０とパネル基板３１との空間、あるいは封止基板３０の表面などに温度センサ（図示せず）を形成または配置する。この温度センサの出力結果により、ソースドライバＩＣ１４などの映像振幅を可変する。また、パネル検査時に、温度センサが出力する温度に基づいて、ゲートドライバＩＣ１２の動作速度を調整する。速度調整により、適正な動作速度に設定できる。
　本開示のＣＯＦは、ＣＯＦの表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成している。また、ＣＯＦに実装されたドライバＩＣの表面に放熱板を配置または形成し、ドライバＩＣからの放熱を行っている。また、ＣＯＦの裏面に放熱シート、放熱板を配置または形成し、ドライバＩＣが発生する熱を放熱している。
　図２において、パネル基板３１に、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルター３３（３３Ｒ、３３Ｇ、３３Ｂ）が形成されている。なお、カラーフィルターは、ＲＧＢに限定されものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。
　なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢのＥＬ素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢのＥＬ素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、ＥＬ表示装置のホワイトバランスずれが発生しない。
　本開示における表示装置は、ＲＧＢの３原色に加えて、Ｗ（白）の画素１６Ｗを有している。画素１６Ｗを形成または配置することにより、色ピーク輝度を良好に実現できる。また、高輝度表示を実現できる。
　本開示におけるＥＬパネル（ＥＬ表示装置）の画素１６の構造は、図４９などに示すように、１つの画素１６がスイッチ用トランジスタ１１ならびにＥＬ素子１５により形成される。
　なお、ゲート信号線１７などとカラーフィルター３３との間には、絶縁層が形成されるが、説明に不要であるので省略している。なお、以上の事項は、他の実施の形態でも同様である。
　図２に図示するように、アノード電極４０はゲート信号線１７と重なるように構成されている。あるいは、ゲート信号線１７とアノード電極４０とは、パターンレイアウト設計上、重なる配置となる場合が多い。
　カラーフィルター３３（３３Ｒ、３３Ｇ、３３Ｂ）上には、絶縁膜３４が形成されている。絶縁膜３４は、カラーフィルター３３の水分などが、溶出し、ＥＬ膜４１などを劣化させることを防止する。また、絶縁膜３４は平滑膜としても機能する。
　カラーフィルター３３の上層に、画素１６を構成するトランジスタ１１が形成される。トランジスタ１１上には、遮光膜３６が形成される。また、必要に応じて、トランジスタ１１の下層、ゲートドライバ回路の下層／上層に、遮光膜３６が形成される。アノード電極４０とトランジスタ１１は、接続部３７で接続されている。
　遮光膜３６はクロムなどの金属薄膜で形成し、その膜厚は５０ｎｍ以上１５０ｎｍ以下にする。遮光膜３６の膜厚が薄いと遮光効果が乏しく、厚いと凹凸が発生して上層のトランジスタ１１のパターニングが困難になる。
　ソース信号線１８、ゲート信号線１７上にアノード電極４０あるいはカソード電極を配置または形成することにより、ソース信号線１８、ゲート信号線１７からの電界が、アノード電極４０あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。
　ソース信号線１８、ゲート信号線１７に絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）３４を形成して絶縁し、絶縁膜３４上にアノード電極４０を形成する。
　このようにゲート信号線１７等上の少なくとも１部にアノード電極４０を重ねる構成をハイアパーチャ（ＨＡ）構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。
　絶縁膜（平坦化膜）３４は、層間絶縁膜としても機能する。また、ゲート信号線１７などとアノード電極４０との寄生容量を低減する。寄生容量を低減するため、絶縁膜（平坦化膜）３４は、０．４μｍ以上に形成する。しかし、絶縁膜３４が厚いと、接続部３７での接続不良が増加する。そのため、絶縁膜３４は２．０μｍ以下の膜厚に構成あるいは形成する。
　絶縁膜３４の膜厚が０．４μｍ以下であれば、層間絶縁が不良になり、歩留まりが低下する。２．０μｍ以上であればコンタクト接続部の形成が困難になり、コンタクト不良が発生し、歩留まりが低下する。
　画素１６のアノード電極４０は、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＴＡＯＳなどからなる透明電極を用いることができる。
　アノード電極４０とゲート信号線１７間に発生する寄生容量は、ゲート信号線１７の立ち上がり、立下り時間に影響する。高速な応答性を必要とするゲート信号線１７は、外部接続のゲートドライバＩＣ１２で駆動される。また、アノード電圧、カソード電圧などは、ＣＯＦ２２の補強配線（図示せず）で補強したリング（図示せず）から供給される。したがって、表示画面位置によらず、アノード電圧などの電圧降下が小さい。
　光散乱膜３８は、パネル内から放射される光を増加させることに寄与する。ＥＬ素子のＥＬ膜４１から発生した光は、パネル基板３１に入射し（軌跡ａ）、パネル基板３１から出射する。しかし、パネル基板３１の光出射面での、光入射角が臨界角より大きいと、反射して再びＥＬ膜４１に戻ってきてしまう（軌跡ｂ）。
　光散乱膜３８は、光拡散性能にも依存するが、０．１（μｍ）以上、１．５（μｍ）以下の膜厚に形成することが好ましい。
　なお、パネル基板３１の光出射面には、円偏光板（円偏光フィルム）３２を配置している。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。
　従来のＥＬ表示パネルでは、軌跡ｂの光は、ＥＬ表示パネル内を乱反射し、吸収されてしまう。したがって、軌跡ｂの光は、吸収され、パネルから外部には出射されない。
　本開示に係るＥＬ表示パネルでは、軌跡ｂの光は、光散乱膜３８で散乱され、光の軌跡が変化する。軌跡の変化の結果、パネルの光出射面で臨界角以下の角度になった光は、パネルから出射する（軌跡ｃ）。
　以上のように、光散乱膜３８で、パネルの界面で反射した光を、軌跡を変化させることにより、パネルから外部に光が出射されるようにする。したがって、ＥＬ表示パネルは、光利用率が高く、高輝度表示を実現できる。
　なお、光散乱膜３８は、絶縁膜３４の上に形成されるとしたが、これに限定されるものではなく、絶縁膜３４の下層に光散乱膜３８を形成してもよい。
　カラーフィルター３３の周辺部には、ブラックマトリックス（ＢＭ）を形成してもよい。このましくは、ブラックマトリックス（ＢＭ）は、光吸収特性を有する光吸収膜で構成することが好ましい。パネル内でハレーションする光を低減することができるからである。
　光吸収膜を構成する物質としては、アクリル樹脂などの有機材料にカーボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼインを黒色の酸性染料で染色したものが例示される。
　その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成されたＰｒＭｎＯ３膜、プラズマ重合により形成されたフタロシアニン膜等が例示される。
　アノード電極４０の周辺部には、リブ（土手）３９を形成する。リブ（土手）は、ＥＬのマスク蒸着時のリブ（土手）３９としても用いる。リブ（土手）３９を、蒸着マスクの接触部として使用し、ＥＬ膜４１（４１Ｒ、４１Ｇ、４１Ｂ）が形成される。
　ＥＬ膜４１上には、金属材料からなるカソード電極４３が形成される。カソード電極４３の使用材料としては、銀（Ａｇ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）あるいはこれらの合金が例示される。また、Ｍｇ－Ａｇの構成が例示される。その他、ＥＬ素子１５の構造に依存するが、ＩＴＯ、ＩＧＺＯ、ＩＺＯ、ＴＡＯＳなどからなる透明電極を用いることができる。
　以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図１に示すように、「上取り出し」の場合のＥＬ表示装置では、ＥＬ膜４１を形成後、ＥＬ膜４１上に、カソード（もしくはアノード）となるマグネシウム－銀（Ｍｇ－Ａｇ）膜を２０Å以上、３００Å以下の膜厚で形成する。また、必要に応じて、Ｍｇ－Ａｇ膜上に、ＩＴＯなどの透明電極を形成して低抵抗化することが好ましい。
　また、「上取り出し」の場合のＥＬ表示装置では、カソード電極の上層あるいは下層に、金属薄膜からなる低抵抗化配線４４を形成している。低抵抗化配線４４は液晶表示パネルのブラックマトリックス（ＢＭ）と同様の構成が例示される。たとえば、クロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）が用いられる。また、複数の金属材料が多層に形成される、たとえば、Ｔｉ、Ｃｕ、Ｔｉの３層構成、Ｔｉ、Ａｌ、Ｔｉの３層構成が例示される。また、複数の金属材料の合金で形成される。以上の構成、方式、内容は、リング（図示せず）にも適用できることは言うまでもない。
　ＢＭ膜厚は、厚い方が低抵抗化でき、好ましいが、凹凸の問題から、膜厚は、２００（ｎｍ）以上、８００（ｎｍ）以下の膜厚に設定される。ＢＭ４４は、画素１６あるいはアノード電極４０位置に対応して形成される。つまり、主として、ＢＭ４４は、画素電極間に形成される。
　なお、Ｒ、Ｇ、Ｂ、（Ｗ）を１組、もしくはＲ、Ｇ、Ｂ、（Ｗ）の複数の組を１組として、ＢＭ４４を形成してもよい。ＢＭ４４は、ゲートドライバＩＣ１２の上層などにも形成してもよい。ＢＭ４４が遮光膜として機能し、ゲートドライバＩＣ１２の誤動作抑制にも、機能するからである。
　以上の説明では、ＢＭ４４として、説明したが、基本的には、有機ＥＬではＢＭを形成する必要はないから、ＬＣＤのＢＭとは異なる。なお、低抵抗化配線（ＢＭ）４４は光透過性を有する電極の上層に限定するものではなく、下層に形成してもよい。また、カソード電極、アノード電極などと積層した構成にしてもよい。
　また、ＢＭ４４のシート抵抗値あるいは単位長さあたりの抵抗値は、表示画面２５の部分に合わせて分布を持たせることが好ましい。表示画面２５の中央部あるいは、電圧の給電点から多い箇所は、電圧降下が大きい。そのため、電圧の給電点から遠くなるにしたがって、ＢＭ４４の幅を太くする、あるいは、ＢＭ４４の膜厚を厚くすることにより抵抗値を減少させる。表示画面２５の中央部になるにしたがって、ＢＭ４４の幅を太くする、あるいは膜厚を厚くすることにより、抵抗値あるいはシート抵抗値を減少させる。
　ＢＭ４４の幅は、パネルの設計時にＢＭ幅を太くすることにより実現できる。ＢＭ４４の厚みを表示画面２５の中央部で厚くすることは、ＢＭ４４材料を蒸着時に分布を持たせることにより実現できる。たとえば、同心円状に膜厚分布を発生させる。
　ガラス基板４８は、接着層４７で接着される。ガラス基板４８は、薄膜封止膜であってもよい。また、フィルムを用いた封止構造であってもよい。
　ガラス基板４８の替わりに封止フィルム（薄膜封止膜）を用いる場合は、ＤＬＣ（ダイヤモンド　ライク　カーボン）を蒸着したＤＬＣ膜を用いることが例示される。このフィルムは防湿性能が高い。このフィルムを封止膜として用いる。
　ＤＬＣ膜などをカソード電極４３の表面に直接蒸着する構成ものよいことは言うまでもない。その他、樹脂薄膜と金属薄膜を多層に積層して、薄膜封止膜を構成してもよい。
　図３は、本開示のＥＬ表示装置の説明図である。図３の画素１６において、Ｐチャンネルの駆動用トランジスタ１１ａのドレイン端子に、スイッチ用トランジスタ１１ｄのソース端子が接続され、スイッチ用トランジスタ１１ｄのドレイン端子にＥＬ素子１５のアノード端子が接続されている。
　ＥＬ素子１５のカソード端子には、カソード電圧Ｖｓｓが印加されている。駆動用トランジスタ１１ａのソース端子には、アノード電圧Ｖｄｄが印加されている。アノード電圧Ｖｄｄ＞カソード電圧Ｖｓｓの関係がある。
　なお、アノード電圧は、ソースドライバＩＣ１４が出力する映像信号の最大振幅に基づいて可変できるように構成されている。
　また、スイッチ用トランジスタ１１ｄをオンオフさせることにより、ｄｕｔｙ（デューティ）駆動を実施する。
　ゲート信号線１７ｂにオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、駆動用トランジスタ１１ａからの発光電流がＥＬ素子１５に供給される。ＥＬ素子１５は、発光電流の大きさに基づき、発光する。発光電流の大きさは、ソース信号線１８に印加された映像信号を、スイッチ用トランジスタ１１ｂで画素１６に印加することにより決定する。
　駆動用トランジスタ１１ａのゲート端子には、コンデンサ１９ａの１端子が接続され、コンデンサ１９ａの他の端子は、スイッチ用トランジスタ１１ｂのドレイン端子と接続されている。スイッチ用トランジスタ１１ｂのソース端子は、ソース信号線１８と接続されている。ゲート信号線１７ａにオン電圧が印加されると、スイッチ用トランジスタ１１ａがオンして、ソース信号線１８に印加された映像信号（電圧、電流）Ｖｓが、画素１６に印加される。
　コンデンサ１９ａの一端子は、スイッチ用トランジスタ１１ｂのドレイン端子と接続され、他方の端子は、アノード電極と接続され、アノード電圧Ｖｄｄが印加される。
　なお、コンデンサ１９ａの他方の端子は、アノード電極４０と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。
　駆動用トランジスタ１１ａのソース端子は、アノード電極４０と接続され、アノード電圧Ｖｄｄが印加されているとしたが、これに限定するものではない。たとえば、他の任意の直流電圧と接続してもよい。つまり、コンデンサ１９ａの他の端子と、駆動用トランジスタ１１ａのソース端子は、異なる電位の端子と接続してもよい。
　映像信号Ｖｓを画素１６に印加するスイッチ用トランジスタ１１ｂを駆動するゲート信号線１７ａには、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとが接続されている。一例として、ゲートドライバＩＣ１２ａは、表示画面２５の左側に配置され、ゲートドライバＩＣ１２ｂは、表示画面２５（後述する図２４参照）の右側に配置される。
　図３などに図示するように、ゲートドライバＩＣ１２（１２ａ、１２ｂ）内には、オン電圧を印加するゲート信号線を指定するシフトレジスタ５１と、ゲート信号線１７を駆動（オンオフ電圧、オンオフ電流を供給）する出力バッファ５２が形成または配置されている。
　なお、図４に図示するように、出力バッファ５２のバッファ能力は、複数の出力能力に設定あるいは切り替えできるように構成されている。切り替えなどは、ゲートドライバＩＣ１２（１２ａ、１２ｂ）に配置されたロジックピン（Ｂｕｆ１、Ｂｕｆ２ピン）で行う。たとえば、ロジックピンが３ピンの場合は、２の３乗の８通りのバッファ能力に設定することができる。
　なお、シフトレジスタ５１と出力バッファ５２の組を、ゲート信号線出力回路５３と呼ぶ。
　ゲート信号線１７ａに、２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）が配置されているのは、以下の理由による。
　ゲート信号線１７ａは、スイッチ用トランジスタ１１ｂに接続されている。スイッチ用トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、スイッチ用トランジスタ１１ｂは高速のオンオフ（高スルーレート動作）動作を行うことが必要である。ゲート信号線１７ａは、２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動することにより、高スルーレート動作を実現できる。
　なお、以上の実施の形態において、ゲート信号線１７に２つのゲートドライバＩＣ１２が接続されているとして説明したが、本開示はこれに限定するものではない。図３で図示するように、ゲートドライバＩＣ１２（１２ａ、１２ｂ）内には、出力バッファ５２が形成または配置されている。したがって、ゲート信号線１７ａには、２つの出力バッファが接続されているのと等価である。なお、シフトレジスタ５１と出力バッファ５２の組を、ゲート信号線出力回路５３と呼ぶ。
　ゲート信号線１７ａを２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動することにより、表示画面２５の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線１７ａの負荷容量が大きくても、良好にスイッチ用トランジスタ１１ｂをオンオフさせることができる。
　ゲート信号線１７ｂは、１つのゲートドライバＩＣ１２ａが接続されている。つまり、ゲート信号線１７ｂには、１つの出力バッファ５２が接続されている。
　ゲート信号線１７ｂには、スイッチ用トランジスタ１１ｄが接続されている。スイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａから、ＥＬ素子１５に流す駆動電流をオンオフさせる機能を有する。ＥＬ素子１５に流す電流をオンオフする動作は、低スルーレートで十分である。
　したがって、ゲート信号線１７ｂは、１つのゲートドライバＩＣ１２ａ（１つの出力バッファ５２で駆動する）ことで十分な性能を得ることができる。
　図３において、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂは、同一のゲートドライバＩＣである。ゲートドライバＩＣ１２（１２ａ、１２ｂ）には、画素１６に接続されているゲート信号線１７の本数のシフトレジスタ５１が形成または配置されている。たとえば、図３に示すＥＬ表示装置の画素回路の構成では、画素１６のゲート信号線は、ゲート信号線１７ａおよび１７ｂの２本であるので、シフトレジスタはシフトレジスタ５１ａおよび５１ｂの２個である。後述する図４４に示すＥＬ表示装置の画素回路の構成では、画素１６のゲート信号線は４本（ゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄ）であるので、シフトレジスタは４個（シフトレジスタ５１ａ、５１ｂ、５１ｃ、５１ｄ）である。
　図３の実施の形態では、画素１６には、ゲート信号線１７ａとゲート信号線１７ｂの２つのゲート信号線１７が形成されている。ゲート信号線１７ａに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ａが配置され、ゲート信号線１７ｂに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ｂが配置されている。つまり、２つのシフトレジスタ５１がゲートドライバＩＣ１２内に形成されている。
　図３において、ゲート信号線１７ａの両端は、それぞれゲートドライバＩＣ１２ａおよび１２ｂに接続されている（両側駆動）。ゲート信号線１７ｂの一端は、ゲートドライバＩＣ１２ａに接続されている。ゲート信号線１７ｂの他端は、オープンである（片側駆動）。ゲートドライバＩＣ１２ｂ内のシフトレジスタ５１ａは、奇数画素行目のゲート信号線１７ａと電気的に接続され、ゲートドライバＩＣ１２ｂ内のシフトレジスタ５１ｂは、偶数画素行目のゲート信号線１７ａと電気的に接続されている。
　したがって、ゲートドライバＩＣ１２ｂのシフトクロックは、ゲートドライバＩＣ１２ａのシフトクロックの１／２の速度とする。
　図４は、本開示の他の実施の形態にかかるゲートドライバＩＣの説明図である。バッファ能力を設定する制御端子であるＢｕｆ端子（Ｂｕｆ１、Ｂｕｆ２）は、連続接続線が接続されたドライバ入力端子７３ａとドライバ出力端子７２間に配置または形成されている。
　ロジック設定を行う制御端子であるＳＥＬ端子は、連続接続線が接続されたＣｌｋなどの制御端子を印加するドライバ入力端子７３ｂとドライバ出力端子７２間に配置または形成されている。
　なお、以上の実施の形態では、ロジックなどを設定する制御端子は、連続接続線が接続されたドライバ入力端子７３ａまたはドライバ入力端子７３ｂと、ドライバ出力端子７２間に配置または形成されているとした。しかし、これに限定するものではない。ＣＯＦ２２は、配線が１層のため、ＣＯＦ配線７４は交差部を形成することができない。したがって、ドライバＩＣの端子位置は、ＣＯＦ２２の接続位置で表現できる。
　たとえば、図４において、ＣＯＦ２２の接続端子で表現すれば、Ｂｕｆ端子はＣＯＦ２２の接続端子７５ｃに接続され、Ｃｌｋ２などの制御端子は接続端子７５ａに接続され、ゲートドライバＩＣ１２のＣＯＦ配線７４ｅは接続端子７１に接続されている。また、ＳＥＬ端子は、ＣＯＦ２２の接続端子７５ｃに接続され、Ｃｌｋ２などの制御端子は接続端子７５ｂに接続されている。
　したがって、本開示において、ロジック設定端子であるＢｕｆ端子（Ｂｕｆ１、Ｂｕｆ２）のＣＯＦ２２ｇの接続端子７５ｃは、接続端子７５ａと、接続端子７１間に配置あるいは接続されている。また、本開示において、ロジック設定端子であるＳＥＬ端子は、接続端子７５ｂと、接続端子７１間に配置または接続されている。また、ＣＯＦ配線７４ａ、ＣＯＦ配線７４ｃ（図示せず）、ＣＯＦ配線７４ｂは連続接続線を構成している。
　図５は、本開示の他の実施の形態におけるＥＬ表示装置（ＥＬ表示パネル）の画素の説明図である。
　図５にかかるＥＬ表示装置では、画素１６には、ゲート信号線１７ａ、ゲート信号線１７ｂ、ゲート信号線１７ｃおよびゲート信号線１７ｄの４つのゲート信号線１７が形成されている。ゲート信号線１７ａに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ａ（図示せず）が配置され、ゲート信号線１７ｂに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ｂ（図示せず）が配置され、ゲート信号線１７ｃに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ｃ（図示せず）が配置され、ゲート信号線１７ｄに対し、ゲートドライバＩＣ１２ａのシフトレジスタ５１ｄ（図示せず）が配置されている。なお、図３に示したＥＬ表示装置の画素回路の構成では、画素１６のゲート信号線は２本であるので、シフトレジスタは２個である。
　図５の画素１６において、Ｎチャンネルのスイッチ用トランジスタ１１ｄの第１の端子は、アノード電圧Ｖｄｄの電極または配線と接続され、第２の端子は駆動用トランジスタ１１ａの第１の端子と接続されている。また、スイッチ用トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂと接続されている。
　なお、図５において、トランジスタはＮチャンネルトランジスタとしたが、これに限定するものではなく、Ｐチャンネルトランジスタであってもよい。また、ＰチャンネルとＮチャンネルトランジスタを混在させてもよい。
　スイッチ用トランジスタ１１ｅの第１の端子はリセット電圧Ｖｒｅｆが印加された電極または配線と接続され、スイッチ用トランジスタ１１ｅの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｅのゲート端子はゲート信号線１７ｃと接続されている。
　映像信号を画素に印加するスイッチ用トランジスタ１１ｂの第１の端子はソース信号線１８と接続され、スイッチ用トランジスタ１１ｂの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｂのゲート端子はゲート信号線１７ａと接続されている。
　スイッチ用トランジスタ１１ｃの第１の端子はイニシャル電圧Ｖｉｎｉが印加された電極または配線と接続され、スイッチ用トランジスタ１１ｃの第２の端子は、駆動用トランジスタ１１ａの第２の端子と接続されている。また、スイッチ用トランジスタ１１ｃゲート端子はゲート信号線１７ｄと接続されている。
　駆動用トランジスタ１１ａの第２の端子には、ＥＬ素子１５の第１の端子が接続され、ＥＬ素子１５の第２の端子は、カソード電圧Ｖｓｓが印加された電極あるいは配線と接続されている。
　コンデンサ１９の第１の端子は、駆動用トランジスタ１１ａのゲート端子に接続され、コンデンサ１９の第２の端子は、駆動用トランジスタ１１ａの第２の端子に接続されている。
　スイッチ用トランジスタ１１ｂ、１１ｅの少なくとも一方のトランジスタに対して、マルチゲート（ディアルゲート以上）構造を採用することにより、また、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
　ゲート信号線１７ａおよびゲート信号線１７ｃは、ゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂにより両側駆動されている。また、ゲート信号線１７ｃおよびゲート信号線１７ｄは、ゲートドライバＩＣ１２ａにより片側駆動されている。
　図５では、画素１６に映像信号を印加するスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ｃに対して両側駆動を行う。また、駆動用トランジスタ１１ａのオフセットキャンセル時に動作あるいは制御を行うスイッチ用トランジスタ１１ｄが接続されたゲート信号線１７ａに対して両側駆動を行う。
　図６は、ゲートドライバＩＣ１２を、フレキシブル基板（ＣＯＦ）２２ｇに実装した状態を模式的に図示した説明図である。
　ゲート信号線出力回路５３ａには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（Ｄａｔ１）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（Ｅｎｂ１）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（Ｃｌｋ１）が接続または配置されている。
　ゲート信号線出力回路５３ｂには、シフトレジスタ（図示せず）にデータを入力するデータ入力端子（Ｄａｔ２）、シフトレジスタ（図示せず）の出力をイネーブル（ゲート信号線にオン電圧を出力する）、あるいはディセーブル（ゲート信号線にオフ電圧を出力する）にするイネーブル入力端子（Ｅｎｂ２）、シフトレジスタ（図示せず）内のデータをシフトするクロックを入力するクロック入力端子（Ｃｌｋ２）が接続または配置されている。
　フレキシブル基板２２ｇには、ＣＯＦ配線７４（７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｅ）が形成され、各端子には、ＣＯＦ配線７４ａ、７４ｂ、７４ｃを介して、ドライバ入力端子７３（７３ａ、７３ｂ）からゲートドライバＩＣ１２に信号あるいは電圧が印加される。
　図６に図示するように、制御端子であるＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子は、接続端子７５ｃを介してゲートドライバＩＣ１２と接続されている。電圧印加端子Ｖｏｆｆ１、Ｖｏｆｆ２端子は接続端子７５ｂを介して、ゲートドライバＩＣ１２に接続されている。
　ＳＥＬ端子、電圧印加端子は、ゲートドライバＩＣ１２の出力側に配置または形成されている。
　また、ＳＥＬ端子などのロジックの設定端子の接続端子７５ｃは、接続端子７１とドライバ入力端子（７３ａ、７３ｂ）間に配置または形成されている。
　接続端子７５ｃには、ロジック端子ＳＥＬ１、ＳＥＬ２からロジック電圧などの所定電圧が印加される。前記電圧は、ＣＯＦ２２ｇに形成された、ＣＯＦ内部の一点と接続端子とを接続する配線（以下、「端子接続線」と呼称する）７４ｄを介して、ゲートドライバＩＣ１２の操作端子７６に印加される。
　ゲートドライバＩＣ１２からの出力信号は、ドライバ出力端子７２、ＣＯＦ配線７４ｅを介して接続端子７１から出力される。接続端子７１には、ゲート信号線１７が接続される。
　図７に図示するように、ゲートドライバＩＣ１２のチップの長辺側の左右に各１か所以上のドライバ入力端子７３（７３ａ、７３ｂ）を設ける。このように構成することにより、電圧の電位降下の影響を受けにくくなり、また、１つのドライバ入力端子７３（７３ａ、７３ｂ）が接続不良となっても、ゲートドライバＩＣ１２の動作に影響を与えない。
　図７に図示するように、ＳＥＬ端子、Ｖｏｆｆ端子は、Ｖｏｎ入力端子（ＶｏｎＡ、ＶｏｎＢ）と、ドライバ出力端子７２間に配置されている。Ｄａｔ１、Ｅｎｂ１、Ｃｌｋ１、Ｄａｔ２、Ｅｎｂ２、Ｃｌｋ２などの制御信号は、ゲートドライバＩＣ１２の２カ所以上に形成または配置されている。好ましくは、前記２カ所は、ゲートドライバＩＣ１２の短辺の中央線に対して、線対称になる位置に配置することが好ましい。
　Ｄａｔ１、Ｅｎｂ１、Ｃｌｋ１、Ｄａｔ２、Ｅｎｂ２、Ｃｌｋ２などの制御信号の入力段には、シュミット回路あるいはヒステリシス回路などの入力段回路を形成している。また、ゲート信号線出力回路５３で、入力信号がラッチされるように構成されている。たとえば、Ｃｌｋ２において、接続端子７５ａに入力されたクロックは、ＣＯＦ配線７４ａを介して、ドライバ入力端子７３ａに印加される。ドライバ入力端子７３ａに印加されたクロック信号は、ゲート信号線出力回路５３ｂのシュミット回路でノイズ成分を除去され、ラッチ回路（図示せず）でラッチされる。ラッチされたクロックデータは、ゲート信号線出力回路５３ａの内部に形成された配線（図示せず）を介して、ドライバ入力端子７３ｂに出力される。ドライバ入力端子７３ｂから出力されたクロックデータＣｌｋ２は、ＣＯＦ配線７４ｃを介して接続端子７５ｂから出力される。
　図７では、ドライバ入力端子７３ａとドライバ入力端子７３ｂ間にＣＯＦ配線７４ｂを形成しているが、このＣＯＦ配線は、データ伝送を補強するためのものである。したがって、省略することも可能であるが、ＣＯＦ配線７４ｂを形成することにより、安定して制御データを伝送することができる。
　また、ドライバ入力端子７３ａとドライバ入力端子７３ｂに接続されている配線が、Ｖｏｎ電圧配線、Ｖｏｆｆｆ電圧配線などの電源配線の場合は、ＣＯＦ配線７４ｂをバイパス線として機能する。ＣＯＦ配線７４ｂは、電源配線のインピーダンスを低減させ、安定供給性が向上する。
　なお、図８Ａ、図８Ｂ、図９に示すように、ドライバ入力端子７３ａとドライバ入力端子７３ｂに接続されている配線が、Ｖｏｎ電圧配線、Ｖｏｆｆｆ電圧配線などの電源配線の場合においても、内部配線２６２（２６２ａ、２６２ｂ、２６２ｃ）をさらに付加してもよい。つまり、ドライバ入力端子７３ａとドライバ入力端子７３ｂ間を、ＣＯＦ配線７４ｂと、内部配線２６２（２６２ａ、２６２ｂ、２６２ｃ）で結線してもよい。さらに、オン電圧Ｖｏｎ（ＶｏｎＡ、ＶｏｎＢ）の入力端子も複数端子が配置または形成されていてもよい。
　図８Ａ、図８Ｂに図示するように、内部配線２６２の途中には、双方向バッファ２７１が配置されている。内部配線２６２ａはドライバ入力端子７３ａと双方向バッファ２７１ａとを電気的に接続している。内部配線２６２ｂは双方向バッファ２７１ａと双方向バッファ２７１ｂとを電気的に接続している。内部配線２６２ｃはドライバ入力端子７３ｂと双方向バッファ２７１ｂとを電気的に接続している。データＤａｔ、クロックＣｌｋ、イネーブルＥｎｂ端子は、ドライバ入力端子７３ａが入力で、ドライバ入力端子７３ｂが出力になる場合と、ドライバ入力端子７３ｂが入力で、ドライバ入力端子７３ａが出力になる場合とがある。
　内部配線２６２には、クロックＣｌｋ、データＤａｔ、イネーブルＥｎｂなどの制御信号が伝達する。ＣＯＦ配線７４ｃは、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ、ロジック電圧Ｖｃｃ、グランド電圧Ｖｇｇを伝達する。
　内部配線２６２で、クロックＣｌｋ、データＤａｔ、イネーブルＥｎｂなどの制御信号が伝達するため、ＣＯＦ２２には、制御信号線用のＣＯＦ配線７４ｃの形成または配置が必要でない。そのため、図５０におけるＡ距離、Ｂ距離を短くできる。結果、ＣＯＦ２２サイズが小さくできるため、低コスト化を実現できる。
　また、クロックＣｌｋ、データＤａｔ、イネーブルＥｎｂの制御信号が伝達される配線は、内部配線２６２に双方向バッファ２７１を配置し、また、双方向バッファ２７１は、ヒステリシス入力仕様としている。したがって、波形整形が行われ、遅延時間の調整が行われる。そのため、表示画面３５のゲート信号線１７の同期制御を実現が容易である。また、図１３の遅延回路４８５との同期が実現しやすいため、高画質化を実現できる。
　図９は、１つのドライバ入力端子７３に対して、複数のドライバ入力端子７３を配置し、このドライバ入力端子間を、内部配線２６２で結線した構成である。たとえば、２つのドライバ入力端子Ｓ１ａ（７３ｂ１、７３ｂ２）が形成され、ドライバ入力端子Ｓ１ａ（７３ｂ１）とドライバ入力端子Ｓ１ａ（７３ｂ２）間が、内部配線２６２で電気的に接続されている。同様に、たとえば、２つのドライバ入力端子Ｓ１ａ（７３ａ１、７３ａ２）が形成され、ドライバ入力端子Ｓ１ａ（７３ａ１）とドライバ入力端子Ｓ１ａ（７３ａ２）間が、内部配線２６２で電気的に接続されている。
　また、ドライバ入力端子Ｓ３ｂとＳ２ｂ間は、ＣＯＦ配線７４ｆ１で電気的に接続されている。ドライバ入力端子Ｓ２ｂとＳ３ｂ間は、ＣＯＦ配線７４ｆ２で電気的に接続されている。
　以上のように構成することにより、ゲートドライバＩＣ１２に制御信号を供給するＣＯＦ配線７４ａ１で、複数のドライバ入力端子Ｓ２ｂ、Ｓ３ｂに制御信号を供給できる。また、ゲートドライバＩＣ１２に制御信号を供給するＣＯＦ配線７４ｃ１で、複数のドライバ入力端子Ｓ２ｂ、Ｓ３ｂに電圧を供給できる。
　なお、図９に示すＥＬ表示装置では、ゲートドライバＩＣ１２には、ゲート信号線出力回路５３ａ、ゲート信号線出力回路５３ｂが形成または配置されている。ゲート信号線出力回路５３には、選択端子（ＳＥＬ１、ＳＥＬ２）が接続され、２つのオフ電圧入力端子（Ｖｏｆｆ１、Ｖｏｆｆ２）、１つのオン電圧入力端子（ゲート信号線出力回路５３ａはＶｏｎＡ、ゲート信号線出力回路５３ｂはＶｏｎＢ）が接続されている。ＳＥＬ端子（ＳＥＬ１、ＳＥＬ２）は、プルダウンされている。ＳＥＬ端子は、ゲート電圧３値駆動とゲート電圧２値駆動を切り替えるロジック端子である。また、ゲート電圧３値駆動とゲート電圧２値駆動については、図２１、図２２Ａ、図２２Ｂ、図２０Ａ、図２０Ｂ、図２８、図２９などを参照して、後に説明をする。
　ゲートドライバＩＣ１２のドライバ出力端子７２からゲート信号線１７に印加するオン電圧およびオフ電圧が出力される。ドライバ出力端子７２と接続端子７１間は、ＣＯＦ２２ｇに形成されたＣＯＦ配線７４ｅで電気的に接続されている。
　クロックＣｌｋ、データＤａｔ、オン電圧Ｖｏｎなどは、２つ以上の接続端子７５間を接続する配線（以下、「連続接続線」と呼称する）（後述する図５０などで、ＣＯＦ配線７４ａ→ＣＯＦ配線７４ｂ→ＣＯＦ配線７４ｃの配線）または、（後述する図５０などで、パネル配線９１ａ→ＣＯＦ配線７４ａ→ＣＯＦ配線７４ｂ→ＣＯＦ配線７４ｃ→パネル配線９１ｂ）を行う配線は、ドライバ入力端子７３ｂ、ドライバ入力端子７３ａと接続されている。
　ドライバ入力端子７３ａと接続端子７５ａとは、ＣＯＦ２２ｇ上に形成されたＣＯＦ配線７４ａで電気的に接続されている。また、ドライバ入力端子７３ｂと接続端子７５ｂとは、ＣＯＦ２２ｇ上に形成されたＣＯＦ配線７４ｃで電気的に接続されている。
　なお、図７、図５０で図示するように、ドライバ入力端子７３ａとドライバ入力端子７３ｂとは、ＣＯＦ２２ｇ上に形成されたＣＯＦ配線７４ｂで電気的に接続されている。
　ゲートドライバＩＣ１２の操作端子７６は、ドライバ出力端子７２とドライバ入力端子７３ａ間、または、ドライバ出力端子７２とドライバ入力端子７３ｂ間、もしくは、その両方間である、ドライバ出力端子７２とドライバ入力端子７３ａ間、ドライバ出力端子７２とドライバ入力端子７３ｂ間に配置または形成されている。
　ＣＯＦ２２には、連続接続線（７４ａ、７４ｂ、７４ｃ）が形成され、また、ゲートドライバＩＣ１２からゲート信号線１７にオン電圧（Ｖｏｎ）、オフ電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）を伝送するＣＯＦ接続線７４ｅが形成されている。
　ＣＯＦ接続線７４ｄは、ＣＯＦ接続線７４ｅとＣＯＦ配線７４ｃ間もしくは、ＣＯＦ配線７４ａとＣＯＦ接続線７４ｅ間に配置または形成される。したがって、ＣＯＦ接続線７４ｄは、ＣＯＦ接続線７４ｅ、ＣＯＦ配線７４ａ、ＣＯＦ配線７４ｂおよびＣＯＦ配線７４ｃと交差部が発生しない。したがって、ＣＯＦ２２が片面配線であっても、ＣＯＦ接続線７４ｄを容易に形成することができる。
　また、ＣＯＦ接続線７４ｄには、パネル側（パネル配線９１が形成された側）から、ＣＯＦ配線７４に電圧印加できるように、パターンレイアウトが容易にできる。
　以上のように、ＣＯＦ接続線７４ｄに接続された端子（たとえば、ＳＥＬ端子）は、連続接続線とする必要がない。そのため、連続接続線となるＣＯＦ配線７４ａ、７４ｂ、７４ｃの本数を削減できる。
　以上の本開示の構成により、図５０で説明したＢ距離、Ａ距離、Ｃ距離、Ｄ距離を短く、あるいは小さくすることができる。したがって、ＣＯＦ２２のサイズを小さくでき、また、ドライバＩＣのサイズを小さくできるから、ＥＬ表示装置の低コストを実現できる。
　なお、図９において、Ｒは抵抗である。ＳＥＬのロジックをプルダウン状態としている。なお、抵抗Ｒは、ゲートドライバＩＣ１２内に形成してもよいことは言うまでもない。
　図１０に図示するように、ゲートドライバＩＣ１２に入力する制御信号線、電圧配線のＣＯＦ配線７４は、連続接続でパターン形成されている。つまり、連続接続線で形成されている。
　パネル基板３１には、パネル配線９１が形成あるいはパターニングされている。パネル配線９１は、オン電圧Ｖｏｎ、オフ電圧Ｖｏｆｆ、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓなどの電源配線、Ｃｌｋ、Ｅｎｂなどの制御配線である。
　なお、Ｖｏｎは、ゲート信号線１７に印加するオン電圧、Ｖｏｆｆはゲート信号線１７に印加するオフ電圧、Ｖｃｃは、ゲートドライバＩＣ１２で使用するロジック回路の電源電電圧グランド電圧Ｖｇｇ、Ｖｇｇは、ロジックのグランド電圧である。
　パネル配線９１ａの最内側のパネル配線９１ａ１、パネル配線９１ａの最内側のパネル配線９１ｂ１は、Ｖｃｃ電圧あるいはＶｇｇ電圧が印加された配線である。Ｖｃｃ電圧あるいはＶｇｇ電圧は、広義にはロジック端子の設定電圧である。
　ただし、９１ａ１、９１ａ２に印加電圧として、Ｖｏｎ電圧あるいはＶｏｆｆ電圧であってもよい。つまり、一定の期間において、固定の定常的な電圧であればよい。Ｖｏｎ電圧またはＶｏｆｆ電圧を、ドライバＩＣ１２内のレベル変換回路でレベルシフトあるいはレベルダウン処理を行うことにより、ドライバＩＣのロジック設定を行う電圧レベルの信号として用いることができる。
　パネル配線９１ａ１から入力制御配線２６１ａが分岐されている。入力制御配線２６１ａは、ＣＯＦ２２ｇの接続端子７５ｃに接続されている。接続端子７５ｃは、ロジックレベルの制御電圧を印加する端子である。なお、ロジックレベルの制御電圧は、ロジック設定を行う信号電圧である。たとえば、第１の所定電圧以上をロジックのＨレベルとし、第２の所定電圧以下をロジックのＬレベルとする。ゲートドライバＩＣ１２の操作端子７６と接続端子７５ｃとは、ＣＯＦ接続線７４ｄで電気的に接続されている。
　パネル配線９１ｂ１から入力制御配線２６１ｂが分岐されている。入力制御配線２６１ｂは、ＣＯＦ２２ｇの接続端子７５ｃに接続されている。ゲートドライバＩＣ１２の操作端子７６と接続端子７５ｃとは、ＣＯＦ接続線７４ｄで電気的に接続されている。なお、操作端子７６は、ゲート信号線との接続端子７１と、ゲートドライバＩＣ１２のドライバ入力端子７３ａ間に配置される。
　パネル配線９１ａは、紙面の上側の接続端子７５ａを介して、ＣＯＦ２２のＣＯＦ配線７４ａと接続されている。ＣＯＦ配線７４ａは、ドライバ入力端子７３ａと接続されている。ドライバ入力端子７３ａとドライバ入力端子７３ｂ間は、ＣＯＦ配線７４ｂで電気的に接続されている。
　以上のように、ゲートドライバＩＣ１２には、１種類の電圧、１種類の制御信号に対して、複数のドライバ入力端子７３が配置または形成されている。
　ドライバ入力端子７３ｂと接続端子７５ｂとは、ＣＯＦ配線７４ｃで電気的に接続されている。また、接続端子７５ｂは、パネル配線９１ｂと接続されている。
　以上のように、パネル配線９１ａ、接続端子７５ａ、ＣＯＦ配線７４ａ、ドライバ入力端子７３ａ、ＣＯＦ配線７４ｂ、ドライバ入力端子７３ｂ、ＣＯＦ配線７４ｃ、接続端子７５ｂ、パネル配線９１ｂと連続接続で形成または配置されている。つまり、連続接続線で接続されている。
　図１１は、複数のフレキシブル基板２２ｇをパネル基板３１に実装した状態の説明図である。フレキシブル基板２２ａ１とフレキシブル基板２２ａ２間は、パネル配線９１ｂで電気的に接続されている。パネル配線９１ｂは、ゲート信号線１７、ソース信号線１８と同時に形成される。また、ゲート信号線１７、ソース信号線１８と同一あるいは類似の材料で構成される。
　駆動回路（図示せず）からの電圧、制御信号は、電圧・信号入力部１０１から、パネルに印加され、パネル配線９１ａを介して、フレキシブル基板２２ｇ１に印加され、ゲートドライバＩＣ１２ａのドライバ入力端子７３ａに印加される。なお、電圧・信号入力部１０１は、ソースプリント基板２３と接続され、ソースプリント基板２３から、電圧・信号入力部１０１を介して、ＣＯＦ２２ｇに電圧、信号が供給される。
　フレキシブル基板２２ｇ１からの電圧、制御信号は、パネル配線９１ｂを介して、フレキシブル基板（ＣＯＦ）２２ｇ２に印加され、ゲートドライバＩＣ１２ｂに印加される。フレキシブル基板（ＣＯＦ）２２ｇ２からの電圧、制御信号は、パネル配線９１ｃを介して、次のフレキシブル基板（ＣＯＦ）２２ｇ３（図示せず）に印加される。以上のように、電圧、制御信号線は、パネル配線９１ｂを介して、複数のフレキシブル基板（ＣＯＦ）２２ｇを連続接続で接続されている。
　図１２は、本開示のゲートドライバＩＣ１２が実装されたＣＯＦ２２ｇの説明図である。パネル配線９１ａは接続端子７５ａで、ＣＯＦ配線７４ａと接続されている。ＣＯＦ配線７４ａはドライバ入力端子７３ａと接続され、ドライバ入力端子７３ａとドライバ入力端子７３ｂとは、ＣＯＦ配線７４ｃで電気的に接続されている。ドライバ入力端子７３ｂと接続端子７５ｂ間は、ＣＯＦ配線７４ｂで電気的に接続されている。接続端子７５ｂにパネル配線９１ｂが接続され、パネル配線９１ｂは、次のＣＯＦ２２ｇ２の接続端子７５ｃと電気的に接続されている。
　入力制御配線２６１は、Ｖｃｃ電圧（ドライバＩＣのロジック電圧）が印加されている。つまり、パネル配線９１ａには、接続端子７５ｃに印加するロジック電圧（通常、ＶｃｃまたはＶｇｇ電圧）が印加されている。接続端子７５ｃと、操作端子７６とはＣＯＦ接続線７４ｄで電気的に接続されている。パネル配線９１の最内側に位置する配線（９１ａ１、９１ｂ１）には、ロジック電圧が印加されている。ロジック電圧が、ＣＯＦ接続線７４ｄに接続されている操作端子７６に印加されている。
　図１２に示すように、ＳＥＬ端子（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）がＣＯＦ配線７４に接続されている。ＳＥＬ端子は、ゲートドライバＩＣ１２のゲート電圧２値駆動とゲート電圧３値駆動の選択を設定する端子である。ＳＥＬ端子は、ドライバＩＣ内に形成された抵抗ＲによりＶｇｇにプルダウンされている。
　ＳＥＬ端子がオープン（電圧が印加されていない状態）では、ロジックは、Ｌである。Ｌの場合は、ゲート電圧２値駆動（図２０Ａ）が設定されるように構成されている。ＳＥＬ端子にＶｃｃ電圧が印加された状態では、ロジックはＨとしている。Ｈの場合は、ゲート電圧３値駆動(図２０Ｂ）が設定されるように構成されている。
　つまり、入力制御配線２６１で、操作端子７６に電圧を印加するようにアレイでパターンレイアウトをすること、あるいは、操作端子７６に電圧を印加せず、オープンになるようにパターンレイアウト（未結線）をすることにより、ＳＥＬ端子（ＳＥＬ１～４）のロジックレベルを決定でき、このロジックレベルにより、ゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）がゲート電圧２値駆動を行うか、ゲート電圧３値駆動を行うかを設定あるいは決定することができる。
　図８Ａ、図８Ｂおよび図１２に図示しているように、ドライバ入力端子７３ａとドライバ入力端子７３ｂ間は、ＣＯＦ２２上に形成されたＣＯＦ配線７４ｃで接続されている箇所と、ドライバＩＣの内部配線２６２で接続されている箇所がある。
　内部配線２６２は、ゲートドライバＩＣ１２の内部配線パターンである。ドライバ入力端子７３ａとドライバ入力端子７３ｂを電気的に接続している。
　図１３は、本開示のＥＬ表示装置（ＥＬ表示パネル）におけるゲートドライバＩＣ１２の説明図である。ゲートドライバＩＣ１２には、４つのゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｃ）が形成または配置されている。
　ゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｃ）には、それぞれオン電圧Ｖｏｎの入力（印加）端子、データ入力（Ｄａｔ）端子、イネーブル（Ｅｎｂ）端子、クロック（Ｃｌｋ）端子は配置または形成されている。なお、上下の走査方向を反転させる端子（ＵＤ端子）は、４つのゲート信号線出力回路５３に共通である。
　ＳＥＬ端子は、各ゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）に対応して配置されている。ＳＥＬ端子はゲート電圧３値駆動とゲート電圧２値駆動を設定あるいは操作する端子である。広義には、ゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）の駆動モードを切り替える、あるいは制御する端子である。したがって、駆動方式は、ゲート電圧３値駆動と、ゲート電圧２値駆動に限定されるものではない。たとえば、Ｖｏｎ１電圧、Ｖｏｎ２電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧の４値の電圧から１つの電圧を選択することを設定する端子であってもよい。
　ＳＥＬ１端子を“Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ａをゲート電圧３値駆動に設定でき、ＳＥＬ２端子を“Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｂをゲート電圧３値駆動に設定できる。また、ＳＥＬ３１端子を“Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｃをゲート電圧３値駆動に設定でき、ＳＥＬ４端子を“Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｄをゲート電圧３値駆動に設定できる。なお、“Ｈ”と“Ｌ”のロジック設定は逆であってもよい。
　なお、図１３おいて、ＳＥＬ端子を２端子とし、この２端子に印加されたロジック信号をデコードし、４つのゲート信号線出力回路５３から１つのゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｃ）を選択するように構成してよい。たとえば、ＳＥＬ０端子、ＳＥＬ１端子とし、（ＳＥＬ０、ＳＥＬ１）＝（Ｌ、Ｌ）の場合は、ゲート信号線出力回路５３ａをゲート電圧３値駆動設定とし、ゲート信号線出力回路５３ｂ、５３ｃ、５３ｄを、ゲート電圧２値駆動に設定されるようにする。また、ＳＥＬ０端子、ＳＥＬ１端子とし、（ＳＥＬ０、ＳＥＬ１）＝（Ｌ、Ｈ）の場合は、ゲート信号線出力回路５３ｂをゲート電圧３値駆動設定とし、ゲート信号線出力回路５３ａ、５３ｃ、５３ｄを、ゲート電圧２値駆動に設定されるようにする。また、ＳＥＬ０端子、ＳＥＬ１端子とし、（ＳＥＬ０、ＳＥＬ１）＝（Ｈ、Ｌ）の場合は、ゲート信号線出力回路５３ｃをゲート電圧３値駆動設定とし、ゲート信号線出力回路５３ａ、５３ｂ、５３ｄを、ゲート電圧２値駆動に設定されるようにする。また、ＳＥＬ０端子、ＳＥＬ１端子とし、（ＳＥＬ０、ＳＥＬ１）＝（Ｈ、Ｈ）の場合は、ゲート信号線出力回路５３ｄをゲート電圧３値駆動設定とし、ゲート信号線出力回路５３ａ、５３ｂ、５３ｃを、ゲート電圧２値駆動に設定されるようにする。以上のように構成することにより、ＳＥＬ端子数を削減できる。
　ゲート電圧３値駆動を実施するのは、映像信号を画素１６に書き込むトランジスタが接続されたゲート信号線ａである。ゲート信号線は、画素に複数のゲート信号線が形成または配置されていても、映像信号を印加するトランジスタが接続されたゲート信号線は１本のゲート信号線１７ａに特定されるからである。つまり、ゲートドライバＩＣ１２内に、複数のゲート信号線駆動回路が形成されていても、そのうちの１つをゲート電圧３値駆動に設定でき、他のゲート信号線駆動回路はゲート電圧２値駆動であればよいからである。
　たとえば、１つのゲートドライバＩＣ１２に８つのゲート信号線駆動回路が配置または形成されている場合、ＳＥＬ端子を３本とし、３ビットで８個のゲート信号線駆動回路のうち、１つを選択するデコーダ（３－８デコーダ）を構成すればよい。
　以上のように、本開示では、ＳＥＬ端子により、各ゲート信号線に対応するゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）を独立にあるいは個別に、ゲート電圧２値駆動とゲート電圧３値駆動とを切り替えることができる。
　本開示は、映像信号を書き込むトランジスタが接続されたゲート信号線１７を両側駆動（表示画面２５の左右に配置された２つのゲートドライバＩＣ１２で駆動する）を行う。他の高速スルーレートが必要でないゲート信号線は、片側駆動（表示画面２５の左右のいずれかのゲートドライバＩＣ１２で駆動する）を行う。
　なお、図８Ａ、図８Ｂおよび図１２に示すＥＬ表示装置では、操作端子７６は、ドライバ出力端子７２が形成された辺（ドライバＩＣの長辺）あるいは近傍に配置または形成した。本開示はこれに限定するものではない。たとえば、図８Ａおよび図８Ｂに図示するように、ゲートドライバＩＣ１２の短辺あるいは近傍に形成してもよい。また、ドライバ入力端子７３ａ、７３ｂが形成された辺（ドライバＩＣの長辺）に形成してもよい。操作端子７６は、ドライバ出力端子７２とドライバ入力端子７３（７３ａ、７３ｂ）間に配置すればよい。操作端子７６を、ドライバ出力端子７２と入力端子７３（７３ａ、７３ｂ）間に配置すれば、パネル配線９１ａ１、９１ｂ１あるいは、パネル配線９１ａ１、９１ｂ１から分岐した入力制御配線２６１により、ロジック設定などが容易に行うことができる。
　本実施の形態にかかるＥＬ表示装置は、ロジック制御を行う制御信号線などを、パネル側（パネル配線９１が形成された側）から、操作端子７６に接続するものであり、本構成により、ＣＯＦ配線７４（７４ａ、７４ｂ、７４ｃ）数を削減するものである。従来の実ＥＬ表示装置では、すべての制御信号線、電源配線を連続接続線で形成する必要があり、図５０で説明したように、Ａ距離、Ｂ距離、Ｄ距離が長くなるという課題があった。一方、本実施の形態に係るＥＬ表示装置では、操作端子７６に接続する制御信号線は、ＣＯＦ配線７４（７４ａ、７４ｂ、７４ｃ）を形成する必要がない。そのため、ＣＯＦ配線７４の数を削減でき、Ａ距離、Ｂ距離、Ｄ距離を短くでき、ＣＯＦサイズ、ドライバＩＣサイズを小さくできる。
　また、パネル配線９１から所定電圧を印加した配線（一例として、ロジック電圧Ｖｃｃ、グランド電圧Ｖｇｇ）を分岐した入力制御配線２６１を形成する。操作端子７６に電圧をアレイパターンの配線レイアウト設計により、ロジック設定に一致させて電圧を印加する構成である。以上の構成により、パネル配線９１（９１ａ、９１ｂ）を形成する図５０のＣ距離を短くできる。そのため、パネルの額縁を短くすることができる。
　以上は、ゲートドライバＩＣ１２およびＣＯＦ２２ｇについて説明したが、ソースドライバＩＣ１４およびＣＯＦ２２ｓについても同様に適用することができることは言うまでもない。
　以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図１４は、本開示の他の実施の形態に係るゲートドライバＩＣの説明図である。ロジック設定を行う制御端子であるＵＤ端子（シフトレジスタ５１の走査方向を設定する端子）は、連続接続線が接続されたドライバ入力端子７３ａとドライバ出力端子７２間に配置または形成されている。
　ロジック設定を行う制御端子であるＳＥＬ端子（ゲート信号線出力回路５３のゲート電圧３値駆動とゲート電圧２値駆動とを設定する端子）は、連続接続線が接続されたドライバ入力端子７３ｂとドライバ出力端子７２間に配置または形成されている。
　図１５は、本開示の他の実施の形態にかかるゲートドライバＩＣの説明図である。ロジック設定を行う制御端子であるＳＥＬ端子は、連続接続線が接続されたドライバ入力端子７３ａとドライバ出力端子７２間に配置または形成されている。
　ロジック設定を行う制御端子であるＵＤ端子は、連続接続線が接続された電圧（Ｖｏｎ電圧、Ｖｏｆｆ電圧）を印加するドライバ入力端子７３ｂとドライバ出力端子７２間に配置または形成されている。
　図１５は、各ゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）において、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧を独立にした構成である。ゲート信号線出力回路５３ａには、Ｖｏｆｆ１ａとＶｏｆｆ２ａ電圧が供給される。したがって、ゲート信号線出力回路５３ａがゲート電圧３値駆動を実施する場合は、ＶｏｎＡ電圧、Ｖｏｆｆ１ａ電圧、Ｖｏｆｆ２ａ電圧が出力される。
　同様に、ゲート信号線出力回路５３ｂがゲート電圧３値駆動を実施する場合は、ＶｏｎＢ電圧、Ｖｏｆｆ１ｂ電圧、Ｖｏｆｆ２ｂ電圧が出力される。ゲート信号線出力回路５３ｃがゲート電圧３値駆動を実施する場合は、ＶｏｎＣ電圧、Ｖｏｆｆ１ｃ電圧、Ｖｏｆｆ２ｃ電圧が出力される。ゲート信号線出力回路５３ｄがゲート電圧３値駆動を実施する場合は、ＶｏｎＤ電圧、Ｖｏｆｆ１ｄ電圧、Ｖｏｆｆ２ｄ電圧が出力される。
　他の事項は、図１３あるいは他の実施の形態と同様であるので説明を省略する。
　図１６は、本開示の他の実施の形態にかかるゲートドライバＩＣの説明図である。ロジック設定あるいは操作設定を行うＳＥＬ端子は、接続端子７５ａに接続され、ゲート信号線１７は接続端子７１に接続されている。また、ロジック設定あるいは操作設定を行うＵＤ端子は、接続端子７５ｃに接続されています。Ｖｏｆｆ電圧は、接続端子７５ｂまたは７５ａに印加される。
　ＣＯＦ配線７４ａ、ＣＯＦ配線７４ｃ（図示せず）、ＣＯＦ配線７４ｂは連続接続線で構成されている。ロジック設定あるいは操作設定を行うＳＥＬ端子の接続端子７５ａは、ゲート信号線１７の接続端子７１と、接続端子７５ａ間に接続あるいは配置される。また、ロジック設定あるいは操作設定を行うＵＤ端子の接続端子７５ｃは、ゲート信号線１７の接続端子７１と、接続端子７５ｂ間に接続あるいは配置される。操作端子７６にロジック電圧を印加するか、ゲートドライバＩＣ１２内で、プルアップまたはプルダウンさせている場合は、操作端子７６に電圧などを印加せず、操作端子をオープンにする。
　図１７は、パネル配線９１ａのパネル配線９１ａ１から入力制御配線２６１ａを分岐させている。分岐した入力制御配線２６１ａには、一例として、ロジック電圧Ｖｃｃが印加されているとする。また、入力制御配線２６１ａは、操作端子７６ａと接続されている。
　パネル配線９１ａのパネル配線９１ａ２から入力制御配線２６１ｂを分岐させている。分岐した入力制御配線２６１ｂには、一例として、グランド電圧Ｖｇｇが印加されているとする。また、入力制御配線２６１ｂは、操作端子７６ｂと接続されている。
　以上の構成から、グランド電圧Ｖｇｇが印加された操作端子７６ｂは、ロジックレベルがＬとされる。ロジック電圧Ｖｃｃが印加された操作端子７６ａは、ロジックレベルがＨとされる。
　操作端子７６（７６ａ、７６ｂ）は、ゲート信号線出力回路５３など、ゲートドライバＩＣ１２のモード設定、操作設定、動作設定を規定あるいは設定する端子である。操作端子７６に印加されたロジックレベル（Ｈ、Ｌ）により、ゲートドライバＩＣ１２の動作が設定される。
　図１７の構成では、入力制御配線２６１ａと入力制御配線２６１ｂは、パネル上に形成された配線である。また、入力制御配線２６１ａと入力制御配線２６１ｂとは、交差部が発生している。しかし、入力制御配線２６１ａと入力制御配線２６１ｂとの交差部は、わずかであるため、パネルの歩留まりを低下させることはない。他の事項は、本開示の他の実施の形態で説明した事項と同様であるので説明を省略する。
　図１８は、ドライバ入力端子７３ａにＶｏｆｆ２電圧を印加している。ドライバ入力端子７３ｂにＶｏｆｆ１電圧を印加し、ドライバ入力端子７３ｃにＶｏｎ１電圧を印加している。
　ドライバ入力端子７３ｃに印加したＶｏｎ電圧は、ロジック電圧のＨとして使用する。ドライバ入力端子７３ｂに印加したＶｏｆｆ電圧は、ロジック電圧のＬとして使用する。
　ドライバ入力端子７３ｃは、内部配線２６２ｃに接続されている。また、ドライバ入力端子７３ｂは、内部配線２６２ｂに接続されている。内部配線２６２ｃは、ロジック電圧（ロジックレベル）Ｈとなり、ドライバＩＣの端子Ｈ４～Ｈ１に出力されている。内部配線２６２ｂは、ロジック電圧（ロジックレベル）Ｌとなり、ゲートドライバＩＣ１２の端子Ｌ５～Ｌ１に出力されている。端子Ｃ８～Ｃ１は操作端子７６である。
　図１８のＡの接続のように、端子Ｌ５と操作端子Ｃ８を短絡することにより、操作端子Ｃ８にロジックのＬレベルが印加される。したがって、ゲート信号線出力回路５３ｄは、操作端子Ｃ８のロジックに対応した動作に設定される。
　同様に、図１８のＢの接続のように、端子Ｈ５と操作端子Ｃ７を短絡することにより、操作端子Ｃ７にロジックのＨレベルが印加される。したがって、ゲート信号線出力回路５３ｃは、操作端子Ｃ７のロジックに対応した動作に設定される。
　また、図１８のＣの接続のように、端子Ｌ５と操作端子Ｃ６を短絡することにより、操作端子Ｃ６にロジックのＬレベルが印加される。したがって、ゲート信号線出力回路５３ｂは、操作端子Ｃ６のロジックに対応した動作に設定される。
　また、図１８のＤの接続のように、端子Ｌ１と操作端子Ｃ１を短絡することにより、操作端子Ｃ１にロジックのＬレベルが印加される。したがって、ゲート信号線出力回路５３ａは、操作端子Ｃ１のロジックに対応した動作に設定される。
　以上のように、本実施の形態にかかるＥＬ表示装置は、内部配線２６２（２６２ｂ、２６２ｃ）により、操作端子７６をロジック設定する構成、方式である。
　すなわち、図１２、図１７の実施の形態では、パネル上に入力制御配線２６１を形成することにより、ＣＯＦ２２ｇ上の連続接続線を削減することができる。結果として、ゲートドライバＩＣ１２のサイズを小さくすること、ＣＯＦのサイズを小さくすることができるので、ＥＬ表示装置（ＥＬ表示パネル）を低コスト化することができる。
　図８Ａ、図８Ｂ、図１２で図示するように、ゲートドライバＩＣ１２に内部配線２６２を形成することにより、連続接続線を削減することができる。結果として、ＣＯＦのサイズを小さくすることはできるので、ＥＬ表示装置（ＥＬ表示パネル）を低コスト化することができる。
　図１９は、１つのドライバ入力端子７３に対して、複数のドライバ入力端子７３を配置し、このドライバ入力端子間を、内部配線２６２で結線した構成である。たとえば、２つのドライバ入力端子Ｖｏｎ２の入力端子としてドライバ入力端子７３（７３ｂ１、７３ｂ２）が形成され、ドライバ入力端子７３ｂ１とドライバ入力端子７３ｂ２との間が、内部配線２６２で電気的に接続されている。
　同様に、たとえば、２つのドライバ入力端子Ｖｏｎ２の入力端子としてドライバ入力端子７３（７３ａ１、７３ａ２）が形成され、ドライバ入力端子７３ａ１とドライバ入力端子７３ａ２との間が、内部配線２６２で電気的に接続されている。
　また、複数のドライバ入力端子７３ａ２間は、ＣＯＦ配線７４ｆ１で電気的に接続されている。複数のドライバ入力端子７３ａ１間は、ＣＯＦ配線７４ｆ２で電気的に接続されている。同様に、複数のドライバ入力端子７３ｂ２間は、ＣＯＦ配線７４ｆ１で電気的に接続されている。複数のドライバ入力端子７３ｂ１間は、ＣＯＦ配線７４ｆ２で電気的に接続されている。
　以上のように構成することにより、ゲートドライバＩＣ１２にＶｏｎ１電圧を供給するＣＯＦ配線７４ａ１で、複数のＶｏｎ１電圧のドライバ入力端子７３ａ１、７３ａ２に電圧を供給できる。また、ゲートドライバＩＣ１２にＶｏｎ２電圧を供給するＣＯＦ配線７４ａ２で、複数のＶｏｎ２電圧のドライバ入力端子７３ａ２、７３ａ１に電圧を供給できる。
　また、ゲートドライバＩＣ１２にＶｏｎ１電圧を供給するＣＯＦ配線７４ｃ１で、複数のＶｏｎ１電圧のドライバ入力端子７３ｂ１、７３ｂ２に電圧を供給できる。また、ゲートドライバＩＣ１２にＶｏｎ２電圧を供給するＣＯＦ配線７４ｂ２で、複数のＶｏｎ２電圧のドライバ入力端子７３ｂ１、７３ｂ２に電圧を供給できる。
　以上の実施の形態は、ドライバ入力端子に関して説明したが、本開示はこれに限定されるものではない。たとえば、制御信号線に関しても、図１９の実施の形態あるいは技術的思想を適用できることは言うまでもない。
　以上の実施の形態は、ドライバ入力端子の制御信号に関して説明したが、本開示はこれに限定されるものではない。たとえば、図１９で説明した電圧供給線と組み合わせてもよいことは言うまでもない。
　また、以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　ゲートドライバＩＣ１２の出力端子から、図２０Ｂの出力波形を出力することができる。出力電圧は、オフ電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）、オン電圧（Ｖｏｎ）の３つの電圧である。３つの電圧を出力するので、ゲート電圧３値駆動と呼ぶ。または、ゲートオーバードライブ駆動と呼ぶ。
　また、図２０Ａのように、オフ電圧（Ｖｏｆｆ１）、オン電圧（Ｖｏｎ）の２つの電圧で駆動する駆動方法を、ゲート電圧通常駆動あるいは、ゲート電圧２値駆動と呼ぶ。
　ゲート電圧２値駆動（図２０Ａ）とゲート電圧３値駆動（図２０Ｂ）とは、ＳＥＬ端子に印加するロジック電圧で決定する。
　Ｖｏｎ電圧は、画素１６のトランジスタ１１をオンさせる電圧である。Ｖｏｆｆ１、Ｖｏｆｆ２電圧は画素１６のトランジスタ１１をオフさせる電圧である。具体的には、Ｖｏｎ電圧は、１５（Ｖ）以上３０（Ｖ）以下である。Ｖｏｆｆ２電圧は、－１５（Ｖ）以上－８（Ｖ）以下である。Ｖｏｆｆ１電圧は、－８（Ｖ）以上－３（Ｖ）以下である。
　図２１はゲート電圧３値駆動の説明図である。オン電圧（Ｖｏｎ）を出力する期間Ｔａは、ｎＨ期間（ｎは１以上の整数、Ｈは水平走査期間または１画素行の選択期間）である。Ｖｏｆｆ２電圧を印加する期間Ｔｂは、１Ｈ期間である。また、１Ｆ（Ｆはフレーム期間あるいはフィールド期間）＝Ｔａ＋Ｔｂ＋Ｔｃである。
　なお、図２１、図２２Ａおよび図２２Ｂ、図２０Ａおよび図２０Ｂにおいて、本開示のゲート電圧２値駆動、ゲート電圧３値駆動は、トランジスタ１１はｎチャンネルトランジスタを想定して記載している。トランジスタ１１がｐチャンネルの場合は、信号波形は極性が反転させる。
　図２２Ａ、図２２Ｂは、オン電圧Ｖｏｎの説明図であり、ゲート電圧２値駆動を例示している。
　図２２Ａに図示するように、ゲート信号線出力回路５３ａのオン電圧ＶｏｎＡは、ＣＯＦ外部の電圧回路Ｅ１で設定される。電圧回路Ｅ１は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅ１は、ゲート信号線出力回路５３ａのＶｏｎ電圧を出力する。ゲート信号線出力回路５３ｂのオン電圧ＶｏｎＢは、ＣＯＦ外部の電圧回路Ｅ２で設定される。電圧回路Ｅ２は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路Ｅ２は、ゲート信号線出力回路５３ｂのＶｏｎ電圧を出力する。Ｖｏｎ端子は、少なくも、ゲートドライバＩＣ１２に２カ所以上形成あるいは配置されている。
　図２２Ｂに図示するように、Ｖｏｎ電圧の大きさを設定することにより、ゲート信号線１７に印加する電圧振幅を可変することができる。図２２Ｂの上段の図はオン電圧がＶｏｎ１としており、下段の図はオン電圧がＶｏｎ２としている。Ｖｏｎ１＜Ｖｏｎ２となる。これらの電圧設定は、各ゲート信号線出力回路５３（５３ａ、５３ｂ）で行うことができる。なお、Ｖｏｎ電圧の印加時間は、ｎＨ（ｎは１以上の整数）とし、ｎはコントローラ（図示せず）により可変できるように構成されている。
　なお、Ｖｏｎ電圧と同様に、Ｖｏｆｆ１、Ｖｏｆｆ２電圧も電圧Ｖｏｎも、各ゲート信号線出力回路５３（５３ａ、５３ｂ）で可変または調整あるいは設定できるように構成されている。また、これらの構成は、図２２Ａ、図２２Ｂと同様であるので、説明を省略する。
　なお、図２２Ａ、図２２Ｂ、図２０Ａおよび図２０Ｂにおいて、各ゲート信号線出力回路５３（５３ａ、５３ｂ）で、電圧Ｖｏｎ、Ｖｏｆｆ１、Ｖｏｆｆ２が可変または調整あるいは設定できるとしたが、本開示はこれに限定するものではない。たとえば、複数あるゲート信号線出力回路５３（５３ａ、５３ｂ）のうち、任意の１つまたは複数の電圧Ｖｏｎを可変または調整あるいは設定できるとしてもよい。また、Ｖｏｆｆ１、Ｖｏｆｆ２のいずれかを可変または調整あるいは設定できるとしてもよい。
　図２１はゲート電圧３値駆動の説明図である。シフトレジスタ５１が選択した画素行にＶｏｎ電圧が１水平走査（１Ｈ）期間（期間Ｔａ：画素行選択期間）あるいはそれ以上の期間、印加される。Ｖｏｆｆ２電圧の印加期間Ｔｂは、１Ｈ期間である。期間ＴｃはＶｏｆｆ１電圧が印加され、期間Ｔａ、期間Ｔｂ以外の期間は、Ｖｏｆｆ１電圧が印加され保持される。
　Ｖｏｎ電圧の印加期間Ｔａは、ｎＨ期間（ｎは１以上の整数）であり、Ｃｌｋ信号に同期する。図２１のゲート電圧３値駆動は、図４９のゲート信号線１７ａ、図４８に示したゲート信号線１７ａ、後述する図４４のゲート信号線１７ａに対して実施される。つまり、映像信号を画素１６に書き込むトランジスタ１１が接続されたゲート信号線１７に対してゲート電圧３値駆動が実施される。
　Ｖｏｆｆ２電圧が１Ｈ期間（期間Ｔｂ）印加されるのは、映像信号を印加するために選択された画素に対して、映像信号を書込み後、高速に非選択（オフ）にするためである。また、Ｖｏｆｆ１電圧で保持する（期間ＴＣ）のは、トランジスタ１１のゲート端子に深い電圧（Ｖｏｆｆ２）が印加され、Ｖｔシフトなどトランジスタ特性が変化することを抑制するためである。
　なお、ゲート電圧２値駆動では、上記した図２０Ａに図示したように、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ１と長時間を必要とする。ｔ１が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。
　ゲート電圧３値駆動を実施すると、図２０Ｂに図示したように、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧に変化する期間がｔ２と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。
　Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間（期間Ｔｂ）、Ｖｏｆｆ２電圧が印加される。Ｖｏｆｆ２電圧の印加期間後、前記選択した画素行に対応するゲート信号線１７にＶｏｆｆ１電圧が印加され、前記ゲート信号線は、次のフレーム期間にＶｏｎ電圧が印加されるまで期間（期間Ｔｃ）、Ｖｏｆｆ１電圧に保持される。
　ゲート電圧２値駆動（ゲート電圧通常駆動）の場合は、図２１に図示した期間Ｔｂがなく、選択した画素行に、Ｖｏｆｆ２電圧が印加されることはない。したがって、シフトレジスタが選択した期間（期間Ｔａ）に、Ｖｏｎ電圧が印加され、他の期間（期間Ｔｃ）には、Ｖｏｆｆ１電圧が印加され、ゲート信号線１７にオフ電圧が印加され、前記ゲート信号線に接続されているトランジスタはオフ状態に保持される。
　Ｖｏｎ電圧の印加期間後、１Ｈ期間の間あるいは１Ｈより短い期間の間、Ｖｏｆｆ２電圧が印加される。Ｖｏｆｆ２電圧の印加期間後、前記選択した画素行に対応するゲート信号線１７にＶｏｆｆ１電圧が印加され、前記ゲート信号線は、次のフレーム期間にＶｏｎ電圧が印加されるまで、Ｖｏｆｆ１電圧に保持される。
　なお、ゲート電圧２値駆動とゲート電圧３値駆動は、ＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子に印加するロジック信号により、設定される。図２０Ａ、図２０Ｂに図示したように、ＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子に印加されるロジック電圧が”Ｌ”の場合は、ゲート信号線出力回路５３は、ゲート電圧２値駆動モードに設定される。ＳＥＬ（ＳＥＬ１、ＳＥＬ２）端子に印加されるロジック電圧が”Ｈ”の場合は、ゲート信号線出力回路５３は、ゲート電圧３値駆動モードに設定される。
　図２１に図示したように、期間Ｔａ（映像信号を画素行に書き込む期間）後の期間ＴｂにＶｏｆｆ２電圧を印加することにより、図２０Ｂに図示したように、Ｖｏｎ電圧印加状態から、トランジスタ１１がオフ状態になるＶｏｆｆ１電圧レベルまでの期間がｔ２と短くなる。ゲート電圧２値駆動では、図２０Ａに図示したように、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧レベルまでに変化する時間がｔ１と長時間を必要とする。
　ゲート電圧２値駆動でのｔ１期間は、該当ゲート信号線１７（１７ａ、１７ｂ）に接続されたトランジスタは完全なオフ状態でないため、画素１６に書き込んだ映像信号などがリークする。一方、図２０Ｂのゲート電圧３値駆動では、Ｖｏｆｆ２電圧を印加するため、Ｖｏｎ電圧から、Ｖｏｆｆ１電圧レベルまでに移行する時間が、ｔ２と短く、画素１６に書き込んだ映像信号などがリークすることがない。したがって、クロストーク、信号リークなどが発生せず、良好な表示画像を実現できる。
　なお、前述した図９の実施の形態では、ＳＥＬ１端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ａをゲート電圧３値駆動に設定できる。ＳＥＬ２端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｂをゲート電圧３値駆動に設定できる。以上のように、本開示では、ＳＥＬ端子により、各ゲート信号線に対応するゲート信号線出力回路５３を独立にあるいは個別に、ゲート電圧２値駆動とゲート電圧３値駆動とを切り替えることができる。
　ＳＥＬ１端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ａをゲート電圧３値駆動に設定でき、ＳＥＬ２端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｂをゲート電圧３値駆動に設定できる。また、ＳＥＬ３１端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｃをゲート電圧３値駆動に設定でき、ＳＥＬ４端子を”Ｈ”ロジックとすることにより、ゲート信号線出力回路５３ｄをゲート電圧３値駆動に設定できる。
　なお、前述した図１５において、ＳＥＬ端子を２端子（ＳＥＬ１、ＳＥＬ２）とし、この２端子に印加されたロジック信号をデコードし、４つのゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）から１つのゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）を選択するように構成してよい。ゲート電圧３値駆動を実施するのは、映像信号を画素１６に書き込むトランジスタが接続されたゲート信号線であり、前記ゲート信号線は、画素に複数のゲート信号線が形成または配置されていても１つのゲート信号線１７（１７ａ、１７ｂ）だけだからである。つまり、ゲートドライバＩＣ１２内に、複数のゲート信号線駆動回路が形成されていても、そのうちの１つをゲート電圧３値駆動に設定でき、他のゲート信号線駆動回路はゲート電圧２値駆動であればよいからである。
　たとえば、１つのゲートドライバＩＣ１２に８つのゲート信号線駆動回路が配置または形成されている場合、ＳＥＬ端子を３本とし、３ビットで８個のゲート信号線駆動回路のうち、１つを選択するデコーダ（３－８デコーダ）を構成すればよい。
　以上のように、本開示では、ＳＥＬ端子により、各ゲート信号線に対応するゲート信号線出力回路５３を独立にあるいは個別に、ゲート電圧２値駆動とゲート電圧３値駆動とを切り替えることができる。
　本開示は、映像信号を書き込むトランジスタが接続されたゲート信号線１７を両側駆動（表示画面２５の左右に配置された２つのゲートドライバＩＣ１２で駆動する）を行う。他の高速スルーレートが必要でないゲート信号線は、片側駆動（表示画面２５の左右のいずれかのゲートドライバＩＣ１２で駆動する）を行う。
　なお、本開示の実施の形態において、両側駆動とは、表示画面２５の左右に配置された２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動するとしたが、これに限定するものではない。両側駆動とは、１つのゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動するものであれば該当する。たとえば、ゲート信号線１７の片側に２つのゲートドライバＩＣ１２（１２ａ、１２ｂ）を接続または配置し、駆動する方式も該当する。
　つまり、両側駆動とは、１つのゲート信号線１７ａを複数のゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動する方式である。また、ゲート信号線１７ａは、ゲートドライバＩＣ１２（１２ａ、１２ｂ）で駆動するとして説明をするが、これに限定するものではない。たとえば、ＴＡＯＳ、高温あるいは低温ポリシリコン技術でパネル基板３１に直接にゲートドライバ回路（図示せず）を形成または配置し、このゲートドライバ回路でゲート信号線１７を駆動する構成も該当する。
　したがって、１つのゲート信号線１７の両側にゲートドライバ回路を接続する構成も本開示の範疇である。また、１つのゲート信号線１７の片側にゲートドライバＩＣ１２を接続し、他の端にゲートドライバ回路を接続した構成も本開示の範疇である。また、１つのゲート信号線１７の片側に、２つのゲートドライバ回路を接続した構成も本開示の範疇である。
　本開示は、主として、画素１６に映像信号電圧を印加する方式（プログラム電圧方式）を例示して説明する。しかし、本開示は、これに限定するものではない。画素１６に映像信号電流を印加する方式（プログラム電流方式）であってもよい。また、ＰＷＭ駆動のように、画素１６を点滅あるいはデジタル的に点灯させて表示するデジタル駆動方式であってもよい。また、他の駆動方式であってもよい。発光面積で発光強度を表現する発光面積可変駆動であってもよい。
　一例として、ＰＷＭ駆動とは、所定の電圧値をスイッチ用トランジスタ１１ｂで画素１６に印加し、階調に対応するビット数を、スイッチ用トランジスタ１１ｄをオンオフさせて、階調表示する方式が例示される。
　また、スイッチ用トランジスタ１１ｄをオンオフ制御し、表示画面２５に帯状の黒表示（非表示）を発生させ、表示画面２５に流れる電流量を制御する。
　図２３は本開示のＥＬ表示装置の駆動方法の説明図である。本開示において、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとは、同一仕様のゲートドライバＩＣである。ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとは、画面の中心軸に対して線対称の配置されている。また、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂのＵＤ端子（走査方向を設定する端子　図示せず）のロジックは異なる。つまり、ゲートドライバＩＣ１２ａは、Ａ方向に走査されるようにＵＤ端子が設定され、ゲートドライバＩＣ１２ｂは、Ｂ方向に走査されるようにＵＤ端子が設定される。
　ゲートドライバＩＣ１２（１２ａ、１２ｂ）には、２つのゲート信号線出力回路５３（５３ａ、５３ｂ）が配置または形成されている。ゲート信号線出力回路５３のＡ１、Ａ２、Ａ３、・・・・、Ｂ１、Ｂ２、Ｂ３、・・・・・・は、シフト端子（Ｃｌｋ端子）のクロックにより、データをシフトする単位（ブロック１４１と呼ぶ）を示している。
　ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａは、ゲート信号線１７ａを駆動する。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂは、ゲート信号線１７ｂを駆動する。
　ゲート信号線出力回路５３ａは、ブロックＡ１、Ｂ１が画素１６ａを駆動（制御）し、ブロックＡ２、Ｂ２が画素１６ｂを駆動（制御）し、ブロックＡ３、Ｂ３が画素１６ｃを駆動（制御）する。以下同様である。つまり、ゲートドライバＩＣ１２ａは、１クロック（Ｃｌｋ）入力で、１画素行ずつ、画素行の選択位置が移動する。
　ゲート信号線出力回路５３ｂは、ブロックＡ１が画素１６ａを駆動（制御）し、ブロックＢ２が画素１６ｂを駆動（制御）し、ブロックＡ２が画素１６ｃを駆動（制御）し、ブロックＢ２が画素１６ｄを駆動（制御）する。以下同様である。つまり、ゲートドライバＩＣ１２ｂは、１クロック入力で、２画素行ずつ、選択位置が移動する。
　したがって、ゲートドライバＩＣ１２ａと、ゲートドライバＩＣ１２ｂとが同期して１画素行を選択させるには、ゲートドライバＩＣ１２ｂのクロック速度は、ゲートドライバＩＣ１２ａのクロック速度の１／２で動作させる必要がある。
　各画素行のゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａに接続される。また、奇数番目の画素行のゲート信号線１７ａは、ゲート信号線出力回路５３ｂのゲート信号線出力回路５３ａに接続され、偶数番目の画素行のゲート信号線１７ａは、ゲート信号線出力回路５３ｂのゲート信号線出力回路５３ｂに接続されている。各画素行のゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂに接続される。
　以上の接続により、各画素行のゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａとゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａおよびゲート信号線出力回路５３ｂにより両側駆動が実施される。したがって、映像信号を画素に印加するスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａを高スルーレートで駆動することができる。
　ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂのみで駆動される。しかし、スイッチ用トランジスタ１１ｄは、高速なオンオフ動作を必要としない。したがって、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂのみによる片側駆動で実用上、十分な特性を実現することができる。
　ゲートドライバＩＣ１２ａは、ゲート信号線１７ａおよびゲート信号線１７ｂを駆動する。ゲートドライバＩＣ１２ｂは、ゲート信号線１７ａのみを駆動する。ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂとは、基本的に同一の構成である。したがって、表示画面２５に右側に配置または接続されたゲートドライバＩＣ１２ｂの使用個数は、表示画面２５に左側に配置または接続されたゲートドライバＩＣ１２ａに比較して、１／２の個数でよい。そのため、従来のＥＬ表示装置に比較して、ゲートドライバＩＣ１２（１２ａ、１２ｂ）の使用個数を削減できるため、低コスト化を実現できる。
　たとえば、図２４に図示するように、本開示のＥＬ表示装置（ＥＬ表示パネル）では、表示画面２５の左端に配置されるゲートドライバＩＣ１２ａは、４個であるのに対し、表示画面２５の右に配置されるゲートドライバＩＣ１２ｂは、４個の１／２である２個である。
　図２５は、図２４のゲート信号線１７（１７ａ、１７ｂ）の結線あるいは接続状態を図示している。図２５において、ゲートドライバＩＣ１２ｂは、ゲート信号線１７ａに接続されている。ゲートドライバＩＣ１２ａ（１２ａ１、１２ａ２）は、ゲート信号線１７ａおよびゲート信号線１７ｂに接続されている。ゲート信号線１７ａおよびゲート信号線１７ｂには、オン電圧およびオフ電圧が印加される。
　ゲートドライバＩＣ１２ａとゲート信号線１７ｂとは、制御信号線などの接続状態は異なる（図２６など）が、基本的に同一の仕様のＩＣである。ゲートドライバＩＣ１２ｂは、両側駆動が必要なゲート信号線１７ａを駆動する。ゲートドライバＩＣ１２ａ（１２ａ１、１２ａ２）は、画素に接続されている、すべてのゲート信号線１７（１７ａ、１７ｂ）を駆動する。あるいは、両側駆動が必要なゲート信号線１７（１７ａ、１７ｂ）と片側駆動のゲート信号線１７ａの両方を駆動する。
　ゲートドライバＩＣ１２ｂに形成または配置されている複数のゲート信号線出力回路５３（５３ａ、５３ｂ）は、異なる画素行のゲート信号線１７（１７ａ、１７ｂ）を駆動する。たとえば、図２３の１画素２ゲート信号線１７（１７ａ、１７ｂ）の構成では、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａは、奇数画素行のゲート信号線１７ａを駆動し、ゲート信号線出力回路５３ｂは、偶数画素行のゲート信号線１７ａを駆動する。図２６のように、１画素４ゲート信号線の構成で、そのうち２本のゲート信号線１７（１７ａ、１７ｂ）が両側駆動で、他の２本のゲート信号線１７（１７ａ、１７ｂ）が片側駆動の場合、図２６に図示するように、ゲート信号線出力回路５３ａと５３ｂが奇数画素行のゲート信号線１７（１７ａ、１７ｂ）を駆動し、ゲート信号線出力回路５３ｃと５３ｄが偶数画素行のゲート信号線１７（１７ｃ、１７ｄ）を駆動する。ゲートドライバＩＣ１２ａの４つのゲート信号線出力回路５３（５３ａ、５３ｂ、５３ｃ、５３ｄ）は、４本のゲート信号線１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）を奇数、偶数画素行の順に順次駆動する。
　図２６は、本開示のＥＬ表示装置の説明図である。図２６では、制御端子などを記載している。なお、本開示の図面において、説明に不要な個所は省略している。なお、図２６の実施の形態では、ゲート信号線出力回路５３（５３ａ、５３ｂ）の出力側に出力バッファ５２を配置している。
　図２６において、Ｄａｔ端子（ＤａｔＡ１、ＤａｔＡ２、ＤａｔＢ１、ＤａｔＢ２）は、シフトレジスタ５１（５１ａ、５１ｂ）のデータ入力端子である。Ｄａｔ端子をデータ“Ｈ”とすることにより、クロック（Ｃｌｋ）端子に印加されたクロックにより、シフトレジスタ５１（５１ａ、５１ｂ）にオンデータが入力される。Ｄａｔ端子をデータ“Ｌ”とすることにより、クロック（Ｃｌｋ）端子に印加されたクロックにより、シフトレジスタ５１（５１ａ、５１ｂ）にオフデータが入力される。シフトレジスタ５１（５１ａ、５１ｂ）のブロック１４１にオンデータが保持されていると、該当するゲート信号線１７にオン電圧が印加または出力あるいはオン電圧に保持される。シフトレジスタ５１（５１ａ、５１ｂ）のブロック１４１にオフデータが保持されていると、該当するゲート信号線１７（１７ａ、１７ｂ、１７ｃ、１７ｄ）にオフ電圧が印加または出力あるいはオフ電圧に保持される。
　シフトレジスタ５１（５１ａ、５１ｂ）に保持あるいはラッチされているオンデータあるいはオフデータは、クロック（Ｃｌｋ）端子に印加されたクロック信号により、順次、ブロック１４１のデータ保持状態がシフトされる。なお、シフト方向は、ＵＤ端子（図示せず）に印加されたロジック信号により、変更される。
　Ｅｎｂ端子は、イネーブル信号の制御端子である。Ｅｎｂ端子をデータ“Ｈ”とすることにより、シフトレジスタ５１に保持あるいはラッチされているオンデータあるいはオフデータに対応して、ゲート信号線１７にオン電圧またはオフ電圧が出力される。
　Ｅｎｂ端子をデータ“Ｌ”とすることにより、シフトレジスタ５１に保持あるいはラッチされているオンデータあるいはオフデータによらず、ゲート信号線１７は、オフ電圧が出力あるいはオフ電圧に保持される。
　図２６において、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂのＣｌｋＡ（クロック）端子、ＵＤＡ（アップダウン）端子、ＥｎＡ（イネーブル）端子は共通である。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂとのＤａｔ（データ）端子（ＤａｔＡ１、ＤａｔＡ２）は独立である。なお、ＥｎｂＡ１端子は、ゲート信号線１７ａをオフ状態に制御する端子であるため、ＥｎｂＡ２端子は、ゲート信号線１７ｂをオフ状態に制御する端子であるため、図面では分離している。
　なお、図２６などの本開示の図面などにおいて、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにはクロック端子（ＣｌｋＡ）を図示していないが、ゲートドライバＩＣとしては、端子を有している。また、ゲートドライバＩＣ１２（１２ａ、１２ｂ）は、ＩＣとして説明をするが、これに限定するものではない。ポリシリコンなどでガラス基板に直接に形成したゲートドライバ回路であってもよいことは言うまでもない。
　図２６において、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂのＵＤＢ（アップダウン）端子は共通である。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂとのＤａｔ（データ）端子（ＤａｔＢ１、ＤａｔＢ２）、Ｅｎｂ（イネーブル）端子（ＥｎｂＢ１、ＥｎｂＢ２）は、Ｃｌｋ（クロック）端子（ＣｌｋＢ１、ＣｌｋＢ２）とは独立である。
　図２７は、ゲートドライバＩＣ１２ａを詳細に図示した図面である。ゲートドライバＩＣ１２ｂもゲートドライバＩＣ１２ａと同様である。
　ゲートドライバＩＣ１２ａは、切り替え回路１６１を有している。切り替え回路１６１は、図２１、図２０Ｂのゲート電圧３値駆動、図２２Ｂ、図２０Ａのゲート電圧２値駆動を実現するためのスイッチ回路である。
　切り替え回路１６１は、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧、Ｖｏｎ電圧のうち、１つの電圧を選択し、ゲート信号線１７に出力する機能を有する。
　図２８に図示するように、切り替え回路１６１（１６１ａ、１６１ｂ）のａ端子にＶｏｆｆ２電圧が印加され、ｂ端子にＶｏｆｆ１電圧が印加され、ｃ端子にＶｏｎ電圧が印加されている。ｄ端子（２ビット）に印加されたロジック信号により、Ｖｏｆｆ２、Ｖｏｆｆ１、Ｖｏｎ電圧のいずれかが選択される。ｄ端子のロジック信号は、シフトレジスタ５１（５１ａ、５１ｂ）に保持されたデータ（Ｄａｔ）に基づく。
　切り替え回路１６１が、Ｖｏｎ電圧→Ｖｏｆｆ２電圧→Ｖｏｆｆ１電圧と、出力を切り替えることにより、図２０Ｂに図示するゲート電圧３値駆動が実現される。切り替え回路１６１（１６１ａ、１６１ｂ）が、Ｖｏｎ電圧→Ｖｏｆｆ１電圧と、出力を切り替えることにより、図２０Ａに図示するゲート電圧２値駆動が実現される。
　また、図２９に図示するように、ドライバ入力端子７３ａに、オン電圧が印加される。ドライバ入力端子７３ａは、ゲートドライバＩＣ１２（１２ａ、１２ｂ）内に複数形成または構成されているゲート信号線出力回路５３あるいは出力バッファ５２で、異なるＶｏｎ電圧を印加できるように構成されている。なお、切り替え回路１６１（１６１ａ、１６１ｂ）については、図２８などで説明しているので説明を省略する。
　ゲート電圧２値駆動とゲート電圧３値駆動の選択あるいは設定は、図１２などに図示したように、ＳＥＬ端子に印加するロジック信号で行う。ＳＥＬ端子は、各ゲート信号線出力回路５３に設けられている。ＳＥＬ端子は、ゲートドライバＩＣ１２（１２ａ、１２ｂ）の内部回路でプルダウン状態に設定されており、デフォルト（プリダウン状態）では、ゲート電圧２値駆動に設定されている。ゲート電圧２値駆動の方が、ゲート電圧３値駆動よりも出力電圧が低く、ゲートドライバＩＣ１２（１２ａ、１２ｂ）を破壊するなどのリスクが低減するからである。ＳＥＬ端子に、Ｈロジック電圧を印加することにより、ゲート信号線出力回路５３は、ゲート電圧３値駆動のモードに設定される。
　Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧は、ゲートドライバＩＣ１２（１２ａ、１２ｂ）の外部端子により入力される。また、図１２では、Ｖｏｆｆ１、Ｖｏｆｆ２電圧は、ゲート信号線出力回路５３に共通のように図示したが、本開示はこれに限定するものではない。たとえば、各ゲート信号線出力回路５３で個別のＶｏｆｆ１、Ｖｏｆｆ２電圧を印加できるように端子を配置してもよい。以上のことは、Ｖｏｎ端子についても同様である。
　ゲートドライバＩＣ１２（１２ａ、１２ｂ）は、表示パネルに複数個が実装される。Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧は、前記複数個のゲートドライバＩＣ１２（１２ａ、１２ｂ）に共通に印加される。
　画素回路の構成に依存して、各ゲート信号線１７に適正な、Ｖｏｎ電圧、Ｖｏｆｆ１電圧が異なる。また、Ｖｏｆｆ２電圧の必要度も異なる。したがって、Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧は、ゲート信号線１７の種類に応じて、電圧値を個別に設定できるように構成することが好ましい。
　たとえば、図５の画素回路を例示すれば、ゲート信号線１７ａ、ゲート信号線１７ｃ、ゲート信号線１７ｄと、ゲート信号線１７ｂとは、適正なＶｏｎ電圧を異ならせることが好ましい。通常、ゲート信号線１７ｂに適正なＶｏｎ電圧は、他のゲート信号線１７よりも高い。スイッチ用トランジスタ１１ｄに印加するＶｏｎ電圧を高くして、スイッチ用トランジスタ１１ｄのオン抵抗を低下させるためである。また、ゲート信号線１７ａ、ゲート信号線１７ｃ、ゲート信号線１７ｄと、ゲート信号線１７ｂとは、適正なＶｏｆｆ１電圧を異ならせることが好ましい。
　通常、ゲート信号線１７ｂに適正なＶｏｆｆ１電圧は、他のゲート信号線１７よりも高い。スイッチ用トランジスタ１１ｄに印加するＶｏｆｆ１電圧を高くして、スイッチ用トランジスタ１１ｄに印加される電圧の絶対値（Ｖｏｎ－Ｖｏｆｆ１）を小さくするためである。
　また、スイッチ用トランジスタ１１ｂはゲート電圧３値駆動を実施するが、他のスイッチ用トランジスタ１１ｄ、１１ｃ、１１ｅはゲート電圧２値駆動を実施する。したがって、ゲート信号線１７ａはＶｏｆｆ２電圧を必要とするが、他のゲート信号線は、不要である。そのため、ゲートドライバＩＣ１２は、図１５に図示するように、各ゲート信号線出力回路５３は、独立して、Ｖｏｎ電圧、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧を印加できるように構成し、また、各ゲート信号線出力回路５３は、ＳＥＬ端子により、独立してゲート電圧３値駆動とゲート電圧２値駆動を設定できるように構成することが好ましい。
　なお、Ｖｏｆｆ２電圧は、各ゲート信号線出力回路５３で共通にしてもよい。Ｖｏｆｆ２電圧を必要とするゲート信号線１７は、映像信号を印加するトランジスタ１１に特定される場合が多いからである。
　なお、複数のゲート信号線出力回路５３で、Ｖｏｆｆ１電圧、Ｖｏｆｆ２電圧を共通にし、Ｖｏｎ電圧を独立にする構成も例示される。また、複数のゲート信号線出力回路５３で、Ｖｏｎ電圧、Ｖｏｆｆ２電圧を共通にし、Ｖｏｆｆ１電圧を独立にする構成も例示される。
　図３０Ａ、図３０Ｂは、本開示のＥＬ表示装置（ＥＬ表示パネル）の駆動方法の説明図である。なお、理解を容易にするため、画素１６は、ゲート信号線１７ａ、ゲート信号線１７ｂの２本であり、ゲート信号線１７ａは、映像信号を印加するスイッチ用トランジスタ１１が接続されており、両側駆動を実施すると仮定し、ゲート信号線１７ｂは片側駆動を実施するとして説明をする。また、ゲート信号線出力回路５３に設けられた端子（Ｄａｔ、Ｅｎｂなど）の接続状態、結線状態は、一例である。また、以下の説明において、各端子は、ゲートドライバＩＣ１２（１２ａ、１２ｂ）に設けられた外部端子として説明するが、これに限定するものではない。たとえば、ゲートドライバＩＣ１２（１２ａ、１２ｂ）のＩＣ内部で結線、接続したものであってもよい。
　図３０Ａ、図３０Ｂにおいて、ゲートドライバＩＣ１２ａは、ゲート信号線１７ａ、１７ｂを駆動する。ゲートドライバＩＣ１２ｂは、ゲート信号線１７ａを駆動する。
　なお、各図において、○印は、ブロック１４１にデータが保持され、○印のブロックが担当するゲート信号線１７ａにオン電圧（Ｖｏｎ電圧）が出力されていることを示す。無印のブロック１４１が担当するゲート信号線１７（１７ａ、１７ｂ）には、オフ電圧（Ｖｏｆｆ１電圧、または、Ｖｏｆｆ２電圧）が出力されているとして説明する。ただし、Ｅｎｂ端子をＨの場合は、○印のブロックから、オン電圧が出力されるが、Ｅｎｂ端子がＬの場合は、○印のブロックであっても、ゲート信号線１７（１７ａ、１７ｂ）への出力電圧は、オフ電圧となる。
　図３０Ａ、図３０Ｂにおいて、ゲートドライバＩＣ１２ａのクロック（Ｃｌｋ）端子は、ゲート信号線出力回路５３ａと５３ｂと共通である。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａは、ＣｌｋＢ１であり、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂは、ＣｌｋＢ２である。つまり、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂとは、別クロックで動作する。または、ゲート信号線出力回路５３ａとゲート信号線出力回路５３ｂに、同一のクロックを入力し、ゲート信号線出力回路５３ｂまたは、ゲートドライバＩＣ１２ｂ内で、入力されたクロックを所定値に分周する。以上の事項は、本明細書の他に実施の形態にも適用できることは言うまでもない。
　図３０Ａ、図３０Ｂなどにおいて、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂに関しては動作を省略する。理解を容易にするためである。つまり、図３０Ａ、図３０Ｂなどにおいて、ゲート信号線１７ａにオン電圧を印加すること、オン電圧位置をシフトすることを中心として説明をする。また、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａおよびゲート信号線出力回路５３ｂの動作、制御、駆動方法、構成を中心として説明をする。
　ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂに関しては動作などの説明は省略する。ゲート信号線出力回路５３ｂの動作あるいは駆動方式は、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと同一あるいは類似であるからである。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａがゲート信号線１７ａを選択あるいはオン電圧位置を制御する方式と、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂがゲート信号線１７ｂを選択あるいはオン電圧位置を制御する方式とは同一あるいは類似の動作であるからである。
　図３０Ａ、図３０Ｂなどにおいて、Ｃｌｋ端子に印加された電圧レベルあるいは信号エッジでデータ（○印）位置は、ブロック１４１を移動するあるいは、Ｃｌｋ端子に印加されたロジックレベルが、ブロック１４１に入力される。
　なお、理解を容易にするため、あるいは、図面の記載の煩雑を抑制するため、Ｃｌｋ端子によるデータのラッチ、シフトに関する記載あるいは記述、説明は省略する。
　図３０Ａ、図３０Ｂにおいて、Ｄａｔ端子の“Ｈ”とは、ゲート信号線１７にオン電圧を出力するデータを設定あるいは入力する状態あるいは入力した状態を示す。Ｄａｔ端子の“Ｌ”とは、ゲート信号線１７にオフ電圧を出力するデータを設定あるいは入力する状態あるいは入力した状態を示す。Ｅｎｂ端子の“Ｈ”とは、ブロック１４１の設定状態（○印はゲート信号線１７にオン電圧を出力する。無印はゲート信号線１７にオフ電圧を出力する）に基づき、各ゲート信号線１７にオン電圧またはオフ電圧を出力した状態あるいは出力する状態を示す。Ｅｎｂ端子の“Ｌ”とは、ブロック１４１の設定状態（○印はゲート信号線１７にオン電圧を出力する。無印はゲート信号線１７にオフ電圧を出力する）によらず、各ゲート信号線１７にオフ電圧を出力した状態あるいは出力する状態を示す。
　図３０Ａ、図３０Ｂにおいて、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａには、ＤａｔＡ１端子、ＥｎｂＡ１端子が接続され、ＣｌｋＡ端子は、ゲート信号線出力回路５３ｂと共通接続されている。ゲート信号線出力回路５３ｂには、ＤａｔＡ２端子、ＥｎｂＡ２端子が接続されている。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａには、ＤａｔＢ１端子、ＥｎｂＢ１端子、ＣｌｋＢ１端子が接続され、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂには、ＤａｔＢ２端子、ＥｎｂＢ２端子、ＣｌｋＢ２端子が接続されている。
　図３０Ａでは、ゲートドライバＩＣ１２ａのＤａｔＡ１端子“Ｈ”、ＥｎｂＡ１端子“Ｈ”、ＤａｔＡ２端子“Ｌ”、ＥｎｂＡ２端子“Ｌ”に設定される。
　なお、ゲートドライバＩＣ１２ａのＤａｔＡ２端子を“Ｌ”、ＥｎｂＡ２端子を“Ｌ”としているが、理解を容易にするため、ゲート信号線１７ｂの制御に関する動作の説明をしていない理由による。実際の本開示のＥＬ表示装置（ＥＬ表示パネル）の駆動方法ではゲートドライバＩＣ１２ａのゲート信号線１７ｂのオンオフ制御を行うため、をＤａｔＡ２端子も“Ｈ”または“Ｌ”、ＥｎｂＡ２端子も“Ｈ”または“Ｌ”に設定することは言うまでもない。
　図３０Ａにおいて、ゲートドライバＩＣ１２ａのＤａｔＡ１端子“Ｈ”、ＥｎｂＡ１端子“Ｈ”、ＤａｔＡ２端子“Ｌ”、ＥｎｂＡ２端子“Ｌ”に設定されている。ＣｌｋＡの入力により、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオンデータ（○印）が入力される。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのＥｎｂＡ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａにはオン電圧が出力される。したがって、ソース信号線（図示せず）に印加された映像信号が、画素１６ａに印加される。
　同様に、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子“Ｈ”、ＥｎｂＢ１端子“Ｈ”に設定されているため、ＣｌｋＢ１の入力により、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオンデータ（○印）が入力される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのＥｎｂＢ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａにはオン電圧が出力される。
　以上の設定あるいは制御状態から、画素１６ａのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとで、両側駆動が実施される。
　ゲートドライバＩＣ１２ｂのＤａｔＢ２端子“Ｌ”、ＥｎｂＢ２端子“Ｌ”に設定されているため、ＣｌｋＢ２の入力により、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのブロック１４１（Ｂ１）にオフデータ（無印）が入力される。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのＥｎｂＢ２端子は、“Ｌ”であるため、画素１６ｂのゲート信号線１７ａにはオフ電圧が出力される。なお、この場合は、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのＥｎｂＢ２端子を“Ｈ”としても、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのブロック１４１（Ｂ１）にオフデータ（無印）であるため、画素１６ｂのゲート信号線１７ａにはオフ電圧が出力される。
　つまり、ゲートドライバＩＣ１２ｂがゲート信号線１７ａに出力する電圧（オン電圧、オフ電圧）は、ブロック１４１にラッチあるいは保持されているデータにより制御することもできる。また、Ｅｎｂ端子のロジック設定によっても実現することができる。したがって、本開示のＥＬ表示装置（ＥＬ表示パネル）の駆動方法では、上記のいずれの方法で実現してもよいことは言うまでもない。
　以上の動作あるいは制御により、図３０Ａでは、画素１６ａのゲート信号線１７ａは両側駆動が実現され、他の画素のゲート信号線１７ａは、オフ電圧が印加される。なお、必要に応じて、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにより、オンオフ電圧を印加すればよいことは言うまでもない。
　図３０Ｂにおいて、ゲートドライバＩＣ１２ａのＤａｔＡ１端子“Ｌ”、ＥｎｂＡ１端子“Ｈ”、ＤａｔＡ２端子“Ｌ”、ＥｎｂＡ２端子“Ｌ”に設定されている。ＣｌｋＡの入力により、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオフデータ（無印）が入力される。また、ブロックＡ１のオンデータ（○印）が、ブロックＡ２に転送される（シフトされる）。
　ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのＥｎｂＡ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａにはオフ電圧が出力され、画素１６ｂのゲート信号線１７ａにはオン電圧が出力される。したがって、ソース信号線（図示せず）に印加された映像信号が、画素１６ｂに印加される。また、先に画素１６ａに印加された映像信号は、保持される。
　同様に、ゲートドライバＩＣ１２ｂのＤａｔＢ２端子“Ｈ”、ＥｎｂＢ２端子“Ｈ”に設定されているため、ＣｌｋＢ２の入力により、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのブロック１４１（Ｂ１）にオンデータ（○印）が入力される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのＥｎｂＢ２端子は、“Ｈ”であるため、画素１６ｂのゲート信号線１７ａにはオン電圧が出力される。
　以上の設定あるいは制御状態から、画素１６ｂのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂとで、両側駆動が実施される。
　なお、図３０ＢではゲートドライバＩＣ１２ｂのＣｌｋＢ１には、クロックが入力されない。したがって、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロックＡ１の保持されたデータは、ブロックＡ２には転送されない。また、ＥｎｂＢ１は“Ｌ”であるため、画素１６ａのゲート信号線１７ａには、オフ電圧が印加される。
　以上の動作あるいは制御により、図３０Ｂでは、画素１６ｂのゲート信号線１７ａは両側駆動が実現され、他の画素１６（１６ｃ、１６ｄ、・・・１６ｎ）のゲート信号線１７ａは、オフ電圧が印加される。なお、必要に応じて、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにより、オンオフ電圧を印加すればよいことは言うまでもない。
　図３１Ａ、図３１Ｂも図３０Ａ、図３０Ｂと同様の制御が実施される。
　図３１Ａにおいて、ゲートドライバＩＣ１２ａのＤａｔＡ１端子“Ｌ”、ＥｎｂＡ１端子“Ｈ”、ＤａｔＡ２端子“Ｌ”、ＥｎｂＡ２端子“Ｌ”に設定されている。ＣｌｋＡの入力により、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオフデータ（無印）が入力される。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのＥｎｂＡ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａには、ブロックＡ１のデータ状態が反映され、オフ電圧が出力される。また、ＣｌｋＡの入力により、ブロックＡ２のデータは、Ａ３に転送される。画素１６ｃのゲート信号線１７ａにオン電圧が出力され。ソース信号線（図示せず）に印加された映像信号が、画素１６ｃに印加される。
　同様に、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子“Ｌ”、ＥｎｂＢ１端子“Ｈ”に設定されているため、ＣｌｋＢ１の入力により、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオフデータ（無印）が入力される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロックＡ１のデータは、ブロックＡ２に転送される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのＥｎｂＢ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａにはオフ電圧が出力され、画素１６ｃのゲート信号線１７ａにはオン電圧が出力される。
　以上の設定あるいは制御状態から、画素１６ｃのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとで、両側駆動が実施される。
　ゲートドライバＩＣ１２ｂのＤａｔＢ２端子“Ｌ”、ＥｎｂＢ２端子“Ｌ”に設定されているため、また、ＣｌｋＢ２が入力されず、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのデータはシフトされない。したがって、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのブロックＢ１の保持されたデータは、ブロックＢ２には転送されない。また、ＥｎｂＢ１は“Ｌ”であるため、画素１６ｂのゲート信号線１７ａには、オフ電圧が印加される。
　以上の設定あるいは制御状態から、画素１６ｃのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａとで、両側駆動が実施される。
　以上の動作あるいは制御により、図３１Ａでは、画素１６ｃのゲート信号線１７ａは両側駆動が実現され、他の画素のゲート信号線１７ａは、オフ電圧が印加される。なお、必要に応じて、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにより、オンオフ電圧を印加すればよいことは言うまでもない。
　図３１Ｂにおいて、ゲートドライバＩＣ１２ａのＤａｔＡ１端子“Ｌ”、ＥｎｂＡ１端子“Ｈ”、ＤａｔＡ２端子“Ｌ”、ＥｎｂＡ２端子“Ｌ”に設定されている。ＣｌｋＡの入力により、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのブロック１４１（Ａ１）にオフデータ（無印）が入力される。ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのＥｎｂＡ１端子は、“Ｈ”であるため、画素１６ａのゲート信号線１７ａには、ブロックＡ１のデータ状態が反映され、オフ電圧が出力される。また、ＣｌｋＡの入力により、ブロックＡ３のデータは、Ａ４に転送される。画素１６ｄのゲート信号線１７ａにオン電圧が出力され。ソース信号線１８（図示せず）に印加された映像信号が、画素１６ｄに印加される。
　同様に、ゲートドライバＩＣ１２ｂのＤａｔＢ２端子“Ｌ”、ＥｎｂＢ２端子“Ｈ”に設定されているため、ＣｌｋＢ２の入力により、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロック１４１（Ｂ１）にオフデータ（無印）が入力される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロックＢ１のデータは、ブロックＡＢに転送される。ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂのＥｎｂＢ１端子は、“Ｈ”であるため、画素１６ｂのゲート信号線１７ａにはオフ電圧が出力され、画素１６ｄのゲート信号線１７ａにはオン電圧が出力される。
　以上の設定あるいは制御状態から、画素１６ｄのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂとで、両側駆動が実施される。
　ゲートドライバＩＣ１２ａのＤａｔＢ２端子“Ｌ”、ＥｎｂＢ２端子“Ｌ”に設定され、また、ＣｌｋＢ１が入力されず、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのデータはシフトされない。したがって、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロックＡ１の保持されたデータは、ブロックＡ２には転送されない。また、ＥｎｂＢ１は“Ｌ”であるため、画素１６ｃのゲート信号線１７ａには、オフ電圧が印加される。
　以上の設定あるいは制御状態から、画素１６ｄのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂとで、両側駆動が実施される。
　以上の動作あるいは制御により、図３１Ｂでは、画素１６ｃのゲート信号線１７ａは両側駆動が実現され、他の画素のゲート信号線１７ａは、オフ電圧が印加される。なお、必要に応じて、ゲート信号線１７ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにより、オンオフ電圧を印加すればよいことは言うまでもない。
　以上のように、ゲートドライバＩＣ１２ａは、ゲート信号線出力回路５３ａ、５３ｂのデータ位置をＣｌｋＡに同期してシフトさせることにより、ゲートドライバＩＣ１２ｂは、ゲート信号線出力回路５３ａ、５３ｂを別クロック（ＣｌｋＢ１、ＣｌｋＢ２）で交互に、あるいは独立に制御することにより、また、ＥｎｂＢ１端子、ＥｎｂＢ２端子と交互にあるいは独立に制御することにより、各画素のゲート信号線１７ａの両側駆動を実現する。
　以上の実施の形態では、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのクロックＣｌｋＢ１とゲート信号線出力回路５３ｂのクロックＣｌｋＢ２を交互に動作させ、ブロック１４１内のデータ位置（○印、無印位置）を移動させるとした。しかし、本開示はこれに限定するものではない。
　たとえば、図３１Ａ、図３１Ｂにおいて、○印が、ゲート信号線出力回路５３ａのブロックＡ１、ゲート信号線出力回路５３ｂのブロックＢ１にあるとする。クロックＣｌｋＢ１、ＣｌｋＢ２を同一タイミングで、ゲート信号線出力回路５３ａ、５３ｂに入力すると、○印位置が、図３１Ｂに示すブロック１４１位置に移動する。つまり、○印位置は、ゲート信号線出力回路５３ａのＡ２位置、ゲート信号線出力回路５３ｂのＢ２位置に移動する。
　図３１Ｂの状態で、ゲート信号線出力回路５３ａのイネーブル端子ＥｎｂＢ１をＨとし、ゲート信号線出力回路５３ｂのイネーブル端子ＥｎｂＢ２をＬとすれば、画素１６ｃのゲート信号線１７ａにオン電圧が印加され、画素１６ｄのゲート信号線１７ａにオフ電圧が印加される。この時、ゲートドライバＩＣ１２ａにより、画素１６ｃのゲート信号線１７ａにオン電圧を印加すれば、画素１６ｃのゲート信号線１７ａは両側駆動となる。また、図３１Ｂの状態で、ゲート信号線出力回路５３ａのイネーブル端子ＥｎｂＢ１をＬとし、ゲート信号線出力回路５３ｂのイネーブル端子ＥｎｂＢ２をＨとすれば、画素１６ｄのゲート信号線１７ａにオン電圧が印加され、画素１６ａのゲート信号線１７ａにオフ電圧が印加される。この時、ゲートドライバＩＣ１２ａにより、画素１６ｄのゲート信号線１７ａにオン電圧を印加すれば、画素１６ｄのゲート信号線１７ａは両側駆動となる。
　以上のように、ゲートドライバＩＣ１２ａ、ゲートドライバＩＣ１２ｂを制御、あるいは、各ゲートドライバＩＣ１２のゲート信号線出力回路５３ａ、ゲート信号線出力回路５３ｂの制御などを実施しても、本開示の駆動方式を実現できることは言うまでもない。以上の事項は、ゲート信号線１７ｂの制御についても同様である。また、本開示の他の実施の形態においても適用されることは言うまでもない。
　以上の実施の形態は、ゲート信号線出力回路５３（５３ａ、５３ｂ）のブロック１４１に○印が１つの場合について説明した。しかし、本開示はこれに限定するものではない。ゲート信号線出力回路５３（５３ａ、５３ｂ）内のシフトレジスタにデータ（○印、無印）の入力は、クロック端子（Ｃｌｋ）と、データ端子（Ｄａｔ）により実施される。したがって、シフトレジスタ５１などに、データを入力するには、データ端子とクロック端子を制御あるいは操作すればよい。したがって、○印のデータを連続してシフトレジスタ５１に入力することも実現できるし、飛び飛びに○印のデータをシフトレジスタ５１に入力することもできる。
　図３２Ａ、図３２Ｂは、ゲート信号線出力回路５３またはシフトレジスタ５１に連続したデータ（○印）を入力した実施の形態である。
　なお、本開示の実施の形態において、○印が連続した実施例を中心として説明するが、これは図示し、理解を容易になるからである。実際には、○印以外の箇所には無印のデータがシフトレジスタ５１内に保持されていることは言うまでもない。
　図３２Ａにおいて、ゲートドライバＩＣ１２ａは、ＤａｔＡ１端子を“Ｈ”とし、ＣｌｋＡ端子に２回のクロックが入力された状態である（ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂに関しては説明を省略する）。したがって、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのブロックＡ１、Ａ２に○印（オン電圧位置）が保持されている。また、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａのＥｎｂＡ１端子を“Ｈ”としているにより、画素１６ａおよび画素１６ｂのゲート信号線１７ａのオン電圧が印加（出力）されている。
　一方、ゲートドライバＩＣ１２ｂのＤａｔＢ１およびＤａｔＢ２端子に“Ｈ”ロジックが印加され、ＣｌｋＢ１、ＣｌｋＢ２に１回のクロック信号が入力されることにより、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのブロックＡ１およびゲート信号線出力回路５３ｂのブロックＢ１に、○印（オン電圧位置）が保持されている。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａのＥｎｂＢ１端子およびＥｎｂＢ２端子を“Ｈ”としているにより、画素１６ａおよび画素１６ｂのゲート信号線１７ａのオン電圧が印加（出力）されている。ゲートドライバＩＣ１２ａのＥｎｂＡ１は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ａ、画素１６ｂゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａ、５３ｂとで、両側駆動が実施される。
　図３２Ｂは、図３２Ａの状態から、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａにＤａｔＡ１を“Ｌ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。図３２Ａの位置から、ゲート信号線出力回路５３ａの○印位置が１ブロックシフトされ、ブロックＡ２、Ａ３位置にシフトしている。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａにＤａｔＢ１、ＤａｔＢ２を“Ｌ”とし、ＣｌｋＢ１端子に１回のクロックを入力した状態である。図３２Ａの位置から、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａの○印位置が１ブロックシフトされ、ブロックＡ２位置にシフトしている。なお、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂには、ＣｌｋＢ２には、クロックは入力されておらず、○印位置は、Ｂ１のままである。ゲートドライバＩＣ１２ｂのＥｎｂＢ１、ＥｎｂＢ２は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ｂ、画素１６ｃのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａ、５３ｂとで、両側駆動が実施される。したがって、図３２Ａに比較して、図３２Ｂは、ゲート信号線１７ａへのオン電圧位置が１画素行シフトされている。
　図３３Ａは、図３２Ｂの状態から、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａにＤａｔＡ１を“Ｌ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。図３２Ｂの位置から、ゲート信号線出力回路５３ａの○印位置が１ブロックシフトされ、ブロックＡ３、Ａ４位置にシフトしている。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａにＤａｔＢ１、ＤａｔＢ２を“Ｌ”とし、ＣｌｋＢ２端子に１回のクロックを入力した状態である。図３２Ｂの位置から、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ｂの○印位置が１ブロックシフトされ、ブロックＢ２位置にシフトしている。したがって、ゲートドライバＩＣ１２ｂの○印位置は、ブロックＡ２とＢ２である。ゲートドライバＩＣ１２ｂのＥｎｂＢ１、ＥｎｂＢ２は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ｃ、画素１６ｄのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａ、５３ｂとで、両側駆動が実施される。したがって、図３２Ｂに比較して、図３３Ａは、ゲート信号線１７ａへのオン電圧位置が１画素行シフトされている。
　図３３Ｂは、図３３Ａの状態から、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａにＤａｔＡ１を“Ｌ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。図３３Ａの位置から、ゲート信号線出力回路５３ａの○印位置が１ブロックシフトされ、ブロックＡ４、Ａ５位置にシフトしている。また、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａにＤａｔＢ１、ＤａｔＢ２を“Ｌ”とし、ＣｌｋＢ１端子に１回のクロックを入力した状態である。図３３Ａの位置から、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａの○印位置が１ブロックシフトされ、ブロックＡ３位置にシフトしている。したがって、ゲートドライバＩＣ１２ｂの○印位置は、ブロックＡ３とＢ２である。ゲートドライバＩＣ１２ｂのＥｎｂＢ１、ＥｎｂＢ２は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ｄ、画素１６ｅのゲート信号線１７ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａ、５３ｂとで、両側駆動が実施される。したがって、図３３Ａに比較して、図３３Ｂは、ゲート信号線１７ａへのオン電圧位置が１画素行シフトされている。
　以上のように、連続した○印位置は、シフトレジスタ５１のブロック１４１位置を順次シフトされる。なお、図３２Ａ、図３２Ｂ、図３３Ａ、図３３Ｂでは、ゲートドライバＩＣ１２ａ、ゲートドライバＩＣ１２ｂのいずれもが、○印位置が連続として制御あるいは操作するとして説明したがこれに限定するものでなく、一方が、非連続であってもよいし、３個以上を連続としてもよいことは言うまでもない。
　図３４Ａ、図３４Ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂの制御あるいは操作の説明図である。なお、ゲートドライバＩＣ１２ｂの動作あるいは操作は、以前に説明した動作と同一あるいは類似であるので、説明を省略する。
　図３４Ａは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにＤａｔＡ２を“Ｈ”とし、ＣｌｋＡ端子に３回のクロックを入力した状態である。ゲート信号線出力回路５３ｂにデータ（○印）が入力され、また、○印位置はブロック１４１をシフトされ、ブロックＢ１、Ｂ２、Ｂ３位置に保持されている。また、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａにＤａｔＡ１を“Ｈ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。ゲートドライバＩＣ１２ａのＥｎｂＡ１、ＥｎｂＡ２は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ａ、画素１６ｂ、画素１６ｃのゲート信号線１７ｂには、オン電圧が出力されている。また、画素１６ａのゲート信号線１７ａには、オン電圧が出力されている。したがって、画素１６ａのゲート信号線１７ａは両側駆動が実施され、画素１６ａ、画素１６ｂ、画素１６ｃのゲート信号線１７ｂには、片側駆動が実施される。なお、図５０の画素構成では、ゲート信号線１７ｂには、スイッチ用トランジスタ１１ｄが接続され、スイッチ用トランジスタ１１ｄは、駆動用トランジスタ１１ａが、ＥＬ素子１５に流す電流を制御する。したがって、ゲート信号線１７ｂにオン電圧が印加されると、スイッチ用トランジスタ１１ｄがオンし、ＥＬ素子１５に電流が供給され、ＥＬ素子１５が点灯する。逆に、スイッチ用トランジスタ１１ｄがオフであれば、ＥＬ素子１５に電流が供給されず、ＥＬ素子１５は消灯状態である。
　以上の動作あるいは操作から、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂを制御あるいは操作することにより、ＥＬ表示装置（ＥＬ表示パネル）の任意の画素行の点灯、非点灯を制御することができる。また、点灯位置を移動させることにより、ｄｕｔｙ駆動を実現できる。以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図３４Ｂは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにＤａｔＡ２を“Ｌ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。ゲート信号線出力回路５３ｂにデータ（無印）が入力され、また、○印位置がブロック１４１をシフトされ、ブロックＢ２、Ｂ３、Ｂ４位置に保持されている。また、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａにＤａｔＡ１を“Ｌ”とし、ＣｌｋＡ端子に１回のクロックを入力した状態である。ゲートドライバＩＣ１２ａのＥｎｂＡ１、ＥｎｂＡ２は、“Ｈ”となっている。
　以上の設定あるいは制御状態から、画素１６ｂ、画素１６ｃ、画素１６のゲート信号線１７ｂには、オン電圧が出力されている。また、画素１６ｂのゲート信号線１７ａには、オン電圧が出力されている。したがって、画素１６ｂのゲート信号線１７ａは両側駆動が実施され、画素１６ｂ、画素１６ｃ、画素１６ｄのゲート信号線１７ｂには、片側駆動が実施される。
　以上のように、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａと、ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａ、５３ｂとで、ゲート信号線１７ａの両側駆動が実施される。また、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂにより、ゲート信号線１７ｂの片側駆動が実施される。
　以上のように、連続した○印位置は、シフトレジスタ５１のブロック１４１位置を順次シフトされ、ｄｕｔｙ駆動などが実施される。
　以上の本開示において、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂは、同一のゲートドライバＩＣ１２であり、ＥＬ表示装置（ＥＬ表示パネル）の実装位置（表示画面２５の右位置、表示画面２５の左位置）に対応させ、制御端子（Ｄａｔ端子、Ｅｎｂ端子、Ｃｌｋ端子など）を制御あるいは操作することにより、ゲート信号線１７の両側駆動あるいは片側駆動を実現あるいは実施するものである。
　したがって、１つの種類の本開示のゲートドライバＩＣ１２（１２ａ、１２ｂ）を作製し、作製したゲートドライバＩＣ１２（１２ａ、１２ｂ）を、多種多様な画素回路を有するＥＬ表示装置に実装することにより、良好な画像表示を実現するＥＬ表示装置を実現することができる。また、本開示のゲートドライバＩＣ１２（１２ａ、１２ｂ）は、多種多様な画素回路に対応することができる。したがって、汎用ゲートドライバＩＣ１２（１２ａ、１２ｂ）として使用することができ、大量生産することができるため、低コスト化できる。
　また、本開示のゲートドライバＩＣ１２（１２ａ、１２ｂ）は、上下反転設定ロジック端子（ＵＤ端子、たとえば、図１５参照のこと）により、シフトレジスタの走査方向を設定できる。したがって、表示画面２５の左右にゲートドライバＩＣ１２ａ、１２ｂを配置して仕様することができる。したがって、ゲート信号線１７の両側駆動、片側駆動を容易に実現できる。また、片側駆動を実施することにより、ゲートドライバＩＣ１２（１２ａ、１２ｂ）の使用個数を削減でき、低コスト化を実現できる。
　また、ＳＥＬ端子などを制御あるいは設定することにより、ゲート電圧３値駆動とゲート電圧２値駆動を実現するものである。特に、ＥＬ表示装置（ＥＬ表示パネル）では、画素１６に複数のゲート信号線１７が存在し、両側駆動を実施すべきゲート信号線１７は、画素のレイアウト設計を行わないと、物理的位置が決定しない（たとえば、画素１６に映像信号を印加するゲート信号線１７ａ位置）。しかし、画素のレイアウト設計が完了してから、ゲートドライバＩＣ１２（１２ａ、１２ｂ）などを開発あるいは設計していたのでは、ＥＬ表示装置（ＥＬ表示パネル）の完成までに非常に長い期間を必要とするので現実的ではない。本開示では、ゲートドライバＩＣ１２（１２ａ、１２ｂ）を、ＥＬ表示装置（ＥＬ表示パネル）の実装位置（表示画面２５の右位置、表示画面２５の左位置）のいずれにでも対応できるようにしており、また、ゲート信号線出力回路５３を制御などにより、ゲート信号線１７の両側駆動、片側駆動を容易に実現できる。また、任意のゲート信号線１７にゲート電圧３値駆動、ゲート電圧２値駆動を選択して実施することができる。
　また、図１４、図１２、図１７、図１８で図示するように、パネル側から入力制御配線２６１などを分岐して、ドライバＩＣのロジック設定などを行う。したがって、ＣＯＦに形成する配線数などを削減できるため、ゲートプリント基板（ＰＣＢ）レスのパネルモジュールを容易に構成でき、パネルモジュールを薄型に構成できる。
　図８Ａ、図８Ｂ、図９、図１９、図２１で図示するように、ドライバＩＣ内に、内部配線を形成することにより、ＣＯＦに形成する配線数などを削減できるため、ゲートプリント基板（ＰＣＢ）レスのパネルモジュールを容易に構成でき、パネルモジュールを薄型に構成できる。
　また、本開示にかかる画素は、図５に示した画素１６と同様であるため、詳細な説明は省略する。
　図３５Ａおよび図３５Ｂは、本開示のＥＬ表示装置（ＥＬ表示パネル）の駆動方法を説明する説明図である。図３５Ａおよび図３５Ｂなどにおいて、上下反転方法の制御端子（ＵＤＡ、ＵＤＢ）のロジック端子の設定により、ゲートドライバＩＣ１２の走査方向が設定される。ゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂの走査方向は紙面の上から下方向とする。
　ゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂは、同一仕様あるいは同一構成のゲートドライバＩＣ１２である。したがって、ゲートドライバＩＣ１２ａのＵＤＡ端子とゲートドライバＩＣ１２ｂのＵＤＢ端子とのロジック設定は、逆の設定としている。たとえば、ＵＤＡ端子が“Ｈ”であれば、ＵＤＢ端子は“Ｌ”と設定される。
　クロック端子（Ｃｌｋ端子）は、ゲートドライバＩＣ１２のゲート信号線出力回路５３ａ、５３ｂを共通にし、ゲートドライバＩＣ１２のゲート信号線出力回路５３ｃ、５３ｄを共通にしている。これは、ゲートドライバＩＣ１２ｂにおいて、ゲート信号線出力回路５３ａと５３ｂを同一クロックで動作させ、また、ゲート信号線出力回路５３ｃと５３ｄを同一クロックで動作させるためであり、ゲートドライバＩＣ１２ｂの結線状態（Ｃｌｋ端子の接続状態）をゲートドライバＩＣ１２ａに適用したためである。
　なお、図３５Ａおよび図３５Ｂなどで説明する駆動方式では、ゲートドライバＩＣ１２ａでは、ゲート信号線出力回路５３ａ、５３ｂ、５３ｃ、５３ｄは同一のクロックで動作させるため、ゲートドライバＩＣ１２ａでは、Ｃｌｋ端子（ＣｌｋＡ１、ＣｌｋＡ２）を共通にし、４つのゲート信号線出力回路５３を同一のクロックで動作するように構成してもよい。
　図３５Ａでは、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａには、ＤａｔＡ１端子、ＥｎｂＡ１端子が接続され、ゲート信号線出力回路５３ｂには、ＤａｔＡ２端子、ＥｎｂＡ２端子が接続されている。また、ゲート信号線出力回路５３ｃには、ＤａｔＡ３端子、ＥｎｂＡ３端子が接続され、ゲート信号線出力回路５３ｄには、ＤａｔＡ４端子、ＥｎｂＡ４端子が接続されている。
　ゲートドライバＩＣ１２ｂのゲート信号線出力回路５３ａには、ＤａｔＢ１端子、ＥｎｂＢ１端子が接続され、ゲート信号線出力回路５３ｂには、ＤａｔＢ２端子、ＥｎｂＢ２端子が接続されている。また、ゲート信号線出力回路５３ｃには、ＤａｔＢ３端子、ＥｎｂＢ３端子が接続され、ゲート信号線出力回路５３ｄには、ＤａｔＢ４端子、ＥｎｂＢ４端子が接続されている。
　図３５Ａにおいて、ゲートドライバＩＣ１２ａのＤａｔＡ１端子、ＤａｔＡ２端子、ＤａｔＡ３端子、ＤａｔＡ４端子に“Ｈ”と設定され、ＣｌｋＡ１、ＣｌｋＡ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロック１４１のＡ１、Ｂ１、Ｃ１、Ｄ１に○印のデータが設定される。また、ゲートドライバＩＣ１２ａのＥｎｂＡ１端子、ＥｎｂＡ２端子、ＥｎｂＡ３端子、ＥｎｂＡ４端子が“Ｈ”と設定されているため、画素１６ａのゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄにオン電圧が印加される。他の画素１６（１６ｂ、１６ｃ、・・・・・）のゲート信号線１７は、オフ電圧が印加されている。
　また、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子、ＤａｔＢ２端子、ＤａｔＢ３端子、ＤａｔＢ４端子に“Ｈ”と設定され、ＣｌｋＢ１、ＣｌｋＢ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロックＡ１、Ｂ１、Ｃ１、Ｄ１に○印のデータが設定される。
　また、ゲートドライバＩＣ１２ｂのＥｎｂＢ１端子、ＥｎｂＢ２端子が“Ｈ”設定されており、ＥｎｂＢ３端子、ＥｎｂＢ４端子が“Ｌ”と設定されているため、画素１６ａのゲート信号線１７ａ、１７ｂにオン電圧が印加され、画素１６ａのゲート信号線１７ｃ、１７ｄにオフ電圧が印加される。他の画素１６のゲート信号線１７は、オフ電圧が印加されている。
　以上の設定状態により、画素１６ａ（画素１６ａが位置する画素行）のゲート信号線１７ａ、１７ｂは、両側駆動が実施される。また、画素１６ａ（画素１６ａが位置する画素行）のゲート信号線１７ｃ、１７ｄは、片側駆動が実施される。以上のように、本開示は、同一のゲートドライバＩＣ１２を用い、表示画面２５の左右にゲートドライバＩＣ１２ａ、１２ｂを配置することにより、両側駆動と片側駆動を容易に実現できる。なお、ゲートドライバＩＣ１２ａと１２ｂの走査方向は反転させる。
　ゲート信号線１７ａには、映像信号を印加するスイッチ用トランジスタ１１ｂが接続されている。ゲート信号線１７ａを両側駆動することにより、高速にスイッチ用トランジスタ１１ｂをオンオフさせることができる。また、ゲート信号線１７ａを駆動するゲート信号線出力回路５３ａをゲート電圧３値駆動とすることにより、より高速にスイッチ用トランジスタ１１ｂをオフすることができる。したがって、表示画面２５に良好な画像（映像）書込みを実現できる。
　また、ゲート信号線１７ｂには、オフセットキャンセル時に機能あるいは動作するスイッチ用トランジスタ１１ｄが接続されている。ゲート信号線１７ｂを両側駆動することにより、高速にスイッチ用トランジスタ１１ｄをオンオフさせることができる。また、ゲート信号線１７ａを駆動するゲート信号線出力回路５３ｂをゲート電圧３値駆動とすることにより、より高速にスイッチ用トランジスタ１１ｂをオフすることができる。したがって、良好なオフセットキャンセル動作を実現できる。
　また、ゲート信号線出力回路５３ｂのオン電圧の入力端子（ＶｏｎＢ端子）に印加するオン電圧（Ｖｏｎ）を他のオン電圧の入力端子（ＶｏｎＡ、ＶｏｎＣ、ＶｏｎＤ）よりも電圧値を高くする。たとえば、ＶｏｎＢ＞ＶｏｎＡとなるようにする。好ましくは、ＶｏｎＢ電圧は、ＶｏｎＡよりも、ＶｏｎＡ＋３（Ｖ）以上、ＶｏｎＡ＋１５（Ｖ）以下となるようにする。好ましくは、ＶｏｎＢ電圧は、ＶｏｎＡよりも、ＶｏｎＡ＋５（Ｖ）以上、ＶｏｎＡ＋１０（Ｖ）以下となるようにする。ＶｏｎＢ電圧（スイッチ用トランジスタ１１ｄのオン電圧）を高くすることにより、スイッチ用トランジスタ１１ｄのオン抵抗を低減できる。したがって、スイッチ用トランジスタ１１ｄのチャンネル間の電圧降下を低減できるため、アノード電圧Ｖｄｄを低減でき、ＥＬ表示装置（ＥＬ表示パネル）の消費電力を低減できる。
　以上のように、本開示は、ゲート信号線出力回路５３のオン電圧Ｖｏｎを任意に設定あるいは印加できる。また、ゲート信号線出力回路５３の駆動方式（ゲート電圧３値駆動、ゲート電圧２値駆動など）を設定できる。したがって、良好な画像表示を実現でき、また、ＥＬ表示装置（ＥＬ表示パネル）の消費電力を低減できる。以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　なお、ゲート信号線１７ｃ、ゲート信号線１７ｄは、スイッチ用トランジスタ１１ｅ、１１ｃを駆動する。スイッチ用トランジスタ１１ｅはリファレンス電圧（Ｖｒｅｆ電圧）を駆動用トランジスタ１１ａのゲート端子に印加する機能を有する。Ｖｒｅｆ電圧に印加は、高速動作を必要としない。したがって、ゲート信号線１７ｃは片側駆動で十分である。スイッチ用トランジスタ１１ｃは、イニシャル電圧（Ｖｉｎｉ電圧）を駆動用トランジスタ１１ａの第２のト端子に印加する機能を有する。Ｖｉｎｉ電圧に印加は、高速動作を必要としない。したがって、ゲート信号線１７ｄは片側駆動で十分である。
　以上のように、両側駆動が必要なゲート信号線１７は、ゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂにより駆動する。また、片側駆動が必要なゲート信号線１７は、ゲートドライバＩＣ１２ａにより駆動する。このように駆動あるいはゲートドライバＩＣ１２を配置することにより、ゲートドライバＩＣ１２ｂの必要個数を削減でき、したがって、ＥＬ表示装置（ＥＬ表示パネル）を低コスト化できる。また、ゲートドライバＩＣ１２ａとゲートドライバＩＣ１２ｂは、同一仕様（同一品種）のゲートドライバＩＣ１２を採用することができる。したがって、ゲートドライバＩＣ１２の汎用性を高めることができ、また、ゲートドライバＩＣ１２の開発費、設計費も削減できる。
　図３６Ａおよび図３６Ｂは、図３５Ｂの次の状態を示す説明図である。図３５において、ゲートドライバＩＣ１２ａのＤａｔＡ１端子、ＤａｔＡ２端子、ＤａｔＡ３端子、ＤａｔＡ４端子に“Ｌ”と設定され、ＣｌｋＡ１、ＣｌｋＡ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロック１４１のＡ１、Ｂ１、Ｃ１、Ｄ１に無印のデータが設定される。
　また、ゲートドライバＩＣ１２ａのブロック１４１のＡ１、Ｂ１、Ｃ１、Ｄ１の○印データがシフトレジスタ内をシフトし、ブロックＡ２、Ｂ２、Ｃ２、Ｄ２に保持される。また、ゲートドライバＩＣ１２ａのＥｎｂＡ１端子、ＥｎｂＡ２端子、ＥｎｂＡ３端子、ＥｎｂＡ４端子が“Ｈ”と設定されているため、ゲートドライバＩＣ１２ａが駆動する画素１６ｂのゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄにオン電圧が印加される。他の画素１６（１６ａ、１６ｃ、・・・・・）のゲート信号線１７は、オフ電圧が印加されている。
　また、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子、ＤａｔＢ２端子、ＤａｔＢ３端子、ＤａｔＢ４端子に“Ｌ”と設定され、ＣｌｋＢ１、ＣｌｋＢ２端子のクロック入力は図３５の状態から印加されていない。したがって、ゲートドライバＩＣ１２ａのブロックＡ１、Ｂ１、Ｃ１、Ｄ１に○印のデータはそのまま保持されている。
　また、ゲートドライバＩＣ１２ｂのＥｎｂＢ１端子、ＥｎｂＢ２端子が“Ｌ”設定され、ゲートドライバＩＣ１２ｂのＥｎｂＢ３端子、ＥｎｂＢ４端子が“Ｈ”設定される。したがって、画素１６ａのゲート信号線１７ａ、１７ｂにオフ電圧が印加され、画素１６ｂのゲート信号線１７ａ、１７ｂにオン電圧が印加される。他の画素１６のゲート信号線１７は、オフ電圧が印加されている。
　以上の設定状態により、画素１６ｂ（画素１６ｂが位置する画素行）のゲート信号線１７ａ、１７ｂは、両側駆動が実施される。また、画素１６ｂ（画素１６ｂが位置する画素行）のゲート信号線１７ｃ、１７ｄは、片側駆動が実施される。
　図３７は、図３６の次の状態を示す説明図である。図３７において、ゲートドライバＩＣ１２ａのＤａｔＡ１端子、ＤａｔＡ２端子、ＤａｔＡ３端子、ＤａｔＡ４端子に“Ｌ”と設定され、ＣｌｋＡ１、ＣｌｋＡ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロック１４１のＡ１、Ｂ１、Ｃ１、Ｄ１に無印のデータ（オフデータ）が設定される。また、ゲートドライバＩＣ１２ａのブロック１４１のＡ、Ｂ２、Ｃ２、Ｄ２の○印データがシフトレジスタ内をシフトし、ブロックＡ３、Ｂ３、Ｃ３、Ｄ３に保持される。また、ゲートドライバＩＣ１２ａのＥｎｂＡ１端子、ＥｎｂＡ２端子、ＥｎｂＡ３端子、ＥｎｂＡ４端子が“Ｈ”と設定されているため、ゲートドライバＩＣ１２ａが駆動する画素１６ｃのゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄにオン電圧が印加される。他の画素１６（１６ａ、１６ｂ、１６ｄ、・・・・・）のゲート信号線１７は、オフ電圧が印加されている。
　また、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子、ＤａｔＢ２端子、ＤａｔＢ３端子、ＤａｔＢ４端子に“Ｌ”と設定され、ＣｌｋＢ１、ＣｌｋＢ２端子にクロックが入力される。したがって、ゲートドライバＩＣ１２ｂのブロックＡ１、Ｂ１、Ｃ１、Ｄ１の○印のデータは、ブロックＡ２、Ｂ２、Ｃ２、Ｄ２にシフトされて保持される。
　また、ゲートドライバＩＣ１２ｂのＥｎｂＢ１端子、ＥｎｂＢ２端子が“Ｈ”設定され、ゲートドライバＩＣ１２ｂのＥｎｂＢ３端子、ＥｎｂＢ４端子が“Ｌ”設定される。したがって、画素１６ｃのゲート信号線１７ａ、１７ｂにオン電圧が印加され、画素１６ｄのゲート信号線１７ａ、１７ｂにオフ電圧が印加される。他の画素１６のゲート信号線１７は、オフ電圧が印加されている。
　以上の設定状態により、画素１６ｃ（画素１６ｃが位置する画素行）のゲート信号線１７ａ、１７ｂは、両側駆動が実施される。また、画素１６ｃ（画素１６ｃが位置する画素行）のゲート信号線１７ｃ、１７ｄは、片側駆動が実施される。
　図３８は、図３７の次の状態を示す説明図である。図３７において、ゲートドライバＩＣ１２ａのＤａｔＡ１端子、ＤａｔＡ２端子、ＤａｔＡ３端子、ＤａｔＡ４端子に“Ｌ”と設定され、ＣｌｋＡ１、ＣｌｋＡ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロック１４１のＡ１、Ｂ１、Ｃ１、Ｄ１に無印のデータが設定される。
　また、ゲートドライバＩＣ１２ａのブロック１４１のＡ３、Ｂ３、Ｃ３、Ｄ３の○印データがシフトレジスタ内をシフトし、ブロックＡ４、Ｂ４、Ｃ４、Ｄ４に保持される。また、ゲートドライバＩＣ１２ａのＥｎｂＡ１端子、ＥｎｂＡ２端子、ＥｎｂＡ３端子、ＥｎｂＡ４端子が“Ｈ”と設定されているため、ゲートドライバＩＣ１２ａが駆動する画素１６ｄのゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄにオン電圧が印加される。他の画素１６（１６ａ、１６ｂ、１６ｃ、１７ｅ・・・・・）のゲート信号線１７は、オフ電圧が印加されている。
　また、ゲートドライバＩＣ１２ｂのＤａｔＢ１端子、ＤａｔＢ２端子、ＤａｔＢ３端子、ＤａｔＢ４端子に“Ｌ”と設定され、ＣｌｋＢ１、ＣｌｋＢ２端子には、図２９の状態からクロックは入力されていない。したがって、ゲートドライバＩＣ１２ｂのブロックＡ２、Ｂ２、Ｃ２、Ｄ２に○印のデータはそのまま保持されている。
　また、ゲートドライバＩＣ１２ｂのＥｎｂＢ１端子、ＥｎｂＢ２端子が“Ｌ”設定され、ゲートドライバＩＣ１２ｂのＥｎｂＢ３端子、ＥｎｂＢ４端子が“Ｈ”設定される。したがって、画素１６ｃのゲート信号線１７ａ、１７ｂにオフ電圧が印加され、画素１６ｄのゲート信号線１７ａ、１７ｂにオン電圧が印加される。他の画素１６のゲート信号線１７は、オフ電圧が印加されている。
　以上の設定状態により、画素１６ｄ（画素１６ｄが位置する画素行）のゲート信号線１７ａ、１７ｂは、両側駆動が実施される。また、画素１６ｄ（画素１６ｂが位置する画素行）のゲート信号線１７ｃ、１７ｄは、片側駆動が実施される。
　以上の図３５～図３９の説明図では、ゲートドライバＩＣ１２のゲート信号線出力回路５３のシフトレジスタ５１に保持される○印データは、１つとしたが、以前の実施の形態でも説明したように、本開示はこれに限定するものではない。
　図３９は、ゲート信号線出力回路５３内のシフトレジスタ５１に複数の○印データあるいは、連続した○印データを保持させ、また、シフトさせる実施の形態の説明図である。なお、図３９では、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｃ、５３ｄを例示して説明している。
　図３９において、ゲートドライバＩＣ１２ａのＤａｔＡ３端子、ＤａｔＡ４端子に、“Ｌ”または“Ｈ”と設定され、ＣｌｋＡ２端子のクロック入力により、ゲートドライバＩＣ１２ａのブロック１４１のＣ１、Ｄ１に無印または○印のデータが設定される。Ｄａｔ端子を“Ｈ”状態を維持したまま、Ｃｌｋを入力することにより、シフトレジスタ５１のブロック１４１に連続して○印が保持され、また、シフトされる。Ｄａｔ端子を“Ｌ”状態を維持したまま、Ｃｌｋを入力することにより、シフトレジスタ５１のブロック１４１に連続して無印が保持され、また、シフトされる。
　図３９では、Ｄａｔ端子を“Ｈ”状態を維持したまま、３回のＣｌｋを入力したことにより、ゲート信号線出力回路５３ｃ、５３ｄのブロックＣ２、Ｃ３、Ｃ４、Ｄ２、Ｄ３、Ｄ４に連続して○印が保持された状態を図示している。したがって、画素１６ｂ、１６ｃ、１６ｄのゲート信号線１７ｃ、ゲート信号線１７ｄにオン電圧が出力または印加されている。
　以上の実施の形態は、図５の画素構成を例示して説明したが、本開示はこれに限定するものではない。たとえば、図４０などで図示する画素構成でもよい。以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図４０に係るＥＬ表示装置の実施の形態では、図５などと同様に、画素１６には、ゲート信号線１７ａ、ゲート信号線１７ｂ、ゲート信号線１７ｃおよびゲート信号線１７ｄの４つのゲート信号線１７が形成されている。ゲート信号線１７ａに対し、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ａが配置され、ゲート信号線１７ｂに対し、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｂが配置される。ゲート信号線１７ｃに対し、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｃが配置され、ゲート信号線１７ｄに対し、ゲートドライバＩＣ１２ａのゲート信号線出力回路５３ｄが配置されている。
　図４０の画素１６において、Ｐチャンネルの駆動用トランジスタ１１ａの第１の端子は、アノード電圧Ｖｄｄの電極または配線と接続され、第２の端子はスイッチ用トランジスタ１１ｄの第１の端子と接続されている。また、スイッチ用トランジスタ１１ｄのゲート端子は、ゲート信号線１７ｂと接続されている。スイッチ用トランジスタ１１ｄの第２の端子は、ＥＬ素子１５の第１の端子と接続されている。また、ＥＬ素子１５の第２の端子は、カソード電圧Ｖｓｓが印加された電極または配線と接続されている。
　なお、図４０において、トランジスタはＰチャンネルトランジスタとしたが、これに限定するものではなく、Ｎチャンネルトランジスタであってもよい。また、ＰチャンネルとＮチャンネルトランジスタを混在させてもよい。
　スイッチ用トランジスタ１１ｅの第１の端子はリセット電圧Ｖａが印加された電極または配線と接続され、スイッチ用トランジスタ１１ｅの第２の端子は、駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｅのゲート端子はゲート信号線１７ｃと接続されている。
　映像信号を画素に印加するスイッチ用トランジスタ１１ｂの第１の端子はソース信号線１８と接続され、スイッチ用トランジスタ１１ｂの第２の端子は、第２のコンデンサ１９ｂの第１の端子と接続されている。また、第２のコンデンサ１９ｂの第２の端子は駆動用トランジスタ１１ａのゲート端子と接続されている。また、スイッチ用トランジスタ１１ｂのゲート端子はゲート信号線１７ａと接続されている。
　また、第１のコンデンサ１９ａの第１の端子は、アノード電圧Ｖｄｄと接続され、第１のコンデンサ１９ａの第２の端子は、第２のコンデンサの第１の端子または、駆動用トランジスタ１１ａのゲート端子と接続される。
　スイッチ用トランジスタ１１ｃの第１の端子は駆動用トランジスタ１１ａのゲート端子と接続され、スイッチ用トランジスタ１１ｃの第２の端子は、駆動用トランジスタ１１ａの第２の端子と接続されている。また、スイッチ用トランジスタ１１ｃゲート端子はゲート信号線１７ｂと接続されている。
　スイッチ用トランジスタ１１ｂ、１１ｅの少なくとも一方のトランジスタに対して、マルチゲート（ディアルゲート以上）を用いることにより、また、ＬＤＤ構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
　ゲート信号線１７ａおよびゲート信号線１７ｃは、ゲートドライバＩＣ１２ａおよびゲートドライバＩＣ１２ｂにより両側駆動されている。また、ゲート信号線１７ｃおよびゲート信号線１７ｄは、ゲートドライバＩＣ１２ａにより片側駆動されている。
　図４０では、画素１６に映像信号を印加するスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ａに対して両側駆動を行う。また、駆動用トランジスタ１１ａのオフセットキャンセル時に動作あるいは制御を行うスイッチ用トランジスタ１１ｃが接続されたゲート信号線１７ｂに対して両側駆動を行う。
　図４０などの画素構成であっても、本開示の駆動方式を適用できることは言うまでもない。また、以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図４０は、図３５などのゲートドライバＩＣ１２の構成あるいは構造をさらに詳細に図示した構成である。
　図４０において、ゲート信号線出力回路５３の出力側に、出力バッファ５２が配置あるいは形成されている。出力バッファ５２には、バッファ能力の切り替えあるいは設定端子（Ｂｕｆ端子）が接続あるいは配置されている。Ｂｕｆ端子は、バッファ能力の設定あるいは切り替え端子である。図４０の実施の形態では、各Ｂｕｆ端子は、３ビットであり、２の３乗＝８通りのバッファ能力を設定できる。つまり、バッファ能力が弱から強まで、８段階のバッファ能力を設定できる。
　ゲート信号線出力回路５３には、少なくとも、それぞれ２か所の制御（Ｅｎｂ、Ｄａｔ、Ｃｌｋ）端子が配置または形成されている。また、ＳＥＬ端子は、ドライバ出力端子７２とＶｏｎ端子間に配置されている。
　ゲート信号線出力回路５３からの出力は、ゲートドライバＩＣ１２のドライバ出力端子７２からＣＯＦ配線７４を介して接続端子７１から出力される。接続端子７１には、ゲート信号線１７が接続される。
　なお、Ｄａｔ１、Ｄａｔ２、Ｅｎｂ１、Ｅｎｂ２、Ｃｌｋ１、Ｃｌｋ２などの制御信号は、双方向信号である。したがって、７５ａ→７５ｂ方向にデータを転送することができ、また、７５ｂ→７５ａ方向にデータを転送することができる。データの転送方向は、転送方向切換端子（図示せず）のロジック制御で行う。
　ゲートドライバＩＣ１２には、切り替え回路１６１を有している。切り替え回路１６１は、図２０Ｂのゲート電圧３値駆動、図２０Ａのゲート電圧２値駆動を実現するためのスイッチ回路である。
　切り替え回路１６１が、Ｖｏｎ電圧→Ｖｏｆｆ２電圧→Ｖｏｆｆ１電圧と、出力を切り替えることにより、図２０Ｂに図示するゲート電圧３値駆動が実現される。切り替え回路１６１が、Ｖｏｎ電圧→Ｖｏｆｆ１電圧と、出力を切り替えることにより、図２０Ａに図示するゲート電圧２値駆動が実現される。
　なお、以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　図４１は、本開示のＥＬ表示装置（ＥＬ表示パネル）のソースドライバＩＣ（回路）１４のガンマ回路の説明図である。ガンマ回路は、２の１０条（１０２４階調）であり、赤（Ｒ）、緑（Ｇ）、青（Ｂ）で独立である。
　ガンマ回路のラダー抵抗には、各Ｒ、Ｇ、Ｂで８つのタップ（Ｖｉ０、Ｖｉ１、Ｖｉ２、Ｖｉ３、Ｖｉ４、Ｖｉ５、Ｖｉ６、Ｖｉ７）がソースドライバＩＣ（回路）１４に端子に引き出されている。
　Ｖｉ０のタップ位置は、映像信号の最小階調である（最小電圧値あるいは原点）。Ｖｉ７は、映像信号の最高階調である（最大電圧値）。
　Ｖｉ１のタップ位置は、映像信号振幅の１／１０２４あるいは近似の電圧値あるいは位置に対応するものである。
　Ｖｉ２のタップ位置は、映像信号振幅の１／３６あるいは近似の電圧値あるいは位置に対応するものである。
　Ｖｉ３のタップ位置は、映像信号振幅の１／１２あるいは近似の電圧値あるいは位置に対応するものである。
　Ｖｉ４のタップ位置は、映像信号振幅の１／６あるいは近似の電圧値あるいは位置に対応するものである。
　Ｖｉ５のタップ位置は、映像信号振幅の１／３あるいは近似の電圧値あるいは位置に対応するものである。
　Ｖｉ６のタップ位置は、映像信号振幅の２／３あるいは近似の電圧値あるいは位置に対応するものである。
　電圧を入力（設定）するタップ位置（Ｖｉ０～Ｖｉ７）に電圧を印加あるいは設定することにより、図４２に図示するようにガンマカーブを設定あるいは可変することができる。ソースドライバＩＣ１４のガンマ回路には、Ｖｉ０、Ｖｉ１、Ｖｉ７端子に電圧を印加する。他の端子は、映像信号の線形性を確保するため、電圧は印加しないことが好ましい。ただし、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＶｉ１、Ｖｉ７端子に印加する電圧は、独立して設定できるように構成し、Ｖｉ０は、ＲＧＢで共通にすることが好ましい。
　電圧を入力（設定）するタップ位置（Ｖｉ０～Ｖｉ７）を変化あるいは変更することにより、映像振幅の大きさを可変できる。たとえば、図９に図示するように、Ｖｉ１をＶｉ１’に、Ｖｉ７をＶｉ７’に可変することにより、映像振幅を可変することができる。Ｖｉ２～Ｖｉ６をオープン（電圧を印加しない）で使用すれば、Ｖｉ１～Ｖｉ７間のガンマカーブは、直線とすることができる。
　また、Ｖｉ１、Ｖｉ７電圧を可変すると映像振幅も可変される。映像振幅を可変する場合はゲートドライバＩＣ１２の出力電圧（オン電圧、オフ電圧）を可変する。以前にも説明したように、本開示のゲートドライバＩＣ１２はオン電圧（Ｖｏｎ）、オフ電圧（Ｖｏｆｆ１、Ｖｏｆｆ２）を可変あるいは設定できる。したがって、例えば図１４のソースドライバＩＣ(回路)１４と組み合わせることにより相乗効果を発揮することができる。
　図１４は、本開示のＥＬ表示装置のソースドライバＩＣ１４のブロック図である。本開示は、映像信号を画素１６に印加するスイッチ用トランジスタ１１は両側駆動を実施する。
　また、オフセットキャンセル時に動作あるいは寄与するスイッチ用トランジスタ１１は両側駆動を実施する。一方で、オンオフが遅延しても画像表示に影響を与えにくいトランジスタ（たとえば、スイッチ用トランジスタ１１ｄ）は、片側駆動で十分である。
　以上のように、本開示は、画素１６のトランジスタ１１に必要なオンオフ時間あるいは、ゲート信号線１７の負荷容量に基づいて、両側駆動と片側駆動を選定する。また、ゲート電圧３値駆動とゲート電圧２値駆動を選定する。
　以上のように、画像表示のための映像と、ゲート信号線の立ち上がり／立ち下り時間、あるいはトランジスタ１１のオンオフ時間との関係が重要である。つまり、映像信号系とトランジスタ１１の制御系との関係を最適に設定あるいは調整することが重要である。
　このため、本開示では、図１４に図示するように、ソースドライバＩＣ１４内に遅延回路４８５を形成あるいは設けている。遅延回路４８５は、映像信号Ｖｓに出力するタイミングを各ソース信号線あるいはソース信号線のブロックで、調整あるいは設定する回路である。
　図１４において、シフトレジスタ４８３には、シフト方向を切り替えるＳＥＬ（１：０）が印加される。また、シフトレジスタ４８３のスタートパルスＤＩＯ１、ＤＩＯ２が印加される。
　デジタルレシーバー４８１には、１０組の差動入力信号ＬＶ０Ａ、ＬＶ０Ｂ～ＬＶ９Ａ、ＬＶ９Ｂが印加される。デジタルレシーバー４８１からの映像信号は、ラッチ回路４８４にラッチされ、１Ｈ（１水平走査期間）または２Ｈ（２水平走査期間）の期間保持される。
　ラッチ回路４８４は、遅延回路４８５に入力され、遅延回路は、あらかじめ設定された動作あるいは制御方式にしたがって、映像信号遅延が実施される。
　遅延回路４８５の出力は、デジタル－アナログ（ＤＡ）変換回路４８６に印加され、ＤＡ変換回路４８６は、ガンマ設定回路４８２に設定されている電圧ＶＸｉ０～ＶＸｉ７（Ｘ：ＲまたはＧまたはＢ）にしたがって、ガンマ変換されたアナログ電圧を出力する。
　ＤＡ変換回路４８６からの出力は、バッファ回路４８７に入力され、スイッチ回路４８８を介して、ソース信号線Ｙ１～Ｙ７２０に出力される。なお、バッファ回路４８７のバッファ能力は、強、中、弱のように複数のバッファ能力が設定できるように構成されている。
　スイッチ回路４８８は、プリチャージ電圧と映像信号電圧のいずれかを選択できるスイッチ回路であり、プリチャージ電圧が選択されると、プリチャージ電圧がソース信号線１８に印加され、ソース信号線１８の蓄積された電荷を強制的に充放電させる。
　遅延回路４８５の映像信号の遅延タイミングの設定を容易にするため、本開示は、図４３に図示するように、ガンマ特性は、リニア（線形）に設定することが好ましい。ガンマ特性をリニア（線形）にするためには、階調１に対応する（ＶＸｉ１、階調１０２３に対応する（ＶＸｉ７）に所定電圧を印加し、途中のタップ（ＶＸｉ２～ＶＸｉ６）には電圧印加を行わない。なお、ＶＸｉ０に対応する端子には、ＲＧＢで共通の電圧を印加する。図４３において、階調１と階調１０２３を可変あるいは設定し、他の電圧入力タップは接続しない。したがって、階調１～階調１０２３間での入力階調と出力階調は線形である。つまり、ガンマカーブはなく、たとえば、入力階調が１００階調目であれば、出力階調は１００階調目となる。
　なお、ＶＸｉ０～ＶＸｉ７（Ｘは、Ｒ、Ｇ、Ｂの記号がはいる）端子には、ソースドライバＩＣ(回路)１４の外部から、電圧設定を行えるように構成されている。電圧設定により、自由にガンマカーブを設定できる。
　以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　なお、本明細書では、ＥＬ表示パネルを例示して説明したが、本開示の技術的思想は、ＥＬ表示パネルに限定されるもではない。たとえば、本開示のＣＯＦの方式などに関する事項は、ＬＣＤなどにも適用できることは言うまでもない。
　上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。
　そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的には、Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
　図４５はディスプレイであり、筐体４９２、保持台４９３、本開示のＥＬ表示装置（ＥＬ表示パネル）４９１を含む。図４５に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図４５に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
　図４６はカメラであり、シャッター５０１、ビューファインダ５０２、カーソル５０３を含む。図５に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図５示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
　図４７はコンピュータであり、キーボード５１１、タッチパッド５１２を含む。図４７に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図１４に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
　以上のことは、他の図面に対しても同様である。本開示の実施の形態に図示あるいは明細書で説明した事項あるいは内容は、他の実施の形態においても適用される。また、本開示の実施の形態で説明あるいは図示したＥＬ表示パネルは、本開示のＥＬ表示装置に採用できる。
　たとえば、図４７のノート型パーソナルコンピュータのＥＬ表示装置４９１として、本開示の実施の形態で図示した、あるいは説明したＥＬ表示装置（ＥＬ表示パネル）を採用し、情報機器を構成することができることは言うまでもない。
　本明細書、本図面では、同一、類似あるいは関連するものを、総称して記載する場合がある。たとえば、ゲート信号線１７、ソース信号線１８の両方を同時に説明する場合は、信号線１７（１８）と記載あるいは図示する場合がある。また、ガラス基板４８、封止基板３０を総称して、基板３０（４８）と記載することがある。
　また、同一番号または、記号等を付した箇所は、同一もしくは類似の形態もしくは材料あるいは機能もしくは動作、あるいは関連する事項、作用を有する。
　また、本明細書、図面の実施の形態において、特に断りがない事項は、本明細書、図面の他の実施の形態で説明した事項、構造、作用などが適用されるため、省略している。
　各図面等で説明した内容は特に断りがなくとも、他の実施の形態等と組み合わせることができる。たとえば、図１、図２の本開示のＥＬ表示パネルにタッチパネルなどを付加し、図４５、図４６、図４７に図示する情報表示装置などを構成することができる。
　本開示では、便宜的に、通常、パネルだけの構成をＥＬ表示パネルと呼び、図４８で図示されてように、ＣＯＦ２２などの周辺回路などを含む構成をＥＬ表示装置と呼ぶ。また、本開示のＥＬ表示パネルとは、パネルモジュールを含む概念であり、本開示のＥＬ表示装置とは、情報機器などのシステム機器を含む概念である。ＥＬ表示パネルの概念は、広義には情報機器などのシステム機器を含む。
　また、本開示の実施の形態では、ＣＯＦ２２ｇあるいはゲートドライバＩＣ１２について説明したが、本開示の技術的思想は、ＣＯＦ２２ｓあるいはソースドライバＩＣ１４についても適用できることは言うまでもない。
　したがって、明細書で説明する事項は、ＣＯＦ２２ｓあるいはソースドライバＩＣ１４にも適用でき、また、これらを用いたＥＬ表示装置にも適用できることは言うまでもない。また、以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　本開示では、駆動用トランジスタ１１ａ、スイッチ用トランジスタ１１は、薄膜トランジスタとして説明したが、これに限定するものではない。薄膜ダイオード（ＴＦＤ）などでも構成することができる。
　また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。
　トランジスタ１１は、もちろん、ＦＥＴ、ＭＯＳ－ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。
　なお、本開示のトランジスタ１１は、Ｎチャンネル、Ｐチャンネルのトランジスタとも、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を採用することが好ましい。
　また、トランジスタ１１は、高温ポリシリコン（ＨＴＰＳ）、低温ポリシリコン（ＬＴＰＳ）、連続粒界シリコン（ＣＧＳ）、透明アモルファス酸化物半導体（ＴＡＯＳ、ＩＺＯ）、アモルファスシリコン（ＡＳ）、赤外線ＲＴＡで形成したもののうち、いずれでもよい。
　図４９では、画素を構成するすべてのトランジスタはＰチャンネルで構成している。しかし、本開示は、画素のトランジスタ１１をＰチャンネルで構成することのみに限定するものではない。Ｎチャンネルのみで構成してもよい。また、ＮチャンネルとＰチャンネルの両方を用いて構成してもよい。また、駆動用トランジスタ１１ａをＰチャンネルトランジスタとＮチャンネルトランジスタの両方を用いて構成してもよい。
　また、トランジスタはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
　ゲート信号線またはソース信号線、もしくはゲート信号線とソース信号線の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。
　ゲートドライバＩＣ（回路）１２が駆動（制御）するゲート信号線１７は、低インピーダンス化すること好ましい。したがって、前記ゲート信号線１７の構成あるいは構造に関しても同様である。
　特に、低温ポリシリコンを採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、Ｐチャンネルトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ－Ｃｕ－Ｔｉの３層構造を採用することが好ましい。
　透明アモルファス酸化物（ＴＡＯＳ）半導体の場合は、Ｍｏ－Ｃｕ－Ｍｏの３層構造を採用することが好ましい。
　また、厚み、サイズなどは、説明を容易にするため、拡大あるいは縮小した部分がある。以上の事項は他の図面に対しても同様である。
　パネル基板３１はガラス基板として説明をするが、シリコンウエハで形成してもよい。また、パネル基板３１は、金属基板、セラミック基板、プラスティックシート（板）などを使用してよい。
　封止基板３０の材料あるいは構成に関しても、パネル基板３１と同様である。また、封止基板３０、パネル基板３１は放熱性を良好にするため、サファイアガラスなどを用いてもよいことは言うまでもない。
　以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
　本実施の形態の表示部に上記実施の形態で説明したＥＬ表示装置（ＥＬ表示パネル）もしくは駆動方式を用いて構成とすることで、上述の図４５および図４６の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。
　本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
　本開示は、ＣＯＦ上に連続接続状に形成する制御配線数を削減することができ、低コストで、歩留まりのよいＥＬ表示装置として有用である。
      １１　トランジスタ
      １１ａ　駆動用トランジスタ
      １１ｂ　トランジスタ
      １１ｃ　トランジスタ
      １１ｄ　トランジスタ
      １１ｅ　トランジスタ
      １２　ゲートドライバＩＣ
      １２ａ　ゲートドライバＩＣ
      １２ｂ　ゲートドライバＩＣ
      １４　ソースドライバＩＣ
      １５　ＥＬ素子
      １６　画素
      １６Ｗ　画素
      １６ａ　画素
      １６ｂ　画素
      １６ｃ　画素
      １６ｄ　画素
      １６ｅ　画素
      １７　ゲート信号線
      １７ａ　ゲート信号線
      １７ｂ　ゲート信号線
      １７ｃ　ゲート信号線
      １７ｄ　ゲート信号線
      １８　ソース信号線
      １９　コンデンサ
      １９ａ　コンデンサ
      １９ｂ　コンデンサ
      ２２　ＣＯＦ
      ２２　フレキシブル基板
      ２２ａ１　フレキシブル基板
      ２２ａ２　フレキシブル基板
      ２２ｇ　フレキシブル基板
      ２２ｓ　ＣＯＦ
      ２５　表示画面
      ３０　封止基板
      ３１　パネル基板
      ３３　カラーフィルター
      ３４　絶縁膜
      ３５　表示画面
      ３６　遮光膜
      ３７　接続部
      ３８　光散乱膜
      ４０　アノード電極
      ４３　カソード電極
      ４４　低抵抗化配線
      ４７　接着層
      ４８　ガラス基板
      ４９　ＥＬ表示パネル
      ５１　シフトレジスタ
      ５１ａ　シフトレジスタ
      ５１ｂ　シフトレジスタ
      ５１ｃ　シフトレジスタ
      ５１ｄ　シフトレジスタ
      ５２　出力バッファ
      ５３　ゲート信号線出力回路
      ５３ａ　ゲート信号線出力回路
      ５３ｂ　ゲート信号線出力回路
      ５３ｃ　ゲート信号線出力回路
      ５３ｄ　ゲート信号線出力回路
      ５４　アレイ接続配線
      ７１　接続端子（第２の接続部）
      ７２　ドライバ出力端子（制御端子）
      ７３　ドライバ入力端子（ドライバ端子）
      ７３ａ　ドライバ入力端子（ドライバ端子）
      ７３ａ１　ドライバ入力端子
      ７３ａ２　ドライバ入力端子
      ７３ｂ　ドライバ入力端子（ドライバ端子）
      ７３ｂ１　ドライバ入力端子
      ７３ｂ２　ドライバ入力端子
      ７４　ＣＯＦ配線
      ７４ａ　ＣＯＦ配線（連続接続線）
      ７４ａ１　ＣＯＦ配線
      ７４ａ２　ＣＯＦ配線
      ７４ｂ　ＣＯＦ配線（連続接続線）
      ７４ｂ２　ＣＯＦ配線
      ７４ｃ　ＣＯＦ配線（連続接続線）
      ７４ｃ１　ＣＯＦ配線
      ７４ｄ　ＣＯＦ配線（端子接続線）
      ７４ｅ　ＣＯＦ配線（端子接続線）
      ７４ｆ１　ＣＯＦ配線
      ７４ｆ２　ＣＯＦ配線
      ７５　接続端子
      ７５ａ　接続端子（第１の接続部）
      ７５ｂ　接続端子（第３の接続部）
      ７５ｃ　接続端子（ゲート信号接続部）
      ７６　操作端子（ゲート信号出力端子）
      ７６ａ　操作端子
      ７６ｂ　操作端子
      ９１　パネル配線
      ９１ａ　パネル配線
      ９１ａ１　パネル配線
      ９１ａ２　パネル配線
      ９１ｂ　パネル配線
      ９１ｂ１　パネル配線
      ９１ｃ　パネル配線
    １０１　電圧・信号入力部
    １４１　ブロック
    １６１　切り替え回路
    ２６１　入力制御配線
    ２６１ａ　入力制御配線
    ２６１ｂ　入力制御配線
    ２６２　内部配線
    ２６２ａ　内部配線
    ２６２ｂ　内部配線
    ２６２ｃ　内部配線
    ２７１　双方向バッファ
    ２７１ａ　双方向バッファ
    ２７１ｂ　双方向バッファ
    ４８１　デジタルレシーバー
    ４８２　ガンマ設定回路
    ４８３　シフトレジスタ
    ４８４　ラッチ回路
    ４８５　遅延回路
    ４８６　ＤＡ変換回路
    ４８７　バッファ回路
    ４８８　スイッチ回路
    ４９１　表示装置
    ４９２　筐体
    ４９３　保持台
    ５０１　シャッター
    ５０２　ビューファインダ
    ５０３　カーソル
    ５１１　キーボード
    ５１２　タッチパッド
        ａ　軌跡
        ｂ　軌跡
        ｃ　軌跡
      Ａ１　ブロック
      Ａ２　ブロック
      Ａ３　ブロック
      Ａ４　ブロック
      ＡＢ　ブロック
      Ｂ１　ブロック
      Ｂ２　ブロック
      Ｃ１　操作端子
      Ｃ２　ブロック
      Ｃ６　操作端子
      Ｃ７　操作端子
      Ｃ８　操作端子
    Ｃｌｋ　クロック
  Ｃｌｋ２　クロックデータ
ＣｌｋＢ１　クロック
ＣｌｋＢ２　クロック
    Ｄａｔ　データ
  ＤＩＯ１　スタートパルス
      Ｅ１　電圧回路
      Ｅ２　電圧回路
    Ｅｎｂ　イネーブル
ＥｎｂＢ１　イネーブル端子
ＥｎｂＢ２　イネーブル端子
      Ｇｂ　ゲート信号線
    ＬＶ０Ａ　差動入力信号
    ＲＴＡ　赤外線
      Ｓ１ａ　ドライバ入力端子
      Ｓ２ｂ　ドライバ入力端子
      Ｓ３ｂ　ドライバ入力端子
      Ｔａ　印加期間
      Ｔｂ　印加期間
      Ｔｃ　期間
      Ｖａ　リセット電圧
      Ｖｓ　映像信号
    Ｖｄｄ　アノード電圧
    Ｖｄｄ　ロジック電圧
Ｖｉｎｉｔ　イニシャル電圧
  Ｖｏｆｆ　オフ電圧
Ｖｏｆｆ１　電圧印加端子
    Ｖｏｎ　オン電圧
  ＶｏｎＡ　オン電圧
  ＶｏｎＢ　オン電圧
    Ｖｓｓ　カソード電圧
    Ｖｓｓ　グランド電圧
  Ｖｒｅｆ　リセット電圧
      Ｙ１　ソース信号線

Claims (20)

  1. 　ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するパネル基板と、
    　前記画素の行ごとに配置されたゲート信号線と、
    　前記画素の列ごとに配置されたソース信号線と、
    　フレキシブル基板に実装されたゲートドライバ回路と、
    　前記ソース信号線に映像信号を出力するソースドライバ回路を具備し、
    　前記ゲートドライバ回路には、ゲート信号出力端子と、ドライバ端子と、制御端子が配置され、
    　前記フレキシブル基板には、第１の接続部と、ゲート信号接続部と、第２の接続部と、第３の接続部とが一辺に配列され、
    　前記フレキシブル基板には、
    　前記ゲート信号出力端子と前記ゲート信号接続部とを接続する端子接続線と、前記制御端子と前記第２の接続部とを接続する端子接続線と、前記第１の接続部と前記ドライバ端子と前記第３の接続部とを接続する連続接続線とを有し、
    　前記制御端子は、前記ゲート信号出力端子と前記ドライバ端子間に配置され、
    　前記パネル基板に形成されたパネル配線は、前記第２の接続部に接続されている、
    ＥＬ表示装置。
  2. 　前記ゲートドライバ回路は、複数のシフトレジスタ回路を有している、
    請求項１記載のＥＬ表示装置。
  3. 　前記ドライバ端子のうち、少なくとも１端子は、前記ゲート信号出力端子から出力される信号モードを設定する端子であり、
    　前記信号モードは、オン電圧と第１のオフ電圧からなる第１の信号モードと、オン電圧と第１のオフ電圧と第２のオフ電圧からなる第２の信号モードであり、
    　前記信号モードを設定する端子により、前記第１の信号モードと前記第２の信号モードのいずれかを選択する、
    請求項１記載のＥＬ表示装置。
  4. 　前記第２の接続部に接続されたパネル配線に印加される電圧は、ロジック設定電圧、または、前記ゲート信号出力端子から出力される電圧である、
    請求項１記載のＥＬ表示装置。
  5. 　前記画素は、ｎ（ｎは２以上の整数）本の前記ゲート信号線を有し、
    　前記ゲートドライバ回路は、ｎ個のシフトレジスタ回路を有している、
    請求項１記載のＥＬ表示装置。
  6. 　前記ゲートドライバ回路には、複数のゲート信号線出力回路が形成され、
    　前記ゲート信号線出力回路には、独立したＶｏｎ電圧が印加される、
    請求項１記載のＥＬ表示装置。
  7. 　前記表示画面の一辺に、第１のゲートドライバ回路が配置され、前記表示画面の他辺に、第２のゲートドライバ回路が配置されている、
    請求項１記載のＥＬ表示装置。
  8. 　ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するパネル基板と、
    　前記画素の行ごとに配置されたゲート信号線と、
    　前記画素の列ごとに配置されたソース信号線と、
    　フレキシブル基板に実装されたゲートドライバ回路と、
    　前記ソース信号線に映像信号を出力するソースドライバ回路を具備し、
    　前記ゲートドライバ回路には、ゲート信号出力端子と、第１のドライバ端子と、第２のドライバ端子と、制御端子とが配置され、
    　前記フレキシブル基板には、第１の接続部と、ゲート信号接続部と、第２の接続部と、第３の接続部とが一辺に配列され、
    　前記フレキシブル基板には、
    　前記ゲート信号出力端子と前記ゲート信号接続部とを接続する端子接続線と、前記制御端子と前記第２の接続部とを接続する端子接続線と、前記第１の接続部と前記第１のドライバ端子と前記第２のドライバ端子と前記第３の接続部とを接続する連続接続線とを有し、
    　前記制御端子は、前記ゲート信号出力端子と前記第１のドライバ端子間と、前記ゲート信号出力端子と前記第２のドライバ端子間のうち、少なくとも一方に配置され、
    　前記パネル基板に形成されたパネル配線は、前記第２の接続部に接続され、前記第２の接続部と前記制御端子とが前記端子接続線で接続されている、
    ＥＬ表示装置。
  9. 　前記ゲートドライバ回路は、複数のシフトレジスタ回路を有している、
    請求項８記載のＥＬ表示装置。
  10. 　前記ドライバ端子のうち、少なくとも１端子は、前記ゲート信号出力端子から出力される信号モードを設定する端子であり、
    　前記信号モードは、オン電圧と第１のオフ電圧からなる第１の信号モードと、オン電圧と第１のオフ電圧と第２のオフ電圧からなる第２の信号モードであり、
    　前記信号モードを設定する端子により、前記第１の信号モードと前記第２の信号モードのいずれかを選択する、
    請求項８記載のＥＬ表示装置。
  11. 　前記第２の接続部に接続されたパネル配線に印加される電圧は、ロジック設定電圧、または、前記ゲート信号出力端子から出力される電圧である、
    請求項８記載のＥＬ表示装置。
  12. 　前記画素は、ｎ（ｎは２以上の整数）本の前記ゲート信号線を有し、
    　前記ゲートドライバ回路は、ｎ個のシフトレジスタ回路を有している、
    請求項８記載のＥＬ表示装置。
  13. 　前記ゲートドライバ回路には、複数のゲート信号線出力回路が形成され、
    　前記ゲート信号線出力回路には、独立したＶｏｎ電圧が印加される、
    請求項８記載のＥＬ表示装置。
  14. 　ＥＬ素子を有する画素がマトリックス状に配置された表示画面を有するパネル基板と、
    　前記画素の行ごとに配置されたゲート信号線と、
    　前記画素の列ごとに配置されたソース信号線と、
    　フレキシブル基板に実装されたゲートドライバ回路と、
    　前記ソース信号線に映像信号を出力するソースドライバ回路を具備し、
    　前記ゲートドライバ回路には、ゲート信号出力端子と、第３のドライバ端子と、第４のドライバ端子と、制御端子が配置され、
    　前記フレキシブル基板には、第１の接続部と、ゲート信号接続部と、第３の接続部とが一辺に配列され、
    　前記フレキシブル基板には、
    　前記ゲート信号出力端子と前記ゲート信号接続部とを接続する端子接続線と、前記制御端子と前記第２の接続部とを接続する端子接続線と、前記第１の接続部と前記第３のドライバ端子間とを接続する端子接続線と、前記第３のドライバ端子と前記第３の接続部とを接続する端子接続線とを有し、
    　前記第３のドライバ端子と、前記第４のドライバ端子間は、前記ゲートドライバ回路に形成された配線により接続されている、
    ＥＬ表示装置。
  15. 　前記ゲートドライバ回路は、複数のシフトレジスタ回路を有している、
    請求項１４記載のＥＬ表示装置。
  16. 　前記ゲートドライバ回路に形成された配線の途中に、双方向バッファ回路が配置されている、
    請求項１４記載のＥＬ表示装置。
  17. 　前記ドライバ端子のうち、少なくとも１端子は、前記ゲート信号出力端子から出力される信号モードを設定する端子であり、
    　前記信号モードは、オン電圧と第１のオフ電圧からなる第１の信号モードと、オン電圧と第１のオフ電圧と第２のオフ電圧からなる第２の信号モードであり、
    　前記信号モードを設定する端子により、前記第１の信号モードと前記第２の信号モードのいずれかを選択する、
    請求項１４記載のＥＬ表示装置。
  18. 　前記画素は、ｎ（ｎは２以上の整数）本の前記ゲート信号線を有し、
    　前記ゲートドライバ回路は、ｎ個のシフトレジスタ回路を有している、
    請求項１４記載のＥＬ表示装置。
  19. 　前記ゲートドライバ回路には、複数のゲート信号線出力回路が形成され、
    　前記ゲート信号線出力回路には、独立したＶｏｎ電圧が印加される、
    請求項１４記載のＥＬ表示装置。
  20. 　前記表示画面の一辺に、第１のゲートドライバ回路が配置され、前記表示画面の他辺に、第２のゲートドライバ回路が配置されている、
    請求項１４記載のＥＬ表示装置。
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