KR101700470B1

KR101700470B1 - 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기

Info

Publication number: KR101700470B1
Application number: KR1020127005944A
Authority: KR
Inventors: 준 고야마
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2009-09-16
Filing date: 2010-08-18
Publication date: 2017-01-26
Also published as: JP5600792B2; JP2011086363A; TW201133459A; JP2013030263A; JP2015027089A; US20110064186A1; JP5809336B2; JP5084887B2; KR20120083309A; US8427417B2; JP5380595B2; JP2014060726A; TWI492208B; WO2011033909A1

Abstract

박막 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터로 변경될 때에도 회로 내의 오동작을 억제할 수 있는 구동 회로를 제공한다. 펄스 출력 회로에는, 제1 트랜지스터 및 제2 트랜지스터의 소스 단자와, 저전원 전위를 공급하는 배선 사이에, 제1 트랜지스터 및 제2 트랜지스터의 소스 단자의 전위를 저전원 전위로부터 승압하기 위한 회로가 구비된다. 또한, 제1 트랜지스터 및 제2 트랜지스터의 소스 단자의 전위를 저전원 전위로 설정하기 위한 스위치가 구비된다. 스위치는, 제1 트랜지스터 및 제2 트랜지스터가 증강형 트랜지스터인지 또는 공핍형 트랜지스터 인지를 판정하는 판정 회로에 의해 제어된다.

Description

구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기{DRIVER CIRCUIT, DISPLAY DEVICE INCLUDING THE DRIVER CIRCUIT, AND ELECTRONIC DEVICE INCLUDING THE DISPLAY DEVICE}

본 발명은, 구동 회로(시프트 레지스터 회로라고도 한다)에 관한 것이다. 또한, 본 발명은 화소부와 동일한 기판 위에 형성되는 구동 회로를 포함하는 표시 장치 및 해당 표시 장치를 포함하는 전자 기기에 관한 것이다.

표시 장치는, 액정 텔레비전 등의 대형 표시 장치의 보급에 수반하여, 보다 부가 가치가 높은 제품이 요청되고 있어, 개발이 진행된다. 특히, 채널 영역이 비정질 반도체(특히 산화물 반도체)를 이용하여 형성되는 박막 트랜지스터(TFT)를 이용하여, 화소부와 동일한 기판 위에 주사선 구동 회로 등의 구동 회로를 형성하는 기술이 활발하게 개발된다.

채널 영역이 비정질 반도체를 이용하여 형성되는 박막 트랜지스터는, n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 구동 회로용으로 종종 사용된다. 일례로서는, 참조문헌 1에 기재된 구성을 들 수 있다.

[참조문헌 1] 일본 공개 특허 출원 제 2005-251348호 공보

채널 영역이 비정질 반도체를 이용하여 형성되는 박막 트랜지스터를 n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 구동 회로에 이용할 경우, 임계값 전압의 변동 등에 의해, 동작에 문제점이 생길 경우가 있다. 구체적으로 임계값 전압의 변동에 의해 생기는 문제점에 대해서 도 11a 및 도 11b를 참조하여 상세히 설명한다.

도 11a에 도시되고 n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 회로는 일례로서 참조문헌 1의 도 1에 기재된 시프트 레지스터에 포함되는 펄스 출력 회로의 1단(stage)째이다. 도 11a에 도시된 회로는 트랜지스터 Tr11, 트랜지스터 Tr12, 트랜지스터 Tr13, 트랜지스터 Tr14, 트랜지스터 Tr15, 트랜지스터 Tr16, 용량 소자 CA를 포함한다. 도 11a 중, NA는 트랜지스터 Tr12의 게이트 단자의 노드, NB는 트랜지스터 Tr13의 게이트 단자의 노드, NC은 출력 단자의 노드를 나타낸다. 또한, 도 11a에서는, 트랜지스터 Tr12에 제1 클럭 신호 CK1이 입력되고, 트랜지스터 Tr14에 제2 클럭 신호 CK2가 입력되고, 트랜지스터 Tr11 및 트랜지스터 Tr15에 스타트 펄스 V_st가 입력되고, 트랜지스터 Tr13, 트랜지스터 Tr15 및 트랜지스터 Tr16에 저전원 전위(V_ss)가 공급된다. 또한, 도 11a에서, 신호 GS_(1)는, 1단째의 펄스 출력 회로의 신호이다. 도 11b에 도시된 타이밍 차트는, 참조문헌 1의 도 2에 기재된 타이밍 차트에 대응하는, 도 11a에 도시된 회로의 타이밍 차트이다. 도 11a 중의 소자는, 도 11b의 신호에 따라 동작한다.

도 11a 중의 노드 NA에서는, 출력 신호를 고전원 전위의 신호(H 레벨 신호라고도 한다)로 하기 위해서, 주기적으로, 전기적으로 플로팅 상태에 있고 소정의 전위가 공급된다. 도 11b 중, NA의 점선은 노드 NA가 플로팅 상태의 기간을 나타내고, NA의 실선은 노드 NA에 소정의 전위가 공급되는 기간을 나타낸다. 마찬가지로, 도 11a 중의 노드 NB에서는, 출력 신호를 저전원 전위의 신호(L 레벨 신호라고도 한다)로 하기 위해서, 주기적으로, 전기적으로 플로팅 상태에 있고 소정의 전위가 공급된다. 도 11b 중, NB의 점선은 노드 NB가 플로팅 상태의 기간을 나타내고, NB의 실선은 노드 NB에 소정의 전위가 공급되는 기간을 나타낸다.

전술한 바와 같이, 채널 영역이 비정질 반도체를 이용하여 형성되는 박막 트랜지스터를 n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 구동 회로에 이용할 경우, 임계값 전압의 변동으로 인해, 트랜지스터가 증강형(enhancement; 노멀리 오프라고도 한다) 또는 공핍형(depletion; 노멀리 온이라고도 한다)이 될 수 있다. 노멀리 온 트랜지스터는, 노드 NA의 전위가, 특히 도 11b 중 A의 기간에서 트랜지스터 Tr16로부터의 리크 전류에 의해 저하되기 때문에 출력 신호를 H 레벨 신호로 유지할 수 없는 문제가 있다. 마찬가지로, 노멀리 온 트랜지스터는 특히 도 11b 중 B의 기간에서 노드 NB의 전위가 트랜지스터 Tr15로부터의 리크 전류에 의해 저하되기 때문에, 게이트 전위가 L 레벨이여도, 출력 신호를 L 레벨 신호로 유지할 수 없는 문제가 있다. 또한, 트랜지스터가 노멀리 온으로 되는 것을 억제하기 위해서, 각 단자에 입력하는 전위를 조정하는 경우, 트랜지스터가 노멀리 오프로 되었을 경우에는 원하는 동작이 얻어지지 않는 문제가 생긴다.

또한, 도 11a 및 도 11b에 도시된 예에 제한되지 않고, 다이내믹 구동에 의해, 순차적으로 펄스를 출력하는 구동 회로의 경우에는, 리크 전류의 증가가 오동작의 원인이 된다. 또한, 펄스 출력 회로를 구비하는 구동 회로를 제조하는 경우, 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터가 될지가 기판 중에서 변동하는 경우가 있다. 이 경우, 트랜지스터를 미리 증강형 트랜지스터 또는 공핍형 트랜지스터로 한 대책을 세운 회로 설계에서는, 다른 트랜지스터에 대한 대책을 쉽게 수행할 수 없는 문제가 있을 수 있다. 따라서, 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터인지에 관계없이, 오동작의 없는 구동 회로가 되는 회로 설계를 채용하는 것이 필요하다.

상술한 문제의 관점에서, 본 발명의 일 실시 형태는, 채널이 비정질 반도체를 이용하여 형성되고 박막 트랜지스터의 제작 조건 등에 기인하는 임계값 전압의 변동에 의해 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터로 변동하여도, 회로 내의 오동작을 억제할 수 있는 n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 구동 회로를 제공하는 것을 목적으로 한다.

본 발명의 일 실시 형태는, 복수 단의 펄스 출력 회로를 포함하는 구동 회로이다. 각각의 구동 출력 회로는 제1 노드의 전위 및 제2 노드의 전위에 따라 출력 신호를 출력하는 제1 회로와, 전(前)단의 펄스 출력 회로로부터의 출력 신호에 대응하는 신호를 상기 제1 노드에 공급하는 제2 회로와, 고전원 전위를 갖는 신호를 상기 제2 노드에 간헐적으로(intermittenly) 공급하는 제3 회로와, 상기 제2 노드의 전위에 따라 상기 제1 노드의 전위를 제어하는 제1 트랜지스터와, 상기 제2 노드의 전위를 제어하는 제2 트랜지스터를 포함한다. 상기 제2 노드는 상기 제1 트랜지스터의 게이트에 전기적으로 접속된다. 상기 전단의 상기 펄스 출력 회로로부터의 출력 신호에 대응하는 신호는 상기 제2 트랜지스터의 게이트에 공급된다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 소스 단자와 저전원 전위를 공급하는 배선 사이에는, 저전원 전위로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 소스 단자의 전위를 승압하는 제4 회로가 구비된다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 소스 단자의 상기 전위를 저전원 전위로 설정하는 스위치가 구비된다. 상기 스위치는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터인지를 판정하는 판정 회로에 의해 제어된다.

본 발명의 일 실시 형태에서, 상기 제4 회로는 트랜지스터를 포함한다. 상기 트랜지스터의 게이트 및 드레인 단자는 서로 전기적으로 접속되고, 상기 트랜지스터의 소스 단자는 상기 저전원 전위가 공급되는 배선에 전기적으로 접속된다.

본 발명의 일 실시 형태에서, 상기 제4 회로에 포함되는 상기 트랜지스터의 L/W는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 L/W보다 클 수 있다.

본 발명의 일 실시 형태에서, 상기 판정 회로는 정전류원, 트랜지스터, 비교기(comparator) 및 버퍼 회로를 포함할 수 있다.

본 발명의 일 실시 형태에서, 상기 스위치는 트랜지스터일 수 있다.

본 발명의 일 실시 형태에서, 상기 트랜지스터는 산화물 반도체층을 이용하여 형성된 반도체층을 가질 수 있다.

본 발명의 일 실시 형태에 따르면, 채널이 비정질 반도체를 이용하여 형성되고 박막 트랜지스터의 제작 조건 등에 기인하는 임계값 전압의 변동에 의해 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터로 변동하여도, 회로 내의 오동작을 억제할 수 있는 n 채널 트랜지스터 또는 p 채널 트랜지스터만을 이용하여 형성되는 구동 회로를 제공할 수 있다.

첨부된 도면에서,
도 1은 펄스 출력 회로의 일례를 도시된 도면.
도 2는 판정 회로의 일례를 도시된 도면.
도 3a 내지 도 3f는 펄스 출력 회로에 포함되는 각 회로의 일례를 도시된 도면.
도 4a 내지 도4c는 펄스 출력 회로 및 시프트 레지스터의 일례를 도시된 도면.
도 5는 시프트 레지스터의 타이밍 차트를 나타내는 도면.
도 6은 펄스 출력 회로의 동작을 설명하는 플로우차트.
도 7은 표시 장치의 단면도의 일례를 도시된 도면.
도 8a 및 도 8b는 표시 장치의 블록도의 일례를 도시된 도면.
도 9a 및 도 9b는 시프트 레지스터의 블록도 및 타이밍 차트의 일례를 도시된 도면.
도 10a 내지 도 10c는 표시 장치의 일례를 도시된 도면.
도 11a 및 도 11b는 종래의 회로의 문제점을 설명하기 위한 도면.

이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다. 단, 본 발명은 다양하게 다른 방식으로 실시될 수 있고, 본 발명의 취지 및 그 범위 내에서 본 발명의 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 실시 형태의 다음의 설명에 한정되어 해석되지는 않는다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 부분을 지시하는 부호는 다른 도면에서 공통으로 사용된다.

또한, 실시 형태의 도면 등에서 나타내는 각 구성의 층의 두께 또는 영역은, 명료화를 위해 과장되어 표기하는 경우가 있다. 따라서, 본 발명의 실시 형태는 이러한 스케일에 한정되지 않는다.

또한 본 명세서에서 이용하는 "제1", "제2", "제3" 및 "제N"(N은 자연수)가라는 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아니다.

(실시 형태 1)

본 실시 형태에서는, 우선, 복수 단의 펄스 출력 회로를 갖는 구동 회로에서의 펄스 출력 회로의 일단의 구성에 대해서 도면을 참조하여 설명한다.

본 실시 형태에서 나타내는 펄스 출력 회로(100)는, 제1 회로(101), 제2 회로(102), 제3 회로(103), 제4 회로(104A, 104B), 제1 트랜지스터(105), 제2 트랜지스터(106), 스위치(107A, 107B)를 갖는다. 또한, 펄스 출력 회로(100)에 포함되는 각 트랜지스터는 n채널형의 박막 트랜지스터이다.

펄스 출력 회로(100)에 포함되는 각 트랜지스터의 반도체층으로서, 산화물 반도체를 이용해도 된다. 산화물 반도체를 이용한 트랜지스터는 아몰퍼스 실리콘 등의 실리콘계 반도체 재료를 이용한 트랜지스터와 비교해서 전계 효과 이동도가 높다. 산화물 반도체로서는, 예를 들면, 산화 아연(ZnO), 산화 주석(SnO₂) 등도 이용할 수 있다. 또한, ZnO에 In이나 Ga 등을 첨가할 수도 있다.

산화물 반도체로서 InMO₃(ZnO)x(x>0)로 표기되는 박막을 이용할 수 있다. 또한, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들면 M은 Ga 이거나, M이 Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함될 경우가 있다. 또한, 상기 산화물 반도체에서, M으로서 포함되는 금속 원소의 이외에, 불순물원소로서 Fe, Ni 등의 천이 금속 원소, 또는 해당 천이 금속의 산화물이 포함된다. 예를 들면, 산화물 반도체층으로서 In-Ga-Zn-O계 막을 이용할 수 있다.

산화물 반도체(InMO₃(ZnO)x(x>0)막)로서 In-Ga-Zn-O계 막 대신에, M을 다른 금속 원소로 하는 InMO₃(ZnO)x(x>0)막을 이용해도 된다. 또한, 산화물 반도체로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체를 이용할 수 있다.

또한, 제1 회로(101)는, 제1 노드 NA 및 제2 노드 NB의 전위에 따라 고전원 전위의 신호 또는 저전원 전위의 신호를 출력 신호로서 출력하기 위한 회로이며, 제1 노드 NA 및 제2 노드 NB의 전위에 따라 해당 단(도 1에서는 N단째)의 출력 신호 OUT_(N)가 출력 신호가 되게 하는 회로이다.

고전원 전위는, 기준 전위보다 높은 전위이며, 저전원 전위는 기준 전위이하의 전위를 말한다. 고전원 전위 및 저전원 전위는 트랜지스터를 동작할 수 있는 정도의 전위, 즉, 고전원 전위가 게이트에 인가될 때 이상적인 트랜지스터(임계값 전압이 0V)가 온 상태로 되고, 저전원 전위가 인가될 때 이상적인 트랜지스터 오프 상태로 되는 전위인 것이 바람직하다.

또한, 전압은, 어떤 전위와 기준의 전위(예를 들면 그라운드 전위) 사이의 전위차를 나타낼 경우가 많다. 따라서, 전압, 전위 및 전위차를 각각, 전위, 전압 및 전압차로 말하는 것이 가능하다.

또한, 박막 트랜지스터의 구성은, 다양한 구성일 수 있고, 특정한 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2개 이상의 멀티 게이트 구조를 이용할 수 있다.

또한, 채널 영역의 상하에 게이트 전극이 배치되어 있는 구조를 이용할 수 있다. 또한, 채널 영역의 상하에 게이트 전극이 배치되는 구성으로 할 때, 복수의 박막 트랜지스터가 병렬에 접속된 구성도 가능하다.

또한, "A와 B가 접속되어 있다"고 명시적으로 기재된 경우, A와 B가 전기적으로 접속되어 있을 경우와, A와 B가 기능적으로 접속되어 있을 경우와, A와 B가 직접 접속되어 있을 경우를 포함한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막 또는 층 등)가다. 따라서, 소자는 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타내진 접속 관계에 한정되지 않고, 예를 들면, 도면 또는 문장에 나타내진 접속 관계를 갖는 소자들 사이에 개재될 수 있다.

제1 노드 NA는, 제1 회로(101), 제2 회로(102) 및 제1 트랜지스터(105)에 접속되는 노드이며, 제2 노드 NB는, 제1 회로(101), 제3 회로(103), 제1 트랜지스터(105) 및 제2 트랜지스터(106)에 접속되는 노드이다.

제2 회로(102)는, 제1 노드 NA에, 전단의 펄스 출력 회로의 출력 신호 OUT_(N-1)(1단째이면, 스타트 펄스 SP)에 대응하는 신호를 공급하기 위한 회로이다. 또한, 제2 회로(102)는, 전단의 펄스 출력 회로의 출력 신호 OUT_(N-1)를, 제2 트랜지스터(106)의 게이트에 출력하기 위한 회로이다.

제3 회로(103)는, 제2 노드 NB에 대하여, 클럭 신호의 입력 등에 의해 얻어지는 소정의 타이밍에 따라, 간헐적으로 고전원 전위의 신호를 공급하기 위한 회로이다.

제1 트랜지스터(105)의 게이트에, 제2 노드 NB가 접속된다. 제1 트랜지스터(105)의 드레인 단자가 제1 노드 NA에 접속된다. 제1 트랜지스터(105)는 제2 노드 NB의 전위에 따라, 제1 노드 NA의 전위를 제어하기 위한 트랜지스터이다.

제2 트랜지스터(106)의 게이트에, 전단의 펄스 출력 회로의 출력 신호 OUT_(N-1)에 대응하는 신호가 공급된다. 제2 트랜지스터(106)의 드레인 단자가 제2 노드 NB에 접속된다. 제2 트랜지스터(106)는 제2 노드 NB의 전위를 제어하기 위한 트랜지스터이다.

또한, 박막 트랜지스터는, 게이트 단자와, 드레인 단자와, 소스 단자를 포함하는 적어도 세 개의 단자를 갖는 소자이다. 박막 트랜지스터는 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고, 드레인 영역과 채널 영역과 소스 영역을 통해 전류를 흘릴 수 있다. 본 명세서에서는, 고전원 전위를 공급하기 위한 배선측에 접속되는 단자를 드레인 단자, 저전원 전위가 공급되는 배선측에 접속되는 단자를 소스 단자로서 언급한다. 또한, 소스 단자 및 드레인 단자를 제1 단자 및 제2 단자로 표기하는 경우가 있다.

제4 회로(104A)는, 제1 트랜지스터(105)의 소스 단자와, 저전원 전위를 공급하는 배선(110) 사이에 구비된다. 제4 회로(104A)는 제1 트랜지스터(105)의 소스 단자의 전위를 배선(110)의 전위보다 승압시킨다. 또한, 제4 회로(104B)는, 제4 회로(104A)와 마찬가지로, 제2 트랜지스터(106)의 소스 단자와, 저전원 전위를 공급하는 배선(110) 사이에 구비된다. 제4 회로(104B)는 제2 트랜지스터(106)의 소스 단자의 전위를 배선(110)의 전위보다 승압시킨다.

본 실시 형태에서 나타내는 구성에서, 제4 회로(104A)로서 제3 트랜지스터(108A), 제4 트랜지스터(109A)를 구비하고, 각각의 트랜지스터의 게이트와 드레인 단자를 단락하도록 접속한다. 그 결과, 제1 트랜지스터(105)의 소스 단자, 즉, 제3 노드 N1의 전위를 배선(110)의 전위보다 제3 트랜지스터(108A)와 제4 트랜지스터(109A)의 임계값 전압의 합만큼 높게 할 수 있다. 마찬가지로, 제4 회로(104B)로서 제3 트랜지스터(108B), 제4 트랜지스터(109B)를 구비하고, 각각의 트랜지스터의 게이트와 드레인 단자를 단락하도록 접속한다. 그 결과, 제2 트랜지스터(106)의 소스 단자, 즉, 제3 노드 N2의 전위를 배선(110)의 전위보다 제3 트랜지스터(108B)와 제4 트랜지스터(109B)의 임계값 전압의 합만큼 높게 할 수 있다. 제4 회로(104A) 및 제4 회로(104B)는, 어느 한쪽을 생략해도 좋고, 또는 제4 회로(104A) 및 제4 회로(104B)는 복수의 트랜지스터로 용장화(duplicated)해도 좋다.

또한, 제4 회로(104A)와 제1 트랜지스터(105), 및 제4 회로(104B)와 제2 트랜지스터(106)는, 제1 회로(101)를 제어하기 위해 플로팅 상태로 하는 노드의 수에 따라 구비된다. 본 실시 형태에서는 일례로서, 제1 노드 NA 및 제2 노드 NB가 설명된다. 또한, 본 실시 형태에서는, 제4 회로(104A)로서 제3 트랜지스터(108A) 및 제4 트랜지스터(109A), 및 제4 회로(104B)로서 제3 트랜지스터(108B) 및 제4 트랜지스터(109B)를 구비하는 구성으로 했지만, 트랜지스터 수를 늘려서 제3 노드 N1, N2의 전위를 높게 하여도 된다. 또한, 제4 회로(104A, 104B)에 포함되는 트랜지스터인 제3 트랜지스터(108A), 제4 트랜지스터(109A), 제3 트랜지스터(108B), 제4 트랜지스터(109B)의 저항값을, 오프 전류량을 감소시키기 위해, 제1 트랜지스터(105), 제2 트랜지스터(106)보다 미리 높게 하는 것이 바람직하다.

즉, 제4 회로에 포함되는 제3 트랜지스터(108A), 제4 트랜지스터(109A), 제3 트랜지스터(108B), 제4 트랜지스터(109B)의 L/W를, 제1 트랜지스터(105), 제2 트랜지스터(106)의 L/W보다 크게 하는 것이 바람직하다. 또한, 제4 회로에 포함되는 제3 트랜지스터(108A), 제4 트랜지스터(109A), 제3 트랜지스터(108B), 제4 트랜지스터(109B)의 각각의 반도체층의 두께를, 제1 트랜지스터(105), 제2 트랜지스터(106)의 반도체층의 두께보다 작게 하는 것이 바람직하다. 게이트 길이 L은 트랜지스터의 게이트와 반도체층이 겹치는 영역에서의 소스와 드레인간의 길이에 상당하고, 게이트 폭 W는 트랜지스터의 게이트와 반도체층이 겹치는 영역에서의 소스와 드레인간의 폭에 상당한다. 따라서, 트랜지스터의 L/W는, 게이트 폭에 대한 게이트 길이의 비에 상당한다.

스위치(107A)는, 제1 트랜지스터(105)의 소스 단자, 즉, 제3 노드 N1과 저전원 전위가 공급되는 배선(110)을 단락시키기 위한 회로이다. 스위치(107B)는, 제1 트랜지스터(105)의 소스 단자 및 제2 트랜지스터(106)의 소스 단자, 즉, 제3 노드 N2와 저전원 전위가 공급되는 배선(110)을 단락시키기 위한 회로이다. 스위치(107A, 107B)로서는, 제1 내지 제4 트랜지스터와 마찬가지로 제작되는 트랜지스터를 이용해서 형성하면 된다. 스위치(107A, 107B)의 온 또는 오프는, 외부에 구비된 판정 회로(111)로부터 공급되는 판정 신호에 의해 제어된다. 스위치(107A, 107B)를 트랜지스터를 이용하여 형성하는 경우, 판정 회로(111)로부터의 신호는 해당 트랜지스터를 확실하게 온 또는 오프할 수 있는 전위의 신호인 것이 바람직하다. 스위치(107A, 107B)와 마찬가지인 기능을 갖는 스위치를 복수 구비하는 구성으로 하여도 된다.

즉, 제1 트랜지스터(105) 및 제2 트랜지스터(106)가 노멀리 온의 경우에는, 제4 회로(104A, 104B)에 의해 제3 노드 N1, N2의 전위를 저전원 전위 V_ss보다 높게 해서, 제1 트랜지스터(105)와 제2 트랜지스터(106) 사이를 전류가 흐르기 어렵게 하거나, 제1 트랜지스터(105) 및 제2 트랜지스터(106)가 노멀리 오프일 경우에는 스위치(107A, 107B)를 단락시켜서 제3 노드 N1, N2의 전위를 저전원 전위로 내려서, 제1 트랜지스터(105)와 제2 트랜지스터(106) 사이를 전류가 흐르기 쉽게 한다. 따라서, 제1 트랜지스터(105)와 제2 트랜지스터(106)가 문제없이 동작할 수 있다. 또한, 스위치(107A, 107B)를 트랜지스터를 이용하여 형성할 경우에는, 트랜지스터가 노멀리 온일 때 동작이 불안정해지므로, 외부에 구비된 판정 회로(111)로부터 스위치(107A, 107B)로 기능하는 트랜지스터의 게이트에 충분한 전압 레벨의 신호를 인가하는 구성이 바람직하다.

다음으로 판정 회로(111)의 구성예에 대해서 도 2를 참조하여 설명한다.

판정 회로(111)는, 정전류원(201), 트랜지스터(202), 비교기(203)(비교 회로라고도 한다) 및 버퍼 회로(204)를 갖는다. 또한, 정전류원(201)과, 트랜지스터(202), 및 비교기(203)가 접속되는 노드를 설명을 위해 노드 NE로 언급한다.

도 2에서, 정전류원(201)은 한 쪽의 단자가 고전원 전위 V_dd를 공급하는 배선에 접속되고, 정전류원(201)은 다른 쪽의 단자가 노드 NE에 접속된다. 트랜지스터(202)는 드레인 단자가 노드 NE에 접속되고, 트랜지스터(202)는 게이트 및 소스 단자가 저전원 전위 V_ss를 공급하는 배선에 접속된다. 비교기(203)는, 입력 단자가 노드 NE에 접속되고, 비교기(203)는 출력 단자가 버퍼 회로(204)의 입력 단자에 접속된다. 버퍼 회로(204)의 출력 단자는, 스위치(107A, 107B)로 기능하는 트랜지스터의 게이트에 접속된다.

또한, 버퍼 회로(204)는, 트랜지스터를 이용하여 형성되는 스위치(107A, 107B)로부터 판정 회로(111)가 이격된 경우에, 각 단의 펄스 출력 회로에 입력하기 위한 신호의 전하 공급 능력을 높이기 위해서 구비된다. 버퍼 회로(204)를 생략해도 좋다.

판정 회로(111)에서, 트랜지스터(202)는 구동 회로에 포함되는 트랜지스터가 노멀리 온 또는 노멀리 오프인지를 판정하기 위한 트랜지스터이며, 동일 기판 위에 동일한 조건으로 제작되어, 같은 트랜지스터 특성을 갖는다. 판정 회로(111)는 정전류원(201)으로부터 흐르는 전류가 트랜지스터(202)를 통해 흐를 때, 트랜지스터(202)가 노멀리 온 또는 노멀리 오프인지에 의해, 노드 NE의 전위의 레벨을 판정함으로써, 스위치(107A, 107B)의 온 또는 오프를 제어한다. 또한, 트랜지스터(202)가 노멀리 온으로 될 때에는, 트랜지스터(202)가 노멀리 오프로 될 때보다, 노드 NE의 전위가 낮아진다. 비교기(203)는 미리 설정된 참조 전위(일례로서는, 고전원 전위 V_dd와 저전원 전위 V_ss 사이의 중간전위)와 노드 NE의 전위를 비교한다. 트랜지스터(202)가 노멀리 오프일 때에는, 비교기(203)는 고전원 전위의 신호를 출력한다. 트랜지스터(202)가 노멀리 온 일 때에는, 비교기(203)는 저전원 전위의 신호를 출력한다. 그리고 버퍼 회로(204)에서 트랜지스터를 이용하여 형성되는 스위치(107A, 107B)의 온 또는 오프를 적절히 제어할 수 있는 전압 신호(판정 신호)로 변경된다.

또한, 구동 회로에 포함되는 트랜지스터가 노멀리 온일지 노멀리 오프일지는, 제작 공정이 동일하여도 기판마다 변동이 생길 수도 있다. 따라서, 본 실시 형태의 구성에 의해, 트랜지스터가 노멀리 온일지 노멀리 오프인지를 표시 장치용으로 이용되는 기판마다 판정할 수 있다. 따라서, 구동 회로에서의 수율의 향상을 도모할 수 있다.

비교기(203)에서 비교하는데 이용되는 참조 전위는, 트랜지스터가 노멀리 온으로 될 때의 노드 NE의 전위의 상승, 및 트랜지스터가 노멀리 오프로 될 때의 노드 NE의 전위의 저하를 미리 모니터함으로써, 적절히 설정될 수 있다.

다음으로, 제1 회로(101), 제2 회로(102), 및 제3 회로(103)의 일례에 대해서, 도 3a 내지 도 3f를 참조하여 설명한다.

도 3a에 도시된 제1 회로(101)의 일례로서는, 도 11a와 마찬가지로, 트랜지스터(301), 트랜지스터(302)를 구비한다. 그리고 트랜지스터(301)의 게이트를 제1 노드 NA에 접속한다. 트랜지스터(302)의 게이트를 제2 노드 NB에 접속한다. 트랜지스터(301)의 드레인 단자를 클럭 신호 CK1(제1 클럭 신호라고도 한다)이 공급되는 배선에 접속할 수 있다. 트랜지스터(301)의 소스 단자와 트랜지스터(302)의 드레인 단자를 접속해서 출력 신호 OUT_N을 출력하는 단자로 기능시킨다. 트랜지스터(302)의 소스 단자를 저전원 전위 V_ss를 공급하는 배선에 접속할 수 있다. 또한, 트랜지스터(301)의 게이트와 소스 사이에 필요에 따라 용량 소자(303)를 구비하는 구성으로 하여도 된다. 용량 소자를 구비함으로써, 제1 노드가 플로팅 상태로 되었을 때에, 트랜지스터(301)의 게이트와 소스의 사이에서의 부트스트랩이 일어나기 쉬워, 적절하다.

다음으로 도 3b에 도시된 제2 회로(102)의 일례로서는, 도 11a와 마찬가지로, 트랜지스터(304)를 구비한다. 그리고, 트랜지스터(304)의 게이트와 드레인 단자, 및 제2 트랜지스터(106)의 게이트가 접속되는 단자를 전단의 펄스 출력 회로의 출력 신호 OUT_(N-1)가 입력되는 단자에 접속할 수 있다. 트랜지스터(304)의 소스 단자를 제2 노드 NB에 접속할 수 있다. 도 3b에서 제2 회로(102)의 구성과 다른 구성으로서는, 도 3c에 도시된 트랜지스터(305)를 구비하는 구성이 있다. 그리고, 트랜지스터(305)의 드레인 단자를 고전원 전위 V_dd가 공급되는 배선에 접속할 수 있다. 트랜지스터(305)의 게이트 및 제2 트랜지스터(106)의 게이트가 접속되는 단자를 전단의 펄스 출력 회로의 출력 신호 OUT_(N-1)가 입력되는 단자에 접속할 수 있다. 트랜지스터(305)의 소스 단자를 제2 노드 NB에 접속할 수 있다.

다음으로 도 3d에 도시된 제3 회로(103)의 일례로서는, 도 11a와 마찬가지로, 트랜지스터(306)를 구비한다. 트랜지스터(306)의 게이트 및 드레인 단자를 클럭 신호 CK2(제2 클럭 신호라고도 한다)가 공급되는 배선에 접속한다. 트랜지스터(306)의 소스 단자를 제2 노드 NB에 접속한다. 도 3d에서의 클럭 신호 CK2는 도 3a에서의 클럭 신호 CK1의 반전 신호인 것이 바람직하다. 또한, 도 3d에서 제3 회로(103)와 다른 구성으로서는, 도 3e에 도시된 트랜지스터(307) 및 트랜지스터(308)가 있다. 트랜지스터(307)의 게이트를 클럭 신호 CK2(제2 클럭 신호라고도 한다)가 공급되는 배선에 접속한다. 트랜지스터(307)의 드레인 단자를 고전원 전위 V_dd가 공급되는 배선에 접속한다. 트랜지스터(307)의 소스 단자와 트랜지스터(308)의 드레인 단자를 접속한다. 트랜지스터(308)의 게이트를 클럭 신호 CK3(제3 클럭 신호라고도 한다)이 공급되는 배선에 접속하다. 트랜지스터(308)의 소스 단자가 제2 노드 NB에 접속한다. 또한, 도 3d에서의 클럭 신호 CK2는, 도 3a에서의 클럭 신호 CK1이 1/4주기만큼 지연한 신호이며, 도 3e에서의 클럭 신호 CK3은, 도 3e에서의 클럭 신호 CK2가 1/4주기만큼 지연한 신호인 것이 바람직하다.

도 1에 나타내는 구성은, 제1 회로(101), 제2 회로(102), 및 제3 회로(103) 이외에도, 회로를 구비할 수 있다. 예를 들면, 도 3f에 도시된 트랜지스터(309)를 갖는 회로를 제2 노드 NB에 접속해서 구비할 수 있다. 도 3f에 도시된 트랜지스터(309)에 대해, 드레인 단자를 고전원 전위 V_dd가 공급되는 단자에 접속할 수 있다. 게이트를 펄스 출력 회로의 다음 단에 이은 단의 출력 신호 OUT_(N+2)가 입력되는 단자에 접속할 수 있다. 소스 단자를 제2 노드 NB에 접속할 수 있다. 도 3f에 도시된 회로를 추가하는 구성으로, 제2 노드 NB의 전위를 보다 적절하게 제어할 수 있다.

제1 회로(101)의 수, 제2 회로(102)의 수, 및 제3 회로(103)의 수를 각각 복수개 구비하는 구성도 가능하다.

다음으로, 복수 단의 펄스 출력 회로를 구비하는 구동 회로인 시프트 레지스터의 구성에 대해서 도 4a 내지 도 4c를 참조하여 설명한다. 본 실시 형태에서 나타내는 구성과 효과 등에 대해서 상세히 설명한다. 또한, 도 4c는, 도 1에서의 제1 회로(101)로서 도 3a의 회로가 이용되고, 도 1에서의 제2 회로(102)로서 도 3c의 회로가 이용되고, 도 1에서의 제3 회로(103)로서 도 3e의 회로가 이용되고, 제2 노드 NB로서 도 3f의 회로가 이용되는 경우의 특정 구성에 대해서 설명한다. 도 4c에서는 제1 회로(101)의 수를 복수 구비하는 예에 대해서 설명한다.

도 4a에 도시된 시프트 레지스터는, 제1 펄스 출력 회로 10_1 내지 10_N의 펄스 출력 회로 제1 내지 제N(N≥3의 자연수)을 포함한다. 도 4a에 도시된 시프트 레지스터의 제1 내지 제N 펄스 출력 회로 10_1 내지 10_N에는, 제1 배선(11)으로부터 제1 클럭 신호 CK1, 제2 배선(12)으로부터 제2 클럭 신호 CK2, 제3 배선(13)으로부터 제3 클럭 신호 CK3, 제4 배선(14)으로부터 제4 클럭 신호 CK4가 공급된다. 제1 펄스 출력 회로 10_1에는, 제5 배선(15)로부터의 스타트 펄스 SP1(제1 스타트 펄스)이 입력된다. 2단째 이후의 제n 펄스 출력 회로 10_n(n은, 2≤n≤N의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)로 언급되는 신호 등)가 입력된다. 제1 펄스 출력 회로 10_1에는, 2단 후단의 제3 펄스 출력 회로 10_3로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제n 펄스 출력 회로 10_n에는, 2단 후단의 제(n+2) 펄스 출력 회로 10_(n+2)로부터의 신호(이러한 신호는 후단 신호 OUT(n+2)로 언급된다)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 두개 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호 OUT(1)(SR) 내지 OUT(N)(SR), 다른 회로 등에 입력되는 제2 출력 신호 OUT(1) 내지 OUT(N)가 출력된다. 각 단의 펄스 출력 회로에는, 제6 배선(16)으로부터, 판정 회로(111)로부터의 판정 신호 JS가 공급된다. 단, 도 4a에 도시한 바와 같이, 시프트 레지스터의 최종단의 2개의 단에는, 후단 신호 OUT(n+2)가 입력되지 않기 때문에, 일례로서는, 제7 배선(17)으로부터 제2 스타트 펄스 SP2, 제8 배선(18)으로부터 제3 스타트 펄스 SP3을 각각 입력하는 구성으로도 좋다. 또는 내부에서 생성된 신호여도 된다. 예를 들면, 표시부에의 펄스 출력에 기여하지 않는 제(n+1) 펄스 출력 회로 10(n+1), 제(n+2) 펄스 출력 회로 10(n+2)를 구비하고(이러한 회로를 더미 단이라고도 한다), 해당 더미 단으로부터 제2 스타트 펄스(SP2) 및 제3 스타트 펄스(SP3)에 상당하는 신호를 생성하는 구성으로 하여도 된다.

또한, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는, 일정한 간격으로 H 레벨 신호와 L 레벨 신호 사이를 반복하는 신호이다. 또한, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)는, 순차적으로 1/4주기만큼 지연한다(즉, 서로 90°위상이 어긋나고 있다). 본 실시 형태에서는, 제1 클럭 신호(CK1) 내지 제4 클럭 신호(CK4)를 이용하고, 펄스 출력 회로의 구동의 제어를 행한다. 또한, 클럭 신호는, 클럭 신호가 입력되는 구동 회로에 따라, GCK 또는 SCK로서 언급되고, 다음 설명에서 클럭 신호는 CK로서 언급된다.

제1 펄스 출력 회로 10_1 내지 제N 펄스 출력 회로 10_n 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27), 제6 입력 단자(28)를 갖고 있다(도 4b참조).

도 4b에 도 4a로 나타낸 펄스 출력 회로 10_n의 하나를 나타낸다. 제1 입력 단자(21), 제2 입력 단자(22) 및 제3 입력 단자(23)는, 제1 배선(11) 내지 제4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들면, 도 4a 및 도 4b에서, 제1 펄스 출력 회로 10_1은, 제1 입력 단자(21)가 제1 배선(11)과 전기적으로 접속되고, 제2 입력 단자(22)가 제2 배선(12)과 전기적으로 접속되고, 제3 입력 단자(23)가 제3 배선(13)과 전기적으로 접속되어 있다. 또한, 제2 펄스 출력 회로 10_2는, 제1 입력 단자(21)가 제2 배선(12)과 전기적으로 접속되어, 제2 입력 단자(22)가 제3 배선(13)과 전기적으로 접속되고, 제3 입력 단자(23)가 제4 배선(14)과 전기적으로 접속되어 있다.

도 4a 및 도 4b에서, 제1 펄스 출력 회로 10_1은, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력되고, 제6 입력 단자(28)로부터 판정 신호 JS가 입력된다.

다음으로, 펄스 출력 회로의 구체적인 회로 구성의 일례에 대해서, 도 4c를 참조하여 설명한다.

제1 펄스 출력 회로 10_1은, 도 1과 마찬가지로, 제1 회로(101A, 101B), 제2 회로(102), 제3 회로(103), 제4 회로(104A, 104B), 제1 트랜지스터(105), 제2 트랜지스터(106), 트랜지스터를 이용하여 형성되는 스위치(107A, 107B)를 갖고 있다. 또한, 도 1의 구성 외에 제2 노드 NB에 접속되는 트랜지스터(401)를 갖는다. 트랜지스터(401)는 후단 신호 OUT(n+2)가 H 레벨 신호가 되는 타이밍에 따라, 제2 노드 NB의 전위를 상승시키기 위한 트랜지스터이다. 또한, 도 1의 구성 외에 제1 노드 NA에서, 트랜지스터(402)를 제1 노드 NA에 구비하여, 트랜지스터(402)의 게이트를 고전원 전위 V_dd가 공급되는 배선에 접속하는 구성으로 하여도 된다. 트랜지스터(402)를 제1 노드 NA에 구비하는 경우, 제1 회로(101A)에서의 트랜지스터의 게이트가 플로팅 상태로 되기 쉬워져서, 적절하다. 여기서 제1 클럭 신호 (CK1) 내지 제4 클럭 신호(CK4)는, 일정한 간격으로 H 레벨과 L 레벨 사이를 반복하는 신호이고, H 레벨 일 때 V_dd, L 레벨일 때 V_ss이다.

도 4c에서의 펄스 출력 회로가 제1 펄스 출력 회로 10_1의 경우, 제1 입력 단자(21)에는 제1 클럭 신호 CK1이 입력되고, 제2 입력 단자(22)에는 제2 클럭 신호 CK2가 입력되고, 제3 입력 단자(23)에는 제3 클럭 신호 CK3이 입력되고, 제4 입력 단자(24)에는 스타트 펄스 SP가 입력되고, 제5 입력 단자(25)에는 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터는 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터는 제2 출력 신호 OUT(1)가 출력되고, 제6 입력 단자(28)로부터는 판정 신호 JS가 입력된다.

여기에서, 도 4c에 도시한 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 타이밍 차트에 대해서 도 5에 나타낸다. 시프트 레지스터가 주사선 구동 회로에 포함될 경우, 도 5 중의 기간(501)은 수직 귀선 기간(vertical retrace period)이며, 기간(502)은 게이트 선택 기간에 상당한다.

도 4c 중의 노드 NA에서는, 출력 신호 OUT_(N)를 H 레벨 신호로 하기 위해서, 주기적으로 플로팅 상태(부유 상태)가 되게 하고 소정의 전위가 입력된다. 도 5 중의 노드 NA에서 화살표A 구간의 기간이 플로팅 상태의 기간이다. 노드 NA가 플로팅 상태로 될 때에 리크 전류에 의한 전위의 저하가 문제가 된다. 마찬가지로, 도 5중의 노드 NB에서 화살표 B구간의 기간이 플로팅 상태의 기간이다. 노드 NB가 플로팅 상태로 될 때에 리크 전류에 의한 전위의 저하가 문제가 된다. 구체적으로, 노드 NA 및 노드 NB가 플로팅 상태로 되는 화살표 A구간 및 화살표 B구간에서의 전위 저하량은 트랜지스터가 노멀리 온 또는 노멀리 오프인가에 의해 변화되고, 이것이 문제이다. 트랜지스터의 노멀리 온 또는 노멀리 오프의 상태를 보정하는 회로를 부가하는 경우에도, 트랜지스터의 노멀리 온 또는 노멀리 오프의 상태가 기판 중에서 변동될 경우, 그 회로는 정확하게 동작할 수 없다.

다음으로, 도 6을 참조하여 도 1에서 나타낸 펄스 출력 회로의 동작에 대해서 설명한다. 그리고 트랜지스터가 노멀리 온 또는 노멀리 오프의 상태가 기판 중에서 변동될 경우, 트랜지스터가 노멀리 온 또는 노멀리 오프인지에 관계없이 정확한 동작을 실현할 수 있는 도 1의 펄스 출력 회로를 구비하는 구동 회로에서의 동작에 의한 효과에 대해서 설명한다.

우선, 판정 회로(111)는 각 회로에 포함되는 트랜지스터가 노멀리 온인가 노멀리 오프인가의 지표로서, 트랜지스터(202)가 노멀리 온인가 노멀리 오프인가의 판정을 행하고, 제4 회로(104A, 104B)에 의한 제3 노드 N1, N2의 전위의 상승을 행할 것인가 아닌가를 판정한다(도 6, 스텝(601)).

다음으로, 도 2에 나타내는 판정 회로(111)는, 노드 NE의 전위가 참조 전위보다도 높을 것인가 아닌가의 판정을 행한다(도 6, 스텝(602)). 트랜지스터(202)에 흐르는 전류량이 크고, 노드 NE의 전위가 참조 전위보다도 높아질 경우, 판정 회로(111)는 트랜지스터(202)가 노멀리 오프라고 판정된다(도 6, 스텝(603)).

다음으로, 비교기(203) 및 버퍼 회로(204)를 통해 판정 회로(111)는 스위치(107A, 107B)에 대해 H 레벨 신호를 출력한다(도 6, 스텝(604)). 스위치(107A, 107B)가 n채널형의 트랜지스터인 경우, 스위치(107A, 107B)는 온 상태로 된다(도 6, 스텝(605)). 그 결과, 제3 노드 N1, N2의 전위는 (배선(110)의 전위에 해당하는) 저전원 전위 V_ss로 저하한다(도 6, 스텝(606)).

반대로, 트랜지스터(202)에 흐르는 전류량이 작고, 노드 NE의 전위가 참조 전위보다도 낮아질 경우, 판정 회로(111)는 트랜지스터(202)가 노멀리 온이라고 판정 된다(도 6, 스텝(607)).

다음으로, 비교기(203) 및 버퍼 회로(204)를 통해 판정 회로(111)가 스위치(107A, 107B)에 대해 L 레벨 신호를 출력한다(도 6, 스텝(608)). 스위치(107A, 107B)가 n채널형의 트랜지스터의 경우, 스위치(107A, 107B)는 오프 상태로 된다(도 6, 스텝(609)). 그 결과, 제3 노드 N1 및 N2의 전위가 저전원 전위 V_ss보다 높은 전위를 유지하게 된다(도 6, 스텝(610)).

전술한 동작에 의해 제1 트랜지스터(105) 및 제2 트랜지스터(106)가 노멀리 온인지 노멀리 오프인지에 관계없이 트랜지스터가 온 상태 또는 오프 상태로 되는데 충분한 게이트-소스 전압 V_gs를 얻을 수 있는 펄스 출력 회로를 제공할 수 있다. 즉, 노멀리 온의 트랜지스터의 경우에는 트랜지스터의 게이트-소스 전압 V_gs를 상승시킴으로써, 스위칭 특성의 향상을 행하고, 노멀리 오프의 트랜지스터의 경우에는 소스 단자의 전위를 저하시켜서 충분히 높은 게이트-소스 전압 V_gs를 얻을 수 있다. 따라서, 트랜지스터가 노멀리 온일지 노멀리 오프일지가 기판마다 변동되어도, 보다 정확도가 높고 오동작을 저감할 수 있는 구동 회로를 제공할 수 있다. 즉, 박막 트랜지스터의 제작 조건 등에 기인하는 임계값 전압의 변동에 의해, 트랜지스터가 증강형 트랜지스터 또는 공핍형 트랜지스터로 변동하여도, 회로 내의 오동작을 저감할 수 있는 구동 회로를 제공할 수 있다.

본 실시 형태는, 다른 실시 형태에서 설명한 구성과 적절히 조합해서 실시하는 것이 가능하다.

(실시 형태 2)

본 실시 형태에서는, 상기 실시 형태에서 설명한 구동 회로, 및 해당 구동 회로에 의해 제어되는 표시부를 구비하는 표시 장치의 단면도에 대해서, 도 7을 참조하여 설명한다. 본 실시 형태에서는, 표시 장치로서 액정 표시 장치의 일례에 대해서 설명을 행하지만, 유기 EL 소자 등의 발광 소자를 구비하는 EL 표시 장치, 또는 전기 영동 소자를 구비하는 전기 영동 표시 장치에도 이용하는 것이 가능하다. 또한, 상기 실시 형태에서 설명한 구성은, 표시 장치의 구동 회로에 한정되지 않고, 광 센서용 구동 회로 등의 다른 장치에도 이용가능하다.

본 발명의 일 실시 형태인 액정 표시 장치를 도 7에 나타낸다. 도 7의 액정 표시 장치는, 박막 트랜지스터(701) 및 용량(702)을 포함하는 화소부, 및 박막 트랜지스터(703)를 포함하는 구동 회로부, 화소 전극층(704), 배향막으로서 기능하는 절연층(705)이 구비된 기판(706)과, 배향막으로서 기능하는 절연층(707), 대향 전극층(708), 컬러 필터로서 기능하는 착색층(709)이 구비된 대향 기판(710)이 이 기판들 사이에 위치된 액정층(711)을 협지해서 대향한다. 또한, 기판(706)은 액정층(711)과 반대측에 편광판(편광자를 갖는 층, 간단히 편광자라고도 한다)(712a)을 구비하고, 대향 기판(710)은 액정층(711)과 반대측에 편향판(712b)이 구비된다. 게이트 배선의 단자부에는 제1 단자(713), 접속 전극(714) 및 접속용의 단자 전극(715)이 구비되고, 소스 배선의 단자부에는 제2 단자(716) 및 접속용의 단자전극(717)이 구비된다.

구동 회로부의 박막 트랜지스터(703)에서, 게이트 전극층(721) 및 게이트 절연층(722) 위에 형성된 반도체층(723) 위의 산화물 절연층(724) 위에 도전층(718)이 구비되고, 드레인 전극층(719b)은 게이트 전극층과 동일 공정으로 형성되는 도전층(720)과 전기적으로 접속한다. 또한, 화소부에서, 박막 트랜지스터(701)의 드레인 전극층은 화소 전극층(704)과 전기적으로 접속한다.

박막 트랜지스터용으로 산화물 반도체를 이용할 때, 제조 코스트를 저감할 수 있다. 산화물 반도체를 이용하여 형성된 박막 트랜지스터는 전계 효과 이동도가 높고 표시 장치의 화소부 및 구동 회로에 바람직하게 이용된다. 한편, 산화물 반도체는 외인성의 불순물(extrinsic impurity)이 첨가되지 않아도, 산소의 결여에 의한 보이드 결함에 의해 n형 도전성을 갖는 경향이 있다. 산화물 반도체층에 접해서 산화물 절연막을 형성할 때, 안정된 전기 특성을 갖는 박막 트랜지스터를 얻을 수 있다. 산화물 반도체가 n형 도전성을 갖게 되어 노멀리 온의 박막 트랜지스터가 형성되었을 경우에도, 본 실시 형태의 구동 회로를 이용함으로써, 구동 회로를 안정적으로 동작시킬 수 있다.

또한, 본 실시 형태에서는, 산화물 반도체를 채널에 이용하는 박막 트랜지스터의 예에 대해서 설명했지만, 실시 형태 1에서 설명한 구성은, 구동 회로에 포함되는 박막 트랜지스터가 노멀리 온 또는 노멀리 오프인지에 관계없이 이용될 수 있다. 따라서, 예를 들면, 비정질 실리콘을 이용한 박막 트랜지스터의 반도체층에서, 의도적 또는 비의도적으로 n형 도전성을 부여하는 불순물이 포함되는 것에 의해 노멀리 온 박막 트랜지스터용으로 실시 형태 1의 구성을 이용할 수 있다. 또한, 채널 영역을 구성하는 반도체층의 게이트 절연막의 반대측(백 채널측)에 전하가 축적됨으로써 기생 채널이 형성된, 노멀리 온 박막 트랜지스터용으로 실시 형태 1의 구성이 이용될 수 있다.

반도체층의 채널 형성 영역이 고저항화 영역이므로, 박막 트랜지스터의 전기 특성은 안정화되고, 오프 전류량의 증가를 방지할 수 있다. 따라서, 전기 특성이 양호하여 신뢰성이 우수한 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.

박막 트랜지스터가 정전기 등에 의해 파괴되기 쉽기 때문에, 화소부 또는 구동 회로와 동일 기판 위에 보호 회로를 구비하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 이용한 비선형 소자를 포함하는 것이 바람직하다. 예를 들면, 보호 회로는 화소부와 주사선 입력 단자 사이 및 화소부와 신호선 입력 단자 사이에 구비되어 있다. 본 실시 형태에서는 복수의 보호 회로를 구비하여, 주사선, 신호선 및 용량 버스선에 정전기 등에 의해 서지(surge) 전압이 인가될 때, 화소 트랜지스터 등이 파괴되지 않도록 구비되어 있다. 따라서, 보호 회로는 보호 회로에 서지(surge) 전압이 인가되었을 때에, 공통 배선에 전하를 배출하도록 구성한다. 또한, 보호 회로는, 그 사이의 주사선에 대하여 서로 병렬에 배치된 비선형 소자를 포함한다. 비선형 소자는, 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자를 포함한다. 예를 들면, 비선형 소자는 화소부의 박막 트랜지스터(701)와 같은 공정으로 형성될 수 있고, 비선형 소자의 게이트 단자와 드레인 단자를 접속하여 다이오드와 마찬가지의 특성을 갖게 할 수 있다.

실시 형태 3

본 실시 형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다. 기판 위에 배치하는 박막 트랜지스터는, 실시 형태 2의 단면도에 도시된 바와 같이 형성 하면 된다.

액티브 매트릭스형 표시 장치의 블록도의 일례를 도 8a에 도시한다. 표시 장치의 기판(5300)위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304) 및 판정 회로(5306)를 갖는다. 화소부(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연신해서 구비되고, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연신해서 구비된다. 주사선과 신호선의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 배치되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.

도 8a에서는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 신호선 구동 회로(5304) 및 판정 회로(5306)는, 화소부(5301)와 같은 기판(5300) 위에 형성된다. 따라서, 외부에 구비되는 구동 회로 등의 부품의 수가 감소하므로, 코스트의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구비된 구동 회로로부터 배선을 연신시키는 경우, 접속부에서의 접속수를 줄일 수 있고, 신뢰성의 향상 및 수율의 향상을 도모할 수 있다. 판정 회로(5306)는, 기판 위에 복수 구비될 수 있다. 예를 들어, 판정 회로(5306)는 구동 회로마다 구비될 수 있다.

또한, 타이밍 제어 회로(5305)는, 제1 주사선 구동 회로(5302)에 대하여 일례로서, 제1 주사선 구동 회로용 스타트 신호(GSP1)(스타트 펄스라고도 한다), 주사선 구동 회로용 클럭 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는, 제2 주사선 구동 회로(5303)에 대하여 일례로서, 제2 주사선 구동 회로용 스타트 신호(GSP2), 주사선 구동 회로용 클럭 신호(GCK2)를 공급한다. 타이밍 제어 회로(5305)는, 신호선 구동 회로(5304)에 대하여 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클럭 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 한다), 래치 신호(LAT)를 공급한다. 각 클럭 신호는, 위상이 어긋난 복수의 클럭일 수 있고, 또는, 클럭 신호를 반전시켜 얻은 신호(CKB)와 함께 공급될 수 있다. 또한, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다.

도 8b에서는, 판정 회로(5306), 제1 주사선 구동 회로(5302), 및 제2 주사선 구동 회로(5303)를 화소부(5301)와 같은 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를 화소부(5301)가 형성된 기판(5300)과 다른 기판 위에 형성하는 구성을 나타내고 있다.

실시 형태 1 및 실시 형태 2의 박막 트랜지스터는, n채널형 TFT이다. 도 9a 및 도 9b는 n채널형 TFT를 이용하여 형성된 신호선 구동 회로의 구성 및 동작의 예를 도시한다.

신호선 구동 회로는, 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는, 복수의 스위칭 회로(5602_1 내지 5602_N)(N은 자연수)를 갖는다. 스위칭 회로(5602_1 내지 5602_N)는 각각 복수의 박막 트랜지스터(5603_1 내지 5603_k)(k는 자연수)를 갖는다. 박막 트랜지스터(5603_1 내지 5603_k)가 N채널형 TFT인 예를 이하에서 설명한다.

신호선 구동 회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로서 설명한다. 박막 트랜지스터(5603_1 내지 5603_k)의 제1 단자는, 각각, 배선(5604_1 내지 5604_k)과 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 제2 단자는, 각각, 신호선 S1 내지 Sk와 접속된다. 박막 트랜지스터(5603_1 내지 5603_k)의 게이트는, 배선(5605_1)과 접속된다.

시프트 레지스터(5601)는, 배선(5605_1 내지 5605_N)에 순서대로 H 레벨(H 레벨 신호 또는 고전원 전위 레벨라고도 한다)의 신호를 출력함으로써, 스위칭 회로(5602_1 내지 5602_N)를 순서대로 선택하는 기능을 갖는다.

스위칭 회로(5602_1)는, 배선(5604_1)과 신호선 S1 사이의 도통 상태(제1 단자와 제2 단자 사이의 도통)를 제어하는 기능, 즉, 배선(5604_1)의 전위를 신호선 S1에 공급하는지의 여부를 제어하는 기능을 갖는다. 이러한 방식으로, 스위칭 회로(5602_1)는, 셀렉터로서 기능한다. 마찬가지 방식으로, 박막 트랜지스터(5603_2 내지 5603_k)는, 각각, 배선(5604_2 내지 5604_k)과 신호선 S2 내지 Sk 사이의 도통 상태를 제어하는 기능, 즉, 배선(5602_2 내지 5604_k)의 전위를 신호선 S2 내지 Sk에 공급하는 기능을 갖는다. 이렇게, 박막 트랜지스터(5603_1 내지 5603_k)는, 각각, 스위치로서 기능한다.

또한, 배선(5604_1 내지 5604_k)에는, 각각, 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는, 화상 신호 또는 화상 데이터에 대응하는 아날로그 신호이다.

다음으로, 도 9a의 신호선 구동 회로의 동작에 대해서, 도 9b의 타이밍 차트를 참조하여 설명한다. 도 9b에는, 신호 Sout_1 내지 Sout_N, 및 신호 Vdata_1 내지 Vdata_k의 일례를 나타낸다. 신호 Sout_1 내지 Sout_N은, 시프트 레지스터(5601)로부터의 출력 신호의 일례이다. 신호 Vdata_1 내지 Vdata_k는 배선(5604_1 내지 5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동 회로의 하나의 동작 기간은, 표시 장치에서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은, 일례로서, 기간 T1 내지 기간 TN으로 분할된다. 기간 T1 내지 TN은, 각각, 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하는 동안의 기간이다.

기간 T1 내지 기간 TN에서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1 내지 5605_N)에 순서대로 출력한다. 예를 들면, 기간 T1에서, 시프트 레지스터(5601)는, H 레벨의 신호를 배선(5605_1)에 출력한다. 다음에, 박막 트랜지스터(5603_1 내지 5603_k)는 온이 되므로, 배선(5604_1 내지 5604_k)과 신호선 S1 내지 Sk는 도통 상태로 된다. 이 때, 배선(5604_1 내지 5604_k)에는, 각각 Data(S1) 내지 Data(Sk)가 입력된다. Data(S1) 내지 Data(Sk)는, 각각, 박막 트랜지스터(5603_1 내지 5603_k)를 통해 선택되는 행의 1열째 내지 k열째의 화소에 기입된다. 이렇게 해서, 기간 T1 내지 TN에서, 선택된 행의 화소에 k열씩 순서대로 비디오 신호용 데이터(DATA)가 기입된다.

이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입되는 경우, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기입되는 경우, 기입 시간을 길게 할 수 있고, 비디오 신호의 기입 부족을 방지할 수 있다.

또한, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터를 포함한다. 더욱이, 주사선 구동 회로는 경우에 따라 레벨 시프터나 버퍼 등을 포함할 수도 있다. 주사선 구동 회로에서, 시프트 레지스터에 클럭 신호(CK) 및 스타트 펄스 신호(SP)가 입력되는 경우, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 및 증폭되어, 최종 신호는 대응하는 주사선에 공급된다. 주사선에는, 1라인분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 1라인분의 화소의 트랜지스터를 한번에 ON이 되게 해야 하므로, 큰 전류량을 공급할 수 있는 버퍼를 이용한다.

(실시 형태 4)

본 실시 형태에서는, 상기 실시 형태에서 설명한 표시 장치를 표시부에 구비하는 전자 기기의 예에 대해서 설명한다.

상기 실시 형태 각각의 도면에서 설명한 내용(또는 내용의 일부)을 다양한 전자 기기에 적용할 수 있다. 구체적으로는, 전자 기기의 표시부에 이용할 수 있다. 이러한 전자 기기로서, 비디오 카메라, 디지털 카메라 등의 카메라, 고글(goggle)형 디스플레이, 내버게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 시스템 등), 컴퓨터, 게임 기기, 휴대 정보 단말기(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등이 있다.

도 10a는 디스플레이를 도시하고, 케이스(1011), 지지대(1012) 및 표시부(1013)를 포함한다. 도 10a에 도시된 디스플레이는, 다양한 정보(정지 화상, 동화상 및 텍스트 화상 등)를 표시부에 표시하는 기능을 갖는다. 또한, 도 10a에 도시된 디스플레이는 이러한 기능에 한정되지 않는다. 도 10a에 도시된 디스플레이는 다양한 기능을 가질 수 있다.

도 10b는 카메라를 도시하고, 본체(1031), 표시부(1032), 수상부(1033), 조작 키(1034), 외부 접속 포트(1035) 및 셔터 버튼(1036)을 포함한다. 도 10b에 도시된 카메라는, 정지 화상을 촬영하는 기능 및 동화상을 촬영하는 기능을 갖는다. 또한, 도 10b에 도시된 카메라는 이러한 기능에 한정되지 않는다. 도 10b에 도시된 카메라는 다양한 기능을 가질 수 있다.

도 10c는 컴퓨터를 도시하고, 본체(1051), 케이스(1052), 표시부(1053), 키보드(1054), 외부 접속 포트(1055) 및 포인팅 디바이스(1056)를 포함한다. 도 10c에 도시된 컴퓨터는, 다양한 정보(정지 화상, 동화상 및 텍스트 화상 등)를 표시부에 표시하는 기능을 갖는다. 또한, 도 10c에 도시된 컴퓨터는 이러한 기능에 한정되지 않는다. 도 10c에 도시된 컴퓨터는 다양한 기능을 가질 수 있다.

본 실시 형태의 표시부에 상기 실시 형태에서 설명한 표시 장치를 이용하는 경우, 도 10a 내지 도 10c의 표시부에 포함되는 화소에 접속된 신호선 및 전원선의 수를 삭감할 수 있다. 그리고 신호선에 접속된 신호선 구동 회로에서의 소자수를 삭감하여, 저코스트화를 도모할 수 있고, 표시부에서의 고 정밀한 화상이 표시될 ㅅ수 있다.

본 출원은 2009년 9월 16일 일본 특허청에 출원된 일본 특허 출원 제2009-214297에 기초하고, 그 전체 내용은 본 명세서에 참조로 원용된다.

10 펄스 출력 회로
11 배선
12 배선
13 배선
14 배선
15 배선
16 배선
17 배선
18 배선
21 입력 단자
22 입력 단자
23 입력 단자
24 입력 단자
25 입력 단자
26 출력 단자
27출력 단자
28 입력 단자
100 펄스 출력 회로
101 제1 회로
102 제2 회로
103 제3 회로
105 제1 트랜지스터
104A 제4 회로
104B 제4 회로
106 제2 트랜지스터
107A 스위치
107B 스위치
110 배선
111 판정 회로
201 정전류원
202 트랜지스터
203 비교기
204 버퍼 회로
301 트랜지스터
302 트랜지스터
303 용량 소자
304 트랜지스터
305 트랜지스터
306 트랜지스터
307 트랜지스터
308 트랜지스터
309 트랜지스터
401 트랜지스터
402 트랜지스터
501 기간
502 기간
601 스텝
602 스텝
603 스텝
604 스텝
605 스텝
606 스텝
607 스텝
608 스텝
609 스텝
610 스텝
701 박막 트랜지스터
702 용량
703 박막 트랜지스터
704 화소 전극층
705 절연층
706 기판
707 절연층
708 대향 전극층
709 착색층
710 대향 기판
711 액정층
712a 편광판
712b 편광판
713 단자
714 접속 전극
715 단자전극
716 단자
717 단자전극
718 도전층
719b 드레인 전극층
720 도전층
721 게이트 전극층
722 게이트 절연층
723 반도체층
724 산화물 절연층
1011 케이스
1012 지지대
1013 표시부
101A 제1 회로
101B 제1 회로
1031 본체
1032 표시부
1033 수상부
1034 조작 키
1035 외부 접속 포트
1036 셔터 버튼
1051 본체
1052 케이스
1053 표시부
1054 키보드
1055 외부 접속 포트
1056 포인팅 디바이스
108A 제3 트랜지스터
108B 제3 트랜지스터
109A 제4 트랜지스터
109B 제4 트랜지스터
404B 회로
5300 기판
5301 화소부
5302 주사선 구동 회로
5303 주사선 구동 회로
5304 신호선 구동 회로
5305 타이밍 제어 회로
5306 판정 회로
5601 시프트 레지스터
5602 스위칭 회로
5603 박막 트랜지스터
5604 배선
5605 배선

Claims

복수 단(stage)의 펄스 출력 회로를 포함하는 구동 회로로서,
상기 펄스 출력 회로 각각은,
제1 노드의 전위 및 제2 노드의 전위에 따라 출력 신호를 출력하는 제1 회로와,
전(前)단의 펄스 출력 회로로부터의 출력 신호에 대응하는 신호를 상기 제1 노드에 공급하는 제2 회로와,
고전원 전위를 갖는 신호를 상기 제2 노드에 간헐적으로(intermittenly) 공급하는 제3 회로와,
상기 제2 노드의 전위에 따라 상기 제1 노드의 전위를 제어하는 제1 트랜지스터와,
상기 제2 노드의 전위를 제어하는 제2 트랜지스터를 포함하고,
상기 제2 노드는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
상기 전단의 상기 펄스 출력 회로로부터의 출력 신호에 대응하는 신호는 상기 제2 트랜지스터의 게이트에 공급되고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터의 소스 단자와 저전원 전위를 공급하는 배선 사이에는, 상기 저전원 전위로부터 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 소스 단자의 전위를 승압하는 제4 회로가 구비되고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 소스 단자의 상기 전위를 저전원 전위로 설정하는 스위치가 구비되고,
상기 스위치는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 증강형(enhancement) 트랜지스터 또는 공핍형(depletion) 트랜지스터인지를 판정하는 판정 회로에 의해 제어되는, 구동 회로.
제1항에 있어서,
상기 제4 회로는 트랜지스터를 포함하고,
상기 트랜지스터의 게이트 및 드레인 단자는 서로 전기적으로 접속되고,
상기 트랜지스터의 소스 단자는 상기 저전원 전위가 공급되는 배선에 전기적으로 접속되고,
상기 트랜지스터의 상기 드레인 단자는, 트랜지스터를 거치거나 또는 거치지 않고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 한쪽의 소스 단자에 전기적으로 연결되는, 구동 회로.
제2항에 있어서, 상기 제4 회로에 포함되는 상기 트랜지스터의 L/W는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 L/W보다 큰, 구동 회로.
제1항에 있어서, 상기 판정 회로는 정전류원, 트랜지스터, 비교기(comparator) 및 버퍼 회로를 포함하고,
상기 비교기는, 상기 트랜지스터와 상기 정전류원이 전기적으로 접속되는 노드와, 상기 버퍼 회로의 입력 단자에 전기적으로 접속되는, 구동 회로.
제1항에 있어서, 상기 스위치는 트랜지스터인, 구동 회로.
제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나는 산화물 반도체층을 이용하여 형성된 반도체층을 포함하는, 구동 회로.
제1항에 따른 구동 회로를 포함하는, 표시 장치.
제7항에 있어서, 상기 표시 장치는 카메라 및 컴퓨터 중 하나에 통합되는, 표시 장치.