TWI492208B - 驅動器電路、包含該驅動器電路之顯示裝置及包含該顯示裝置之電子裝置 - Google Patents

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Description

驅動器電路、包含該驅動器電路之顯示裝置及包含該顯示裝置之電子裝置
本發明相關於驅動器電路(亦被稱為移位暫存器電路)。本發明亦相關於包含驅動器電路的顯示器裝置，該驅動器電路與一像素部位形成於相同的基板上，及相關於包含該顯示裝置的電子裝置。
隨著大型顯示裝置(例如液晶電視)的普及，需要並發展具有更高的附加價值的顯示裝置。詳細而言，主動發展出藉由薄膜電晶體(TFT)而在與像素部位相同的基板上形成驅動器電路(例如掃描線驅動器電路)的技術，其中TFT的通道區域係利用非晶半導體(特別是氧化物半導體)而形成。
通道區域係利用非晶半導體所形成的薄膜電晶體通常用於僅使用n-通道電晶體或是p-通道電晶體所形成的驅動器電路中。例如，可見於參考文件1所揭示之內容。
[參考文件]
[參考文件1]日本專利公開案第2005-251348號
當使用通道區域由非晶半導體所形成的薄膜電晶體於僅利用n-通道電晶體或是p-通道電晶體所形成的驅動器電路時，可能會因為臨限電壓等的變化而造成失效。由臨限電壓的變化所造成的特定問題可參考圖11A及11B的詳細說明。
圖11A所示的僅使用n-通道或是p-通道電晶體所形成的電路是例如包含於參考文件1的圖1所示之移位暫存器的脈衝輸出電路的第一級。圖11A所示的電路包含電晶體Tr11、電晶體Tr12、電晶體Tr13、電晶體Tr14、電晶體Tr15、電晶體Tr16及電容器CA。在圖11A中，電晶體Tr12的閘極端的節點標示為NA；電晶體Tr13的閘極端的節點標示為NB；輸出端的節點標示為NC。此外，在圖11A中，第一時脈信號CK1輸入至電晶體Tr12；第二時脈信號CK2輸入至電晶體Tr14；開始脈衝Vst輸入至電晶體Tr11及Tr15；低電源電位(Vss)供應至電晶體Tr13、電晶體Tr15、及電晶體Tr16。更進一步，在圖11A中，信號GS_(1)是脈衝輸出電路的第一級的信號。圖11B之時序圖為圖11A之電路的時序圖，其對應於參考文件1的圖2所揭示的時序圖。圖11A中的元件根據圖11B的信號而操作。
為了使輸出信號為具有高電源電位的信號(亦被稱為H-位準信號)，圖11A中的節點NA週期性地處於電性浮動狀態及供有預定電位。在圖11B中，NA的虛線表示節點NA於該期間中為浮動狀態，NA的實線表示節點NA於該期間中供有預定電位。相似地，為了使輸出信號保持為具有低電源電位的信號(亦被稱為L-位準信號)，圖11A中的節點NB週期性地處於電性浮動狀態及供有預定電位。在圖11B中，NB的虛線表示節點NB於該期間中為浮動狀態，NB的實線表示節點NB於該期間中供有預定電位。
如上述，當使用非晶半導體形成通道區域的薄膜電晶體做為僅使用n-通道電晶體或是p-通道電晶體而形成的驅動器電路時，因為臨限電壓的變化，電晶體可能為增強型(又被稱為常閉型(normally-off電晶體或是空乏型(又被稱為常開型normally-on)電晶體。常開型電晶體的問題在於輸出信號無法保持為H-位準信號，因為節點NA的電位會因為電晶體Tr16的漏電流而被降低，尤其是在圖11B中的期間A時。相似地，常閉型電晶體的問題在於即使當閘極電位在L-位準時輸出信號無法保持為L-位準信號，因為節點NB的電位會因為電晶體Tr15的漏電流而被降低，尤其是在圖11B中的期間B時。更進一步，當調整供給至各個端的電位以避免電晶體為常開時，當電晶體為常閉型時，會有不能實施預期操作的問題。
注意，在藉由動態驅動而循序地輸出脈衝的驅動器電路的情況中，不僅限於圖11A及11B所示的範例，漏電流的增加亦會導致失效。此外，在製造包含脈衝輸出電路驅動器電路的情況中，在某些情況，無論是增強型電晶體或是空乏型電晶體皆會隨著基板而有所變化。於此種情況中，在預先採用對應於增強型電晶體或是空乏型電晶體的電路設計對策的情況中，會有無法輕易實施相對於另一種電晶體的對策的問題存在。因此，必須採用無論電晶體是增強型電晶體或是空乏型電晶體，驅動器電路皆不會失效的 電路設計。
有鑑於前述問題，本發明之一實施例的目標為提供一種驅動器電路，其僅由n-通道電晶體或是p-通道電晶體形成，即使是當使用非晶半導體形成通道的薄膜電晶體且該電晶體因為臨限電壓的變化變成增強型電晶體或是空乏型電晶體，導致薄膜電晶體的失效情形的情況，也能抑制該電路的失效。
本發明之一實施例為包含複數級脈衝輸出電路的驅動器電路。各個脈衝輸出電路包含第一電路，用以根據第一節點的電位及第二節點的電位而輸出一輸出信號；第二電路，用以從前級的脈衝輸出電路提供對應於輸出信號的信號至第一節點；第三電路，用以間歇供應具有高電源電位的信號至第二節點；第一電晶體，用以根據第二節點的電位而控制第一節點的電位；及第二電晶體，用以控制第二節點的電位。第二節點電性連接於第一電晶體的閘極。從前級中的脈衝輸出電路所產生的對應於輸出信號的信號供應至第二電晶體的閘極。第四電路可設於第一及第二電晶體的源極端以及用以供應低電源電位的接線之間，第四電路用以將第一及第二電晶體的源極端的電位從低電源電位提高。設置用以設定第一及第二電晶體的源極的電位為低電源電位的開關。開關係受判別電路的控制，其用以判定第一及第二電晶體是增強型電晶體抑或是空乏型電晶體。
在本發明之一實施例中，第四電路包含電晶體。該電晶體的閘極及汲極端相互電性連接，且該電晶體的源極端電性連接於供給低電源電位的接線。
在本發明之一實施例中，第四電路包含的電晶體的L /W 可高於第一及第二電晶體之各者的L /W 。
在本發明之一實施例中，判別電路包含定電流源、電晶體、比較器及緩衝電路。
在本發明之一實施例中，開關可為電晶體。
在本發明之一實施例中，驅動器電路包含的電晶體具有利用氧化物半導體層所形成的半導體層。
根據本發明之一實施例，可能可以提供一種驅動器電路，其僅由n-通道或是p-通道電晶體形成，即使使用由非晶半導體形成通道的薄膜電晶體，且該電晶體因為薄膜電晶體的失效情形等所造成的臨限電壓的變化而變成增強型電晶體或是空乏型電晶體，該電路中的失效仍能被抑制。
以下將參照圖式說明本發明之實施例。注意，本發明可利用各種不同方式實現，且熟知本技藝者可輕易了解本發明的模式及細節可在不脫離本發明之精神及範圍之內作出各種更動。因此，本發明不應解讀為僅限於下述的實施例。注意，在以下說明的本發明之結構中，標示相同部位的參考標號在不同圖式中為共用。
注意，在某些情況中，實施例的圖中所示的尺寸、一層的厚度或是各個結構的區域是被誇示以簡化之。因此，本發明的實施例不限於該等比例規格。
注意，在說明書中，「第一」、「第二」、「第三」及「第N」(N為自然數)只是用以避免混淆元件，而非用以限制數目。
[實施例1]
在此實施例中，首先，參照圖式說明驅動器電路的脈衝輸出電路的一級結構，驅動器電路包含複數級脈衝出電路。
此實施例中所示的脈衝輸出電路100包含第一電路101、第二電路102、第三電路103、第四電路104A及104B、第一電晶體105、第二電晶體106、開關107A及107B。注意，脈衝輸出電路100所包含的各個電晶體為n-通道薄膜電晶體。
注意，氧化物半導體可用於脈衝輸出電路100所包含的各個電晶體的半導體層中。使用氧化物半導體形成的電晶體具有的場效移動率較使用矽基底的半導體材料(例如非晶矽)形成的電晶體的場效移動率為高。注意，可使用氧化鋅(ZnO)、氧化錫(SnO2 )作為氧化物半導體。此外，可將In、Ga等加入ZnO。
作為氧化物半導體，可使用由InM O3 (ZnO)x (x>0)表示的薄膜。注意，M 表示從鎵(Ga)、鐵(Fe)、鎳(Ni)、錳(Mn)、或是鈷(Co)選擇的一種或更多種金屬。例如，M 可為Ga或是包含除了Ga之外的上述元素，例如M 可為Ga及Ni或是Ga及Fe。更進一步，在某些情況中，氧化物半導體包含過渡元素(例如Fe或是Ni)或是過渡元素的氧化物，作為除了所包含的金屬元素之外的雜質元素而作為M 。例如，可以使用In-Ga-Zn-O基底的薄膜作為氧化物半導體層。
作為氧化物半導體層(InM O3 (ZnO)x (x>0))，可以使用InM O3 (ZnO)x (x>0)薄膜，其中M 為不同金屬元素，來取代In-Ga-Zn-O基底的薄膜。作為氧化物半導體，除了上述者外，可選用下列任一種氧化物半導體：In-Sn-Zn-O基底氧化物半導體；In-Al-Zn-O基底氧化物半導體；Sn-Ga-Zn-O基底氧化物半導體；Al-Ga-Zn-O基底氧化物半導體；Sn-Al-Zn-O基底氧化物半導體；In-Zn-O基底氧化物半導體；Sn-Zn-O基底氧化物半導體；Al-Zn-O基底氧化物半導體；In-O基底氧化物半導體；Sn-O基底氧化物半導體；Zn-O基底氧化物半導體。
注意，第一電路101為用以根據第一節點NA及第二節點NB的電位而輸出具有高電源電位的信號作為輸出信號，或是輸出具有低電源電位的信號作為輸出信號的電路，並用以根據第一節點NA及第二節點NB的電位使輸出信號為該級(圖1中的第N級)中的輸出信號OUT_(N)。
注意，高電源電位指的是高於參考電位的電位，低電源電位指的是低於或是等於參考電位的電位。注意，高電源電位及低電源電位是使電晶體能夠操作的較佳電位，也就是當施加高電源電位於閘極時，理想電晶體(其之臨限電壓為0V)被開啟，當施加低電源電位時，理想電晶體被關閉。
注意，在多種情況中，電壓指的是給定電位及參考電位(例如接地電位)之間的電位差。因此，電壓、電位、電位差可分別稱為電位、電壓、電壓差。
注意，薄膜電晶體的結構可為各種結構，並不限於特定結構。例如，可以使用具有兩個或是更多個閘極電極的多閘極結構。
更進一步，可以使用閘極電極形成於通道區域之上或是之下的結構。注意，當閘極電極形成於通道區域之上或是之下時，可以使用平行連接複數個電晶體的結構。
注意，當明確說明「A及B相連接」時，包含A及B係電性相連的情況、A及B係功能性相連的情況、及A及B係直接相連的情況。於此A及B各者為一物(例如一裝置、一元件、一電路、一接線、一電極、一端子、一導通膜或是一層)。因此，另一元件可夾設於如圖及文中所示已具有連結的元件之間，而不限定於預定連接關係，例如圖中及文中所示的連接關係。
注意，第一節點NA為連接於第一電路101、第二電路102及第一電晶體105的節點，第二節點NB為連接於第一電路101、第三電路103、第一電晶體105及第二電晶體106的節點。
第二電路102為用以提供信號至第一節點NA的電路，該信號對應於脈衝輸出電路的前級的輸出信號OUT_(N-1)(也就是第一級的開始脈衝SP)。更進一步，第二電路102為用以輸出脈衝輸出電路的前級的輸出信號OUT_(N-1)至第二電晶體106之閘極的電路。
第三電路103為回應時脈信號等的輸入所獲得的預定時序，而用以間歇提供具有高電源電位的信號至第二節點NB的電路。
第二節點NB連接於第一電晶體105的閘極。第一電晶體105的汲極連接於第一節點NA。第一電晶體105是用以根據第二節點NB的電位而控制第一節點NA的電位的電晶體。
對應於脈衝輸出電路的前級的輸出信號OUT_(N-1)的信號供給至第二電晶體106的閘極。第二電晶體106的汲極端連接於第二節點NB。第二電晶體106是用以控制第二節點NB的電位的電晶體。
注意，薄膜電晶體是具有至少三個端的元件：閘極端、汲極端、源極端。薄膜電晶體於汲極端與源極端之間具有通道區域，電流可以流過汲極區域、通道區域、源極區域。在此份說明書中，連接於接線側以提供高電源電位的端被稱為汲極端，連接於接線側以提供低電源電位的端被稱為源極端。注意，源極端與汲極端在某些情況中被稱為第一端及第二端。
第四電路104A設置於第一電晶體105的源極端與接線110之間，以提供低電源電位。第四電路104A使第一電晶體105的源極端的電位高於接線110的電位。更進一步，如同第四電路104A，第四電路1041B設置於第二電晶 體106的源極端與接線110之間，以提供低電源電位。第四電路104B使第二電晶體106的源極端的電位高於接線110的電位。
注意，在此實施例所示的結構中，設置第三電晶體108A及第四電晶體109A作為第四電路104A，各個電晶體的閘極與汲極端相連以成為短路。因此，第一電晶體105的源極端的電位，也就是第三節點N1的電位可高於接線110的電位，高出的量為第三電晶體108A及第四電晶體109A的臨限電壓的總和。相似地，設置第三電晶體108B及第四電晶體109B作為第四電路104B，各個電晶體的閘極與汲極端相連以成為短路。因此，第二電晶體106的源極端的電位，也就是第三節點N2的電位可高於接線110的電位，高出的量為第三電晶體108B及第四電晶體109B的臨限電壓的總和。注意，可以拿掉第四電路104A及第四電路104B其中一個，或者可以利用複數個電晶體而複製第四電路104A及第四電路104B。
注意，取決於成為浮動狀態的節點的數目而設置第四電路104A及第一電晶體105、第四電路104B及第二電晶體106，以控制第一電路101。在此實施例中所示之範例為第一節點NA及第二節點NB。更進一步，儘管在此實施例中係設置第三電晶體108A及第四電晶體109A作為第四電路104A，並設置第三電晶體108B及第四電晶體109B作為第四電路104B，第三節點N1及第N2的電位可藉由增加電晶體數目的方式而提高。再者，為了要更減少關閉狀態的電流量，第四電路104A及104B包含的第三電晶體108A、第四電晶體109A、第三電晶體108B、第四電晶體109B的電阻值較佳為高於第一電晶體105及第二電晶體106所具有者。
換言之，第四電路包含的第三電晶體108A、第四電晶體109A、第三電晶體108B、第四電晶體109B的L /W 高於第一電晶體105及第二電晶體106的L /W 。進一步，第四電路所包含的第三電晶體108A、第四電晶體109A、第三電晶體108B、第四電晶體109B的各個半導體層的厚度較佳為小於第一電晶體105及第二電晶體106所具有者。注意，閘極長度L 相當於一區域中的源極及汲極之間的長度，該區域為閘極及電晶體的半導體層相互重疊的區域，閘極寬度W 相當於一區域中的源極及汲極之間的寬度，該區域為閘極及電晶體的半導體層相互重疊的區域。因此，電晶體的L /W 相當於閘極長度相對於閘極寬度的比例。
開關107A為用以使第一電晶體105的源極端(也就是第三節點N1)及供給低電源電位的接線110短路的電路。開關107B為用以使第一及第二電晶體105及106的源極端(也就是第三節點N2)及供給低電源電位的接線110短路的電路。注意，開關107A及107B可利用類似於第一至第四電晶體的製造方式而製造的電晶體來形成。開關107A/107B的開啟/關閉係由設置於外部的判別電路111所供給的判定信號控制。注意，當開關107A及107B係由電晶體所形成時，判別電路111產生之信號較佳為具有用以確實開啟或是關閉電晶體的電位的信號。可設置具有類似於開關107A及107B的功能的複數個開關。
換言之，在第一電晶體105及第二電晶體106為常開的情況中，第三節點N1及N2的電位利用第四電路104A及104B而高於低電源電位Vss，以使電流無法輕易流過第一電晶體105與第二電晶體106之間；或是在第一電晶體105及第二電晶體106為常閉的情況中，第三節點N1及N2的電位藉由使開關107A及107B短路而低於低電源電位，以使電流能輕易流過第一電晶體105與第二電晶體106之間。因此，第一電晶體105及第二電晶體106可正常操作，不會發生問題。注意，在利用電晶體形成開關107A及107B的情況中，較佳者為使用從設置於外部的判別電路111施加具有適當電壓位準的信號於作為開關107A及107B的電晶體的閘極的結構，因為當電晶體為常開時，操作會變得不穩定。
接著，參照圖2說明判別電路111的範例。
判別電路111包含定電流源201、電晶體202、比較器203(亦被稱為比較電路)、緩衝電路204。注意，為了說明目的，定電流源201的節點、電晶體202及比較器203的相連接之處被稱為節點NE。
在圖2中，定電流源201的一端連接於用以提供高電流電位Vdd的接線，定電流源201的另一端連接於節點NE。電晶體202的汲極端連接於節點NE，電晶體202的閘極及源極端連接於用以提供低電源電位Vss的接線。比較器203的輸入端連接於節點NE，比較器203的輸出端連接於緩衝電路204的輸入端。緩衝電路204的輸出端連接於作為開關107A及107B的電晶體的閘極。
注意，為了要改善輸入至各級的脈衝輸出電路的信號的電荷提供能力而設置緩衝電路204，當判別電路111遠離使用電晶體所形成的開關107A及107B時則能改善。可以拿掉緩衝電路204。
在判別電路111中，電晶體202是用以判定驅動器電路所包含的電晶體是常開型或是常閉型的電晶體，是否設置於相同基板上及與電晶體處於相同情況中、及是否與電晶體具有相同電晶體特性。當電流從定電流源201流過電晶體202時，判別電路111取決於電晶體202是常開型或是常閉型而判定節點NE的電位位準，進而控制開關107A及107B的開啟/關閉。注意，當電晶體202為常開型時，比起電晶體202為常閉型的情況而言，節點NE的電位較低。注意，比較器203比較預定參考位準(例如高電源電位Vdd與低電源電位Vss之間的中間電位)與節點NE的電位。當電晶體202為常閉型時，比較器203輸出具有高電源電位的信號。當電晶體202為常開型時，比較器203輸出具有低電源電位的信號。然後，將信號改變為電壓信號(判定信號)以適當控制由緩衝電路204中的電晶體所形成的開關107A及107B的開啟/關閉。
注意，無論驅動器電路所包含的電晶體是常開型或是常閉型，即使製造步驟相同，仍可能會隨著基板而有所變化。因此，利用此實施例之結構，在用於顯示裝置基板中，無論電晶體是常開型或是常閉型皆可被判定，且校正為可能。因此，驅動器電路的產量可以提高。
注意，在比較器203中用於比較的參考電位可藉由監控節點NE的電位增加(當電晶體為常開型)而預先適當設定，或是可藉由監控節點NE的電位減少(當電晶體為常閉型)而預先適當設定。
接著，參照圖3A到3F說明第一電路101、第二電路102、第三電路103的範例。
作為圖3A所示的第一電路101的範例，設置電晶體301及電晶體302，如圖11A。電晶體301的閘極連接於第一節點NA。電晶體302的閘極連接於第二節點NB。電晶體301的汲極端連接於供以時脈信號CK1(亦被稱為第一時脈信號)的接線。電晶體301的源極端及電晶體302的汲極端相連，以作為輸出該輸出信號OUT_N的端子。電晶體302a的源極端連接於供給低電源電位Vss的接線。更進一步，若有必要，於電晶體301的閘極與源極之間設置電容器303。利用設置電容器，當第一節點為較佳的浮動狀態時，電晶體301的閘極與源極之間可能會很容易發生自舉啟動。
然後，作為圖3B所示的第二電路102的範例，設置電晶體304，如圖11A。電晶體304的閘極與汲極端及第二電晶體106的閘極相連的端子可以連接於輸入脈衝輸出電路的前級的輸出信號OUT_(N-1)的端子。電晶體304的源極端可連接於第二節點NB。此外，作為不同於圖3B中的第二電路102的結構，設置如圖3C所示的電晶體305。電晶體305的汲極端連接於供給高電源電位Vdd的接線。連接電晶體305的閘極與第二電晶體106的閘極的端子連接於輸入脈衝輸出電路的前級中的輸出信號OUT_(N-1)的端子。電晶體305的源極端連接於第二節點NB。
然後，作為圖3D所示的第三電路103的範例，設置電晶體306，如圖11A。電晶體306的閘極與汲極端連接於供給時脈信號CK2(亦被稱為第二時脈信號)的接線。電晶體306的源極端連接於第二節點NB。注意，圖3D中的時脈信號CK2較佳為藉由反相圖3A中的時脈信號CK1而獲得。此外，作為不同於圖3D中的第三電路103的結構，設置如圖3E所示的電晶體307及電晶體308。電晶體307的閘極連接於供給時脈信號CK2(亦被稱為第二時脈信號)的接線。電晶體307的汲極端連接於供給高電源電位Vdd的接線。電晶體307的源極端與電晶體308的汲極端相連。電晶體308的閘極連接於供給時脈信號CK3(亦被稱為第三時脈信號)的接線。電晶體308的源極端連接於第二節點NB。注意，較佳者為圖3D中的時脈信號CK2為比圖3A中的時脈信號CK1延遲1/4個週期，且圖3E中的時脈信號CK3為比圖3E中的時脈信號CK2延遲1/4個週期。
在圖1所示的結構中，除了第一電路101、第二電路102及第三電路103之外，還可以設置一個電路。例如，可設置具有圖3F所示的電晶體309的電路以連接於第二節點NB。有關圖3F之電晶體309，汲極端可連接於提供高電源電位Vdd的端子。閘極可連接於輸入脈衝輸出電路的次一級之後的一級的輸出信號OUT_(N+2)的端子。源極端可連接於第二節點NB。利用加入圖3F的電路的結構，能夠更恰當地控制第二節點NB的電位，如此則為較佳。
注意，第一電路101的數目、第二電路102的數目及第三電路103的數目各可為複數個。
接著，參照圖4A到4C說明移位暫存器的結構，移位暫存器為一種包含複數級脈衝輸出電路的驅動器電路。以下詳細說明此實施例中的結構的優良效果。注意，圖4C顯示當使用圖3A中的電路作為圖1中的第一電路101，使用圖3C中的電路作為圖1中的第二電路102，使用圖3E中的電路作為圖1中的第三電路103，並使用圖3F中的電路作為第二節點NB的特定結構。注意，圖4C顯示第一電路101為複數個的情況的範例。
圖4A中的移位暫存器包含第一至第N脈衝輸出電路10_1到10_N(N為大於或是等於3的自然數)。在圖4A所示的移位暫存器的第一到第N脈衝輸出電路10_1到10_N中，從第一接線11、第二接線12、第三接線13、第四接線14分別提供第一時脈信號CK1、第二時脈信號CK2、第三時脈信號CK3及第四時脈信號CK4。從第五接線15輸入開始脈衝SP1(第一開始脈衝)至第一脈衝輸出電路10_1。對於第二或是之後級的第n脈衝輸出電路10_n(n為大於或是等於2且小於或是等於N的自然數)而言，從前一級的脈衝輸出電路而輸入信號(此種信號稱為前級信號OUT(n-1))。對於第一脈衝輸出電路10_1而言，輸入從次一級之後的階級的第三脈衝輸出電路10_3產生的信號。相似地，對於第二或是之後級的第n脈衝輸出電路10_n而言，輸入從次一級之後的階級的第(n+2)脈衝輸出電路10_(n+2)產生的信號(此種信號被稱為後續級信號OUT(n+2))。因此，從個別級的脈衝輸出電路，可以輸出將輸入至後續級及/或是在後續級之前的級的脈衝輸出電路的第一輸出信號OUT(1)(SR)到OUT(N)(SR)，及將輸入至不同電路的第二輸出信號OUT(1)到OUT(N)。更進一步，從判別電路111產生的判定信號JS從第六接線16供給至個別級的脈衝輸出電路。注意，因為後續級信號OUT(n+2)不輸入到移位暫存器的最後兩個級，如圖4A所示，則舉例而言，從第七接線17及第八接線18輸入第二開始脈衝SP2及第三開始脈衝SP3至最後兩個級。或者，可以於內部產生信號。例如，可設置對於顯示部位的脈衝輸出不產生影響的第(n+1)脈衝輸出電路10(n+1)及第(n+2)脈衝輸出電路10(n+2)(此種電路亦被稱為虛擬級)，並從虛擬級產生對應於第二開始脈衝(SP2)及第三開始脈衝(SP3)的信號。
注意，第一至第四時脈信號(CK1)到(CK4)為在H-位準信號及L-位準信號之間，以規律間隔作震盪的信號。更進一步，第一至第四時脈信號(CK1)到(CK4)循序延遲1/4個週期(也就是說，相互具有90°的相位差)。在此實施例中，利用第一至第四時脈信號(CK1)到(CK4)控制脈衝輸出電路的驅動。注意，取決於脈衝信號所輸入的驅動器電路，在某些情況中，時脈信號亦被稱為GCK或是SCK，且在以下說明書中，時脈信號被稱為CK。
第一到第N脈衝輸出電路10_1到10_N的各者包含第一輸入端21、第二輸入端22、第三輸入端23、第四輸入端24、第五輸入端25、第一輸出端26、第二輸出端27及第六輸入端28(見圖4B)。
圖4B為圖4A所示的脈衝輸出電路10_n其中一個。第一輸入端21、第二輸入端22、第三輸入端23電性連接於第一至第四接線11至14其中任一者。例如，在圖4A及4B的第一脈衝輸出電路10_1中，第一輸入端21電性連接於第一接線11；第二輸入端22電性連接於第二接線12；第三輸入端23電性連接於第三接線13。在第二脈衝輸出電路10_2中，第一輸入端21電性連接於第二接線12；第二輸入端22電性連接於第三接線13；第三輸入端23電性連接於第四接線14。
更進一步，在圖4A及4B的第一脈衝輸出電路10_1中，開始脈衝輸入第四輸入端24；後續級信號OUT(3)輸入第五輸入端25；第一輸出信號OUT(1)(SR)從第一輸出端26輸出；第二輸出信號OUT(1)從第二輸出端27輸出，並從第六輸入端28輸入判定信號JS。
接著，參照圖4C說明脈衝輸出電路的特定電路結構的範例。
如圖1所示，第一脈衝輸出電路10_1包含第一電路101A及101B、第二電路102、第三電路103、第四電路104A及104B、第一電晶體105、第二電晶體106、使用電晶體所形成的開關107A及107B。除了圖1所示的結構之外，設置連接於第二節點NB的電晶體401。電晶體401為根據後續級信號OUT(n+2)變為H-位準的時序而用以提高第二節點NB的電位的電晶體。除了圖1所示的結構之外，可在第一節點NA設置電晶體402，以使電晶體402的閘極連接於供給高電源電位Vdd的接線。當電晶體402設置於第一節點NA時，第一電路101A中的電晶體的閘極能夠輕易成為浮動狀態，如此則為較佳。於此，第一到第四時脈信號(CK1)到(CK4)的各者皆於H-位準信號及L-位準信號之間以規則間隔作震盪；H位準的時脈信號是Vdd，L位準的時脈信號是Vss。
在圖4C的脈衝輸出電路是第一脈衝輸出電路10_1的情況中，第一時脈信號CK1輸入至第一輸入端21；第二時脈信號CK2輸入至第二輸入端22；第三時脈信號CK3輸入至第三輸入端23；開始脈衝SP輸入至第四輸入端24；後續級信號OUT(3)輸入至第五輸入端25；第一輸出信號OUT(1)(SR)從第一輸出端26輸出；第二輸出信號OUT(1)從第二輸出端27輸出；判定信號JS從第六輸入端28輸入。
圖5顯示包含圖4C所示的複數個脈衝輸出電路的移位暫存器的時序圖。注意，當移位暫存器包含於掃描線驅動器電路中時，圖5中的週期501對應於垂直返回週期，週期502對應於閘極選擇週期。
為了要使輸出信號OUT_(N)可變成H-位準信號，圖4C中的節點NA規律性地成為浮動狀態，並予以供給預定電位。在圖5的箭頭A所標示的週期內為節點NA為浮動狀態的週期。當節點NA為浮動狀態時，則因為漏電流所導致的電位下降會產生問題。相似地，在圖5的箭頭B所標示的週期內為節點NB為浮動狀態的週期。當節點NB為浮動狀態時，則因為漏電流所導致的電位下降會產生問題。明確而言，箭頭A及箭頭B所標示的節點NA及節點NB為浮動狀態的週期內的電位下降量是取決於電晶體是常開型抑或是常閉型而改變，如此則會造成問題。即使加入用以校正電晶體的常開狀態或是常閉狀態的電路，但當電晶體的常開型狀態及常閉型狀態隨著基板不同而改變時，仍然無法使電路精確地操作。
接著，參照圖6說明圖1所示的脈衝輸出電路的操作。更進一步，說明包含圖1的脈衝輸出電路的驅動器電路的操作優良效果，其能實現精確操作，當電晶體的常開型狀態及常閉型狀態隨著基板不同而改變，仍無須考慮電晶體為常開型或是常閉型。
首先，作為了解包含於各電路中的電晶體是常開型或是常閉型的指示元，判別電路111判定電晶體202是常開型或是常閉型，並判定第三節點N1及N2的電位是否被第四電路104A及104B升高(見圖6的步驟601)。
然後，圖2所示的判別電路111判定節點NE的電位是否高於參考電位(圖6的步驟602)。當流過電晶體202的電流量很大，且節點NE的電位高於參考電位時，判別電路111判定電晶體202為常閉型(圖6的步驟603)。
然後，判別電路111透過比較器203及緩衝電路204輸出H-位準信號至開關107A及107B(見圖6的步驟604)。在開關107A及107B為n-通道電晶體的情況中，開關107A及107B被開啟(圖6中的步驟605)。因此，第三節點N1及N2的電位被降低至低電源電位Vss(相當於接線110的電位)(見圖6的步驟606)。
相比之下，當流過電晶體202的電流量很小且節點NE的電位低於參考電位時，判別電路111判定電晶體202為常開型(圖6的步驟607)。
然後，判別電路111透過比較器203及緩衝電路204輸出L-位準信號至開關107A及107B(圖6的步驟608)。在開關107A及107B為n-通道電晶體的情況中，開關107A及107B被關閉(圖6的步驟609)。因此，第三節點N1及N2的電位保持為高於低電源電位Vss的電位(圖6的步驟610)。
透過上述操作，可能可以提供一種脈衝輸出電路，其之閘極-源極電壓Vgs夠高以能使電晶體開啟或是關閉，而無關於第一電晶體105及第二電晶體106為常開型或是常閉型。換言之，當電晶體為常開型時，可以藉由增加電晶體的閘極-源極電壓Vgs而改善開關特性，且當電晶體為常閉型時，可藉由減少源極端的電位而獲得足夠高的閘極-源極電壓Vgs。因此，即使當電晶體隨著基板不同而改變常開型或是常閉型，仍然可以提供具有較高精確度及較少失效情況的驅動器電路。換而言之，可能可以提供一種驅動器電路，其中即使當薄膜電晶體因為製造條件等所導致的臨限電壓變化而變成增強型電晶體或是空乏型電晶體時，仍然可以抑制失效情況。
此實施例可適當結合於所述之其他實施例之任一者。
[實施例2]
在此實施例中，參照圖7說明上述實施例中的驅動器電路及包含由該驅動器電路所控制的顯示部位的顯示裝置的橫剖面圖。更進一步，在此實施例中，說明液晶顯示裝置作為顯示裝置的範例；然而，顯示裝置可用於包含發光元件(例如有機EL元件)的EL顯示裝置或是包含電泳元件的電泳顯示裝置中。注意，上述實施例中所述的結構不只可以應用於顯示裝置的驅動器電路，亦能應用於不同的裝置，例如用於光學感測器的驅動器電路。
於圖7中顯示本發明之一實施例的液晶顯示裝置。在圖7的液晶顯示裝置中，基板706與對向基板710係為彼此對向設置，且液晶層711夾設於二基板之間，其中基板706設有包含薄膜電晶體701及電容器702的像素部位；包含薄膜電晶體703、像素電極層704、及作為對準薄膜的絕緣層705的驅動器電路部位，對向基板710設有作為對準薄膜的絕緣層707、對向電極層708、及作為彩色濾光片的著色層709。於基板706的對向於液晶層711之側設有極化板(包含極化器的一層，亦簡稱為極化器)712a，且於對向基板710的對向於液晶層711之側設有極化板712b。用以連接的第一端713、連接電極714、端電極715設置於閘極接線的端部位，且用於連接的第二端716、端電極717設置於源極接線的端部位。
在驅動器電路部位的薄膜電晶體703中，導通層718設於半導體層723之上的氧化物絕緣層724之上，半導體層723形成於閘極電極層721及閘極絕緣層722之上，且汲極電極層719b電性連接於導通層720，導通層720為利用與閘極電極層相同的步驟形成。在像素部位中，薄膜電晶體701的汲極電極層電性連接於像素電極層704。
使用薄膜電晶體的氧化物半導體會使製造成本降低。使用氧化物半導體形成的薄膜電晶體具有高場效移動率，且為顯示裝置的像素部位及驅動器電路所喜用。另一方面，氧化物半導體傾向於具有n-型導電，因為即使未加入外來雜質時，仍會缺少氧氣而造成缺陷。當形成接觸於氧化物半導體層的氧化物絕緣膜時，可以獲得具有穩定的電特性的薄膜電晶體。即使氧化物半導體具有n-型導電以形成常開型的薄膜電晶體，但當使用此實施例的驅動器電路時，仍能穩定操作驅動器電路。
注意，儘管在此實施例中，使用以氧化物半導體形成通道的薄膜電晶體作為範例，但仍可以使用實施例1所述的結構，無論驅動器電路所包含的薄膜電晶體是常開型或是常閉型。因此，舉例而言，當以非晶矽形成的薄膜電晶體的半導體層是刻意或是無意包含具有n-型導電的雜質時，實施例1所述的結構可用於常開型的薄膜電晶體。更進一步，實施例1所述之結構可用於常開型薄膜電晶體，其中寄生通道藉由累積電荷而形成於通道區域包含的半導體層的閘極絕緣膜的對向側(背通道側)。
因為半導體層的通道形成區域是高阻抗區域，因此可以穩定薄膜電晶體的電特性，並且避免關閉狀態電流的量增加。因此，可以提供包含高可靠度的薄膜電晶體且具有喜用電特性的半導體裝置。
薄膜電晶體很容易因為靜電等而損壞，則必須在與像素部位或是驅動電路相同的基板上設置保護電路。保護電路較佳為包含利用氧化物半導體層所形成的非線性元件。例如，保護電路設置於像素部位與掃描線輸入端之間，且係設置於像素部位與信號線輸入端之間。在此實施例中，設置複數個保護電路，以防止像素電晶體由於靜電施加於掃描線、信號線、電容器匯流排線時的突波電壓(surge voltage)的損壞。因此，形成保護電路以於突波電壓施加於保護電路時釋放電荷至共用接線。更進一步，保護電路包含相互平行的非線性元件，且掃描線設置於其之間。非線性元件包含二端元件(例如二極體)或是三端元件(例如電晶體)。舉例而言，非線性元件可與像素部位中的薄膜電晶體701以相同步驟形成，且可藉由連接閘極端及非線性元件的汲極端而具有與二極體相同的特性。
此實施例可適當結合於其他任何實施例所述的結構。
[實施例3]
在此實施例中，於如下的基板上形成至少一些驅動器電路及薄膜電晶體。注意，形成於該基板上的薄膜電晶體可藉由實施例2所示的橫剖面圖而形成。
圖8A顯示主動式矩陣顯示裝置的方塊圖範例。像素部位5301、第一掃描線驅動器電路5302、第二掃描線驅動器電路5303、信號線驅動器電路5304、判別電路5306設於顯示裝置的基板5300上。在像素部位5301中，設置從信號線驅動器電路5304延伸的複數條信號線，並設置從第一掃描線驅動器電路5302及第二掃描線驅動器電路5303延伸的複數條掃描線。注意，各包含顯示元件的像素係設置於掃描線與信號線交叉的區域的矩陣中。更進一步，顯示裝置中的基板5300透過連接部位(例如撓性印刷電路(FPC))連接於時序控制電路5305(亦稱為控制器或是控制IC)。
在圖8A中，第一掃描線驅動器電路5302、第二掃描線驅動器電路5303、信號線驅動器電路5304、判別電路5306形成於相同的基板5300之上以作為像素部位5301。因此，可以減少設置於外部的驅動器電路的元件數目，因此可以減少成本。更進一步，當接線從設於基板5300外部的驅動器電路延伸時，可以減少連接部位的連接數目，並可以改善可靠度及產量。注意，可以在基板上形成複數個判別電路5306。例如，可以在每個驅動器電路中設置判別電路5306。
注意，時序控制電路5305供給例如第一掃描線驅動器電路開始信號(GSP1)(亦稱為開始脈衝的開始信號)及掃描線驅動器電路時脈信號(GCK1)至第一掃描線驅動器電路5302。更進一步，時序控制電路5305供給例如第二掃描線驅動器電路開始信號(GSP2)及掃描線驅動器電路時脈信號(GCK2)至第二掃描線驅動器電路5303。時序控制電路5305供給信號線驅動器電路開始信號(SSP)、信號線驅動器時脈信號(SCK)、視訊信號資料(DATA，亦稱為視訊信號)、及栓鎖信號(LAT)至信號線驅動器電路5304。注意，各個時脈信號可為具有相位移的複數個時脈信號，或是與藉由反相時脈信號而獲得的信號(CKB)一起供給。可能可以拿掉第一掃描線驅動器電路5302及第二掃描線驅動器電路5303其中一個。
圖8B顯示其中判別電路5306、第一掃描線驅動器電路5302、第二掃描線驅動器電路5303形成於相同基板5300之上以作為像素部位5301的結構，並在不同於具有像素部位5301的基板5300的基板之上形成信號線驅動器電路5304。
實施例1及2中的薄膜電晶體為n-通道TFT。圖9A及9B顯示利用n-通道TFT形成的信號線驅動器電路的結構及操作的範例。
信號線驅動器電路包含移位暫存器5601及切換電路5602。切換電路5602包含複數個切換電路5602_1到5602_N(N為自然數)。切換電路5602_1到5602_N各包含複數個薄膜電晶體5603_1到5603_k(k為自然數)。以下說明薄膜電晶體5603_1到5603_k為n-通道TFT的範例。
以下利用切換電路5602_1作為說明信號線驅動器電路的連接關係的範例。薄膜電晶體5603_1到5603_k的第一端分別連接於接線5604_1到5604_k。薄膜電晶體5603_1到5603_k的第二端分別連接於信號線S1到Sk。薄膜電晶體5603_1到5603_k的第三端連接於接線5605_1。
移位暫存器5601具有藉由循序地輸出H-位準信號(亦稱為H信號或是具有高電源電位位準的信號)至接線5605_1及接線5605_2到5605_N而循序地選擇切換電路5602_1到5602_N的功能。
切換電路5602_1具有控制接線5604_1與信號線S1之間的導通狀態(第一端與第二端之間的導電)的功能，也就是控制接線5604_1的電位是否供給至信號線S1的功能。以此方式，切換電路5602_1可作為選擇器。以類似的方式，薄膜電晶體5603_2到5603_k具有分別控制接線5604_2到5604_k與信號線S2到Sk之間的導通狀態的功能，也就是是否分別供給接線5604_2到5604_k的電位至信號線S2到Sk的功能。以此方式，各個薄膜電晶體5603_1到5603_k皆可作為開關。
視訊信號資料(DATA)輸入至各接線5604_1到5604_k。視訊信號資料(DATA)為對應於影像信號或是影像資料的類比信號。
接著，參照圖9B的時序圖說明圖9A中的信號線驅動器電路的操作。圖9B顯示信號Sout_1到Sout_N及信號Vdata_1到Vdata_k的範例。信號Sout_1到Sout_N是從移位暫存器5601輸出的信號的範例。信號Vdata_1到Vdata_k是輸入至接線5604_1到5604_k的信號的範例。注意，信號線驅動器電路的一個操作週期相當於顯示裝置中的一個閘極選擇週期。舉例而言，一個閘極選擇週期分成週期T1到TN。週期T1到TN之各者是視訊信號資料(DATA)於該期間中被寫入所選列的像素中的週期。
在週期T1到TN中，移位暫存器5601循序地輸出H-位準信號至接線5605_1到5605_N。例如，在週期T1中，移位暫存器5601輸出H-位準信號至接線5605_1。然後薄膜電晶體5603_1到5603_k開啟，所以接線5604_1到5604_k及信號線S1到Sk為導通。此時，資料(S1)到資料(Sk)分別輸入接線5604_1到5604_k。透過薄膜電晶體5603_1到5603_k而先將資料(S1)到資料(Sk)分別寫入像素的選擇列的第k行。以此方式，在週期T1到TN中，視訊信號資料(DATA)循序地寫入選擇列中的第k行。
當視訊信號資料(DATA)寫入像素的複數行時，視訊信號資料(DATA)或是接線的數目可以減少。因此，可以減少具有外部電路的連接的數目。更進一步，可以延長視訊信號寫入像素的複數行時的寫入時間，因此可以避免視訊信號的不充分寫入。
說明掃描線驅動器電路的結構。掃描線驅動器電路包含移位暫存器。此外，在某些情況中，掃描線驅動器電路可包含位準位移器、緩衝器等。在掃描線驅動器電路中，當時脈信號(CK)及開始脈衝信號(SP)輸入移位暫存器時，則產生選擇信號。於緩衝器中，所產生的選擇信號緩存並放大，且最後信號供給至對應的掃描線。一條線的像素中的電晶體的閘電極連接於掃描線。因為在一條線的像素中的電晶體必須一次全部開啟，所以使用可以供給大量電流的緩衝器。
此實施例可適當結合於其他任何實施例所述的結構。
[實施例4]
在此實施例中，說明包含電子裝置的範例，其於顯示部位中各包含上述實施例所述的顯示裝置。
以上實施例的各圖式中所說明的內容(或是內容的一部分)可應用於各式各樣的電子裝置。明確而言，可以應用於電子裝置的顯示部位。作為此種電子裝置，有相機(例如視訊相機及數位相機)、凸型顯示器、導航系統、音頻再生裝置(例如車用音訊設備或是音訊元件組合)、電腦、遊戲機、可攜式資訊終端(例如行動電腦、行動電話、可攜式遊戲機或是電子書閱讀器)、設有記錄媒體的影像再生裝置(重製記錄媒體(例如數位多功能光碟(DVD))的內容並具有顯示器供顯示再生影像的裝置)等。
圖10A顯示一種顯示器，其包含殼體1011、支撐體1012及顯示部位1013。圖10A所示的顯示器具有在顯示部位上顯示各種資訊(例如靜態影像、移動影像及文字影像)的功能。注意，圖10A所示的顯示器並不限於具有此種功能。圖10A所示的顯示器具有多種功能。
圖10B顯示一種相機，其包含主體1031、顯示部位1032、影像接收部位1033、操作按鍵1034、外部連接埠1035、快門按鈕1036。圖10B顯示的相機具有拍攝靜態影像的功能及拍攝移動影像的功能。注意，圖10B所示的相機不限於具有該等功能。圖10B所示的相機可具有多種功能。
圖10C顯示一種電腦，其包含主體1051、殼體1052、顯示部位1053、鍵盤1054、外部連接埠1055及指標裝置1056。圖10C顯示的電腦具有顯示各種資訊(例如靜態影像、移動影像及文字影像)的功能。注意，圖10C所示的電腦並不限於具有此種功能。圖10A所示的電腦具有多種功能。
當上述實施例所述的顯示裝置用於此實施例的顯示部位中，則可以減少連接於圖10A到10C所示的顯示部位所包含的像素的信號線及電源線。然後，可以減少連接於信號線的信號線驅動器電路中的元件數目，因此可以減少成本並在顯示部位上顯示高解析度的影像。
此實施例可適當結合於其他任何實施例所述的結構。
本申請案主張2009年9月16日向日本專利局提出申請的日本專利申請案第2009-214297號，在此以參考資料方式包含其之全部內容。
10．．．脈衝輸出電路
11．．．第一接線
12．．．第二接線
13．．．第三接線
14．．．第四接線
15．．．第五接線
16．．．第六接線
17．．．第七接線
18．．．第八接線
21．．．第一輸入端
22．．．第二輸入端
23．．．第三輸入端
24．．．第四輸入端
25．．．第五輸入端
26．．．第一輸出端
27．．．第二輸出端
28．．．第六輸入端
100．．．脈衝輸出電路
101．．．第一電路
101A、101B．．．第一電路
102．．．第二電路
103．．．第三電路
104A．．．第四電路
104B．．．第四電路
105．．．第一電晶體
106．．．第二電晶體
107A．．．開關
107B．．．開關
108A．．．第三電晶體
108B．．．第三電晶體
109A．．．第四電晶體
109B．．．第四電晶體
110．．．接線
111．．．判別電路
201．．．定電流源
202．．．電晶體
203．．．比較器
204．．．緩衝電路
301．．．電晶體
302．．．電晶體
302a．．．電晶體
303．．．電容器
304．．．電晶體
305．．．電晶體
306．．．電晶體
307．．．電晶體
308．．．電晶體
309．．．電晶體
401．．．電晶體
402．．．電晶體
501．．．週期
502．．．週期
601．．．步驟
602．．．步驟
603．．．步驟
604．．．步驟
605．．．步驟
606．．．步驟
607．．．步驟
608．．．步驟
609．．．步驟
610．．．步驟
701．．．薄膜電晶體
702．．．電容器
703．．．薄膜電晶體
704．．．像素電極層
705．．．絕緣層
706．．．基板
707．．．絕緣層
708．．．對向電極層
709．．．著色層
710．．．對向基板
711．．．液晶層
712a．．．極化板
712b．．．極化板
713．．．第一端
714．．．連接電極
715．．．端電極
716．．．第二端
717．．．端電極
718．．．導通層
719b．．．汲極電極層
720．．．導通層
721．．．閘極電極層
722．．．閘極絕緣層
723．．．半導體層
724．．．氧化物絕緣層
1011．．．殼體
1012．．．支撐體
1013．．．顯示部位
1031．．．主體
1032．．．顯示部位
1033．．．影像接收部位
1034．．．操作按鍵
1035．．．外部連接埠
1036．．．快門按鈕
1051．．．主體
1052．．．殼體
1053．．．顯示部位
1054．．．鍵盤
1055．．．外部連接埠
1056．．．指標裝置
5300．．．基板
5301．．．像素部位
5302．．．第一掃描線驅動器電路
5303．．．第二掃描線驅動器電路
5304．．．信號線驅動器電路
5305．．．時序控制電路
5306．．．判別電路
5601．．．移位暫存器
5602．．．切換電路
5603．．．薄膜電晶體
5604．．．接線
5605．．．接線
CK1．．．第一時脈信號
CK2．．．第二時脈信號
CK3．．．第三時脈信號
N1．．．第三節點
N2．．．第三節點
NA．．．第一節點
NB．．．第二節點
NE．．．節點
Tr11-Tr16．．．電晶體
在附圖中：
圖1顯示脈衝輸出電路的一範例；
圖2顯示判別電路的一範例；
圖3A到3F各顯示包含於脈衝輸出電路中的電路的一範例；
圖4A到4C顯示脈衝輸出電路及移位暫存器的範例；
圖5是移位暫存器的時序圖；
圖6是顯示脈衝輸出電路的操作流程圖；
圖7顯示一種顯示裝置的橫剖面圖的範例；
圖8A及8B是一種顯示裝置的方塊圖範例；
圖9A及9B顯示移位暫存器的方塊圖及時序圖的範例；
圖10A到10C是顯示裝置的範例；及
圖11A及11B顯示習知電路的問題。
100．．．脈衝輸出電路
101．．．第一電路
102．．．第二電路
103．．．第三電路
104A．．．第四電路
104B．．．第四電路
105．．．第一電晶體
106．．．第二電晶體
107A．．．開關
107B．．．開關
108A．．．第三電晶體
108B．．．第三電晶體
109A．．．第四電晶體
109B．．．第四電晶體
110．．．接線
111．．．判別電路
N1、N2．．．第三節點
NA．．．第一節點
NB．．．第二節點
Vss．．．低電源電位

Claims (12)

  1. 一種驅動器電路，包含複數級的脈衝輸出電路，各該脈衝輸出電路包含：一第一電路，用以根據一第一節點的一電位及一第二節點的一電位而輸出一輸出信號；一第二電路，用以自一前級的一脈衝輸出電路供應對應於一輸出信號的一信號至該第一節點；一第三電路，用以間歇供應具有一第一電位的一信號至該第二節點；一第一電晶體，用以根據該第二節點的該電位控制該第一節點的該電位；及一第二電晶體，用以控制該第二節點的該電位，其中，該第二節點電性連接於該第一電晶體的一閘極，其中，對應於該前級中的該脈衝輸出電路產生的該輸出信號的該信號供應至該第二電晶體的一閘極，其中，在該第一及第二電晶體的源極端以及用以供應一第二電位的一接線之間設置一第四電路，其用以將該第一及第二電晶體的該源極端的電位從該第二電位升高，其中，設置一開關，用以將該第一及第二電晶體的該源極端的電位設為該第二電位，及其中，藉由一判別電路來控制該開關，該判別電路用以判定該第一及第二電晶體為增強型電晶體或是空乏型電晶體。
  2. 如申請專利範圍第1項所述的驅動器電路，其中該開關為一電晶體。
  3. 如申請專利範圍第1項所述的驅動器電路，其中該第一電位為一高電源電位，及其中該第二電位為一低電源電位。
  4. 一種驅動器電路，包含複數級的脈衝輸出電路，各該脈衝輸出電路包含：一第一電路，用以根據一第一節點的一電位及一第二節點的一電位而輸出一輸出信號；一第二電路，用以自一前級的一脈衝輸出電路供應對應於一輸出信號的一信號至該第一節點；一第三電路，用以間歇供應具有一第一電位的一信號至該第二節點；一第一電晶體，用以根據該第二節點的該電位控制該第一節點的該電位；及一第二電晶體，用以控制該第二節點的該電位，其中，該第二節點電性連接於該第一電晶體的一閘極，其中，對應於該前級中的該脈衝輸出電路產生的該輸出信號的該信號供應至該第二電晶體的一閘極，其中，在該第一電晶體的一源極端以及用以供應一第二電位的一接線之間設置一第四電路，其用以將該第一電晶體的該源極端的該第二電位升高，其中，在該第二電晶體的一源極端以及該接線之間設 置一第五電路，其用以將該第二電晶體的該源極端的一第三電位升高，其中，設置一第一開闕，用以將該第一電晶體的該源極端的一電位設為該第二電位，其中，設置一第二開闕，用以將該第二電晶體的該源極端的一電位設為該第三電位，及其中，藉由一判別電路來控制該第一及該第二開關之各者，該判別電路用以判定該第一及該第二電晶體為增強型電晶體或是空乏型電晶體。
  5. 如申請專利範圍第1項或第4項所述的驅動器電路，其中該第四電路包含一電晶體，其中該電晶體的一閘極端與一汲極端相互電性連接，及其中該電晶體的一源極端電性連接於該第二電位被供給的一接線。
  6. 如申請專利範圍第5項所述的驅動器電路，其中該第四電路包含的該電晶體的L/W 高於該第一及該第二電晶體之各者的L/W 。
  7. 如申請專利範圍第1項或第4項所述的驅動器電路，其中該判別電路包含一定電流源、一電晶體、一比較器及一緩衝電路。
  8. 如申請專利範圍第4項所述的驅動器電路，其中該 第一及該第二開關之各者為一電晶體。
  9. 如申請專利範圍第1項或第4項所述的驅動器電路，其中該第一及該第二電晶體之各者包含利用一氧化物半導體層所形成的一半導體層。
  10. 如申請專利範圍第4項所述的驅動器電路，其中該第一電位為一高電源電位，及其中該第二及該第三電位為一低電源電位。
  11. 一種顯示裝置，包含如申請專利範圍第1項或第4項所述的驅動器電路。
  12. 如申請專利範圍第11項所述的顯示裝置，其中該顯示裝置安裝於一相機及一電腦其中之一者。
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