CN113906492B - 栅极驱动电路及其驱动方法、显示面板 - Google Patents

栅极驱动电路及其驱动方法、显示面板 Download PDF

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Abstract

一种栅极驱动电路及其驱动方法、显示面板，栅极驱动电路包括多个级联的移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)、开关单元组。每个移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)和至少一行像素单元对应设置；至少部分相邻两移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)之间设置有开关单元组，开关单元组包括第一开关单元(M11,M21,M31,M41,M51,M61,M71)和第二开关单元(M12,M22,M32,M42,M52,M62,M72)。第一开关单元(M11,M21,M31,M41,M51,M61,M71)用于响应一控制信号以导通上一级移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)的输出端(Out)和相邻下一级移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)的输入端(Input)；第二开关单元(M12,M22,M32,M42,M52,M62,M72)用于响应一控制信号以导通上一级移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)的输出端(Out)和相邻下一级移位寄存器单元(GOA1,GOA2,GOA3,GOA4,GOA5,GOA6,GOA7,GOA8)的输出端(Out)；其中，第一开关单元(M11,M21,M31,M41,M51,M61,M71)和第二开关单元(M12,M22,M32,M42,M52,M62,M72)在驱动时段择一导通。

Description

栅极驱动电路及其驱动方法、显示面板
技术领域
本公开涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法、显示面板。
背景技术
显示面板显示图像的方式为一帧一帧画面依次显示，由于帧与帧之间画面的相互干扰，通常会造成显示面板显示画面时出现动态模糊。相关技术中通常在帧与帧显示之间插入黑画面，以改善图像动态模糊的问题，然而，插入黑画面的方式会降低一帧画面的显示时长，从而造成图像闪烁、显示亮度低等问题。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
根据本公开的一个方面，提供一种栅极驱动电路，应用于显示面板，所述显示面板包括多行像素单元，其中，所述栅极驱动电路包括：多个移位寄存器单元、开关单元组，所述移位寄存器单元级联设置，上一级移位寄存器单元的输出端连接相邻下一级移位寄存器单元的输入端，每个所述移位寄存器单元和至少一行像素单元对应设置，用于向与其对应的至少一行所述像素单元输入使能信号；至少部分相邻两移位寄存器单元之间设置有所述开关单元组，所述开关单元组包括：第一开关单元、第二开关单元。第一开关单元连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输入端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输入端；第二开关单元连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输出端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；其中，所述第一开关单元和第二开关单元在驱动时段择一导通。
本公开的一种示例性实施例中，所述第一开关单元还连接控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级级移位寄存器单元的输入端；所述第二开关单元还连接所述控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；其中，所述第一开关单元和第二开关单元的导通电平逻辑相反。
本公开的一种示例性实施例中，每个所述移位寄存器单元对应一行像素单元，用于向与其对应的一行像素单元提供使能信号。
本公开的一种示例性实施例中，每个所述移位寄存器单元对应多行像素单元，用于向与其对应的多行像素单元提供使能信号。
本公开的一种示例性实施例中，每相邻移位寄存器之间设置一所述开关单元组，其中，第N级开关单元组设置于第N级移位寄存器单元和第N+1级移位寄存器单元之间，N为大于等于1的正整数。
本公开的一种示例性实施例中，所述移位寄存器单元为m*2n个，其中，m为大于等于2的正整数，n为大于等于1的正整数；第km+M级开关单元组共同连接第一控制信号端，k为大于等于0的正整数，M为小于m且大于0的正整数，且km+M小于等于m*2n；第2q*m+2q+1*m*p级开关单元组共同连接第q+2控制信号端；其中，q、p为大于等于0的正整数，且2q*m+2q+1*m*p小于等于m*2n。所述第一控制信号端、第q+2控制信号端形成所述控制信号端。
本公开的一种示例性实施例中，m等于2、n等于2；第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组共同连接第一控制信号端；第二级开关单元组、第六级开关单元组共同连接第二控制信号端；第四级开关单元组连接第三控制信号端。
本公开的一种示例性实施例中，每个移位寄存器单元的输出端连接多条使能信号线，所述多条使能信号线的每一条用于向一行像素单元提供所述使能信号。
本公开的一种示例性实施例中，所述栅极驱动电路还包括：第一电源端、多个第三开关单元，多个第三开关单元与所述移位寄存器单元一一对应设置，所述第三开关单元连接所述第一电源端、所述移位寄存器单元的输出端，至少一条使能信号线，用于响应所述移位寄存器单元的输出端的信号将第一电源端传输到所述至少一条使能信号线；其中，至少一条所述使能信号线用于向一行像素单元提供所述使能信号。
本公开的一种示例性实施例中，每个移位寄存器单元所对应的像素单元行数相同。
本公开的一种示例性实施例中，与同一移位寄存器单元对应的多行像素单元相邻设置。
本公开的一种示例性实施例中，所述第一开关单元为P型晶体管，所述第二开关单元为N型晶体管；
或，所述第一开关单元为N型晶体管，所述第二开关单元为P型晶体管。
本公开的一种示例性实施例中，所述第一开关单元为P型晶体管，所述第一开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输入端；
所述第二开关单元为N型晶体管，所述第二开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输出端；
或，所述第一开关单元为N型晶体管，所述第一开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输入端；
所述第二开关单元为P型晶体管，所述第二开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输出端。
本公开的一种示例性实施例中，所述第三开关单元为开关晶体管，所述第三开关单元的栅极连接所述移位寄存器单元的输出端，第一极连接所述第一电源端，第二极连接所述至少一条使能信号线。
根据本公开的一个方面，提供一种栅极驱动电路驱动方法，用于驱动上述的栅极驱动电路，其中，包括：
在驱动时段，择一导通同一开关单元组的第一开关单元或第二开关单元。
本公开的一种示例性实施例中，m＝2，n＝2，所述驱动方法包括：
在第一驱动模式下，向第一级移位寄存器的输入端输入第一初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第一到第七级开关单元组中的第一开关单元，同时关闭第一到第七级开关单元组中的第二开关单元；
在第二驱动模式下，向第一级移位寄存器的输入端输入第二初始信号，向第一控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组中的第二开关单元，同时向第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第二级开关单元组、第六级开关单元组、第四级开关单元组中的第一开关单元；
在第三驱动模式下，向第一级移位寄存器的输入端输入第三初始信号，向第一控制信号端、第二控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组、第二级开关单元组、第六级开关单元组中的第二开关单元，同时向第三控制信号端输入第一逻辑电平，以导通第四级开关单元组中的第一开关单元；
在第四驱动模式下，向第一级移位寄存器的输入端输入第四初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第二逻辑电平，以导通第一到第七级开关单元组中的第二开关单元，同时关闭第一到第七级开关单元组中的第一开关单元。
根据本公开的一个方面，提供一种显示面板，其包括上述的栅极驱动电路。
本公开的一种示例性实施例中，所述显示面板为硅基OLED显示面板。
本公开的一种示例性实施例中，所述硅基OLED显示面板包括：显示区、第一虚拟区、检测区、第二虚拟区、阴极环区、第三虚拟区、第一驱动电路集成区、第二驱动电路集成区。第一虚拟区，位于所述显示区的一侧；检测区，位于所述第一虚拟区远离所述显示区的一侧；第二虚拟区，位于所述检测区远离所述显示区的一侧；阴极环区，位于所述第二虚拟区远离所述显示区的一侧；第三虚拟区，位于所述阴极环区远离所述显示区的一侧；第一驱动电路集成区，位于所述第三虚拟区远离所述显示区的一侧，用于集成第一栅极驱动电路，所述第一栅极驱动电路用于生成栅极驱动信号；第二驱动电路集成区，位于所述第一驱动电路集成区远离所述显示区的一侧，用于集成上述的栅极驱动电路。
本公开提供一种栅极驱动电路及其驱动方法、显示面板。所述栅极驱动电路包括：多个移位寄存器单元、开关单元组，所述移位寄存器单元级联设置，上一级移位寄存器单元的输出端连接相邻下一级移位寄存器单元的输入端，每个所述移位寄存器单元和至少一行像素单元对应设置，用于向与其对应的至少一行所述像素单元输入使能信号；至少部分相邻两移位寄存器单元之间设置有所述开关单元组，所述开关单元组包括：第一开关单元、第二开关单元。第一开关单元连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输入端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输入端；第二开关单元连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输出端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；其中，所述第一开关单元和第二开关单元在驱动时段择一导通。该栅极驱动电路能够在不同驱动模式下工作，以在保证显示面板显示亮度的前提下，改善显示面板动态模糊的技术问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一种像素驱动电路的结构示意图；
图2为图1像素驱动电路一种示例性实施例中部分节点的时序图；
图3为图1像素驱动电路另一种示例性实施例中部分节点的时序图；
图4为本公开栅极驱动电路一种示例性实施例的结构示意图；
图5为本公开栅极驱动电路各个节点的时序图；
图6为显示面板在T1时间段的显示状态图；
图7为显示面板在T2时间段的显示状态图；
图8为图4所示栅极驱动电路在第二驱动状态下各个节点的时序图；
图9为显示面板在T1时间段的显示状态图；
图10为在T2时间段显示面板的显示状态图；
图11为图4所示栅极驱动电路在第三驱动状态下各个节点的时序图；
图12为显示面板在T1时间段的显示状态图；
图13为显示面板在T2时间段的显示状态图；
图14为图4所示栅极驱动电路在第四驱动状态下各个节点的时序图；
图15为本公开栅极驱动电路一种示例性实施例中移位寄存器单元的结构示意图；
图16为图15中移位寄存器单元一种示例性实施例中部分节点的时序图；
图17为本公开栅极驱动电路另一种示例性实施例的结构示意图；
图18为本公开栅极驱动电路另一种示例性实施例的结构式示意图；
图19为本公开栅极驱动电路另一种示例性实施例的结构式示意图；
图20为图19栅极驱动电路在第一驱动状态下各个节点的时序图；
图21为图19栅极驱动电路在第一驱动状态下各个节点的时序图；
图22为图19栅极驱动电路在第一驱动状态下各个节点的时序图；
图23所为本公开硅基OLED显示面板一种示例性实施例的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1、2所示，图1为本公开一种像素驱动电路的结构示意图。图2为图1像素驱动电路一种示例性实施例中部分节点的时序图。该像素驱动电路可以包括第一P型晶体管T1、第二N型晶体管T2，驱动晶体管DT，第三P型晶体管T3、第四N型晶体管T4、电容C、发光单元OLED。第一P型晶体管T1的控制端连接第二控制端G2，第一端连接数据信号端Data，第二端连接节点G；第二N型晶体管T2的控制端连接第一控制端G1，第一端连接数据信号端Data，第二端连接节点G；第三P型晶体管T3的控制端连接使能信号端EM，第一端连接节点S，第二端连接第一电源VDD；第四N型晶体管T4控制端连接复位信号端Reset，第一端连接初始化信号端Vinit，第二端连接节点S；驱动晶体管DT控制端连接节点G，第一端连接节点S，发光电源OLED连接于第二电源端VSS和驱动晶体管DT第二端之间；电容连接于接地端GND和节点G之间。该像素驱动电路的驱动方法包括：复位阶段、数据写入阶段、发光阶段。如图2所示，在复位阶段T1：复位信号端Reset为高电平，第四N型晶体管T4在复位信号端Reset高电平作用下导通，以使初始信号端Vinit对节点S复位。在数据写入阶段T2：数据信号端Data为高电平信号，第一控制端G1为高电平信号，第二控制端G2为低电平信号，使能信号端EM为高电平信号，第三P型晶体管T3在使能信号端EM高电平作用下关断，第一P型晶体管T1在第二控制端G2低电平作用下导通，第二N型晶体管T2在第一控制端G1高电平作用下导通，以将数据信号端Data的高电平信号传输到节点G，并存储在电容C内；在发光阶段T3，使能信号端EM为低电平信号，第三P型晶体管T3在使能信号端EM低电平作用下导通，以使发光单元OLED发光。使能信号端EM的信号可以调节像素单元的发光时长。例如，如图3所示，为图1像素驱动电路另一种示例性实施例中部分节点的时序图。在T4时段使能信号EM可以持续为高电平，从而使得发光单元OLED处于关闭状态，通过控制T4的时长可以实现在帧与帧之间插入黑画面。具体的，从显示面板第一行像素单元的复位阶段到最后一行像素单元的数据写入阶段，每个像素驱动电路接收的使能信号保持高电平，在该时间段，每个像素单元不发光，该显示面板处于插黑阶段；当最后一行像素单元完成数据写入阶段后，每个像素驱动电路接收的使能信号转变为低电平，此时，显示面板所有像素单元同时发光，显示面板处于发光阶段。
然而，由于显示面板的刷新频率、IC响应时间、每行像素单元复位阶段和补偿阶段时长(复位阶段和补偿阶段可以合称为数据写入阶段)等限制，显示面板的实际发光时长较小，从而造成显示面板图像闪烁、显示亮度低等问题。
基于此，本示例性实施例提供一种栅极驱动电路，如图4所示，为本公开栅极驱动电路一种示例性实施例的结构示意图，该栅极驱动电路可以应用于显示面板，所述显示面板包括多行像素单元，所述栅极驱动电路可以包括8个移位寄存器单元GOA1-GOA8和7个开关单元组。8个移位寄存器单元级联设置，上一级移位寄存器单元的输出端Out连接相邻下一级移位寄存器单元的输入端Input；其中，每个移位寄存器单元的输出端Out可以和多行所述像素单元对应设置，以向多行所述像素单元同时输入使能信号。每相邻移位寄存器单元之间可以设置一开关单元组；其中，第N级开关单元组设置于第N级移位寄存器单元和第N+1级移位寄存器单元之间。其中，第一级开关单元组包括第一开关单元M11和第二开关单元M12，第二级开关单元组包括第一开关单元M21和第二开关单元M22，第三级开关单元组包括第一开关单元M31和第二开关单元M32，第四级开关单元组包括第一开关单元M41和第二开关单元M42，第五级开关单元组包括第一开关单元M51和第二开关单元M52，第六级开关单元组包括第一开关单元M61和第二开关单元M62，第七级开关单元组包括第一开关单元M71和第二开关单元M72。每个开关单元组对应连接一控制信号端，第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组共同连接第一控制信号端SW1；第二级开关单元组、第六级开关单元组共同连接第二控制信号端SW2；第四级开关单元组连接第三控制信号端SW3。每个开关单元组中的第一开关单元连接上一级移位寄存器单元的输出端Out、相邻下一级移位寄存器单元的输入端Input、所述控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级级移位寄存器单元的输入端；每个开关单元组中的第二开关单元连接上一级移位寄存器单元的输出端Out、相邻下一级移位寄存器单元的输出端Out、所述控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；其中，所述第一开关单元和第二开关单元的导通电平逻辑相反。其中，同一行像素单元可以指连接于同一条栅线的像素单元。
如图4所示，本示例性实施例中，每个移位寄存器单元的输出端Out可以连接多条使能信号线EM line，每条所述使能信号线EM line用于向一行像素单元提供所述使能信号。其中，每个移位寄存器单元连接的使能信号线条数可以相同，且连接于同一移位寄存器单元的使能信号线可以相邻设置。在其他示例性实施例中，所述第一开关单元和第二开关单元的导通电平逻辑也可以相同，在驱动时段，所述第一开关单元和第二开关单元可以在不同控制信号端作用下择一导通。驱动时段即为该栅极驱动电路的驱动时段。
本示例性实施例中，如图4所示，第一开关单元M11、M21、M31、M41、M51、M61、M71可以为N型晶体管，第二开关单元M12、M22、M32、M42、M52、M62、M72可以为P型晶体管。应该理解的是，在其他示例性实施例中，第一开关单元M11、M21、M31、M41、M51、M61、M71还可以为P型晶体管，第二开关单元M12、M22、M32、M42、M52、M62、M72还可以为N型晶体管。
图4所示的栅极驱动电路可以在四种工作模式下切换。在第一驱动模式下，可以向第一级移位寄存器的输入端Input输入第一初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第一到第七级开关单元组中的第一开关单元，同时关闭第一到第七级开关单元组中的第二开关单元。其中，第一逻辑电平可以为高电平。在第一模式下，如图5所示，为本公开栅极驱动电路各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；Out4为第四级移位寄存器单元GOA4输出端的时序图；Out5为第五级移位寄存器单元GOA5输出端的时序图；Out6为第六级移位寄存器单元GOA6输出端的时序图；Out7为第七级移位寄存器单元GOA7输出端的时序图；Out8为第八级移位寄存器单元GOA8输出端的时序图。多个移位寄存器单元依次移位输出高电平信号。在T1时间段，第一级移位寄存器单元GOA在初始化信号作用下输出高电平信号，如图6所示，为显示面板在T1时间段的显示状态图，其中GOAn为与第n级移位寄存器单元对应连接的像素单元区域。在T1时间段，GOA1区域的像素单元接收高电平的使能信号，因此，在T1时间段GOA1区域的像素单元不发光(即GOA1区域插黑)。如图7所示，为显示面板在T2时间段的显示状态图，其中GOAn为与第n级移位寄存器单元连接的像素单元区域。在T2时间段，第二级移位寄存器单元输出高电平信号，与第二级移位寄存器单元对应连接的像素单元接收高电平的使能信号，在T2时间段，GOA2区域的像素单元不发光(即GOA2区域插黑)。依次类推，在第一驱动模式下，与移位寄存器单元对应的各个像素区域依次滚动插黑。
在第二驱动模式下，向第一级移位寄存器的输入端Input输入第二初始信号，向第一控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组中的第二开关单元，关闭第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组中的第一开关单元；同时向第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第二级开关单元组、第六级开关单元组、第四级开关单元组中的第一开关单元，关闭第二级开关单元组、第六级开关单元组、第四级开关单元组中的第二开关单元。其中，第一逻辑电平为高电平，第二逻辑电平为低电平。在第二驱动模式下，第二级移位寄存器GOA2、第四级移位寄存器GOA4、第六级移位寄存器GOA6的输入端不能接收到上一级移位寄存器的输出信号，因此，第二级移位寄存器GOA2、第四级移位寄存器GOA4、第六级移位寄存器GOA6不输出移位信号。同时，由于第一级移位寄存器单元的输入端连接第二级移位寄存器单元的输出端，第一级移位寄存器单元可以向与第二级移位寄存器单元对应的多行像素单元提供使能信号；由于第三级移位寄存器单元的输入端连接第四级移位寄存器单元的输出端，第三级移位寄存器单元还可以向与第四级移位寄存器单元对应的多行像素单元提供使能信号；由于第五级移位寄存器单元的输入端连接第六级移位寄存器单元的输出端，第五级移位寄存器单元还可以向与第六级移位寄存器单元对应的多行像素单元提供使能信号；由于第七级移位寄存器单元的输入端连接第八级移位寄存器单元的输出端，第七级移位寄存器单元还可以向与第八级移位寄存器单元对应的多行像素单元提供使能信号。
如图8所示，为图4所示栅极驱动电路在第二驱动状态下各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；Out4为第四级移位寄存器单元GOA4输出端的时序图；Out5为第五级移位寄存器单元GOA5输出端的时序图；Out6为第六级移位寄存器单元GOA6输出端的时序图；Out7为第七级移位寄存器单元GOA7输出端的时序图；Out8为第八级移位寄存器单元GOA8输出端的时序图。如图8所示，在T1时间段，第一级移位寄存器单元GOA1的输出端输出高电平信号，如图9所示，为显示面板在T1时间段的显示状态图，其中GOAn为与第n级移位寄存器单元连接的像素单元区域。在T1时间段，第一级移位寄存器单元输出高电平信号，与第一级移位寄存器单元、第二级移位寄存器单元对应连接像素单元接收高电平的使能信号，在T1时间段GOA1、GOA2区域的像素单元不发光(即GOA1、GOA2区域插黑)。如图10所示，为在T2时间段显示面板的显示状态图，其中GOAn为与第n级移位寄存器单元连接的像素单元区域。在T2时间段，第三级移位寄存器单元输出高电平信号，与第三级移位寄存器单元、第四级移位寄存器单元对应连接像素单元接收高电平的使能信号，在T2时间段GOA3、GOA4区域的像素单元不发光(即GOA3、GOA4区域插黑)。依次类推，在T3时间段，与第五级移位寄存器单元、第六级移位寄存器单元对应连接的像素单元不发光(即在T3时间段，GOA5、GOA6区域插黑)，在T4时间段，与第七级移位寄存器单元、第八级移位寄存器单元对应连接的像素单元不发光(即在T4时间段，GOA7、GOA8区域插黑)。
在第三驱动模式下，向第一级移位寄存器的输入端输入第三初始信号，向第一控制信号端、第二控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组、第二级开关单元组、第六级开关单元组中的第二开关单元，关闭第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组、第二级开关单元组、第六级开关单元组中的第一开关单元；同时向第三控制信号端输入第一逻辑电平，以导通第四级开关单元组中的第一开关单元，关闭第四级开关单元组中的第二开关单元。其中，第一逻辑电平为高电平，第二逻辑电平为低电平。在第三驱动模式下，只有第五级移位寄存器单元的输入端能够接受到第一级移位寄存器单元输出端的信号，第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元不会输出移位信号。同时，由于第一级移位寄存器单元的输出端连接第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元的输入端，第一级移位寄存器单元还可以向与第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元对应的多行像素单元提供使能信号；由于第五级移位寄存器单元的输出端连接第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元的输入端，第五级移位寄存器单元还可以向与第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元对应的多行像素单元提供使能信号。
如图11所示，为图4所示栅极驱动电路在第三驱动状态下各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；Out4为第四级移位寄存器单元GOA4输出端的时序图；Out5为第五级移位寄存器单元GOA5输出端的时序图；Out6为第六级移位寄存器单元GOA6输出端的时序图；Out7为第七级移位寄存器单元GOA7输出端的时序图；Out8为第八级移位寄存器单元GOA8输出端的时序图。如图14所示，在T1时间段，第一级移位寄存器单元GOA1的输出端输出高电平信号，如图12所示，为显示面板在T1时间段的显示状态图，其中GOAn为与第n级移位寄存器单元连接的像素单元区域。在T1时间段，第一级移位寄存器单元输出高电平信号，GOA1、GOA2、GOA3、GOA4区域的像素单元接收高电平的使能信号，因此，在T1时间段GOA1、GOA2、GOA3、GOA4区域的像素单元不发光(即在T1时间段，GOA1、GOA2、GOA3、GOA4区域插黑)。如图13所示，为显示面板在T2时间段的显示状态图，其中GOAn为与第n级移位寄存器单元连接的像素单元区域。在T2时间段，第五级移位寄存器单元输出高电平信号，因此，在T2时间段，GOA5、GOA6、GOA7、GOA8区域的像素单元不发光(即在T2时间段，GOA5、GOA6、GOA7、GOA8区域插黑)。
在第四驱动模式下，向第一级移位寄存器的输入端输入第四初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第二逻辑电平，以导通第一到第七级开关单元组中的第二开关单元，同时关闭第一到第七级开关单元组中的第一开关单元。其中，第一逻辑电平为高电平，第二逻辑电平为低电平。在第四驱动模式下，第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第五级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元不会输出移位信号。同时，由于第一级移位寄存器单元的输出端连接第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第五级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元的输入端，第一级移位寄存器单元可以向与第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第五级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元对应的多行像素单元提供使能信号。
如图14所示，为图4所示栅极驱动电路在第四驱动状态下各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；Out4为第四级移位寄存器单元GOA4输出端的时序图；Out5为第五级移位寄存器单元GOA5输出端的时序图；Out6为第六级移位寄存器单元GOA6输出端的时序图；Out7为第七级移位寄存器单元GOA7输出端的时序图；Out8为第八级移位寄存器单元GOA8输出端的时序图。在T1时间段，第一级移位寄存器单元GOA1的输出端输出高电平信号，与第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第五级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元输出端对应连接像素单元接收高电平的使能信号，因此，在T1时间段显示面板全屏不发光。在T2时间段，第一移位寄存器单元输出低电平信号，与第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元、第五级移位寄存器单元、第六级移位寄存器单元、第七级移位寄存器单元、第八级移位寄存器单元输出端对应连接像素单元接收低电平的使能信号，因此，在T2时间段显示面板全屏发光。第四驱动模式即为相关技术中所述的帧与帧之间的插黑方式。
一方面，该栅极驱动电路可以通过第一控制信号端、第二控制信号端、第三控制信号端控制栅极驱动电路在不同的驱动模式下切换工作。另一方面，当栅极驱动电路在第一驱动模式、第二驱动模式、第三驱动模式工作时，显示面板可以实现滚动插黑，从而避免了显示面板画面动态模糊的技术问题；再一方面，该滚动插黑方式相较于相关技术中的帧与帧之间的插黑方式，可以增加每个像素单元的发光时长，从而避免了显示面板图像闪烁、显示亮度低等问题。
在上述的每一种驱动模式下，第一级移位寄存器单元需要输出的高电平有效时长不同，例如，在第一种驱动模式下，第一级移位寄存器单元输出的高电平有效时长需要覆盖与第一级移位寄存器单元对应设置的多行像素单元的数据写入时段；在第二种驱动模式下，第一级移位寄存器单元输出的高电平有效时长需要覆盖与第一级移位寄存器单元、第二级移位寄存器单元对应设置的多行像素单元的数据写入时段；在第三种驱动模式下，第一级移位寄存器单元输出的高电平有效时长需要覆盖与第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元、第四级移位寄存器单元对应设置的多行像素单元的数据写入时段；在第四种驱动模式下，第一级移位寄存器单元输出的高电平有效时长需要覆盖所有像素单元的数据写入时段。因此，相应的，在不同驱动模式下，需要向第一移位寄存器单元输入不同的初始化信号，必要时，还可以通过时钟控制信号对第一级移位寄存器单元输出的高电平时长进行调节。
本示例性实施例中，该栅极驱动电路可以与图1中的像素驱动电路对应设置。应该理解的是，在其他示例性实施例中，本公开提供的栅极驱动电路还可以与其他像素驱动电路对应设置，例如，像素驱动电路可以为2T1C、7T1C等像素结构。
如图15、16所示，图15为本公开栅极驱动电路一种示例性实施例中移位寄存器单元的结构示意图，图16为图15中移位寄存器单元一种示例性实施例中部分节点的时序图。该移位寄存器单元包括第五晶体管T5到第十四晶体管T14、第一电容C1到第三电容C3、反向器PI。如图15所示，第五晶体管T5到第十四晶体管T14可以为P型晶体管，第一电源信号端VGL持续为低电平，第二电源信号端VGH持续为高电平。如图16所示，该移位寄存器单元驱动方式包括5个阶段，在第一阶段T1，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第十四晶体管T14导通，第二电源端VGH向第三电容C3预冲高电平信号，输出端Eout为高电平；在第二阶段T2，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第十一晶体管T11导通，第一时钟信号端向电容C2充入高电平信号，以关断第十二晶体管T12，输出端Eout输出高电平；在第三阶段T3，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2前部分为低电平，输入端Input为低电平，第八晶体管T8在电容C2高电平作用下关断，输出端Eout输出高电平；在第四阶段T4，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第七晶体管T7、第十一晶体管T11导通，第一电源端VGL和第一时钟信号端向第二电容C2预冲低电平，输出端Eout输出高电平；在第五阶段T5，第一时钟信号端CLK1前部分时段为低电平，第二时钟信号端CLK2为高电平，输入端Input为高电平，第五晶体管T5导通，第六晶体管T6、第十一晶体管T11关断，输出端Eout维持上一时段的高电平。在第五阶段T5以后，第二时钟信号端CLK2变为低电平时，第八晶体管T8、第九晶体管T9、第十晶体管T10导通，输出端Eout输出低电平。
本示例性实施例中，该移位寄存器单元用于输出移位信号，应该理解的是，在其他示例性实施例中，移位寄存器单元还可以有更多的结构可供选择，这些都属于本公开的保护范围。
本示例性实施例中，如图17所示，为本公开栅极驱动电路另一种示例性实施例的结构示意图。所述栅极驱动电路还可以包括：第一电源端VDD和多个第三开关单元M3，第三开关单元M3与所述移位寄存器单元一一对应设置，所述第三开关单元M3连接所述第一电源端VDD、所述移位寄存器单元的输出端Out，多条使能信号线EM line，用于响应所述移位寄存器单元的输出端Out的信号将第一电源端VDD传输到多条使能信号线；其中，每条所述使能信号线用于向一行像素单元提供所述使能信号。其中，第三开关单元M3可以为N型晶体管，该设置可以通过第一电源端VDD增强栅极驱动电路的输出能力。应该理解的是，如果移位寄存器单元输出的有效电平为低电平，第三开关单元可以设置为P型晶体管，通过第三开关单元还可以对输入到使能信号线上的电平进行逻辑转换。
本示例性实施例中，开关单元组还可以为其他个数，并非每一相邻移位寄存器单元之间必须设置一开关单元组，例如，如图18所示，为本公开栅极驱动电路另一种示例性实施例的结构式示意图。本示例性实施例中，仅在第一级移位寄存器单元和第二级移位寄存器单元之间、第三级移位寄存器单元和第四级移位寄存器单元之间，第五级移位寄存器单元和第六级移位寄存器单元之间，第七级移位寄存器单元和第八级移位寄存器单元之间设置有开关单元组；第二级移位寄存器单元和第三级移位寄存器单元之间、第四级移位寄存器单元和第五级移位寄存器单元之间，第六级移位寄存器单元和第七级移位寄存器单元之间没有设置开关单元组。本示例性实施例可以通过控制第一控制信号端SW1输出的逻辑电平控制该栅极驱动电路在上述的第一驱动模式和第二驱动模式下工作。当第一控制信号端SW1输出高电平信号时，该栅极驱动电路在上述的第一驱动模式下工作；当第一控制信号端SW1输出低电平信号时，该栅极驱动电路在上述的第二驱动模式下工作。
本示例性实施例中，移位寄存器单元还可以为其他的个数，例如，所述移位寄存器单元可以为m*2n个，其中，m为大于等于2的正整数，n为大于等于1的正整数，每相邻移位寄存器之间可以设置一开关单元组；其中，第N级开关单元组设置于第N级移位寄存器单元和第N+1级移位寄存器单元之间。第km+M级开关单元组共同连接第一控制信号端，k为大于等于0的正整数，M为小于m且大于0的正整数，且km+M小于等于m*2n；第2q*m+2q+1*m*p级开关单元组共同连接第q+2控制信号端；其中，q、p为大于等于0的正整数，且2q*m+2q+1*m*p小于等于m*2n。例如，m＝3，n＝3时，第一级开关单元组、第二级开关单元组、第四级开关单元组、第五级开关单元组、第七级开关单元组、第八级开关单元组、第十级开关单元组、第十一级开关单元组、第十三级开关单元组、第十四级开关单元组、第十六级开关单元组、第十七级开关单元组、第十九级开关单元组、第二十级开关单元组、第二十二级开关单元组、第二十三级开关单元组共同连接第一控制信号端；第三级开关单元组、第九级开关单元组、第十五级开关单元组、第二十一级开关单元组共同连接第二控制信号端；第六级开关单元组、第十八级开关单元组共同连接第三控制信号端；第十二级开关单元组共同连接第四控制信号端。该栅极驱动电路通过控制第一控制信号端到第四控制信号端的信号可以实现5种不同的驱动模式。其中，符号“*”表示乘号。
本示例性实施例中，每个移位寄存器单元可以和一行像素单元对应设置，每个移位寄存器单元用于向一行像素单元提供使能信号。如图19所示，为本公开栅极驱动电路另一种示例性实施例的结构式示意图。该显示面板可以包括270行像素单元，相应的，栅极驱动电路可以包括270个(m*2n，m等于135、n等于1)级联的移位寄存器单元。其中，第km+M级开关单元组共同连接第一控制信号端，即第1级开关单元组到第134级开关单元组，第136级开关单元组到第269级开关单元组的控制信号端连接第一控制信号端SW1，第2q*m+2q+1*m*p级开关单元组共同连接第q+2控制信号端，即第135级开关单元组的控制端信号端连接第二控制信号端SW2。
该栅极驱动电路可以在三种驱动模式下工作：
如图20所示，为图19栅极驱动电路在第一驱动状态下各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；……Out270为第270级移位寄存器单元GOA270输出端的时序图。在第一驱动模式下，第一控制信号端、第二控制信号端均输入高电平信号，每个开关单元组中的第一开关单元导通，第二开关单元关断，该栅极驱动电路的每个移位寄存器单元逐级输出移位信号，以使每个像素单元逐行点亮。
如图21所示，为图19栅极驱动电路在第一驱动状态下各个节点的时序图，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；……Out135为第135级移位寄存器单元GOA135输出端的时序图；Out136为第136级移位寄存器单元GOA136输出端的时序图；……Out270为第270级移位寄存器单元GOA270输出端的时序图。在第二驱动模式下，第一控制信号端SW1输入低电平信号，第二控制信号端输入高电平信号，第一级移位寄存器单元到第135级移位寄存器单元的输出端短接，第136级移位寄存器单元到第270级移位寄存器单元的输出端短接。在T1时间段，第一级移位寄存器单元到第135级移位寄存器单元输出高电平，与第一级移位寄存器单元到第135级移位寄存器单元对应的像素单元处于插黑阶段；在T2时间段，第一级移位寄存器单元到第135级移位寄存器单元输出低电平，与第一级移位寄存器单元到第135级移位寄存器单元对应的像素单元处于点亮阶段，同时第136级移位寄存器单元到第270级移位寄存器单元输出高电平，与第136级移位寄存器单元到第270级移位寄存器单元对应的像素单元处于插黑阶段。
如图22所示，为图19栅极驱动电路在第一驱动状态下各个节点的时序图，其中，Out1为第一级移位寄存器单元GOA1输出端的时序图；Out2为第二级移位寄存器单元GOA2输出端的时序图；Out3为第三级移位寄存器单元GOA3输出端的时序图；……Out270为第270级移位寄存器单元GOA270输出端的时序图。在第三驱动模式下，第一控制信号端、第二控制信号端均输入低电平信号，每个开关单元组中的第一开关单元关断，第二开关单元导通，每个移位寄存器单元的输出端短路。在T1时间段，每一级移位寄存器单元均输出高电平，显示面板全屏不发光；在T2时间段，每一级移位寄存器单元均输出低电平，显示面板全屏发光。该第三种驱动模式即为相关技术中所述的帧与帧之间的插黑方式。
应该理解的是，在其他示例性实施例中，显示面板还可以包括其他行数的像素单元，开关单元组还以其他的方式共用控制信号端。例如，显示面板可以包括1080行像素单元，相应的，栅极驱动电路包括1080(m*2n，m等于135、n等于3)级移位寄存器单元。其中，第km+M级开关单元组共同连接第一控制信号端，即第1级开关单元组到第134级开关单元组，第136级开关单元组到第269级开关单元组、……第946级开关单元组到第1079级开关单元组的控制信号端连接第一控制信号端，第2q*m+2q+1*m*p级开关单元组共同连接第q+2控制信号端，即第135级开关单元组、第405级开关单元组、第675级开关单元组、第945级开关单元组的控制端信号端连接第二控制信号端。第270级开关单元组、第810级开关单元组的控制端信号端连接第三控制信号端。第540级开关单元组的控制端信号端连接第四控制信号端。该栅极驱动电路可以实现五种驱动模式的切换。
本示例性实施例还提供一种栅极驱动电路驱动方法，用于驱动上述的栅极驱动电路，该驱动方法包括：
在驱动时段，择一导通同一开关单元组的第一开关单元或第二开关单元。
本示例性实施例中，m＝2，n＝2，所述驱动方法可以包括：
在第一驱动模式下，向第一级移位寄存器的输入端输入第一初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第一到第七级开关单元组中的第一开关单元，同时关闭第一到第七级开关单元组中的第二开关单元；
在第二驱动模式下，向第一级移位寄存器的输入端输入第二初始信号，向第一控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组中的第二开关单元，同时向第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第二级开关单元组、第六级开关单元组、第四级开关单元组中的第一开关单元；
在第三驱动模式下，向第一级移位寄存器的输入端输入第三初始信号，向第一控制信号端、第二控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组、第二级开关单元组、第六级开关单元组中的第二开关单元，同时向第三控制信号端输入第一逻辑电平，以导通第四级开关单元组中的第一开关单元；
在第四驱动模式下，向第一级移位寄存器的输入端输入第四初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第二逻辑电平，以导通第一到第七级开关单元组中的第二开关单元，同时关闭第一到第七级开关单元组中的第一开关单元。
本示例性实施例提供的栅极驱动电路驱动方法与上述栅极驱动电路具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。
本示例性实施例还提供一种显示面板，该显示面板包括上述的栅极驱动电路。
本示例性实施例中，所述显示面板为硅基OLED显示面板。该硅基OLED显示面板可以应用于VR/AR等显示装置中。
如图23所示，为本公开硅基OLED显示面板一种示例性实施例的结构示意图。所述硅基OLED显示面板包括：显示区1、第一虚拟区2、检测区3、第二虚拟区4、阴极环区5、第三虚拟区6、第一驱动电路集成区7、第二驱动电路集成区8。显示区1内集成有使能信号线11；第一虚拟区2位于所述显示区1的周围；检测区3，位于所述第一虚拟区远离所述显示区的一侧，且位于所示显示区的沿所述使能信号线11延伸方向的一侧或两侧；第二虚拟区4，位于所述检测区远离所述显示区的一侧；阴极环区5，位于所述第二虚拟区远离所述显示区的一侧；第三虚拟区6，位于所述阴极环区远离所述显示区的一侧；第一驱动电路集成区7，位于所述第三虚拟区远离所述显示区的一侧，用于集成第一栅极驱动电路，所述第一栅极驱动电路用于生成栅极驱动信号；第二驱动电路集成区8，位于所述第一驱动电路集成区远离所述显示区的一侧，用于集成上述的栅极驱动电路。由于半导体的制作工艺原因，通过多次构图工艺形成的多个半导体中，位于边沿的半导体的均一性较差。本示例性实施例中，第一虚拟区1内可以集成有与显示区1内相同结构的半导体，使得显示区内的半导体远离边沿区，从而提高显示区1内半导体的均一性。检测区3内可以集成有检测电路，用于检测显示面板的工作电流。阴极环区2用于集成阴极环和像素驱动电路，该阴极环与公共阴极同层设置，以将发光单元的阴极通过过孔连接到像素驱动电路的电源端。第二虚拟区4、第三虚拟区6内集成有半导体，以提高阴极环区2内半导体的均一性。如图23所示，检测区3、第二虚拟区4、阴极环区5、第三虚拟区6、第一驱动电路集成区7、第二驱动电路集成区8可以设置于显示区的相对两侧。应该理解的是，在其他示例性实施例中，检测区3、第二虚拟区4、阴极环区5、第三虚拟区6、第一驱动电路集成区7、第二驱动电路集成区8还可以仅设置于显示区的一侧。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (19)

1.一种栅极驱动电路，应用于显示面板，所述显示面板包括多行像素单元，其特征在于，所述栅极驱动电路包括：
多个移位寄存器单元，所述移位寄存器单元级联设置，上一级移位寄存器单元的输出端连接相邻下一级移位寄存器单元的输入端，每个所述移位寄存器单元和至少一行像素单元对应设置，用于向与其对应的至少一行所述像素单元输入使能信号；
开关单元组，至少部分相邻两移位寄存器单元之间设置有所述开关单元组，所述开关单元组包括：
第一开关单元，连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输入端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输入端；
第二开关单元，连接上一级移位寄存器单元的输出端，相邻下一级移位寄存器单元的输出端，用于响应一控制信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；
其中，所述第一开关单元和第二开关单元在驱动时段择一导通。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
所述第一开关单元还连接控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级级移位寄存器单元的输入端；
所述第二开关单元还连接所述控制信号端，用于响应所述控制信号端的信号以导通上一级移位寄存器单元的输出端和相邻下一级移位寄存器单元的输出端；
其中，所述第一开关单元和第二开关单元的导通电平逻辑相反。
3.根据权利要求1所述的栅极驱动电路，其特征在于，每个所述移位寄存器单元对应一行像素单元，用于向与其对应的一行像素单元提供使能信号。
4.根据权利要求1所述的栅极驱动电路，其特征在于，每个所述移位寄存器单元对应多行像素单元，用于向与其对应的多行像素单元提供使能信号。
5.根据权利要求2所述的栅极驱动电路，其特征在于，
每相邻移位寄存器之间设置一所述开关单元组，其中，第N级开关单元组设置于第N级移位寄存器单元和第N+1级移位寄存器单元之间，N为大于等于1的正整数。
6.根据权利要求5所述的栅极驱动电路，其特征在于，
所述移位寄存器单元为m*2n个，其中，m为大于等于2的正整数，n为大于等于1的正整数；
第km+M级开关单元组共同连接第一控制信号端，k为大于等于0的整数，M为小于m且大于0的正整数，且km+M小于等于m*2n；
第2q*m+2q+1*m*p级开关单元组共同连接第q+2控制信号端；
其中，q、p为大于等于0的整数，且2q*m+2q+1*m*p小于等于m*2n；
所述第一控制信号端、第q+2控制信号端形成所述控制信号端。
7.根据权利要求6所述的栅极驱动电路，其特征在于，m等于2、n等于2；
第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组共同连接第一控制信号端；
第二级开关单元组、第六级开关单元组共同连接第二控制信号端；
第四级开关单元组连接第三控制信号端。
8.根据权利要求1所述的栅极驱动电路，其特征在于，每个移位寄存器单元的输出端连接多条使能信号线，所述多条使能信号线的每一条用于向一行像素单元提供所述使能信号。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：
第一电源端；
多个第三开关单元，与所述移位寄存器单元一一对应设置，所述第三开关单元连接所述第一电源端、所述移位寄存器单元的输出端，至少一条使能信号线，用于响应所述移位寄存器单元的输出端的信号将第一电源端的信号传输到所述至少一条使能信号线；
其中，所述至少一条使能信号线用于向一行像素单元提供所述使能信号。
10.根据权利要求4所述的栅极驱动电路，其特征在于，每个移位寄存器单元所对应的像素单元行数相同。
11.根据权利要求4所述的栅极驱动电路，其特征在于，与同一移位寄存器单元对应的多行像素单元相邻设置。
12.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一开关单元为P型晶体管，所述第二开关单元为N型晶体管；
或，所述第一开关单元为N型晶体管，所述第二开关单元为P型晶体管。
13.根据权利要求12所述的栅极驱动电路，其特征在于，
所述第一开关单元为P型晶体管，所述第一开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输入端；
所述第二开关单元为N型晶体管，所述第二开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输出端；
或，所述第一开关单元为N型晶体管，所述第一开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输入端；
所述第二开关单元为P型晶体管，所述第二开关单元的栅极连接所述控制信号端，第一极连接上一级移位寄存器单元的输出端，第二极连接相邻下一级移位寄存器单元的输出端。
14.根据权利要求9所述的栅极驱动电路，其特征在于，所述第三开关单元为开关晶体管，所述第三开关单元的栅极连接所述移位寄存器单元的输出端，第一极连接所述第一电源端，第二极连接所述至少一条使能信号线。
15.一种栅极驱动电路驱动方法，用于驱动权利要求1-14任一项所述的栅极驱动电路，其特征在于，包括：
在驱动时段，择一导通同一开关单元组的第一开关单元或第二开关单元。
16.一种栅极驱动电路驱动方法，用于驱动权利要求7所述的栅极驱动电路，其特征在于，所述驱动方法包括：
在第一驱动模式下，向第一级移位寄存器的输入端输入第一初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第一到第七级开关单元组中的第一开关单元，同时关闭第一到第七级开关单元组中的第二开关单元；
在第二驱动模式下，向第一级移位寄存器的输入端输入第二初始信号，向第一控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组中的第二开关单元，同时向第二控制信号端、第三控制信号端输入第一逻辑电平，以导通第二级开关单元组、第六级开关单元组、第四级开关单元组中的第一开关单元；
在第三驱动模式下，向第一级移位寄存器的输入端输入第三初始信号，向第一控制信号端、第二控制信号端输入第二逻辑电平，以导通第一级开关单元组、第三级开关单元组、第五级开关单元组、第七级开关单元组、第二级开关单元组、第六级开关单元组中的第二开关单元，同时向第三控制信号端输入第一逻辑电平，以导通第四级开关单元组中的第一开关单元；
在第四驱动模式下，向第一级移位寄存器的输入端输入第四初始信号，向第一控制信号端、第二控制信号端、第三控制信号端输入第二逻辑电平，以导通第一到第七级开关单元组中的第二开关单元，同时关闭第一到第七级开关单元组中的第一开关单元。
17.一种显示面板，其特征在于，包括权利要求1-14任一项所述的栅极驱动电路。
18.根据权利要求17所述的显示面板，其特征在于，所述显示面板为硅基OLED显示面板。
19.根据权利要求18所述的显示面板，其特征在于，所述硅基OLED显示面板包括：
显示区，集成有使能信号线；
第一虚拟区，位于所述显示区的周围；
检测区，位于所述第一虚拟区远离所述显示区的一侧，且位于所示显示区的沿所述使能信号线延伸方向的一侧或两侧；
第二虚拟区，位于所述检测区远离所述显示区的一侧；
阴极环区，位于所述第二虚拟区远离所述显示区的一侧；
第三虚拟区，位于所述阴极环区远离所述显示区的一侧；
第一驱动电路集成区，位于所述第三虚拟区远离所述显示区的一侧，用于集成第一栅极驱动电路，所述第一栅极驱动电路用于生成栅极驱动信号；
第二驱动电路集成区，位于所述第一驱动电路集成区远离所述显示区的一侧，用于集成权利要求1-14任一项所述的栅极驱动电路。
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