CN113314076B - 移位寄存器单元、栅极驱动电路及其控制方法 - Google Patents

Abstract

本公开提供了一种移位寄存器单元、栅极驱动电路及其控制方法。所述移位寄存器单元包括：移位寄存电路，所述移位寄存电路连接至所述移位寄存器单元的上拉节点、输入信号端、输出信号端和时钟信号端，所述移位寄存电路被配置为将所述输入信号端的电位输入至所述上拉节点，并根据所述上拉节点的电位将所述时钟信号端的电位提供至所述输出信号端；以及插黑控制电路，连接至所述上拉节点以及所述移位寄存器单元的第一插黑控制信号端、第二插黑控制信号端、插黑写入控制端和插黑输入信号端，所述插黑控制电路被配置为在所述第一插黑控制信号端、第二插黑控制信号端和插黑写入控制端的控制下，将所述插黑输入信号端的电位提供至所述上拉节点。

Description

移位寄存器单元、栅极驱动电路及其控制方法

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元、栅极驱动 电路及其控制方法。

背景技术

通常，显示装置(例如OLED显示器)包括显示面板、栅极驱动装 置、数据驱动器和时序控制器。显示面板中包含多个像素，栅极驱动装置 产生的栅极驱动信号被提供至像素行，数据驱动器向像素提供数据电压。 像素根据数据电压的大小发出不同亮度的光。然而在显示过程中常常由于 画面中运动对象的速度过快而导致出现运动残像，影响显示效果。

发明内容

本公开提出了一种移位寄存器单元，包括：

移位寄存电路，所述移位寄存电路连接至所述移位寄存器单元的上拉 节点、输入信号端、输出信号端和时钟信号端，所述移位寄存电路被配置 为将所述输入信号端的电位输入至所述上拉节点，并根据所述上拉节点的 电位将所述时钟信号端的电位提供至所述输出信号端；以及

插黑控制电路，连接至所述上拉节点以及所述移位寄存器单元的第一 插黑控制信号端、第二插黑控制信号端、插黑写入控制端和插黑输入信号 端，所述插黑控制电路被配置为在所述第一插黑控制信号端、第二插黑控 制信号端和插黑写入控制端的控制下，将所述插黑输入信号端的电位提供 至所述上拉节点。

例如，所述插黑控制电路包括第一插黑控制子电路和第二插黑子电路， 所述第一插黑控制子电路与所述第二插黑子电路连接于插黑控制节点，其 中，

所述第一插黑控制子电路与所述第一插黑控制信号端、插黑写入控制 端和所述插黑控制节点连接，并且被配置为在所述第一插黑控制信号端的 控制下，将所述插黑写入控制端的电位提供至所述插黑控制节点；

所述第二插黑控制子电路与所述第二插黑控制信号端、所述插黑控制 节点、所述插黑输入信号端和所述上拉节点连接，并且被配置为在所述第 二插黑控制信号端和所述插黑控制节点的电位的控制下，将所述插黑输入 信号端的电位提供至所述上拉节点。

例如，所述第一插黑控制子电路包括：

第一晶体管，所述第一晶体管的栅极连接至第一插黑控制信号端，所 述第一晶体管的第一极连接至插黑写入控制端，所述第一晶体管的第二极 连接至插黑控制节点。

第一电容，所述第一电容的第一极连接至插黑控制节点，所述第一电 容的第二极连接至参考信号端。

例如，所述第二插黑控制子电路包括：

第二晶体管，所述第二晶体管的栅极连接至插黑控制节点，所述第二 晶体管的第二极连接至上拉节点；

第三晶体管，所述第三晶体管的栅极连接至第二插黑控制信号端，所 述第三晶体管T3的第一极连接至插黑输入信号端，所述第三晶体管的第 二极连接至第二晶体管的第一极。

例如，所述移位寄存电路包括：

输入电路，连接所述输入信号端、所述移位寄存器单元的电源信号端 和所述上拉节点，所述输入电路被配置为在所述输入信号端的控制下将所 述电源信号端的电位提供至所述上拉节点；

输出电路，连接所述上拉节点、所述时钟信号端以及所述输出信号端， 所述输出电路被配置为在所述上拉节点的电位的控制下，将所述时钟信号 端的电位提供至所述输出信号端；

下拉电路，连接所述上拉节点、所述移位寄存器单元的下拉节点和所 述移位寄存器单元的参考信号端，所述下拉电路被配置为在所述下拉节点 的电位的控制下，将所述上拉节点的电位下拉至所述参考信号端的电位；

下拉控制电路，连接所述输入信号端以及所述电源信号端、所述参考 信号端和下拉信号端，并且被配置为在所述输入信号端和所述下拉信号端 的控制下基于所述电源信号端和所述参考信号端的电位，来控制所述下拉 节点的电位。

例如，所述下拉控制电路包括：

第四晶体管，所述第四晶体管的栅极连接至下拉信号端，所述第四晶 体管的第一极连接至电源信号端，所述第四晶体管的第二极连接至下拉节 点；

第五晶体管，所述第五晶体管的栅极连接至输入信号端。

第六晶体管，所述第六晶体管的栅极连接至输入信号端，所述第六晶 体管的第一极连接至参考信号端，所述第六晶体管的第二极连接至第五晶 体管的第一极，所述第五晶体管的第二极连接至下拉节点。

第二电容，所述第二电容的第一极连接下拉节点，所述第二电容的第 二极连接参考信号端。

例如，所述下拉电路包括：

第七晶体管，所述第七晶体管的栅极连接所述下拉节点，所述第七晶 体管的第一极连接所述参考信号端；

第八晶体管，所述第八晶体管的栅极连接所述下拉节点，所述第八晶 体管的第一极连接所述第七晶体管的第二极，所述第八晶体管的第二极连 接所述上拉节点。

例如，所述时钟信号端包括第一时钟信号端和第二时钟信号端，所述 参考信号端包括第一参考信号端和第二参考信号端，所述输出信号端包括 第一输出信号端和第二输出信号端，所述输出电路包括：

第一输出子电路，连接所述上拉节点、所述下拉节点、所述第一时钟 信号端和所述第一参考信号端，所述第一输出子电路被配置为在所述上拉 节点的电位的控制下将所述第一时钟信号端的电位提供至所述第一输出 信号端，以及在所述下拉节点的控制下，将所述第一参考信号端的电位提 供至所述第一输出信号端；

第二输出子电路，连接所述上拉节点、、所述下拉节点、所述第二时 钟信号端和所述第二参考信号端，所述第二输出子电路被配置为在所述上 拉节点的电位的控制下，将所述第二时钟信号端的电位提供至所述第二输 出信号端，以及在所述下拉节点的控制下，将所述第二参考信号端的电位 提供至所述第二输出信号端。

例如，所述第一输出子电路包括：

第九晶体管，所述第九晶体管的栅极连接至上拉结点，所述第九晶体 管的第一极连接至第一时钟信号端，所述第九晶体管的第二极连接至第一 输出信号端。

第十晶体管，所述第十晶体管的栅极连接至下拉节点，所述第十晶体 管的第一极连接至第一参考信号端，所述第十晶体管的第二极连接至第一 输出信号端；

第三电容，所述第三电容的第一极连接至上拉结点，所述第三电容的 第二极连接至第一输出信号端。

例如，所述第二输出子电路包括：

第十一晶体管，所述第十一晶体管的栅极连接至上拉结点，所述第十 一晶体管的第一极连接至第二时钟信号端，所述第十一晶体管的第二极连 接至第二输出信号端；

第十二晶体管，所述第十二晶体管的栅极连接至下拉节点，所述第十 二晶体管的第一极连接至第二参考信号端，所述第十二晶体管的第二极连 接至第二输出信号端。

例如，所述输入电路包括第十三晶体管，所述第十三晶体管的栅极连 接至输入信号端，所述第十三晶体管的第一极连接至电源信号端，所述第 十三晶体管的第二极连接至上拉节点。

例如，所述移位寄存器单元还包括：防漏电电路，所述防漏电电路连 接所述上拉节点、所述电源信号端以及所述第七晶体管的第二极，所述防 漏电电路被配置为在所述上拉节点的控制下将所述电源信号端的电位提 供至所述第七晶体管的第二极。

例如，所述防漏电电路包括：第十四晶体管，所述第十四晶体管的栅 极连接所述上拉节点，所述第十四晶体管的第一极连接所述电源信号端， 所述第十四晶体管的第二极连接所述第七晶体管的第二极。

本公开还提出了一种栅极驱动电路，包括多个级联的移位寄存器单元， 所述移位寄存器单元为如上所述的移位寄存器单元，其中，

第n级移位寄存器单元的输入信号端与第n-K/2级移位寄存器单元的 输出信号端连接，所述第n级移位寄存器单元的插黑写入控制端与第n-K 级移位寄存器单元的上拉节点连接，每个移位寄存器单元的插黑输入信号 端连接为接收插黑输入信号，其中n和K均为大于1的整数，且n＞K；

所述多级级联的移位寄存器单元分为多组，每组包括K个级联的移 位寄存器单元，其中奇数组中的K个移位寄存器单元的时钟信号端分别 连接为接收第一驱动时钟信号至第K驱动时钟信号，偶数组的K个移位 寄存器单元的时钟信号端分别连接为接收第K+1驱动时钟信号至第2K 驱动时钟信号；

奇数组中的K个移位寄存器单元的第一插黑控制信号端和第二插黑 控制信号端分别连接为接收第一插黑控制信号和第二插黑控制信号，偶数 组中的K个移位寄存器单元的第一插黑控制信号端和第二插黑控制信号 端分别连接为接收第三插黑控制信号和第四插黑控制信号。

例如，所述移位寄存器单元的时钟信号端包括第一时钟信号端和第二 时钟信号端，其中，

每组中的K个移位寄存器单元的第一时钟信号端分别连接为接收第 一控制时钟信号至第K控制时钟信号；

奇数组中的K个移位寄存器单元的第二时钟信号端分别连接为接收 第一驱动时钟信号至第K驱动时钟信号，偶数组的K个移位寄存器单元 的第二时钟信号端分别连接为接收第K+1驱动时钟信号至第2K驱动时 钟信号。

例如，每个移位寄存器单元还具有下拉控制信号端，每组中的第k 级移位寄存器单元的下拉控制信号端连接为接收第k’控制时钟信号，其 中：

其中k为整数，且1≤k≤K。

例如，第一级移位寄存器单元至第K/2级移位寄存器单元的输入信号 端连接为接收显示启动信号，第一级移位寄存器单元至第K级移位寄存 器单元的插黑写入控制端连接为接收插黑启动信号。

例如，K＝8。

本公开还提供了一种上述移位寄存器单元的控制方法，包括：

在显示模式下，移位寄存电路将输入信号端的电位输入至上拉节点， 并根据上拉节点的电位将时钟信号端的电位提供至输出信号端；

在插黑模式下，插黑控制电路在第一插黑控制信号端、第二插黑控制 信号端和插黑写入控制端的控制下，将插黑输入信号端的电位提供至所述 上拉节点，上拉节点的电位使得移位寄存电路将时钟信号端的电位提供至 输出信号端。

例如，在所述插黑模式下，

在第一时段，第一插黑控制子电路在第一插黑控制信号端的控制下， 将插黑写入控制端的电位提供至插黑控制节点；

在第二时段，第二插黑控制子电路在第二插黑控制信号端和插黑控制 节点的电位的控制下，将插黑输入信号端的电位提供至上拉节点；

在第三时段，上拉节点的电位使得输出电路的第二输出子电路将第二 时钟信号端的电位提供至第二输出信号端；

在第四时段，插黑输入信号端的电位使得第二插黑控制子电路将所述 上拉节点复位；

在第五时段，插黑写入控制端的电位使得第一插黑控制子电路插黑控 制节点复位。

本公开还提供隔离一种上述栅极驱动电路的控制方法，包括：

在正常显示时段，向栅极驱动电路施加顺序移位的2K个驱动时钟信 号，栅极驱动电路的M个移位寄存器单元中的第一级至第m级移位寄存 器单元产生顺序移位的多个输出信号，其中m和M均为正整数，m＜M；

在插黑显示时段，向栅极驱动电路施加2K个驱动时钟信号、第一插 黑控制信号、第二插黑控制信号、第三插黑控制信号、第四插黑控制信号 和插黑输入信号，栅极驱动电路的多个移位寄存器单元中的第m+1级至 第M级移位寄存器单元产生顺序移位的多个输出信号，其中在每K级移 位寄存器产生顺序移位的输出信号之后，控制多组移位寄存器单元中一组 移位寄存器单元产生同步的输出信号。

例如，所述控制多组移位寄存器单元中一组移位寄存器单元产生同步 的输出信号包括：

向所述栅极驱动电路施加第一插黑控制信号、第二插黑控制信号、插 黑输入信号以及同步的第一驱动时钟信号至第K驱动时钟信号，多组移 位寄存器单元中一个奇数组的K个移位寄存器单元产生同步的输出信号； 或者

向所述栅极驱动电路施加第三插黑控制信号、第四插黑控制信号、插 黑输入信号以及同步的第K+1驱动时钟信号至第2K驱动时钟信号，多 组移位寄存器单元中一个偶数组的K个移位寄存器单元产生同步的输出 信号。

例如，所述方法还包括：

在所述一个奇数组的K个移位寄存器单元产生同步的输出信号期间， 施加第三插黑控制信号，使得所述一个奇数组的下一组K个移位寄存器 单元各自将插黑写入控制端的电位提供至插黑控制节点；

在所述一个偶数组的K个移位寄存器单元产生同步的输出信号期间， 施加第一插黑控制信号，使得所述一个偶数组的下一组K个移位寄存器 单元各自将插黑写入控制端的电位提供至插黑控制节点。

例如，m＝M/2。

附图说明

图1示出了根据本公开一实施例的移位寄存器单元的示意框图。

图2示出了根据本公开另一实施例的移位寄存器单元的示意电路图。

图3示出了根据本公开一实施例的移位寄存电路的示意框图。

图4示出了根据本公开一实施例的移位寄存器单元的示例电路图。

图5和图6示出了根据本公开实施例的栅极驱动电路的结构图。

图7示出了根据本公开实施例的移位寄存器单元的控制方法的流程 图。

图8示出了根据本公开实施例的移位寄存器单元的控制方法在插黑 模式下的操作时序图。

图9示出了根据本公开实施例的栅极驱动电路的控制方法的流程图。

图10示出了根据本公开实施例的栅极驱动电路的控制方法的信号时 序图。

图11示出了根据本公开实施例的栅极驱动电路的控制方法在插黑显 示时段的操作时序图。

图12示出了根据本公开实施例的栅极驱动电路的控制方法的驱动效 果图。

具体实施方式

虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此 描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时 获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人 员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施 例。

另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以 提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有 这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置 以图示的方式体现以简化附图。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领 域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二” 以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的 组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是 指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件 相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平” 仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为高电平、 “第二电平”为低电平为例进行描述。本领域技术人员可以理解，本公开 不局限于此。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件。例如，本公开实施例中使用的薄膜晶体管可以是氧化 物半导体晶体管。由于这里采用的开关薄膜晶体管的源极、漏极是对称的， 所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个 称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N 型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显 然可以应用于P型薄膜晶体管的情况。

图1示出了根据本公开一实施例的移位寄存器单元的示意框图。

如图1所示，移位寄存器单元100包括移位寄存电路110和插黑控制 电路120。

移位寄存电路110连接至移位寄存器单元100的上拉节点Q、输入信 号端IN、输出信号端OUTPUT和时钟信号端CLK。移位寄存电路110 可以将输入信号端IN的电位输入至上拉节点Q，并根据上拉节点Q的电 位将时钟信号端CLK的电位提供至输出信号端OUTPUT。

插黑控制电路120连接至上拉节点Q以及移位寄存器单元100的第 一插黑控制信号端CLKB1、第二插黑控制信号端CLKB2、插黑写入控制 端CQ以及插黑输入信号端CLKP。插黑控制电路120可以在第一插黑控 制信号端CLKB1、第二插黑控制信号端CLKB2以及插黑写入控制端CQ 的控制下，将插黑输入信号端CLKP的电位提供至上拉节点0。

图2示出了根据本公开另一实施例的移位寄存器单元的示意电路图。

如图2所示，移位寄存器单元200包括移位寄存电路210和插黑控制 电路。以上对于移位寄存电路110的描述同样适用于移位寄存电路210。

插黑控制电路包括第一插黑控制子电路221和第二插黑控制子电路 222。第一插黑控制子电路221与第二插黑控制子电路222连接于插黑控 制节点H。

第一插黑控制子电路221与第一插黑控制信号端CLKB1、插黑写入 控制端CQ和插黑控制节点H连接。第一插黑控制子电路221可以在第 一插黑控制信号端CLKB1的控制下，将插黑写入控制端CQ的电位提供 至插黑控制节点H。

第二插黑控制子电路222与第二插黑控制信号端CLKB2、插黑控制 节点H、插黑输入信号端CLKP和上拉节点Q连接。第二插黑控制子电 路222可以在第二插黑控制信号端CLKB2和插黑控制节点H的电位的控 制下，将插黑输入信号端CLKP的电位提供至上拉节点Q。

在一些实施例中，第一插黑控制子电路221可以包括第一晶体管T1 和第一电容C1。如图2所示，第一晶体管T1的栅极连接至第一插黑控 制信号端CLKB1，第一晶体管T1的第一极连接至插黑写入控制端CQ， 第一晶体管T1的第二极连接至插黑控制节点H。第一电容C1的第一极 连接至插黑控制节点H，第二极连接至参考信号端LVGL。

第二插黑控制子电路222可以包括第二晶体管T2和第三晶体管T3。 如图2所示，第二晶体管T2的栅极连接至插黑控制节点H，第二晶体管 T2的第二极连接至上拉节点Q。第三晶体管T3的栅极连接至第二插黑控 制信号端CLKB2，第三晶体管T3的第一极连接至插黑输入信号端CLKP， 第三晶体管T3的第二极连接至第二晶体管T2的第一极。

图3示出了根据本公开一实施例的移位寄存电路的示意框图。

如图3所示，移位寄存电路310包括输入电路311、输出电路312、 下拉电路313以及下拉控制电路314。

输入电路311连接至输入信号端IN、移位寄存器单元的电源信号端 VDD和上拉节点Q。输入电路311可以在输入信号端IN的控制下将电源 信号端VDD的电位提供至上拉节点Q。

输出电路312连接至上拉节点Q、时钟信号端CLK以及输出信号端 OUTPUT。输出电路312可以在上拉节点Q的电位的控制下，将时钟信 号端CLK的电位提供至输出信号端OUTPUT。

下拉电路313连接上拉节点Q、移位寄存器单元的下拉节点QB和移 位寄存器单元的参考信号端LVGL。下拉电路313可以在下拉节点QB的 电位的控制下，将上拉节点Q的电位下拉至参考信号端LVGL的电位。

下拉控制电路314连接至输入信号端IN、电源信号端VDD、参考信 号端LVGL和下拉信号端CD。下拉控制电路314可以在输入信号端IN 和下拉信号端CD的控制下基于电源信号端VDD和参考信号端LVGL的 电位，来控制下拉节点QB的电位。

图4示出了根据本公开一实施例的移位寄存器单元的示例电路图。

如图4所示，移位寄存器单元400包括移位寄存电路和插黑控制电路。 移位寄存电路包括输入电路411、输出电路412、下拉电路413以及下拉 控制电路414。插黑控制电路包括第一插黑控制子电路421和第二插黑控 制子电路422。以上对于第一插黑控制子电路221和第二插黑控制子电路 222的描述同样适用于第一插黑控制子电路421和第二插黑控制子电路 422。

在一些实施例中，下拉控制电路414可以包括第四晶体管T4、第五 晶体管T5、第六晶体管T6以及第二电容C2。如图4所示，第四晶体管 T4的栅极连接至下拉信号端CD，第四晶体管T4的第一极连接至电源信 号端VDD，以及第四晶体管T4的第二极连接至下拉节点QB。第五晶体 管T5的栅极连接至输入信号端IN，第五晶体管T5的第二极连接至下拉 节点QB。第六晶体管T6的栅极连接至输入信号端IN，第六晶体管T6 的第一极连接至参考信号端LVGL，以及第六晶体管T6的第二极连接至 第五晶体管T5的第一极。第二电容C2的第一极连接下拉节点QB，第二 电容C2的第二极连接参考信号端LVGL。

在一些实施例中，下拉电路413可以包括第七晶体管T7和第八晶体 管T8。如图4所示，第七晶体管T7的栅极连接至下拉节点QB，第七晶 体管T7的第一极连接至参考信号端LVGL。第八晶体管T8的栅极连接 下拉节点QB，第八晶体管T8的第一极连接至第七晶体管T7的第二极， 第八晶体管T8的第二极连接至上拉节点Q。

在一些实施例中，时钟信号端可以包括第一时钟信号端CLKC和第 二时钟信号端CLKS。参考信号端可以包括第一参考信号端LVGL和第二 参考信号端VGL。输出信号端OUTPUT可以包括第一输出信号端CR和 第二输出信号端OUT。

在一些实施例中，如图4所示，输出电路412可以包括第一输出子电 路4121和第二输出子电路4122。

第一输出子电路4121连接至上拉节点Q、下拉节点QB、第一时钟 信号端CLKC和第一参考信号端LVGL。第一输出子电路4121可以在上 拉节点Q的电位的控制下将第一时钟信号端CLKC的电位提供至第一输 出信号端CR，以及在下拉节点QB的控制下，将第一参考信号端LVGL 的电位提供至第一输出信号端CR。

第二输出子电路4122连接至上拉节点Q、下拉节点QB、第二时钟 信号端CLKS和第二参考信号端VGL。第二输出子电路4122可以在上拉 节点Q的电位的控制下，将第二时钟信号端CLKS的电位提供至第二输 出信号端OUT，以及在下拉节点QB的控制下，将第二参考信号端VGL 的电位提供至第二输出信号端OUT。

在一些实施例中，第一输出子电路4121可以包括第九晶体管T9、第 十晶体管T10以及第三电容C3。如图4所示，第九晶体管T9的栅极连 接至上拉结点Q，第九晶体管T9的第一极连接至第一时钟信号端CLKC， 第九晶体管T9的第二极连接至第一输出信号端CR。第十晶体管T10的 栅极连接至下拉节点QB，第十晶体管T10的第一极连接至第一参考信号 端LVGL，第十晶体管T10的第二极连接至第一输出信号端CR。第三电 容C3的第一极连接至上拉结点Q，第二极连接至第一输出信号端CR。

在一些实施例中，第二输出子电路4122可以包括第十一晶体管T11 和第十二晶体管T12。如图4所示，第十一晶体管T11的栅极连接至上拉 结点Q，第十一晶体管T11的第一极连接至第二时钟信号端CLKS，第十 一晶体管T11的第二极连接至第二输出信号端OUT。第十二晶体管T12 的栅极连接至下拉节点QB，第十二晶体管T12的第一极连接至第二参考 信号端VGL，第十二晶体管T12的第二极连接至第二输出信号端OUT。

在一些实施例中，输入电路411可以包括第十三晶体管T13。如图4 所示，第十三晶体管T13的栅极连接至输入信号端IN，第十三晶体管T13 的第一极连接至电源信号端VDD，第十三晶体管T13的第二极连接至上 拉节点Q。

在一些实施例中，移位寄存器单元400还可以包括防漏电电路430。 防漏电电路430连接至上拉节点Q、电源信号端VDD以及第七晶体管T7 的第二极。防漏电电路430可以在上拉节点Q的控制下将电源信号端 VDD的电位提供至第七晶体管T7的第二极。

在一些实施例中，防漏电电路430可以包括第十四晶体管T14。如图 4所示，第十四晶体管T14的栅极连接上拉节点Q，第十四晶体管的第一 极连接电源信号端VDD，第十四晶体管的第二极连接第七晶体管T7的 第二极。

虽然上述实施例中的移位寄存器单元的移位寄存电路具有特定的结 构，然而本公开的实施例不限于此，移位寄存电路可以根据需要设计成其 他形式。

本公开的实施例通过在移位寄存器单元中引入插黑控制电路，使得能 够在显示驱动的过程中插入用于进行黑色显示的栅极驱动信号，从而减少 一帧内像素发光时间，进而改善运动残像。本公开的实施例以简单的电路 结构使移位寄存器单元具备插黑驱动的能力，且移位寄存器单元适用氧化 物工艺(例如耗尽型器件)，具备防漏电能力。

图5和图6示出了根据本公开实施例的栅极驱动电路的结构图，其中 图5示出了多个移位寄存器单元的级联关系，图6示出了多组移位寄存器 单元的级联关系。

如图5所示，栅极驱动电路500包括多个级联的移位寄存器单元 REG1，REG2，REG3，…。图5中为了简明起见，仅示出了11级移位寄存 器单元，然而本公开的实施例不限于此，移位寄存器单元的数量可以根据 需要来设置。移位寄存器单元REG1，REG2，REG3，…可以由上述任意实 施例的移位寄存器单元实现。

第n级移位寄存器单元的输入信号端与第n-K/2级移位寄存器单元的 输出信号端连接，其中n和K均为大于1的整数，且n＞K。例如在图5 中，第五级移位寄存器单元REG5的输入信号端IN与第一级移位寄存器 单元REG1的输出信号端(例如第一输出信号端CR)连接，第六级移位 寄存器单元REG6的输入信号端IN与第二级移位寄存器单元REG2的第 一输出信号端CR连接，第七级移位寄存器单元REG7的输入信号端IN 与第三级移位寄存器单元REG3的第一输出信号端CR连接，以此类推。 在一些实施例中，第一级移位寄存器单元至第K/2级移位寄存器单元的输 入信号端连接为接收显示启动信号。例如在图5中，第一级移位寄存器单 元REG1至第四级移位寄存器单元REG4的输入信号端可以连接为接收显 示启动信号STUA。

如图5和图6所示，移位寄存器单元REG1，REG2，REG3，…可以分 为多组，每组包括K个级联的移位寄存器单元。例如在图5和图6中， K＝8，也就是说每8个级联的移位寄存器单元作为一组，例如移位寄存器 单元REGREG1至REG8作为第一组(在图6中由REG<1∶8>表示)，REG9 至REG16作为第二组(在图6中由REG<9∶16>表示)，REG17至REG24 作为第三组(在图6中由REG<17∶24>表示)，以此类推。

每组移位寄存器单元的插黑写入控制端与前一组移位寄存器单元中 第一级移位寄存器单元的上拉节点连接。例如在图5中，第二组移位寄存 器单元REG9至REG16的插黑写入控制端CQ均连接至第一组中处于第 一级的移位寄存器单元REG1的上拉节点Q，第三组移位寄存器单元 REG17至REG24的插黑写入控制端CQ均连接至第二组中处于第一级的 移位寄存器单元REG9的上拉节点Q，以此类推。在一些实施例中，第一 级移位寄存器单元至第K级移位寄存器单元的插黑写入控制端连接为接 收插黑启动信号，例如在图5中，第一级移位寄存器单元REG1至第八级 移位寄存器单元REG8的插黑写入控制端CQ连接为接收插黑启动信号 STUB。

如图6所示，栅极驱动电路可以受控于2K个驱动时钟信号，例如驱 动时钟信号Clks1至Clks16。

在一些实施例中，奇数组中的K个移位寄存器单元的第二时钟信号 端分别连接为接收第一驱动时钟信号至第K驱动时钟信号。例如在图6 中，第一组REG<1∶8>中的移位寄存器单元REG1至REG8的第二时钟信 号端分别连接为接收第一驱动时钟信号Clks1至第K驱动时钟信号Clks8， 例如移位寄存器单元REG1的第二时钟信号端连接为接收第一驱动时钟信号Clks1，移位寄存器单元REG2的第二时钟信号端连接为接收第二驱 动时钟信号Clks2，以此类推，移位寄存器单元REG8的第二时钟信号端 连接为接收第八驱动时钟信号Clks8。其他奇数组(例如第三组、第五组 等等)移位寄存器单元的第二时钟信号端以类似的方式连接为接收驱动时 钟信号Clks1至Clks8，这里不再赘述。

在一些实施例中，偶数组的K个移位寄存器单元的第二时钟信号端 分别连接为接收第K+1驱动时钟信号至第2K驱动时钟信号。例如在图6 中，第二组REG<9∶16>中的移位寄存器单元REG9至REG16的第二时钟 信号端分别连接为接收第九驱动时钟信号Clks9至第16驱动时钟信号 Clks16，例如移位寄存器单元REG9的第二时钟信号端连接为接收第九驱 动时钟信号Clks9，移位寄存器单元REG10的第二时钟信号端连接为接 收第十驱动时钟信号Clks10，以此类推，移位寄存器单元REG16的第二 时钟信号端连接为接收第十六驱动时钟信号Clks16。其他偶数组(例如 第二组、第四组等等)移位寄存器单元的第二时钟信号端以类似的方式连 接为接收驱动时钟信号Clks9至Clks16，这里不再赘述。

如图6所示，栅极驱动电路还可以受控于K个控制时钟信号，例如 控制时钟信号Clkc1至Clkc8。在一些实施例中，每组中的K个移位寄存 器单元的第一时钟信号端分别连接为接收第一控制时钟信号至第K控制 时钟信号。例如在图6中，第一组移位寄存器REG<1∶8>各自的第一时钟 信号端可以一一对应地连接为接收控制时钟信号Clkc1至Clkc8。例如移 位寄存器单元REG1的第一时钟信号端连接为接收第一控制时钟信号 Clkc1，移位寄存器单元REG2的第一时钟信号端可以连接为接收第二控 制时钟信号Clkc2，以此类推，移位寄存器单元REG8的第一时钟信号端 可以连接为接收第八控制时钟信号Clkc8。类似地，第二组移位寄存器单 元REG<9∶16>中，移位寄存器单元REG9的第一时钟信号端连接为接收第一控制时钟信号Clkc1，移位寄存器单元REG10的第一时钟信号端可 以连接为接收第二控制时钟信号Clkc2，以此类推，移位寄存器单元 REG16的第一时钟信号端可以连接为接收第八控制时钟信号Clkc8。其他 组移位寄存器单元以类似的方式接收8个控制时钟信号Clkc1至Clkc8， 这里不在赘述。

在移位寄存器单元还具有下拉控制信号端的情况下，每组中的第k 级移位寄存器单元的下拉控制信号端连接为接收第k’控制时钟信号，其 中：

其中k为整数，且1≤k≤K。例如返回参考图5，每组中的第一级移位寄 存器单元(例如第一组中的移位寄存器单元REG1、第二组中的移位寄存 器单元REG9，以此类推)的下拉控制信号端CD连接为接收第五控制时 钟信号Clkc5；每组中的第二级移位寄存器单元(例如第一组中的移位寄 存器单元REG2、第二组中的移位寄存器单元REG10，以此类推)的下拉 控制信号端CD连接为接收第六控制时钟信号Clkc6，依次类推。每组中 的第五级移位寄存器单元(例如第一组中的移位寄存器单元REG5、第二 组中的移位寄存器单元REG13，以此类推)的下拉控制信号端CD连接 为接收第一控制时钟信号Clkc6，每组中的第六级移位寄存器单元(例如 第一组中的移位寄存器单元REG6、第二组中的移位寄存器单元REG14，以此类推)的下拉控制信号端CD连接为接收第二控制时钟信号Clkc6， 依次类推。

如图6所示，每个移位寄存器单元的插黑输入信号端连接为接收插黑 输入信号Clkp，例如每组中的每个移位寄存器单元REG1，RGE2，…的插 黑输入信号端均连接为接收插黑输入信号Clkp。如图6所示，奇数组中 的K个移位寄存器单元的第一插黑控制信号端和第二插黑控制信号端可 以分别连接为接收第一插黑控制信号Clkb1和第二插黑控制信号Clkb2， 偶数组中的K个移位寄存器单元的第一插黑控制信号端和第二插黑控制 信号端可以分别连接为接收第三插黑控制信号Clkb3和第四插黑控制信 号Clkb4。例如在图6中，第一组REG<1∶8>中的移位寄存器单元REG1 至REG8各自的第一插黑控制信号端可以均连接为接收第一插黑控制信 号Clkb1，移位寄存器单元REG1至REG8各自的第二插黑控制信号端可以均连接为接收第二插黑控制信号Clkb2。第二组REG<9∶16>中的移位寄 存器单元REG9至REG16各自的第一插黑控制信号端可以均连接为接收 第三插黑控制信号Clkb3，移位寄存器单元REG9至REG16各自的第二 插黑控制信号端可以均连接为接收第四插黑控制信号Clkb4。其他奇数组 和偶数组的移位寄存器单元的第一和第二插黑控制信号端以类似的方式 连接，这里不再赘述。

图7示出了根据本公开实施例的移位寄存器单元的控制方法的流程 图。该方法适用于上述任意实施例的移位寄存器单元。

在步骤S710，在显示模式下，移位寄存电路将输入信号端的电位输 入至上拉节点，并根据上拉节点的电位将时钟信号端的电位提供至输出信 号端。

在步骤S720，在插黑模式下，插黑控制电路在第一插黑控制信号端、 第二插黑控制信号端和插黑写入控制端的控制下，将插黑输入信号端的电 位提供至所述上拉节点，上拉节点的电位使得移位寄存电路将时钟信号端 的电位提供至输出信号端。

图8示出了根据本公开实施例的移位寄存器单元的控制方法在插黑 模式下的操作时序图。该方法适用于上述任意实施例的移位寄存器单元。 下面结合图4所示的移位寄存器单元400，来对图8的信号时序进行详细 描述。

在第一时段T1，第一插黑控制子电路在第一插黑控制信号端的控制 下，将插黑写入控制端的电位提供至插黑控制节点。如图8所示，第一插 黑控制信号端CLKB1和插黑写入控制端CQ处于第一电平，第一晶体管 T1导通，从而将插黑写入控制端CQ的第一电平提供至插黑控制节点H。 插黑控制节点H的第一电平使得第二晶体管T2导通以及第一电容C1开 始充电。

在第二时段T2，第二插黑控制子电路在第二插黑控制信号端和插黑 控制节点的电位的控制下，将插黑输入信号端的电位提供至上拉节点。如 图8所示，第一插黑控制信号端CLKB1和插黑写入控制端CQ变为第二 电平，第二插黑控制信号端CLKB2和插黑输入信号端CLKP处于第一电 平，第三晶体管T3导通。由于第二晶体管T2和第三晶体管T3导通，使 得插黑输入信号端CLKP的第一电平被提供至至上拉结点Q，以将上拉 结点Q的电位拉高至第一电平。

在第三时段T3，上拉节点的电位使得输出电路的第二输出子电路将 第二时钟信号端的电位提供至第二输出信号端。如图8所示，第二插黑控 制信号端CLKB2和插黑输入信号端CLKP保持在第一电平，第二时钟信 号端CLKS处于第一电平。由于上拉结点Q处于第一电平，使得第十一 晶体管T11导通，从而将第二时钟信号端CLKS的第一电平提供至第二 输出信号端OUT。

在第四时段T4，插黑输入信号端的电位使得第二插黑控制子电路将 所述上拉节点复位。如图8所示，第二插黑控制信号端CLKB2保持在第 一电平，而插黑输入信号端CLKP变为第二电平，第二时钟信号端CLKS 变为第二电平。由于此时第二插黑控制信号端CLKB2处于第一电平，同 时第一电容C1的存在使得插黑控制节点H保持在第一电平，因此第二晶体管T2和第三晶体管T3仍处于导通状态。由于插黑输入信号端CLKP 变为第二电平，因此上拉结点Q的电位被拉低至第二电平。

在第五时段T5，插黑写入控制端的电位使得第一插黑控制子电路插 黑控制节点复位。如图8所示，第一插黑控制信号端CLKB1变为第一电 平，第二插黑控制信号端CLKB2变为第二电平。插黑写入控制端CQ处 于第二电平，第一晶体管T1导通，从而将插黑写入控制端CQ的第二电 平提供至插黑控制节点H，以使插黑控制节点H的电位拉低至第二电平。

图9示出了根据本公开实施例的栅极驱动电路的控制方法的流程图。 该方法适用于上述任意实施例的栅极驱动电路。

在步骤S910，在正常显示时段，向栅极驱动电路施加顺序移位的2K 个驱动时钟信号，栅极驱动电路的M个移位寄存器单元中的第一级至第 m级移位寄存器单元产生顺序移位的多个输出信号，其中m和M均为正 整数，m＜M。在一些实施例中，K＝8。在一些实施例中，m＝M/2。

在步骤S920，在插黑显示时段，向栅极驱动电路施加2K个驱动时 钟信号、第一插黑控制信号、第二插黑控制信号、第三插黑控制信号、第 四插黑控制信号和插黑输入信号，栅极驱动电路的多个移位寄存器单元中 的第m+1级至第M级移位寄存器单元产生顺序移位的多个输出信号，其 中在每K级移位寄存器产生顺序移位的输出信号之后，控制多组移位寄 存器单元中一组移位寄存器单元产生同步的输出信号。

在一些实施例中，所述控制多组移位寄存器单元中一组移位寄存器单 元产生同步的输出信号包括：向所述栅极驱动电路施加第一插黑控制信号、 第二插黑控制信号、插黑输入信号以及同步的第一驱动时钟信号至第K 驱动时钟信号，多组移位寄存器单元中一个奇数组的K个移位寄存器单 元产生同步的输出信号；或者向所述栅极驱动电路施加第三插黑控制信号、 第四插黑控制信号、插黑输入信号以及同步的第K+1驱动时钟信号至第 2K驱动时钟信号，多组移位寄存器单元中一个偶数组的K个移位寄存器 单元产生同步的输出信号。

在一些实施例中，在所述一个奇数组的K个移位寄存器单元产生同 步的输出信号期间，还可以施加第三插黑控制信号，使得所述一个奇数组 的下一组K个移位寄存器单元各自将插黑写入控制端的电位提供至插黑 控制节点；在所述一个偶数组的K个移位寄存器单元产生同步的输出信 号期间，还可以施加第一插黑控制信号，使得所述一个偶数组的下一组K 个移位寄存器单元各自将插黑写入控制端的电位提供至插黑控制节点。

图10示出了根据本公开实施例的栅极驱动电路的控制方法的信号时 序图。该信号时序图适用于上述任意实施例的栅极驱动电路。

如图10所示，一帧可以包括正常显示时段和插黑显示时段。正常显 示时段以显示启动信号STUA的到来作为开始，插黑显示时段以插黑启 动信号STUB的到来作为开始。

在正常显示时段中，栅极驱动电路的M个移位寄存器单元中的第一 级至第m级移位寄存器单元REG1，REG2，…，REGm产生顺序移位的多个 输出信号OUT(1)，OUT(2)，…，OUT(m)，其中m和M均为正整数，m＜ M。在一些实施例中，m＝M/2。例如对于3840*2160的显示面板来说， M＝2160，在这种情况下可以设置m＝1080，从而在正常显示时段完成1080 行子像素的扫描。可以向扫描后开启的子像素施加显示数据DATA，以进 行正常画面显示。通过设置m＝M/2可以实现显示面板的基本上一半的像 素行被扫描完之后再开始进行插黑，从而将每行子像素的发光时间控制在 一帧的二分之一左右。

在插黑显示时段中，第m+1级至第M级移位寄存器单元REGm， REG(m+1)，…，REGM继续产生顺序移位的输出信号OUT(m)， OUT(m+1)，…，OUTM。在这过程中，每K级移位寄存器产生顺序移位的 输出信号之后，控制多组移位寄存器单元中一组K个移位寄存器单元产 生同步的K个输出信号。例如可以在移位寄存器REG1081至REG1089 产生顺序移位的输出信号OUT(1081)至OUT(1089)之后，控制第一组移位 寄存器单元REG1至REG8产生同步的输出信号OUT(1)至OUT(8)，以将 显示面板中的第一至八行子像素同时开启。在此期间可以向开启的第一至 第8行子像素施加黑色显示数据DATA，使得第一至八行子像素显示为黑 色，从而实现第1至8行子像素的插黑。接下来，在移位寄存器REG1090 至REG1097产生顺序移位的输出信号OUT(1090)至OUT(1097)，然后控 制第二组移位寄存器单元REG9至REG16产生同步的输出信号OUT(9) 至OUT(16)，以将显示面板中的第9至16行子像素同时开启并施加黑色 显示数据，从而实现第9至16行子像素的插黑，以此类推。

图11示出了根据本公开实施例的栅极驱动电路的控制方法在插黑显 示时段的操作时序图。该操作时序图适用于上述任意实施例的栅极驱动电 路，下面将以上述参考图4描述的移位寄存器单元以及参考图5和图6 描述的栅极驱动电路为例来对图11的操作时序进行说明。

如图11所示，插黑显示时段可以包括多个周期，每个周期包括显示 子时段和插黑子时段。例如在图11中，第一周期包括显示子时段P1和 插黑子时段P2，第二周期包括显示子时段P3和插黑子时段P4，以此类 推。

在显示子时段P1，驱动时钟信号Clks5，Clks6，Clks7，Clks8，Clks9， Clks10，Clks11，Clks12顺序移位，控制时钟信号Clkc5，Clkc6，Clkc7，Clkc8， Clkc1，Clkc2，Clkc3和Clkc4分别与Clks5至Clks12同步，移位寄存器单 元REG1077至REG1084产生顺序移位的输出信号OUT(1077)至 OUT(1084)。在显示子时段P1的开始时段T1，插黑启动信号STUB和第一插黑控制信号Clkb1为高电平，移位寄存器单元REG1至REG8均执行 以上参考图8描述的第一时段T1的操作，从而将插黑启动信号STUB的 高电平写入各自的插黑控制节点H。

在插黑子时段P2的时段T2、T3和T4，移位寄存器单元REG1至 REG8分别执行以上参考图8描述的第二时段T2、第三时段T3和第四时 段T4的操作。在时段T2，第二插黑控制信号Clkb2和插黑输入信号Clkp 均为高电平，使得移位寄存器单元REG1至REG8的上拉节点Q(1-8) 均为高电平。在时段T3，驱动时钟信号Clks1至Clks8均为高电平，使 得移位寄存器单元REG1至REG8均产生高电平的输出信号。在时段T4， 驱动时钟信号Clks1至Clks8均为低电平，使移位寄存器单元REG1至 REG8的输出信号也均变为低电平；插黑输入信号Clkp为低电平，使移 位寄存器单元REG1至REG8的上拉节点Q(1-8)被复位至低电平。在 一些实施例中，如图11所示，在时段T3期间第三插黑控制信号Clkb3 为高电平，使得第二组移位寄存器单元REG9至REG16分别将第一组移 位寄存器单元REG1至REG8的上拉节点的高电位写入插黑控制节点H。

在显示子时段P3，以类似于上述显示子时段P1，移位寄存器单元 REG1085至REG1092在驱动时钟信号Clks1-Clks4和Clks13-Clks16以及 控制时钟信号Clks1-Clks8的控制下，产生顺序移位的输出信号OUT(1085) 至OUT(1092)。其中在显示子时段P3中的时段T5，第一插黑控制信号 Clkb1为高电平，插黑启动信号STUB为低电平，第一组移位寄存器单元 REG1至REG8执行以上参考图8描述的第五时段T5的操作，将插黑启 动信号STUB的低电平提供至各自的插黑控制节点H，从而实现插黑控 制节点H的复位。

在插黑子时段P4，类似于上述插黑子时段P2，第三插黑控制信号 Clkb3、第四插黑控制信号Clkb4和插黑输入信号Clkp使得移位寄存器单 元REG9至REG16执行以上参考图8描述的时段T2至T4的操作，从而 基于驱动时钟信号Clks1至Clks8产生均为高电平的输出信号OUT(9)至 OUT(16)。在一些实施例中，如图11所示，在插黑子时段P4中，在驱动 时钟信号Clks1至Clks8为高电平期间，第一插黑控制信号Clkb1为高电 平，使得第三组移位寄存器单元REG17至REG24分别将第二组移位寄存 器单元REG9至REG16的上拉节点的高电位写入插黑控制节点H。在插 黑子时段P4之后，第三插黑控制信号Clkb3为高电平，第二组移位寄存 器单元REG9至REG16各自的插黑写入控制端由于与第一组移位寄存器 REG1至REG8的上拉节点连接而处于低电平，使得第二组移位寄存器单 元REG9至REG16以类似于上述的方式实现各自插黑控制节点H的复位。 后续周期中其他移位寄存器的操作按照与上述类似的方式进行，这里不再 赘述。

虽然上述实施例中以单个栅极驱动的子像素为例对移位寄存器单元 和栅极驱动电路进行了说明，然而本公开的实施例不限于此。本公开实施 例适用于其他类型的子像素，例如但不限于由两个栅极驱动信号来驱动的 子像素。

本公开的实施例通过使栅极驱动电路在正常扫描的过程中插入用于 进行黑色显示的栅极驱动信号，使得能够减少一帧内像素的发光时间，从 而缩短动态图片响应时间(MPRT，Moving Picture Response Time)，适用 于大尺寸AMOLED产品。

图12示出了根据本公开实施例的栅极驱动电路的控制方法的驱动效 果图。图12中，横向表示发光时间，纵向表示像素的行数，灰色部分表 示像素的发光时间。从图12可以看出，在一帧的前半部分，逐行扫描以 给像素写入用于正常显示的显示数据；在一帧的后半部分，每扫描8行子 像素就向先前发光的8行子像素写入黑色显示数据。从图12中可以看出， 通过这种方式将每行子像素的发光时间减少了大约一半。

本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并 且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不 发生结构或者原理方面的冲突的情况下可以进行自由组合。

在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚 的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改 变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (21)

1.一种移位寄存器单元，包括：

移位寄存电路，所述移位寄存电路连接至所述移位寄存器单元的上拉节点、输入信号端、输出信号端和时钟信号端，所述移位寄存电路被配置为将所述输入信号端的电位输入至所述上拉节点，并根据所述上拉节点的电位将所述时钟信号端的电位提供至所述输出信号端；以及

插黑控制电路，连接至所述上拉节点以及所述移位寄存器单元的第一插黑控制信号端、第二插黑控制信号端、插黑写入控制端和插黑输入信号端，所述插黑控制电路被配置为在所述第一插黑控制信号端、第二插黑控制信号端和插黑写入控制端的控制下，将所述插黑输入信号端的电位提供至所述上拉节点；

其中，所述插黑控制电路包括第一插黑控制子电路和第二插黑控制子电路，所述第一插黑控制子电路包括：

第一晶体管，所述第一晶体管的栅极连接至第一插黑控制信号端，所述第一晶体管的第一极连接至插黑写入控制端，所述第一晶体管的第二极连接至插黑控制节点；以及

第一电容，所述第一电容的第一极连接至插黑控制节点，所述第一电容的第二极连接至所述移位寄存器单元的参考信号端；

所述第二插黑控制子电路包括：

第二晶体管，所述第二晶体管的栅极连接至插黑控制节点，所述第二晶体管的第二极连接至上拉节点；

第三晶体管，所述第三晶体管的栅极连接至第二插黑控制信号端，所述第三晶体管的第一极连接至插黑输入信号端，所述第三晶体管的第二极连接至第二晶体管的第一极。

2.根据权利要求1所述的移位寄存器单元，其中，所述移位寄存电路包括：

输入电路，连接所述输入信号端、所述移位寄存器单元的电源信号端和所述上拉节点，所述输入电路被配置为在所述输入信号端的控制下将所述电源信号端的电位提供至所述上拉节点；

输出电路，连接所述上拉节点、所述时钟信号端以及所述输出信号端，所述输出电路被配置为在所述上拉节点的电位的控制下，将所述时钟信号端的电位提供至所述输出信号端；

下拉电路，连接所述上拉节点、所述移位寄存器单元的下拉节点和所述移位寄存器单元的参考信号端，所述下拉电路被配置为在所述下拉节点的电位的控制下，将所述上拉节点的电位下拉至所述参考信号端的电位；

下拉控制电路，连接所述输入信号端以及所述电源信号端、所述参考信号端和下拉信号端，并且被配置为在所述输入信号端和所述下拉信号端的控制下基于所述电源信号端和所述参考信号端的电位，来控制所述下拉节点的电位。

3.根据权利要求2所述的移位寄存器单元，其中，所述下拉控制电路包括：

第四晶体管，所述第四晶体管的栅极连接至下拉信号端，所述第四晶体管的第一极连接至电源信号端，所述第四晶体管的第二极连接至下拉节点；

第五晶体管，所述第五晶体管的栅极连接至输入信号端；

第六晶体管，所述第六晶体管的栅极连接至输入信号端，所述第六晶体管的第一极连接至参考信号端，所述第六晶体管的第二极连接至第五晶体管的第一极，所述第五晶体管的第二极连接至下拉节点；

第二电容，所述第二电容的第一极连接下拉节点，所述第二电容的第二极连接参考信号端。

4.根据权利要求2所述的移位寄存器单元，其中，所述下拉电路包括：

第七晶体管，所述第七晶体管的栅极连接所述下拉节点，所述第七晶体管的第一极连接所述参考信号端；

第八晶体管，所述第八晶体管的栅极连接所述下拉节点，所述第八晶体管的第一极连接所述第七晶体管的第二极，所述第八晶体管的第二极连接所述上拉节点。

5.根据权利要求2所述的移位寄存器单元，其中，所述时钟信号端包括第一时钟信号端和第二时钟信号端，所述参考信号端包括第一参考信号端和第二参考信号端，所述输出信号端包括第一输出信号端和第二输出信号端，所述输出电路包括：

第一输出子电路，连接所述上拉节点、所述下拉节点、所述第一时钟信号端和所述第一参考信号端，所述第一输出子电路被配置为在所述上拉节点的电位的控制下将所述第一时钟信号端的电位提供至所述第一输出信号端，以及在所述下拉节点的控制下，将所述第一参考信号端的电位提供至所述第一输出信号端；

第二输出子电路，连接所述上拉节点、所述下拉节点、所述第二时钟信号端和所述第二参考信号端，所述第二输出子电路被配置为在所述上拉节点的电位的控制下，将所述第二时钟信号端的电位提供至所述第二输出信号端，以及在所述下拉节点的控制下，将所述第二参考信号端的电位提供至所述第二输出信号端。

6.根据权利要求5所述的移位寄存器单元，其中，所述第一输出子电路包括：

第九晶体管，所述第九晶体管的栅极连接至上拉结点，所述第九晶体管的第一极连接至第一时钟信号端，所述第九晶体管的第二极连接至第一输出信号端；

第十晶体管，所述第十晶体管的栅极连接至下拉节点，所述第十晶体管的第一极连接至第一参考信号端，所述第十晶体管的第二极连接至第一输出信号端；

第三电容，所述第三电容的第一极连接至上拉结点，所述第三电容的第二极连接至第一输出信号端。

7.根据权利要求5所述的移位寄存器单元，其中，所述第二输出子电路包括：

第十一晶体管，所述第十一晶体管的栅极连接至上拉结点，所述第十一晶体管的第一极连接至第二时钟信号端，所述第十一晶体管的第二极连接至第二输出信号端；

第十二晶体管，所述第十二晶体管的栅极连接至下拉节点，所述第十二晶体管的第一极连接至第二参考信号端，所述第十二晶体管的第二极连接至第二输出信号端。

8.根据权利要求2所述的移位寄存器单元，其中，所述输入电路包括第十三晶体管，所述第十三晶体管的栅极连接至输入信号端，所述第十三晶体管的第一极连接至电源信号端，所述第十三晶体管的第二极连接至上拉节点。

9.根据权利要求4所述的移位寄存器单元，还包括：防漏电电路，所述防漏电电路连接所述上拉节点、所述电源信号端以及所述第七晶体管的第二极，所述防漏电电路被配置为在所述上拉节点的控制下将所述电源信号端的电位提供至所述第七晶体管的第二极。

10.根据权利要求9所述的移位寄存器单元，其中，所述防漏电电路包括：第十四晶体管，所述第十四晶体管的栅极连接所述上拉节点，所述第十四晶体管的第一极连接所述电源信号端，所述第十四晶体管的第二极连接所述第七晶体管的第二极。

11.一种栅极驱动电路，包括级联的多个移位寄存器单元，所述移位寄存器单元为如权利要求1至9中任一项所述的移位寄存器单元，其中，

第n级移位寄存器单元的输入信号端与第n-K/2级移位寄存器单元的输出信号端连接，每个移位寄存器单元的插黑输入信号端连接为接收插黑输入信号，其中n和K均为大于1的整数，且n＞K；

所述级联的多个移位寄存器单元分为多组，每组包括K个级联的移位寄存器单元，其中每组移位寄存器单元的插黑写入控制端与前一组移位寄存器单元中第一级移位寄存器单元的上拉节点连接，奇数组中的K个移位寄存器单元的时钟信号端分别连接为接收第一驱动时钟信号至第K驱动时钟信号，偶数组的K个移位寄存器单元的时钟信号端分别连接为接收第K+1驱动时钟信号至第2K驱动时钟信号；

奇数组中的K个移位寄存器单元的第一插黑控制信号端和第二插黑控制信号端分别连接为接收第一插黑控制信号和第二插黑控制信号，偶数组中的K个移位寄存器单元的第一插黑控制信号端和第二插黑控制信号端分别连接为接收第三插黑控制信号和第四插黑控制信号。

12.根据权利要求11所述的栅极驱动电路，其中，所述移位寄存器单元的时钟信号端包括第一时钟信号端和第二时钟信号端，其中，

每组中的K个移位寄存器单元的第一时钟信号端分别连接为接收第一控制时钟信号至第K控制时钟信号；

奇数组中的K个移位寄存器单元的第二时钟信号端分别连接为接收第一驱动时钟信号至第K驱动时钟信号，偶数组的K个移位寄存器单元的第二时钟信号端分别连接为接收第K+1驱动时钟信号至第2K驱动时钟信号。

13.根据权利要求12所述的栅极驱动电路，其中，每个移位寄存器单元还具有下拉控制信号端，每组中的第k级移位寄存器单元的下拉控制信号端连接为接收第k’控制时钟信号，其中：

其中k为整数，且1≤k≤K。

14.根据权利要求11所述的栅极驱动电路，其中，第一级移位寄存器单元至第K/2级移位寄存器单元的输入信号端连接为接收显示启动信号，第一级移位寄存器单元至第K级移位寄存器单元的插黑写入控制端连接为接收插黑启动信号。

15.根据权利要求11至14中任一项所述的栅极驱动电路，其中，K＝8。

16.一种如权利要求1至10中任一项所述的移位寄存器单元的控制方法，包括：

在显示模式下，移位寄存电路将输入信号端的电位输入至上拉节点，并根据上拉节点的电位将时钟信号端的电位提供至输出信号端；

在插黑模式下，插黑控制电路在第一插黑控制信号端、第二插黑控制信号端和插黑写入控制端的控制下，将插黑输入信号端的电位提供至所述上拉节点，上拉节点的电位使得移位寄存电路将时钟信号端的电位提供至输出信号端。

17.根据权利要求16所述的方法，其中，在所述插黑模式下，

在第一时段，第一插黑控制子电路在第一插黑控制信号端的控制下，将插黑写入控制端的电位提供至插黑控制节点；

在第二时段，第二插黑控制子电路在第二插黑控制信号端和插黑控制节点的电位的控制下，将插黑输入信号端的电位提供至上拉节点；

在第三时段，上拉节点的电位使得输出电路的第二输出子电路将第二时钟信号端的电位提供至第二输出信号端；

在第四时段，插黑输入信号端的电位使得第二插黑控制子电路将所述上拉节点复位；

在第五时段，插黑写入控制端的电位使得第一插黑控制子电路插黑控制节点复位。

18.一种如权利要求11至15中任一项所述的栅极驱动电路的控制方法，包括：

在正常显示时段，向栅极驱动电路施加顺序移位的2K个驱动时钟信号，栅极驱动电路的M个移位寄存器单元中的第一级至第m级移位寄存器单元产生顺序移位的多个输出信号，其中m和M均为正整数，m＜M；

在插黑显示时段，向栅极驱动电路施加2K个驱动时钟信号、第一插黑控制信号、第二插黑控制信号、第三插黑控制信号、第四插黑控制信号和插黑输入信号，栅极驱动电路的多个移位寄存器单元中的第m+1级至第M级移位寄存器单元产生顺序移位的多个输出信号，其中在每K级移位寄存器产生顺序移位的输出信号之后，控制多组移位寄存器单元中一组移位寄存器单元产生同步的输出信号。

19.根据权利要求18所述的方法，其中，所述控制多组移位寄存器单元中一组移位寄存器单元产生同步的输出信号包括：

向所述栅极驱动电路施加第一插黑控制信号、第二插黑控制信号、插黑输入信号以及同步的第一驱动时钟信号至第K驱动时钟信号，多组移位寄存器单元中一个奇数组的K个移位寄存器单元产生同步的输出信号；或者

向所述栅极驱动电路施加第三插黑控制信号、第四插黑控制信号、插黑输入信号以及同步的第K+1驱动时钟信号至第2K驱动时钟信号，多组移位寄存器单元中一个偶数组的K个移位寄存器单元产生同步的输出信号。

20.根据权利要求18所述的方法，还包括：

在所述一个奇数组的K个移位寄存器单元产生同步的输出信号期间，施加第三插黑控制信号，使得所述一个奇数组的下一组K个移位寄存器单元各自将插黑写入控制端的电位提供至插黑控制节点；

在所述一个偶数组的K个移位寄存器单元产生同步的输出信号期间，施加第一插黑控制信号，使得所述一个偶数组的下一组K个移位寄存器单元各自将插黑写入控制端的电位提供至插黑控制节点。

21.根据权利要求18至20中任一项所述的方法，其中，m＝M/2。

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