CN113763886B - 移位寄存器、驱动电路、显示面板以及显示设备 - Google Patents

移位寄存器、驱动电路、显示面板以及显示设备 Download PDF

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Abstract

提供一种移位寄存器、驱动电路、显示面板以及显示设备。所述移位寄存器包括第一控制电路，用于将第一电源端和/或第二时钟端的电压供应给第一输出端；第二控制电路，用于根据第一输入端的信号和第二输入端的信号，将第一电源端或第一控制子电路中第一节点的电压提供给第二节点；第三控制电路，用于根据第二节点的电压、第一时钟端的信号以及第二时钟端的信号，将第一电源端或第二输入端的电压提供给第三节点；输出电路，用于根据第二节点和第三节点的电压将第一电源端或第二电源端的电压供应给第二输出端；以及稳压电路，连接第二电源端和第二节点，用于基于第二电源端的电压来稳定第二节点的电压。

Description

移位寄存器、驱动电路、显示面板以及显示设备
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器、驱动电路、显示面板及显示设备。
背景技术
在目前OLED显示领域，通过GOA(Gate on Array)电路及时序设计来驱动显示屏显示。相关技术中，在GOA电路输出两种输出信号时，往往需要采用两个GOA单元进行工作，这样增加了GOA的晶体管和信号线数量，并且连线跨线多，占用空间较大，无法有效减小边框宽度，无法适应窄边框的需求。
发明内容
本公开的实施例提供了一种移位寄存器，包括：
第一控制电路，用于根据第一输入端的信号、第一时钟端的信号以及第二时钟端的信号，将第一电源端和/或第二时钟端的电压供应给第一输出端；
第二控制电路，用于根据所述第一输入端的信号和第二输入端的信号，将所述第一电源端或所述第一控制电路中第一节点的电压提供给第二节点，其中，所述第一节点为所述第一控制电路中用于控制所述第二时钟端的电压供应给所述第一输出端的节点；
第三控制电路，用于根据所述第二节点的电压、所述第一时钟端的信号以及所述第二时钟端的信号，将所述第一电源端或所述第二输入端的电压提供给第三节点；
输出电路，用于根据所述第二节点和第三节点的电压将所述第一电源端或第二电源端的电压供应给第二输出端；以及
稳压电路，连接在所述第二电源端和所述第二节点之间，用于基于所述第二电源端的电压来稳定所述第二节点的电压。
例如，所述第二控制电路包括：
第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的第一极连接所述第一节点，所述第一晶体管的第二极连接所述第二节点；以及
第二晶体管，所述第二晶体管的栅极连接所述第二输入端，所述第二晶体管的第一极连接所述第一电源端，所述第二晶体管的第二极连接所述第二节点；以及
第一电容，所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第二时钟端。
例如，所述稳压电路包括：第四晶体管，所述第四晶体管的栅极和所述第四晶体管的第一极连接所述第二节点，所述第四晶体管的第二极连接所述第二电源端。
例如，所述第三控制电路包括：
第五晶体管，所述第五晶体管的栅极与所述第二节点连接，所述第五晶体管的第一极与所述第一电源端连接，所述第五晶体管的第二极与所述第三节点连接；
第六晶体管，所述第六晶体管的栅极与所述第一时钟端连接，所述第六晶体管的第一极与所述第二输入端连接，所述第六晶体管的第二极与所述第三节点连接；
第二电容，所述第二电容的第一端连接所述第三节点，所述第二电容的第二端连接所述第二时钟端。
例如，所述第三控制电路还包括：
第七晶体管，所述第七晶体管的栅极与所述第二电源端连接，所述第七晶体管的第一级连接所述第五晶体管的第二极和所述第六晶体管的第二极，所述第七晶体管的第二极连接所述第三节点。
例如，所述输出电路包括：
第八晶体管，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的第一极连接所述第一电源端，所述第八晶体管的第二极连接所述第二输出端；
第九晶体管，所述第九晶体管的栅极连接所述第三节点，所述第九晶体管的第一极连接所述第二电源端，所述第九晶体管的第二极连接所述第二输出端。
例如，所述第一输入端的信号为第一输入信号，所述第二输入端的信号为第二输入信号，
所述第二输入信号的上升沿时间在所述第一输入信号的下降沿时间之前，且所述下降沿时间与所述上升沿时间之间的间隔小于或等于一个时钟周期，所述时钟周期为所述第一时钟端和/或所述第二时钟端的信号周期。
例如，所述第一控制电路包括：
输入子电路，用于根据所述第一输入端的信号以及所述第一时钟端的信号，控制所述第一节点和第四节点的电压；
信号处理子电路，用于根据所述第四节点的电压以及所述第二时钟端的信号，控制所述第一节点的电压；
信号输出子电路，用于根据所述第一节点和所述第四节点的电压，将所述第一电源端和/或所述第二时钟端的电压供应给所述第一输出端。
例如，所述输入子电路包括：
第十晶体管，所述第十晶体管的栅极连接所述第一时钟端，所述第十晶体管的第一极连接所述第一输入端，所述第十晶体管的第二极连接所述第一节点；
第十一晶体管，所述第十一晶体管的栅极连接所述第一节点，所述第十一晶体管的第一极连接所述第四节点，所述第十一晶体管的第二极连接所述第一时钟端；
第十二晶体管，所述第十二晶体管的栅极与所述第一时钟端连接，所述第十二晶体管的第一极与所述第二电源端连接，所述第十二晶体管的第二极与所述第四节点连接。
例如，所述信号输出子电路包括：
第十三晶体管，所述第十三晶体管的栅极与所述第四节点连接，所述第十三晶体管的第一极与所述第一电源端连接，所述第十三晶体管的第二极与所述第一输出端连接；
第十四晶体管，所述第十四晶体管的栅极与第五节点连接，所述第十四晶体管的第一极与第一输出端连接，所述第十四晶体管的第二极与所述第二时钟端；
第十五晶体管，所述第十五晶体管的栅极与所述第二电源端连接，所述第十五晶体管的第一极与所述第一节点连接，所述第十五晶体管的第二极与所述第五节点连接；
第三电容，所述第三电容的第一端连接所述第十三晶体管的第一极，所述第三电容的第二端连接所述第五节点；
第四电容，所述第四电容的第一端连接所述第一电源端，所述第四电容的第二端连接所述第四节点。
例如，所述信号处理电路包括：
第十六晶体管，所述第十六晶体管的栅极与所述第四节点连接，所述第十六晶体管的第一极与所述第一电源端连接；
第十七晶体管，所述第十七晶体管的栅极与所述第二时钟端连接，所述第十七晶体管的第一极与所述第十六晶体管的第二极连接，所述第十七晶体管的第二极与所述第一节点连接。
例如，所述第一时钟端用于接收第一时钟信号，所述第二时钟端用于接收第二时钟信号，所述第二时钟信号相对于所述第一时钟信号而移位。
本公开的实施例还提供了一种驱动电路，其中，包括多个依次级联的如上所述的移位寄存器，
第一级所述移位寄存器的第一输入端用于接收第一启动信号，第二输入端用于接收第二启动信号；
第n级移位寄存器的第一输入端与第n-1级移位寄存器的第一输出端连接，第n级移位寄存器的第二输入端与第n-1级移位寄存器的第二输出端连接，n为大于1的整数。
本公开的实施例还提供了一种显示面板，包括：
多行像素电路，每行像素电路连接对应的第一驱动线和第二驱动线；
所述驱动电路中第n级移位寄存器的第一输出端与第n行像素电路所连接的第一驱动线连接，第n级移位寄存器的第二输出端与第n行像素电路所连接的第二驱动线连接。
例如，所述第一驱动线为行扫描线，所述第二驱动线为发光控制线。
例如，所述第一驱动线为正相行扫描线，所述第二驱动线为反相行扫描线。
本公开的实施例还提供了一种显示设备，包括如上所述的显示面板。
附图说明
为了更清楚地说明本公开文本的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开文本的一些实施例，而非对本公开文本的限制，其中：
图1示意性示出了本公开一个示例性实施例的移位寄存器的示意框图；
图2示意性示出了本公开一个示例性实施例的移位寄存器的电路图；
图3示意性示出了本公开又一个示例性实施例的移位寄存器的电路图；
图4示意性示出了本公开一个示例性实施例的移位寄存器的信号时序图；
图5示意性示出了本公开另一个示例性实施例的移位寄存器的信号时序图；
图6示意性示出了本公开实施例图4所示的移位寄存器的信号时序的仿真图；
图7示意性示出了本公开实施例图5所示的移位寄存器的信号时序的仿真图；
图8示意性示出了本公开一个示例性实施例的移位寄存器的各端子信号时序的仿真图；
图9示意性示出了本公开一个示例性实施例的驱动电路的信号时序的仿真图；
图10为第一示例性时序状态下图2所示的移位寄存器的四行输出波形图；
图11为第二示例性时序状态下图2所示的移位寄存器的四行输出波形图；
图12为第一示例性时序状态下图3所示的移位寄存器的四行输出波形图；
图13为第二示例性时序状态下图3所示的移位寄存器的四行输出波形图；
图14示意性示出了本公开一个示例性实施例的驱动电路的结构图；
图15示意性示出了本公开一个示例性实施例的显示面板的结构图；
图16示意性示出了本公开一个示例性实施例的显示设备的结构图。
具体实施方式
虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施例。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置以图示的方式体现以简化附图。
下面结合图1至图3对本公开实施例的移位寄存器进行详细说明。
图1示意性示出了本公开的移位寄存器100包括第一控制电路110、第二控制电路120、第三控制电路130、输出电路140和稳压电路150。
第一控制电路110可以根据第一输入端GSTV1的信号、第一时钟端 GCK的信号以及第二时钟端GCB的信号，将第一电源端VGH和/或第二时钟端GCB的电压供应给第一输出端GOUT1。在一些实施例中，第一控制电路110可以包括输入子电路101、信号处理子电路102以及信号输出子电路103。输入子电路101可以根据第一输入端GSTV1的信号以及第一时钟端GCK的信号，控制第一节点N1和第四节点N4的电压。信号处理子电路102可以根据第四节点N4的电压以及第二时钟端GCB的信号，控制第一节点N1的电压。信号输出子电路103可以根据第一节点 N1和第四节点N4的电压，将第一电源端VGH和/或第二时钟端GCB的电压供应给第一输出端GOUT1。
第二控制电路120可以根据第一输入端GSTV1的信号和第二输入端GSTV2的信号，将第一电源端VGH或第一控制电路110中第一节点N1 的电压提供给第二节点N2，其中，第一节点N1为第一控制电路110中用于控制第二时钟端GCB的电压供应给第一输出端GOUT1的节点。
第三控制电路130可以根据第二节点N2的电压、第一时钟端GCK 的信号以及第二时钟端GCB的信号，将第一电源端VGH或第二输入端 GSTV2的电压提供给第三节点N3。
输出电路140可以根据第二节点N2和第三节点N3的电压将第一电源端VGH或第二电源端VGL的电压供应给第二输出端GOUT2。
稳压电路150连接在第二电源端VGL和第二节点N2之间。稳压电路150可以基于第二电源端VGL的电压来稳定第二节点N2的电压。
图2示意性示出了本公开一个示例性实施例的移位寄存器的电路图。
如图2所示，移位寄存器100包括第一控制电路110、第二控制电路 120、第三控制电路130、输出电路140和稳压电路150。以上对于第一控制电路110、第二控制电路120、第三控制电路130、输出电路140和稳压电路150的描述同样适用于本实施例。
在图2中，第二控制电路可以包括第一晶体管T1、第二晶体管T2 和第一电容C1。第一晶体管T1的栅极连接第一输入端GSTV1，第一晶体管T1的第一极连接第一节点N1，第一晶体管T1的第二极连接第二节点N2。第二晶体管T2的栅极连接第二输入端GSTV2，第二晶体管T2 的第一极连接第一电源端VGH，第二晶体管T2的第二极连接第二节点 N2。第一电容C1的第一端连接第二节点N2，第一电容C1的第二端连接第二时钟端GCB。在一些实施例中，第一电容C1的第二端可以连接其他信号端，例如可以连接第一电源端VGH。
稳压电路150可以包括第四晶体管T4。第四晶体管T4的栅极和第四晶体管T4的第一极连接第二节N2点，第四晶体管T4的第二极连接第二电源端VGL。
第三控制电路130可以包括第五晶体管T5、第六晶体管T6和第二电容C2。第五晶体管T5的栅极与第二节点N2连接，第五晶体管T5的第一极与第一电源端VGH连接，第五晶体管T5的第二极与第三节点N3 连接。第六晶体管T6的栅极与第一时钟端GCK连接，第六晶体管T6的第一极与第二输入端GSTV2连接，第六晶体管T6的第二极与第三节点 N3连接。第二电容C2的第一端连接第三节点N3，第二电容C2的第二端连接第二时钟端GCB。在一些实施例中，第三控制电路130还包括第七晶体管T7，其中，第七晶体管T7的栅极与第二电源端VGL连接，第七晶体管T7的第一级连接第五晶体管T5的第二极和第六晶体管T6的第二极，第七晶体管T7的第二极连接第三节点N3。
输出电路140可以包括第八晶体管T8和第九晶体管T9。第八晶体管 T8的栅极连接第二节点N2，第八晶体管T8的第一极连接第一电源端 VGH，第八晶体管T8的第二极连接第二输出端GOUT2。第九晶体管T9 的栅极连接第三节点N3，第九晶体管T9的第一极连接第二电源端VGL，第九晶体管T9的第二极连接第二输出端GOUT2。
在一些实施例中，第一输入端GSTV1的信号为第一输入信号STV1，第二输入端GSTV2的信号为第二输入信号STV2，第二输入信号STV2 的上升沿时间在第一输入信号STV1的下降沿时间之前，且下降沿时间与上升沿时间之间的间隔小于或等于一个时钟周期，时钟周期为第一时钟端和/或所述第二时钟端的信号周期。
第一控制电路110可以包括输入子电路101、信号处理子电路102以及信号输出子电路103。
作为一种实施方式，如图2所示，输入子电路101可以包括第十晶体管T10、第十一晶体管T11和第十二晶体管T12。第十晶体管T10的第一极与第一输入端连接，第二极与第一节点N1连接，栅极与第一时钟端连接。第十一晶体管T11的第一极与第四节点N4连接，第二极与第一时钟端连接，栅极与第一节点N1连接。第十二晶体管T12的第一极与第二电源端连接，第二极与第四节点N4连接，栅极与第一时钟端连接。
如图2所示，信号输出子电路103可以包括：第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第三电容C3和第四电容C4。第十三晶体管T13的第一极与第一电源端连接，第二极与第一输出端连接，栅极与第四节点N4连接。第十四晶体管T14的第一极与第一输出端连接，第二极与第二时钟端连接，栅极与第五节点N5连接。第十五晶体管T15 的第一极与第一节点N1连接，第二极与第五节点N5连接，栅极与第二电源端连接。第三电容C3连接在第十四晶体管T14的第一极与第五节点N5之间。第四电容C4连接在第一电源端与第四节点N4之间。其中，通过设置第十五晶体管T15能够阻断流向输入子电路101以及信号处理子电路102的自举电压，能够防止电容自举产生的过低电压会造成输入子电路101以及信号处理子电路102中场效应晶体管的信赖性失效，从而减少异常显示的情况。
如图2所示，信号处理子电路102可以包括串联连接在第一电源端与第一节点N1之间的第十六晶体管T16和第十七晶体管T17。第十六晶体管T16的栅极与第四节点N4连接，第十六晶体管T16的第一极与第一电源端VHG连接，第十六晶体管T16的第二极与第十七晶体管T17的第一极连接。第十七晶体管T17的栅极与第二时钟端GCB连接，第十七晶体管T17的第一极与第十六晶体管T16的第二极连接，第十七晶体管T17 的第二极与第一节点N1连接。当第四节点N4的电压控制第十六晶体管 T16导通，且第二时钟端控制第十七晶体管T17导通时，第一电源端的电压输入到第一节点N1，使得第一节点N1为高电平。
需要说明的是，除了上述示例性结构以外，第一控制电路110还可以采用其他实现方式，只要能够实现其功能即可。
图3示意性示出了本公开又一个示例性实施例的移位寄存器的电路图。图3的移位寄存器300与上述移位寄存器200类似，区别至少在于第二控制电路的结构。为了简明起见，下面将主要对区别部分进行详细说明。
如图3所示，移位寄存器300包括第一控制电路110、第二控制电路 120’、第三控制电路130和输出电路140。第二控制电路120’除了包括第一晶体管T1、第二晶体管T2和第一电容C1之外还包括第三晶体管T3。第二晶体管T2的第二极通过第三晶体管T3连接至第二节点N2，其中第三晶体管T3的栅极连接第一时钟端GCK，第三晶体管T3的第一极连接第二晶体管T2的第二极，第三晶体管T3的第二极连接第二节点N2。在第二控制电路120’中，第一电容C1的第一端连接第二节点N2，第二电容C1的第二端连接第一电源端VGH。
作为一种实施方式，上述的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管 T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管 T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16以及第十七晶体管T17可以均为低电平导通、高电平截止的晶体管，例如，可以均为P型MOS管。
为了更清楚地理解本发明实施例提供的技术方案，下面以GSTV1为扫描驱动控制信号，GSTV2为发光驱动控制信号，第一驱动信号GOUT1 为扫描信号，第二驱动信号GOUT2为发光控制信号为例，参考图4对图 3示出的移位寄存器的控制时序进行说明。
图4示意性示出了本公开一个示例性实施例的移位寄存器的信号时序图。需要说明的是，图4中其他未说明的时刻皆为重复时刻，此处就不再做重复说明。并且，为了保证开启充电之前像素电路中的OLED处于非发光状态，GSTV2的上升沿时间在GSTV1的下降沿时间之前。假设 GSTV2的上升沿时间与GSTV1的下降沿时间之间的时间间隔为T。作为一种实施方式，时间间隔T可以设置为小于或等于一个时钟周期。这样能够保证第一晶体管T1及时被开启，使得N2节点为低电平，VGH充入 N3节点，避免GCB从高电平切换到低电平时拉低N3节点的电压，开启第九晶体管T9，导致GOUT2波形异常，从而进一步保证了GOUT2波形的稳定性，有利于画面的正常显示。例如，若固定GSTV2上升沿在t2 时段，那么GSTV1下降沿则设定于t4时段之前。具体实施时，若对该时间间隔T有所需求，可通过添加虚拟(dummy)GOA单元解决。
下面就图4示出的t1-t9时段为例，对图3示出的移位寄存器300的电路的工作阶段各节点电压变化情况，及对应时刻电路的导通情况进行说明，未列举工作阶段皆为重复阶段。需要说明的是，GSTV1、GSTV2、 GCK和GCB的高电平电压为7V，低电平电压为-7V。
t1时段：第一时钟端GCK为低电平，第二时钟端GCB为高电平，第一输入端GSTV1为高电平，第二输入端GSTV2为低电平。在t1时段，第二时钟信号GCB为高电平使第十七晶体管T17关闭。第一时钟端GCK 为低电平使第十晶体管T10导通，由于第十五晶体管T15在第二电源端VGL的控制下处于导通状态，因此第一输入信号端GSTV1的高电平输入至节点N1和N5。节点N1和N5的高电平使第十一晶体管T11、第十四晶体管T14关闭。第一时钟端GCK的低电平还使第十二晶体管T12打开，从而将第二电源端VGL的低电平输入至N4节点。N4节点的低电平使第十三晶体管T13打开，第一输出端GOUT1输出高电平。第一时钟端GCK 的低电平还使第三晶体管T3打开，第二输入端GSTV2为低电平还使第二晶体管T2打开，从而使第一电源端VGH的高电平输入至N2节点。 N2节点的高电平使第五晶体管T5、第八晶体管T8关闭。此时，N3节点的电压为-4.3V，而VGL的电压为-7V，此时第九晶体管T9未打开，第二输出端GOUT2延续上一时段的低电平输出。需要说明的是，上一时段，因为第二输出端GSTV2低电平已输入至N3节点，且GCB电平高切低将 N3节点的电压进一步拉低至-12V左右，因此，第九晶体管T9能打开，第二输出端GOUT2在上一时段输出低电平。
t2时段：第一时钟端GCK为高电平，第二时钟端GCB为低电平， GSTV1为高电平，GSTV2为高电平。在t2时段，GCK为高电平，第三晶体管T3、第十晶体管T10、第十二晶体管T12以及第六晶体管T6关闭，第三电容C3保持N1节点电压为高电平，第十一晶体管T11和第十四晶体管T14关闭。第一电容C1保持N2节点电压为高，第五晶体管T5和第八晶体管T8关闭。GSTV1为高电平，第一晶体管T1关闭。GSTV2 为高电平，第二晶体管T2关闭。第四电容C4保持N4节点电压为负，第十三晶体管T13打开，GOUT1输出高电平。由于第二电容C2一侧GCB 电压是由高电平切换到低电平，N3节点的负电压进一步拉低，第九晶体管T9打开，GOUT2输出低电平。
t3时段：第一时钟端GCK为低电平，第二时钟端GCB为高电平，第一输入端GSTV1为低电平，第二输入端GSTV2为高电平。在t3时段， GSTV2为高电平，第二晶体管T2关闭。GCB为高电平，第十七晶体管 T17关闭。GCK为低电平，第十晶体管T10打开，GSTV1低电平输入至N1节点以及N5节点，第十四晶体管T14打开，GCB高电平和VGH同为GOUT1信号源，GOUT1输出高电平。由于GSTV1为低电平，第一晶体管T1打开，GSTV1低电平写入N2节点。由于N2节点电压为负，第五晶体管T5打开，VGH写入N3节点，第九晶体管T9关闭。同时，由于N2节点电压为负，第八晶体管T8打开，GOUT2输出高电平。
t4时段：第一时钟端GCK为高电平，第二时钟端GCB为低电平，第一输入端GSTV1从低电平切换到高电平，第二输入端GSTV2为高电平。在t4时段，GSTV2为高电平，第二晶体管T2关闭，GSTV1从低电平切换到高电平，第一晶体管T1关闭。由于GCK为高电平，第十晶体管T10、第十二晶体管T12、第六晶体管T6、第三晶体管T3关闭。同时， GCB是从高电平切换到低电平，GOUT1输出低电平，并通过第三电容 C3进一步拉低N5节点的电压。这样，N1节点电压为负，第十一晶体管 T11打开，GCK高电平输入至N4节点，第十三晶体管T13关闭。由于 N2节点电压为负，第五晶体管T5打开，VGH输入至N3节点，第九晶体管T9关闭。由于N2节点电压为负，第八晶体管T8打开，GOUT2输出高电平。
t5时段：第一时钟端GCK为低电平，第二时钟端GCB为高电平，第一输入端GSTV1为高电平，第二输入端GSTV2为高电平。在t5时段， GCB为高电平，第十七晶体管T17关闭，GSTV1、GSTV2为高电平，第一晶体管T1和第二晶体管T2关闭。第一电容C1保持N2节点电压为负，第八晶体管T8打开，第五晶体管T5打开，VGH输入至N3节点，第九晶体管T9关闭，GOUT2输出高电平。GCK为低电平，GSTV1高电平输入N1节点、N5节点，第十四晶体管T14、第十一晶体管T11关闭，VGL 输入N4节点，第十三晶体管T13打开，GOUT1输出高电平。
t6时段：第一时钟端GCK为高电平，第二时钟端GCB为低电平，第二输入端GSTV1为高电平，第二输入端GSTV2为低电平。在t6时段， GCK为高电平，第九晶体管T9、第十二晶体管T12、第六晶体管T6、第三晶体管T3关闭，GSTV1为高，第一晶体管T1关闭。第一电容C1维持N2节点电压为负，第五晶体管T5打开，VGH经第五晶体管T5输出至N3节点，第九晶体管T9关闭。N2节点电压为负，第八晶体管T8打开，GOUT2输出高电平；第四电容C4维持N4节点电压为负，第十三晶体管T13、第十六晶体管T16打开，VGH持续写入N5节点，第十四晶体管T14保持关闭，GOUT1输出高电平。
t7时段：第一时钟端GCK为低电平，第二时钟端GCB为高电平，第二输入端GSTV1为高电平，第二输入端GSTV2为低电平。在t7时段，GCK为低电平，GSTV1高电平输入至N1节点、N5节点，第十四晶体管 T14关闭。VGL输入至N4节点，第十三晶体管T13打开，GOUT1输出高电平。GSTV2为低电平，第二晶体管T2打开，GCK为低电平，第三晶体管T3打开，VGH输入至N2节点，第五晶体管T5、第八晶体管T8 关闭。同时，GCK为低电平，第六晶体管T6打开，GSTV2低电平输入至N6节点、N3节点，GOUT2输出开始由高电平向低电平切换。
t8时段：第一时钟端GCK为高电平，第二时钟端GCB为低电平，第二输入端GSTV1为高电平，第二输入端GSTV2为低电平。在t8时段， GCK为高电平，第十晶体管T10、第十二晶体管T12、第六晶体管T6、第三晶体管T3关闭，第一电容C1保持N2节点电压为正，第五晶体管T5、第八晶体管T8关闭，由于GCB从高电平切换到低电平，进一步拉低了N3节点电压，第九晶体管T9打开，GOUT2输出低电平。第四电容 C4保持N4节点电压为负，第十三晶体管T13、第十六晶体管T16打开， VGH输入N5节点，第十四晶体管T14关闭，GOUT1输出高电平。
t9时段：第一时钟端GCK为低电平，第二时钟端GCB为高电平，第二输入端GSTV1为高电平，第二输入端GSTV2为低电平。在t9时段， GCK为低电平，GSTV1高电平输入N1节点，N5节点，使得N1节点， N5节点的电压为正，第十一晶体管T11、第十四晶体管T14关闭，VGL 输入N4节点，第十三晶体管T13打开，GOUT1输出高电平。GSTV2为低电平，第二晶体管T2打开，GCK为低电平，第三晶体管T3打开，VGH 输入N2节点，第五晶体管T5、第八晶体管T8关闭。GCK为低电平，第六晶体管T6打开，GSTV2低电平输入N3节点，第九晶体管T9打开， GOUT2输出低电平。
图5示意性示出了本公开另一个示例性实施例的移位寄存器的信号时序图。该时序图适用于上述任意实施例的移位寄存器，例如移位寄存器 200或300。下面将结合移位寄存器200对图5的信号时序进行详细说明。
在t1时段，第一时钟信号GCK为高电平，第二时钟信号GCB为低电平，GSTV1为高电平，GSTV2为低电平。GOUT1为高电平，GOUT2 为低电平。
第一时钟端GCK为高电平使第十晶体管T10、第十二晶体管T12、第六晶体管T6关闭。GSTV1为高电平使第一晶体管T1关闭。
第四电容C4保持第四节点N4电压为低，第十三晶体管T13和第十六晶体管T16开启，VGH经第十六晶体管T16写入第一节点N1、第五节点N5，第十一晶体管T11和第十四晶体管T14关闭，GOUT1输出高电平。
GSTV2为低电平使第二晶体管T2打开，VGH写入第二节点N2。第二节点N2为高电平使第五晶体管T5、第四晶体管T4、以及第八晶体管 T8关闭。GCB从高电平切换为低电平使第三节点N3电压降低，从而第九晶体管T9打开，GOUT2输出低电平。
在t2时段，第一时钟端GCK为低电平，第二时钟端GCB为高电平， GSTV1为高电平，GSTV2为高电平。GOUT1为高电平，GOUT2为低电平。
GCB为高电平使第十七晶体管T17关闭。GSTV1为高电平使第一晶体管T1关闭。GCK为低电平使第十晶体管T10打开，从而将GSTV1的高电平写入第一节点N1、第五节点N5。第一节点N1、第五节点N5的高电平使第十一晶体管T11、第十四晶体管T14关闭。GCK为低电平使第十二晶体管T12打开，从而将VGL的低电平写入第四节点N4。第四节点N4的低电平使第十三晶体管T13打开，GOUT1输出高电平。
GSTV2为高电平使第二晶体管T2关闭，第一电容C1保持第二节点 N2为高电平，第五晶体管T5、第四晶体管T4以及第八晶体管T8关闭。 GCK为低电平使第六晶体管T6打开，第七晶体管T7在VGL的控制下处于打开状态，从而GSTV2高电平写入第三节点N3。第三节点N3的高电平使第九晶体管T9关闭，GOUT2延续上一时刻输出低电平。
在t3时段，第一时钟端GCK为高电平，第二时钟端GCB为低电平， GSTV1为低电平，GSTV2为高电平。GOUT1为高电平，GOUT2为低电平。
GCK为高电平使第十晶体管、第十二晶体管、第六晶体管关闭。 GSTV1为低，第一晶体管T1打开。第四电容C4维持第四节点N4电压为低，第十三晶体管T13和第十六晶体管T16打开。VGH经第十六晶体管T16写入第一节点N1、第五节点N5、第二节点N2节点，第十一晶体管T11、第十四晶体管T14、第五晶体管T5、第八晶体管T8关闭，GOUT1 输出高电平。
第二电容C2维持第三节点N3节点电压为高，第九晶体管T9关闭， GOUT2延续上一时刻输出低电平。
在t4时段，第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为低电平，GSTV2为高电平。GOUT1为高电平，GOUT2 为高电平。
GCB为高电平使第十七晶体管T17关闭。GSTV2为高电平使第二晶体管T2关闭。GCK为低电平使第十晶体管T10打开，GSTV1低电平写入第一节点N1。第一节点N1的低电平使第十一晶体管T11、第十四晶体管T14打开。GSTV1为低电平使第一晶体管T1打开，从而将第一节点N1的低电平提供至第二节点N2。第二节点N2为低电平使第五晶体管 T5、第八晶体管T8打开。GCK为低电平还使VGL的低电平写入第四节点N4，从而使第十三晶体管T13打开。第十三晶体管T13和第十四晶体管T14都打开使得在VGH和GCB的高电平共同控制下，GOUT1为高电平。
GSTV1低电平由第十晶体管T10写入第二节点N2的过程中有衰减，不足以打开第四晶体管T4，第四晶体管T4关闭。VGH写入第三节点N3 节点，第九晶体管T9关闭，GOUT2为高电平。
在t5时段，第一时钟端GCK为高电平，第二时钟端GCB为低电平， GSTV1为低电平，GSTV2为高电平。GOUT1为低电平，GOUT2为高电平。
GCK为高电平使第十晶体管T10、第十二晶体管T12、第六晶体管 T6关闭。GSTV2为高电平使第二晶体管T2关闭。第三电容C3保持第五节点N5节点电压为低，第十一晶体管T11和第十四晶体管T14打开。 GCK高电平写入第四节点N4节点，第十三晶体管T13和第十六晶体管 T16关闭，GOUT1输出低电平。
GCB由高电平切换至低电平使第二节点N2节点电压进一步降低，以至于能够将第四晶体管T4打开，从而使VGL的低电平输入至第二节点N2。通过这种方式，可以使第二节点N2稳定在低电平，从而使第五晶体管T5和第八晶体管T8保持打开状态。第五晶体管T5的导通使VGH 的高电平写入第三节点N3节点，第九晶体管T9关闭，GOUT2输出高电平。
在t6时段，第一时钟端GCK为低电平，第二时钟端GCB为高电平， GSTV1为低电平，GSTV2为高电平。GOUT1为高电平，GOUT2为高电平。
GCB为高电平，第十七晶体管T17关闭，GSTV2为高电平，第二晶体管T2关闭，GSTV1低电平写入第一节点N1、第二节点N2节点，第十一晶体管T11、第十四晶体管T14、第五晶体管T5、第八晶体管T8打开。VGL写入第四节点N4节点，第十三晶体管T13打开，GOUT1高电平由VGH和GCB的高电平共同输出。
GCB低电平切换至高电平，第二节点N2电压升高，第四晶体管T4 关闭，GSTV1低电平由第十晶体管T10写入第二节点N2的过程中有衰减，不足以打开第四晶体管T4，第四晶体管T4保持关闭，GOUT2输出高电平。
此后，重复t5时段和t6时段的操作。
在t7时段，第一时钟端GCK为高电平，第二时钟端GCB为低电平， GSTV1为高电平，GSTV2为高电平。GOUT1为低电平，GOUT2为高电平。
GCK为高电平，第十晶体管T10、第十二晶体管T12、第六晶体管 T6关闭。GSTV1为高电平，第一晶体管T1关闭。GSTV2为高电平，第二晶体管T2关闭。第四电容C4保持第四节点N4节点电压为高，第十三晶体管T13、第十六晶体管T16关闭。第三电容C3保持第一节点N1、第五节点N5电压为低，第十一晶体管T11、第十四晶体管T14打开， GOUT1输出低电平。
GCB高电平切换至低电平，第二节点N2电压进一步降低，第五晶体管T5、第八晶体管T8、第四晶体管T4打开，VGH写入第三节点N3 节点，第九晶体管T9关闭，GOUT2输出高电平。
在t8时段，第一时钟端GCK为低电平，第二时钟端GCB为高电平， GSTV1为高电平，GSTV2为高电平。GOUT1为高电平，GOUT2为高电平。
GCB为高电平，第十七晶体管T17关闭。GSTV1为高，第一晶体管 T1关闭。GSTV2为高，第二晶体管T2关闭，GSTV1高电平写入第一节点N1、第五节点N5节点。第一节点N1、第五节点N5节点的高电平第十一晶体管T11和第十四晶体管T14关闭。GCK为低电平使第十二晶体管T12打开，从而使VGL的低电平写入第四节点N4，第十三晶体管T13 打开，GOUT1输出高电平。
GCK为低电平使第六晶体管T6打开，VGL的低电平使第七晶体管 T7打开，从而GSTV2高电平写入第三节点N3，第九晶体管T9关闭。 GCB从低电平切换至高电平使第二节点N2节点电压升高，第四晶体管 T4关闭，但第二节点N2电压仍为负，第五晶体管T5和第八晶体管T8 打开，GOUT2输出高电平。在本实施例中，此时即使第八晶体管T8无法打开，GOUT2也可以延续上一时刻输出高电平，对GOUT2输出并无影响。
此后重复上述t7时段和t8时段的操作。
在t9时段，第一时钟端GCK为低电平，第二时钟端GCB为高电平， GSTV1为高电平，GSTV2为低电平。GOUT1为高电平，GOUT2为从高电平向低电平切换。
GCB为高电平，第十七晶体管T17关闭。GSTV1为高电平，第一晶体管T1关闭。GSTV2为低电平，第二晶体管T2打开。GSTV1高电平写入第一节点N1、第五节点N5，第十一晶体管T11和第十四晶体管T14 关闭，VGL写入第四节点N4，第十三晶体管T13打开，GOUT1输出高电平。
第二晶体管T2打开使VGH写入第二节点N2，第五晶体管T5、第八晶体管T8、第四晶体管T4关闭。GSTV2低电平经第六晶体管T6写入第三节点N3，第九晶体管T9打开，GOUT2输出的高电平开始向低电平切换。
在t10时段，第一时钟端GCK为高电平，第二时钟端GCB为低电平，GSTV1为高电平，GSTV2为低电平。GOUT1为高电平，GOUT2为低电平。
GCK为高电平，第十晶体管T10、第十二晶体管T12、第六晶体管 T6关闭，GSTV1为高，第一晶体管T1关闭，GSTV2为低电平，第二晶体管T2打开。第四电容C4保持第四节点N4电压为负，第十三晶体管 T13和第十六晶体管T16打开。VGH经第十六晶体管T16写入第一节点N1，第十一晶体管T11和第十四晶体管T14关闭。第二晶体管T2打开， VGH写入第二节点N2，第五晶体管T5、第八晶体管T8、第四晶体管T4 保持关闭，GCB由高电平切换至低电平，第三节点N3的电压进一步降低，第九晶体管T9打开，GOUT2输出低电平。
在t11时段，第一时钟端GCK为低电平，第二时钟端GCB为高电平， GSTV1为高电平，GSTV2为低电平。GOUT1为高电平，GOUT2为低电平。
GCB为高电平，第十七晶体管T17关闭。GSTV1为高电平，第一晶体管T1关闭。GSTV2为低，第二晶体管T2打开，GSTV1高电平写入第一节点N1、第五节点N5，第十一晶体管T11和第十四晶体管T14关闭。 VGL写入第四节点N4，第十三晶体管T13打开，GOUT1输出高电平。
第二晶体管T2打开使VGH的高电平写入第二节点N2，第五晶体管 T5、第八晶体管T8和第四晶体管T4保持关闭。GSTV2低电平经第六晶体管T6写入第三节点N3，第九晶体管T9打开，GOUT2继续输出低电平。
根据本公开的实施例，GOUT1输出信号波形与现有GateGOA输出信号相同，GOUT2输出信号波形与现有Ngate-GOA(EMGOA)输出相同，且可自由调节GSTV2高电平时间来调节GOUT2高电平输出时间而不影响GOUT1输出。由此，实现了通过一个GOA移位寄存器实现输出GateGOA、NGateGOA两种输出信号，减小了移位寄存器单元的个数，能有效减小产品边框，同时采用一个移位寄存器单元，可以减小信号线数量，简化结构，有效提高产品良率。
图6示意性示出了本公开实施例图4所示的移位寄存器的信号时序的仿真图。图7示意性示出了本公开实施例图5所示的移位寄存器的信号时序的仿真图。由图6和图7可以看出，通过一级移位寄存器能够同时输出两种驱动信号，分别为第一驱动信号GOUT1和第二驱动信号GOUT2。
如图6所示，图6中仅示出了一行的输出结果，从图6中可以看出，通过本公开的移位寄存器，可以实现对第一输入端GSTV1和第二端 GSTV2的驱动信号均达到移位寄存的效果。
如图7所示，图7中也仅示出了一行的输出结果，即第一行的GOUT1 和GOUT2，从图7中可以看出，通过本公开的移位寄存器，其也可以实现对第一输入端GSTV1和第二输入端GSTV2的驱动信号达到移位寄存的效果。
图8示意性示出了本公开一个示例性实施例的移位寄存器的各端子信号时序的仿真图。
在第一输入端GSTV1和第二输入端GSTV2的驱动信号实现移位寄存的过程中，通过观察测定移位寄存器的各个节点的电平变化可以发现，通过在移位寄存器设置稳压电路，当节点N2处的电平使第四晶体管T4 打开时，可以将第二电源端VGL的低电平提供至节点N2，从而使节点 N2稳定在期望的低电平。通过将第一电容C1的一端连接GCB，使得GCB 从高电平变为低电平能够使节点N2的电位进一步降低，从而有利于稳定输出。通过这种方式，使GOUT2输出高电平时，N2节点能够稳定的接收到VGL信号的写入而不是仅由电容C3保持N2节点电压为低，改善了 N2节点可能存在的电压波动对GOUT2输出的影响。
图9示意性示出了本公开一个示例性实施例的驱动电路的信号时序的仿真图。图10为第一示例性时序状态下图2所示的移位寄存器的四行输出波形图。图11为第二示例性时序状态下图2所示的移位寄存器的四行输出波形图。图12为第一示例性时序状态下图3所示的移位寄存器的四行输出波形图。图13为第二示例性时序状态下图3所示的移位寄存器的四行输出波形图。
图9示出了多级移位寄存器的信号时序的仿真图，所述多级移位寄存器包括多个级联的上述移位寄存器，例如上述移位寄存器200或300。需要说明的是，图9中仅示出了四行(Line1-Line4)的输出结果，从这四行的输出结果来看，本发明实施例提供的移位寄存器对上述两种驱动信号均可以达到移位寄存效果。
另外，为了验证图2示出的移位寄存器电路200以及图3示出的移位寄存器电路300的输出效果，分别对移位寄存电路200以及移位寄存电路 300在不同GSTV2下降沿时序设置情况下的输出情况进行了测试，得到的输出结果如图10至图13所示。其中，图10示出了移位寄存电路200 下降沿靠近GCK下降沿且在GCK下降沿之前的情况下，移位寄存电路 200的四行输出情况。图11示出了GSTV2下降沿靠近GCB下降沿且在 GCB下降沿之前的情况下，移位寄存电路200的四行输出情况。图12示出了GSTV2下降沿靠近GCK下降沿且在GCK下降沿之前的情况下，移位寄存器电路300电路的四行输出情况。图13示出了GSTV2下降沿靠近GCB下降沿且在GCB下降沿之前的情况下，移位寄存器电路300的四行输出情况。
从图10和图12可以看出，在GSTV2下降沿靠近GCK下降沿且在 GCK下降沿之前的情况下，各行GOUT2均输出正常。可以理解的是，无论是移位寄存电路200还是移位寄存电路300，在GSTV2下降沿设置在GCK之前时，都是GCK为低电平时，GSTV2低电平输入至第六N6 节点和第三N3节点，保证输出的GOUT2的下降沿波形正常。GOUT2 下降沿波形中，第一段下降由GSTV2低电平输入至N3节点，使第九晶体管T9打开，第二段下降由第二电容C2侧GCB高电平切换到低电平引起，使第三节点N3电压进一步拉低，第九晶体管T9充分打开。
从图11和图13可以看出，移位寄存电路200在GSTV2下降沿设置为靠近GCB下降沿且在GCB下降沿之前的情况下，GOUT2输出存在异常。而移位寄存电路300在GSTV2下降沿设置为靠近GCB下降沿且在 GCB下降沿之前的情况下，能够保证各行GOUT2的正常输出。
可以理解的是，移位寄存电路200来说，若GSTV2下降沿设置在 GCB之前，GSTV2由高电平切换到低电平后，VGH输入到N2节点， N2节点电压由低电平变为高电平，第五晶体管T5关闭。
因此，对于第一行(Line1)来说，GCB由高电平切换到低电平后， N3节点电压被拉低，第九晶体管T9开启，所以在GCB切换为低电平时 (t1′时刻)，GOUT2输出即由高向低转变。随后下一时刻(t2′时刻)，GCK为低电平，GSTV2低电平输入N3节点，但是这个低电平无法使第九晶体管T9充分打开，因此还需等到再下一时刻(t3′时刻)GCB由高电平切换到低电平才能输出低电平。
而对于第二行(Line2)来说，当Line1的GOUT2输出由高电平向低电平转换时(t1′时刻)，Line2电路中的第二晶体管T2即逐渐开启，VGH 输入N2节点，第五晶体管T5关闭，同时，因为Line2的GCK即Line1 的GCB，所以在t1′阶段，Line2的第六晶体管T6处于打开状态，Line1 的GOUT2输出也会即时输入到Line2的N3节点，打开第九晶体管T9，因此Line2的GOUT2输出由高电平开始切换至低电平也发生在t1′阶段，随后在t2′阶段随着第二电容C2一端GCB电压的跳变而输出低电平。
因此，GSTV2下降沿设置在GCB之前时，移位寄存电路200的前两行GOUT2输出波形的下降沿会有一定变形。也就是说，移位寄存电路 200对GSTV2时序的设置有更高的要求。而移位寄存电路300因为增设了第三晶体管T3，能够将Line1的GOUT2输出由高电平切换至低电平的时间节点调节至GCK切换为低电平时，从而保证各行GOUT2输出的稳定性。
图14示意性示出了本公开一个示例性实施例的驱动电路的结构图。
本公开的实施例还提供了一种驱动电路，包括多个依次级联的前述移位寄存器。移位寄存器的具体结构可以参照前述实施例，此处不再赘述。
第一级移位寄存器ST1的第一输入端GSTV1用于接收第一启动信号 (即起始的第一输入信号)STV1，第二输入端GSTV2用于接收第二启动信号(即起始的第二输入信号)STV2。第n级移位寄存器的第一输入端与第n-1级移位寄存器的第一输出端连接，第n级移位寄存器的第二输入端与第n-1级移位寄存器的第二输出端连接，n为大于1的整数。
具体实施时，如图14所示，假设驱动电路包括N级依次级联的移位寄存器ST1～STN。第一级移位寄存器ST1用于输出第一行像素的第一驱动信号Line1_GOUT1和第二驱动信号Line1_GOUT2；第二级移位寄存器 ST2用于输出第二行像素的第一驱动信号Line2_GOUT1和第二驱动信号 Line2_GOUT2；第三级移位寄存器ST3用于输出第三行像素的第一驱动信号Line3_GOUT1和第二驱动信号Line3_GOUT2；以此类推；第N级移位寄存器STN用于输出第N行像素的第一驱动信号LineN_GOUT1和第二驱动信号LineN_GOUT2。
以两根时钟线CLK1和CLK2为例，第一级移位寄存器ST1的第一时钟端GCK与第一时钟线CLK1连接；第二时钟端GCB与第二时钟线 CLK2连接。第二级移位寄存器ST2的第一时钟端GCK与第二时钟线 CLK2连接，第二时钟端GCB与第一时钟线CLK1连接。第三级移位寄存器ST3的第一时钟端GCK与第一时钟线CLK1连接，第二时钟端GCB 与第二时钟线CLK2连接，以此类推。
由于本发明实施例所介绍的驱动电路包括的移位寄存器在前述已经进行说明，故而基于本发明实施例所介绍的移位寄存器，本领域所属人员能够了解该驱动电路的具体结构及效果原理，故而在此不再赘述。凡是包括本发明实施例的移位寄存器的驱动电路都属于本发明所欲保护的范围。
图15示意性示出了本公开一个示例性实施例的显示面板的结构图。
基于同一发明构思，本发明实施例还提供了一种显示面板。如图15 所示，该显示面板包括：多个像素电路11以及前述实施例提供的驱动电路12。
每行像素电路11各自连接一根第一驱动线和一根第二驱动线。假设显示面板包括N行像素，则对应连接的第一驱动线如图15中示出的 S1-SN，第二驱动线如图15中示出的M1-MN。驱动电路12中每一级移位寄存器的第一输出端与对应像素行的第一驱动线连接，第二输出端与该像素行的第二驱动线连接。
可以理解的是，本发明实施例提供的显示面板可以为有机发光显示装置。在一种应用场景中，驱动电路12中每一级移位寄存器输出的第一驱动信号为扫描信号，第二驱动信号为发光控制信号，相应地，第一驱动线为行扫描线，第二驱动线为发光控制线。在另一种应用场景中，驱动电路 12中每一级移位寄存器输出的第一驱动信号为正相扫描(PGate)信号，第二驱动信号为反相扫描(NGate)信号，相应地，第一驱动线为正相行扫描线，第二驱动线为反相行扫描线。
需要说明的是，显示面板的其他实施细节可以参照相关技术，此处不做详述。
图16示意性示出了本公开一个示例性实施例的显示设备的结构图。
基于同一发明构思，本发明实施例还提供了一种显示设备。如图16 所示，该显示设备1包括前述实施例提供的显示面板10。
本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。

Claims (16)

1.一种移位寄存器，包括：
第一控制电路，用于根据第一输入端的信号、第一时钟端的信号以及第二时钟端的信号，将第一电源端和/或第二时钟端的电压供应给第一输出端；
第二控制电路，用于根据所述第一输入端的信号和第二输入端的信号，将所述第一电源端或所述第一控制电路中第一节点的电压提供给第二节点，其中，所述第一节点为所述第一控制电路中用于控制所述第二时钟端的电压供应给所述第一输出端的节点；
第三控制电路，用于根据所述第二节点的电压、所述第一时钟端的信号以及所述第二时钟端的信号，将所述第一电源端或所述第二输入端的电压提供给第三节点；
输出电路，用于根据所述第二节点和第三节点的电压将所述第一电源端或第二电源端的电压供应给第二输出端；以及
稳压电路，连接在所述第二电源端和所述第二节点之间，用于基于所述第二电源端的电压来稳定所述第二节点的电压；
其中，所述第一输入端的信号为第一输入信号，所述第二输入端的信号为第二输入信号，
所述第二输入信号的上升沿时间在所述第一输入信号的下降沿时间之前，且所述下降沿时间与所述上升沿时间之间的间隔小于或等于一个时钟周期，所述时钟周期为所述第一时钟端和/或所述第二时钟端的信号周期。
2.根据权利要求1所述的移位寄存器，其中，所述第二控制电路包括：
第一晶体管，所述第一晶体管的栅极连接所述第一输入端，所述第一晶体管的第一极连接所述第一节点，所述第一晶体管的第二极连接所述第二节点；以及
第二晶体管，所述第二晶体管的栅极连接所述第二输入端，所述第二晶体管的第一极连接所述第一电源端，所述第二晶体管的第二极连接所述第二节点；以及
第一电容，所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接所述第二时钟端。
3.根据权利要求1所述的移位寄存器，其中，所述稳压电路包括：
第四晶体管，所述第四晶体管的栅极和所述第四晶体管的第一极连接所述第二节点，所述第四晶体管的第二极连接所述第二电源端。
4.根据权利要求1所述的移位寄存器，其中，所述第三控制电路包括：
第五晶体管，所述第五晶体管的栅极与所述第二节点连接，所述第五晶体管的第一极与所述第一电源端连接，所述第五晶体管的第二极与所述第三节点连接；
第六晶体管，所述第六晶体管的栅极与所述第一时钟端连接，所述第六晶体管的第一极与所述第二输入端连接，所述第六晶体管的第二极与所述第三节点连接；
第二电容，所述第二电容的第一端连接所述第三节点，所述第二电容的第二端连接所述第二时钟端。
5.根据权利要求4所述的移位寄存器，其中，所述第三控制电路还包括：
第七晶体管，所述第七晶体管的栅极与所述第二电源端连接，所述第七晶体管的第一级连接所述第五晶体管的第二极和所述第六晶体管的第二极，所述第七晶体管的第二极连接所述第三节点。
6.根据权利要求1所述的移位寄存器，其中，所述输出电路包括：
第八晶体管，所述第八晶体管的栅极连接所述第二节点，所述第八晶体管的第一极连接所述第一电源端，所述第八晶体管的第二极连接所述第二输出端；
第九晶体管，所述第九晶体管的栅极连接所述第三节点，所述第九晶体管的第一极连接所述第二电源端，所述第九晶体管的第二极连接所述第二输出端。
7.根据权利要求1所述的移位寄存器，其中，所述第一控制电路包括：
输入子电路，用于根据所述第一输入端的信号以及所述第一时钟端的信号，控制所述第一节点和第四节点的电压；
信号处理子电路，用于根据所述第四节点的电压以及所述第二时钟端的信号，控制所述第一节点的电压；
信号输出子电路，用于根据所述第一节点和所述第四节点的电压，将所述第一电源端和/或所述第二时钟端的电压供应给所述第一输出端。
8.根据权利要求7所述的移位寄存器，其中，所述输入子电路包括：
第十晶体管，所述第十晶体管的栅极连接所述第一时钟端，所述第十晶体管的第一极连接所述第一输入端，所述第十晶体管的第二极连接所述第一节点；
第十一晶体管，所述第十一晶体管的栅极连接所述第一节点，所述第十一晶体管的第一极连接所述第四节点，所述第十一晶体管的第二极连接所述第一时钟端；
第十二晶体管，所述第十二晶体管的栅极与所述第一时钟端连接，所述第十二晶体管的第一极与所述第二电源端连接，所述第十二晶体管的第二极与所述第四节点连接。
9.根据权利要求7所述的移位寄存器，其中，所述信号输出子电路包括：
第十三晶体管，所述第十三晶体管的栅极与所述第四节点连接，所述第十三晶体管的第一极与所述第一电源端连接，所述第十三晶体管的第二极与所述第一输出端连接；
第十四晶体管，所述第十四晶体管的栅极与第五节点连接，所述第十四晶体管的第一极与第一输出端连接，所述第十四晶体管的第二极与所述第二时钟端；
第十五晶体管，所述第十五晶体管的栅极与所述第二电源端连接，所述第十五晶体管的第一极与所述第一节点连接，所述第十五晶体管的第二极与所述第五节点连接；
第三电容，所述第三电容的第一端连接所述第十三晶体管的第一极，所述第三电容的第二端连接所述第五节点；
第四电容，所述第四电容的第一端连接所述第一电源端，所述第四电容的第二端连接所述第四节点。
10.根据权利要求7所述的移位寄存器，其中，所述信号处理电路包括：
第十六晶体管，所述第十六晶体管的栅极与所述第四节点连接，所述第十六晶体管的第一极与所述第一电源端连接；
第十七晶体管，所述第十七晶体管的栅极与所述第二时钟端连接，所述第十七晶体管的第一极与所述第十六晶体管的第二极连接，所述第十七晶体管的第二极与所述第一节点连接。
11.根据权利要求1-10中任一项所述的移位寄存器，其中，所述第一时钟端用于接收第一时钟信号，所述第二时钟端用于接收第二时钟信号，所述第二时钟信号相对于所述第一时钟信号而移位。
12.一种驱动电路，其中，包括多个依次级联的如权利要求1-10中任一项所述的移位寄存器，
第一级所述移位寄存器的第一输入端用于接收第一启动信号，第二输入端用于接收第二启动信号；
第n级移位寄存器的第一输入端与第n-1级移位寄存器的第一输出端连接，第n级移位寄存器的第二输入端与第n-1级移位寄存器的第二输出端连接，n为大于1的整数。
13.一种显示面板，包括：
多行像素电路，每行像素电路连接对应的第一驱动线和第二驱动线；
权利要求12所述的驱动电路，所述驱动电路中第n级移位寄存器的第一输出端与第n行像素电路所连接的第一驱动线连接，第n级移位寄存器的第二输出端与第n行像素电路所连接的第二驱动线连接。
14.根据权利要求13所述的显示面板，其中，所述第一驱动线为行扫描线，所述第二驱动线为发光控制线。
15.根据权利要求13所述的显示面板，其中，所述第一驱动线为正相行扫描线，所述第二驱动线为反相行扫描线。
16.一种显示设备，其中，包括：权利要求13-15中任一项所述的显示面板。
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