CN105047228B - 一种移位寄存器及其驱动方法、驱动电路和显示装置 - Google Patents

一种移位寄存器及其驱动方法、驱动电路和显示装置 Download PDF

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CN105047228B
CN105047228B CN201510570727.8A CN201510570727A CN105047228B CN 105047228 B CN105047228 B CN 105047228B CN 201510570727 A CN201510570727 A CN 201510570727A CN 105047228 B CN105047228 B CN 105047228B
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冯思林
李红敏
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京东方科技集团股份有限公司
合肥京东方光电科技有限公司
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Abstract

本发明公开了一种移位寄存器及其驱动方法、驱动电路和显示装置,所述移位寄存器包括输入单元、复位单元、控制单元、第一输出单元和第二输出单元,所述第一输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第一时钟信号端的输入信号控制第一输出端的输出信号,所述第二输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第二时钟信号端的输入信号控制第二输出端的输出信号。本发明提供的移位寄存器在不增加控制信号和保证移位寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了薄膜晶体管的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单,以满足窄边框和低功耗的要求。

Description

一种移位寄存器及其驱动方法、驱动电路和显示装置
技术领域
[0001] 本发明涉及显示技术领域,尤其涉及一种移位寄存器及其驱动方法、驱动电路和 显示装置。
背景技术 _
[0002] 现有的阵列基板行驱动电路(Gate Driver on Array,G0A)中,每一行移位寄存器 都需要上拉节点和下拉节点,使得薄膜晶体管的使用数量增多,所述薄膜晶体管的占用面 积较大,导致阵列基板行驱动电路的结构复杂,无法满足窄边框和低功耗的要求。
发明内容
[0003] 为解决上述问题,本发明提供一种移位寄存器及其驱动方法、驱动电路和显示装 置,用于解决现有技术中阵列基板行驱动电路的薄膜晶体管的使用数量较多,导致薄膜晶 体管的占用面积较大,无法满足窄边框和低功耗的要求。
[0004] 为此,本发明提供一种移位寄存器,包括输入单元、复位单元、控制单元、第一输出 单元和第二输出单元;
[0005] 所述输入单元分别与输入端、第一电压端和第一节点连接,用于根据所述输入端 和所述第一电压端的输入信号控制所述第一节点的电位;
[0006] 所述复位单元分别与复位端、第二电压端、第三电压端、第一节点和第二节点连 接,用于在所述第二节点的电位控制下根据所述复位端、所述第二电压端和所述第三电压 端的输入信号控制所述第一节点的电位;
[0007] 所述控制单元分别与第三电压端、第四电压端、第一节点和第二节点连接,用于在 所述第一节点的电位控制下根据所述第三电压端和所述第四电压端的输入信号控制所述 第二节点的电位;
[0008] 所述第一输出单元分别与第五电压端、第一时钟信号端、第一输出端、第一节点和 第二节点连接,用于在所述第一节点和所述第二节点的电位控制下根据所述第五电压端和 所述第一时钟信号端的输入信号控制所述第一输出端的输出信号;
[0009] 所述第二输出单元分别与第五电压端、第二时钟信号端、第二输出端、第一节点和 第二节点连接,用于在所述第一节点和所述第二节点的电位控制下根据所述第五电压端和 所述第二时钟信号端的输入信号控制所述第二输出端的输出信号。
[0010] 可选的,所述输入单元包括第一晶体管;
[0011] 所述第一晶体管的第一极与所述第一电压端连接,所述第一晶体管的栅极与所述 输入端连接,所述第一晶体管的第二极与所述第一节点连接。
[0012] 可选的,所述复位单元包括第二晶体管和第七晶体管;
[0013] 所述第二晶体管的第一极与所述第二电压端连接,所述第二晶体管的栅极与所述 复位端连接,所述第二晶体管的第二极与所述第一节点连接;
[00M]所述第七晶体管的第一极与所述第三电压端连接,所述第七晶体管的栅极与所述 弟一 违按,所还弟七晶体管的第二极与所述第一节点连接。
[0015]可选,,所述控制单元包括第五晶体管、第六晶体管和第一电容; _6]臓瓶晶体管嶋—购臟細紐端雜,臟紅晶崎贿极与所述 第四电压端连接,所述第五晶体管的第二极与所述第二节点连接; _7]所述第六晶体管的第-极与所述第三电压端连接,所述第六晶体管的棚极与所述 第一节点连接,所述第六晶体管的第二极与所述第二节点连接;
[0018]所述第一电容并联于所述第六晶体管的栅极与第一极之间。
[0019]可选的,所述第一输出单元包括第三晶体管和第四晶体管;
[0020]所述第三晶体管的第一极与所述第一时钟信号端连接,所述第三晶体管的栅极与 所述第一节点连接,所述第三晶体管的第二极与所述第一输出端连接;
[0021 ]所述第四晶体管的第一极与所述第五电压端连接,所述第四晶体管的栅极与所述 第二节点连接,所述第四晶体管的第二极与所述第一输出端连接。
[0022]可选的,所述第二输出单元包括第八晶体管和第九晶体管;
[0023]所述第八晶体管的第一极与所述第二时钟信号端连接,所述第八晶体管的栅极与 所述第一节点连接,所述第八晶体管的第二极与所述第二输出端连接;
[0024]所述第九晶体管的第一极与所述第五电压端连接,所述第九晶体管的栅极与所述 第二节点连接,所述第九晶体管的第二极与所述第二输出端连接。
[0025] 本发明还提供一种移位寄存器的驱动方法,所述移位寄存器包括上述任一移位寄 存器,第一电压端为高电平,第二电压端为低电平,第三电压端为低电平,第四电压端为高 电平,第五电压端为低电平,所述驱动方法包括:
[0026] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信 号端输入低电平;
[0027] 输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信 号端输入低电平;
[0028] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入高电平,第二时钟信 号端输入低电平;
[0029] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信 号端输入高电平;
[0030] 输入端输入低电平,复位端输入高电平,第一时钟信号端输入高电平,第二时钟信 号端输入低电平。
[0031] 本发明还提供一种移位寄存器的驱动方法,所述移位寄存器包括上述任一移位寄 存器,第一电压端为低电平,第二电压端为高电平,第三电压端为低电平,第四电压端为高 电平,第五电压端为低电平,所述驱动方法包括:
[0032] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信 号端输入低电平;
[0033] 输入端输入低电平,复位端输入高电平,第一时钟信号端输入低电平,第二时钟信 号端输入低电平;
[0034] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信 号端输入高电平;
[0035] 输入端输入低电平,复位端输入低电平,第一时钟信号端输入尚电平,第一时钟佶 号端输入低电平; ,丄十&一 amp
[0036] 输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平,第一时钟十曰 号端输入高电平。 、
[0037] 本发明还提供一种驱动电路,包括多级上述任一移位寄存器;
[0038] 除第一级移位寄存器之外,其余所述移位寄存器的输入端与上一级移位寄存器的 第一输出端连接,所述移位寄存器的第二输出端与上一级移位寄存器的复位端连接;
[0039] 除最后一级移位寄存器之外,其余所述移位寄存器的第一输出端与下一级移位寄 存器的输入端连接,所述移位寄存器的复位端与下一级移位寄存器的第二输出端连接。
[0040] 本发明还提供一种显示装置,包括上述驱动电路。
[0041] 本发明具有下述有益效果: _
[0042] 本发明提供的移位寄存器及其驱动方法、驱动电路和显示装置中,所述移位寄存 器包括输入单元、复位单元、控制单元、第一输出单元和第二输出单元,所述第一输出单元 用于在所述第一节点和所述第二节点的电位控制下根据所述第五电压端和所述第一时钟 信号端的输入信号控制所述第一输出端的输出信号,所述第二输出单元用于在所述第一节 点和所述第二节点的电位控制下根据所述第五电压端和所述第二时钟信号端的输入信号 控制所述第二输出端的输出信号。本发明提供的移位寄存器在不增加控制信号和保证移位 寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了薄膜晶体管的使用数 量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单,以满足窄边框和低功 耗的要求。
附图说明
[0043] 图1为本发明实施例一提供的一种移位寄存器的结构示意图;
[0044] 图2为图1所示移位寄存器的具体结构示意图;
[0045] 图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图;
[0046] 图4为本发明实施例二提供的一种移位寄存器的工作时序图;
[0047] 图5为本发明实施例二提供的一种移位寄存器的驱动方法的流程图;
[0048] 图6为本发明实施例三提供的一种移位寄存器的工作时序图;
[0049] 图7为本发明实施例四提供的一种驱动电路的结构示意图;
[0050] 其中,附图标记为:1〇1、输入单元;102、复位单元;103、控制单元;104、第一输出单 元;105、第二输出单元。
具体实施方式
[0051] 为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图对本发明提 供的移位寄存器及其驱动方法、驱动电路和显示装置进行详细描述。
[0052] 实施例一
[0053] 图1为本发明实施例一提供的一种移位寄存器的结构示意图。如图1所示,所述移 位寄存器包括输入单元101、复位单元1〇2、控制单元103、第一输出单元104和第二输出单元 105,所述第一输出单元1〇4用于在第一节点PU和第二节点PD的电位控制下根据第五电压端 VGL和第一时钟信号端CLK1的输入信号控制第一输出端Output j的输出信号,所述第二输 出单元105用于在第一节点PU和第二节点ro的电位控制下根据第五电压端VGL和第二时钟 信号端CLK2的输入信号控制第二输出端〇utput_2的输出信号。本实施例提供的移位寄存器 在不增加控制信号和保证移位寄存器功能的前提下,每两行共用第一节点和第二节点 PD,从而减少了薄膜晶体管的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存 器的结构简单,以满足窄边框和低功耗的要求。
[0054] 本实施例中,所述输入单兀101分别与输入端Input、第一电压端FW和第一节点PU 连接,用于根据所述输入端Input和所述第一电压端FW的输入信号控制所述第一节点PU的 电位。图2为图1所示移位寄存器的具体结构示意图。如图2所示,所述输入单元101包括第一 晶体管Ml,所述第一晶体管Ml的第一极与所述第一电压端FW连接,所述第一晶体管Ml的栅 极与所述输入端Input连接,所述第一晶体管Ml的第二极与所述第一节点连接。
[0055] 本实施例中,所述复位单元1〇2分别与复位端Reset、第二电压端BW、第三电压端 VGL、第一节点PU和第二节点PD连接,用于在所述第二节点PD的电位控制下根据所述复位端 Reset、所述第二电压端BW和所述第三电压端VGL的输入信号控制所述第一节点PU的电位。 参见图2,所述复位单元102包括第二晶体管M2和第七晶体管M7,所述第二晶体管M2的第一 极与所述第二电压端BW连接,所述第二晶体管M2的栅极与所述复位端Reset连接,所述第二 晶体管M2的第二极与所述第一节点PU连接,所述第七晶体管M7的第一极与所述第三电压端 VGL连接,所述第七晶体管M7的栅极与所述第二节点PD连接,所述第七晶体管M7的第二极与 所述第一节点PU连接。
[0056] 本实施例中,所述控制单元103分别与第三电压端VGL、第四电压端GCH、第一节点 PU和第二节点PD连接,用于在所述第一节点PU的电位控制下根据所述第三电压端VGL和所 述第四电压端GCH的输入信号控制所述第二节点PD的电位。参见图2,所述控制单元103包括 第五晶体管M5、第六晶体管M6和第一电容C1,所述第五晶体管M5的第一极与所述第四电压 端GCH连接,所述第五晶体管M5的栅极与所述第四电压端GCH连接,所述第五晶体管M5的第 二极与所述第二节点PD连接,所述第六晶体管M6的第一极与所述第三电压端VGL连接,所述 第六晶体管M6的栅极与所述第一节点PU连接,所述第六晶体管M6的第二极与所述第二节点 PD连接,所述第一电容C1并联于所述第六晶体管M6的栅极与第一极之间。
[0057]本实施例中,所述第一输出单元104分别与第五电压端VGL、第一时钟信号端CLK1、 第一输出端Output」、第一节点PU和第二节点PD连接,用于在所述第一节点PU和所述第二 节点PD的电位控制下根据所述第五电压端VGL和所述第一时钟信号端CLK1的输入信号控制 所述第一输出端Output_l的输出信号。参见图2,所述第一输出单元104包括第三晶体管M3 和第四晶体管M4,所述第三晶体管M3的第一极与所述第一时钟信号端CLK1连接,所述第三 晶体管M3的栅极与所述第一节点连接,所述第三晶体管M3的第二极与所述第一输出端 Output」连接,所述第四晶体管M4的第一极与所述第五电压端VGL连接,所述第四晶体管M4 的栅极与所述第二节点连接,所述第四晶体管M4的第二极与所述第一输出端Output_l连 接。
[0058]本实施例中,所述第二输出单元105分别与第五电压端VGL、第二时钟信号端CLK2、 第二输出端〇utPut_2、第一节点PU和第二节点PD连接,用于在所述第一节点PU和所述第二 节点PD的电位控制下根据所述第五电压端VGL和所述第二时钟信号端CLK2的输入信号控制 所述第二输出端〇utput_2的输出信号。参见图2,所述第二输出单元105包括第八晶体管M8 和第九晶体管M9,所述第八晶体管M8的第一极与所述第二时钟信号端CLK2连接,所述第八 晶体管M8的栅极与所述第一节点PU连接,所述第八晶体管M8的第二极与所述第二输出端 0utput_2连接,所述第九晶体管M9的第一极与所述第五电压端VGL连接,所述第九晶体管 的栅极与所述第二节点PD连接,所述第九晶体管的第二极与所述第二输出端〇utPut_2连 接。
[0059] 本实施例提供的移位寄存器包括输入单元、复位单元、控制单元、第一输出单元和 第二输出单元,所述第一输出单元用于在第一节点和第二节点的电位控制下根据第五电压 端和第一时钟信号端的输入信号控制第一输出端的输出信号,所述第二输出单元用于在第 一节点和第二节点的电位控制下根据第五电压端和第二时钟信号端的输入信号控制第二 输出端的输出信号。本实施例提供的移位寄存器在不增加控制信号和保证移位寄存器功能 的前提下,每两行共用第一节点和第二节点,从而减少了薄膜晶体管的使用数量,减小了薄 膜晶体管的占用面积,使得所述移位寄存器的结构简单,以满足窄边框和低功耗的要求。
[0060] 实施例二
[0061] 本实施例提供一种移位寄存器的驱动方法,所述移位寄存器包括实施例一提供的 移位寄存器,具体内容可参照实施例一的描述,此处不再赘述。本实施例提供的第一电压端 FW为高电平,第二电压端BW为低电平,第三电压端VGL为低电平,第四电压端GCH为高电平, 第五电压端VGL为低电平。此时,所述移位寄存器为正向扫描状态。
[0062]图3为本发明实施例二提供的一种移位寄存器的驱动方法的流程图,图4为本发明 实施例二提供的一种移位寄存器的工作时序图。如图3和图4所示,所述驱动方法包括:
[0063] 步骤1001、输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入低电平。
[0064] 第a阶段,第四电压端GCH输入高电平,第五晶体管M5导通,第二节点PD为高电位。 由于第二节点PD为高电位,第七晶体管M7导通,因此第一节点PU为低电位。此时,第四晶体 管M4和第九晶体管M9导通,第三晶体管M3和第八晶体管M8断开,第一输出端〇utput_l和第 二输出端〇utput_2输出低电平,从而对第一输出端0utput_l和第二输出端〇utput_2进行放 噪。
[0065]步骤1002、输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入低电平。
[0066]第b阶段,输入端Input输入高电平,第一晶体管Ml导通,第一节点PU为高电位,从 而对第一电容C1进行预充电。由于第一节点PU为高电位,第六晶体管M6导通,因此第二节点 PD为低电位。此时,第四晶体管M4和第九晶体管M9断开,第三晶体管M3和第八晶体管M8导 通,第一输出端Output j和第二输出端〇utput_2输出低电平。
[0067]步骤1003、输入端输入低电平,复位端输入低电平,第一时钟信号端输入高电平, 第二时钟信号端输入低电平。
[0068]第c阶段,第一节点叩保持高电位,第二节点PD保持低电位。此时,第四晶体管M4和 第九晶体管M9断开,第三晶体管M3和第八晶体管MS导通,第一时钟信号端CLK1输入高电平, 第二时钟信号端CLK2输入低电平,因此第一输出端〇utput_l输出高电平,第二输出端 0utput_2输出低电平。
[0069] 步骤1004、输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入高电平。
[0070] 第d阶段,第一节点PU保持高电位,第二节点PD保持低电位。此时,第四晶体管M4和 第九晶体管M9断开,第三晶体管M3和第八晶体管M8导通,第一时钟信号端CLK1输入低电平, 第二时钟信号端CLK2输入高电平,因此第一输出端Output_l输出低电平,第二输出端 Output_2输出高电平。
[0071] 步骤1005、输入端输入低电平,复位端输入高电平,第一时钟信号端输入高电平, 第二时钟信号端输入低电平。
[0072] 第e阶段,复位端Reset输入高电平,第二晶体管M2导通,第一节点PU为低电位。由 于第一节点PU为低电位,第六晶体管M6断开,而第四电压端GCH输入高电平,第五晶体管M5 导通,因此第二节点PD为高电位。此时,第四晶体管M4和第九晶体管M9导通,第三晶体管M3 和第八晶体管M8断开,第一输出端Output」和第二输出端0utput_2输出低电平。
[0073]本实施例提供的移位寄存器的驱动方法中,所述移位寄存器包括输入单元、复位 单元、控制单元、第一输出单元和第二输出单元,所述第一输出单元用于在第一节点和第二 节点的电位控制下根据第五电压端和第一时钟信号端的输入信号控制第一输出端的输出 信号,所述第二输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第二 时钟信号端的输入信号控制第二输出端的输出信号。本实施例提供的移位寄存器在不增加 控制信号和保证移位寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了 薄膜晶体管的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单, 以满足窄边框和低功耗的要求。
[0074] 实施例三
[0075] 本实施例提供一种移位寄存器的驱动方法,所述移位寄存器包括实施例一提供的 移位寄存器,具体内容可参照实施例一的描述,此处不再赘述。本实施例提供的第一电压端 FW为低电平,第二电压端BW为高电平,第三电压端VGL为低电平,第四电压端GCH为高电平, 第五电压端VGL为低电平。此时,所述移位寄存器为反向扫描状态。
[0076]图5为本发明实施例三提供的一种移位寄存器的驱动方法的流程图,图6为本发明 实施例三提供的一种移位寄存器的工作时序图。如图5和图6所示,所述驱动方法包括:
[0077]步骤2001、输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入低电平。
[0078]第a阶段,第四电压端GCH输入高电平,第五晶体管M5导通,第二节点PD为高电位。 由于第二节点PD为高电位,第七晶体管M7导通,因此第一节点HJ为低电位。此时,第四晶体 管M4和第九晶体管M9导通,第三晶体管M3和第八晶体管断开,第一输出端Output j和第 二输出端〇utput_2输出低电平,从而对第一输出端〇utput_l和第二输出端0utput_2进行放 噪。
[0079]步骤2002、输入端输入低电平,复位端输入高电平,第一时钟信号端输入低电平, 第二时钟信号端输入低电平。
[0080]第b阶段,复位端Reset输入高电平,第二晶体管M2导通,第一节点PU为高电位,从 而对第一电容C1进行预充电。由于第一节点PU为高电位,第六晶体管M6导通,因此第二节点 ro为低电位。此时,第四晶体管M4和第九晶体管M9断开,第三晶体管M3和第八晶体管M8导 通,第一输出端Output j和第二输出端Outpu t_2输出低电平。
[0081]步骤20〇3、输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入高电平。
[0082]第c阶段,第一节点PU保持高电位,第二节点PD保持低电位。此时,第四晶体管M4和 第九晶体管M9断开,第三晶体管M3和第八晶体管M8导通,第一时钟信号端CLK1输入低电平, 第二时钟信号端CLK2输入高电平,因此第一输出端〇utput_l输出低电平,第二输出端 0utput_2输出高电平。
[0083] 步骤2004、输入端输入低电平,复位端输入低电平,第一时钟信号端输入高电平, 第二时钟信号端输入低电平。
[0084]第d阶段,第一节点PU保持高电位,第二节点PD保持低电位。此时,第四晶体管M4和 第九晶体管M9断开,第三晶体管M3和第八晶体管M8导通,第一时钟信号端CLK1输入高电平, 第二时钟信号端CLK2输入低电平,因此第一输出端〇utput_l输出高电平,第二输出端 0utput_2输出低电平。
[0085]步骤2005、输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平, 第二时钟信号端输入高电平。
[0086] 第e阶段,输入端Input输入高电平,第一晶体管Ml导通,第一节点PU为低电位。由 于第一节点PU为低电位,第六晶体管M6断开,而第四电压端GCH输入高电平,第五晶体管M5 导通,因此第二节点PD为高电位。此时,第四晶体管M4和第九晶体管M9导通,第三晶体管M3 和第八晶体管M8断开,第一输出端Output_l和第二输出端0utput_2输出低电平。
[0087]本实施例提供的移位寄存器的驱动方法中,所述移位寄存器包括输入单元、复位 单元、控制单元、第一输出单元和第二输出单元,所述第一输出单元用于在第一节点和第二 节点的电位控制下根据第五电压端和第一时钟信号端的输入信号控制第一输出端的输出 信号,所述第二输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第二 时钟信号端的输入信号控制第二输出端的输出信号。本实施例提供的移位寄存器在不增加 控制信号和保证移位寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了 薄膜晶体管的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单, 以满足窄边框和低功耗的要求。
[0088] 实施例四
[0089] 本实施例提供一种驱动电路,包括多级实施例一提供的移位寄存器,除第一级移 位寄存器之外,其余所述移位寄存器的输入端与上一级移位寄存器的第一输出端连接,所 述移位寄存器的第二输出端与上一级移位寄存器的复位端连接,除最后一级移位寄存器之 夕卜,其余所述移位寄存器的第一输出端与下一级移位寄存器的输入端连接,所述移位寄存 器的复位端与下一级移位寄存器的第二输出端连接。 _
[0090] 本实施例提供的驱动电路包括实施例一提供的移位寄存器,所述移位寄存器采用 实施例二或实施例三提供的驱动方法,具体内容可参照实施例一、实施例二或实施例三中 的描述,此处不再赘述。 _
[0091] 图7为本发明实施例四提供的一种驱动电路的结构示意图。如图7所示,STV为驱动 电路的起始信号。正向扫描时,上一级移位寄存器的第一输出端的输出信号为下一级移位 寄存器的起始信号,下一级移位寄存器的第二输出端的输出信号为上一级移位寄存器的复 位信号。此时,FW为高电平,BW为低电平,输入STV信号后,所述驱动电路从上往下逐级扫描。 反向扫描时,下一级移位寄存器的第一输出端的输出信号为上一级移位寄存器的起始信 号,上一级移位寄存器的第二输出端的输出信号为下一级移位寄存器的复位信号。此时,BW 为高电平,FW为低电平,输入STV信号后,所述驱动电路从下往上逐级扫描。
[0092] 本实施例提供的驱动电路中,所述移位寄存器包括输入单元、复位单元、控制单 元、第一输出单元和第二输出单元,所述第一输出单元用于在第一节点和第二节点的电位 控制下根据第五电压端和第一时钟信号端的输入信号控制第一输出端的输出信号,所述第 二输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第二时钟信号端 的输入信号控制第二输出端的输出信号。本实施例提供的移位寄存器在不增加控制信号和 保证移位寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了薄膜晶体管 的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单,以满足窄边 框和低功耗的要求。
[0093] 实施例五
[0094] 本实施例提供一种显示装置,包括实施例四提供的驱动电路,具体内容可参照实 施例四的描述,此处不再赘述。
[0095] 本实施例提供的显示装置中,所述移位寄存器包括输入单元、复位单元、控制单 元、第一输出单元和第二输出单元,所述第一输出单元用于在第一节点和第二节点的电位 控制下根据第五电压端和第一时钟信号端的输入信号控制第一输出端的输出信号,所述第 二输出单元用于在第一节点和第二节点的电位控制下根据第五电压端和第二时钟信号端 的输入信号控制第二输出端的输出信号。本实施例提供的移位寄存器在不增加控制信号和 保证移位寄存器功能的前提下,每两行共用第一节点和第二节点,从而减少了薄膜晶体管 的使用数量,减小了薄膜晶体管的占用面积,使得所述移位寄存器的结构简单,以满足窄边 框和低功耗的要求。
[0096] 可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施 方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精 神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器,其特征在于,包括输入单元、复位单元、控制单元、第一输出单元和 第二输出单元; 所述输入单元分别与输入端、第一电压端和第一节点连接,用于根据所述输入端和所 述第一电压端的输入信号控制所述第一节点的电位; 所述复位单元分别与复位端、第二电压端、第三电压端、第一节点和第二节点连接,用 于在所述第二节点的电位控制下根据所述复位端、所述第二电压端和所述第三电压端的输 入信号控制所述第一节点的电位; 所述控制单元分别与第三电压端、第四电压端、第一节点和第二节点连接,用于在所述 第一节点的电位控制下根据所述第三电压端和所述第四电压端的输入信号控制所述第二 节点的电位; 所述第一输出单元分别与第五电压端、第一时钟信号端、第一输出端、第一节点和第二 节点连接,用于在所述第一节点和所述第二节点的电位控制下根据所述第五电压端和所述 第一时钟信号端的输入信号控制所述第一输出端的输出信号; 所述第二输出单元分别与第五电压端、第二时钟信号端、第二输出端、第一节点和第二 节点连接,用于在所述第一节点和所述第二节点的电位控制下根据所述第五电压端和所述 第二时钟信号端的输入信号控制所述第二输出端的输出信号。
2.根据权利要求1所述的移位寄存器,其特征在于,所述输入单元包括第一晶体管; 所述第一晶体管的第一极与所述第一电压端连接,所述第一晶体管的栅极与所述输入 端连接,所述第一晶体管的第二极与所述第一节点连接。
3.根据权利要求1所述的移位寄存器,其特征在于,所述复位单元包括第二晶体管和第 七晶体管; 所述第二晶体管的第一极与所述第二电压端连接,所述第二晶体管的栅极与所述复位 端连接,所述第二晶体管的第二极与所述第一节点连接; 所述第七晶体管的第一极与所述第三电压端连接,所述第七晶体管的栅极与所述第二 节点连接,所述第七晶体管的第二极与所述第一节点连接。
4. 根据权利要求1所述的移位寄存器,其特征在于,所述控制单元包括第五晶体管、第 六晶体管和第一电容; 所述第五晶体管的第一极与所述第四电压端连接,所述第五晶体管的栅极与所述第四 电压端连接,所述第五晶体管的第二极与所述第二节点连接; 所述第六晶体管的第一极与所述第三电压端连接,所述第六晶体管的栅极与所述第一 节点连接,所述第六晶体管的第二极与所述第二节点连接; 所述第一电容并联于所述第六晶体管的栅极与第一极之间。
5. 根据权利要求1所述的移位寄存器,其特征在于,所述第一输出单元包括第三晶体管 和第四晶体管; 所述第三晶体管的第一极与所述第一时钟信号端连接,所述第三晶体管的栅极与所述 弟一节点连接,所述第三晶体管的第二极与所述第一输出端连接; 所述第四晶体管的第一极与所述第五电压端连接,所述第四晶体管的栅极与所述第二 节点连接,所述第四晶体管的第二极与所述第一输出端连接。
6. 根据权利要求1所述的移位寄存器,其特征在于,所述第二输出单元包括第八晶体管 和第九晶体管; 所述第八晶体管的第一极与所述第二时钟信号端连接,所述第八晶体管的栅极与所述 第一节点连接,所述第八晶体管的第二极与所述第二输出端连接; 所述第九晶体管的第一极与所述第五电压端连接,所述第九晶体管的栅极与所述第二 节点连接,所述第九晶体管的第二极与所述第二输出端连接。
7.—种移位寄存器的驱动方法,其特征在于,所述移位寄存器包括权利要求丨―6任一所 述的移位寄存器,第一电压端为高电平,第二电压端为低电平,第三电压端为低电平,第四 电压端为高电平,第五电压端为低电平,所述驱动方法包括: 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入低电平; 输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入低电平; 输入端输入低电平,复位端输入低电平,第一时钟信号端输入高电平,第二时钟信号端 输入低电平; 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入高电平; 输入端输入低电平,复位端输入高电平,第一时钟信号端输入高电平,第二时钟信号端 输入低电平。
8. —种移位寄存器的驱动方法,其特征在于,所述移位寄存器包括权利要求1-6任一所 述的移位寄存器,第一电压端为低电平,第二电压端为高电平,第三电压端为低电平,第四 电压端为高电平,第五电压端为低电平,所述驱动方法包括: 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入低电平; 输入端输入低电平,复位端输入高电平,第一时钟信号端输入低电平,第二时钟信号端 输入低电平; 输入端输入低电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入高电平; 输入端输入低电平,复位端输入低电平,第一时钟信号端输入高电平,第二时钟信号端 输入低电平; 输入端输入高电平,复位端输入低电平,第一时钟信号端输入低电平,第二时钟信号端 输入高电平。
9. 一种驱动电路,其特征在于,包括多级权利要求1-6任一所述的移位寄存器; 除第一级移位寄存器之外,其余所述移位寄存器的输入端与上一级移位寄存器的第一 输出端连接,所述移位寄存器的第二输出端与上一级移位寄存器的复位端连接; 除最后一级移位寄存器之外,其余所述移位寄存器的第一输出端与下一级移位寄存器 的输入端连接,所述移位寄存器的复位端与下一级移位寄存器的第二输出端连接。
10. —种显示装置,其特征在于,包括权利要求9所述的驱动电路。
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