CN111105765B - Goa单元、栅极驱动电路及驱动方法、显示装置 - Google Patents

Abstract

本申请公开了一种GOA单元、栅极驱动电路及驱动方法、显示装置，该GOA单元包括：信号处理模块和输出模块，输出模块包括第一晶体管和第二晶体管，控制信号端与信号处理模块的输入端连接，第一晶体管的栅极与信号处理模块的输出端连接，第一晶体管的第一极与第一开关控制端连接，第一晶体管的第二极与第一栅极驱动线连接；第二晶体管的栅极与信号处理模块的输出端连接，第二晶体管的第一极与第二开关控制端连接，第二晶体管的第二极与第二栅极驱动线连接；基于控制信号，第一开关控制端和第二开关控制端提供相反的电平值。相邻两行栅极驱动线共用一个信号处理模块，减少了GOA单元中开关器件的数量，实现显示屏窄边化。

Description

GOA单元、栅极驱动电路及驱动方法、显示装置

技术领域

本发明一般涉及显示技术领域，具体涉及一种GOA单元、栅极驱动电路和显示装置。

背景技术

薄膜晶体管(英文：Thin Film Transistor，简称：TFT)是显示设备中常见的开关部件和驱动部件，显示设备显示屏上的每个液晶像素点都是由集成在像素点后面的TFT形成的栅极驱动电路来驱动。

随着显示屏的发展，窄边框、高分辨率显示屏越来越收到用户的青睐，通常的栅极驱动电路连接复杂，占用了显示屏上较大的面积。阵列基板行驱动(英文：Gate on Array，GOA)技术通过将栅极驱动电路制作阵列基板上，省掉单独的栅极驱动集成电路部分，实现对栅极的行扫描，不仅降低显示器件材料成本和制作成本，而且减小面板的边框设计。

但是，随着显示设备朝着超窄边框的方向发展的趋势越来越明显，对现有的GOA电路的设计提出了新的挑战，需要设计更简化的GOA电路，进一步减小其在显示屏上占用的面积。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种可以减少了GOA单元中开关器件的数量，实现显示屏窄边化的GOA单元、栅极驱动电路及驱动方法、显示装置。

第一方面，本申请提供一种GOA单元，包括：信号处理模块和输出模块，输出模块包括第一晶体管和第二晶体管，

控制信号端与信号处理模块的输入端连接，第一晶体管的栅极与信号处理模块的输出端连接，第一晶体管的第一极与第一开关控制端连接，第一晶体管的第二极与第一栅极驱动线连接；

第二晶体管的栅极与信号处理模块的输出端连接，第二晶体管的第一极与第二开关控制端连接，第二晶体管的第二极与第二栅极驱动线连接；基于控制信号，第一开关控制端和第二开关控制端提供相反的电平值，第一栅极驱动线与第二栅极驱动线为相邻的两行栅极驱动线。

第二方面，本申请提供一种栅极驱动电路，包括多个级联的如第一方面任一的GOA单元。

第三方面，本申请提供一种驱动第二方面中的栅极驱动电路的驱动方法，该方法包括：

对于任一GOA单元，在信号处理模块的输入端接收到控制信号时，通过信号处理模块的输出端向第一晶体管和第二晶体管的栅极提供高电平，控制第一晶体管和第二晶体管导通；

第一开关控制端向第一晶体管的第一极提供高电平，第一栅极驱动线导通，第二开关控制端向第二晶体管的第一极提供低电平，第二栅极驱动线关闭；

或者，控制第一开关控制端向第一晶体管的第一极提供低电平，第一栅极驱动线关闭，第二开关控制端向第二晶体管的第一极提供高电平，第二栅极驱动线导通。

第三方面，本申请一种显示装置，包括第二方面的栅极驱动电路。

本申请实施例提供的GOA单元、栅极驱动电路及驱动方法、显示装置，GOA单元包括：信号处理模块和输出模块，输出模块包括第一晶体管和第二晶体管，控制信号端与信号处理模块的输入端连接，第一晶体管的栅极与信号处理模块的输出端连接，第一晶体管的第一极与第一开关控制端连接，第一晶体管的第二极与第一栅极驱动线连接；第二晶体管的栅极与信号处理模块的输出端连接，第二晶体管的第一极与第二开关控制端连接，第二晶体管的第二极与第二栅极驱动线连接；第一栅极驱动线与第二栅极驱动线为相邻的两行栅极驱动线基于控制信号，第一开关控制端和第二开关控制端提供相反的电平值。相邻两行栅极驱动线共用一个信号处理模块，减少了GOA单元中开关器件的数量，实现显示屏窄边化。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本申请实施例提供的一种GOA单元的结构示意图；

图2为本申请实施例提供的另一种GOA单元的结构示意图；

图3为本申请实施例提供的又一种GOA单元的结构示意图；

图4为本申请实施例提供的再一种GOA单元的结构示意图；

图5为本申请又一实施例提供的一种GOA单元的结构示意图；

图6为相关技术中的提供的一种GOA单元的结构示意图；

图7为本申请实施例提供的一种栅极驱动电路工作的时序；

图8为本申请实施例提供的一种关闭状态显示屏中像素行的状态示意图；

图9为本申请实施例提供的一种显示屏驱动过程中奇数像素行中像素点的极性状态示意图；

图10为本申请的实施例提供的一种显示屏驱动过程中偶数像素行中像素点的极性状态示意图；

图11为本申请实施例提供的一种显示状态显示屏中像素行中像素点的极性状态示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

显示装置中画面的显示过程是通过显示屏中的像素驱动电路实现的，该像素驱动电路可以包括：用于控制显示屏像素行开启或者关闭的栅极驱动电路和用于向像素行中像素点写入像素数据的源极驱动电路。

为了满足显示屏窄边框的发展需求，包含多个GOA单元的栅极驱动电路成为显示屏中的常见栅极驱动电路。通常情况下，一个GOA单元可以驱动显示屏中的一个像素行，对于一个分辨率为X×Y的显示屏来说，栅极驱动电路中需要X个GOA单元。但是，随着显示屏朝着超窄边框和超高分辨率的方向发展，栅极驱动电路中需要的GOA单元的数量越来越多，对制造超窄边框的显示屏造成了极大的困扰。

本申请实施例提供一种GOA单元，如图1所示，该GOA单元，包括信号处理模块100和输出模块200，输出模块200包括第一晶体管T1和第二晶体管T2，

控制信号端(Cn)与信号处理模块的输入端连接，第一晶体管的栅极与信号处理模块的输出端连接，第一晶体管的第一极与第一开关控制端(SW1)连接，第一晶体管的第二极(Output2n-1)与第一栅极驱动线连接；第二晶体管的栅极与信号处理模块的输出端连接，第二晶体管的第一极与第二开关控制端(SW2)连接，第二晶体管的第二极(Output2n)与第二栅极驱动线连接。

基于控制信号，第一开关控制端和第二开关控制端分别向第一晶体管的第二极和第二晶体管的第二极提供相反的电平值，第一栅极驱动线与第二栅极驱动线为相邻的两行栅极驱动线，该相反的电平值指的是高电平和低电平。

在信号处理模块的输入端接收到控制信号时，该信号处理模块的输出端可以输出高电平，以导通与该输出端连接的第一晶体管和第二晶体管，此时，第一开关控制端可以向第一晶体管提供高电平或者低电平，使第一晶体管的第二极向第一栅极驱动线输出高电平或者低电平，导通或者关闭与该第一栅极驱动线连接的像素行，该第一栅极驱动线用于驱动显示屏中的奇数像素行或者偶数像素行；第二开关控制端可以向第二晶体管提供与第一开关控制端提供的电平值相反的电平值，使第二晶体管的第二极向第一栅极驱动线输出高电平或者低电平，导通或者关闭与该第二栅极驱动线连接的像素行。

示例的，假设信号处理模块的输入端接收到控制信号，且基于该控制信号确定第一栅极驱动线输出高电平，则在第一晶体管导通时，第一开关控制端向第一晶体管提供高电平，使第一晶体管的第二极输出高电平，第一栅极驱动线导通；则第二开关控制端向第二晶体管提供低电平，使第二晶体管的第二极输出低电平，第二栅极驱动线关闭。

需要说明的是，在本申请实施例中，晶体管的第一极和第二极是用于区分晶体管除栅极之外的两极，该晶体管除栅极之外的两极可以是源极活着漏极，将其中一极称为第一极，另一极称为第二极。晶体管的第一极和第二极是对称的，所以第一极、第二极是可以互换的。

本申请实施例提供的GOA单元，输出模块有两个输出端口，分别对应于相邻的两行栅极驱动线，信号处理模块基于接收到的控制信号，控制其中的任一栅极驱动线导通，以控制与该栅极驱动线连接的像素行打开，可以使相邻两行栅极驱动线共用一个信号处理模块，减少了GOA单元中开关器件的数量，降低了功耗，节省了成本。

可选的，如图2所示，该输出模块200，还包括：第一电平信号端(VGL)、第三晶体管T3和第四晶体管T4，该第三晶体管的栅极与第一节点(PD)连接，第三晶体管的第一极与第一晶体管的第二极连接，第三晶体管的第二极与第一电平信号端连接；该第四晶体管的栅极与第一节点连接，第四晶体管的第一极与第二晶体管的第二极连接，第四晶体管的第二极与第一电平信号端连接。

在本申请实施例中，第一节点为GOA单元中的电压钳制点，可以将电压钳制在一定的电平值，基于控制信号，控制第三晶体管将第一电平信号端的第一电平值提供给第一晶体管的第二极，使与第一晶体管的第二极线连的第一栅极驱动线保持当前的电平状态；控制第四晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，使与第二晶体管的第二极线连的第二栅极驱动线保持当前的电平状态，该第一电平信号端可以提供的第一电平值可以为低电平，该控制信号用于控制第一晶体管的第二极和第二晶体管的第二极保持当前的导通或者关闭状态，以使与其连接的第一栅极驱动线和第二栅极驱动线控制相应的像素行保持当前的显示状态。

可选的，如图3所示，该输出模块200，还包括：整体复位信号端(TRST)、第五晶体管T5和第六晶体管T6，该第五晶体管的栅极与整体复位信号端连接，第五晶体管的第一极与第一晶体管的第二极连接，第五晶体管的第二极与第一电平信号端连接；第六晶体管的栅极与整体复位信号端连接，第六晶体管的第一极与第二晶体管的第二极连接，第六晶体管的第二极与第一电平信号端连接。

基于整体复位信号，导通第五晶体管，通过第五晶体管将第一电平信号端的第一电平值提供给第一晶体管的第二极，对第一晶体管的第二极中的残存电荷进行释放；导通第六晶体管，通过第六晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，对第一晶体管的第二极中的残存电荷进行释放，防止该第一晶体管的第二极和第二晶体管的第二极中残存的电荷形成的噪声对该GOA单元的下一时段的驱动工作的影响。

可选的，如图4所示，该信号处理模块100，包括：上拉驱动子模块110、上拉子模块120和存储电容C，其中，控制信号端包括触发信号端(INPUT)和时钟信号端(CLK)，则控制信号可以是触发信号和时钟信号，触发信号用于控制像素行的开启或者关闭，时钟信号用于控制驱动像素行进行显示状态更新。

触发信号端、第二电平信号端(VDD)和第二节点(PU)与上拉驱动子模块连接，该第二节为GOA单元中的电压钳制点，可以将电压钳制在一定的电平值。

时钟信号端与上拉子模块的输入端连接，第二节点、存储电容的第一基板连接分别与上拉子模块的第一输出端连接，存储电容的第二基板与上拉子模块的第二输出端连接，该上拉子模块的第二输出端为信号处理模块的输出端。

当接收到触发信号时，上拉驱动子模块导通，第二电平信号端为第二节点提供高电平，上拉子模块导通，接入时钟信号，存储电容耦合。使第二节点的电位进一步升高，上拉子模块的第二输出端为高电平，与该上拉子模块的第二输出端连接的第一晶体管和第二晶体管导通，第一开关控制端与第二开关控制端分别向第一晶体管和第二晶体管提供相反的电平值。

可选的，如图4所示，该输出模块200，还包括：下拉驱动子模块130和下拉子模块140，第一电平信号端、第三电平信号端(GCH)、第一节点分别与下拉驱动子模块连接；第一节点、第一电平信号端和第二节点分别与下拉子模块连接。

第三电平信号端可以向下拉驱动子模块提供高电平，使下拉驱动子模块处于导通状态，当接收到触发信号时，第二节点提供的高电平控制下拉子模块导通，该第二节点的高电位控制下拉子模块将第一电平信号端的第一电平值提供给第一节点，保证第一节点维持在高电平。

可选的，如图4所示，该信号处理模块100，还包括：复位模块150，控制信号端还包括：复位信号端(RESET)，控制信号可以是复位信号，该复位信号用于控制GOA单元维持当前的显示控制状态；复位信号端、第四电平信号端(VSS)、第一电平信号端、第一节点、第二节点和上拉子模块的第二输出端分别与复位模块连接。

当接收到复位信号时，复位模块150导通，第四电平信号端(VSS)为第二节点提供低电平，下拉子模块关闭，第三电平信号端可以向下拉驱动子模块提供高电平，使下拉驱动子模块处于导通状态，下拉驱动子模块的高电平可以提供给第一节点，导通与第一节点连接的第三晶体管和第四晶体管，通过第三晶体管将第一电平信号端的第一电平值提供给第一晶体管的第二极，通过第四晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，使与第二晶体管的第二极线连的第二栅极驱动线保持当前的电平状态；通过第四晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，使得与第二晶体管的第二极线连的第二栅极驱动线保持当前的电平状态。

示例的，本申请实施例中提供的一种GOA单元的电路图如图5所示，其中，信号处理模块的上拉驱动子模块包括第七晶体管T7，上拉子模块包括第八晶体管T8，第七晶体管的栅极与触发信号端连接，第七晶体管的第一极和第二极分别与第二电平信号端和第二节点连接；第八晶体管的栅极与第二节点、存储电容的第一基板连接，第八晶体管的第一极与时钟信号端连接，第八晶体管的第二极分别与存储电容的第二基板、第一晶体管的栅极和第二晶体管的栅极连接。

下拉驱动子模块第九晶体管T9和第十晶体管T10，下拉子模块包括第十一晶体管T11和第十二晶体管T12，该第九晶体管的栅极、第九晶体管的第一极和第十晶体管的第一极与第三电平信号端连接，第九晶体管的第二极分别与第十晶体管的栅极和第十一晶体管的第一极连接，第十晶体管的第二极、第十二晶体管的第一极分别与第一节点连接；第十一晶体管和第十二晶体管的栅极与第二节点连接，第十一晶体管的第二极、第十二晶体管的第二极分别与第一电平信号端连接。

复位模块包括第十三晶体管T13、第十四晶体管T14和第十五晶体管T15，该第十三晶体管的栅极与复位信号端连接，第十三晶体管的第一极、第十四晶体管的第一极分别与第二节点连接，第十三晶体管的第二极与第四电平信号端连接，第十四晶体管的第二极与第一电平信号端连接；第十五晶体管的栅极与第十四晶体管的栅极连接，第十五晶体管、第十四晶体管的栅极分别与第一节点连接，第十五晶体管的第一极和第二极分别与第一电平信号端和第八晶体管的第二极连接。

该信号处理模块还包括第十六晶体管T16，该第十六晶体管的栅极与整体复位信号端(TRST)连接，该第十六晶体管的第一极与第二节点连接，该第十六晶体管的第二极与第一电平信号端连接。当接收到整体复位信号时，可以将该第十六晶体管的导通，将第一电平信号端提供的第一电平信号值提供该第二节点。

相关技术中提供的GOA单元的电路图如图6所示，该GOA单元的构成元件以及连接关系，与图5中提供的GOA单元的开关器件以及连接关系不相同，该GOA单元无输出模块，仅有一个输出端(outputn)，与显示屏中的第n行的栅极驱动线连接，用于驱动该第n行像素。而图6中提供的GOA单元有两个输出端(output2n-1)和(output2n)，与两个相邻的栅极极驱动线连接，用于驱动该第2n-1行和第2n行像素。本申请实施例中提供的GOA单元与相关技术中提供的用于驱动相邻两行像素的两个GOA单元相比，减少了开关器件的数量，降低了功耗，节约了生产成本。

需要说明的是，本申请实施例中提供的16T1C型GOA单元仅是一种示例性GOA单元的结构，并不能限制本申请实施例中提供的GOA单元的结构。

综上所述，本申请实施例提供的GOA单元，包括：控制信号端、信号处理模块和输出模块，输出模块包括第一晶体管和第二晶体管，控制信号端与信号处理模块的输入端连接，第一晶体管的栅极与信号处理模块的输出端连接，第一晶体管的第一极与第一开关控制端连接，第一晶体管的第二极与第一栅极驱动线连接；第二晶体管的栅极与信号处理模块的输出端连接，第二晶体管的第一极与第二开关控制端连接，第二晶体管的第二极与第二栅极驱动线连接，基于控制信号，第一开关控制端和第二开关控制端分别向第一晶体管的第二极和第二晶体管的第二极提供相反的电平值，第一栅极驱动线与第二栅极驱动线为相邻的两行栅极驱动线。可以实现一个GOA单元驱动两个像素行，节省了开关器件，节约了GOA单元占用的空间，降低了功耗。

本申请实施例提供一种栅极驱动电路，该栅极驱动电路包括多个级联的上述实施例中的GOA单元。由于每个GOA单元可以用于驱动相邻两行像素行，相较于现有技术中提供的每个GOA单元用于驱动一行像素行的栅极驱动电路，本申请实施例提供的栅极驱动电路中包含的GOA单元减少了一半，栅极驱动电路所包括的开关器件的总数目减少，栅极驱动电路功耗降低，栅极驱动器的占用面积减小，显示设备的中显示屏的窄边框得意实现。

本申请实施例提供一种栅极驱动电路的驱动方法，该栅极驱动电路为上述实施例中提供的栅极驱动电路，该方法包括：

对于任一GOA单元，在信号处理模块的输入端接收到控制信号时，通过信号处理模块的输出端向第一晶体管和第二晶体管的栅极提供高电平，控制第一晶体管和第二晶体管导通；

第一开关控制端向第一晶体管的第一极提供高电平，第一栅极驱动线导通，第二开关控制端向第二晶体管的第一极提供低电平，第二栅极驱动线关闭；或者，控制第一开关控制端向第一晶体管的第一极提供低电平，第一栅极驱动线关闭，第二开关控制端向第二晶体管的第一极提供高电平，第二栅极驱动线导通。

其中，该控制信号可以为触发信号和时钟信号，且当该任一GOA单元为多个级联的GOA单元中的第一个GOA单元时，该触发信号为控制图像帧开显示的起始信号(英文：StartVertical；简称：STV)，当该任一GOA单元为个级联的GOA单元中除第一个GOA单元以外的其他GOA单元时，该触发信号可以为上一GOA单元的输出信号。

可选的，该方法还包括，在信号处理模块的输入端接收到控制信号时，第一节点为高电平，控制第三晶体管和第四晶体管导通。

通过第三晶体管向第一晶体管的第二极提供第一电平信号，通过第四晶体管向第二晶体管的第二极提供第一电平信号，第一电平信号为低电平；通过控制信号端输出输出信号，以基于上述方法驱动下一GOA单元。

可选的，在控制信号端输出输出信号时，该方法还包括：信号处理模块的输入端接收整体复位信号，导通第五晶体管和第六晶体管，通过第五晶体管向第一晶体管的第二极提供第一电平信号值；通过第六晶体管向第二晶体管的第二极提供第一电平信号值，释放第一晶体管的第二极和第二晶体管的第二极中残存的电荷，防止第一晶体管与第二晶体管在下一驱动过程中产生噪声。

本申请实施例以栅极驱动电路包括多个级联的如图5中示出的GOA单元为例，对栅极驱动电路的驱动过程进行说明，该驱动过程可以通过隔行扫描方式实现，即在显示屏的显示过程中，先利用该栅极驱动电路驱动奇数像素行或者偶数像素行，再驱动偶数像素行或者奇数像素行，实现画面显示。

可选的，以在栅极驱动电路驱动像素行显示过程中，先驱动奇数像素行，再驱动偶数像素行进行画面显示为例，对栅极驱动电路的驱动过程进行说明。该过程包括：先控制栅极驱动电路中与每个GOA单元连接的奇数像素行进行逐行显示，再控制栅极驱动电路中与每个GOA单元连接的偶数像素行进行逐行显示，最终实现画面显示，可选的，对于每个GOA单元，在驱动与该GOA单元连接的奇数像素行进行显示后，还可以基于整体复位信号对该GOA单元进行整体复位，防止该GOA单元中的残存电荷形成的噪声影响与该GOA单元连接的偶数像素行的驱动过程。

示例的，对于每个GOA单元，假设与第一晶体管的第二极连接的第一栅极驱动线为奇数像素行的栅极驱动线，与第二晶体管的第二极连接的第二栅极驱动线为偶数像素行的栅极驱动线，在接收到触发信号后，该触发信号控制该GOA单元向第一栅极驱动线输出高电平，向第二栅极驱动线输出低电平，该过程可以分为三个阶段，第一阶段为GOA单元的预充电阶段，第二阶段为GOA单元的驱动阶段，第三阶段为GOA单元的驱动状态保持阶段。

在第一阶段：触发信号端接收到触发信号，控制第七晶体管导通，第二电平信号端向第二节点提供高电平，该第二节点被钳制在高电平，并控制第八晶体管导通，由时钟信号端输入时钟信号，用于控制第一晶体管和第二晶体管的第二极的电平状态。由于第三电平信号端可以向第九晶体管和第十晶体管提供高电平，使第九晶体管和第十晶体管始终处于导通状态，第二节点的高电位可以控制第十一晶体管和第十二晶体管导通，将第一电平信号端的第一电平值提供给第一节点，使第一节点为低电平，进一步保证第二节点维持在的高电平，保证第二节点向第八晶体管的栅极提供稳定的高电平，保证第八晶体管导通的稳定性。需要说明的是，在该阶段其余晶体管为关闭状态。

在第二阶段：触发信号端无触发信号输入，第七晶体管关闭，第一节点受存储电容的耦合影响，电平值进一步升高，时钟信号也由低电平变为高电平，第八晶体管的第二极为高电平，与其连接的第一晶体管和第二晶体管导通，第一开关控制端向第一晶体管的第二极提供高电平，使第一栅极驱动线导通，第二开关控制端向第二晶体管的第二极提供低电平，使第二栅极驱动线关闭。且为了保证第八晶体管导通的稳定性，第九晶体管、第十晶体管、第十一晶体管和第十二晶体管也处于导通状态，其余晶体管处于关闭状态。

在第三阶段：复位信号端接收到复位信号，第十三晶体管导通，将低电平值提供给第二节点，第二节点钳制在低电平，由第二节点控制的第十一晶体管和第十二晶体管关闭，由第三电平信号端向第九晶体管和第十晶体管提供的高电平，可以使与第十晶体管的第二极连接的第一节点为高电平，控制第十四晶体管、第十五晶体管、第三晶体管和第四晶体管导通，通过第三晶体管将第一电平信号端的第一电平值提供给第一晶体管的第二极，通过第四晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，通过第五晶体管将第一电平信号端的第一电平值提供给第八晶体管的第二极，使GOA单元保持当前的显示状态，即第一晶体管的第二极为高电平，第二晶体管的第二极提供低电平状态。

进一步的，可以通过复位信号端输出输出信号，该输出信号为与该GOA单元连接的下一GOA单元的触发信号，使下一GOA单元基于该触发发信号驱动与下一GOA单元连接的奇数像素行进行显示，该过程可以参考上述第一阶段、第二阶段和第三阶段，本申请实施例对此不做赘述。

可选的，在控制信号端输出输出信号时，还可以对GOA单元进行整体复位，该过程包括：整体复位信号端接收到整体复位信号，第十六晶体管、第五晶体管和第六晶体管导通，通过第十六晶体管将第一电平信号端的第一电平值提供给第二节点，通过第五晶体管将第一电平信号端的第一电平值提供给第一晶体管的第二极，通过第六晶体管将第一电平信号端的第一电平值提供给第二晶体管的第二极，释放第一晶体管和第二晶体管中的残存电荷。

在栅极驱动电路中的每个GOA单元驱动与其连接的奇数像素行进行显示后，再由栅极驱动电路中的每个GOA单元驱动与其连接的偶数像素行进行显示，实现画面显示，对于每个GOA单元，驱动与其连接的偶数像素行进行显示的过程，可以参考上述驱动与其连接的奇数像素行进行显示过程的三个阶段，本申请实施例对此不做赘述，需要说明的是，在第二阶段，第一晶体管和第二晶体管导通后，第一开关控制端向第一晶体管的第二极提供低电平，使第一栅极驱动线关闭，第二开关控制端向第二晶体管的第二极提供高电平，使第二栅极驱动线导通。

图7示出了在栅极驱动电路驱动像素行显示过程中，先驱动奇数像素行，再驱动偶数像素行进行画面显示时，每个GOA单元中的触发信号信号、时钟信号、整体复位信号、输出信号、第一节点和第二节点电平的时序变化示意图。其中，OUTC为第八晶体管的第二极或者存储电容的第二基板，该栅极驱动电路包括m个GOA单元，数字1代表第一个GOA单元，字母n代表第n个GOA单元，字母m代表第m个GOA单元，t1表示GOA单元驱动奇数像素行时段，t2表示GOA单元驱动偶数像素行时段，t3表示GOA单元进行整体复位时段。

综上所述，本申请实施例提供的栅极驱动电路的驱动方法，包括：对于任一GOA单元，在信号处理模块的输入端接收到控制信号时，通过信号处理模块的输出端向第一晶体管和第二晶体管的栅极提供高电平，控制第一晶体管和第二晶体管导通；第一开关控制端向第一晶体管的第一极提供高电平，第一栅极驱动线导通，第二开关控制端向第二晶体管的第一极提供低电平，第二栅极驱动线关闭；或者，控制第一开关控制端向第一晶体管的第一极提供低电平，第一栅极驱动线关闭，第二开关控制端向第二晶体管的第一极提供高电平，第二栅极驱动线导。可以实现一个GOA单元驱动两个像素行，节省了开关器件，节约了GOA单元占用的空间，降低了功耗。

本申请实施例提供一种显示装置，该该显示装置可以是电视机、手机、电脑显示器、电子阅读器等，该显示装置的显示屏可以是薄膜晶体管液晶显示屏，有机发光二极管显示屏或者源矩阵有机发光二极管显示屏，该显示屏的栅极驱动电路为上述实施例中的栅极驱动电路，且可以执行如上述实施例中的栅极驱动电路的驱动方法。

可选的，当该显示屏为液晶显示屏时，液晶显示屏在画面显示时，为了防止液晶分子在长时间加压状态下极化，需要在液晶显示屏的显示过程中，不断的对该显示屏中的液晶分子进行极性转换。对于每个GOA单元，可以在奇数像素行的驱动过程中，对奇数像素行中的像素点输入第一极性的电平，在偶数像素行的驱动过程中，对偶数像素行中的像素点输入第二极性的电平，该第一极性为正极性或者负极性中的任一个，该第二极性为与第一极性相反的极性，示例的，第一极性为正极性，第二极性为负极性；在下一帧画面或者下一时段画面的显示过程中，对于奇数像素行中的像素点输入第二极性的电平，对于偶数像素行中的像素点输入第一极性的电平，实现像素行中液晶分子极性的点翻转。

示例的，本申请实施例以包含2n+2个像素行的显示屏为例，对该显示屏中液晶分子极性的点翻转的过程进行说明，该显示屏的栅极驱动电路中包含n+1个GOA单元。图8示出了显示屏未显示画面时，各像素行处于关闭状态；在显示屏显示画面时，栅极驱动电路驱动奇数像素行依次打开，在每个奇数像素行打开的同时，如图9所示，源极驱动电路(D)可以依次向该奇数像素行中相邻两个像素点输入正负极性交替的电平；在显示屏中的奇数像素行打开完毕后，栅极驱动电路再驱动偶数像素行依次打开，直至显示屏中的所有像素行打开，实现画面显示。如图10所示，在每个偶数像素行打开的同时，源极驱动电路(D)可以依次向该偶数像素行的相邻像素点输入负正极性交替的电平；显示屏的像素行中像素点的最终电平极性如图11所示，相邻两个像素行中像素点的电平极性相反。在下一帧画面的显示过程中，可以基于相同的方法依次向奇数像素行中相邻两个像素点输入负正极性交替的电平，依次向偶数像素行中相邻两个像素点输入正负极性交替的电平，实现像素中液晶分子极性的点翻转。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (8)

1.一种栅极驱动电路，其特征在于，包括多个级联的GOA单元，所述多个级联的GOA单元用于控制与每个GOA单元连接的奇数像素行进行逐行显示，再控制栅极驱动电路中与每个GOA单元连接的偶数像素行进行逐行显示；

所述GOA单元包括：信号处理模块和输出模块，所述输出模块包括第一晶体管和第二晶体管，

控制信号端与所述信号处理模块的输入端连接，所述第一晶体管的栅极与所述信号处理模块的输出端连接，所述第一晶体管的第一极与第一开关控制端连接，所述第一晶体管的第二极与第一栅极驱动线连接；

所述第二晶体管的栅极与所述信号处理模块的输出端连接，所述第二晶体管的第一极与第二开关控制端连接，所述第二晶体管的第二极与第二栅极驱动线连接，所述第一栅极驱动线与所述第二栅极驱动线为相邻的两行栅极驱动线，基于控制信号，所述第一开关控制端和所述第二开关控制端提供相反的电平值；

所述输出模块还包括：第一电平信号端和整体复位信号端，

所述第一电平信号端与所述第一晶体管的第二极和所述第二晶体管的第二极连接；

所述整体复位信号端被配置为控制所述第一电平信号端与所述第一晶体管的第二极之间的连接的导通与关闭；以及被配置为控制所述第一电平信号端与所述第二晶体管的第二极之间的连接导通与关闭；

所述控制信号还被配置为控制所述第一电平信号端与所述第一晶体管的第二极之间的连接的导通与关闭；以及被配置为控制所述第一电平信号端与所述第二晶体管的第二极之间的连接导通与关闭；

其中，所述输出模块还包括：第五晶体管和第六晶体管，

所述第五晶体管的栅极与所述整体复位信号端连接，所述第五晶体管的第一极与所述第一晶体管的第二极连接，所述第五晶体管的第二极与第一电平信号端连接；

所述第六晶体管的栅极与所述整体复位信号端连接，所述第六晶体管的第一极与所述第二晶体管的第二极连接，所述第六晶体管的第二极与第一电平信号端连接；

所述信号处理模块包括上拉子模块和存储电容，所述控制信号端包括时钟信号端；

所述上拉子模块包括第八晶体管，所述第八晶体管的栅极与第二节点、存储电容的第一基板连接，第八晶体管的第一极与时钟信号端连接，第八晶体管的第二极分别与存储电容的第二基板、第一晶体管的栅极和第二晶体管的栅极连接；

该信号处理模块还包括第十六晶体管，该第十六晶体管的栅极与整体复位信号端连接，该第十六晶体管的第一极与第二节点连接，该第十六晶体管的第二极与第一电平信号端连接。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块，还包括：第三晶体管和第四晶体管，

所述第三晶体管的栅极与第一节点连接，所述第三晶体管的第一极与所述第一晶体管的第二极连接，所述第三晶体管的第二极与第一电平信号端连接；

所述第四晶体管的栅极与第一节点连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第一电平信号端连接。

3.根据权利要求1至2任一所述的栅极驱动电路，其特征在于，所述信号处理模块，还包括：上拉驱动子模块，所述控制信号端，还包括：触发信号端，

所述触发信号端、第二电平信号端和第二节点与所述上拉驱动子模块连接。

4.根据权利要求3所述的栅极驱动电路，其特征在于，所述信号处理模块，包括：下拉驱动子模块和下拉子模块，

所述第一电平信号端、第三电平信号端、第一节点分别与所述下拉驱动子模块连接；

所述第一节点、所述第一电平信号端和所述第二节点分别与所述下拉子模块连接。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述信号处理模块，还包括：复位模块，所述控制信号端还包括：复位信号端

所述复位信号端、第四电平信号端、所述第一电平信号端、所述第一节点、所述第二节点和所述上拉子模块的第二输出端分别与所述复位模块连接。

6.一种驱动如权利要求1-5任一所述的栅极驱动电路的驱动方法，其特征在于，所述方法包括：

对于任一GOA单元，在所述信号处理模块的输入端接收到控制信号时，通过所述信号处理模块的输出端向所述第一晶体管和所述第二晶体管的栅极提供高电平，控制所述第一晶体管和所述第二晶体管导通；

所述第一开关控制端向所述第一晶体管的第一极提供高电平，第一栅极驱动线导通，所述第二开关控制端向所述第二晶体管的第一极提供低电平，第二栅极驱动线关闭；

或者，控制所述第一开关控制端向所述第一晶体管的第一极提供低电平，第一栅极驱动线关闭，第二开关控制端向第二晶体管的第一极提供高电平，第二栅极驱动线导通。

7.根据权利要求6所述的方法，其特征在于，所述输出模块包括：第三晶体管和第四晶体管，所述第三晶体管的栅极与第一节点连接，所述第三晶体管的第一极与所述第一晶体管的第二极连接，所述第三晶体管的第二极与第一电平信号端连接；所述第四晶体管的栅极与第一节点连接，所述第四晶体管的第一极与所述第二晶体管的第二极连接，所述第四晶体管的第二极与所述第一电平信号端连接；

所述方法还包括：

在所述信号处理模块的输入端接收到控制信号时，所述第一节点为高电平，控制所述第三晶体管和所述第四晶体管导通；

通过所述第三晶体管向所述第一晶体管的第二极提供第一电平信号，通过所述第四晶体管向所述第二晶体管的第二极提供第一电平信号，所述第一电平信号为低电平；

向下一GOA单元输出控制信号。

8.一种显示装置，其特征在于，包括如权利要求1-5所述的栅极驱动电路。

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