CN114078457B - 栅极驱动电路以及显示装置 - Google Patents

Abstract

本公开提供一种栅极驱动电路以及显示装置，属于显示技术领域。本公开提供一种栅极驱动电路，其包括多个移位寄存器。各个移位寄存器包括：输入子电路、输出子电路、第一复位子电路以及第二复位子电路。输入子电路被配置为在输入信号的控制下，对上拉节点进行预充电。上拉节点为输入子电路和输出子电路的连接节点。输出子电路被配置为在上拉节点的电压的控制下，将时钟信号通过第一信号输出端进行输出。第一复位子电路被配置为在第一复位信号的控制下，通过第一非有效电平信号对上拉节点和第一信号输出端进行复位。第二复位子电路被配置为在第二复位信号的控制下，将第二非有效电平信号通过第二信号输出端输出。

Description

栅极驱动电路以及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种栅极驱动电路以及显示装置。

背景技术

TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF(Chip On Film，覆晶薄膜)或COG(Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。

为了克服以上问题，现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。

随着对显示装置美观性需求的进一步提升，显示装置的边框尺寸需要越小越好，以达到超窄边框，甚至是无边框设计目的。但与此同时，显示装置的分辨率和画面刷新频率不断上升，GOA电路的布线空间也将不断增大，从而导致增大显示装置两侧的边框尺寸，难以达到窄边框或无边框的设计要求。

因此提供一种同时满足使显示装置具有窄边框以及高分辨率、高刷新率的特点的GOA电路是亟需必要的。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种栅极驱动电路以及显示装置。

第一方面，本公开提供一种栅极驱动电路，其包括多个移位寄存器；其特征在于，所述移位寄存器包括：输入子电路、输出子电路、第一复位子电路以及第二复位子电路；所述输入子电路，被配置为在输入信号的控制下，对上拉节点进行预充电；所述上拉节点为所述输入子电路和所述输出子电路的连接节点；所述输出子电路，被配置为在上拉节点的电压的控制下，将时钟信号通过第一信号输出端进行输出；所述第一复位子电路，被配置为在第一复位信号的控制下，通过第一非有效电平信号对所述上拉节点和所述第一信号输出端进行复位；所述第二复位子电路，被配置为在所述第二复位信号的控制下，将第二非有效电平信号通过第二信号输出端输出。

其中，所述栅极驱动电路被配置为给显示面板中位于奇数行的栅线提供栅极驱动信号，或者，被配为给所述显示面板中位于偶数行的栅线提供栅极驱动信号；所述栅极驱动电路中的所述多个移位寄存器级联；所述移位寄存器还包括：下拉控制子电路、第一下拉子电路以及第一降噪子电路；其中，所述栅极驱动电路中奇数行的移位寄存器中的下拉控制子电路，被配置为在第一有效电平的控制下，将所述有效电平写入下拉节点；所述栅极驱动电路中的偶数行移位寄存器中的下拉控制子电路，被配置为在第二有效电平的控制下，将所述有效电平信号写入所述下拉节点；所述下拉节点为所述下拉控制子电路和所述第一下拉子电路的连接节点；所述第一下拉子电路，被配置为在所述上拉节点的电压的控制下，将第一非有效电平信号写入所述下拉节点；所述第一降噪子电路与其上一级所述移位寄存器中的所述下拉节点级联，被配置为在与其级联的所述下拉节点的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行降噪。

其中，所述第一降噪子电路包括：第十五晶体管和第十六晶体管；所述第十五晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接其上一级所述移位寄存器的所述下拉节点；所述第十六晶体管的第一极连接所述第一信号输出端，第二极连接所述第一非有效电平信号端，控制极连接其上一级所述移位寄存器的所述下拉节点。

其中，所述下拉控制子电路包括第五晶体管和第九晶体管；其中，所述下拉控制子电路位于所述栅极驱动电路中的奇数行时：所述第五晶体管的第一极连接所述第一有效电平信号端，第二极连接所述第九晶体管的控制极，控制极连接所述第一有效电平信号端；所述第九晶体管的第一极连接所述第一有效电平信号端，第二极连接所述下拉节点，控制极连接所述第九晶体管的第二极；所述下拉控制子电路位于所述栅极驱动电路中的偶数行时：所述第五晶体管的第一极连接所述第二有效电平信号端，第二极连接所述第九晶体管的控制极，控制极连接所述第二有效电平信号端；所述第九晶体管的第一极连接所述第二有效电平信号端，第二极连接所述下拉节点，控制极连接所述第九晶体管的第二极。

其中，所述第一降噪子电路包括：第十五晶体管和第十六晶体管；所述第十五晶体管的第一极连接其上一级所述移位寄存器的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点；所述第十六晶体管的第一极连接其上一级所述移位寄存器的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点。

其中，所述移位寄存器还包括：辅助功能子电路；所述辅助功能子电路与其上一级的所述移位寄存器中的所述下拉节点级联；所述辅助功能子电路，被配置为在所述上拉节点的控制下，将所述第一非有效电平信号写入与其级联的所述下拉节点。

其中，所述第二下拉子电路包括：第十四晶体管；所述第十四晶体管的第一极连接其上一级的所述移位寄存器中的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点。

其中，所述移位寄存器还包括第二降噪子电路；所述第二降噪子电路，被配置为在所述下拉节点的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行降噪。

其中，所述第二降噪子电路包括第十晶体管和第十一晶体管；所述第十晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述下拉节点；所述第十一晶体管的第一极连接所述第一信号输出端，第二极连接所述第一非有效电平信号端，控制极连接所述下拉节点。

其中，所述移位寄存器还包括第三复位子电路；所述第三复位子电路，被配置为在所述第三复位信号的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行复位。

其中，所述第三复位子电路包括第七晶体管和第十二晶体管；所述第七晶体管的第一极连接所述上拉节点，第二极连接所述非有效电平信号端，控制极连接第三复位信号端；第十二晶体管的第一极连接所述上拉节点，第二极连接所述非有效电平信号端，控制极连接第三复位信号端。

其中，所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的第一极连接第二非有效电平信号端，第二极连接第二信号输出端，控制极连接第二复位信号端。

其中，所述输入子电路包括第一晶体管；所述输出子电路包括第三晶体管和第一电容；所述第一复位子电路包括第二晶体管和第四晶体管；其中，所述第一晶体管的第一极连接控制极，第二极连接所述上拉节点，控制极连接输入信号端；第二晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述第一复位信号端；第三晶体管的第一极连接时钟信号端，第二极连接第一信号输出端，控制极连接所述上拉节点；第四晶体管的第一极连接所述第一复位信号端，第二极连接所述第一非有效电平信号端，控制极连接所述第一复位信号端；第一电容的第一极连接所述上拉节点和所述第三晶体管的控制极，第二极连接所述第三晶体管的第二极和所述第一信号输出端。

第二方面，本公开提供一种包括如上所述的栅极驱动电路。

附图说明

图1为一种示例性的显示装置的示意图；

图2为示例性的一种像素单元的等效电路图；

图3为另一种示例性的显示装置的示意图；

图4为本公开的一种移位寄存器的示意图；

图5为图4所示的移位寄存器的电路图；

图6为本公开的另一种移位寄存器的电路图；

图7为图6所示的移位寄存器的驱动方式示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明实施例中的所采用的晶体管可以为薄膜晶体管TFT或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

同时，在本公开实施例中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。由于本公开实施例是以N型晶体管进行说明的，因此以下实施例中以第一有效电平信号端为第一高电平信号端VDDO，第一有效电平信号为第一高电平信号；第二有效电平信号端为第二高电平信号端VDDE，第二有效电平信号为第二高电平信号；第一非有效电平信号端为第一低电平信号端VGL，第一非有效电平信号为第一低电平信号；第二非有效电平信号端为第二低电平信号端LVGL，第二非有效电平信号为第二低电平信号为例进行说明。

如图1所示，图1为一种示例性的显示装置，其至少包括衬底基板1，设置在衬底基板1上的栅极驱动电路10、多条栅线Gate、多条数据线DATA(在示意图中未体现)以及呈阵列排布的像素单元2。其中，栅极驱动电路10分别设置在衬底基板1相对的两个侧边区域，栅极驱动电路10包括多个移位寄存器11，每个移位寄存器11与一条栅线Gate电连接，一条栅线Gate与处于同一行的像素单元2电连接。

图2为像素单元2的一种等效电路图，如图2所示，该等效电路包括薄膜晶体管TFT、存储电容Cst、液晶电容Clc；该薄膜晶体管TFT的源极连接数据线DATA，该薄膜晶体管TFT漏极连接存储电容Cst的第一极板和液晶电容Clc的第一极板，该薄膜晶体管TFT的栅极连接栅线Gate；存储电容Cst的第二极板连接公共电极线；液晶电容Clc的第二极板连接公共电极线Vcom。当栅线Gate被写入工作电平信号时，薄膜晶体管TFT被选通，通过数据线DATA上所写入的数据线DATA电压信号实现相应灰阶的显示。

由于示例性的显示装置中，参照图1，由于一条栅线Gate的两端分别与两个移位寄存器11电连接，因此在显示装置工作时，通过连接同一条栅线Gate的移位寄存器11同时输出控制信号的方式，以避免由于栅线Gate上控制信号延迟导致的像素单元2充电不足的问题。但该种方案，栅极驱动电路10所占的面积较大，不利于窄边框。

对此为实现窄边框设计，图3为另一种示例性的显示装置。如图3所示，衬底基板1上一侧的栅极驱动电路10中的移位寄存器11与显示装置中位于奇数行的栅线Gate提供控制信号；另一侧的栅极驱动电路10中的移位寄存器11与显示装置中位于偶数行的栅线Gate提供控制信号。通过该种方式，增大衬底基板1上的布线空间以利于实现窄边框设计。

但是，在该种示例性的显示装置中，由于栅线Gate上的控制信号存在延迟，因此与栅线Gate相连的像素单元2中，靠近移位寄存器11一侧的像素单元2与远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间存在差异，导致部分像素单元2的充电能力差，显示装置的显示效果差。

针对现有技术存在的一些问题，发明人对现有技术提出了一些改进。

第一方面，如图4所示，本公开提供一种栅极驱动电路10，其包括多个移位寄存器11。移位寄存器11至少包括：输入子电路12、输出子电路13、第一复位子电路14以及第二复位子电路15。输入子电路12被配置为在输入信号的控制下，对上拉节点PU进行预充电。上拉节点PU为输入子电路12和输出子电路13的连接节点。输出子电路13被配置为在上拉节点PU的电压的控制下，将时钟信号通过第一信号输出端OUTPUT进行输出。第一复位子电路14被配置为在第一复位信号的控制下，通过第一低电平信号对上拉节点PU和第一信号输出端OUTPUT进行复位。第二复位子电路15被配置为在第二复位信号的控制下，将第二低电平信号通过第二信号输出端输出。移位寄存器11中的第一复位信号端RESET与栅线Gate的第一端相连，第二复位信号端RESET(FAR)与栅线Gate的第二端相连，栅线Gate的第一端和第二端为相对的两端。需要说明的是，本公开实施例仅以第一复位信号端RESET与第一端相连、第二复位信号端RESET(FAR)与第二端相连为例进行说明。在一些实施例中，第一复位信号端RESET与第二端相连、第二复位信号端RESET(FAR)与第一端相连为例进行说明。

具体的，如图5所示，输入子电路12包括：第一晶体管M1。第一晶体管M1的源极连接其栅极，第一晶体管M1的漏极连接上拉节点PU，第一晶体管M1的栅极连接输入信号端INPUT。各个移位寄存器11的驱动阶段至少包括输入阶段、输出阶段以及复位阶段。在输入阶段，输入信号端INPUT输入的输入信号为高电平信号时，第一晶体管M1开启，输入信号经由第一晶体管M1的源极和漏极被写入与第一晶体管M1的漏极相连的上拉节点PU，以完成对上拉节点PU的预充电。

继续参照图5，输出子电路13包括第三晶体管M3和第一电容C1。第三晶体管M3的源极连接时钟信号端CLK，第三晶体管M3的漏极连接第一信号输出端OUTPUT，第三晶体管M3的栅极连接所述上拉节点PU。第一电容C1的第一极连接所述上拉节点PU和所述第三晶体管M3的栅极，第一电容C1的第二极连接第三晶体管M3的漏极和第一信号输出端OUTPUT。在输出阶段，由于在输入阶段第一电容C1被充电，因此上拉节点PU的电位被进一步抬高。此时第三晶体管M3开启，时钟信号端CLK输入的时钟信号为高电平信号，时钟信号经由第三晶体管M3的源极和漏极写入第一信号输出端OUTPUT。此时第一信号输出端OUTPUT将其作为控制信号输出至与其相连的栅线Gate上。

继续参照图5，第一复位子电路14包括第二晶体管M2和第四晶体管M4。第二晶体管M2的源极连接所述上拉节点PU，第二晶体管M2的漏极连接第一低电平信号端VGL，栅极连接所述第一复位信号端RESET。第四晶体管M4的源极连接所述第一复位信号端RESET，第四晶体管M4的漏极连接第一低电平信号端VGL，第四晶体管M4的栅极连接所述第一复位信号端RESET。第二复位子电路15包括：第十三晶体管M13。第十三晶体管M13的源极连接第二低电平信号端LVGL，第十三晶体管M13的漏极连接第二信号输出端，第十三晶体管M13的栅极连接第一复位信号端RESET。在本公开实施例中，第十三晶体管M13的漏极可以是第二信号输出端。

在复位阶段，第一复位信号端RESET和第二复位信号端RESET(FAR)输入的第一复位信号和第二复位信号都为高电平信号，第二晶体管M2、第四晶体管M4以及第十三晶体管M13打开，第一低电平信号端VGL输入的第一低电平信号经由第二晶体管M2的漏极和源极将与第二晶体管M2的源极相连的上拉节点PU复位。第一低电平信号端VGL输入的第一低电平信号经由第四晶体管M4的漏极和源极将与第四晶体管M4的源极相连的第一信号输出端OUTPUT复位。第二低电平信号端LVGL输入的第二低电平信号经由第十三晶体管M13的源极和漏极将与第十三晶体管M13的漏极相连的第二信号输出端复位。

在本公开实施例中，对于衬底基板1上的任意一条栅线Gate和与其相连的像素单元2，仍然存在着靠近移位寄存器11一侧的像素单元2与远离移位寄存器11单元一侧的像素单元2。但是由于栅线Gate的第二端与第二复位子电路15相连，因此在复位阶段，通过第二复位子电路15，使得远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT可以得到一个延迟较小的复位信号，以使得像素单元2中的薄膜晶体管TFT的放电时间得到减小，且远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间与靠近移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间基本一致。例如：在现有的显示装置中，在复位阶段靠近移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的Tf(源漏极电流从最大值的90％下降到10％的时间)为2.25微秒，远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的Tf为2.58微秒。而在本公开实施例的显示装置中，在复位阶段靠近移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的Tf为1.99微秒，远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的Tf为1.97微秒。

而在本公开实施例中，由于移位寄存器11的驱动时间是固定的，因此通过使得远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间得到减小，且远离移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间与靠近移位寄存器11一侧的像素单元2中的薄膜晶体管TFT的放电时间基本一致。使得像素单元2的充电能力得到提高，且显示面板的均一性更好。

同时由于本公开实施例中的第一复位子电路14和第二复位子电路15分别连接第一低电平信号端VGL和第二低电平信号端LVGL，因此在复位阶段，相比于现有技术中，移位寄存器11只使用一个低电平信号端进行复位。移位寄存器11和与其相连的像素单元2使用两个分别独立的低电平信号端进行复位，因此在复位阶段移位寄存器11中的各个晶体管以及与移位寄存器11相连的像素单元2的复位效果更优。

在一些实施例中，栅极驱动电路10被配置为给显示面板中位于奇数行的栅线Gate提供栅极驱动信号，或者，被配为给显示面板中位于偶数行的栅线Gate提供栅极驱动信号；栅极驱动电路10中的多个移位寄存器11级联。通过该种方式，以增大衬底基板1上的布线空间以利于实现窄边框设计。

在一些实施例中，各移位寄存器11不仅包括上述结构，而且还可以包括下拉控制子电路16、第一下拉子电路17、第二降噪子电路20以及。其中，栅极驱动电路10中奇数行的移位寄存器11中的下拉控制子电路16被配置为在第一高电平信号的控制下将第一高电平信号写入下拉节点PD。栅极驱动电路10中的偶数行移位寄存器11中的下拉控制子电路16被配置为在第二高电平信号的控制下将第二高电平信号写入所述下拉节点PD。下拉节点PD为下拉控制子电路16和第一下拉子电路17的连接节点。第一下拉子电路17被配置为在上拉节点PU的电压的控制下将第一低电平信号写入下拉节点PD。第二降噪子电路20被配置为在下拉节点PD的控制下，通过第一低电平信号对上拉节点PU和第一信号输出端OUTPUT进行降噪。第三复位子电路21被配置为在第三复位信号的控制下，通过第一低电平信号对上拉节点PU和第一信号输出端OUTPUT进行复位。通过该种方式，在显示面板显示完一帧之后，对栅极驱动电路10中的移位寄存器11进行一次整体复位。以防止残留电荷对显示效果的影响。其中，在本公开实施例中仅以栅极驱动电路10中的奇数行的移位寄存器11为例进行说明。

具体的，继续参照图5，下拉控制子电路16包括第五晶体管M5和第九晶体管M9。第五晶体管M5的源极连接所述第一高电平信号端VDDO，第五晶体管M5的漏极连接第九晶体管M9的栅极，第五晶体管M5的栅极连接所述第一高电平信号端VDDO。第九晶体管M9的源极连接第一高电平信号端VDDO，第九晶体管M9的漏极连接下拉节点PD，第九晶体管M9的栅极连接第九晶体管M9的漏极。需要说明的是，当栅极驱动电路10中的移位寄存器11为偶数行时，第五晶体管M5的源极连接第二高电平信号端VDDE，第五晶体管M5的漏极连接第九晶体管M9的栅极，第五晶体管M5的栅极连接第二高电平信号端VDDE。第九晶体管M9的源极连接第二高电平信号端VDDE，第九晶体管M9的漏极连接所述下拉节点PD，第九晶体管M9的栅极连接第九晶体管M9的漏极。由于在本公开实施例中仅以栅极驱动电路10中的奇数行的移位寄存器11为例进行说明，因此对栅极驱动电路10中的偶数行的移位寄存器11中的下拉控制子电路16、第一下拉子电路17和第二降噪子电路20不作详细说明。

在各个移位寄存器11的驱动阶段，第一高电平信号端VDDO提供的第一高电平信号将第五晶体管M5打开，第一高电平信号经由第五晶体管M5的源极和漏极将与第五晶体管M5的漏极相连的第九晶体管M9的栅极写入高电平信号，第九晶体管M9打开。第一高电平信号端VDDO提供的第一高电平信号经由第九晶体管M9的源极和漏极将与第九晶体管M9相连的下拉节点PD写入高电平信号。

具体的，继续参照图5，第一下拉子电路17包括第六晶体管M6和第八晶体管M8。第六晶体管M6的源极连接第五晶体管M5的栅极，第六晶体管M6的漏极连接第一低电平信号端VGL，第六晶体管M6的栅极连接上拉节点PU。第八晶体管M8的源极连接下拉节点PD，第八晶体管M8的漏极连接第一低电平信号端VGL，第八晶体管M8的栅极连接上拉节点PU。

在各个移位寄存器11的驱动阶段，上拉节点PU提供的高电平信号将第六晶体管M6打开，第一低电平信号端VGL提供的第一低电平信号经由第六晶体管M6的漏极和源极将第一低电平信号写入第五晶体管M5的栅极，将第五晶体管M5关断。同时上拉节点PU提供的高电平信号将第八晶体管M8打开，第一低电平信号端VGL提供的第一低电平信号经由第八晶体管M8的漏极和源极将第一低电平信号写入下拉节点PD。通过该种方式完成对第一下拉子电路17的下拉。

具体的，继续参照图5，第二降噪子电路20包括：第十晶体管M10和第十一晶体管M11。第十晶体管M10的源极连接所述上拉节点PU，第十晶体管M10的漏极连接第一低电平信号端VGL，第十晶体管M10的栅极连接下拉节点PD。第十一晶体管M11的源极连接第一信号输出端OUTPUT，第十一晶体管M11的漏极连接第一低电平信号端VGL，第十一晶体管M11的栅极连接下拉节点PD。

在各个移位寄存器11的驱动阶段，下拉节点PD提供的高电平信号将第十晶体管M10打开，第一低电平信号端VGL提供的第一低电平信号经由第十晶体管M10的漏极和源极写入与第十晶体管M10的源极相连的上拉节点PU，完成对上拉节点PU的降噪。同时下拉节点PD提供的高电平信号将第十一晶体管M11打开，第一低电平信号端VGL提供的第一低电平信号经由第十一晶体管M11的漏极和源极写入与第十一晶体管M11的源极相连的第一信号输出端OUTPUT，完成对第一信号输出端OUTPUT的降噪。

具体的，继续参照图6，第三复位子电路21包括第七晶体管M7和第十二晶体管M12。第七晶体管M7的源极连接上拉节点PU，第七晶体管M7的漏极连接第一低电平信号端VGL，第七晶体管M7的栅极连接第三复位信号端TRST。第十二晶体管M12的源极连接所述上拉节点PU，第十二晶体管M12的漏极连接第二低电平信号端LVGL，第十二晶体管M12的栅极连接第三复位信号端TRST。当第三复位信号为高电平信号时，第七晶体管M7和第十二晶体管M12打开。第一低电平信号端VGL提供的第一低电平信号经由第七晶体管M7的漏极和第七晶体管M7的源极写入与第七晶体管M7的源极相连的上拉节点PU，完成对上拉节点PU的复位。同时，第一低电平信号端VGL提供的第一低电平信号经由第十二晶体管M12的漏极和源极写入与第十二晶体管M12的源极相连的第一信号输出端OUTPUT，完成对第一信号输出端OUTPUT的复位。

为了更清楚本公开实施例的栅极驱动电路10的具体结构，以下以每个移位移位寄存器11包括如图5所示的输入子电路12、输出子电路13、第一复位子电路14、第二复位子电路15、第三复位子电路21、下拉控制子电路16第一下拉子电路17和第二降噪子电路20为例进行描述。其中，输入子电路12包括第一晶体管M1；第一晶体管M1的源极和栅极相连且与输入信号端INPUT相连，第一晶体管M1的漏极与第二晶体管M2的源极相连。输出子电路13包括第三晶体管M3和第一电容C1；第三晶体管M3的源极和时钟信号端CLK相连，第三晶体管M3的漏极与第一电容C1的第二极板以及第十一晶体管M11和第十二晶体管M12的源极相连，第三晶体管M3的控制极与第一电容C1的第一极板以及第六晶体管M6和第八晶体管M8的栅极相连。第一复位子电路14包括第二晶体管M2和第四晶体管M4；第二晶体管M2的源极和第一晶体管M1的漏极相连，第二晶体管M2的漏极与第一低电平信号端VGL相连，第二晶体管M2的控制极与第一复位信号端RESET相连；第四晶体管M4的源极和第一信号输出端OUTPUT相连，第四晶体管M4的漏极和第一低电平信号端VGL相连，第四晶体管M4的控制极与第一复位信号端RESET相连。第二复位子电路15包括第十三晶体管M13，第十三晶体管M13的源极和第二低电平信号端LVGL相连，第十三晶体管M13的漏极和栅线Gate相连，第十三晶体管M13的控制极与第二复位信号端RESET(FAR)相连。第三复位子电路21包括第七晶体管M7和第十二晶体管M12；第七晶体管M7的源极和上拉节点PU相连，第七晶体管M7的漏极和第一低电平信号端VGL相连，第七晶体管M7的栅极和第三复位信号端TRST相连；第十二晶体管M12的源极和第一信号输出端OUTPUT相连，第十二晶体管M12的漏极和第一低电平信号端VGL相连。下拉控制子电路16包括第五晶体管M5和第九晶体管M9；第五晶体管M5的源极和第一高电平信号端VDDO相连，第五晶体管M5的漏极和第六晶体管M6的源极以及下拉节点PD相连，第五晶体管M5的栅极和第九晶体管M9的漏极相连；第九晶体管M9的源极和第一高电平信号端VDDO相连，第九晶体管M9的漏极和第八晶体管M8的源极相连，第九晶体管M9的栅极和第一高电平信号端VDDO相连。第二降噪子电路20包括第六晶体管M6和第八晶体管M8；第六晶体管M6的源极和第五晶体管M5的漏极相连，第六晶体管M6的漏极和第一低电平信号端VGL相连，第六晶体管M6的栅极和第三晶体管M3的栅极以及第一电容C1的第一极板相连。

以下对包括图5所示的电路的工作的栅极驱动电路10的驱动方法进行描述。上述驱动阶段至少包括：输入阶段、输出阶段以及复位阶段。

输入阶段：输入信号端INPUT输入的输入信号为高电平信号，第一晶体管M1打开，与第一晶体管M1漏极相连的上拉节点PU被写入高电平信号以完成对上拉节点PU的预充电。同时第六晶体管M6和第八晶体管M8被打开，第五晶体管M5和第六晶体管M6之间的下拉节点PD因此被第一低电平信号端VGL拉低。由于第一下拉节点PD控制第十晶体管M10和第十一晶体管M11的电位，因此第十晶体管M10和第十一晶体管M11被关断，以防止在输入阶段上拉节点PU和第一信号输出端OUTPUT漏电。

输出阶段：输入信号端INPUT输入的输入信号为低电平信号，第一晶体管M1被关断。但由于第一电容C1的自举作用，上拉节点PU的电位被进一步抬高。此时时钟信号端CLK输入的时钟信号为高电平信号，第三晶体管M3在上拉节点PU处电位的控制下被打开，时钟信号作为高电平信号经由第一信号输出端OUTPUT输出。此时下拉节点PD电位依旧为低电平，第十晶体管M10和第十一晶体管M11被关断。

复位阶段：输入信号端INPUT输入的输入信号为低电平信号，第一晶体管M1被关断。此时第一复位信号端RESET和第二复位信号端RESET(FAR)提供的第一复位信号和第二复位信号为高电平信号，上拉节点PU和第一信号输出端OUTPUT被复位。同时由于上拉节点PU处的电位被拉低，因此第六晶体管M6和第八晶体管M8被关断，第五晶体管M5和第九晶体管M9被打开，上拉节点PU的电位被抬高。第十晶体管M10和第十一晶体管M11被打开，以实现对上拉节点PU以及第一信号输出端OUTPUT的降噪。

至此完成图5所示的移位寄存器11的驱动阶段。

在一些实施例中，在任一图5所示的移位寄存器11的基础上，移位寄存器11还包括第一降噪子电路18。第一降噪子电路18与其上一级所述移位寄存器11中的下拉节点PD级联，第一降噪子电路18被配置为在与其级联的所述下拉节点PD的控制下，通过第一低电平信号对上拉节点PU和第一信号输出端OUTPUT进行降噪。在本公开实施例中，第一高电平信号和第二高电平信号在同一时刻内，只有一者是高电平信号，即二者是交替工作的。

具体的如图6所示，第一降噪子电路18包括第十五晶体管M15和第十六晶体管。所述第十五晶体管M15的源极连接其上一级移位寄存器11的下拉节点PD，第十五晶体管M15的漏极连接所述第一低电平信号端VGL，第十五晶体管M15的栅极连接所述上拉节点PU。第十六晶体管的源极连接其上一级移位寄存器11的下拉节点PD，第十六晶体管的漏极连接第一低电平信号端VGL，第十六晶体管的栅极连接上拉节点PU。继续参照图6，由于本公开实施例以栅极驱动电路10中的奇数行的移位寄存器11为例进行说明，同时为便于对本公开实施例进行说明，下述以本公开实施例的移位寄存器11连接第N行栅线Gate为例进行说明。

在本级移位寄存器的驱动阶段，上一级移位寄存器11的下拉节点PD提供的高电平信号，并输出至本级移位寄存器11的第十五晶体管M15的栅极，将第十五晶体管M15打开，第一低电平信号端VGL提供的第一低电平信号经由第十五晶体管M15的漏极和源极写入与第十五晶体管M15的源极相连的上拉节点PU，完成对上拉节点PU的降噪。上一级移位寄存器11的下拉节点PD提供的高电平信号将第十六晶体管打开，第一低电平信号端VGL提供的第一低电平信号经由第十六晶体管的漏极和源极写入与第十五晶体管M15的源极相连的第一信号输出端OUTPUT，完成对第一信号输出端OUTPUT的降噪。

其中，由于本公开实施例的栅极驱动电路10中的本级移位寄存器11与奇数行栅线Gate相连，且本级移位寄存器11连接第N行栅线Gate，因此上一级移位寄存器11连接第N-2行栅线Gate，其下一级移位寄存器11连接第N+2条栅线Gate。且由于本公开实施例以本级移位寄存器11为栅极驱动电路10中的奇数行移位寄存器11为例进行说明的，因此其上一级的移位寄存器11为栅极驱动电路10中的偶数行移位寄存器11，即移位寄存器11与第N-2行栅线Gate相连。由于偶数行移位寄存器11中的下拉控制子电路16被配置为在第二高电平信号的控制下，将高电平信号写入下拉节点PD，此时由于第一高电平信号和第二高电平信号在同一时刻内只有一者为高电平信号，因此上一级移位寄存器11中的下拉节点PD为低电平信号。因此对于本级移位寄存器11而言，与上一级移位寄存器11的下拉节点PD相连的第一降噪子电路18在此时不工作。

但对于下一级移位寄存器11而言，其为栅极驱动电路10中的偶数行移位寄存器11，即其下一级移位寄存器11与第N+2行栅线Gate相连。由于偶数行移位寄存器11中的下拉控制子电路16被配置为在第二高电平信号的控制下，将高电平信号写入下拉节点PD，此时由于第一高电平信号和第二高电平信号在同一时刻内只有一者为高电平信号，因此下一级移位寄存器11中的下拉节点PD为低电平信号。但是此时与第N+2行栅线Gate相连的移位寄存器11中的第一降噪子电路18与其上一级，即本级的上拉节点PU相连，因此对于下一级移位寄存器11而言，与本级移位寄存器11的下拉节点PD相连的第一降噪子电路18此时是工作的。而此时，其下一级移位寄存器11由于其中的下拉节点PD为低电平信号，因此第二降噪子电路20不工作。因此本公开实施例通过仅设置第一降噪子电路18以及将级联的移位寄存器11中的下拉节点PD级联的方式，即实现了使第一降噪子电路18和第二降噪子电路20交替工作，以提高第二降噪子电路20中的第十晶体管M10和第十一晶体管M11的使用寿命。同时该种方式相比于现有技术中具有两个降噪子电路的移位寄存器11，具有本公开的移位寄存器11的显示装置边框可以缩小0.1mm。

在一些实施例中，如图6所示的栅极驱动电路10中的移位寄存器11还包括：辅助功能子电路19；所述辅助功能子电路19与其上一级的所述移位寄存器11中的所述下拉节点PD级联；所述辅助功能子电路19被配置为在所述上拉节点PU的控制下，将所述第一低电平信号写入与其级联的所述下拉节点PD。

具体的，继续参照图6，辅助功能子电路19包括：第十四晶体管M14。第十四晶体管M14的源极连接其上一级的移位寄存器11中的下拉节点PD，第十四晶体管M14的漏极连接第一低电平信号端VGL，第十四晶体管M14的栅极连接上拉节点PU。

在本级移位寄存器11的驱动阶段，上拉节点PU提供的高电平信号将第十四晶体管M14打开，第一低电平信号端VGL提供的第一低电平信号经由第十四晶体管M14的漏极和源极写入该辅助功能子电路19所在的移位寄存器11其上一级的移位寄存器11中的下拉节点PD。通过该种方式，一方面，在第二降噪子电路20进行工作时，辅助功能子电路19中的第十四晶体管M14开启，以使第十五晶体管M15和第十六晶体管M16关断，防止产生噪声。另一方面，由于第一降噪子电路18与其上一级移位寄存器11的下拉节点PD级联，辅助功能子电路19与其上一级移位寄存器11的下拉节点PD级联，因此在第一降噪子电路18进行工作时，辅助功能子电路19对其上一级移位寄存器11中的下拉节点PD进行辅助下拉，使第一降噪子电路18的降噪更加充分。

具体的，在图6所示的移位寄存器11的驱动方式如图7所示。图7所示的驱动信号仅以驱动与第a移位寄存器11(a为正奇数)和与第a+1级移位寄存器11为例进行说明。其中，图7所示的第a级移位寄存器11的驱动方式具体可以划分为四个阶段：

第一阶段：输入信号端INPUT输入的信号为高电平信号，第一晶体管M1开启对上拉节点PU进行预充电上拉节点PU的电位被抬高。第二降噪子电路20的第六晶体管M6和第八晶体管M8开启，第a级移位寄存器11的下拉节点PD被拉低。同时第一降噪子电路18与辅助功能子电路19的连接节点与其上一级，即第a-1级移位寄存器11的下拉节点PD相连，因此此时为低电平信号。

第二阶段：输入信号端INPUT输入的信号为低电平信号，第一晶体管M1关断，但由于第一电容C1自举，上拉节点PU的电位被进一步拉高。第三晶体管M3开启，此时时钟信号端CLK提供的时钟信号为高电平信号。第一信号输出端OUTPUT输出高电平信号。同时第二降噪子电路20的第六晶体管M6和第八晶体管M8开启，第a级移位寄存器11的下拉节点PD被拉低。同时第一降噪子电路18与辅助功能子电路19的连接节点与其上一级，即第a-1级移位寄存器11的下拉节点PD相连，因此此时为低电平信号。

第三阶段：第一复位信号端RESET输入的信号为高电平信号，第二复位信号端RESET(FAR)输入的信号为高电平信号。在一些实施例中，如图7所示，第一复位信号端RESET提供的第一复位信号和第二复位信号端RESET(FAR)提供的第二复位信号可以使用同一个复位信号。此时第二晶体管M2、第四晶体管M4和第十三晶体管M13开启，第一信号输出端OUTPUT、第二信号输出端和上拉节点PU被拉低复位。由于第一信号输出端OUTPUT和第二信号输出端连接同一条栅线Gate，因此图7中仅以第一信号输出端OUTPUT的输出信号为例进行说明。

同时在第三阶段，由于第a级移位寄存器11的下拉节点PD与其下一级，即第a+1级移位寄存器11中的第一降噪子电路18与辅助功能子电路19的连接节点相连。且由于第a+1级移位寄存器11中的下拉控制子电路16此时是不工作的，第a+1级移位寄存器11中的第一降噪子电路18与辅助功能子电路19的连接节点此时由于第a+1级移位寄存器11中的上拉节点PU电位为高电平，因此此时也是低电平。因此在第三阶段，第a级移位寄存器11的下拉节点PD仍然为低电平。降低了第十晶体管M10和第十一晶体管M11的工作时间。提高了第十晶体管M10和第十一晶体管M11的使用寿命。

第四阶段：第一复位信号端RESET输入的信号仍然为高电平信号，第二复位信号端RESET(FAR)输入的信号仍然为高电平信号。第a+1级移位寄存器11的上拉节点PU被拉低复位。因此第a+1级移位寄存器11中的第一降噪子电路18与辅助功能子电路19的连接节点被抬高，因此第a级移位寄存器11的下拉节点PD被抬高。第二降噪子电路20中的第十晶体管M10和第十一晶体管M11打开，对上拉节点PU以及第一信号输出端OUTPUT降噪。

至此完成图6所示的移位寄存器11的驱动。

第二方面，本公开还提供了一种显示装置，该显示装置包括前面实施例所提供的栅极驱动电路10。

本公开实施例所提供的显示装置可以为：显示面板、柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (11)

1.一种栅极驱动电路，其包括多个移位寄存器；其特征在于，所述移位寄存器包括：输入子电路、输出子电路、第一复位子电路以及第二复位子电路；

所述输入子电路，被配置为在输入信号的控制下，对上拉节点进行预充电；所述上拉节点为所述输入子电路和所述输出子电路的连接节点；

所述输出子电路，被配置为在上拉节点的电压的控制下，将时钟信号通过第一信号输出端进行输出；

所述第一复位子电路，被配置为在第一复位信号的控制下，通过第一非有效电平信号端所提供的第一非有效电平信号对所述上拉节点和所述第一信号输出端进行复位；

所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的第一极连接第二非有效电平信号端，第二极连接第二信号输出端，控制极连接第二复位信号端；所述第十三晶体管，被配置为在所述第二复位信号端提供的第二复位信号的控制下，将所述第二非有效电平信号端所提供的第二非有效电平信号通过所述第二信号输出端输出；所述第一非有效电平信号端和所述第二非有效电平信号端不同；

所述栅极驱动电路中的所述多个移位寄存器级联；

所述栅极驱动电路被配置为给显示面板中位于奇数行的栅线提供栅极驱动信号，或者，被配为给所述显示面板中位于偶数行的栅线提供栅极驱动信号；所述移位寄存器还包括：下拉控制子电路、第一下拉子电路、第一降噪子电路以及第二降噪子电路；

其中，所述栅极驱动电路中奇数行的移位寄存器中的下拉控制子电路，被配置为在第一有效电平的控制下，将所述有效电平写入下拉节点；所述栅极驱动电路中的偶数行移位寄存器中的下拉控制子电路，被配置为在第二有效电平的控制下，将所述有效电平信号写入所述下拉节点；所述下拉节点为所述下拉控制子电路和所述第一下拉子电路的连接节点；

所述第一下拉子电路，被配置为在所述上拉节点的电压的控制下，将第一非有效电平信号写入所述下拉节点；

所述第一降噪子电路与其上一级所述移位寄存器中的所述下拉节点级联，被配置为在与其级联的所述下拉节点的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行降噪；

所述第二降噪子电路，被配置为在所述下拉节点的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行降噪。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一降噪子电路包括：第十五晶体管和第十六晶体管；

所述第十五晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接其上一级所述移位寄存器的所述下拉节点；

所述第十六晶体管的第一极连接所述第一信号输出端，第二极连接所述第一非有效电平信号端，控制极连接其上一级所述移位寄存器的所述下拉节点。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制子电路包括第五晶体管和第九晶体管；其中，所述下拉控制子电路位于所述栅极驱动电路中的奇数行时：

所述第五晶体管的第一极连接第一有效电平信号端，第二极连接所述第九晶体管的控制极，控制极连接第一有效电平信号端；

所述第九晶体管的第一极连接第一有效电平信号端，第二极连接所述下拉节点，控制极连接所述第九晶体管的第二极；

所述下拉控制子电路位于所述栅极驱动电路中的偶数行时：

所述第五晶体管的第一极连接第二有效电平信号端，第二极连接所述第九晶体管的控制极，控制极连接第二有效电平信号端；

所述第九晶体管的第一极连接第二有效电平信号端，第二极连接所述下拉节点，控制极连接所述第九晶体管的第二极。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一降噪子电路包括：第十五晶体管和第十六晶体管；

所述第十五晶体管的第一极连接其上一级所述移位寄存器的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点；

所述第十六晶体管的第一极连接其上一级所述移位寄存器的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器还包括：辅助功能子电路；所述辅助功能子电路与其上一级的所述移位寄存器中的所述下拉节点级联；

所述辅助功能子电路，被配置为在所述上拉节点的控制下，将所述第一非有效电平信号写入与其级联的所述下拉节点。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第二下拉子电路；所述第二下拉子电路包括：第十四晶体管；

所述第十四晶体管的第一极连接其上一级的所述移位寄存器中的所述下拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述上拉节点。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二降噪子电路包括第十晶体管和第十一晶体管；

所述第十晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接所述下拉节点；

所述第十一晶体管的第一极连接所述第一信号输出端，第二极连接所述第一非有效电平信号端，控制极连接所述下拉节点。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器还包括第三复位子电路；

所述第三复位子电路，被配置为在第三复位信号的控制下，通过所述第一非有效电平信号对所述上拉节点和所述第一信号输出端进行复位。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第三复位子电路包括第七晶体管和第十二晶体管；

所述第七晶体管的第一极连接所述上拉节点，第二极连接所述非有效电平信号端，控制极连接第三复位信号端；

第十二晶体管的第一极连接所述上拉节点，第二极连接所述非有效电平信号端，控制极连接第三复位信号端。

10.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入子电路包括第一晶体管；所述输出子电路包括第三晶体管和第一电容；所述第一复位子电路包括第二晶体管和第四晶体管；其中，

所述第一晶体管的第一极连接控制极，第二极连接所述上拉节点，控制极连接输入信号端；

第二晶体管的第一极连接所述上拉节点，第二极连接所述第一非有效电平信号端，控制极连接第一复位信号端；

第三晶体管的第一极连接时钟信号端，第二极连接第一信号输出端，控制极连接所述上拉节点；

第四晶体管的第一极连接第一复位信号端，第二极连接所述第一非有效电平信号端，控制极连接第一复位信号端；

第一电容的第一极连接所述上拉节点和所述第三晶体管的控制极，第二极连接所述第三晶体管的第二极和所述第一信号输出端。

11.一种显示装置，其特征在于，包括如权利要求1-10中任一项所述的栅极驱动电路。